KR102404766B1

KR102404766B1 - 스캔 구동부 및 이를 포함하는 표시 장치

Info

Publication number: KR102404766B1
Application number: KR1020170073875A
Authority: KR
Inventors: 정경훈; 김현준; 김경배
Original assignee: 삼성디스플레이 주식회사
Priority date: 2017-06-13
Filing date: 2017-06-13
Publication date: 2022-06-03
Also published as: US10553163B2; US20180357965A1; KR20180136012A

Abstract

스캔 구동부의 회로 스테이지는 캐리 신호 및 제2 클럭 신호에 기초하여 제1 노드 및 제3 노드의 신호를 생성하고, 상기 제3 노드에 연결된 제어 전극과 제2 클럭 신호를 수신하는 제1 전극을 포함하는 제2-1 트랜지스터 및 로우 구동 전압을 항상 수신하는 제어 전극과 상기 제2-1 트랜지스터의 제2 전극과 연결된 제1 전극 및 상기 제1 노드와 연결된 제2 전극을 포함하는 제2-2 트랜지스터를 포함하는 신호 생성부를 포함한다.

Description

스캔 구동부 및 이를 포함하는 표시 장치{SCAN DRIVER AND DISPLAY APPARATUS HAVING THE SAME}

본 발명은 스캔 구동부 및 이를 포함하는 표시 장치에 관한 것으로, 보다 상세하게는 신뢰성 향상을 위한 스캔 구동부 및 이를 포함하는 표시 장치에 관한 것이다.

최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시 장치들이 개발되고 있다. 평판 표시 장치로는 액정 표시 장치(Liquid Crystal Display LCD), 전계 방출 표시 장치(Field Emission Display FED), 플라즈마 표시부(Plasma Display Panel PDP) 및 유기 발광 표시 장치(Organic Light Emitting Display OLED) 등이 있다.

평판 표시 장치 중 유기 발광 표시 장치(OLED)는 전자와 정공의 재결합에 의하여 발광하는 유기발광 다이오드(Organic Light Emitting Display: OLED)를 이용하여 영상을 표시한다. 이러한 유기 발광 표시 장치는 빠른 응답속도를 가짐과 동시에 낮은 소비전력으로 구동되기 때문에 차세대 디스플레이로 이용된다.

본 발명의 목적은 신뢰성 향상을 위한 스캔 구동부를 제공하는 것이다.

본 발명의 목적은 상기 스캔 구동부를 포함하는 표시 장치를 제공하는 것이다.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 스캔 구동부는 복수의 스캔 신호들을 순차적으로 출력하는 복수의 회로 스테이지들을 포함하고, 각 회로 스테이지는 캐리 신호 및 제2 클럭 신호에 기초하여 제1 노드 및 제3 노드의 신호를 생성하고, 제3 노드에 연결된 제어 전극과 제2 클럭 신호를 수신하는 제1 전극을 포함하는 제2-1 트랜지스터 및 로우 구동 전압을 항상 수신하는 제어 전극과 상기 제2-1 트랜지스터의 제2 전극과 연결된 제1 전극 및 제1 노드와 연결된 제2 전극을 포함하는 제2-2 트랜지스터를 포함하는 신호 생성부, 제1 클럭 신호에 기초하여 상기 제1 노드의 신호를 부스팅 전압을 제어하는 제2 커패시터를 포함하는 제2 노드 제어부, 제2 노드의 신호에 응답하여 스캔 클럭 신호의 하이 전압을 스캔 신호의 하이 전압으로 풀업하는 풀 업/다운 부 및 제3 노드의 신호에 응답하여 상기 스캔 신호를 로우 구동 전압으로 유지하는 홀딩부를 포함한다.

일 실시예에서, 제1 클럭 신호 및 제3 노드의 신호에 기초하여 제2 노드의 신호를 제어하고, 제1 클럭 신호를 수신하는 제어 전극을 포함하는 제7-1 트랜지스터, 로우 구동 전압을 항상 수신하는 제어 전극, 상기 제7-1 트랜지스터의 제2 전극과 연결된 제1 전극 및 제2 노드와 연결된 제2 전극을 포함하는 제7-2 트랜지스터, 및 상기 제2 노드의 신호를 부스팅 전압으로 제어하는 제3 커패시터를 포함하는 제2 노드 제어부를 더 포함할 수 있다.

일 실시예에서, 상기 제1 클럭 신호에 기초하여 상기 제3 노드의 신호를 제어하고, 상기 제3 노드의 신호를 부스팅 전압으로 제어하는 제1 커패시터를 포함하는 제3 노드 제어부를 더 포함할 수 있다.

일 실시예에서, 상기 신호 생성부는 제2 클럭 신호를 수신하는 제어 전극, 상기 캐리 신호를 수신하는 제1 전극 및 제3 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터 및 제2 클럭 신호를 수신하는 제어 전극, 로우 구동 전압을 수신하는 제1 전극 및 제1 노드에 연결된 제2 전극을 포함하는 제3 트랜지스터를 더 포함할 수 있다.

일 실시예에서, 상기 제1 노드 제어부는 상기 제1 노드 및 제2 커패시터의 제2 전극에 연결된 제어 전극, 제1 클럭 신호를 수신하는 제1 전극 및 제2 커패시터의 제2 전극에 연결된 제2 전극을 포함하는 제6 트랜지스터를 더 포함할 수 있다.

일 실시예에서, 상기 풀 업/다운 부는 상기 제2 노드에 연결된 제어 전극, 스캔 클럭 신호를 수신하는 제1 전극 및 출력 단자에 연결된 제2 전극을 포함하는 제9 트랜지스터를 포함할 수 있다.

일 실시예에서, 제2 노드 제어부는 제3 노드에 연결된 제어 전극, 스캔 클럭 신호를 수신하는 제1 전극 및 제2 노드에 연결된 제2 전극을 포함하는 제8 트랜지스터를 더 포함할 수 있다.

일 실시예에서, 상기 홀딩부는 제3 노드에 연결된 제어 전극, 제1 구동 전압의 로우 전압을 수신하는 제1 전극 및 출력 단자에 연결된 제2 전극을 포함하는 제10 트랜지스터를 포함할 수 있다.

일 실시예에서, 상기 제3 노드 제어부는 제3 노드 및 제1 커패시터의 제2 전극에 연결된 제어 전극, 제1 클럭 신호를 수신하는 제1 전극 및 제4 노드에 연결된 제2 전극을 포함하는 제4 트랜지스터 및 제1 노드에 연결된 제어 전극, 하이 구동 전압을 수신하는 제1 전극 및 제4 노드에 연결된 제2 전극을 포함하는 제5 트랜지스터를 더 포함할 수 있다.

일 실시예에서, 상기 스캔 클럭 신호를 수신하는 제어 전극, 상기 캐리 신호를 수신하는 제1 전극 및 상기 제1 트랜지스터의 제1 전극과 연결된 제2 전극을 포함하는 제11 트랜지스터를 더 포함할 수 있다.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 표시 장치는 복수의 화소들을 포함하고, 각 화소는 적어도 하나의 N형 화소 트랜지스터 및 유기 발광 다이오드들 포함하는 표시 패널 및 상기 N형 화소 트랜지스터에 스캔 신호를 제공하고, 복수의 회로 스테이지들을 포함하는 스캔 구동부를 포함하고, 각 회로 스테이지는 캐리 신호 및 제2 클럭 신호에 기초하여 제1 노드 및 제3 노드의 신호를 생성하고, 상기 제3 노드에 연결된 제어 전극과 제2 클럭 신호를 수신하는 제1 전극을 포함하는 제2-1 트랜지스터 및 로우 구동 전압을 항상 수신하는 제어 전극과 상기 제2-1 트랜지스터의 제2 전극과 연결된 제1 전극 및 상기 제1 노드와 연결된 제2 전극을 포함하는 제2-2 트랜지스터를 포함하는 신호 생성부, 제1 클럭 신호에 기초하여 상기 제1 노드의 신호를 부스팅 전압을 제어하는 제2 커패시터를 포함하는 제2 노드 제어부, 제2 노드의 신호에 응답하여 스캔 클럭 신호의 하이 전압을 스캔 신호의 하이 전압으로 풀업하는 풀 업/다운 부 및 상기 회로 스테이지는 상기 제3 노드의 신호에 응답하여 상기 스캔 신호를 로우 구동 전압으로 유지하는 홀딩부를 포함한다.

일 실시예에서, 상기 회로 스테이지는 제1 클럭 신호 및 제3 노드의 신호에 기초하여 제2 노드의 신호를 제어하고, 제1 클럭 신호를 수신하는 제어 전극을 포함하는 제7-1 트랜지스터, 로우 구동 전압을 항상 수신하는 제어 전극, 상기 제7-1 트랜지스터의 제2 전극과 연결된 제1 전극 및 제2 노드와 연결된 제2 전극을 포함하는 제7-2 트랜지스터, 및 상기 제2 노드의 신호를 부스팅 전압으로 제어하는 제3 커패시터를 포함하는 제2 노드 제어부를 더 포함할 수 있다.

일 실시예에서, 상기 회로 스테이지는 상기 제1 클럭 신호에 기초하여 상기 제3 노드의 신호를 제어하고, 상기 제3 노드의 신호를 부스팅 전압으로 제어하는 제1 커패시터를 포함하는 제3 노드 제어부를 더 포함할 수 있다.

일 실시예에서, 상기 신호 생성부는 제2 클럭 신호를 수신하는 제어 전극, 상기 캐리 신호를 수신하는 제1 전극 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터 및 제2 클럭 신호를 수신하는 제어 전극, 로우 구동 전압을 수신하는 제1 전극 및 제1 노드에 연결된 제2 전극을 포함하는 제3 트랜지스터를 더 포함할 수 있다.

상기와 같은 본 발명의 실시예들에 따르면, 회로 스테이지에서 부트 스트랩 되는 커패시터에 한 쌍의 트랜지스터를 직렬로 연결함으로써 트랜지스터의 소스/드레인 전압을 감소시켜 트랜지스터의 신뢰성을 개선할 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 2는 도 1에 도시된 화소의 등가 회로도이다.
도 3은 도 1에 도시된 스캔 구동부에 대한 블록도이다.
도 4는 도 3에 도시된 스캔 구동부의 입출력 신호들을 설명하기 위한파형도이다.
도 5는 도 3에 도시된 제1 회로 스테이지에 대한 회로도이다.
도 6은 도 5에 도시된 회로 스테이지의 구동 방법을 설명하기 위한 파형도이다.
도 7a 및 도 7b는 비교예와 실시예에 따른 회로 스테이지의 구동 방법을 설명하기 위한 개념도들이다.
도 8은 본 발명의 다른 실시예에 따른 스캔 구동부에 대한 블록도이다.
도 9는 도 8에 도시된 스캔 구동부의 입출력 신호들을 설명하기 위한 파형도이다.
도 10은 도 8에 도시된 제1 회로 스테이지에 대한 회로도이다.

이하, 첨부한 도면들을 참조하여, 본 발명의 실시예를 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.

도 1을 참조하면, 상기 표시 장치(100)는 표시 패널(110), 타이밍 컨트롤러(120), 데이터 구동부(130), 스캔 구동부(140) 및 발광 구동부(150)를 포함한다.

상기 표시 패널(110)은 복수의 화소들(P), 복수의 스캔 라인들(SL1,.., SLN), 복수의 데이터 라인들(DL1,..., DLM) 및 복수의 발광 제어 라인들(EL1,..., ELN)을 포함한다(N 및 M 은 자연수).

상기 화소들(P)은 복수의 화소 행들과 복수의 화소 열들을 포함하는 매트릭스 형태로 배열될 수 있다. 각 화소(P)는 스캔 라인(SL), 데이터 라인(DL) 및 발광 제어 라인(EL)과 연결될 수 있다.

상기 스캔 라인들(SL1,.., SLN)은 행 방향(RD)으로 연장되고 열 방향(CD)으로 배열될 수 있다. 상기 스캔 라인들(SL1,.., SLN)은 상기 스캔 구동부(140)와 연결되어 화소들(P)에 스캔 신호를 전달한다.

상기 데이터 라인들(DL1,..., DLM)은 상기 열 방향(CD)으로 연장되고 상기 행 방향(RD)으로 배열될 수 있다. 상기 데이터 라인들(DL1,..., DLM)은 상기 데이터 구동부(130)에 연결되어 상기 화소(P)에 데이터 전압들을 전달한다.

상기 발광 제어 라인들(EL1,..., ELN)은 상기 행 방향(RD)으로 연장되고 열 방향(CD)으로 배열될 수 있다. 상기 발광 제어 라인들(EL1,..., ELN)은 상기 발광 구동부(150)에 연결되어 상기 화소(P)에 발광 제어 신호를 전달한다.

또한, 상기 화소들(P)은 제1 발광 전원 전압(ELVDD) 및 제2 발광 전원 전압(ELVSS)을 수신한다.

상기 화소들(P) 각각은 상기 스캔 신호에 응답하여 데이터 전압을 수신하고, 상기 제1 및 제2 발광 전원 전압들(ELVDD, ELVSS)을 이용하여 상기 데이터 전압에 대응하는 휘도의 광을 발생한다.

상기 타이밍 컨트롤러(120)는 외부 장치로부터 영상 신호(DATA1) 및 제어 신호(CONT)를 수신한다. 상기 영상 신호(DATA1)는 레드, 그린 및 블루 데이터를 포함할 수 있다. 상기 제어 신호(CONT)는 수평 동기 신호, 수평 동기 신호, 메인 클럭 신호 등을 포함할 수 있다.

상기 타이밍 컨트롤러(120)는 상기 영상 신호(DATA1)를 상기 표시 패널(110)의 화소 구조 및 해상도 등과 같은 사양에 대응하여 변환된 영상 데이터(DATA2)를 출력한다.

상기 타이밍 컨트롤러(120)는 상기 제어 신호(CONT)에 기초하여 상기 스캔 구동부(140)를 구동하기 위한 제1 제어 신호(CONT1), 상기 데이터 구동부(130)를 구동하기 위한 제2 제어 신호(CONT2) 및 상기 발광 구동부(150)를 구동하기 위한 제3 제어 신호(CONT3)를 생성한다.

상기 데이터 구동부(130)는 상기 제2 제어 신호(CONT2)에 응답하여 영상 데이터(DATA2)를 데이터 전압으로 변환하고, 상기 데이터 전압을 상기 데이터 라인들(DL1,..., DLM)에 출력한다.

상기 스캔 구동부(140)는 상기 제1 제어 신호(CONT1)에 응답하여 복수의 스캔 신호들을 생성한다. 상기 스캔 신호들은 상기 행 방향(CD)을 따라서 순차적으로 상기 스캔 라인들(SL1,.., SLN)에 출력될 수 있다. 상기 제2 제어 신호(CONT2)는 개시 신호(FLM), 복수의 클럭 신호들, 및 복수의 스캔 클럭 신호들을 포함할 수 있다.

상기 발광 구동부(150)는 상기 제3 제어 신호(CONT3)에 응답하여 복수의 발광 제어 신호들을 생성한다. 상기 발광 제어 신호들은 상기 발광 제어 라인들(EL1,.., ELN)에 출력될 수 있다. 예를 들면, 순차 발광 구동 기술을 적용한 발광 구동부(150)는 상기 발광 제어 라인들(EL1,.., ELN)에 발광 제어 신호들을 순차적으로 제공할 수 있고, 동시 발광 구동 기술을 적용한 발광 구동부(150)는 상기 발광 제어 라인들(EL1,.., ELN)에 발광 제어 신호들을 동시에 제공할 수 있다.

도 2는 도 1에 도시된 화소의 등가 회로도이다.

본 실시예에 따른 화소(P)는 복수의 화소 트랜지스터들 및 적어도 하나의 커패시터를 포함하고, 상기 복수의 화소 트랜지스터들은 N형 트랜지스터 및 P형 트랜지스터를 포함할 수 있다.

본 실시예에 따르면, 상기 화소(P)에 포함된 복수의 화소 트랜지스터들 중 상기 스캔 구동부(140)로부터 제공되는 스캔 신호를 제어 신호로서 수신하는 화소 트랜지스터는 N형 트랜지스터일 수 있다.

도 1 및 도 2를 참조하면, 예를 들면, 상기 화소(P)는 유기 발광 다이오드(Organic Light Emitting Diode: OLED), 제1 화소 트랜지스터(PT1), 커패시터(CST), 제2 화소 트랜지스터(PT2) 및 제3 화소 트랜지스터(PT3)을 포함한다.

상기 제1 화소 트랜지스터(PT1)는 상기 제2 화소 트랜지스터(PT2)와 연결된 제어 전극, 상기 제1 발광 전원 전압(ELVDD)을 수신하는 제1 전극 및 상기 제3 화소 트랜지스터(PT3)와 연결된 제2 전극을 포함한다.

상기 커패시터(CST)는 상기 제1 발광 전원 전압(ELVDD)을 수신하는 제1 전극과 상기 제1 화소 트랜지스터(PT1)의 제어 전극에 연결된 제2 전극을 포함한다.

상기 제2 화소 트랜지스터(PT2)는 스캔 신호(S)를 수신하는 제어 전극, 데이터 전압(D)을 수신하는 제1 전극 및 상기 제1 화소 트랜지스터(PT1)의 제어 전극에 연결된 제2 전극을 포함한다.

상기 제3 화소 트랜지스터(PT3)는 발광 제어 신호(EM)를 수신하는 제어 전극, 상기 제1 화소 트랜지스터(PT1)의 제2 전극과 연결된 제1 전극 및 상기 유기 발광 다이오드(OLED)에 연결된 제2 전극을 포함한다.

상기 유기 발광 다이오드(OLED)는 상기 제3 화소 트랜지스터(PT3)에 연결된 제1 전극과 상기 제2 발광 전원 전압(ELVSS)을 수신하는 제2 전극을 포함한다.

상기 제3 화소 트랜지스터(PT3)가 턴-온 되면 상기 제1 화소 트랜지스터(PT1)에 흐르는 전류(I)가 상기 유기 발광 다이오드(OLED)에 인가되고, 상기 유기 발광 다이오드(OLED)가 발광한다. 상기 제3 화소 트랜지스터(PT3)의 턴-온 구간에 대응하여 상기 유기 발광 다이오드(OLED)의 발광 구간이 결정된다.

본 실시예에 따른 상기 스캔 구동부(140)로부터 제공된 스캔 신호(S)는 화소에 포함된 복수의 트랜지스터들 중 N형 화소 트랜지스터의 제어 신호로 이용될 수 있다.

본 실시예에서는 3개의 N형 화소 트랜지스터를 포함하고, 상기 스캔 신호(S)가 제2 화소 트랜지스터(PT2)의 제어 신호로 이용되는 것을 예로 하였으나, 화소 트랜지스터의 종류 및 개수는 한정하지 않으며, 또한, 상기 스캔 신호(S)는 제2 화소 트랜지스터의 제어 신호로 한정하지 않는다.

도 3은 도 1에 도시된 스캔 구동부에 대한 블록도이다. 도 4는 도 3에 도시된 스캔 구동부의 입출력 신호들을 설명하기 위한 파형도이다.

도 1, 도 3 및 도 4를 참조하면, 상기 스캔 구동부(140)는 서로 종속적으로 연결되어 스캔 신호를 순차적으로 출력하는 복수의 회로 스테이지들(CS1, CS2, CS3, CS4,...)을 포함한다.

상기 회로 스테이지들(CS1, CS2, CS3, CS4,...)은 개시 신호(FLM), 제1 구동 전압(VGL), 제2 구동 전압(VGH), 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 제1 스캔 클럭 신호(S_CLK1) 및 제2 스캔 클럭 신호(S_CLK2)를 수신한다.

상기 개시 신호(FLM)는 상기 회로 스테이지들(CS1, CS2, CS3, CS4,...) 중 제1 회로 스테이지(CS1)에 제공된다.

예를 들면, 상기 제1 회로 스테이지(CS1)는 상기 개시 신호(FLM)을 수신하고, 상기 개시 신호(FLM)에 응답하여 구동되어 제1 스캔 신호(S1)를 출력한다. 상기 제1 회로 스테이지(CS1)로부터 출력된 상기 제1 스캔 신호 (S1)는 다음 스테이지인 제2 회로 스테이지(CS2)의 개시 신호로 상기 제2 회로 스테이지(CS2)에 인가된다. 이에 따라서, 상기 제2 회로 스테이지(CS2)는 제2 스캔 신호(S2)을 출력한다.

상기 제1 구동 전압(VGH)은 상기 제2 구동 전압(VGL)보다 높은 레벨의 하이 전압(H)일 수 있고, 상기 제2 구동 전압(VGL)은 상기 제1 구동 전압(VGH)보다 낮은 레벨의 로우 전압(L)일 수 있다.

상기 제1 및 제2 구동 전압들(VGH, VGL)은 상기 회로 스테이지들(CS1, CS2, CS3, CS4,...)에 공통으로 제공된다.

상기 제1 클럭 신호(CLK1)는 2 수평 주기(2H)에 대응하는 반복 주기를 갖고 제1 로우 펄스를 갖는다. 예를 들면, 상기 제1 클럭 신호(CLK1)의 로우 펄스는 상기 회로 스테이지들(CS1, CS2, CS3, CS4,...) 중 홀수 번째 회로 스테이지로부터 생성된 홀수 번째 스캔 신호의 시작 구간을 제어할 수 있다.

상기 제2 클럭 신호(CLK2)는 상기 제1 클럭 신호(CLK1)로부터 지연되고 2 수평 주기(2H)에 대응하는 반복 주기를 갖고 로우 펄스를 갖는다. 상기 제1 클럭 신호(CLK1)과 1 수평 주기(1H)만큼의 지연 차이를 갖는다. 예를 들면, 상기 제2 클럭 신호(CLK2)의 로우 펄스는 상기 회로 스테이지들(CS1, CS2, CS3, CS4,...) 중 짝수 번째 회로 스테이지로부터 생성된 짝수 번째 스캔 신호의 시작 구간을 제어할 수 있다.

상기 제1 스캔 클럭 신호(S_CLK1)는 상기 2 수평 주기(2H)에 대응하는 반복 주기를 갖는다. 상기 제1 스캔 클럭 신호(S_CLK1)는 홀수 번째 회로 스테이지들에 제공되고, 상기 홀수 번째 회로 스테이지는 상기 제1 스캔 클럭 신호(S_CLK1)의 하이 펄스에 동기된 하이 펄스를 갖는 홀수 번째 스캔 신호를 생성할 수 있다.

상기 제2 스캔 클럭 신호(S_CLK2)는 상기 2 수평 주기(2H)에 대응하는 반복 주기를 갖고 상기 제1 스캔 클럭 신호(S_CLK1)로부터 지연된다. 상기 제2 스캔 클럭 신호(S_CLK2)는 짝수 번째 회로 스테이지들에 제공되고, 상기 짝수 번째 회로 스테이지는 상기 제2 스캔 클럭 신호(S_CLK2)의 하이 펄스에 동기된 하이 펄스를 갖는 짝수 번째 스캔 신호를 생성할 수 있다.

상기 홀수 번째 스테이지들은 상기 제1 클럭 신호(CLK1)의 로우 펄스 구간에서 상기 제1 스캔 클럭 신호(S_CLK1)의 하이 펄스에 동기된 하이 펄스를 출력하고, 상기 짝수 번째 스테이지들은 상기 제2 클럭 신호(CLK2)의 로우 펄스 구간에서 상기 제2 스캔 클럭 신호(S_CLK2)의 하이 펄스에 동기된 하이 펄스를 출력할 수 있다.

이와 같이, 상기 회로 스테이지들(CS1, CS2, CS3, CS4,...)는 서로 종속적으로 연결되어 하이 펄스를 갖는 제1 내지 제N 스캔 신호들(S1, S2, S3, S4,...)을 순차적으로 출력한다. 상기 제1 내지 제N 스캔 신호들(S1, S2, S3, S4,...)은 화소 내에 포함된 하이 전압에 응답하여 턴-온 하는 N형 화소 트랜지스터의 제어 신호로 제공될 수 있다.

예를 들면, 각 회로 스테이지는 입력 단자(IN), 제1 클럭 단자(CT1), 제2 클럭 단자(CT2), 스캔 클럭 단자(S_CT), 제1 구동 전압 단자(VT1), 제2 구동 전압 단자(VT2) 및 출력 단자(OT)를 포함한다.

상기 입력 단자(IN)는 캐리 신호를 수신한다. 본 실시예에 따르면, 상기 캐시 신호는 1 수평 구간(1H)에 대응하는 하이 펄스를 갖는다. 상기 캐리 신호는 개시 신호(FLM) 또는 이전 회로 스테이지의 출력 신호인 스캔 신호일 수 있다.

상기 제1 클럭 단자(CT1)는 제1 클럭 신호(CLK1) 또는 상기 제1 클럭 신호(CLK1)로부터 지연된 제2 클럭 신호(CLK2)를 수신한다.

상기 제2 클럭 단자(CT2)는 상기 제1 클럭 단자(CT1)에 수신된 클럭신호와 다른 클럭 신호를 수신한다. 예를 들면, 상기 제1 클럭 단자(CT1)가 제1 클럭 신호(CLK1)를 수신하면, 상기 제2 클럭 단자(CT2)는 상기 제2 클럭 신호(CLK2)를 수신하고, 반대로, 상기 제1 클럭 단자(CT1)가 제2 클럭 신호(CLK2)를 수신되면, 상기 제2 클럭 단자(CT2)는 상기 제1 클럭 신호(CLK1)를 수신한다.

예를 들면, 홀수 번째 회로 스테이지(CS1)의 제1 클럭 단자(CT1)는 제1 클럭 신호(CLK1)를 수신하고, 짝수 번째 회로 스테이지(CS2)의 제1 클럭 단자(CT1)는 제2 클럭 신호(CLK2)를 수신한다. 홀수 번째 회로 스테이지(CS1)의 제2 클럭 단자(CT2)는 제2 클럭 신호(CLK2)를 수신하고, 짝수 번째 회로 스테이지(CS2)의 제2 클럭 단자(CT2)는 제1 클럭 신호(CLK1)를 수신한다.

상기 스캔 클럭 단자(S_CT)는 제1 스캔 클럭 신호(S_CLK1) 또는 상기 제1 스캔 클럭 신호(S_CLK1)로부터 지연된 제2 스캔 클럭 신호(S_CLK2)를 수신한다.

예를 들면, 홀수 번째 회로 스테이지(CS1)의 스캔 클럭 단자(S_CT)는 제1 스캔 클럭 신호(S_CLK1)를 수신하고, 짝수 번째 회로 스테이지(CS2)의 스캔 클럭 단자(S_CT)는 제2 스캔 클럭 신호(S_CLK2)를 수신한다.

상기 제1 구동 전압 단자(VT1)는 하이 전압인 제1 구동 전압(VGH)를 수신한다.

상기 제2 구동 전압 단자(VT2)는 로우 전압인 제2 구동 전압(VGL)을 수신한다.

상기 출력 단자(OT)는 출력 신호, 해당하는 스캔 신호를 출력한다. 상기 스캔 신호는 1 수평 구간(1H)에 대응하는 하이 펄스를 갖는다.

본 실시예에 따르면, 홀수 번째 회로 스테이지(CS1)는 상기 제1 스캔 클럭 신호(S_CLK1)의 하이 펄스에 동기된 하이 펄스를 갖는 홀수 번째 스캔 신호(S1)를 출력하고, 짝수 번째 회로 스테이지(CS2)는 상기 제2 스캔 클럭 신호(S_CLK2)의 하이 펄스에 동기된 하이 펄스를 갖는 짝수 번째 스캔 신호(S2)를 출력한다.

도 5는 도 3에 도시된 회로 스테이지에 대한 회로도이다.

이하에서는 제1 회로 스테이지(CS1)를 예로서 상기 스캔 구동부의 회로 스테이지를 설명한다.

도 3 및 도 5를 참조하면, 상기 제1 회로 스테이지(CS1)는 신호 생성부(141), 제1 노드 제어부(142), 풀 업/다운 부(143), 제2 노드 제어부(144), 홀딩부(145) 및 제3 노드 제어부(146)를 포함한다.

상기 신호 생성부(141)는 상기 입력 단자(IN)에 수신된 캐리 신호인 개시 신호(FLM) 및 제2 클럭 단자(CT2)에 수신된 제2 클럭 신호(CLK2)에 기초하여 제1 노드(N1) 및 제3 노드(N3)의 신호를 생성한다.

상기 신호 생성부(141)는 제1 트랜지스터(T1), 한 쌍의 트랜지스터들(T2-1, T2-2) 및 제3 트랜지스터(T3)를 포함한다.

상기 제1 트랜지스터(T1)는 상기 제2 클럭 단자(CT2)와 연결된 제어전극, 입력 단자(IN)와 연결된 제1 전극 및 제3 노드(N3)와 연결된 제2 전극을 포함한다.

제2-1 트랜지스터(T2-1)는 상기 제3 노드(N3)와 연결된 제어 전극, 상기 제2 클럭 단자(CT2)와 연결된 제1 전극(T2-1_S) 및 제2-2 트랜지스터(T2-2)의 제1 전극(T2-2_S)과 연결된 제2 전극(T2-1_D)을 포함한다.

제2-2 트랜지스터(T2-2)는 제2 구동 전압 단자(VT2)에 연결된 제어 전극, 제2-1 트랜지스터(T2-1)의 제2 전극(T2-1_D)에 연결된 제1 전극 (T2-2_S) 및 상기 제1 노드(N1)에 연결된 제2 전극(T2-2_D)을 포함한다.

상기 제3 트랜지스터(T3)는 상기 제2 클럭 단자(CT2)와 연결된 제어전극, 상기 제2 구동 전압 단자(VT2)에 연결된 제1 전극 및 제1 노드(N1)에 연결된 제2 전극을 포함한다.

상기 제1 노드 제어부(142)는 상기 제1 클럭 단자(CT1)에 수신된 제1 클럭 신호(CLK1)에 기초하여 제1 노드(N1)의 신호를 제어한다.

상기 제1 노드 제어부(142)는 제2 커패시터(C2) 및 제6 트랜지스터(T6)를 포함한다.

상기 제2 커패시터(C2)는 제6 트랜지스터(T6)의 제2 전극에 연결된 제1 전극 및 제1 노드(N1)에 연결된 제2 전극을 포함한다.

상기 제6 트랜지스터(T6)는 제1 노드(N1)에 연결된 제어 전극, 제1 클럭 단자(CT1)에 연결된 제1 전극 및 제2 커패시터(C2)의 제1 전극에 연결된 제2 전극을 포함한다.

상기 풀 업/다운 부(143)는 제2 노드(N2)의 신호에 응답하여 스캔 클럭 단자(S_CT)에 수신된 제1 스캔 클럭 신호(S_CLK1)의 하이 전압을 제1 스캔 신호(S1)의 하이 전압으로 풀 업한다. 또한, 상기 풀 업/다운 부(143)는 제2 노드(N2)의 신호에 응답하여 스캔 클럭 단자(S_CT)에 수신된 제1 스캔 클럭 신호(S_CLK1)의 로우 전압을 제1 스캔 신호(S1)의 로우 전압으로 풀 다운할 수 있다.

상기 풀 업/다운 부(143)는 제9 트랜지스터(T9)를 포함한다. 상기 제9 트랜지스터(T9)는 제2 노드(N2)에 연결된 제어 전극, 스캔 클럭 단자(S_CT)에 연결된 제1 전극 및 출력 단자(OT)에 연결된 제2 전극을 포함한다.

상기 제2 노드 제어부(144)는 제1 클럭 단자(CT1)에 수신된 제1 클럭 신호(CLK1) 및 제3 노드(N3)의 신호에 기초하여 제2 노드(N2)의 신호를 제어한다.

상기 제2 노드 제어부(144)는 한 쌍의 트랜지스터들(T7-1, T7-2), 제3 커패시터(C3) 및 제8 트랜지스터(T8)를 포함한다.

제7-1 트랜지스터(T7-1)는 제1 클럭 단자(CT1)에 연결된 제어 전극, 제2 커패시터(C2)의 제1 전극에 연결된 제1 전극(T7-1_S) 및 제7-2 트랜지스터(T7-2)의 제1 전극(T7-2_S)에 연결된 제2 전극을 포함한다.

제7-2 트랜지스터(T7-2)는 제2 구동 전압 단자(VT2)에 연결된 제어 전극, 제7-1 트랜지스터(T7-1)의 제2 전극에 연결된 제1 전극(T7-2_S) 및 제2 노드(N2)에 연결된 제2 전극(T7-2_D)을 포함한다.

상기 제3 커패시터(C3)는 스캔 클럭 단자(S_CT)에 연결된 제1 전극 및 제2 노드(N2)에 연결된 제2 전극을 포함한다.

상기 제8 트랜지스터(T8)는 제3 노드(N3)에 연결된 제어 전극, 스캔 클럭 단자(S_CT)에 연결된 제1 전극 및 제2 노드(N2)에 연결된 제2 전극을 포함한다.

상기 홀딩부(145)는 제3 노드(N3)의 신호에 기초하여 제1 스캔 신호(S1)를 제2 구동 전압(VGL)의 로우 전압으로 안정적으로 유지한다.

상기 제3 노드 제어부(146)는 제1 클럭 단자(CT1)에 수신된 제1 클럭 신호(CLK1) 에 기초하여 제3 노드(N3)의 신호를 제어한다.

상기 제3 노드 제어부(146)는 제1 커패시터(C1), 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)를 포함한다.

상기 제1 커패시터(C1)는 제4 노드(N4)에 연결된 제1 전극 및 제3 노드(N3)에 연결된 제2 전극을 포함한다.

상기 제4 트랜지스터(T4)는 제3 노드(N3)에 연결된 제어 전극, 제1 클럭 단자(CT1)에 연결된 제1 전극 및 제4 노드(N4)에 연결된 제2 전극을 포함한다.

상기 제5 트랜지스터(T5)는 제1 노드(N1)에 연결된 제어 전극, 제1 구동 전압 단자(VT1)에 연결된 제1 전극 및 제4 노드(N4)에 연결된 제2 전극을 포함한다.

도시되지 않았으나, 상기 제2-2 트랜지스터(T2-2) 및 상기 제7-2 트랜지스터(T7-2)의 제어 전극에는 설정된 레벨의 DC 전압(V_DC)이 인가될 수 있다.

상기 DC 전압(V_DC)의 레벨은 부트스트랩에 의한 부스팅 전압이 상기 제2-2 트랜지스터(T2-2)를 통해 로우 전압을 충분히 통과시키며 해당 노드를 로우 전압으로 일정 구간 내에 충전시킬 수 있는 레벨로 설정될 수 있다.

또한, 2개 직렬로 연결된 제2-1 및 제2-2 트랜지스터들(T2-1, T2-2) 에 분배되는 드레인/소스 전압(Vds)이 한쪽으로 크게 치우치지 않는 레벨로 설정될 수 있다.

이에 한정하지 않고, 상기 DC 전압(V_DC)의 레벨 범위는 제1 구동 전압(VGH), 제2 구동 전압(VGL) 및 제2-2 트랜지스터(T2-2)의 문턱 전압(Vth)에 따라 달라질 수 있다.

예를 들면, 상기 DC 전압(V_DC)의 레벨 범위는 아래의 수학식과 같이 정의될 수 있다.

<수학식>

이와 같은 방식으로, 상기 제7-2 트랜지스터(T7-2)의 제어 전극에 인가되는 DC 전압(V_DC)의 레벨도 설정될 수 있다.

도 6은 도 5에 도시된 회로 스테이지의 구동 방법을 설명하기 위한 파형도이다.

도 5 및 도 6을 참조하면, 제1 회로 스테이지(CS1)의 구동 방법을 살펴본다. 입력 단자(IN)는 개시 신호(FLM)를 수신하고, 제1 클럭 단자(CT1)는 제1 클럭 신호(CLK1)를 수신하고, 제2 클럭 단자(CT2)는 제2 클럭 신호(CLK2)를 수신하고, 스캔 클럭 단자(S_CT)는 홀수 번째 스테이지에 대응하여 제1 스캔 클럭 신호(S_CLK1)를 수신하고, 제1 구동 전압 단자(VT1)는 하이 전압(H)인 제1 구동 전압(VGH)을 수신하고, 제2 구동 전압 단자(VT2)는 로우 전압(L)인 제2 구동 전압(VGL)를 수신한다. 본 실시예에 따르면, 상기 개시 신호(FLM)은 1 수평 구간에 대응하는 하이 펄스를 갖는다.

제1 구간(t1)에서, 개시 신호(FLM)은 로우 전압(L)을 갖고, 제1 클럭 신호(CLK1)은 하이 전압(H)을 갖고, 제2 클럭 신호(CLK2)는 로우 전압(L)을 갖고 제1 스캔 클럭 신호(S_CLK1)는 로우 전압(L)을 갖는다.

제1 트랜지스터(T1)는 제2 클럭 신호(CLK2)의 로우 전압(L)에 응답하여 턴-온 된다. 상기 제1 트랜지스터(T1)가 턴-온 됨에 따라서 개시 신호(FLM)의 로우 전압(L)은 제2-1 트랜지스터(T2-1)의 제어 전극 및 제3 노드(N3)에 인가된다. 제3 노드(N3)는 로우 전압(L)을 갖는다.

제2-1 트랜지스터(T2-1)은 개시 신호(FLM)의 로우 전압(L)에 응답하여 턴-온 되고, 제2-2 트랜지스터(T2-2)는 제2 구동 전압(VGL)의 로우 전압(L)에 턴-온 된다. 제3 트랜지스터(T3)는 제2 클럭 신호(CLK2)의 로우 전압(L)에 응답하여 제2 구동 전압(VGL)의 로우 전압(L)을 제1 노드(N1)에 인가한다. 이에 따라서, 제1 노드(N1)는 로우 전압(L)을 갖는다.

제2 커패시터(C2)의 제1 전극은 제1 노드(N1)의 로우 전압(L)에 응답하여 턴-온 된 제6 트랜지스터(T6)에 의해 제1 클럭 신호(CLK1)의 하이 전압(H)을 수신하고, 제2 커패시터(C2)의 제2 전극은 제1 노드(N1)의 로우 전압(L)을 수신한다.

제7-1 트랜지스터(T7-1)는 제1 클럭 신호(CLK2)의 하이 전압(H)에 응답하여 턴-오프 되고, 제7-2 트랜지스터(T7-2)는 제2 구동 전압(VGL)의 로우 전압(L)에 응답하여 턴-온 된다. 제8 트랜지스터(T8)는 제3 노드(N3)의 로우 전압(L)에 응답하여 턴-온 되고, 제1 스캔 클럭 신호(S_CLK1)의 로우 전압(L)을 제2 노드(N2)에 인가한다. 제2 노드(N2)에 연결된 제3 커패시터(C3)의 제1 전극은 제1 스캔 클럭 신호(S_CLK1)의 로우 전압(L)을 수신하고, 제2 전극은 이전 전압인 로우 전압(L)을 유지한다.

제9 트랜지스터(T9)는 제2 노드(N2)의 로우 전압(L)에 응답하여 제1 스캔 클럭 신호(S_CLK1)의 로우 전압(L)을 출력 단자(OT)에 전달한다. 이에 따라서, 상기 출력 단자(OT)는 제1 스캔 신호(S1)의 로우 전압(L)을 출력한다.

제4 트랜지스터(T4)는 제3 노드(N3)의 로우 전압(L)에 응답하여 턴-온 되고, 제1 클럭 신호(CLK1)의 하이 전압(H)을 제4 노드(N4)에 인가한다. 제5 트랜지스터(T5)는 제1 노드(N1)의 로우 전압(L)에 응답하여 턴-온 되고, 제1 구동 전압(VGH)의 하이 전압(H)을 제4 노드(N4)에 인가한다. 제1 커패시터(C1)의 제1 전극은 제4 노드(N4)의 하이 전압(H)이 인가되고, 제1 커패시터(C1)의 제2 전극은 제3 노드(N3)의 로우 전압(L)이 인가된다.

제10 트랜지스터(T10)는 제3 노드(N3)의 로우 전압(L)에 응답하여 턴-온 되고, 제2 구동 전압(VGL)의 로우 전압(L)을 출력 단자(OT)에 전달한다.

이에 따라서, 상기 제1 구간(t1)에서, 출력 단자(OT)는 제1 스캔 클럭 신호의 로우 전압(L) 및 제2 구동 전압(VGL)의 로우 전압(L)에 의해 제1 스캔 신호(S1)의 로우 전압(L)을 출력할 수 있다.

제2 구간(t2)에서, 개시 신호(FLM)은 로우 전압(L)을 갖고, 제1 클럭 신호(CLK1)은 로우 전압(L)을 갖고, 제2 클럭 신호(CLK2)는 하이 전압(H)을 갖고 제1 스캔 클럭 신호(S_CLK1)는 하이 전압(H)을 갖는다.

제1 트랜지스터(T1)는 제2 클럭 신호(CLK2)의 하이 전압(H)에 응답하여 턴-오프 된다. 제2-1 트랜지스터(T2-1)의 제어 전극 및 제3 노드(N3)는 이전 전압인 개시 신호(FLM)의 로우 전압(L)을 유지한다.

제2-1 트랜지스터(T2-1)는 턴-온 되고, 제2-2 트랜지스터(T2-2)는 제2 구동 전압(VGL)의 로우 전압(L)에 응답하여 턴-온 된다. 제3 트랜지스터(T3)는 제2 클럭 신호(CLK2)의 하이 전압(H)에 응답하여 턴-오프 된다. 이에 따라서, 제1 노드(N1)는 제2 클럭 신호(CLK2)의 하이 전압(H)을 갖는다.

제2 커패시터(C2)의 제1 전극은 턴-오프 된 제6 트랜지스터(T6)에 의해 이전 전압인 하이 전압(H)을 유지하고, 제2 커패시터(C2)의 제2 전극은 제1 노드(N1)의 하이 전압(H)을 수신한다.

제7-1 트랜지스터(T7-1)는 제1 클럭 신호(CLK1)의 로우 전압(L)에 응답하여 턴-온 되고, 제7-2 트랜지스터(T7-2)는 제2 구동 전압(VGL)의 로우 전압에 응답하여 턴-온 된다. 제3 커패시터(C3)의 제1 전극은 제1 스캔 클럭 신호(S_CLK1)의 하이 전압(H)을 수신하고, 제2 전극은 제7-1 및 제7-2 트랜지스터들(T7-1, T7-2)이 턴-온 되어 하이 전압(H)을 수신한다. 제8 트랜지스터(T8)는 제3 노드(N3)의 로우 전압(L)에 응답하여 턴-온 되고, 제1 스캔 클럭 신호(S_CLK1)의 하이 전압(H)을 제2 노드(N2)에 인가한다.

제9 트랜지스터(T9)는 제2 노드(N2)의 하이 전압(H)에 응답하여 턴-오프 된다.

제4 트랜지스터(T4)는 제3 노드(N3)의 로우 전압(L)에 응답하여 턴-온 되고, 제1 클럭 신호(CLK1)의 로우 전압(L)을 제4 노드(N4)에 인가한다. 제5 트랜지스터(T5)는 제1 노드(N1)의 하이 전압(H)에 응답하여 턴-오프 된다.

이때, 제1 커패시터(C1)의 제1 전극은 제4 노드(N4)의 하이 전압(H)에서 로우 전압(L)으로 변동됨에 따라서 제1 커패시터(C1)의 제2 전극은 제1 전극의 전위 변화량만큼 부트 스트랩(Boot Strap)되어 로우 전압(L) 보다 낮은 레벨의 부스팅 전압(2L)로 떨어진다. 따라서, 제3 노드(N3)는 부스팅 전압(2L)을 갖는다.

제10 트랜지스터(T10)는 제3 노드(N3)의 부스팅 전압(2L)에 응답하여 턴-온 되고, 제2 구동 전압(VGL)의 로우 전압(L)을 출력 단자(OT)에 전달한다.

이에 따라서, 상기 제2 구간(t2)에서, 출력 단자(OT)는 제2 구동 전압(VGL)의 로우 전압(L)을 제1 스캔 신호(S1)의 로우 전압(L)으로 출력할 수 있다.

제3 구간(t3)에서, 개시 신호(FLM)은 하이 전압(H)을 갖고, 제1 클럭 신호(CLK1)은 하이 전압(H)을 갖고, 제2 클럭 신호(CLK2)는 로우 전압(L)을 갖고 제1 스캔 클럭 신호(S_CLK1)는 로우 전압(L)을 갖는다.

제1 트랜지스터(T1)는 제2 클럭 신호(CLK2)의 로우 전압(L)에 응답하여 턴-온 된다. 상기 제1 트랜지스터(T1)가 턴-온 됨에 따라서 개시 신호(FLM)의 하이 전압(H)은 제2-1 트랜지스터(T2-1)의 제어 전극 및 제3 노드(N3)에 인가된다. 제3 노드(N3)는 하이 전압(H)을 갖는다.

제2-1 트랜지스터(T2-1)은 개시 신호(FLM)의 하이 전압(H)에 응답하여 턴-오프 되고, 제2-2 트랜지스터(T2-2)는 제2 구동 전압(VGL)의 로우 전압(L)에 턴-온 된다. 제3 트랜지스터(T3)는 제2 클럭 신호(CLK2)의 로우 전압(L)에 응답하여 제2 구동 전압(VGL)의 로우 전압(L)을 제1 노드(N1)에 인가한다. 이에 따라서, 제1 노드(N1)는 로우 전압(L)을 갖는다.

제2 커패시터(C2)의 제1 전극은 제1 노드(N1)의 로우 전압(L)에 응답하여 턴-온 된 제6 트랜지스터(T6)에 의해 제1 클럭 신호(CLK2)의 하이 전압(H)을 수신하고, 제2 커패시터(C2)의 제2 전극은 제1 노드(N1)의 로우 전압(L)을 수신한다.

제7-1 트랜지스터(T7-1)는 제1 클럭 신호(CLK1)의 하이 전압(H)에 응답하여 턴-오프 되고, 제7-2 트랜지스터(T7-2)는 제2 구동 전압(VGL)의 로우 전압에 응답하여 턴-온 된다. 제3 커패시터(C3)의 제1 전극은 제1 스캔 클럭 신호(S_CLK1)의 로우 전압(L)을 수신하고, 제2 전극은 이전 전압인 로우 전압(L)을 유지한다. 제2 노드(N2)는 로우 전압(L)을 갖는다. 제8 트랜지스터(T8)는 제3 노드(N3)의 하이 전압(H)에 응답하여 턴-오프 된다.

제4 트랜지스터(T4)는 제3 노드(N3)의 하이 전압(H)에 응답하여 턴-오프 된다. 제5 트랜지스터(T5)는 제1 노드(N1)의 로우 전압(L)에 응답하여 턴-온 되고, 제1 구동 전압(VGH)의 하이 전압(H)을 제4 노드(N4)에 인가한다. 제1 커패시터(C1)의 제1 전극은 하이 전압(H)이 인가된다.

제10 트랜지스터(T10)는 제3 노드(N3)의 하이 전압(H)에 응답하여 턴-오프 된다.

이에 따라서, 상기 제3 구간(t3)에서, 출력 단자(OT)는 제1 스캔 클럭 신호(S_CLK1)의 로우 전압을 제1 스캔 신호(S1)의 로우 전압(L)으로 출력할 수 있다.

제4 구간(t4)에서, 개시 신호(FLM)은 로우 전압(L)을 갖고, 제1 클럭 신호(CLK1)은 로우 전압(L)을 갖고, 제2 클럭 신호(CLK2)는 하이 전압(H)을 갖고 제1 스캔 클럭 신호(S_CLK1)는 하이 전압(H)을 갖는다.

제1 트랜지스터(T1)는 제2 클럭 신호(CLK2)의 하이 전압(H)에 응답하여 턴-오프 된다. 제2-1 트랜지스터(T2-1)의 제어 전극 및 제3 노드(N3)는 이전 전압인 개시 신호(FLM)의 하이 전압(H)을 유지한다.

제2-1 트랜지스터(T2-1)는 턴-오프 되고, 제2-2 트랜지스터(T2-2)는 제2 구동 전압(VGL)의 로우 전압(L)에 응답하여 턴-온 된다. 제3 트랜지스터(T3)는 제2 클럭 신호(CLK2)의 하이 전압(H)에 응답하여 턴-오프 된다. 이에 따라서, 제1 노드(N1)는 이전 전압인 제2 클럭 신호(CLK2)의 로우 전압(L)을 유지한다.

제2 커패시터(C2)의 제1 전극은 턴-온 된 제6 트랜지스터(T6)에 의해 제1 클럭 신호(CLK1)의 로우 전압(L)을 수신하고, 제2 커패시터(C2)의 제2 전극은 제1 노드(N1)의 로우 전압(L)을 수신한다.

이에 의해 제2 커패시터(C2)의 제1 전극은 제1 클럭 신호(CLK1)가 하이 전압(H)에서 완전한 로우 전압(L)으로 변동됨에 따라서 제2 커패시터(C2)의 제2 전극은 제1 전극의 전위 변화량만큼 부트 스트랩(Boot Strap)되어 로우 전압(L) 보다 낮은 레벨의 부스팅 전압(2L)로 떨어진다. 따라서, 제1 노드(N1)는 부스팅 전압(2L)을 갖는다.

제7-1 트랜지스터(T7-1)는 제1 클럭 신호(CLK2)의 로우 전압(L)에 응답하여 턴-온 되고, 제7-2 트랜지스터(T7-2)는 제2 구동 전압(VGL)의 로우 전압에 응답하여 턴-온 된다. 제3 커패시터(C3)의 제1 전극은 제1 스캔 클럭 신호(S_CLK1)의 하이 전압(H)을 수신하고, 제2 전극은 제7-1 및 제7-2 트랜지스터들(T7-1, T7-2)이 턴-온 되어 로우 전압(L)을 수신한다. 이에 따라서 제2 노드(N2)는 로우 전압을 갖는다. 제8 트랜지스터(T8)는 제3 노드(N3)의 하이 전압(H)에 응답하여 턴-오프 된다.

제9 트랜지스터(T9)는 제2 노드(N2)의 로우 전압(L)에 응답하여 턴-온 된다.

제4 트랜지스터(T4)는 제3 노드(N3)의 하이 전압(H)에 응답하여 턴-오프 된다. 제5 트랜지스터(T5)는 제1 노드(N1)의 부스팅 전압(2L)에 응답하여 턴-온 되고 제1 구동 전압(VGH)의 하이 전압(H)은 제4 노드(N4)에 인가된다.

이에 따라서, 상기 제4 구간(t4)에서, 출력 단자(OT)는 제1 스캔 클럭 신호(S_CLK1)의 하이 전압(H)을 제1 스캔 신호(S1)의 하이 전압(H)으로 출력할 수 있다.

제5 구간(t5)에서, 개시 신호(FLM)은 로우 전압(L)을 갖고, 제1 클럭 신호(CLK1)은 하이 전압(H)을 갖고, 제2 클럭 신호(CLK2)는 하이 전압(H)을 갖고 제1 스캔 클럭 신호(S_CLK1)는 로우 전압(L)을 갖는다.

제2 커패시터(C2)의 제1 전극은 턴-온 된 제6 트랜지스터(T6)에 의해 제1 클럭 신호(CLK1)의 하이 전압(H)을 수신한다. 제2 커패시터(C2)의 제1 전극은 제1 클럭 신호(CLK1)가 로우 전압(L)에서 하이 전압(H)으로 바뀌고 제2 커패시터(C2)의 제2 전극은 부트 스트랩 되어 부스팅 전압(2L)에서 로우 전압(L)으로 원복된다. 따라서 제1 노드(N1)는 로우 전압(L)을 갖는다.

제7-1 트랜지스터(T7-1)는 제1 클럭 신호(CLK2)의 하이 전압(H)에 응답하여 턴-오프 되고, 제7-2 트랜지스터(T7-2)는 제2 구동 전압(VGL)의 로우 전압에 응답하여 턴-온 된다.

제3 커패시터(C3)의 제1 전극은 제1 스캔 클럭 신호(S_CLK1)의 로우전압(L)을 수신하고, 제2 전극은 이전 전압인 로우 전압(L)을 유지한다.

이때, 제3 커패시터(C3)의 제1 전극은 제1 스캔 클럭 신호(S_CLK1)가 하이 전압(H)에서 로우 전압(L)으로 변동됨에 따라서 제3 커패시터(C3)의 제2 전극은 제1 전극의 전위 변화량만큼 부트 스트랩(Boot Strap)되어 로우 전압(L) 보다 낮은 레벨의 부스팅 전압(2L)로 떨어진다. 따라서, 제2 노드(N2)는 부스팅 전압(2L)을 갖는다.

제8 트랜지스터(T8)는 제3 노드(N3)의 하이 전압(H)에 응답하여 턴-오프 된다.

제9 트랜지스터(T9)는 제2 노드(N2)의 부스팅 전압(2L)에 응답하여 턴-온 된다.

제4 트랜지스터(T4)는 제3 노드(N3)의 하이 전압(H)에 응답하여 턴-오프 된다. 제5 트랜지스터(T5)는 제1 노드(N1)의 로우 전압(L)에 응답하여 턴-온 되고 제1 구동 전압(VGH)의 하이 전압(H)은 제4 노드(N4)에 인가된다.

이에 따라서, 상기 제5 구간(t5)에서, 출력 단자(OT)는 부스팅 전압(2L)에 응답하여 턴-온 된 제9 트랜지스터(T9)에 의해 제1 스캔 클럭 신호(S_CLK1)의 로우 전압(L)을 제1 스캔 신호(S1)의 로우 전압(L)으로 완전하게 출력할 수 있다.

제6 구간(t6)에서, 개시 신호(FLM)은 로우 전압(L)을 갖고, 제1 클럭 신호(CLK1)은 로우 전압(L)을 갖고, 제2 클럭 신호(CLK2)는 하이 전압(H)을 갖고 제1 스캔 클럭 신호(S_CLK1)는 로우 전압(L)을 갖는다.

제7-1 트랜지스터(T7-1)는 제1 클럭 신호(CLK2)의 로우 전압(L)에 응답하여 턴-온 되고, 제7-2 트랜지스터(T7-2)는 제2 구동 전압(VGL)의 로우 전압에 응답하여 턴-온 된다. 제8 트랜지스터(T8)는 제3 노드(N3)의 로우 전압(L)에 응답하여 턴-온 되고, 제1 스캔 클럭 신호(S_CLK1)의 로우 전압(L)을 제2 노드(N2)에 인가한다. 제2 커패시터(C2)의 제1 전극은 제7-1 및 제7-2 트랜지스터들(T7-1, T7-2), 제8 트랜지스터(T8)를 통해 제1 스캔 클럭 신호(S_CLK1)의 로우 전압(L)을 수신한다.

제9 트랜지스터(T9)는 제어 전극인 제2 노드(N2) 및 입력 전극인 스캔 클럭 단자(S_CT)에 모두 로우 전압(L)이 인가되어 턴-오프 된다.

제10 트랜지스터(T10)는 제3 노드(N3)의 부스팅 전압(2L)에 응답하여 턴-온 되고, 출력 단자(OT)는 제2 구동 전압(VGL)의 로우 전압(L)을 완전하게 출력할 수 있다.

이에 따라서, 상기 제6 구간(t6)에서, 출력 단자(OT)는 제1 스캔 클럭 신호(S_CLK1)의 로우 전압(L) 및 제2 구동 전압(VGL)의 로우 전압(L)을 제1 스캔 신호(S1)의 로우 전압(L)으로 완전하게 유지할 수 있다.

도 7a 및 도 7b는 비교예와 실시예에 따른 회로 스테이지의 구동 방법을 설명하기 위한 개념도들이다.

도 6 및 도 7a를 참조하면, 비교예에 따른 회로 스테이지는 제4 구간(t4)에서, 개시 신호(FLM)의 로우 전압(L), 제1 클럭 신호(CLK1)의 로우 전압(L), 제2 클럭 신호(CLK2)의 하이 전압(H), 제1 스캔 클럭 신호(S_CLK1)의 하이 전압(H)을 수신한다.

제4 구간(t4)에서 상기 제2 커패시터(C2)는 부트 스트랩(Boot Strap) 된다. 제2 커패시터(C2)의 제1 전극(E21)은 제1 클럭 신호(CLK1)가 하이 전압(H)에서 로우 전압(L)으로 변동됨에 따라서 제2 커패시터(C2)의 제2 전극(E22)은 제1 전극(E21)의 전위 변화량만큼 로우 전압(L) 보다 낮은 레벨의 부스팅 전압(2L)로 떨어진다.

예를 들어, 클럭 신호의 로우 전압(L)이 -7 V 이고, 하이 전압(H)이 7 V 이고, 부스팅 전압(2L)이 -20 V 인 경우, 제2 트랜지스터(T2)의 제1 전극(T2_S)은 제2 클럭 신호(CLK2)의 하이 전압(H)인 7 V가 인가되고, 제2 전극(T2_D)은 부스팅 전압(2L)인 -20 V가 인가된다. 상기 제2 트랜지스터(T2)의 제1 및 제2 전극간의 전압차(Vds = -20V - 7V = -27V)의 절대값은 27 V 가 된다.

한편, 제5 구간(t5)을 살펴보면, 회로 스테이지는 개시 신호(FLM)의 로우 전압(L), 제1 클럭 신호(CLK1)의 하이 전압(H), 제2 클럭 신호(CLK2)의 하이 전압(H) 및 제1 스캔 클럭 신호(S_CLK1)의 로우 전압(L)을 수신한다.

비교예에 따른 회로 스테이지는 제5 구간(t5)에서 제3 커패시터(C3)는 부트 스트랩(Boot Strap) 된다. 상기 회로 스테이지의 제3 커패시터(C3)의 제1 전극(E31)은 제1 스캔 클럭 신호(S_CLK1)가 하이 전압(H)에서 로우 전압(L)으로 변동됨에 따라서 제3 커패시터(C3)의 제2 전극(E32)은 제1 전극(E31)의 전위 변화량만큼 로우 전압(L) 보다 낮은 레벨의 부스팅 전압(2L)로 떨어진다.

예를 들어, 클럭 신호의 로우 전압(L)이 -7 V 이고, 하이 전압(H)이 7 V 이고, 부스팅 전압(2L)이 -20 V 인 경우, 제7 트랜지스터(T7)의 제1 전극(T7_S)은 제1 클럭 신호(CLK1)의 하이 전압(H)인 7 V가 인가되고, 제2 전극(T7_D)은 부스팅 전압(2L)인 -20 V가 인가된다. 상기 제7 트랜지스터(T7)의 제1 및 제2 전극간의 전압차(Vds = -20V - 7V = -27V)의 절대값은 27 V 가 된다.

비교예에 따르면, 상기 회로 스테이지의 상기 제2 및 제7 트랜지스터들(T2, T7)은 부트 스트랩 하는 커패시터들(C2, C3)에 의해 소스/드레인 전압(Vds)이 상당히 증가하고 이로 인해 트랜지스터의 신뢰성이 저하될 수 있다.

이러한 문제점을 개선하기 위해서 본 실시예에 따른 회로 스테이지는 비교예의 제2 트랜지스터(T2)에 대응하여 제2-1 및 제2-2 트랜지스터(T2-1, T2-2)를 포함하고, 비교예의 제7 트랜지스터(T7)에 대응하여 제7-1 및 제7-2 트랜지스터(T7-1, T7-2)를 포함한다.

도 6 및 도 7b를 참조하면, 실시예에 따른 회로 스테이지는 제4 구간(t4)에서, 개시 신호(FLM)의 로우 전압(L), 제1 클럭 신호(CLK1)의 로우 전압(L), 제2 클럭 신호(CLK2)의 하이 전압(H), 제1 스캔 클럭 신호(S_CLK1)의 하이 전압(H)을 수신한다.

제4 구간(t4)에서 상기 회로 스테이지의 제2 커패시터(C2)는 부트 스트랩(Boot Strap) 된다. 제2 커패시터(C2)의 제1 전극(E21)은 제1 클럭 신호(CLK1)가 하이 전압(H)에서 로우 전압(L)으로 변동됨에 따라서 제2 커패시터(C2)의 제2 전극(E22)은 제1 전극(E21)의 전위 변화량만큼 로우 전압(L) 보다 낮은 레벨의 부스팅 전압(2L)으로 떨어진다.

예를 들어, 클럭 신호의 로우 전압(L)이 -7 V 이고, 하이 전압(H)이 7 V 이고, 부스팅 전압(2L)이-20 V 인 경우, 제2-1 트랜지스터(T2-1)의 제1 전극(T2-1_S)은 제2 클럭 신호(CLK2)의 하이 전압(H)인 7 V가 인가되고, 제2-1 트랜지스터(T2-1)의 제2 전극(T2-1_D)은 제2 구동 전압(VGL)의 로우 전압(L)에 의해 턴-온 된 제2-2 트랜지스터(T2-2)에 의해 제1 노드(N1)의 로우 전압(L)이 인가된다. 상기 제2-1 트랜지스터(T2-1)의 제1 및 제2 전극(T2-1_S, T2-1_D)의 전압차(Vds = -7V - 7V = -14V)에 대한 절대값은 14 V 가 된다.

제2-2 트랜지스터(T2-2)의 제1 전극(T2-2_S)은 제2-1 트랜지스터(T2-1)의 제2 전극(T2-1_D)과 같은 로우 전압(L)이 인가되고, 제2-2 트랜지스터(T2-2)의 제2 전극(T2-2_D)은 제2 커패시터(C2)의 제2 전극(E22)에 인가된 부스팅 전압(2L)이 인가된다. 상기 제2-2 트랜지스터(T2-2)의 제1 및 제2 전극(T2-2_S, T2-2_D)의 전압차(Vds = -20V (-7V) = -13V)에 대한 절대값은 13 V 가 된다.

제5 구간(t5)에서 상기 회로 스테이지의 제3 커패시터(C3)는 부트 스트랩(Boot Strap) 된다. 제3 커패시터(C3)의 제1 전극은 제1 스캔 클럭 신호(S_CLK1)가 하이 전압(H)에서 로우 전압(L)으로 변동됨에 따라서 제3 커패시터(C3)의 제2 전극은 제1 전극의 전위 변화량만큼 로우 전압(L) 보다 낮은 레벨의 부스팅 전압(2L)로 떨어진다.

예를 들어, 클럭 신호의 로우 전압(L)이 -7 V 이고, 하이 전압(H)이 7 V 이고, 부스팅 전압(2L)이 -20 V 인 경우, 제7-1 트랜지스터(T7-1)의 제1 전극(T7-1_S)은 제1 클럭 신호(CLK1)의 하이 전압(H)인 7V가 인가되고, 제7-1 트랜지스터(T7-1)의 제2 전극(T7-1_D)은 제2 구동 전압(VGL)의 로우 전압(L)에 의해 턴-온 된 제7-2 트랜지스터(T7-2)에 의해 제2 노드(N2)의 로우 전압(L)이 인가된다. 상기 제7-1 트랜지스터(T7-1)의 제1 및 제2 전극(T7-1_S, T7-1_D)의 전압차(Vds = -7V - 7V = -14V)에 대한 절대값은 14 V 가 된다.

제7-2 트랜지스터(T7-2)의 제1 전극(T7-2_S)은 제7-1 트랜지스터(T7-1)의 제2 전극(T7-1_D)과 같은 로우 전압(L)이 인가되고, 제7-2 트랜지스터(T7-2)의 제2 전극(T7-2_D)은 제3 커패시터(C3)의 제2 전극(E32)에 인가된 부스팅 전압(2L)이 인가된다. 상기 제7-2 트랜지스터(T7-2)의 제1 및 제2 전극(T7-2_S, T7-2_D)의 전압차(Vds = -20V (-7V) = -13V)에 대한 절대값은 13 V 가 된다.

실시예에 따르면, 상기 회로 스테이지의 상기 제2-1 및 제2-2 트랜지스터들(T2-1, T2-2)은 소스/드레인 전압(Vds)의 절대값이 13V 내지 14V 이고, 상기 제7-1 및 제7-2 트랜지스터들(T7-1, T7-2)은 소스/드레인 전압(Vds)의 절대값이 13V 내지 14V 일 수 있다.

실시예에 따르면, 상기 소스/드레인 전압(Vds)의 절대값이 비교예에 비해 감소됨으로써 상기 제2-1 및 제2-2 트랜지스터들(T2-1, T2-2) 및 상기 제7-1 및 제7-2 트랜지스터들(T7-1, T7-2)의 신뢰성이 개선될 수 있다.

도 8은 본 발명의 다른 실시예에 따른 스캔 구동부에 대한 블록도이다. 도 9는 도 8에 도시된 스캔 구동부의 입출력 신호들을 설명하기 위한 파형도이다. 도 10은 도 8에 도시된 제1 회로 스테이지에 대한 회로도이다.

도 8 및 도 9를 참조하면, 각 회로 스테이지는 입력 단자(IN), 제1 클럭 단자(CT1), 제2 클럭 단자(CT2), 스캔 클럭 단자(S_CT), 제1 구동 전압 단자(VT1), 제2 구동 전압 단자(VT2) 및 출력 단자(OT)를 포함한다.

상기 입력 단자(IN)는 캐리 신호를 수신한다. 본 실시예에 따르면, 상기 캐시 신호는 2 수평 주기에 대응하는 하이 펄스를 갖는다. 상기 캐리 신호는 개시 신호(FLM) 또는 이전 회로 스테이지의 출력 신호인 스캔 신호일 수 있다.

상기 스캔 클럭 단자(S_CT)는 제1 스캔 클럭 신호(S_CLK1), 제2 스캔 클럭 신호(S_CLK2), 제3 스캔 클럭 신호(S_CLK3) 또는 제4 스캔 클럭 신호(S_CLK4)를 수신한다. 상기 제2 스캔 클럭 신호(S_CLK2)는 상기 제1 스캔 클럭 신호(S_CLK1)로부터 지연되고, 제3 스캔 클럭 신호(S_CLK3)는 상기 제2 스캔 클럭 신호(S_CLK2)로부터 지연되고, 제4 스캔 클럭 신호(S_CLK4)는 제3 스캔 클럭 신호(S_CLK3)로부터 지연된다.

예를 들면, 제4K-3 회로 스테이지(CS1)의 스캔 클럭 단자(S_CT)는 제1 스캔 클럭 신호(S_CLK1)를 수신하고, 제4K-2 회로 스테이지(CS2)의 스캔 클럭 단자(S_CT)는 제2 스캔 클럭 신호(S_CLK2)를 수신하고, 제4K-1 회로 스테이지(CS3)의 스캔 클럭 단자(S_CT)는 제3 스캔 클럭 신호(S_CLK3)를 수신하고, 제4K 회로 스테이지(CS4)의 스캔 클럭 단자(S_CT)는 제4 스캔 클럭 신호(S_CLK4)를 수신한다(K는1, 2, 3,.. 인 자연수).

상기 제1 구동 전압 단자(VT1)는 하이 전압의 제1 구동 전압(VGH)를 수신한다.

상기 제2 구동 전압 단자(VT2)는 로우 전압의 제2 구동 전압(VGL)을 수신한다.

상기 출력 단자(OT)는 출력 신호, 즉 스캔 신호를 출력한다. 상기 스캔 신호는 2 수평 주기에 대응하는 하이 펄스를 갖는다.

본 실시예에 따르면, 제4K-3 회로 스테이지(CS1)는 상기 제1 스캔 클럭 신호(S_CLK1)의 하이 펄스에 동기된 하이 펄스를 갖는 제4K-3 스캔 신호(S1)를 출력하고, 제4K-2 회로 스테이지(CS2)는 상기 제2 스캔 클럭 신호(S_CLK2)의 하이 펄스에 동기된 하이 펄스를 갖는 제4K-2 스캔 신호(S2)를 출력하고, 제4K-1 회로 스테이지(CS3)는 상기 제3 스캔 클럭 신호(S_CLK3)의 하이 펄스에 동기된 하이 펄스를 갖는 제4K-1 스캔 신호(S3)를 출력하고, 제4K 회로 스테이지(CS4)는 상기 제4 스캔 클럭 신호(S_CLK4)의 하이 펄스에 동기된 하이 펄스를 갖는 제4K 스캔 신호(S4)를 출력한다.

도 10을 참조하면, 제1 회로 스테이지는 도5에 도시된 이전 실시예에 따른 제1 회로 스테이지와 비교할 때, 제11 트랜지스터(T11)를 더 포함할 수 있다.

상기 제11 트랜지스터(T11)는 스캔 클럭 단자(S_CT)와 연결된 제어 전극, 입력 단자(IN)와 연결된 제1 전극 및 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극을 포함한다.

상기 제11 트랜지스터(T11)는 스캔 클럭 단자(S_CT)에 수신된 제1 스캔 클럭 신호(S_CLK1)의 로우 전압에 응답하여 입력 단자(NI)에 수신된 캐리 신호를 제1 트랜지스터(T1)에 전달한다.

상기 제11 트랜지스터(T11)를 제외한 나머지 트랜지스터들은 도 5에서 설명된 제1 회로 스테이지의 트랜지스터들과 실질적으로 동일한 연결 관계 및 동작을 수행할 수 있다. 이에 반복되는 설명은 생략한다.

이상의 본 실시예들에 따르면, 회로 스테이지에서 부트 스트랩 되는 커패시터에 한 쌍의 트랜지스터를 직렬로 연결함으로써 트랜지스터의 소스/드레인 전압을 감소시켜 트랜지스터의 신뢰성을 개선할 수 있다.

본 발명은 표시 장치 및 이를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 따라서 본 발명은 손목시계, 차량용 룸미러 디스플레이, 휴대폰, 스마트 폰, PDA, PMP, 디지털 카메라, 캠코더, PC, 서버 컴퓨터, 워크스테이션, 노트북, 디지털 TV, 셋-탑 박스, 음악 재생기, 휴대용 게임 콘솔, 네비게이션 시스템, 스마트 카드, 프린터 등과 같은 다양한 전자 기기에 유용하게 이용될 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

100 : 표시 장치 110: 표시 패널
120 : 타이밍 컨트롤러 130 : 데이터 구동부
140 : 스캔 구동부 150 : 발광 구동부
141: 신호 생성부 142 : 제1 노드 제어부
143 : 풀 업/다운 부 144 : 제2 노드 제어부
145 : 홀딩부 146 : 제3 노드 제어부

Claims

복수의 스캔 신호들을 순차적으로 출력하는 복수의 회로 스테이지들을 포함하고, 각 회로 스테이지는
캐리 신호 및 제2 클럭 신호에 기초하여 제1 노드 및 제3 노드의 신호를 생성하고, 제3 노드에 연결된 제어 전극과 제2 클럭 신호를 수신하는 제1 전극을 포함하는 제2-1 트랜지스터 및 로우 구동 전압을 항상 수신하는 제어 전극과 상기 제2-1 트랜지스터의 제2 전극과 연결된 제1 전극 및 제1 노드와 연결된 제2 전극을 포함하는 제2-2 트랜지스터를 포함하는 신호 생성부;
제1 클럭 신호에 기초하여 상기 제1 노드의 신호를 부스팅 전압으로 제어하는 제2 커패시터를 포함하는 제1 노드 제어부;
제2 노드의 신호에 응답하여 스캔 클럭 신호의 하이 전압을 스캔 신호의 하이 전압으로 풀업하는 풀 업/다운 부;
제3 노드의 신호에 응답하여 상기 스캔 신호를 로우 구동 전압으로 유지하는 홀딩부; 및
상기 제3 노드의 상기 신호에 응답하여 제1 스캔 클럭 신호를 상기 제2 노드에 인가하는 제2 노드 제어부를 포함하는 스캔 구동부.
복수의 스캔 신호들을 순차적으로 출력하는 복수의 회로 스테이지들을 포함하고, 각 회로 스테이지는
캐리 신호 및 제2 클럭 신호에 기초하여 제1 노드 및 제3 노드의 신호를 생성하고, 제3 노드에 연결된 제어 전극과 제2 클럭 신호를 수신하는 제1 전극을 포함하는 제2-1 트랜지스터 및 로우 구동 전압을 항상 수신하는 제어 전극과 상기 제2-1 트랜지스터의 제2 전극과 연결된 제1 전극 및 제1 노드와 연결된 제2 전극을 포함하는 제2-2 트랜지스터를 포함하는 신호 생성부;
제1 클럭 신호에 기초하여 상기 제1 노드의 신호를 부스팅 전압으로 제어하는 제2 커패시터를 포함하는 제1 노드 제어부;
제2 노드의 신호에 응답하여 스캔 클럭 신호의 하이 전압을 스캔 신호의 하이 전압으로 풀업하는 풀 업/다운 부;
제3 노드의 신호에 응답하여 상기 스캔 신호를 로우 구동 전압으로 유지하는 홀딩부; 및
제1 클럭 신호 및 제3 노드의 신호에 기초하여 제2 노드의 신호를 제어하고, 제1 클럭 신호를 수신하는 제어 전극을 포함하는 제7-1 트랜지스터, 로우 구동 전압을 항상 수신하는 제어 전극, 상기 제7-1 트랜지스터의 제2 전극과 연결된 제1 전극 및 제2 노드와 연결된 제2 전극을 포함하는 제7-2 트랜지스터, 및 상기 제2 노드의 신호를 부스팅 전압으로 제어하는 제3 커패시터를 포함하는 제2 노드 제어부를 포함하는 스캔 구동부.
제2항에 있어서, 상기 제1 클럭 신호에 기초하여 상기 제3 노드의 신호를 제어하고, 상기 제3 노드의 신호를 부스팅 전압으로 제어하는 제1 커패시터를 포함하는 제3 노드 제어부를 더 포함하는 스캔 구동부.
제3항에 있어서, 상기 신호 생성부는
제2 클럭 신호를 수신하는 제어 전극, 상기 캐리 신호를 수신하는 제1 전극 및 제3 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터; 및
제2 클럭 신호를 수신하는 제어 전극, 로우 구동 전압을 수신하는 제1 전극 및 제1 노드에 연결된 제2 전극을 포함하는 제3 트랜지스터를 더 포함하는 스캔 구동부.
제4항에 있어서, 상기 제1 노드 제어부는
상기 제1 노드 및 제2 커패시터의 제2 전극에 연결된 제어 전극, 제1 클럭 신호를 수신하는 제1 전극 및 제2 커패시터의 제2 전극에 연결된 제2 전극을 포함하는 제6 트랜지스터를 더 포함하는 스캔 구동부.
제5항에 있어서, 상기 풀 업/다운 부는 상기 제2 노드에 연결된 제어 전극, 스캔 클럭 신호를 수신하는 제1 전극 및 출력 단자에 연결된 제2 전극을 포함하는 제9 트랜지스터를 포함하는 스캔 구동부.
제6항에 있어서, 제2 노드 제어부는
제3 노드에 연결된 제어 전극, 스캔 클럭 신호를 수신하는 제1 전극 및 제2 노드에 연결된 제2 전극을 포함하는 제8 트랜지스터를 더 포함하는 스캔 구동부.
제7항에 있어서, 상기 홀딩부는 제3 노드에 연결된 제어 전극, 제1 구동 전압의 로우 전압을 수신하는 제1 전극 및 출력 단자에 연결된 제2 전극을 포함하는 제10 트랜지스터를 포함하는 스캔 구동부.
제8항에 있어서, 상기 제3 노드 제어부는
제3 노드 및 제1 커패시터의 제2 전극에 연결된 제어 전극, 제1 클럭 신호를 수신하는 제1 전극 및 제4 노드에 연결된 제2 전극을 포함하는 제4 트랜지스터; 및
제1 노드에 연결된 제어 전극, 하이 구동 전압을 수신하는 제1 전극 및 제4 노드에 연결된 제2 전극을 포함하는 제5 트랜지스터를 더 포함하는 스캔 구동부.
제9항에 있어서, 상기 스캔 클럭 신호를 수신하는 제어 전극, 상기 캐리 신호를 수신하는 제1 전극 및 상기 제1 트랜지스터의 제1 전극과 연결된 제2 전극을 포함하는 제11 트랜지스터를 더 포함하는 스캔 구동부.
복수의 화소들을 포함하고, 각 화소는 적어도 하나의 N형 화소 트랜지스터 및 유기 발광 다이오드들 포함하는 표시 패널;
상기 N형 화소 트랜지스터에 스캔 신호를 제공하고, 복수의 회로 스테이지들을 포함하는 스캔 구동부를 포함하고,
각 회로 스테이지는
캐리 신호 및 제2 클럭 신호에 기초하여 제1 노드 및 제3 노드의 신호를 생성하고, 상기 제3 노드에 연결된 제어 전극과 제2 클럭 신호를 수신하는 제1 전극을 포함하는 제2-1 트랜지스터 및 로우 구동 전압을 항상 수신하는 제어 전극과 상기 제2-1 트랜지스터의 제2 전극과 연결된 제1 전극 및 상기 제1 노드와 연결된 제2 전극을 포함하는 제2-2 트랜지스터를 포함하는 신호 생성부;
제1 클럭 신호에 기초하여 상기 제1 노드의 신호를 부스팅 전압으로 제어하는 제2 커패시터를 포함하는 제1 노드 제어부;
제2 노드의 신호에 응답하여 스캔 클럭 신호의 하이 전압을 스캔 신호의 하이 전압으로 풀업하는 풀 업/다운 부;
상기 회로 스테이지는 상기 제3 노드의 신호에 응답하여 상기 스캔 신호를 로우 구동 전압으로 유지하는 홀딩부; 및
상기 제3 노드의 상기 신호에 응답하여 제1 스캔 클럭 신호를 상기 제2 노드에 인가하는 제2 노드 제어부를 포함하는 표시 장치.
복수의 화소들을 포함하고, 각 화소는 적어도 하나의 N형 화소 트랜지스터 및 유기 발광 다이오드들 포함하는 표시 패널;
상기 N형 화소 트랜지스터에 스캔 신호를 제공하고, 복수의 회로 스테이지들을 포함하는 스캔 구동부를 포함하고,
각 회로 스테이지는
캐리 신호 및 제2 클럭 신호에 기초하여 제1 노드 및 제3 노드의 신호를 생성하고, 상기 제3 노드에 연결된 제어 전극과 제2 클럭 신호를 수신하는 제1 전극을 포함하는 제2-1 트랜지스터 및 로우 구동 전압을 항상 수신하는 제어 전극과 상기 제2-1 트랜지스터의 제2 전극과 연결된 제1 전극 및 상기 제1 노드와 연결된 제2 전극을 포함하는 제2-2 트랜지스터를 포함하는 신호 생성부;
제1 클럭 신호에 기초하여 상기 제1 노드의 신호를 부스팅 전압으로 제어하는 제2 커패시터를 포함하는 제1 노드 제어부;
제2 노드의 신호에 응답하여 스캔 클럭 신호의 하이 전압을 스캔 신호의 하이 전압으로 풀업하는 풀 업/다운 부;
상기 회로 스테이지는 상기 제3 노드의 신호에 응답하여 상기 스캔 신호를 로우 구동 전압으로 유지하는 홀딩부; 및
제1 클럭 신호 및 제3 노드의 신호에 기초하여 제2 노드의 신호를 제어하고, 제1 클럭 신호를 수신하는 제어 전극을 포함하는 제7-1 트랜지스터, 로우 구동 전압을 항상 수신하는 제어 전극, 상기 제7-1 트랜지스터의 제2 전극과 연결된 제1 전극 및 제2 노드와 연결된 제2 전극을 포함하는 제7-2 트랜지스터, 및 상기 제2 노드의 신호를 부스팅 전압으로 제어하는 제3 커패시터를 포함하는 제2 노드 제어부를 더 포함하는 표시 장치.
제12항에 있어서, 상기 회로 스테이지는 상기 제1 클럭 신호에 기초하여 상기 제3 노드의 신호를 제어하고, 상기 제3 노드의 신호를 부스팅 전압으로 제어하는 제1 커패시터를 포함하는 제3 노드 제어부를 더 포함하는 표시 장치.
제13항에 있어서, 상기 신호 생성부는
제2 클럭 신호를 수신하는 제어 전극, 상기 캐리 신호를 수신하는 제1 전극 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터 및
제2 클럭 신호를 수신하는 제어 전극, 로우 구동 전압을 수신하는 제1 전극 및 제1 노드에 연결된 제2 전극을 포함하는 제3 트랜지스터를 더 포함하는 표시 장치.
제14항에 있어서, 상기 제1 노드 제어부는
상기 제1 노드 및 제2 커패시터의 제2 전극에 연결된 제어 전극, 제1 클럭 신호를 수신하는 제1 전극 및 제2 커패시터의 제2 전극에 연결된 제2 전극을 포함하는 제6 트랜지스터를 더 포함하는 표시 장치.
제15항에 있어서, 상기 풀 업/다운 부는 상기 제2 노드에 연결된 제어 전극, 스캔 클럭 신호를 수신하는 제1 전극 및 출력 단자에 연결된 제2 전극을 포함하는 제9 트랜지스터를 포함하는 표시 장치.
제16항에 있어서, 제2 노드 제어부는
제3 노드에 연결된 제어 전극, 스캔 클럭 신호를 수신하는 제1 전극 및 제2 노드에 연결된 제2 전극을 포함하는 제8 트랜지스터를 더 포함하는 표시 장치.
제17항에 있어서, 상기 홀딩부는 제3 노드에 연결된 제어 전극, 제1 구동 전압의 로우 전압을 수신하는 제1 전극 및 출력 단자에 연결된 제2 전극을 포함하는 제10 트랜지스터를 포함하는 표시 장치.
제18항에 있어서, 상기 제3 노드 제어부는
제3 노드 및 제1 커패시터의 제2 전극에 연결된 제어 전극, 제1 클럭 신호를 수신하는 제1 전극 및 제4 노드에 연결된 제2 전극을 포함하는 제4 트랜지스터; 및
제1 노드에 연결된 제어 전극, 하이 구동 전압을 수신하는 제1 전극 및 제4 노드에 연결된 제2 전극을 포함하는 제5 트랜지스터를 더 포함하는 표시 장치.
제19항에 있어서, 상기 회로 스테이지는 상기 스캔 클럭 신호를 수신하는 제어 전극, 상기 캐리 신호를 수신하는 제1 전극 및 상기 제1 트랜지스터의 제1 전극과 연결된 제2 전극을 포함하는 제11 트랜지스터를 더 포함하는 표시 장치.