CN110010097A - 一种移位寄存器及其驱动方法、栅极驱动电路、显示装置 - Google Patents

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Abstract

本发明实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，涉及显示技术领域，能够降低移位寄存器出现多输出的几率；该移位寄存器包括第一控制电路；第一控制电路包括：限压子电路、第一开关子电路、第二开关子电路；限压子电路连接于第一电压端和控制节点之间，其配置为：将第一电压端的电压进行分压后，对控制节点的电压进行限制；第一控制电路配置为：在上拉节点的电压的控制下，关闭第一开关子电路，并通过限压子电路限制控制节点的电压开启第二开关子电路，将第一电压端的电压输出至下拉节点；第一控制电路还配置为：在上拉节点的电压的控制下，开启第一开关子电路，将第二电压端的电压输出至控制节点，关闭第二开关子电路。

Description

一种移位寄存器及其驱动方法、栅极驱动电路、显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器及其驱动方法、栅极驱动电路、显示装置。
背景技术
栅极驱动电路(也称扫描驱动电路)作为显示装置中的重要组成部分，栅极驱动电路中多级级联的移位寄存器中的每一级移位寄存器分别与显示屏中的一行栅线连接；栅极驱动电路的功能是一行一行地有序输出TFT(Thin Film Transistor，薄膜晶体管)器件的开关态电压，以逐行向显示屏中的栅线输出扫描信号(也可以称为栅信号)，从而逐行开启显示屏中与同一栅线连接的TFT，在其中一行栅线连接的TFT开启的情况下，通过数据线将像素数据输入至各亚像素的像素电极中，以进行画面显示。
栅极驱动电路中的各级移位寄存器采用晶体管和电容器件组成，在栅极驱动电路的驱动扫描过程中，因移位寄存器中的部分晶体管长期处于开启、偏置(stress)状态，使得晶体管的阈值电压发生漂移导致移位寄存器出现多输出(multi)的问题，进而引发显示屏出现抖动横纹(Mura)等不良。
发明内容
本发明的实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，能够降低移位寄存器出现多输出的几率。
为达到上述目的，本发明的实施例采用如下技术方案：
本发明实施例提供一种移位寄存器，包括上拉节点和下拉节点，其特征在于，所述移位寄存器还包括：第一控制电路；所述第一控制电路包括：限压子电路、第一开关子电路、第二开关子电路；所述限压子电路连接于第一电压端和控制节点之间；所述限压子电路配置为：将所述第一电压端的电压进行分压后，对所述控制节点的电压进行限制；所述第一开关子电路与所述控制节点、所述上拉节点、第二电压端连接；所述第二开关子电路与所述第一电压端、所述控制节点、所述下拉节点连接；所述第一控制电路配置为：在所述上拉节点的电压的控制下，关闭所述第一开关子电路，并通过所述限压子电路限制所述控制节点的电压开启所述第二开关子电路，将所述第一电压端的电压输出至所述下拉节点；所述第一控制电路还配置为：在所述上拉节点的电压的控制下，开启所述第一开关子电路，将所述第二电压端的电压输出至所述控制节点，关闭所述第二开关子电路。
在一些实施例中，所述限压子电路包括第一电阻；所述第一电阻的第一端与所述第一电压端连接，第二端与所述控制节点连接。
在一些实施例中，所述第一开关子电路包括：第六晶体管；所述第六晶体管的栅极与所述上拉节点连接，第一极与所述第二电压端连接，第二极与所述控制节点连接；所述第二开关子电路包括：第五晶体管；所述第五晶体管的栅极与所述控制节点连接，第一极与所述第一电压端连接，第二极与所述下拉节点连接。
在一些实施例中，所述移位寄存器还包括：第二控制电路；所述第二控制电路与所述上拉节点、所述下拉节点、所述第二电压端连接；所述第二控制电路配置为：在所述上拉节点的电压的控制下，将所述第二电压端的电压输出至所述下拉节点。
在一些实施例中，所述移位寄存器还包括：输入电路、复位电路，输出电路、降噪电路、第三控制电路、第四控制电路、储能电路；所述输入电路与信号输入端、所述上拉节点、第一控制端连接；所述输入电路配置为：在所述信号输入端的电压的控制下，将所述第一控制端的电压输出至所述上拉节点；所述复位电路与所述上拉节点、复位信号端、第二控制端连接；所述复位电路配置为：在所述复位信号端的电压的控制下，将所述第二控制端的电压输出至所述上拉节点；所述输出电路与所述上拉节点、时钟信号端、信号输出端连接；所述输出电路配置为：在所述上拉节点的电压的控制下，将所述时钟信号端的电压输出至所述信号输出端；所述降噪电路与第三电压端、所述第二电压端、所述信号输出端连接；所述降噪电路配置为：在所述第三电压端的电压的控制下，将所述第二电压端的电压输出至所述信号输出端；所述第三控制电路与所述下拉节点、所述上拉节点、所述第二电压端连接；所述第三控制电路配置为：在所述下拉节点的电压的控制下，将所述第二电压端的电压输出至所述上拉节点；所述第四控制电路与所述下拉节点、所述第二电压端、所述信号输出端连接；所述第四控制电路配置为：在所述下拉节点的电压的控制下，将所述第二电压端的电压输出至所述信号输出端；所述储能电路与所述上拉节点和所述信号输出端连接；所述储能电路配置为：在所述上拉节点的电压的控制下，进行充放电。
在一些实施例中，所述输入电路包括第一晶体管；所述第一晶体管的栅极与所述信号输入端连接，第一极与所述上拉节点连接，第二极与所述第一控制端连接；所述复位电路包括第二晶体管；所述第二晶体管的栅极与所述复位信号端连接，第一极与所述上拉节点连接，第二极与所述第二控制端连接；所述输出电路包括第三晶体管；所述第三晶体管的栅极与所述上拉节点连接，第一极与所述时钟信号端连接，第二极与所述信号输出端连接；所述降噪电路包括第四晶体管；所述第四晶体管的栅极与第三电压端连接，第一极与所述第二电压端连接，第二极与所述信号输出端连接；所述第二控制电路包括第七晶体管；所述第七晶体管的栅极与所述上拉节点连接，第一极与所述第二电压端连接，第二极与所述下拉节点连接；所述第三控制电路包括第八晶体管；所述第八晶体管的栅极与所述下拉节点连接，第一极与所述第二电压端连接，第二极与所述上拉节点连接；所述第四控制电路包括第九晶体管；所述第九晶体管的栅极与所述下拉节点连接，第一极与所述第二电压端连接，第二极与所述信号输出端连接；所述储能电路包括第一电容；所述第一电容的第一端与所述上拉节点连接，第二端与所述信号输出端连接。
本发明另一些实施例提供一种如前述的移位寄存器的驱动方法，在所述移位寄存器包括：输入电路、复位电路，输出电路、降噪电路、第二控制电路、第三控制电路、第四控制电路、储能电路的情况下，所述驱动方法在一图像帧内包括显示阶段和显示间隔阶段；其中，所述显示阶段包括：输入阶段，输出阶段、复位阶段。
在所述输入阶段：向所述信号输入端输入开启电压，在所述开启电压的控制下，所述输入电路开启，将所述第一控制端的电压输出至所述上拉节点，并对所述储能电路进行充电；在所述上拉节点的电压的控制下，所述输出电路开启，将所述时钟信号端的电压输出至所述信号输出端；另外，在所述上拉节点的电压的控制下，所述第一控制电路中，所述第一开关子电路开启，将所述第二电压端的电压输出至所述控制节点，所述第二开关子电路关闭；在所述上拉节点的电压的控制下，所述第二控制电路开启，将所述第二电压端的电压输出至所述下拉节点。
在所述输出阶段：所述储能电路对所述上拉节点进行放电，在所述上拉节点的电压的控制下，所述输出电路保持开启，将所述时钟信号端的电压作为扫描信号输出至所述信号输出端；所述第一控制电路和所述第二控制电路维持所述输入阶段的状态。
在所述复位阶段：向复位信号端输入复位信号，复位电路开启，将所述第二控制端的电压输出至所述上拉节点；在所述上拉节点的电压的控制下，所述第一控制电路中，所述第一开关子电路关闭，并通过限压子电路限制所述控制节点的电压开启所述第二开关子电路，将所述第一电压端的电压输出至所述下拉节点；在所述下拉节点的电压的控制下，所述第三控制电路开启，将所述第二电压端的电压输出至所述上拉节点；在所述下拉节点的电压的控制下，所述第四控制电路开启，将所述第二电压端的电压输出至所述信号输出端。
在所述显示间隔阶段：在所述第三电压端的电压的控制下，所述降噪电路开启，将所述第二电压端的电压输出至所述信号输出端。
本发明的一些实施例还提供一种栅极驱动电路，包括多级级联的如前述的移位寄存器。
在一些实施例中，在所述栅极驱动电路中：第一级移位寄存器的信号输入端与起始信号端连接；除第一级移位寄存器以外，任一级移位寄存器的信号输入端与其前一级移位寄存器的信号输出端连接；除最后一级移位寄存器以外，任一级移位寄存器的复位信号端与其后一级移位寄存器的信号输出端连接；最后一级移位寄存器单独设置复位信号端。
本发明的一些实施例还提供一种显示装置，包括前述的栅极驱动电路。
本发明实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，该移位寄存器包括上拉节点和下拉节点，其特征在于，所述移位寄存器还包括：第一控制电路；所述第一控制电路包括：限压子电路、第一开关子电路、第二开关子电路；所述限压子电路连接于第一电压端和控制节点之间；所述限压子电路配置为：将所述第一电压端的电压进行分压后，对所述控制节点的电压进行限制；所述第一开关子电路与所述控制节点、所述上拉节点、第二电压端连接；所述第二开关子电路与所述第一电压端、所述控制节点、所述下拉节点连接；所述第一控制电路配置为：在所述上拉节点的电压的控制下，关闭所述第一开关子电路，并通过所述限压子电路限制所述控制节点的电压开启所述第二开关子电路，将所述第一电压端的电压输出至所述下拉节点；所述第一控制电路还配置为：在所述上拉节点的电压的控制下，开启所述第一开关子电路，将所述第二电压端的电压输出至所述控制节点，关闭所述第二开关子电路。
在本发明的移位寄存器在工作过程中，上拉节点的电位在高低电位之间变换时，在第一控制电路中，限压子电路以分压的形式对控制节点的电压进行限制；第一开关子电路在上拉节点的电位的控制下，经历了开启和关闭两种不同状态，同时，第二开关子电路相应的经历了关闭和开启两种不同状态；从而避免了第一控制电路内部的电子器件因长时间处于同一状态而导致其特性发生变化(例如晶体管因长时间开启、偏置导致阈值电压漂移等)，进而提高了移位寄存器输出稳定性，降低了移位寄存器发生多输出的几率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种显示面板的结构示意图；
图2为本发明实施例提供的一种显示面板的电路示意图；
图3为本发明实施例提供的一种移位寄存器的电路示意图；
图4为本发明相关技术提供的一种移位寄存器的电路示意图；
图5为本发明实施例提供的一种移位寄存器的电路示意图；
图6为本发明实施例提供的一种移位寄存器的电路示意图；
图7为本发明实施例提供的一种栅极驱动电路的电路示意图；
图8为本发明实施例提供的一种移位寄存器的时序控制示意图；
图9为本发明实施例提供的一种移位寄存器的时序控制示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
除非另外定义，本申请实施例中使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
此外，本申请中，“上”、“下”、“左”、“右”、“水平”以及“竖直”等方位术语是相对于附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件所放置的方位的变化而相应地发生变化。
本发明实施例提供一种显示装置，该显示装置可以为电视、手机、电脑、笔记本电脑、平板电脑、个人数字助理(personal digital assistant，PDA)、车载电脑等。该显示装置包括框架、设置于框架内的显示面板、电路板以及其他电子配件等。
上述显示面板可以为：液晶显示面板(Liquid Crystal Display，简称LCD)有机发光二极管(Organic Light Emitting Diode，简称OLED)显示面板、量子点发光二极管(Quantum Dot Light Emitting Diodes，简称QLED)显示面板等，本发明对此不做具体限定。
本发明以下实施例均是以上述显示面板为液晶显示面板为例，对本发明进行说明的。
如图1所示，上述显示面板PNL包括：显示区(active area，AA；简称AA区；也可称为有效显示区)和围绕AA区一圈设置的周边区。
显示面板PNL在AA区中包括多种颜色的亚像素(sub pixel)P，该多种颜色的亚像素至少包括第一颜色亚像素、第二颜色亚像素和第三颜色亚像素，第一颜色、第二颜色和第三颜色为三基色(例如红色、绿色和蓝色)。
为了方便说明，本申请中上述多个亚像素P是以矩阵形式排列为例进行的说明。在此情况下，沿水平方向X排列成一排的亚像素P称为同一行亚像素；沿竖直方向Y排列成一排的亚像素P称为同一列亚像素。
如图2所示，每一亚像素P中均设置有像素电路S，该像素电路S包括晶体管T和液晶电容C。该液晶电容C的两个极板分别由像素电极和公共电极构成。其中，位于同行的像素电路S的晶体管T的栅极与同一栅线(Date Line)GL连接，位于同列的像素电路S的晶体管T的一极与同一数据线(Data Line)DL连接。
参考图1所示，显示面板PNL在周边区设置有栅极驱动电路01和数据驱动电路02。在一些实施例中，栅极驱动电路01可以设置在沿栅线GL的延伸方向上的侧边，数据驱动电路02可以设置在沿数据线线DL的延伸方向上的侧边，以驱动显示面板中的像素电路进行显示。
另外，需要说明的是的，图2仅是示意的，以显示面板PNL在周边区的单侧设置栅极驱动电路01，从单侧逐行依次驱动各栅线GL，即单侧驱动为例进行说明的。在另一些实施例中，显示面板PNL可以在周边区中沿栅线GL的延伸方向上的两个侧边分别设置栅极驱动电路，通过两个栅极驱动电路同时从两侧逐行依次驱动各栅线GL，即双侧驱动。在另一些实施例中，显示面板PNL可以在周边区中沿栅线GL的延伸方向上的两个侧边，分别设置栅极驱动电路，通过两个栅极驱动电路交替从两侧，逐行依次驱动各栅线GL，即交叉驱动。本发明以下实施例均是以单侧驱动为例进行说明的。
在一些实施例中，上述栅极驱动电路01可以为栅极驱动IC(Gate Driver IC)，也可以称为扫描驱动IC(Scan Driver IC)。在一些实施例中，上述栅极驱动电路01可以为GOA(Gate Driver on Array，GOA)电路，也即上述栅极驱动电路01直接集成在显示面板PNL的阵列基板中。
上述将栅极驱动电路01设置为GOA电路相比于设置为栅极驱动IC而言，一方面，可以降低显示面板的制作成本；另一方面，还可以窄化显示装置的边框；以下实施例均是栅极驱动电路01为GOA电路为例进行说明的。
如图2所示，栅极驱动电路01中包括多级级联的移位寄存器，以显示面板PNL包括N条栅线(G1、G2……G(N))为例，则栅极驱动电路01中包括N级级联的移位寄存器(RS1、RS2……RS(N))。
本发明实施例提供一种移位寄存器，如图3所示，该移位寄存器RS包括上拉节点PU和下拉节点PD；该移位寄存器RS还包括第一控制电路1051；该第一控制电路1051包括：限压子电路10、第一开关子电路11、第二开关子电路12。
上述限压子电路10连接于第一电压端GCH和控制节点PD_CN之间。该限压子电路10配置为：将第一电压端GCH的电压进行分压后，对控制节点PD_CN的电压进行限制。
在一些实施例中，如图3所示，上述限压子电路10包括第一电阻R1。其中，第一电阻R1的第一端与第一电压端GCH连接，第一电阻R1的第二端与控制节点PD_CN连接。
上述第一开关子电路11与第二电压端VGL、控制节点PD_CN、上拉节点PU连接。
在一些实施例中，如图3所示，上述第一开关子电路11包括第六晶体管M6。其中，第六晶体管M6的栅极与上拉节点PU连接，第六晶体管M6的第一极与第二电压端VGL连接，第六晶体管M6的第二极与控制节点PD_CN连接。
上述第二开关子电路12与第一电压端GCH、控制节点PD_CN、下拉节点PD连接。
在一些实施例中，如图3所示，上述第二开关子电路12包括第五晶体管M5。其中，第五晶体管M5的栅极与控制节点PD_CN连接，第五晶体管M5的第一极与第一电压端GCH连接，第五晶体管M5的第二极与下拉节点PD连接。
上述第一控制电路1051配置为：在上拉节点PU的电压的控制下，关闭第一开关子电路11，并通过限压子电路10限制控制节点PD_CN的电压开启第二开关子电路12，将第一电压端GCH的电压输出至下拉节点PD。
上述第一控制电路1051还配置为：在上拉节点PU的电压的控制下，开启第一开关子电路11，将第二电压端VGL的电压输出至控制节点PD_CN，关闭第二开关子电路12。
本领域的技术人员可以理解的是，移位寄存器RS本身与多个控制信号端连接；例如，时钟信号端CLK、复位信号端Reset、输入信号端Input(下文以及附图均简称为Iput)、输出信号端Output(下文以及附图均简称为Oput)；移位寄存器RS通过多个信号端(时钟信号端CLK、复位信号端Reset等)对上拉节点PU和下拉节点PD的高低电位进行控制，进而实现通过信号输出端Oput向与其连接的栅线GL输出扫描信号以及停止输出扫描信号。在移位寄存器整个工作过程中，上拉节点PU、下拉节点PD的电位均在高低电位之间交替变化，并且上拉节点PU和下拉节点PD的电位始终互为一组反相的电位。示例的，在上拉节点PU为高电位时，下拉节点PD为低电位；在上拉节点PU为低电位时，下拉节点PD为高电位。
基于此，可知，本发明的移位寄存器在工作过程中，上拉节点PU的电位在高低电位之间变换时，在第一控制电路1051中，限压子电路10以分压的形式对控制节点PD_CN的电压进行限制；第一开关子电路11在上拉节点PU的电位的控制下，经历了开启和关闭两种不同状态，同时，第二开关子电路12相应的经历了关闭和开启两种不同状态；从而避免了第一控制电路1051内部的电子器件因长时间处于同一状态而导致其特性发生变化(例如晶体管因长时间开启、偏置导致阈值电压漂移等)，进而提高了移位寄存器输出稳定性，降低了移位寄存器发生多输出的几率。
示例的，在一些实施例中，参考图3，在第一控制电路1051中，在上拉节点PU为高电位时，第六晶体管M6开启，将第二电压端VGL的低电位输出至控制节点PD_CN，第五晶体管M5关闭；其中，由于第二电压端VGL的低电位相对较低，因此第一电阻R1将第一电压端GCH的高电位进行分压至控制节点PD_CN后，通过第二电压端VGL的低电位将其拉低，使得第五晶体管M5关闭。在上拉节点PU为低电位时，第五晶体管M5关闭，通过第一电阻R1将第一电压端GCH的电压进行分压后，通过控制节点PD_CN开启第五晶体管M5。也即，在移位寄存器工作的过程中，上拉节点PU的高低电位之间交替变化时，第一控制电路1051中的第五晶体管M5和第六晶体管M6均经历的开启和关闭的过程。
另外，在本发明相关的一些实施例中，参考图4(虚线框中的第一控制电路1051’)中示出的移位寄存器RS’，在该移位寄存器RS’工作的过程中，对于第一控制电路1051’而言，上拉节点PU在高低电位交替变化时，虽然M6’晶体管经历开启和关闭两种状态，但是M4’晶体管和M5’晶体管，在第一电压端GCH的高电位的控制下，始终保持开启状态；并且在该设置情况下，该移位寄存器RS’必须设置M7’晶体管，以保证在上拉节点PU为高电位时，M7’晶体管开启，将第二电压端VGL的低电位输出至下拉节点PD；其中，M7’晶体管的尺寸要远大于M4’晶体管和M5’晶体管的尺寸(例如M7’晶体管的(宽长比)尺寸为100、M4’晶体管和M5’晶体管的尺寸为20)，从而保证第二电压端VGL的低电位通过M7’晶体管传输至下拉节点PD后，足以将第一电压端GCH的高电位通过M4’晶体管和M5’晶体管传输至下拉节点PD的高电位拉低(也即保证在上拉节点PU为高电位时，下拉节点PD为低电位)。
另外，在上述图4的设置情况下，由于M4’晶体管和M5’晶体管长时间处于开启状态，尤其是M4’晶体管在第一电压端GCH的高电位控制下，长时间处于偏置(stress)状态，从而导致M4’晶体管和M5’晶体管的阈值电压发生漂移，进而容易造成下拉节点PD不能正常拉高，导致移位寄存器出现多输出现象。
相比之下，本发明实施例的移位寄存器RS中，如图3所示，通过设置第一控制电路1051由第一电阻R1、第五晶体管M5、第六晶体管M6组成；示例的，第五晶体管M5、第六晶体管M6的尺寸均可以为20；并且在该移位寄存器RS工作时，第五晶体管M5、第六晶体管M6均经历了开启和关闭两种状态(参考前述对应的部分，此处不再赘述)，而对于第一电阻R1而言，尽管其长时间处于分压状态，但并不会对其产生影响，从而保证了本发明实施例的移位寄存器的稳定输出，降低了移位寄存器出现多输出的几率。
另外，相比于图4的移位寄存器RS’中必须设置M7’晶体管，以在上拉节点PU为高电位时，通过M7’晶体管将下拉节点PD的电位拉低，否则通过M4’晶体管和M5’晶体管会将第一电压端GCH的高电位输出至下拉节点PD，导致移位寄存器RS’无法正常工作。本发明中，在上拉节点PU为高电位时，第五晶体管M5(第二开关子电路12)处于关闭状态，并不会将第一电压端GCH的高电位输出至下拉节点PD，因此，在本发明的一些实施例中，可以省去M7’晶体管的设置，也即减少了移位寄存器中晶体管的数量，从而更有利于显示面板的窄边框设计。
在此基础上，为了保证在上拉节点PU为高电位时，进一步拉低下拉节点PD的电位，进一步的提高移位寄存器的输出稳定性，在本发明的另一些实施例中，如图5所示，该移位寄存器RS还包括：第二控制电路1052。该第二控制电路1052与上拉节点PU、下拉节点PD、第二电压端VGL连接；该第二控制子电路1052配置为：在上拉节点PU的电压的控制下，将第二电压端VGL的电压输出至下拉节点PD。
示例的，在一些实施例中，如图5所示，上述第二控制电路1052可以包括第七晶体管M7。其中，第七晶体管M7的栅极与上拉节点PU连接，第七晶体管M7的第一极与第二电压端VGL连接，第七晶体管M7的第二极与下拉节点PD连接。
在此基础上，对于移位寄存器RS而言，其在包括上述第一控制电路1051和第二控制电路1052的以外，还包括其他的多个电路，例如输入电路、输出电路、复位电路等等，本发明对于其他各电路的设置情况不做具体限定，实际中可以根据需要选择设置合适的电路结构即可。
示例的，本发明提供一种具体的移位寄存器RS的电路结构，如图6所示，该移位寄存器RS在包括前述第一控制电路1051和第二控制电路1052的基础上还包括：输入电路101、复位电路102，输出电路103、降噪电路104、第三控制电路1053、第四控制电路1054、储能电路106。
在一些实施例中，如图6所示，上述输入电路101与信号输入端Iput、上拉节点PU、第一控制端VDS连接。该输入电路101配置为：在信号输入端Iput的电压的控制下，将第一控制端VDS的电压输出至上拉节点PU。
示例的，如图6所示，上述输入电路101可以包括第一晶体管M1。其中，第一晶体管M1的栅极与信号输入端Iput连接，第一晶体管M1的第一极与上拉节点PU连接，第一晶体管M1的第二极与第一控制端VDS连接。
在一些实施例中，如图6所示，上述复位电路102与上拉节点PU、复位信号端Reset、第二控制端VSD连接。该复位电路102配置为：在复位信号端Reset的电压的控制下，将第二控制端VSD的电压输出至上拉节点PU。
示例的，如图6所示，上述复位电路102可以包括第二晶体管M2。其中，第二晶体管M2的栅极与复位信号端Reset连接，第二晶体管M2的第一极与上拉节点PU连接，第二晶体管M2的第二极与第二控制端VSD连接。
在一些实施例中，如图6所示，上述输出电路103与上拉节点PU、时钟信号端CLK、信号输出端Oput连接。该输出电路103配置为：在上拉节点PU的电压的控制下，将时钟信号端CLK的电压输出至信号输出端Oput。
示例的，如图6所示，上述输出电路103包括第三晶体管M3。其中，第三晶体管M3的栅极与上拉节点PU连接，第三晶体管M3的第一极与时钟信号端CLK连接，第三晶体管M3的第二极与信号输出端Oput连接。
在一些实施例中，如图6所示，上述降噪电路104与第三电压端GCL、第二电压端VGL、信号输出端Oput连接。该降噪电路104配置为：在第三电压端GCL的电压的控制下，将第二电压端VGL的电压输出至信号输出端Oput。
示例的，如图6所示，上述降噪电路104可以包括第四晶体管M4。其中，第四晶体管M4的栅极与第三电压端GCL连接，第四晶体管M4的第一极与第二电压端VGL连接，第四晶体管M4的第二极与信号输出端Oput连接。
在一些实施例中，如图6所示，上述第三控制电路1053与下拉节点PD、上拉节点PU、第二电压端VGL连接。该第三控制电路1053配置为：在下拉节点PD的电压的控制下，将第二电压端VGL的电压输出至上拉节点PU。
示例的，如图6所示，上述第三控制电路1053可以包括第八晶体管M8。其中，第八晶体管M8的栅极与下拉节点PD连接，第八晶体管M8的第一极与第二电压端VGL连接，第八晶体管M8的第二极与上拉节点PU连接。
在一些实施例中，如图6所示，上述第四控制电路1054与下拉节点PD、第二电压端VGL、信号输出端Oput连接。该第四控制电路1054配置为：在下拉节点PD的电压的控制下，将第二电压端VGL的电压输出至信号输出端Oput。
示例的，如图6所示，上述第四控制电路1054包括第九晶体管M9。其中，第九晶体管M9的栅极与下拉节点PD连接，第九晶体管M9的第一极与第二电压端VGL连接，第九晶体管M9的第二极与信号输出端Oput连接。
在一些实施例中，如图6所示，上述储能电路106与上拉节点PU和信号输出端Oput连接。该储能电路106配置为：在上拉节点PU的电压的控制下进行充放电；也即，该储能电路106配置为：将上拉节点PU的电荷进行存储，还配置为：将存储的电荷释放至上拉节点PU。
示例的，如图6所示，上述储能电路106可以包括第一电容C1。其中，第一电容C1的第一端与上拉节点PU连接，第一电容C1的第二端与信号输出端Oput连接。
示例的，对于图6中示出的移位寄存器而言，在一些实施例中，可以设置第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9的(宽长比)尺寸分别为：300、300、1800、40、20、20、20、150、300。
另外，本发明的一些实施例提供一种栅极驱动电路01，以采用图6中移位寄存器RS为例，如图7所示，在该栅极驱动电路01由N级移位寄存器(RS1、RS2……RS(N))级联而成，N级移位寄存器(RS1、RS2……RS(N))的信号输出端Oput与N条栅线(G1、G2……G(N))一一对应连接。其中，第一级移位寄存器RS1的信号输入端Iput与起始信号端STV连接；除第一级移位寄存器RS1以外，任一级移位寄存器的信号输入端Iput与其前一级移位寄存器的信号输出端Oput连接；除最后一级移位寄存器RS(N)以外，任一级移位寄存器的复位信号端Reset与其后一级移位寄存器的信号输出端Oput连接；最后一级移位寄存器RS(N)单独设置复位信号端Reset。
另外，采用上述图7中示出的栅极驱动电路01，可以对显示面板PNL中依次设置的N条栅线(G1、G2……G(N))进行正向扫描，也可以进行反向扫描。示例的，在一些实施中，通过栅极驱动电路对显示面板PNL中依次设置的N条栅线(G1、G2……G(N))从上到下依次扫描。在另一些实施中，通过栅极驱动电路对显示面板PNL中依次设置的N条栅线(G1、G2……G(N))从下向上依次扫描。
在此基础上，以下以由图7中示出的栅极驱动电路01，结合图8、图9的控制时序图，并以第一级移位寄存器RS1为例，对本发明实施例的移位寄存器的驱动方法做进一步的说明。其中，图8和图9中，将第i级移位寄存器的信号输出端表示为Oput i，信号输入端表示为Iput i。
如图8所示，在一图像帧F(例如第一图像帧1F、第二图像帧2F)内，移位寄存器的驱动过程包括显示阶段Display和位于显示阶段之后的显示间隔阶段Blank。
在上述显示阶段Display中，如图9所示，移位寄存器的驱动过程包括输入阶段S1，输出阶段S2、复位阶段S3。
在输入阶段S1：
参考图6，向信号输入端Iput1输入开启电压(即起始信号端STV的信号；对于非第一级移位寄存器，则为其前一级移位寄存器的信号输出端的信号)，在开启电压的控制下，输入电路101开启，将第一控制端VDS的电压输出至上拉节点PU，储能电路106进行充电。
在上拉节点PU的电压的控制下，输出电路103开启，将时钟信号端CLK的电压输出至信号输出端Oput1。
另外，在上拉节点PU的电压的控制下，第一控制电路1051中，第一开关子电路11开启，将第二电压端VGL的电压输出至控制节点PD_CN，第二开关子电路12关闭。并且在上拉节点PU的电压的控制下，第二控制电路1052开启，将第二电压端VGL的电压输出至下拉节点PD。
示例的，在一些实施例中，向信号输入端Iput1输入高电平电位，第一晶体管M1开启，将第一控制端VDS的高电平电位输出至上拉节点PU，并存储至第一电容C1中。在上拉节点PU的高电平电位的控制下，第三晶体管M3开启，将时钟信号端CLK的低电平电位输出至信号输出端Oput1。
另外，在上拉节点PU的高电平电位的控制下，第六晶体管M6开启，将第二电压端VGL的低电平电位输出至控制节点PD_CN，第五晶体管M5关闭。并且在上拉节点PU的高电平电位的控制下，第七晶体管M7开启，将第二电压端VGL的低电平电位输出至下拉节点PD。
第二晶体管M2、第四晶体管M4、第八晶体管M8、第九晶体管M9在该输入阶段S1关闭。
在输出阶段S2：
储能电路106对上拉节点PU进行放电，在上拉节点PU的电压的控制下，输出电路103保持开启，将时钟信号端CLK的电压作为扫描信号输出至信号输出端Oput1。
在上拉节点PU的电压的控制下，第一控制电路1051和第二控制电路1052维持输入阶段S1的状态。
示例的，第一电容C1将在输入阶段S1存储的高电平电位，对上拉节点PU进行充电，第三晶体管M3开启，将时钟信号端CLK的高电平电位作为扫描信号输出至信号输出端Oput1。
在上拉节点PU的高电平电位的控制下，第五晶体管M5、第六晶体管M6、第七晶体管M7维持输入阶段S1的状态(即第五晶体管M5关闭、第六晶体管M6和第七晶体管M7开启)。
第一晶体管M1、第二晶体管M2、第四晶体管M4、第八晶体管M8、第九晶体管M9在该输出阶段S2关闭。
在复位阶段S3：
向复位信号端Reset输入复位信号(即第二级移位寄存器的信号输出端Oput2输出的扫描信号)，复位电路102开启，将第二控制端VSD的电压输出至上拉节点PU。
在上拉节点PU的电压的控制下，第一控制电路1051中，第一开关子电路11关闭，并通过限压子电路10限制控制节点的电压开启第二开关子电路12，将第一电压端GCH的电压输出至下拉节点PD。
在下拉节点PD的电压的控制下，第三控制电路1053开启，将第二电压端VGL的电压输出至上拉节点PU；并且，在下拉节点PD的电压的控制下，第四控制电路1054开启，将第二电压端VGL的电压输出至信号输出端Oput1(停止输出扫描信号)。
示例的，向复位信号端Reset输入高电平电位的复位信号，第二晶体管M2开启，将第二控制端VSD的低电平电位输出至上拉节点PU。
在上拉节点PU的低电平电位的控制下，第六晶体管M6关闭，第五晶体管M5开启，将第一电压端GCH的高电平电位输出至下拉节点PD。在下拉节点PD的高电平电位的控制下，第八晶体管M8和第九晶体管M9开启，将第二电压端VGL的低电平电位分别输出至上拉节点PU和信号输出端Oput1进行复位，信号输出端Oput1停止输出扫描信号。
第一晶体管M1、第三晶体管M3、第四晶体管M4、第六晶体管M6、第七晶体管M7在该复位阶段S3关闭。
从复位阶段S3之后到显示间隔阶段Blank之间，信号输出端Oput1保复位阶段S3的输出电位(低电平电位)。
在显示间隔阶段Blank：
参考图8和图6，在第三电压端GCL的电压的控制下，降噪电路104开启，将第二电压端VGL的电压输出至信号输出端Oput1。
示例的，在第三电压端GCL的低电平电压的控制下，第四晶体管M4开启，将第二电压端VGL的低电平电位输出至信号输出端Oput1。
本发明中的晶体管可以为增强型晶体管，也可以为耗尽型晶体管；上述晶体管的第一极可以为源极，第二极可以为漏极，或者上述晶体管的第一极可以为漏极，第二极为源极，本发明对此不作限定。
本发明上述实施例中晶体管的开启、关闭(通、断)过程均是以所有晶体管为N型晶体管；本发明实施例中晶体管也可以为P型，当所有晶体管均为P型时，需要对各个控制信号进行翻转。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种移位寄存器，包括上拉节点和下拉节点，其特征在于，所述移位寄存器还包括：第一控制电路；
所述第一控制电路包括：限压子电路、第一开关子电路、第二开关子电路；
所述限压子电路连接于第一电压端和控制节点之间；所述限压子电路配置为：将所述第一电压端的电压进行分压后，对所述控制节点的电压进行限制；
所述第一开关子电路与所述控制节点、所述上拉节点、第二电压端连接；所述第二开关子电路与所述第一电压端、所述控制节点、所述下拉节点连接；
所述第一控制电路配置为：在所述上拉节点的电压的控制下，关闭所述第一开关子电路，并通过所述限压子电路限制所述控制节点的电压开启所述第二开关子电路，将所述第一电压端的电压输出至所述下拉节点；
所述第一控制电路还配置为：在所述上拉节点的电压的控制下，开启所述第一开关子电路，将所述第二电压端的电压输出至所述控制节点，关闭所述第二开关子电路。
2.根据权利要求1所述的移位寄存器，其特征在于，所述限压子电路包括第一电阻；所述第一电阻的第一端与所述第一电压端连接，第二端与所述控制节点连接。
3.根据权利要求1所述的移位寄存器，其特征在于，
所述第一开关子电路包括：第六晶体管；
所述第六晶体管的栅极与所述上拉节点连接，第一极与所述第二电压端连接，第二极与所述控制节点连接；
所述第二开关子电路包括：第五晶体管；
所述第五晶体管的栅极与所述控制节点连接，第一极与所述第一电压端连接，第二极与所述下拉节点连接。
4.根据权利要求1-3任一项所述的移位寄存器，其特征在于，所述移位寄存器还包括：第二控制电路；
所述第二控制电路与所述上拉节点、所述下拉节点、所述第二电压端连接；所述第二控制电路配置为：在所述上拉节点的电压的控制下，将所述第二电压端的电压输出至所述下拉节点。
5.根据权利要求4所述的移位寄存器，其特征在于，所述移位寄存器还包括：输入电路、复位电路，输出电路、降噪电路、第三控制电路、第四控制电路、储能电路；
所述输入电路与信号输入端、所述上拉节点、第一控制端连接；所述输入电路配置为：在所述信号输入端的电压的控制下，将所述第一控制端的电压输出至所述上拉节点；
所述复位电路与所述上拉节点、复位信号端、第二控制端连接；所述复位电路配置为：在所述复位信号端的电压的控制下，将所述第二控制端的电压输出至所述上拉节点；
所述输出电路与所述上拉节点、时钟信号端、信号输出端连接；所述输出电路配置为：在所述上拉节点的电压的控制下，将所述时钟信号端的电压输出至所述信号输出端；
所述降噪电路与第三电压端、所述第二电压端、所述信号输出端连接；所述降噪电路配置为：在所述第三电压端的电压的控制下，将所述第二电压端的电压输出至所述信号输出端；
所述第三控制电路与所述下拉节点、所述上拉节点、所述第二电压端连接；所述第三控制电路配置为：在所述下拉节点的电压的控制下，将所述第二电压端的电压输出至所述上拉节点；
所述第四控制电路与所述下拉节点、所述第二电压端、所述信号输出端连接；所述第四控制电路配置为：在所述下拉节点的电压的控制下，将所述第二电压端的电压输出至所述信号输出端；
所述储能电路与所述上拉节点和所述信号输出端连接；所述储能电路配置为：在所述上拉节点的电压的控制下，进行充放电。
6.根据权利要求5所述的移位寄存器，其特征在于，
所述输入电路包括第一晶体管；所述第一晶体管的栅极与所述信号输入端连接，第一极与所述上拉节点连接，第二极与所述第一控制端连接；
所述复位电路包括第二晶体管；所述第二晶体管的栅极与所述复位信号端连接，第一极与所述上拉节点连接，第二极与所述第二控制端连接；
所述输出电路包括第三晶体管；所述第三晶体管的栅极与所述上拉节点连接，第一极与所述时钟信号端连接，第二极与所述信号输出端连接；
所述降噪电路包括第四晶体管；所述第四晶体管的栅极与所述第三电压端连接，第一极与所述第二电压端连接，第二极与所述信号输出端连接；
所述第二控制电路包括第七晶体管；所述第七晶体管的栅极与所述上拉节点连接，第一极与所述第二电压端连接，第二极与所述下拉节点连接；
所述第三控制电路包括第八晶体管；所述第八晶体管的栅极与所述下拉节点连接，第一极与所述第二电压端连接，第二极与所述上拉节点连接；
所述第四控制电路包括第九晶体管；所述第九晶体管的栅极与所述下拉节点连接，第一极与所述第二电压端连接，第二极与所述信号输出端连接；
所述储能电路包括第一电容；所述第一电容的第一端与所述上拉节点连接，第二端与所述信号输出端连接。
7.一种如权利要求1-6任一项所述的移位寄存器的驱动方法，其特征在于，在所述移位寄存器包括：输入电路、复位电路，输出电路、降噪电路、第二控制电路、第三控制电路、第四控制电路、储能电路的情况下，所述驱动方法在一图像帧内包括显示阶段和显示间隔阶段；其中，所述显示阶段包括：输入阶段，输出阶段、复位阶段；
在所述输入阶段：
向所述信号输入端输入开启电压，在所述开启电压的控制下，所述输入电路开启，将所述第一控制端的电压输出至所述上拉节点，并对所述储能电路进行充电；
在所述上拉节点的电压的控制下，所述输出电路开启，将所述时钟信号端的电压输出至所述信号输出端；
另外，在所述上拉节点的电压的控制下，所述第一控制电路中，所述第一开关子电路开启，将所述第二电压端的电压输出至所述控制节点，所述第二开关子电路关闭；
在所述上拉节点的电压的控制下，所述第二控制电路开启，将所述第二电压端的电压输出至所述下拉节点；
在所述输出阶段：
所述储能电路对所述上拉节点进行放电，在所述上拉节点的电压的控制下，所述输出电路保持开启，将所述时钟信号端的电压作为扫描信号输出至所述信号输出端；
所述第一控制电路和所述第二控制电路维持所述输入阶段的状态；
在所述复位阶段：
向复位信号端输入复位信号，复位电路开启，将所述第二控制端的电压输出至所述上拉节点；
在所述上拉节点的电压的控制下，所述第一控制电路中，所述第一开关子电路关闭，并通过限压子电路限制所述控制节点的电压开启所述第二开关子电路，将所述第一电压端的电压输出至所述下拉节点；
在所述下拉节点的电压的控制下，所述第三控制电路开启，将所述第二电压端的电压输出至所述上拉节点；在所述下拉节点的电压的控制下，所述第四控制电路开启，将所述第二电压端的电压输出至所述信号输出端；
在所述显示间隔阶段：
在所述第三电压端的电压的控制下，所述降噪电路开启，将所述第二电压端的电压输出至所述信号输出端。
8.一种栅极驱动电路，其特征在于，包括多级级联的如权利要求1-6任一项的所述的移位寄存器。
9.根据权利要求8所述栅极驱动电路，其特征在于，在所述栅极驱动电路中：
第一级移位寄存器的信号输入端与起始信号端连接；
除第一级移位寄存器以外，任一级移位寄存器的信号输入端与其前一级移位寄存器的信号输出端连接；
除最后一级移位寄存器以外，任一级移位寄存器的复位信号端与其后一级移位寄存器的信号输出端连接；
最后一级移位寄存器单独设置复位信号端。
10.一种显示装置，其特征在于，包括权利要求8或9所述的栅极驱动电路。
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