CN109192238A - 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置 - Google Patents

移位寄存器单元及其驱动方法、栅极驱动电路和显示装置 Download PDF

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Abstract

本发明提供一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置。移位寄存器单元包括第一时钟信号端和栅极驱动信号输出端，所述移位寄存器单元还包括降噪控制电路和上拉节点降噪电路；降噪控制电在栅极驱动信号输出阶段，在第一时钟信号的控制下，根据栅极驱动信号控制降噪控制节点的电位为第一电平，并在输出截止阶段包括的降噪时间段维持降噪控制节点的电位为第一电平，在降噪控制节点的电位的控制下，控制降噪控制端的电位为有效电平；上拉节点降噪电路在降噪时间段，在降噪控制端的电位的控制下，对上拉节点进行降噪。本发明所述的移位寄存器单元能自行拉低上拉节点的电位。

Description

移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置。
背景技术
现有的栅极驱动电路包括多级所述移位寄存器单元，还可以包括第一伪移位寄存器单元和第二伪移位寄存器单元。所述第一伪移位寄存器单元的栅极驱动信号输出端和所述第二伪移位寄存器单元的栅极驱动信号输出端并不与栅线连接。在正向扫描时，所述第一伪移位寄存器单元为所述栅极驱动电路中的第一级寄存器单元提供输入信号，在反向扫描时，所述第一伪移位寄存器单元为所述第一级寄存器单元提供复位信号；所述第二伪寄存器单元为所述栅极驱动电路中的最后一级移位寄存器单元提供复位信号，在反向扫描时，所述第二伪移位寄存器单元为所述最后一级寄存器单元提供输入信号，所述最后一级移位寄存器单元的栅极驱动信号输出端与显示面板上的最后一行栅线连接。
现有的栅极驱动电路在进行正向扫描时，由于第二伪移位寄存器单元的复位端并未接入相应的复位信号，则不能通过外部复位信号以拉低所述第二伪移位寄存器单元中的上拉节点的电位，如果该上拉节点的电位未被拉低，则所述第二伪移位寄存器单元中的栅极与上拉节点连接的输出晶体管会长时间打开，该输出晶体管由于长期偏压会造成其特性偏移，从而在反向扫描时，第二伪移位寄存器单元不能正确的向所述最后一级移位寄存器单元提供输入信号，从而导致反向扫描时工作异常。
发明内容
本发明的主要目的在于提供一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置，解决现有的移位寄存器单元不能自行拉低上拉节点的电位，而需要下一级移位寄存器单元的栅极驱动信号输出端来拉低上拉节点的电位，从而导致栅极驱动电路信赖性低的问题。
为了达到上述目的，本发明提供了一种移位寄存器单元，包括用于输入第一时钟信号的第一时钟信号端和用于输出栅极驱动信号的栅极驱动信号输出端，所述移位寄存器单元还包括降噪控制电路和上拉节点降噪电路；
所述降噪控制电路分别与所述栅极驱动信号输出端、降噪控制端和降噪控制节点连接，用于在栅极驱动信号输出阶段，在第一时钟信号的控制下，根据所述栅极驱动信号控制所述降噪控制节点的电位为第一电平，并在输出截止阶段包括的降噪时间段维持所述降噪控制节点的电位为第一电平，在所述降噪控制节点的电位的控制下，控制所述降噪控制端的电位为有效电平；
所述上拉节点降噪电路分别与所述降噪控制端和上拉节点连接，用于在所述降噪时间段，在所述降噪控制端的电位的控制下，对所述上拉节点进行降噪。
实施时，所述移位寄存器单元还包括第二时钟信号端，所述降噪控制电路包括第一控制子电路、储能子电路和第二控制子电路，其中，
所述第一控制子电路分别与第一时钟信号端、所述降噪控制节点和所述栅极驱动信号输出端连接，用于在栅极驱动信号输出阶段，在所述第一时钟信号的控制下，控制所述降噪控制节点与所述栅极驱动信号输出端之间连通；
所述储能子电路与所述降噪控制节点连接，用于在所述降噪时间段维持所述降噪控制节点的电位为第一电平；
所述第二控制子电路分别与所述降噪控制节点、所述第二时钟信号端和所述降噪控制端连接，用于在所述降噪时间段，在所述降噪控制节点的电位的控制下，控制所述降噪控制端与所述第二时钟信号端之间连通。
实施时，所述第一控制子电路包括第一控制晶体管；
所述第一控制晶体管的控制极与所述第一时钟信号端连接，所述第一控制晶体管的第一极与所述栅极驱动信号输出端连接，所述第一控制晶体管的第二极与所述降噪控制节点连接。
实施时，所述储能子电路包括降噪控制电容；
所述降噪控制电容的第一端与所述降噪控制节点连接，所述降噪控制电容的第二端与所述降噪控制端连接。
实施时，所述第二控制子电路包括第二控制晶体管；
所述第二控制晶体管的控制极与所述降噪控制节点连接，所述第二控制晶体管的第一极与所述第二时钟信号端连接，所述第二控制晶体管的第二极与所述降噪控制端连接。
实施时，所述上拉节点降噪电路包括上拉节点降噪晶体管；
所述上拉节点降噪晶体管的控制极与所述降噪控制端连接，所述上拉节点降噪晶体管的第一极与所述上拉节点连接，所述上拉节点降噪晶体管的第二极与降噪电压端连接。
实施时，所述降噪控制电路包括降噪晶体管；
所述降噪晶体管的控制极与下拉节点连接，所述降噪晶体管的第一极与所述降噪控制端连接，所述降噪晶体管的第二极与降噪电压端连接。
实施时，所述移位寄存器单元还包括上拉节点控制电路、下拉节点控制电路、输出电路和输出复位电路；
所述上拉节点控制电路分别与输入端、复位端、下拉节点、第一扫描电压端、第二扫描电压端、第二电压端和上拉节点连接，用于在所述输入端的控制下，控制所述上拉节点与所述第一扫描电压端之间连通，在所述复位端的控制下，控制所述上拉节点与所述第二扫描电压端之间连通，在所述下拉节点的控制下，控制所述上拉节点与所述第二电压端之间连通；
所述下拉节点控制电路分别与第一电压端、所述上拉节点、下拉节点和第二电压端连接，用于在所述上拉节点的电位的控制下，控制所述下拉节点的电位；
所述输出电路分别与所述上拉节点、所述第一时钟信号端和所述栅极驱动信号输出端连接，用于在所述上拉节点的电位的控制下，控制所述栅极驱动信号输出端与所述第一时钟信号端之间连通；
所述输出复位电路分别与所述栅极驱动信号输出端、所述下拉节点、所述第二电压端和第三电压端连接，用于在所述下拉节点的电位和/或所述第三电压端输入的第三电压信号的控制下，控制所述栅极驱动信号输出端与所述第二电压端之间连通。
实施时，所述上拉节点控制电路包括第一上拉控制晶体管、第二上拉控制晶体管和第三上拉控制晶体管，其中，
所述第一上拉控制晶体管的控制极与所述输入端连接，所述第一上拉控制晶体管的第一极与所述第一扫描电压端连接，所述第一上拉控制晶体管的第二极与所述上拉节点连接；
所述第二上拉控制晶体管的控制极与所述复位端连接，所述第二上拉控制晶体管的第一极与所述上拉节点连接，所述第二上拉控制晶体管的第二极与所述第二扫描电压端连接；
所述第三上拉控制晶体管的控制极与所述下拉节点连接，所述第三上拉控制晶体管的第一极与所述上拉节点连接，所述第三上拉控制晶体管的第二极与所述第二电压端连接。
实施时，所述下拉节点控制电路包括第一下拉控制晶体管、第二下拉控制晶体管、第三下拉控制晶体管和第四下拉控制晶体管，其中，
所述第一下拉控制晶体管的控制极与所述第一下拉控制晶体管的第一极都与所述第一电压端连接，所述第一下拉控制晶体管的第二极与下拉控制节点连接；
所述第二下拉控制晶体管的控制极与所述上拉节点连接，所述第二下拉控制晶体管的第一极与所述下拉控制节点连接，所述第二下拉控制晶体管的第二极与所述第二电压端连接；
所述第三下拉控制晶体管的控制极与所述下拉控制节点连接，所述第三下拉控制晶体管的第一极与所述第一电压端连接，所述第三下拉控制晶体管的第二极与所述下拉节点连接；
所述第四下拉控制晶体管的控制极与所述上拉节点连接，所述第四下拉控制晶体管的第一极与所述下拉节点连接，所述第四下拉控制晶体管的第二极与所述第二电压端连接。
实施时，所述输出电路包括输出晶体管和存储电容；
所述输出晶体管的控制极与所述上拉节点连接，所述输出晶体管的第一极与所述第一时钟信号端连接，所述输出晶体管的第二极与所述栅极驱动信号输出端连接；
所述存储电容的第一端与所述上拉节点连接，所述存储电容的第二端与所述栅极驱动信号输出端连接。
实施时，所述输出复位电路包括第一输出复位晶体管和第二输出复位晶体管，其中，
所述第一输出复位晶体管的控制极与所述下拉节点连接，所述第一输出复位晶体管的第一极与所述栅极驱动信号输出端连接，所述第一输出复位晶体管的第二极与所述第二电压端连接；
所述第二输出复位晶体管的控制极与所述第三电压端连接，所述第二输出复位晶体管的第一极与所述栅极驱动信号输出端连接，所述第二输出复位晶体管的第二极与所述第二电压端连接。
本发明还提供了一种移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述移位寄存器单元的驱动方法包括：
在栅极驱动信号输出阶段，降噪控制电路在第一时钟信号的控制下，根据栅极驱动信号控制降噪控制节点的电位为第一电平；
在输出截止阶段包括的降噪时间段，降噪控制电路维持所述降噪控制节点的电位为第一电平，降噪控制电路在所述降噪控制节点的电位的控制下，控制降噪控制端的电位为有效电平，上拉节点降噪电路在所述降噪控制端的电位的控制下，对所述上拉节点进行降噪。
实施时，所述输出截止阶段包括设置于所述降噪时间段之后的降噪复位时间段，上拉节点降噪电路与降噪电压端连接，所述移位寄存器单元的驱动方法还包括：
在所述降噪复位时间段，所述降噪控制电路控制对所述降噪控制端的电位进行复位，以使得所述降噪控制端的电位变为无效电平，所述上拉节点降噪电路控制所述上拉节点与所述降噪电压端之间断开。
实施时，所述移位寄存器单元还包括第二时钟信号端，所述降噪控制电路包括第一控制子电路、储能子电路和第二控制子电路，所述储能子电路与所述降噪控制节点连接；
所述在栅极驱动信号输出阶段，降噪控制电路在第一时钟信号的控制下，根据栅极驱动信号控制降噪控制节点的电位为第一电平步骤包括：所述第一控制子电路在栅极驱动信号输出阶段，在所述第一时钟信号的控制下，控制所述降噪控制节点与所述栅极驱动信号输出端之间连通，并通过所述栅极驱动信号输出端输出的栅极驱动信号向所述储能子电路充电，以使得所述降噪控制节点的电位为第一电平；
所述在输出截止阶段包括的降噪时间段，降噪控制电路维持所述降噪控制节点的电位为第一电平，降噪控制电路在所述降噪控制节点的电位的控制下，控制所述降噪控制端的电位为有效电平步骤包括：所述储能子电路在所述降噪时间段维持所述降噪控制节点的电位为第一电平；所述第二控制子电路在所述降噪时间段，在所述降噪控制节点的电位的控制下，控制所述降噪控制端与所述第二时钟信号端之间连通，以使得所述降噪控制端的电位为有效电平。
实施时，所述储能子电路还与所述降噪控制端连接；所述输出截止阶段包括设置于所述降噪时间段之后的降噪复位时间段，所述移位寄存器单元的驱动方法还包括：
在所述降噪复位时间段，所述第一控制子电路在所述第一时钟信号的控制下，控制所述栅极驱动信号输出端与所述降噪控制节点连通，以释放所述储能子电路中存储的电荷，从而对所述降噪控制节点的电位和所述降噪控制端的电位进行复位，使得所述降噪控制端的电位变为无效电平。
本发明还提供了一种栅极驱动电路，包括多级上述的移位寄存器单元。
本发明还提供了一种显示装置，包括上述的栅极驱动电路。
与现有技术相比，本发明所述的移位寄存器单元及其驱动方法、栅极驱动电路和显示装置通过降噪控制电路和上拉节点降噪电路，能够在输出截止阶段包括的降噪时间段，对上拉节点进行降噪，通过本级移位寄存器单元即可自行拉低上拉节点的电位，而不需下一级移位寄存器单元的栅极驱动信号输出端来拉低上拉节点的电位，以提升双向扫描GOA(Gate On Array，设置于阵列基板上的栅极驱动电路)的信赖性。
附图说明
图1是本发明实施例所述的移位寄存器单元的结构图；
图2是本发明另一实施例所述的移位寄存器单元的结构图；
图3是本发明又一实施例所述的移位寄存器单元的结构图；
图4是本发明再一实施例所述的移位寄存器单元的结构图；
图5是本发明又一实施例所述的移位寄存器单元的结构图；
图6是本发明所述的移位寄存器单元的第一具体实施例的电路图；
图7是本发明所述的移位寄存器单元的第一具体实施例的工作时序图；
图8是本发明所述的移位寄存器单元的第二具体实施例的电路图；
图9是本发明实施例所述的栅极驱动电路包括的最后一级伪移位寄存器单元中的上拉节点的电位的波形图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。
在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。
在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。
如图1所示，本发明实施例所述的移位寄存器单元，包括用于输入第一时钟信号CLK的第一时钟信号端和用于输出栅极驱动信号的栅极驱动信号输出端OUTPUT，所述移位寄存器单元还包括降噪控制电路11和上拉节点降噪电路12；
所述降噪控制电路11分别与所述栅极驱动信号输出端OUTPUT、降噪控制端Ctrl和降噪控制节点NC连接，用于在栅极驱动信号输出阶段，在第一时钟信号CLK的控制下，根据所述栅极驱动信号控制降噪控制节点NC的电位为第一电平，并在输出截止阶段包括的降噪时间段维持所述降噪控制节点NC的电位为第一电平，在所述降噪控制节点NC的电位的控制下，控制所述降噪控制端Ctrl的电位为有效电平；
所述上拉节点降噪电路12分别与所述降噪控制端Ctrl和上拉节点PU连接，用于在所述降噪时间段，在所述降噪控制端Ctrl的电位的控制下，对所述上拉节点PU进行降噪。
本发明实施例所述的移位寄存器单元通过降噪控制电路11和上拉节点降噪电路12，能够在输出截止阶段包括的降噪时间段，对上拉节点PU进行降噪，通过本级移位寄存器单元即可自行拉低上拉节点PU的电位，而不需下一级移位寄存器单元的栅极驱动信号输出端来拉低上拉节点PU的电位，以提升双向扫描GOA(Gate On Array，设置于阵列基板上的栅极驱动电路)的信赖性。
在具体实施时，当栅极接入第一电平的晶体管为n型晶体管时，所述第一电平可以为高电平，以使得该晶体管导通，但不以此为限。
在具体实施时，当栅极接入第一电平的晶体管为p型晶体管时，所述第一电平可以为低电平，以使得该晶体管导通，但不以此为限。
在本发明实施例中，以所述第一电平为高电平为例说明，但不以此为限。
在具体实施时，所述有效电平为能够使得栅极接入其的晶体管导通的电平，例如，当该晶体管为n型晶体管时，所述有效电平可以为高电平，当该晶体管为p型晶体管时，所述有效电平可以为低电平。
本发明如图1所示的移位寄存器单元的实施例在工作时，显示周期可以包括依次设置的输入阶段、栅极驱动信号输出阶段和输出截止阶段，其中，所述输出截止阶段包括降噪时间段，在该降噪时间段内，所述降噪控制电路11在所述降噪控制节点NC的电位的控制下，控制所述降噪控制端Ctrl的电位为有效电平，所述上拉节点降噪电路12在所述降噪控制端Ctrl的电位的控制下，对所述上拉节点PU进行降噪。
在本发明实施例中，所述上拉节点降噪电路12可以通过在降噪时间段，在所述降噪控制端Ctrl的控制下，控制所述上拉节点PU与低电压端或地端连通，以对所述上拉节点PU进行降噪，但不以此为限。
具体的，所述降噪控制电路还可以用于在所述输出截止阶段包括的降噪复位时间段，控制对所述降噪控制端的电位进行复位，以使得所述降噪控制端的电位变为无效电平；
所述上拉节点降噪电路还与降噪电压端连接，还用于当所述降噪控制端的电位为无效电平时，控制所述上拉节点与所述降噪电压端之间断开。
在具体实施时，所述输出截止阶段包括降噪时间段，以及设置于所述降噪时间段之后的降噪复位时间段，在所述降噪复位时间段，降噪控制电路控制使得降噪控制端的电位变为无效电平，从而避免下一显示周期开始时，在输入阶段和栅极驱动信号输出阶段，上拉节点的电位无法正确的被拉高的情况发生。
具体的，本发明实施例所述的移位寄存器单元还可以包括上拉节点控制电路、下拉节点控制电路、输出电路和输出复位电路；
所述上拉节点控制电路分别与输入端、复位端、下拉节点、第一扫描电压端、第二扫描电压端、第二电压端和上拉节点连接，用于在所述输入端的控制下，控制所述上拉节点与所述第一扫描电压端之间连通，在所述复位端的控制下，控制所述上拉节点与所述第二扫描电压端之间连通，在所述下拉节点的控制下，控制所述上拉节点与所述第二电压端之间连通；
所述下拉节点控制电路分别与第一电压端、所述上拉节点、下拉节点和第二电压端连接，用于在所述上拉节点的电位的控制下，控制所述下拉节点的电位；
所述输出电路分别与所述上拉节点、所述第一时钟信号端和所述栅极驱动信号输出端连接，用于在所述上拉节点的电位的控制下，控制所述栅极驱动信号输出端与所述第一时钟信号端之间连通；
所述输出复位电路分别与所述栅极驱动信号输出端、所述下拉节点、所述第二电压端和所述第三电压端连接，用于在所述下拉节点的电位和/或所述第三电压端输入的第三电压信号的控制下，控制所述栅极驱动信号输出端与所述第二电压端之间连通。
在具体实施时，所述第二电压端可以为低电压端或地端，但不以此为限。
在具体实施时，在显示时间，所述第一电压端输入的第一电压信号可以为高电压，所述第三电压端输入的第三电压信号可以为低电压，但不以此为限；
在Blanking(空白)时间段(在所述空白时间内可以进行触控)，所述第一电压端输入的第一电压信号可以为低电压，所述第三电压端输入的第三电压信号可以高电压，但不以此为限。
如图2所示，在图1所示的移位寄存器单元的实施例的基础上，本发明实施例所述的移位寄存器单元还可以包括上拉节点控制电路21、下拉节点控制电路22、输出电路23和输出复位电路24；
所述上拉节点控制电路21分别与输入端INPUT、复位端RESET、下拉节点PD、第一扫描电压端VDS、第二扫描电压端VSD、上拉节点PU和用于输入低电压VGL的低电压端连接，用于在所述输入端INPUT的控制下，控制所述上拉节点PU与所述第一扫描电压端VDS之间连通，在所述复位端RESET的控制下，控制所述上拉节点PU与所述第二扫描电压端VSD之间连通，在所述下拉节点PD的控制下，控制所述上拉节点PU与所述低电压端之间连通；
所述下拉节点控制电路22分别与第一电压端GCH、所述上拉节点PU、下拉节点PD和用于输入低电压VGL的低电压端连接，用于在所述上拉节点PU的电位的控制下，控制所述下拉节点PD的电位；
所述输出电路23分别与所述上拉节点PU、所述第一时钟信号端和所述栅极驱动信号输出端OUTPUT连接，用于在所述上拉节点PU的电位的控制下，控制所述栅极驱动信号输出端OUTPUT与所述第一时钟信号端之间连通；所述第一时钟信号端用于输入第一时钟信号CLK；
所述输出复位电路24分别与所述栅极驱动信号输出端OUTPUT、所述下拉节点PD、第三电压端GCL和输入低电压VGL的低电压端连接，用于在所述下拉节点PD的电位和/或所述第三电压端GCL输入的第三电压信号的控制下，控制所述栅极驱动信号输出端OUTPUT与所述低电压端之间连通。
在图2所示的实施例中，第二电压端为输入低电压VGL的低电压端，并且，在显示时间内，GCH输入高电压，GCL输入低电压，在空白时间段内，GCH输入低电压，GCL输入高电压，以使得所述输出复位电路24控制OUTPUT接入VGL，使得在空白时间段内所述移位寄存器单元无输出。
本发明如图2所示的移位寄存器单元的实施例在工作时，所述上拉节点控制电路21用于控制上拉节点PU的电位，所述下拉节点控制电路22用于控制下拉节点PD的电位，所述输出电路23控制所述栅极驱动信号输出端OUTPUT输出栅极驱动信号，所述输出复位电路24用于对所述栅极驱动信号输出端OUTPU进行复位。
具体的，所述移位寄存器单元还可以包括第二时钟信号端，所述降噪控制电路包括第一控制子电路、储能子电路和第二控制子电路，其中，
所述储能子电路与所述降噪控制节点连接；
所述第一控制子电路分别与第一时钟信号端、所述降噪控制节点和所述栅极驱动信号输出端连接，用于在栅极驱动信号输出阶段，在所述第一时钟信号的控制下，控制所述降噪控制节点与所述栅极驱动信号输出端之间连通，并通过所述栅极驱动信号输出端输出的栅极驱动信号向所述储能子电路充电，以使得所述降噪控制节点的电位为第一电平；
所述储能子电路用于在所述降噪时间段维持所述降噪控制节点的电位为第一电平；
所述第二控制子电路分别与所述降噪控制节点、所述第二时钟信号端和所述降噪控制端连接，用于在所述降噪时间段，在所述降噪控制节点的电位的控制下，控制所述降噪控制端与所述第二时钟信号端之间连通，以使得所述降噪控制端的电位为有效电平。
本发明实施例所述的移位寄存器单元在工作时，在栅极驱动信号输出阶段，第一控制子电路在第一时钟信号的控制下，控制降噪控制节点与栅极驱动信号输出端之间连通，由于在栅极驱动信号输出阶段，所述栅极驱动信号为第一电平，因此能够通过所述栅极驱动信号向所述储能子电路充电，从而使得所述降噪控制节点的电位为第一电平，所述储能子电路在所述降噪时间段维持所述降噪控制节点的电位为第一电平，第二控制子电路在所述降噪时间段，在所述降噪控制节点的电位的控制下，控制降噪控制端接入第二时钟信号。
在具体实施时，如图3所示，在图2所示的移位寄存器单元的实施例的基础上，本发明实施例所述的移位寄存器单元还可以包括用于输入第二时钟信号CLKB的第二时钟信号端，所述降噪控制电路可以包括第一控制子电路111、储能子电路112和第二控制子电路113，其中，
所述储能子电路112与所述降噪控制节点NC连接；
所述第一控制子电路111分别与第一时钟信号端、所述降噪控制节点NC和所述栅极驱动信号输出端OUTPUT连接，用于在栅极驱动信号输出阶段，在所述第一时钟信号CLK的控制下，控制所述降噪控制节点NC与所述栅极驱动信号输出端OUTPUT之间连通，并通过所述栅极驱动信号输出端OUTPUT输出的栅极驱动信号向所述储能子电路112充电，以使得所述降噪控制节点NC的电位为第一电平；
所述储能子电路112用于在所述降噪时间段维持所述降噪控制节点NC的电位为第一电平；
所述第二控制子电路113分别与所述降噪控制节点NC、所述第二时钟信号端和所述降噪控制端Ctrl连接，用于在所述降噪时间段，在所述降噪控制节点NC的电位的控制下，控制所述降噪控制端Ctrl与所述第二时钟信号端之间连通，以使得所述降噪控制端Ctrl的电位为有效电平。
本发明如图3所示的移位寄存器单元的实施例在工作时，在栅极驱动信号输出阶段，第一时钟信号CLK控制第一控制子电路11导通所述降噪控制节点NC与栅极驱动信号输出端OUTPUT之间的连接，在栅极驱动信号输出阶段，OUTPUT输出的栅极驱动信号的电位为第一电平，并所述降噪控制节点NC与所述储能子电路112连接，则通过OUTPUT输出的栅极驱动信号向所述储能子电路112充电，以使得所述降噪控制节点NC的电位变为第一电平，在输出截止阶段包括的降噪时间段，储能子电路112维持所述降噪控制节点NC的电位为第一电平，第二控制子电路113在所述降噪控制节点NC的电位的控制下，控制所述降噪控制端Ctrl与输入第二时钟信号CLKB的第二时钟信号端之间连通，以使得Ctrl的电位为有效电平，所述上拉节点降噪电路12在Ctrl的控制下，控制对上拉节点PU进行降噪。
在具体实施时，所述储能子电路112还可以与所述降噪控制端连接，此时，所述储能子电路112的第一端与所述降噪控制节点连接，所述储能子电路112的第二端与所述降噪控制端连接；
所述第一控制子电路用于在所述输出截止阶段包括的降噪复位时间段，在所述第一时钟信号的控制下，控制所述栅极驱动信号输出端与所述降噪控制节点连通，以释放所述储能子电路中存储的电荷(由于在输出截止阶段，所述栅极驱动信号输出端输出低电平，因此能够释放所述储能子电路中存储的电荷)，从而对所述降噪控制节点的电位和所述降噪控制端的电位进行复位，使得所述降噪控制端的电位变为无效电平。
具体的，所述第一控制子电路可以包括第一控制晶体管；
所述第一控制晶体管的控制极与所述第一时钟信号端连接，所述第一控制晶体管的第一极与所述栅极驱动信号输出端连接，所述第一控制晶体管的第二极与所述降噪控制节点连接。
具体的，所述储能子电路可以包括降噪控制电容；
所述降噪控制电容的第一端与所述降噪控制节点连接，所述降噪控制电容的第二端与所述降噪控制端连接。
具体的，所述第二控制子电路可以包括第二控制晶体管；
所述第二控制晶体管的控制极与所述降噪控制节点连接，所述第二控制晶体管的第一极与所述第二时钟信号端连接，所述第二控制晶体管的第二极与所述降噪控制端连接。
具体的，所述上拉节点降噪电路包括上拉节点降噪晶体管；
所述上拉节点降噪晶体管的控制极与所述降噪控制端连接，所述上拉节点降噪晶体管的第一极与所述上拉节点连接，所述上拉节点降噪晶体管的第二极与降噪电压端连接。
在具体实施时，所述降噪电压端可以为低电压端或地端，但不以此为限。
如图4所示，在图3所示的移位寄存器单元的实施例的基础上，所述第一控制子电路111包括第一控制晶体管M11；
所述第一控制晶体管M11的栅极与所述第一时钟信号端连接，所述第一控制晶体管M11的漏极与所述栅极驱动信号输出端OUTPUT连接，所述第一控制晶体管M11的源极与所述降噪控制节点NC连接；所述第一时钟信号端用于输入第一时钟信号CLK；
所述储能子电路112包括降噪控制电容C2；
所述降噪控制电容C2的第一端与所述降噪控制节点NC连接，所述降噪控制电容C2的第二端与所述降噪控制端Ctrl连接；
所述第二控制子电路113包括第二控制晶体管M12；
所述第二控制晶体管M12的栅极与所述降噪控制节点NC连接，所述第二控制晶体管M12的漏极与所述第二时钟信号端连接，所述第二控制晶体管M12的源极与所述降噪控制端Ctrl连接；所述第二时钟信号端用于输入第二时钟信号CLKB；
所述上拉节点降噪电路12包括上拉节点降噪晶体管M13；
所述上拉节点降噪晶体管M13的栅极与所述降噪控制端Ctrl连接，所述上拉节点降噪晶体管M13的漏极与所述上拉节点PU连接，所述上拉节点降噪晶体管M13的源极与用于输入低电压VGL的低电压端连接。
在图4所示的实施例中，降噪电压端为所述低电压端，M11、M12和M13都为NMOS(为N-Metal-Oxide-Semiconductor，N型金属-氧化物-半导体)晶体管，但不以此为限。
本发明如图4所示的移位寄存器单元的实施例在工作时，输出截止阶段包括降噪时间段和设置于所述降噪时间段之后的降噪复位时间段；
在栅极驱动信号输出阶段，OUTPUT输出的栅极驱动信号为高电平，CLK为高电平，CLKB为低电平，以控制M11打开，OUTPUT输出的栅极驱动信号为C2充电，以使得M12的栅极的电位变为高电平；
在输出截止阶段包括的降噪时间段，OUTPUT输出低电平，CLK为低电平，CLKB为高电平，M12的栅极的电位维持为高电平，M12打开，从而使得M13的栅极电位变为高电平，M13打开，以控制上拉节点PU接入低电压VGL，从而对上拉节点PU进行降噪；
在输出截止阶段包括的降噪复位时间段，OUTPUT输出低电平，CLK为高电平，CLKB为低电平，M11打开，以使得C2的第一端与OUTPUT之间连通，以释放C2中存储的电荷，拉低NC的电位和Ctrl的电位；当NC的电位未被拉低至预定电平时，M12打开，C2的第二端接入CLKB，也能够释放C2中释放的电荷，直至NC的电位被拉低至预定电平以下，M12关断；并Ctrl的电位也被拉低，以使得M13关断。
在具体实施时，所述预定电平可以根据M12的阈值电压选定。
具体的，所述降噪控制电路可以包括降噪晶体管；
所述降噪晶体管的控制极与所述下拉节点连接，所述降噪晶体管的第一极与所述降噪控制端连接，所述降噪晶体管的第二极与降噪电压端连接。
当所述降噪控制电路包括所述降噪晶体管时，通过下拉节点以实现对降噪控制端的电位的复位。
在具体实施时，所述降噪电压端可以为低电压端，也可以为地端，但不以此为限。
如图5所示，在图4所示的移位寄存器单元的实施例的基础上，所述降噪控制电路还可以包括降噪晶体管M14；
所述降噪晶体管M14的栅极与所述下拉节点PD连接，所述降噪晶体管M14的漏极与所述降噪控制端Ctrl连接，所述降噪晶体管M14的源极与用于输入低电压VGL的低电压端连接。
在图5所示的实施例中，降噪电压端为所述低电压端，M14都为NMOS(为N-Metal-Oxide-Semiconductor，N型金属-氧化物-半导体)晶体管，但不以此为限。
本发明如图5所示的移位寄存器单元的实施例在工作时，当下拉节点PD的电位为高电平时，M14打开，以控制Ctrl接入VGL，从而对Ctrl进行降噪。
具体的，所述上拉节点控制电路可以包括第一上拉控制晶体管、第二上拉控制晶体管和第三上拉控制晶体管，其中，
所述第一上拉控制晶体管的控制极与所述输入端连接，所述第一上拉控制晶体管的第一极与所述第一扫描电压端连接，所述第一上拉控制晶体管的第二极与所述上拉节点连接；
所述第二上拉控制晶体管的控制极与所述复位端连接，所述第二上拉控制晶体管的第一极与所述上拉节点连接，所述第二上拉控制晶体管的第二极与所述第二扫描电压端连接；
所述第三上拉控制晶体管的控制极与所述下拉节点连接，所述第三上拉控制晶体管的第一极与所述上拉节点连接，所述第三上拉控制晶体管的第二极与所述第二电压端连接。
具体的，所述下拉节点控制电路可以包括第一下拉控制晶体管、第二下拉控制晶体管、第三下拉控制晶体管和第四下拉控制晶体管，其中，
所述第一下拉控制晶体管的控制极与所述第一下拉控制晶体管的第一极都与所述第一电压端连接，所述第一下拉控制晶体管的第二极与下拉控制节点连接；
所述第二下拉控制晶体管的控制极与所述上拉节点连接，所述第二下拉控制晶体管的第一极与所述下拉控制节点连接，所述第二下拉控制晶体管的第二极与所述第二电压端连接；
所述第三下拉控制晶体管的控制极与所述下拉控制节点连接，所述第三下拉控制晶体管的第一极与所述第一电压端连接，所述第三下拉控制晶体管的第二极与所述下拉节点连接；
所述第四下拉控制晶体管的控制极与所述上拉节点连接，所述第四下拉控制晶体管的第一极与所述下拉节点连接，所述第四下拉控制晶体管的第二极与所述第二电压端连接。
在实际操作时，所述输出电路可以包括输出晶体管和存储电容；
所述输出晶体管的控制极与所述上拉节点连接，所述输出晶体管的第一极与所述第一时钟信号端连接，所述输出晶体管的第二极与所述栅极驱动信号输出端连接；
所述存储电容的第一端与所述上拉节点连接，所述存储电容的第二端与所述栅极驱动信号输出端连接。
具体的，所述输出复位电路可以包括第一输出复位晶体管和第二输出复位晶体管，其中，
所述第一输出复位晶体管的控制极与所述下拉节点连接，所述第一输出复位晶体管的第一极与所述栅极驱动信号输出端连接，所述第一输出复位晶体管的第二极与所述第二电压端连接；
所述第二输出复位晶体管的控制极与所述第三电压端连接，所述第二输出复位晶体管的第一极与所述栅极驱动信号输出端连接，所述第二输出复位晶体管的第二极与所述第二电压端连接。
下面通过两个具体实施例来说明本发明实施例所述的移位寄存器单元。
如图6所示，本发明所述的移位寄存器单元的第一具体实施例包括用于输入第一时钟信号CLK的第一时钟信号端、用于输入第二时钟信号CLKB的第二时钟信号端，以及，用于输出栅极驱动信号的栅极驱动信号输出端OUTPUT；
本发明所述的移位寄存器单元的第一具体实施例还包括降噪控制电路、上拉节点降噪电路12、上拉节点控制电路21、下拉节点控制电路22、输出电路23和输出复位电路24；
所述降噪控制电路包括第一控制子电路111、储能子电路112和第二控制子电路113；
所述第一控制子电路111包括第一控制晶体管M11；
所述第一控制晶体管M11的栅极与所述第一时钟信号端连接，所述第一控制晶体管M11的漏极与所述栅极驱动信号输出端OUTPUT连接，所述第一控制晶体管M11的源极与所述降噪控制节点NC连接；所述第一时钟信号端用于输入第一时钟信号CLK；
所述储能子电路112包括降噪控制电容C2；
所述降噪控制电容C2的第一端与所述降噪控制节点NC连接，所述降噪控制电容C2的第二端与所述降噪控制端Ctrl连接；
所述第二控制子电路113包括第二控制晶体管M12；
所述第二控制晶体管M12的栅极与所述降噪控制节点NC连接，所述第二控制晶体管M12的漏极与所述第二时钟信号端连接，所述第二控制晶体管M12的源极与所述降噪控制端Ctrl连接；所述第二时钟信号端用于输入第二时钟信号CLKB；
所述上拉节点降噪电路12包括上拉节点降噪晶体管M13；
所述上拉节点降噪晶体管M13的栅极与所述降噪控制端Ctrl连接，所述上拉节点降噪晶体管M13的漏极与所述上拉节点PU连接，所述上拉节点降噪晶体管M13的源极与用于输入低电压VGL的低电压端连接；
所述上拉节点控制电路21包括第一上拉控制晶体管M1、第二上拉控制晶体管M2和第三上拉控制晶体管M10，其中，
所述第一上拉控制晶体管M1的栅极与所述输入端INPUT连接，所述第一上拉控制晶体管M1的漏极与所述第一扫描电压端VDS连接，所述第一上拉控制晶体管M1的源极与所述上拉节点PU连接；
所述第二上拉控制晶体管M2的栅极与所述复位端RESET连接，所述第二上拉控制晶体管M2的漏极与所述上拉节点PU连接，所述第二上拉控制晶体管M2的源极与所述第二扫描电压端VSD连接；
所述第三上拉控制晶体管M10的栅极与所述下拉节点PD连接，所述第三上拉控制晶体管M10的漏极与所述上拉节点PU连接，所述第三上拉控制晶体管M10的源极与用于输入低电压VGL的低电压端连接；
所述下拉节点控制电路22包括第一下拉控制晶体管M9、第二下拉控制晶体管M8、第三下拉控制晶体管M5和第四下拉控制晶体管M6，其中，
所述第一下拉控制晶体管M9的栅极与所述第一下拉控制晶体管M9的漏极都与第一电压端GCH连接，所述第一下拉控制晶体管M9的源极与下拉控制节点PD_CN连接；
所述第二下拉控制晶体管M8的栅极与所述上拉节点PU连接，所述第二下拉控制晶体管M8的漏极与所述下拉控制节点PD_CN连接，所述第二下拉控制晶体管M8的源极与用于输入低电压VGL的低电压端连接；
所述第三下拉控制晶体管M5的栅极与所述下拉控制节点PD_CN连接，所述第三下拉控制晶体管M5的漏极与所述第一电压端GCH连接，所述第三下拉控制晶体管M5的源极与所述下拉节点PD连接；
所述第四下拉控制晶体管M6的栅极与所述上拉节点PU连接，所述第四下拉控制晶体管M6的漏极与所述下拉节点PD连接，所述第四下拉控制晶体管M6的源极与所述低电压端连接；
所述输出电路23包括输出晶体管M3和存储电容C1；
所述输出晶体管M3的栅极与所述上拉节点PU连接，所述输出晶体管M3的漏极与所述第一时钟信号端连接，所述输出晶体管M3的源极与所述栅极驱动信号输出端OUTPUT连接；所述第一时钟信号端用于输入第一时钟信号CLK；
所述存储电容C1的第一端与所述上拉节点PU连接，所述存储电容C1的第二端与所述栅极驱动信号输出端OUTPUT连接；
所述输出复位电路24包括第一输出复位晶体管M4和第二输出复位晶体管M7，其中，
所述第一输出复位晶体管M4的栅极与所述下拉节点PD连接，所述第一输出复位晶体管M4的漏极与所述栅极驱动信号输出端OUTPUT连接，所述第一输出复位晶体管M4的源极与所述低电压端连接；
所述第二输出复位晶体管M7的栅极与所述第三电压端GCL连接，所述第二输出复位晶体管M7的漏极与所述栅极驱动信号输出端OUTPUT连接，所述第二输出复位晶体管M7的源极与所述低电压端连接。
在图6所示的第一具体实施例中，降噪电压端为低电压端，第二电压端为低电压端，所有的晶体管都为NMOS(为N-Metal-Oxide-Semiconductor，N型金属-氧化物-半导体)晶体管，但不以此为限。
在图6所示的第一具体实施例中，INPUT与相邻上一级移位寄存器单元的栅极驱动信号输出端连接，RESET与相邻下一级移位寄存器单元的栅极驱动信号输出端连接；
在正向扫描时，VDS输入的第一扫描电压为高电平，VSD输入的第二扫描电压为低电平；在反向扫描时，VDS输入的第一扫描电压为低电平，VSD输入的第二扫描电压为高电平；
在图6所示的第一具体实施例中，VGL为GOA电路内低电位参考电位，GCH输入的第一电压信号是控制下拉节点PD的信号，在显示时间内，GCH输入高电平，在空白时间段内，GCH输入低电平；
在图6所示的第一具体实施例中，GCL输入第三电压信号，在显示时间内，GCL输入低电平；在空白时间段内，GCL输入高电平，以控制M7打开，从而使得OUTPUT输出低电平；
在图6所示的第一具体实施例中，在显示时间内，CLK和CLKB都为时钟信号，CLK和CLKB相互反相；在空白时间段，CLK和CLKB可以都为低电平；CLK、CLKB和OUTPUT输出的栅极驱动信号共同作用，以对上拉节点PU进行降噪。
并在图6所示的第一具体实施例中，将M8的宽长比设置为大于M9的宽长比，并将M6的宽长比设置为小于M5的宽长比。
如图7所示，本发明如图6所示的移位寄存器单元的第一具体实施例在工作时，显示时间TD1包括依次设置的输入阶段S11、栅极驱动信号输出阶段S12和输出截止阶段S13；在正向扫描时，
在输入阶段S11，INPUT输入高电平，RESET输入低电平，VDS输入高电平，VSD输入低电平，CLK为低电平，CLKB为高电平，M1打开，M2关闭，以控制PU的电位变为高电平；GCH输入高电平，GCL输入低电平，M9和M8都打开，PD_CN的电位为低电平，M6打开，M5关闭，从而使得PD的电位为低电压；
在栅极驱动信号输出阶段S12，INPUT和RESET都输入低电平，GCH输入高电平，GCL输入低电平，CLK为高电平，CLKB为低电平，C1自举拉升PU的电位，PD的电位维持为低电压，M3打开，OUTPUT接入CLK，从而使得OUTPUT输出的栅极驱动信号为高电平，M11打开，NC与OUTPUT连接，通过所述栅极驱动信号为C2充电，以使得NC的电位变为高电平，M12打开，Ctrl接入CLKB，Ctrl的电位为低电平，M13关闭；
所述输出截止阶段S13包括复位时间段S131和输出截止时间段S132；所述复位时间段S131即为所述降噪时间段，所述输出截止时间段S132包括降噪复位时间段；
在所述复位时间段S131，INPUT输入低电平，GCH输入高电平，GCL输入低电平，CLK为低电平，CLKB为高电平，M11关闭，NC的电位由C2维持为高电平，M12打开，Ctrl接入CLKB，从而使得Ctrl的电位为高电平，M13打开，PU接入VGL，从而对PU进行降噪；M9打开，M6和M8关闭，PD_CN的电位为高电平，M5打开，以使得PD的电位为高电平，M3关闭，M4打开，以使得OUTPUT接入VGL，OUTPUT输出低电压；
从本发明如图6所示的移位寄存器单元的第一具体实施例在复位时间段S131的工作过程可知，即使该移位寄存器单元为GOA包括的最后一级dummy(伪)移位寄存器单元，在复位时间段S131并没有复位信号接入复位端RESET以拉低PU的电位，也可以通过OUTPUT、CLK和CLKB来控制M11、M12、M13，来对上拉节点PU进行降噪；
在所述输出截止时间段S132，GCH输入高电平，GCL输入低电平，CLK间隔为高电平、低电平，CLKB间隔为低电平、高电平，OUTPUT输出低电压；
在所述输出截止时间段S132包括的降噪复位时间段，CLK为高电平，CLKB为低电平，M11打开，OUTPUT与NC连接，OUTPUT输出低电平信号，释放C2中存储的电荷，以拉低NC的电位和Ctrl的电位，使得NC的电位和Ctrl的电位都变为无效电平，以关断M12和M13；
在所述降噪复位时间段，当NC的电位未被拉低至预定电平时，M12打开，C2的第二端接入CLKB，也能够释放C2中释放的电荷，直至NC的电位被拉低至预定电平以下，M12关断。
当本发明如图6所示的移位寄存器单元的第一具体实施例工作时，在反向扫描时，VDS输入低电平，VSD输入高电平。
如图8所示，在如图6所示的移位寄存器单元的第一具体实施例的基础上，在本发明所述的移位寄存器单元的第二具体实施例中，所述降噪控制电路还包括降噪晶体管M14；
所述降噪晶体管M14的栅极与所述下拉节点PD连接，所述降噪晶体管M14的漏极与所述降噪控制端Ctrl连接，所述降噪晶体管M14的源极与所述输入低电压VGL的低电压端连接。
在图8所示的移位寄存器单元的第二具体实施例中，M14为NMOS管，降噪电压端为所述低电压端，但不以此为限。
本发明图8所示的移位寄存器单元的第二具体实施例在工作时，所述复位时间段包括降噪时间段；
在所述降噪时间段，对PU进行降噪，以使得PU的电位变为低电压；
在PU的电位变为低电压之后，PD的电位被M9和M5拉升为高电压，M14打开，以对Ctrl的电位进行复位，从而关断M13，则在本发明图8所示的移位寄存器单元的第二具体实施例中，PD的电位为高电压的时间段即为所述降噪复位时间段。
本发明实施例所述的移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述移位寄存器单元的驱动方法包括：
在栅极驱动信号输出阶段，降噪控制电路在第一时钟信号的控制下，根据栅极驱动信号以控制降噪控制节点的电位为第一电平；
在输出截止阶段包括的降噪时间段，降噪控制电路维持所述降噪控制节点的电位为第一电平，降噪控制电路在所述降噪控制节点的电位的控制下，控制所述降噪控制端的电位为有效电平，上拉节点降噪电路在所述降噪控制端的电位的控制下，对所述上拉节点进行降噪。
本发明实施例所述的移位寄存器单元的驱动方法能够在输出截止阶段包括的降噪时间段，通过降噪控制电路和上拉节点降噪电路对上拉节点进行降噪，通过本级移位寄存器单元即可自行拉低上拉节点的电位，而不需下一级移位寄存器单元的栅极驱动信号输出端来拉低上拉节点的电位，以提升双向扫描GOA(Gate On Array，设置于阵列基板上的栅极驱动电路)的信赖性。
在具体实施时，所述输出截止阶段可以包括设置于所述降噪时间段之后的降噪复位时间段，上拉节点降噪电路与降噪电压端连接，所述移位寄存器单元的驱动方法还可以包括：
在所述降噪复位时间段，所述降噪控制电路控制对所述降噪控制端的电位进行复位，以使得所述降噪控制端的电位变为无效电平，所述上拉节点降噪电路控制所述上拉节点与所述降噪电压端之间断开。
在实际操作时，所述输出截止阶段可以包括降噪时间段，以及设置于所述降噪时间段之后的降噪复位时间段，在所述降噪复位时间段，降噪控制电路控制使得降噪控制端的电位变为无效电平，从而避免下一显示周期开始时，在输入阶段和栅极驱动信号输出阶段，上拉节点的电位无法正确的被拉高的情况发生。
具体的，所述移位寄存器单元还可以包括第二时钟信号端，所述降噪控制电路可以包括第一控制子电路、储能子电路和第二控制子电路，所述储能子电路可以与所述降噪控制节点连接；
所述在栅极驱动信号输出阶段，降噪控制电路在第一时钟信号的控制下，根据栅极驱动信号控制降噪控制节点的电位为第一电平步骤可以包括：所述第一控制子电路在栅极驱动信号输出阶段，在所述第一时钟信号的控制下，控制所述降噪控制节点与所述栅极驱动信号输出端之间连通，并通过所述栅极驱动信号输出端输出的栅极驱动信号向所述储能子电路充电，以使得所述降噪控制节点的电位为第一电平；
所述在输出截止阶段包括的降噪时间段，降噪控制电路维持所述降噪控制节点的电位为第一电平，降噪控制电路在所述降噪控制节点的电位的控制下，控制所述降噪控制端的电位为有效电平步骤包括：所述储能子电路在所述降噪时间段维持所述降噪控制节点的电位为第一电平；所述第二控制子电路在所述降噪时间段，在所述降噪控制节点的电位的控制下，控制所述降噪控制端与所述第二时钟信号端之间连通，以使得所述降噪控制端的电位为有效电平。
在具体实施时，在栅极驱动信号输出阶段，第一控制子电路在第一时钟信号的控制下，控制降噪控制节点与栅极驱动信号输出端之间连通，由于在栅极驱动信号输出阶段，所述栅极驱动信号为第一电平，因此能够通过所述栅极驱动信号向所述储能子电路充电，从而使得所述降噪控制节点的电位为第一电平，所述储能子电路在所述降噪时间段维持所述降噪控制节点的电位为第一电平，第二控制子电路在所述降噪时间段，在所述降噪控制节点的电位的控制下，控制降噪控制端接入第二时钟信号，以使得所述降噪控制端的电位为有效电平。
具体的，所述储能子电路还可以与所述降噪控制端连接；所述输出截止阶段可以包括设置于所述降噪时间段之后的降噪复位时间段，所述移位寄存器单元的驱动方法还可以包括：
在所述降噪复位时间段，所述第一控制子电路在所述第一时钟信号的控制下，控制所述栅极驱动信号输出端与所述降噪控制节点连通，以释放所述储能子电路中存储的电荷，从而对所述降噪控制节点的电位和所述降噪控制端的电位进行复位，使得所述降噪控制端的电位变为无效电平。
在具体实施时，所述第一控制子电路在所述降噪复位时间段，在所述第一时钟信号的控制下，控制所述栅极驱动信号输出端与所述降噪控制节点连通，以释放所述储能子电路中存储的电荷(由于在输出截止阶段，所述栅极驱动信号输出端输出低电平，因此能够释放所述储能子电路中存储的电荷)，以能够对所述降噪控制节点的电位和所述降噪控制端的电位进行复位，使得所述降噪控制端的电位变为无效电平。
本发明实施例所述的栅极驱动电路包括多级上述的移位寄存器单元。
本发明实施例所述的栅极驱动电路包括多级所述移位寄存器单元，还可以包括第一伪移位寄存器单元和第二伪移位寄存器单元；
所述第一伪移位寄存器单元的结构和所述第二伪移位寄存器单元的结构与所述移位寄存器单元的结构相同，只是所述第一伪移位寄存器单元的栅极驱动信号输出端和所述第二伪移位寄存器单元的栅极驱动信号输出端并不与栅线连接；
第一伪移位寄存器单元的栅极驱动信号输出端与所述栅极驱动电路包括的第一级移位寄存器单元的输入端连接，在正向扫描时，所述第一伪移位寄存器单元为所述第一级寄存器单元提供输入信号，在反向扫描时，所述第一伪移位寄存器单元为所述第一级寄存器单元提供复位信号，所述第一级移位寄存器单元的栅极驱动信号输出端与显示面板上的第一行栅线连接；
第二伪移位寄存器单元的栅极驱动信号输出端与所述栅极驱动电路包括的最后一级移位寄存器单元的复位端连接，在正向扫描时，所述第二伪寄存器单元为所述最后一级移位寄存器单元提供复位信号，在反向扫描时，所述第二伪移位寄存器单元为所述最后一级寄存器单元提供输入信号，所述最后一级移位寄存器单元的栅极驱动信号输出端与显示面板上的最后一行栅线连接。
本发明实施例所述的栅极驱动电路在进行正向扫描时，由于第二伪移位寄存器单元的复位端并未接入相应的复位信号，则不能通过外部复位信号以拉低所述第二伪移位寄存器单元中的上拉节点的电位，如果该上拉节点的电位未被拉低，则所述第二伪移位寄存器单元中的M3会长时间打开，M3由于长期偏压会造成其特性偏移，从而在反向扫描时，第二伪移位寄存器单元不能正确的向所述最后一级移位寄存器单元提供输入信号，从而导致反向扫描时工作异常；
而本发明实施例通过本级栅极驱动信号输出端、第一时钟信号和第二时钟信号即可实现对本级移位寄存器单元中的上拉节点的降噪，解决上述问题。
如图9所示，在显示时间段TD1，CLK和CLKB为时钟信号，CLK和CLKB相互反相，需要在第二伪移位寄存器单元中的上拉节点PUd2的电位被CLKB拉低后，再控制进入空白时间段TB。
本发明实施例所述的显示装置包括上述的栅极驱动电路。
本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (18)

1.一种移位寄存器单元，包括用于输入第一时钟信号的第一时钟信号端和用于输出栅极驱动信号的栅极驱动信号输出端，其特征在于，所述移位寄存器单元还包括降噪控制电路和上拉节点降噪电路；
所述降噪控制电路分别与所述栅极驱动信号输出端、降噪控制端和降噪控制节点连接，用于在栅极驱动信号输出阶段，在第一时钟信号的控制下，根据所述栅极驱动信号控制所述降噪控制节点的电位为第一电平，并在输出截止阶段包括的降噪时间段维持所述降噪控制节点的电位为第一电平，在所述降噪控制节点的电位的控制下，控制所述降噪控制端的电位为有效电平；
所述上拉节点降噪电路分别与所述降噪控制端和上拉节点连接，用于在所述降噪时间段，在所述降噪控制端的电位的控制下，对所述上拉节点进行降噪。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括第二时钟信号端，所述降噪控制电路包括第一控制子电路、储能子电路和第二控制子电路，其中，
所述第一控制子电路分别与第一时钟信号端、所述降噪控制节点和所述栅极驱动信号输出端连接，用于在栅极驱动信号输出阶段，在所述第一时钟信号的控制下，控制所述降噪控制节点与所述栅极驱动信号输出端之间连通；
所述储能子电路与所述降噪控制节点连接，用于在所述降噪时间段维持所述降噪控制节点的电位为第一电平；
所述第二控制子电路分别与所述降噪控制节点、所述第二时钟信号端和所述降噪控制端连接，用于在所述降噪时间段，在所述降噪控制节点的电位的控制下，控制所述降噪控制端与所述第二时钟信号端之间连通。
3.如权利要求2所述的移位寄存器单元，其特征在于，所述第一控制子电路包括第一控制晶体管；
所述第一控制晶体管的控制极与所述第一时钟信号端连接，所述第一控制晶体管的第一极与所述栅极驱动信号输出端连接，所述第一控制晶体管的第二极与所述降噪控制节点连接。
4.如权利要求3所述的移位寄存器单元，其特征在于，所述储能子电路包括降噪控制电容；
所述降噪控制电容的第一端与所述降噪控制节点连接，所述降噪控制电容的第二端与所述降噪控制端连接。
5.如权利要求2所述的移位寄存器单元，其特征在于，所述第二控制子电路包括第二控制晶体管；
所述第二控制晶体管的控制极与所述降噪控制节点连接，所述第二控制晶体管的第一极与所述第二时钟信号端连接，所述第二控制晶体管的第二极与所述降噪控制端连接。
6.如权利要求1所述的移位寄存器单元，其特征在于，所述上拉节点降噪电路包括上拉节点降噪晶体管；
所述上拉节点降噪晶体管的控制极与所述降噪控制端连接，所述上拉节点降噪晶体管的第一极与所述上拉节点连接，所述上拉节点降噪晶体管的第二极与降噪电压端连接。
7.如权利要求1所述的移位寄存器单元，其特征在于，所述降噪控制电路包括降噪晶体管；
所述降噪晶体管的控制极与下拉节点连接，所述降噪晶体管的第一极与所述降噪控制端连接，所述降噪晶体管的第二极与降噪电压端连接。
8.如权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括上拉节点控制电路、下拉节点控制电路、输出电路和输出复位电路；
所述上拉节点控制电路分别与输入端、复位端、下拉节点、第一扫描电压端、第二扫描电压端、第二电压端和上拉节点连接，用于在所述输入端的控制下，控制所述上拉节点与所述第一扫描电压端之间连通，在所述复位端的控制下，控制所述上拉节点与所述第二扫描电压端之间连通，在所述下拉节点的控制下，控制所述上拉节点与所述第二电压端之间连通；
所述下拉节点控制电路分别与第一电压端、所述上拉节点、下拉节点和第二电压端连接，用于在所述上拉节点的电位的控制下，控制所述下拉节点的电位；
所述输出电路分别与所述上拉节点、所述第一时钟信号端和所述栅极驱动信号输出端连接，用于在所述上拉节点的电位的控制下，控制所述栅极驱动信号输出端与所述第一时钟信号端之间连通；
所述输出复位电路分别与所述栅极驱动信号输出端、所述下拉节点、所述第二电压端和第三电压端连接，用于在所述下拉节点的电位和/或所述第三电压端输入的第三电压信号的控制下，控制所述栅极驱动信号输出端与所述第二电压端之间连通。
9.如权利要求8所述的移位寄存器单元，其特征在于，所述上拉节点控制电路包括第一上拉控制晶体管、第二上拉控制晶体管和第三上拉控制晶体管，其中，
所述第一上拉控制晶体管的控制极与所述输入端连接，所述第一上拉控制晶体管的第一极与所述第一扫描电压端连接，所述第一上拉控制晶体管的第二极与所述上拉节点连接；
所述第二上拉控制晶体管的控制极与所述复位端连接，所述第二上拉控制晶体管的第一极与所述上拉节点连接，所述第二上拉控制晶体管的第二极与所述第二扫描电压端连接；
所述第三上拉控制晶体管的控制极与所述下拉节点连接，所述第三上拉控制晶体管的第一极与所述上拉节点连接，所述第三上拉控制晶体管的第二极与所述第二电压端连接。
10.如权利要求8所述的移位寄存器单元，其特征在于，所述下拉节点控制电路包括第一下拉控制晶体管、第二下拉控制晶体管、第三下拉控制晶体管和第四下拉控制晶体管，其中，
所述第一下拉控制晶体管的控制极与所述第一下拉控制晶体管的第一极都与所述第一电压端连接，所述第一下拉控制晶体管的第二极与下拉控制节点连接；
所述第二下拉控制晶体管的控制极与所述上拉节点连接，所述第二下拉控制晶体管的第一极与所述下拉控制节点连接，所述第二下拉控制晶体管的第二极与所述第二电压端连接；
所述第三下拉控制晶体管的控制极与所述下拉控制节点连接，所述第三下拉控制晶体管的第一极与所述第一电压端连接，所述第三下拉控制晶体管的第二极与所述下拉节点连接；
所述第四下拉控制晶体管的控制极与所述上拉节点连接，所述第四下拉控制晶体管的第一极与所述下拉节点连接，所述第四下拉控制晶体管的第二极与所述第二电压端连接。
11.如权利要求8所述的移位寄存器单元，其特征在于，所述输出电路包括输出晶体管和存储电容；
所述输出晶体管的控制极与所述上拉节点连接，所述输出晶体管的第一极与所述第一时钟信号端连接，所述输出晶体管的第二极与所述栅极驱动信号输出端连接；
所述存储电容的第一端与所述上拉节点连接，所述存储电容的第二端与所述栅极驱动信号输出端连接。
12.如权利要求8所述的移位寄存器单元，其特征在于，所述输出复位电路包括第一输出复位晶体管和第二输出复位晶体管，其中，
所述第一输出复位晶体管的控制极与所述下拉节点连接，所述第一输出复位晶体管的第一极与所述栅极驱动信号输出端连接，所述第一输出复位晶体管的第二极与所述第二电压端连接；
所述第二输出复位晶体管的控制极与所述第三电压端连接，所述第二输出复位晶体管的第一极与所述栅极驱动信号输出端连接，所述第二输出复位晶体管的第二极与所述第二电压端连接。
13.一种移位寄存器单元的驱动方法，其特征在于，应用于如权利要求1至12中任一权利要求所述的移位寄存器单元，所述移位寄存器单元的驱动方法包括：
在栅极驱动信号输出阶段，降噪控制电路在第一时钟信号的控制下，根据栅极驱动信号控制降噪控制节点的电位为第一电平；
在输出截止阶段包括的降噪时间段，降噪控制电路维持所述降噪控制节点的电位为第一电平，降噪控制电路在所述降噪控制节点的电位的控制下，控制降噪控制端的电位为有效电平，上拉节点降噪电路在所述降噪控制端的电位的控制下，对所述上拉节点进行降噪。
14.如权利要求13所述的移位寄存器单元的驱动方法，其特征在于，所述输出截止阶段包括设置于所述降噪时间段之后的降噪复位时间段，上拉节点降噪电路与降噪电压端连接，所述移位寄存器单元的驱动方法还包括：
在所述降噪复位时间段，所述降噪控制电路控制对所述降噪控制端的电位进行复位，以使得所述降噪控制端的电位变为无效电平，所述上拉节点降噪电路控制所述上拉节点与所述降噪电压端之间断开。
15.如权利要求13或14所述的移位寄存器单元的驱动方法，其特征在于，所述移位寄存器单元还包括第二时钟信号端，所述降噪控制电路包括第一控制子电路、储能子电路和第二控制子电路，所述储能子电路与所述降噪控制节点连接；
所述在栅极驱动信号输出阶段，降噪控制电路在第一时钟信号的控制下，根据栅极驱动信号控制降噪控制节点的电位为第一电平步骤包括：所述第一控制子电路在栅极驱动信号输出阶段，在所述第一时钟信号的控制下，控制所述降噪控制节点与所述栅极驱动信号输出端之间连通，并通过所述栅极驱动信号输出端输出的栅极驱动信号向所述储能子电路充电，以使得所述降噪控制节点的电位为第一电平；
所述在输出截止阶段包括的降噪时间段，降噪控制电路维持所述降噪控制节点的电位为第一电平，降噪控制电路在所述降噪控制节点的电位的控制下，控制所述降噪控制端的电位为有效电平步骤包括：所述储能子电路在所述降噪时间段维持所述降噪控制节点的电位为第一电平；所述第二控制子电路在所述降噪时间段，在所述降噪控制节点的电位的控制下，控制所述降噪控制端与所述第二时钟信号端之间连通，以使得所述降噪控制端的电位为有效电平。
16.如权利要求15所述的移位寄存器单元的驱动方法，其特征在于，所述储能子电路还与所述降噪控制端连接；所述输出截止阶段包括设置于所述降噪时间段之后的降噪复位时间段，所述移位寄存器单元的驱动方法还包括：
在所述降噪复位时间段，所述第一控制子电路在所述第一时钟信号的控制下，控制所述栅极驱动信号输出端与所述降噪控制节点连通，以释放所述储能子电路中存储的电荷，从而对所述降噪控制节点的电位和所述降噪控制端的电位进行复位，使得所述降噪控制端的电位变为无效电平。
17.一种栅极驱动电路，其特征在于，包括多级如权利要求1至15中任一权利要求所述的移位寄存器单元。
18.一种显示装置，其特征在于，包括如权利要求17所述的栅极驱动电路。
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