CN114038382B - 一种栅极驱动电路、驱动方法 - Google Patents

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Abstract

本申请公开了一种栅极驱动电路、驱动方法，包括多个级联设置的移位寄存器电路及设置在所述移位寄存器电路上的触控降噪电路，在所述多个级联设置的移位寄存器电路中，至少在每间隔预设个数的移位寄存器单元上设置一个所述触控降噪电路；其中，所述移位寄存器电路被配置向显示面板输出栅极扫描信号，所述移位寄存器电路包括输入电路和输出电路，所述输出电路被配置为响应于上拉节点的信号将时钟控制信号输入至本级输出端；所述触控降噪电路被配置为响应于触控降噪信号将所述时钟信号输入至所述本级输出端。保证产品坑后行充电率与正常显示行一致问题，从根本上解决了坑纹问题，规避了后续产品信赖性易发不良风险，保证产品显示品质。

Description

一种栅极驱动电路、驱动方法
技术领域
本申请一般涉及显示技术领域，具体涉及一种栅极驱动电路、驱动方法。
背景技术
TDDI产品(Touch and display Driver Integration)作为新一代显示触控技术，具有一流的电容式触控技能，更轻薄的外观和更低的成本优势，目前在手机/TPC上广泛应用，后续也会向重大尺寸逐步普及。现在TDDI产品倾向于追求更高的分辨率，更高的刷新率，以及更灵敏的触控效果，尤其是高端产品还会需求支持主动笔,这对产品充电率设计提出了更高的要求。
目前TDDI产品Touch(触控)时间采用long H和Long V两种。Long V模式是在一帧的Blanking区去做Touch动作，不影响显示，但触控效果偏差。Long H模式是将Touch时间等间距分配到Display中间(如附图1)，与Display在时间上交错进行，它可以实现更高的触控频率，还可以支持主动笔，因此目前大多数高端TDDI产品均采用Long H模式。
针对Long H模式TDDI+GOA产品，上述产品目标需求的关键核心在于产品充电率的保证，尤其是Touch坑后行的充电率受拉高保持阶段漏电影响，对应输出端波形失真，造成该像素行充电率不足，会与其它显示行存在灰阶差异，从而引起等间距横纹(坑纹)不良。
研究表明，越高的分辨率&刷新率，像素充电时间越少，越好的触控效果，往往会需求更多的Touch时间，势必会进一步压缩显示阶段每一行的充电时间，但Touch时间越长，拉高电平保持的时间越长，漏电就越多，输出端的波形衰减失真，像素充电时间不足，不良更为凸显。
发明内容
鉴于现有技术中的上述缺陷或不足，期望提供一种栅极驱动电路、驱动方法，可以增加像素充电时间，减少不良现象的发生，提高产品良率。
第一方面，本申请提供了一种栅极驱动电路，包括多个级联设置的移位寄存器电路及设置在所述移位寄存器电路上的触控降噪电路，
在所述多个级联设置的移位寄存器电路中，至少在每间隔预设个数的移位寄存器单元上设置一个所述触控降噪电路；其中，
所述移位寄存器电路被配置向显示面板输出栅极扫描信号，所述移位寄存器电路包括输入电路和输出电路，所述输出电路被配置为响应于上拉节点的信号将时钟控制信号输入至本级输出端；
所述触控降噪电路被配置为响应于触控降噪信号将所述时钟信号输入至所述本级输出端。
可选地，一帧画面时间内被划分为多个显示阶段和多个触控阶段，所述触控阶段被间隔设置在相邻两显示阶段之间；在对应一个所述显示阶段中，所述触控降噪电路的数量为p个，p为正整数，所述触控降噪电路所在的移位寄存器电路被配置为执行所述显示阶段中时序在前的p个电路。
可选地，所述触控降噪电路包括：
第一晶体管，所述第一晶体管的控制端连接所述触控降噪信号，所述第一晶体管的第一端连接所述时钟控制信号，所述第一晶体管的第二端连接所述本级输出端。
可选地，所述输入电路的一端与本级输入信号连接，所述输入电路的另一端与所述上拉节点连接，所述输入电路被配置为响应于所述本级输入信号将所述本级输入信号输入至所述上拉节点。
可选地，所述移位寄存器电路还包括电容器、第一节点控制电路、第二节点控制电路，其中，
所述电容器的第一端与所述上拉节点和所述第一节点控制子电路连接，所述电容器的第二端与所述本级输出端和所述第二节点控制子电路连接；
所述第一节点控制电路与第一电压端连接，所述第一节点控制电路被配置为响应于第一下拉节点的信号或第二下拉节点的信号将所述第一电压端的信号输入至所述电容器的第一端；
所述第二节点控制电路与第二电压端连接，所述第二节点控制电路被配置为响应于第一下拉节点的信号或第二下拉节点的信号将所述第二电压端的信号输入至所述电容器的第二端。
可选地，所述移位寄存器电路还包括第一节点维持电路和第二节点维持电路，其中，
所述第一节点维持电路与所述上拉节点、所述第一电压端、第三电压端和所述第一下拉节点连接，所述第一节点维持电路被配置为响应于所述第三电压端的信号将所述第三电压端的信号输入至所述第一下拉节点或者响应于所述上拉节点的信号将所述第一电压端的信号输入至所述第一下拉节点；
所述第二节点维持电路与所述上拉节点、所述第一电压端、第四电压端和所述第二下拉节点连接，所述第二节点维持电路被配置为响应于所述第四电压端的信号将所述第四电压端的信号输入至所述第二下拉节点或者响应于所述上拉节点的信号将所述第二电压端的信号输入至所述第二下拉节点。
可选地，所述输出电路包括第一输出子电路和第二输出子电路，其中，
所述第一输出子电路与所述时钟控制信号、所述上拉节点、所述电容器、所述本级输出端连接，所述第一输出子电路被配置为响应于所述上拉节点的信号将所述时钟控制信号输入至所述电容器和所述本级输出端；
所述第二输出子电路与所述时钟控制信号、所述上拉节点、所述第一电压端、所述第一下拉节点、所述第二下拉节点和反向输出端连接，所述第二输出子电路被配置为响应于所述上拉节点的信号将所述时钟控制信号输入至所述反向输出端或者响应于所述第一下拉节点或第二下拉节点的信号将所述第一电压端的信号输入至所述反向输出端。
可选地，所述移位寄存器电路还包括所述上拉节点以及与所述上拉节点连接的复位电路、帧起始控制电路，其中，
所述复位电路的一端与所述第一电压端连接，所述复位电路的另一端与所述上拉节点连接，所述复位电路被配置为响应于复位信号将所述第一电压端的信号输入至所述上拉节点；
所述帧起始控制电路的一端与所述第一电压端连接，所述帧起始控制电路的另一端与所述上拉节点连接，所述帧起始控制电路被配置为响应于帧起始信号将所述第一电压端的信号输入至所述上拉节点。
可选地，所述移位寄存器电路包括：
第二晶体管，所述第二晶体管的第一端和控制端与所述本级输入端连接，所述第二晶体管的第二端与所述上拉节点连接；
第三晶体管，所述第三晶体管的第一端与所述上拉节点连接，所述第三晶体管的第二端与所述第一电压端连接，所述第三晶体管的控制端与所述帧起始信号连接；
第四晶体管，所述第四晶体管的第一端与所述上拉节点连接，所述第四晶体管的第二端与所述第一电压端连接，所述第四晶体管的控制端与所述复位信号连接；
第五晶体管，所述第五晶体管的第一端与所述时钟控制信号连接，所述第五晶体管的第二端与所述电容器的第二端及所述本级输入端连接，所述第五晶体管的控制端与所述上拉节点连接；
第六晶体管，所述第六晶体管的第一端与所述时钟控制信号连接，所述第六晶体管的第二端与所述反向输出端连接，所述第六晶体管的控制端与所述上拉节点连接；
第七晶体管和第八晶体管，所述第七晶体管的第一端和所述第八晶体管的第一端均与所述反向输出端连接，所述第七晶体管的第二端和所述第八晶体管的第二端均与所述第一电压端连接，所述第七晶体管的控制端与所述第一下拉节点连接，所述第八晶体管的控制端与所述第二下拉节点连接；
第九晶体管和第十晶体管，所述第九晶体管的第一端和所述第十晶体管的第一端均与所述上拉节点连接，所述第九晶体管的第二端和所述第十晶体管的第二端均与所述第一电压端连接，所述第九晶体管的控制端与所述第一下拉节点连接，所述第十晶体管的控制端与所述第二下拉节点连接；
第十一晶体管和第十二晶体管，所述第十一晶体管的第一端和所述第十二晶体管的第一端均与所述电容器的第二端及所述本级输出端连接，所述第十一晶体管的第二端和所述第十二晶体管的第二端均与所述第二电压端连接，所述第十一晶体管的控制端与所述第一下拉节点连接，所述第十二晶体管的控制端与所述第二下拉节点连接；
所述移位寄存器电路还包括第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管，其中，
所述第十三晶体管的第一端、所述第十三晶体管的控制端、所述第十五晶体管的第一端均与所述第三电压端连接，所述第十三晶体管的第二端与所述第十四晶体管的第一端及所述第十五晶体管的控制端连接，所述第十三晶体管的控制端与连接；
所述第十四晶体管的第二端、所述第十六晶体管的第二端均与所述第一电压端连接，所述第十四晶体管的控制端、所述第十六晶体管的控制端均与所述上拉节点连接；
所述第十五晶体管的第二端、所述第十六晶体管的第一端均与所述第一下拉节点连接；
所述移位寄存器电路还包括第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管，其中，
所述第十七晶体管的第一端、所述第十七晶体管的控制端、所述第十九晶体管的第一端均与所述第四电压端连接，所述第十七晶体管的第二端与所述第十八晶体管的第一端及所述第十九晶体管的控制端连接，所述第十七晶体管的控制端与连接；
所述第十八晶体管的第二端、所述第二十晶体管的第二端均与所述第一电压端连接，所述第十八晶体管的控制端、所述第二十晶体管的控制端均与所述上拉节点连接；
所述第十九晶体管的第二端、所述第二十晶体管的第一端均与所述第二下拉节点连接。
第二方面，本申请提供了一种栅极驱动电路的驱动方法，采用如以上任一所述的栅极驱动电路，所述方法包括第一阶段、第二阶段、第三阶段：
在所述第一阶段，所述触控降噪电路响应于所述触控降噪信号向所述本级输出端发送所述时钟控制信号的低电平信号；其中，所述第一阶段为一帧画面时间的触控阶段；
在所述第二阶段，所述触控降噪电路响应于所述触控降噪信号向所述本级输出端发送所述时钟控制信号的低电平信号；其中，所述第二阶段为一帧画面时间中显示阶段的坑后首行扫描时间；
在所述第三阶段，所述触控降噪电路响应于所述触控降噪信号断开所述时钟控制信号与所述本级输出端的连接；其中，所述第三阶段为一帧画面时间中显示阶段的坑后其余行扫描时间。
本申请的实施例提供的技术方案可以包括以下有益效果：
本申请实施例提供的栅极驱动电路，通过在部分移位寄存器电路上增加触控降噪电路，可以保证产品坑后行充电率与正常显示行一致问题，从根本上解决了坑纹问题，规避了后续产品信赖性易发不良风险，保证产品显示品质，同时为后续高PPI/高刷新率/高规格Touch要求产品奠定了基础。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
图1为本申请的实施例提供的一种栅极驱动电路的结构示意图；
图2为本申请的实施例提供的一种移位寄存器电路的结构示意图；
图3为本申请的实施例提供的一种Touch和Display时序分布示意图；
图4为本申请的实施例提供的一种坑纹不良的对比波形图；
图5为本申请的实施例提供的一种移位寄存器电路的电路图；
图6为本申请的实施例提供的一种栅极驱动电路的时序图。
具体实施方式
下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与发明相关的部分。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
请详见图1-2，本申请提供了一种栅极驱动电路，包括多个级联设置的移位寄存器电路及设置在所述移位寄存器电路上的触控降噪电路10，在所述多个级联设置的移位寄存器电路中，至少在每间隔预设个数的移位寄存器单元上设置一个所述触控降噪电路10。
其中，所述移位寄存器电路被配置向显示面板输出栅极扫描信号，所述移位寄存器电路包括输入电路100和输出电路200，所述输出电路200被配置为响应于上拉节点PU的信号将时钟控制信号CLK输入至本级输出端Gout；所述触控降噪电路10被配置为响应于触控降噪信号TP_EN_A将所述时钟信号输入至所述本级输出端Gout。
本申请实施例中，通过在栅极驱动电路上加入触控降噪电路10，用于在显示阶段对应坑后的首行对应的像素行上，通过触控降噪电路10保证该像素行的充电率，即便PU点在保持时间内漏电导致电压衰减，导致坑后CLK来临时输出电路200上晶体管的打开，触控降噪电路10可以使得输出端不会发生衰减失真，与正常显示的像素行保持一致，避免坑纹产生，保证显示效果。
在本申请实施例中，触控方案采用的是LongH模式，如图3所示，将Touch时间等间距分配到Display中间，与Display在时间上交错进行，它可以实现更高的触控频率，还可以支持主动笔。在应用时，一帧画面时间内被划分为多个显示阶段和多个触控阶段，所述触控阶段被间隔设置在相邻两显示阶段之间。
目前一般设定触控使能信号TP_EN拉低时，为Display(显示)模式，像素行正常显示，触控使能信号TP_EN拉高时，进入Touch(触控模式)模式，此时所有CLK保持低电平VGL；触控使能信号TP_EN再次拉低时，恢复进入Display模式，CLK继续输出，此时由于PU点拉高后在整个Touch区间持续漏电，造成坑后首行M5打开不充分(尤其信赖性后)，Gout失真，对应行充电弱于显示正常像素行，出现坑纹不良，如图4。
对应的，所述预设个数的移位寄存器单元被配置为执行一个显示阶段；在对应一个所述显示阶段中，所述触控降噪电路的数量为p个，p为正整数，所述触控降噪电路所在的移位寄存器电路被配置为执行所述显示阶段中时序在前的p个电路。
需要说明的是，在本申请实施例中，显示阶段时序在前是指在坑后执行在先扫描的像素行对应的移位寄存器单元。
一般地，在显示阶段中，位于坑后首行或者坑后多行会出现像素充电时间问题，在本申请实施例中，仅针对位于坑后的一行或者多行设置触控降噪电路10，减少空间占用率。本申请实施例中并不限制p的设置数量，p可以为1,2,3…；在具体设置时，可以根据不同器件或者应用场景具体确定，本申请对此并不限制。
在本申请实施例中，以仅在坑后首行设置触控降噪电路10进行示例性说明。例如，每m个作为级联设置的移位寄存器为一组，其中，1到m为第一组，用于执行第一显示阶段，其后插入第一触控阶段，第m+1到第2m个为第二组，用于执行第二显示阶段，其后插入第二触控阶段，以此类推。
其中，可以在第m+1，2m+1，…im+1的移位寄存器电路上设置触控降噪电路10。当然，本申请实施例中可以在第m+1，第m+2上均设置，本申请对于每一单元上设置触控降噪电路10的数量并不限制。
另外值得注意的是，在本申请实施例中，并不限制触控降噪电路在移位寄存器上级联的设置位置，在其他一些实施例中，为了满足触控调试或者刷新频率的调整，可以在每一移位寄存器电路上均设置触控降噪电路，以实现对于触控时段后的首行充电弱于显示正常像素行的调整。当然，在不同器件或者不同应用场景上，对于移位寄存器电路的间隔数量也可以进行不同的设置。
在具体应用时，所述触控降噪电路10包括：第一晶体管M1，所述第一晶体管M1的控制端连接所述触控降噪信号TP_EN_A，所述第一晶体管M1的第一端连接所述时钟控制信号CLK，所述第一晶体管M1的第二端连接所述本级输出端Gout。
需要说明的是，本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是没有区别的。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为第一端，将另一极称为第二端。
此外，按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例均以N性晶体管为例进行说明，当采用N型晶体管时，第一端可以是该N型晶体管的源极，第二端则可以是该N型晶体管的漏极。可以想到的是在采用P型晶体管实现时是本领域技术人员可在没有做出创造性劳动前提下轻易想到的，因此也是在本发明的实施例保护范围内的。对于本领域公知的是，N型晶体管受控于高电平控制信号而导通，受控于低电平控制信号而截止；P型晶体管受控于低电平控制信号而导通，受控于高电平控制信号而截止。
在本申请实施例中，所述触控降噪电路10受触控降噪信号TP_EN_A的控制，在低电平时导通，将时钟控制信号CLK输入至本级输出端Gout。
另外，对于级联设置的移位寄存器，本申请实施例中以TDDI产品进行示例性说明，当然本申请的方案并不限于此，对于其他GOA产品产生的充电问题，本申请的技术方案同样可以适用，通过在GOA的部分级联单元上设置触控降噪电路10，可以同样解决固定位置的充电问题。在本申请实施例中示例了一种19T1C的级联移位寄存器电路，当然，还可以采用现有技术中其他的移位寄存器电路，本申请对此并不限制。
在本申请实施例中，如图5所示，所述输入电路100的一端与本级输入信号INPUT连接，所述输入电路100的另一端与所述上拉节点PU连接，所述输入电路100被配置为响应于所述本级输入信号INPUT将所述本级输入信号INPUT输入至所述上拉节点PU。
在具体应用时，所述输入电路100包括第二晶体管M2，所述第二晶体管M2的第一端和控制端与所述本级输入端INPUT连接，所述第二晶体管M2的第二端与所述上拉节点PU连接。
所述输出电路200包括第一输出子电路201和第二输出子电路202。
所述第一输出子电路201与所述时钟控制信号CLK、所述上拉节点PU、所述电容器、所述本级输出端Gout连接，所述第一输出子电路201被配置为响应于所述上拉节点PU的信号将所述时钟控制信号CLK输入至所述电容器和所述本级输出端Gout。
所述第二输出子电路202与所述时钟控制信号CLK、所述上拉节点PU、所述第一电压端VGL、所述第一下拉节点PD1、所述第二下拉节点PD2和反向输出端GoutC连接，所述第二输出子电路202被配置为响应于所述上拉节点PU的信号将所述时钟控制信号CLK输入至所述反向输出端GoutC或者响应于所述第一下拉节点PD1或第二下拉节点PD2的信号将所述第一电压端VGL的信号输入至所述反向输出端GoutC。
在具体设置时，所述第一输出子电路201包括：第五晶体管M5，所述第五晶体管M5的第一端与所述时钟控制信号CLK连接，所述第五晶体管M5的第二端与所述电容器的第二端及所述本级输入端INPUT连接，所述第五晶体管M5的控制端与所述上拉节点PU连接。
在具体设置时，所述第一输出子电路201包括：第六晶体管M6，所述第六晶体管M6的第一端与所述时钟控制信号CLK连接，所述第六晶体管M6的第二端与所述反向输出端GoutC连接，所述第六晶体管M6的控制端与所述上拉节点PU连接。
第七晶体管M7和第八晶体管M8，所述第七晶体管M7的第一端和所述第八晶体管M8的第一端均与所述反向输出端GoutC连接，所述第七晶体管M7的第二端和所述第八晶体管M8的第二端均与所述第一电压端VGL连接，所述第七晶体管M7的控制端与所述第一下拉节点PD1连接，所述第八晶体管M8的控制端与所述第二下拉节点PD2连接。
需要说明的是，在本申请实施例中，反向输出端GoutC为级联设置的移位寄存器给上一级或者下一级输出的反馈信号，在一些实施例中，反馈信号可以作为复位信号RST或者第二电压端LVGL，本申请对此并不限制。
所述移位寄存器电路还包括电容器、第一节点控制电路301、第二节点控制电路302。
所述电容器的第一端与所述上拉节点PU和所述第一节点控制子电路连接，所述电容器的第二端与所述本级输出端Gout和所述第二节点控制子电路连接。
所述第一节点控制电路301与第一电压端VGL连接，所述第一节点控制电路301被配置为响应于第一下拉节点PD1的信号或第二下拉节点PD2的信号将所述第一电压端VGL的信号输入至所述电容器的第一端。
所述第二节点控制电路302与第二电压端LVGL连接，所述第二节点控制电路302被配置为响应于第一下拉节点PD1的信号或第二下拉节点PD2的信号将所述第二电压端LVGL的信号输入至所述电容器的第二端。
第一节点控制电路301在接收到第一下拉节点PD1的控制信号后，将第一电压端VGL的电平输入至上拉节点PU；第二节点控制电路302在接收到第一下拉节点PD1的控制信号后，将第二电压端LVGL的电平输入至电容器的第二端。
由于本申请实施例中，第一电压端VGL和第二电压端LVGL都为低电平信号，因此，第一节点控制电路301和第二节点控制电路302可以在第一下拉节点PD1的信号相同时，控制电容器的两端均为低电平。
第一节点控制电路301在接收到第二下拉节点PD2的控制信号后，将第一电压端VGL的电平输入至上拉节点PU；第二节点控制电路302在接收到第二下拉节点PD2的控制信号后，将第二电压端LVGL的电平输入至电容器的第二端。
由于本申请实施例中，第一电压端VGL和第二电压端LVGL都为低电平信号，因此，第一节点控制电路301和第二节点控制电路302可以在第二下拉节点PD2的信号相同时，控制电容器的两端均为低电平。
在具体设置时，所述第一节点控制电路301包括：第九晶体管M9和第十晶体管M10，所述第九晶体管M9的第一端和所述第十晶体管M10的第一端均与所述上拉节点PU连接，所述第九晶体管M9的第二端和所述第十晶体管M10的第二端均与所述第一电压端VGL连接，所述第九晶体管M9的控制端与所述第一下拉节点PD1连接，所述第十晶体管M10的控制端与所述第二下拉节点PD2连接。
在具体设置时，所述第二节点控制电路302包括：第十一晶体管M11和第十二晶体管M12，所述第十一晶体管M11的第一端和所述第十二晶体管M12的第一端均与所述电容器的第二端及所述本级输出端Gout连接，所述第十一晶体管M11的第二端和所述第十二晶体管M12的第二端均与所述第二电压端LVGL连接，所述第十一晶体管M11的控制端与所述第一下拉节点PD1连接，所述第十二晶体管M12的控制端与所述第二下拉节点PD2连接。
当第一下拉节点PD1为低电平时，第九晶体管M9和第十一晶体管M11关闭，当第一下拉节点PD1为高电平时，第九晶体管M9和第十一晶体管M11打开；当第二下拉节点PD2为低电平时，第十晶体管M10和第十二晶体管M12关闭，当第二下拉节点PD2为高电平时，第十晶体管M10和第十二晶体管M12打开。
通过本申请的设置，当第一下拉节点PD1和第二下拉节点PD2中的一个为高电平时，上拉节点PU为低电平。
所述移位寄存器电路还包括第一节点维持电路401和第二节点维持电路402。
所述第一节点维持电路401与所述上拉节点PU、所述第一电压端VGL、第三电压端Vdd1和所述第一下拉节点PD1连接，所述第一节点维持电路401被配置为响应于所述第三电压端Vdd1的信号将所述第三电压端Vdd1的信号输入至所述第一下拉节点PD1或者响应于所述上拉节点PU的信号将所述第一电压端VGL的信号输入至所述第一下拉节点PD1。
所述第二节点维持电路402与所述上拉节点PU、所述第一电压端VGL、第四电压端Vdd2和所述第二下拉节点PD2连接，所述第二节点维持电路402被配置为响应于所述第四电压端Vdd2的信号将所述第四电压端Vdd2的信号输入至所述第二下拉节点PD2或者响应于所述上拉节点PU的信号将所述第二电压端LVGL的信号输入至所述第二下拉节点PD2。
在具体设置时，所述第一节点维持电路401包括：第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16。
所述第十三晶体管M13的第一端、所述第十三晶体管M13的控制端、所述第十五晶体管M15的第一端均与所述第三电压端Vdd1连接，所述第十三晶体管M13的第二端与所述第十四晶体管M14的第一端及所述第十五晶体管M15的控制端连接，所述第十三晶体管M13的控制端与连接。
所述第十四晶体管M14的第二端、所述第十六晶体管M16的第二端均与所述第一电压端VGL连接，所述第十四晶体管M14的控制端、所述第十六晶体管M16的控制端均与所述上拉节点PU连接。
所述第十五晶体管M15的第二端、所述第十六晶体管M16的第一端均与所述第一下拉节点PD1连接。
在具体设置时，所述第二节点维持电路402包括：第十七晶体管M17、第十八晶体管M18、第十九晶体管M19、第二十晶体管M20。
所述第十七晶体管M17的第一端、所述第十七晶体管M17的控制端、所述第十九晶体管M19的第一端均与所述第四电压端Vdd2连接，所述第十七晶体管M17的第二端与所述第十八晶体管M18的第一端及所述第十九晶体管M19的控制端连接，所述第十七晶体管M17的控制端与连接。
所述第十八晶体管M18的第二端、所述第二十晶体管M20的第二端均与所述第一电压端VGL连接，所述第十八晶体管M18的控制端、所述第二十晶体管M20的控制端均与所述上拉节点PU连接。
所述第十九晶体管M19的第二端、所述第二十晶体管M20的第一端均与所述第二下拉节点PD2连接。
所述移位寄存器电路还包括所述上拉节点PU以及与所述上拉节点PU连接的复位电路500、帧起始控制电路600。
所述复位电路500的一端与所述第一电压端VGL连接，所述复位电路500的另一端与所述上拉节点PU连接，所述复位电路500被配置为响应于复位信号RST将所述第一电压端VGL的信号输入至所述上拉节点PU。
所述帧起始控制电路600的一端与所述第一电压端VGL连接，所述帧起始控制电路600的另一端与所述上拉节点PU连接，所述帧起始控制电路600被配置为响应于帧起始信号STV将所述第一电压端VGL的信号输入至所述上拉节点PU。
在具体设置时，所述帧起始控制电路600包括：第三晶体管M3，所述第三晶体管M3的第一端与所述上拉节点PU连接，所述第三晶体管M3的第二端与所述第一电压端VGL连接，所述第三晶体管M3的控制端与所述帧起始信号STV连接。
在具体设置时，所述复位电路500包括：第四晶体管M4，所述第四晶体管M4的第一端与所述上拉节点PU连接，所述第四晶体管M4的第二端与所述第一电压端VGL连接，所述第四晶体管M4的控制端与所述复位信号RST连接。
在本申请实施例中，当本级输入端INPUT为高电平时，第二晶体管M2导通，第二晶体管M2将本级输入端INPUT的高电平信号输入至所述上拉节点PU。上拉节点PU为高电平时，CLK为低电平，电容器的第一端为高电平，第二端为低电平。
所述第一节点维持电路401和第二节点维持电路402的结构类似，但第一节点维持电路401接入的是高电平的第三电压端Vdd1，第二节点维持电路402接入的是低电平的第四电压端Vdd2，第三电压端Vdd1和第四电压端Vdd2每隔固定时间更新一次电平。同一时间只用到一条支路，设置两路就是防止GOA刷新太快引起显示异常。一般在设置时，可以采用每2s更新一次第三电压端Vdd1和第四电压端Vdd2的电平。
当上拉节点PU为高电平时，所述第一节点维持电路401中的第十四晶体管M14和第十六晶体管M16、第二节点维持电路402中的第十八晶体管M18和第二十晶体管M20打开，通过第十四晶体管M14将第一电压端VGL的低电平信号输入至第一下拉维持节点PD_CN1，第一下拉维持节点PD_CN1为低电平，第十五晶体管M15关闭，第一电压端VGL通过第十六晶体管M16将第一电压端VGL的低电平信号输入至第一下拉节点PD1；同样的，通过第十八晶体管M18将第一电压端VGL的低电平信号输入至第二下拉维持节点PD_CN2，第二下拉维持节点PD_CN2为低电平，第十九晶体管M19关闭，第一电压端VGL通过第二十晶体管M20将第一电压端VGL的低电平信号输入至第二下拉节点PD2。
当上拉节点PU为低电平时，所述第一节点维持电路401中的第十四晶体管M14和第十六晶体管M16、第二节点维持电路402中的第十八晶体管M18和第二十晶体管M20关闭，当第三电压端Vdd1为高电平信号时，第三电压端Vdd1通过第十三晶体管M13将第三电压端Vdd1的高电平信号输入至第一下拉维持节点PD_CN1，第一下拉维持节点PD_CN1为高电平，第十五晶体管M15打开，第三电压端Vdd1通过第十五晶体管M15将第三电压端Vdd1的高电平信号输入至第一下拉节点PD1，第一下拉节点PD1为高电平；此时，第四电压端Vdd2为低电平信号，第十七晶体管M17、第十九晶体管M19关闭，第二下拉节点PD2为低电平信号。
第一节点维持电路401和第二节点维持电路402用于在上拉节点PU为低电平时，维持第一下拉节点PD1和第二下拉节点PD2中的一个为高电平，可以通过第一节点控制电路301和第二节点控制电路302将第一电压端VGL的低电平和第二电压端LVGL的电平分别输入至电容器的两端。
第一节点维持电路401和第二节点维持电路402用于在上拉节点PU为高电平时，维持第一下拉节点PD1和第二下拉节点PD2均为低电平。以保持上拉节点PU的电平，从而能够有效克服上拉节点PU的漏电现象，这样一来，避免了两行移位寄存器单元输出之间由于相隔了较长的触控扫描时间而造成的在进行完触控扫描之后的第一级移位寄存器单元PU点漏电现象，从而在保证高报点率的触控扫描的同时避免了行像素充电率不足的缺陷，显著改善了暗线或者亮线不良，提高了显示品质。
请参考图6，本申请提供了一种栅极驱动电路的驱动方法，采用如以上任一所述的栅极驱动电路，所述方法包括第一阶段T1、第二阶段T2、第三阶段T3。
需要说明的是，第一阶段T1、第二阶段T2、第三阶段T3是针对触控降噪信号TP_EN_A进行划分，并不影响正常显示模式下的CLK输出。
在所述第一阶段T1，所述触控降噪电路10响应于所述触控降噪信号TP_EN_A向所述本级输出端Gout发送所述时钟控制信号CLK的低电平信号；其中，所述第一阶段为一帧画面时间的触控阶段。
在T1阶段内，触控使能信号TP_EN拉高时，进入Touch(触控模式)模式，此时所有CLK保持低电平；此时，触控降噪信号TP_EN_A为高电平，第一晶体管M1保持开启，由于CLK在此阶段内均为低电平，本级输出端Gout也为低电平，因此，不影响显示。
在进入第一阶段T1时，第n行输入信号INPUT输入至本级输入端INPUT，第二晶体管M2导通，上拉节点PU为高电平，由于CLK信号为低电平，本级输出端Gout的信号为低电平。
在此T1阶段，由于上拉节点PU为高电平，第一下拉节点PD1和第二下拉节点PD2为低电平，第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12均关闭，上拉节点PU维持高电平。在上拉节点PU的高电平控制下，CLK信号正常通过第五晶体管M5输入至本级输出端Gout。不影响显示。
在所述第二阶段T2，所述触控降噪电路10响应于所述触控降噪信号TP_EN_A向所述本级输出端Gout发送所述时钟控制信号CLK的低电平信号；其中，所述第二阶段为一帧画面时间中显示阶段的坑后首行扫描时间。
在T2阶段内，触控使能信号TP_EN拉低，为Display(显示)模式，在此阶段为CLK继续输出。此时触控降噪信号TP_EN_A保持高电平，第一晶体管M1保持开启，当坑后首行CLK来临时，即便PU点持续漏电或者第五晶体管M5开启不充分，但由于第一晶体管M1开启，依然可以将CLK的信号经过第一晶体管M1输入至本级输出端Gout，可以保持正常显示。
在此T2阶段，第二晶体管M2打开，上拉节点PU为高电平，由于上拉节点PU为高电平，第五晶体管M5、第十四晶体管M14、第十六晶体管M16、第十八晶体管M18和第二十晶体管M20打开；第一下拉节点PD1和第二下拉节点PD2为低电平。
第一下拉节点PD1和第二下拉节点PD2为低电平，第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12均关闭，上拉节点PU维持高电平。在上拉节点PU的高电平控制下，CLK信号正常通过第五晶体管M5输入至本级输出端Gout。不影响显示。
在所述第三阶段T3，所述触控降噪电路10响应于所述触控降噪信号TP_EN_A断开所述时钟控制信号CLK与所述本级输出端Gout的连接；其中，所述第三阶段为一帧画面时间中显示阶段的坑后其余行扫描时间。
在T3阶段，此时触控降噪电路10信号为低电平，第一晶体管M1关闭，由于此时第三晶体管M3恢复到正常充电模式，且上拉节点PU已经维持上拉信号，恢复到正常显示模式，通过CLK逐级正常输出。所述输出电路200响应于所述上拉节点PU的控制导通所述时钟控制信号CLK与所述本级输出端Gout的连接。
在此T3阶段，本级输入信号INPUT为低电平，第二晶体管M2关闭，上拉节点PU为低电平，由于上拉节点PU为低电平，第五晶体管M5、第十四晶体管M14、第十六晶体管M16、第十八晶体管M18和第二十晶体管M20关闭；第十三晶体管M13、第十五晶体管M15打开，第一下拉节点PD1为高电平，第十七晶体管M17、第十九晶体管M19关闭，第二下拉节点PD2为低电平。
第一下拉节点PD1为高电平，第九晶体管M9、第十一晶体管M11导通，上拉节点PU为低电平；第二下拉节点PD2为低电平，第十晶体管M10、第十二晶体管M12均关闭。在上拉节点PU的低电平控制下，本级扫描结束。
需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
除非另有定义，本文中所使用的技术和科学术语与本发明的技术领域的技术人员通常理解的含义相同。本文中使用的术语只是为了描述具体的实施目的，不是旨在限制本发明。本文中出现的诸如“设置”等术语既可以表示一个部件直接附接至另一个部件，也可以表示一个部件通过中间件附接至另一个部件。本文中在一个实施方式中描述的特征可以单独地或与其它特征结合地应用于另一个实施方式，除非该特征在该另一个实施方式中不适用或是另有说明。
本发明已经通过上述实施方式进行了说明，但应当理解的是，上述实施方式只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施方式范围内。本领域技术人员可以理解的是，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。

Claims (9)

1.一种栅极驱动电路，其特征在于，包括多个级联设置的移位寄存器电路及设置在所述移位寄存器电路上的触控降噪电路，
在所述多个级联设置的移位寄存器电路中，至少在每间隔预设个数的移位寄存器单元上设置一个所述触控降噪电路；其中，
所述移位寄存器电路被配置向显示面板输出栅极扫描信号，所述移位寄存器电路包括输入电路和输出电路，所述输出电路被配置为响应于上拉节点的信号将时钟控制信号输入至本级输出端；
所述触控降噪电路被配置为响应于触控降噪信号将所述时钟控制信号输入至所述本级输出端；一帧画面时间内被划分为多个显示阶段和多个触控阶段，所述触控阶段被间隔设置在相邻两显示阶段之间，所述预设个数的移位寄存器单元被配置为执行一个显示阶段；在对应一个所述显示阶段中，所述触控降噪电路的数量为p个，p为正整数，所述触控降噪电路所在的移位寄存器电路被配置为执行所述显示阶段中时序在前的p个电路。
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述触控降噪电路包括：
第一晶体管，所述第一晶体管的控制端连接所述触控降噪信号，所述第一晶体管的第一端连接所述时钟控制信号，所述第一晶体管的第二端连接所述本级输出端。
3.根据权利要求1所述的栅极驱动电路，其特征在于，所述输入电路的一端与本级输入信号连接，所述输入电路的另一端与所述上拉节点连接，所述输入电路被配置为响应于所述本级输入信号将所述本级输入信号输入至所述上拉节点。
4.根据权利要求3所述的栅极驱动电路，其特征在于，所述移位寄存器电路还包括电容器、第一节点控制电路、第二节点控制电路，其中，
所述电容器的第一端与所述上拉节点和所述第一节点控制电路连接，所述电容器的第二端与所述本级输出端和所述第二节点控制电路连接；
所述第一节点控制电路与第一电压端连接，所述第一节点控制电路被配置为响应于第一下拉节点的信号或第二下拉节点的信号将所述第一电压端的信号输入至所述电容器的第一端；
所述第二节点控制电路与第二电压端连接，所述第二节点控制电路被配置为响应于第一下拉节点的信号或第二下拉节点的信号将所述第二电压端的信号输入至所述电容器的第二端。
5.根据权利要求4所述的栅极驱动电路，其特征在于，所述移位寄存器电路还包括第一节点维持电路和第二节点维持电路，其中，
所述第一节点维持电路与所述上拉节点、所述第一电压端、第三电压端和所述第一下拉节点连接，所述第一节点维持电路被配置为响应于所述第三电压端的信号将所述第三电压端的信号输入至所述第一下拉节点或者响应于所述上拉节点的信号将所述第一电压端的信号输入至所述第一下拉节点；
所述第二节点维持电路与所述上拉节点、所述第一电压端、第四电压端和所述第二下拉节点连接，所述第二节点维持电路被配置为响应于所述第四电压端的信号将所述第四电压端的信号输入至所述第二下拉节点或者响应于所述上拉节点的信号将所述第二电压端的信号输入至所述第二下拉节点。
6.根据权利要求5所述的栅极驱动电路，其特征在于，所述输出电路包括第一输出子电路和第二输出子电路，其中，
所述第一输出子电路与所述时钟控制信号、所述上拉节点、所述电容器、所述本级输出端连接，所述第一输出子电路被配置为响应于所述上拉节点的信号将所述时钟控制信号输入至所述电容器和所述本级输出端；
所述第二输出子电路与所述时钟控制信号、所述上拉节点、所述第一电压端、所述第一下拉节点、所述第二下拉节点和反向输出端连接，所述第二输出子电路被配置为响应于所述上拉节点的信号将所述时钟控制信号输入至所述反向输出端或者响应于所述第一下拉节点或第二下拉节点的信号将所述第一电压端的信号输入至所述反向输出端。
7.根据权利要求6所述的栅极驱动电路，其特征在于，所述移位寄存器电路还包括所述上拉节点以及与所述上拉节点连接的复位电路、帧起始控制电路，其中，
所述复位电路的一端与所述第一电压端连接，所述复位电路的另一端与所述上拉节点连接，所述复位电路被配置为响应于复位信号将所述第一电压端的信号输入至所述上拉节点；
所述帧起始控制电路的一端与所述第一电压端连接，所述帧起始控制电路的另一端与所述上拉节点连接，所述帧起始控制电路被配置为响应于帧起始信号将所述第一电压端的信号输入至所述上拉节点。
8.根据权利要求7所述的栅极驱动电路，其特征在于，所述移位寄存器电路包括：
第二晶体管，所述第二晶体管的第一端和控制端与本级输入端连接，所述第二晶体管的第二端与所述上拉节点连接；
第三晶体管，所述第三晶体管的第一端与所述上拉节点连接，所述第三晶体管的第二端与所述第一电压端连接，所述第三晶体管的控制端与所述帧起始信号连接；
第四晶体管，所述第四晶体管的第一端与所述上拉节点连接，所述第四晶体管的第二端与所述第一电压端连接，所述第四晶体管的控制端与所述复位信号连接；
第五晶体管，所述第五晶体管的第一端与所述时钟控制信号连接，所述第五晶体管的第二端与所述电容器的第二端及所述本级输入端连接，所述第五晶体管的控制端与所述上拉节点连接；
第六晶体管，所述第六晶体管的第一端与所述时钟控制信号连接，所述第六晶体管的第二端与所述反向输出端连接，所述第六晶体管的控制端与所述上拉节点连接；
第七晶体管和第八晶体管，所述第七晶体管的第一端和所述第八晶体管的第一端均与所述反向输出端连接，所述第七晶体管的第二端和所述第八晶体管的第二端均与所述第一电压端连接，所述第七晶体管的控制端与所述第一下拉节点连接，所述第八晶体管的控制端与所述第二下拉节点连接；
第九晶体管和第十晶体管，所述第九晶体管的第一端和所述第十晶体管的第一端均与所述上拉节点连接，所述第九晶体管的第二端和所述第十晶体管的第二端均与所述第一电压端连接，所述第九晶体管的控制端与所述第一下拉节点连接，所述第十晶体管的控制端与所述第二下拉节点连接；
第十一晶体管和第十二晶体管，所述第十一晶体管的第一端和所述第十二晶体管的第一端均与所述电容器的第二端及所述本级输出端连接，所述第十一晶体管的第二端和所述第十二晶体管的第二端均与所述第二电压端连接，所述第十一晶体管的控制端与所述第一下拉节点连接，所述第十二晶体管的控制端与所述第二下拉节点连接；
所述移位寄存器电路还包括第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管，其中，
所述第十三晶体管的第一端、所述第十三晶体管的控制端、所述第十五晶体管的第一端均与所述第三电压端连接，所述第十三晶体管的第二端与所述第十四晶体管的第一端及所述第十五晶体管的控制端连接，所述第十三晶体管的控制端与连接；
所述第十四晶体管的第二端、所述第十六晶体管的第二端均与所述第一电压端连接，所述第十四晶体管的控制端、所述第十六晶体管的控制端均与所述上拉节点连接；
所述第十五晶体管的第二端、所述第十六晶体管的第一端均与所述第一下拉节点连接；
所述移位寄存器电路还包括第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管，其中，
所述第十七晶体管的第一端、所述第十七晶体管的控制端、所述第十九晶体管的第一端均与所述第四电压端连接，所述第十七晶体管的第二端与所述第十八晶体管的第一端及所述第十九晶体管的控制端连接，所述第十七晶体管的控制端与连接；
所述第十八晶体管的第二端、所述第二十晶体管的第二端均与所述第一电压端连接，所述第十八晶体管的控制端、所述第二十晶体管的控制端均与所述上拉节点连接；
所述第十九晶体管的第二端、所述第二十晶体管的第一端均与所述第二下拉节点连接。
9.一种栅极驱动电路的驱动方法，其特征在于，采用如权利要求1-8任一所述的栅极驱动电路，所述方法包括第一阶段、第二阶段、第三阶段：
在所述第一阶段，所述触控降噪电路响应于所述触控降噪信号向所述本级输出端发送所述时钟控制信号的低电平信号；其中，所述第一阶段为一帧画面时间的触控阶段；
在所述第二阶段，所述触控降噪电路响应于所述触控降噪信号向所述本级输出端发送所述时钟控制信号的低电平信号；其中，所述第二阶段为一帧画面时间中显示阶段的坑后首行扫描时间；
在所述第三阶段，所述触控降噪电路响应于所述触控降噪信号断开所述时钟控制信号与所述本级输出端的连接；其中，所述第三阶段为一帧画面时间中显示阶段的坑后其余行扫描时间。
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