CN113393799A - 栅极驱动电路、显示面板及显示装置 - Google Patents

栅极驱动电路、显示面板及显示装置 Download PDF

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CN113393799A CN202110812628.1A CN202110812628A CN113393799A CN 113393799 A CN113393799 A CN 113393799A CN 202110812628 A CN202110812628 A CN 202110812628A CN 113393799 A CN113393799 A CN 113393799A
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缪应蒙
刘建涛
先建波
廖燕平
李承珉
陈东川
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Beijing BOE Display Technology Co Ltd
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Abstract

本公开提供一种栅极驱动电路、显示面板及显示装置，属于显示技术领域，其可解决现有的栅极驱动电路的信赖性较差，容易导致显示面板出现错充，造成滚屏等显示不良的问题。本公开的栅极驱动电路包括：N条时钟信号线和M个移位寄存器；M个移位寄存器中每相邻的N个的时钟信号端分别连接N条时钟信号线；时钟信号端输入的时钟信号的占空比为1/N至1/2；其中，N为大于或等于12的偶数；M为大于或等于N的整数。

Description

栅极驱动电路、显示面板及显示装置
技术领域
本公开属于显示技术领域，具体涉及一种栅极驱动电路、显示面板及显示装置。
背景技术
随着显示技术的不断发展,近些年的显示器发展逐渐呈现出了高集成度，低成本的发展趋势。其中一项非常重要的技术就是阵列基板行驱动(Gate Driver on Array,GOA)技术的量产化的实现。利用GOA技术将薄膜晶体管(Thin Film Transistor,TFT)组成的栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省掉栅极驱动集成电路部分，其不仅可以从材料成本和制作工艺两方面降低产品成本，而且显示面板可以做到两边对称和窄边框的美观设计。同时由于可以省去Gate方向绑定Bonding的工艺，对产能和良率提升也较有利。
大尺寸显示产品，例如电视(TV)当前发展方向为高分辨率，高刷新率，目前高端的TV产品已经发展到8K 120Hz，甚至8K 240Hz。产品分辨率高，刷新率高，会导致每行像素单元打开时间变短，充电变得困难，对GOA的信赖性要求也越高，GOA的信赖性较差的情况下容易出现滚屏甚至黑屏等显示不良。
发明内容
本公开旨在至少解决现有技术中存在的技术问题之一，提供一种栅极驱动电路、显示面板及显示装置。
第一方面，本公开实施例提供一种栅极驱动电路，所述栅极驱动电路包括：N条时钟信号线和M个移位寄存器；所述M个移位寄存器中每相邻的N个的时钟信号端分别连接所述N条时钟信号线；所述时钟信号端输入的时钟信号的占空比为1/N至1/2；其中，N为大于或等于12的偶数；M为大于或等于N的整数。
可选地，所述M个移位寄存器中的每个包括：输入子电路、输出子电路和上拉复位子电路；
所述输入子电路被配置为响应于信号输入端的输入信号，并将所述输入信号写入上拉节点；
所述输出子电路被配置为响应于所述上拉节点的电位，并将时钟信号端输入的时钟信号通过信号输出端输出；
所述上拉复位子电路被配置为响应于上拉复位信号端输入的上拉复位信号，并通过非工作电平信号对所述上拉节点的电位进行复位。
可选地，第i个所述移位寄存器的信号输出端连接第i+p个所述移位寄存器的信号输入端；其中，N/2≤p＜N；i≤M-p；
第j个所述移位寄存器的上拉复位信号端连接第j+q个所述移位寄存器的信号输出端；2≤q-p＜N/2；j≤M-q。
可选地，所述栅极驱动电路还包括：第一帧开启信号线和第二帧开启信号线；
第1个至第N/2个所述移位寄存器中的奇数行的信号输入端均连接所述第一帧开启信号线；
第1个至第N/2个所述移位寄存器中的偶数行的信号输入端均连接所述第二帧开启信号线。
第二方面，本公开实施例提供一种显示面板，其所述显示面板包括如上述提供的栅极驱动电路。
可选地，所述显示面板具有显示区和围绕所述显示区的周边区，所述栅极驱动电路设置于所述周边区，所述显示面板还包括：设置于所述显示区且交叉设置的栅线和数据线、以及设置于所述栅线与所述数据线限定区域内的像素单元；
所述M个移位寄存器中的每个的信号输出端与所述栅线一一对应连接。
可选地，每条所述数据线输入的数据信号的峰电压值与预设数据信号的峰电压值的比值大于或等于0.5且小于1.0。
可选地，每个所述数据线输入的数据信号的谷电压值与预设数据信号的峰电压值的比值大于0且小于或等于0.5。
可选地，每条所述栅线输入的扫描信号包括：第一脉冲信号和第二脉冲信号；
所述第一脉冲信号与所述第二脉冲信号之间的间隔时间至少与所述数据线输入的数据信号的非工作电平信号维持时间相对应。
可选地，所述第一脉冲信号的工作电平信号维持时间为(N/2-2n)H，所述第二脉冲信号的工作电平信号维持时间为1H；其中，N为时钟信号线的数量，N为大于或等于12的偶数，n为小于N/4的整数。
第三方面，本公开实施例提供一种显示装置，所述显示装置包括如上述提供的显示面板。
附图说明
图1为一种示例性的移位寄存器的结构示意图；
图2为本公开实施例提供的一种栅极驱动电路的结构示意图；
图3为一种示例性的扫描信号和数据信号的波形图；
图4为本公开实施例提供的一种扫描信号和数据信号的波形图；
图5为本公开实施例提供的另一种扫描信号和数据信号的波形图；
图6为本公开实施例提供的又一种扫描信号和数据信号的波形图。
具体实施方式
为使本领域技术人员更好地理解本公开的技术方案，下面结合附图和具体实施方式对本公开作进一步详细描述。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在此需要说明的是，本公开实施例中的所采用的晶体管可以为薄膜晶体管或场效应管或其他特性的相同器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。在本公开实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。此外按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例中是以N型晶体管进行说明的，当采用N型晶体管时，第一极为N型晶体管的源极，第二极为N型晶体管的漏极，栅极输入高电平时，源漏极导通，P型相反。可以想到的是采用P型晶体管实现是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的，因此也是在本公开实施例的保护范围内的。
其中，由于在本公开实施例中以所采用晶体管为N型晶体管，故在本公开实施例中的工作电平信号则是指高电平信号，非工作电平信号为低电平信号；相应的工作电平端为高电平信号端，非工作电平端为低电平信号端。
通常显示面板包括多条栅线和多条数据线，栅线和数据线交叉设置限定出多个像素区，每个像素区均设置有像素单元。其中，以各栅线的延伸方向为行方向，各数据线的延伸方向为列方向为例对显示面板的结构进行说明。在驱动显示面板进行显示时，可以根据待显示画面，逐行给栅线写入扫描信号，同时给各数据线写入数据电压信号，以使显示面板中的像素单元逐行被点亮。
其中，扫描信号由栅极驱动电路提供，数据电压信号由源极驱动电路提供；在相关技术中可以将栅极驱动电路集成在栅极驱动芯片中，将源极驱动电路集成在源极驱动芯片中；而目前为了较少芯片数量，以及实现窄边框或者无边框，提供了一种将栅极驱动电路集成在阵列基板上(Gate On Array；GOA)的技术；其中，栅极驱动电路包括集成在阵列基板上、多个级联的移位寄存器，每个移位寄存器与栅线一一对应连接，用于为与之连接的栅线提供扫描信号。
为了更清楚移位寄存器如何实现扫描信号的输出，以下结合移位寄存器的具体示例进行说明。
图1为一种示例性的移位寄存器的结构示意图，如图1所示，该移位寄存器包括：输入子电路、输出子电路、上拉复位子电路；其中，输入子电路被配置为响应于信号输入端INPUT所输入的输入信号，并将输入信号写入上拉节点PU，以给上拉节点PU进行充电；输出子电路被配置为响应于上拉节点PU的电位，并将时钟信号端CLK输入的时钟信号通过信号输出端OUTPUT输出；上拉复位子电路被配置为响应于上拉复位信号端RESET_PU输出的上拉复位信号，并通过低电平信号将上拉节点PU的电位进行复位。
具体的，如图1所示，输出子电路包括第一晶体管M1；上拉复位子电路包括第二晶体管M2；输出子电路包括第三晶体管M3和存储电容C；其中，第一晶体管M1的栅极和源极连接信号输入端INPUT，漏极连接上拉节点PU；第二晶体管M2的栅极连接上拉复位信号端RESET_PU，源极连接上拉节点PU，漏极连接低电平信号端VGL；第三晶体管M3的栅极连接上拉节点PU，源极连接时钟信号端CLK，漏极连接信号输出端OUTPUT；存储电容C的第一端连接上拉节点PU，第二端连接信号输出端OUTPUT。
在此需要说明的是，在复位阶段在对上拉节点PU进行复位后，上拉节点PU为低电平，此时第三晶体管M3关断，信号输出端OUTPUT不再输出，以完成对信号输出端OUTPUT的复位。
如图1所示，本公开实施例提供的移位寄存器还包括：第一下拉控制子电路、第二下拉控制子电路、第一下拉子电路、第二下拉子电路、第一降噪子电路、第二降噪子电路、放电子电路、第一辅助子电路、第二辅助子电路和级联子电路。其中，放电子电路响应于帧开启信号端STV输入的帧开启信号，并通过低平信号端VGL所输入的低电平对上拉节点PU进行放电；第一下拉控制子电路和第二下拉控制子电路的结构和功能相同，二者只是分时工作；同理，第一下拉子电路和第二下拉子电路的结构和功能相同；第一辅助子电路和第二辅助子电路结构和功能相同；第一降噪子电路和第二降噪子电路的结构和功能相同。对于输入子电路、输出子电路、上拉复位子电路与上述结构和功能相同，故在此不再重复赘述。
第一辅助子电路和第二辅助子电路均被配置为响应于信号输入端INPUT所输入的输入信号，并分别通过低电平信号拉低第一下拉节点PD1的电位和第二下拉节点PD2的电位；第一下拉控制子电路被配置为响应于第一电源电压信号端VDDO所输入的第一电源电压，以控制第一下拉节点PD1的电位；第二下拉控制子电路被配置为响应于第二电源电压信号端VDDE所输入的第二电源电压，以控制第二下拉节点PD2的电位；第一下拉子电路被配置为响应于上拉节点PU的电位，并通过低电平信号端VGL输入的低电平信号下拉第一下拉节点PD1和第一下拉控制节点PD_CN1的电位；第二下拉子电路被配置为响应于上拉节点PU的电位，并通过低电平信号端VGL输入的低电平信号下拉第二下拉节点PD2和第二下拉控制节点PD_CN2的电位；第一降噪子电路被配置为响应于第一下拉节点PD1的电位，通过低电平信号端VGL输入的低电平信号对上拉节点PU、信号输出端OUTPUT所输出的信号进行降噪。级联子电路被配置为响应于上拉节点PU的电位，将时钟信号端CLK所输入的时钟信号通过级联信号输出端OUT_C输出至级联的其他移位寄存器。
在此需要说明的是，级联信号输出端OUT_C和信号输出端OUTPUT所输出的信号相同，只不过在该移位寄存单元中设置两个输出端，一个为与栅线连接的信号输出端OUTPUT，另一个为用于级联的级联信号输出端OUT_C。之所以，单独设置级联子电路是为了降低信号输出端OUTPUT的负载，以避免影响信号输出端OUTPUT所输出的扫描信号。
具体的，如图1所示，第一下拉控制子电路和第二下拉控制子电路均包括第五晶体管和第九晶体管；其中，第一下拉控制子电路中和第二控制子电路中的第五晶体管分别用M5和M5'表示，第九晶体管分别用M9和M9'表示。第一下拉子电路和第二下拉子电路均包括第六晶体管和第八晶体管；其中，第一下拉子电路和第二下拉子电路中的第六晶体管分别用M6和M6'表示，第八晶体管分别用M8和M8'表示。第一降噪子电路和第二降噪子电路均包括第十晶体管、第十一晶体管和第十二晶体管；其中，第一降噪子电路和第二降噪子电路中的第十晶体管分别用M10和M10'表示，第十一晶体管分别用M11和M11'表示；放电子电路包括第七晶体管M7。第一辅助子电路和第二辅助子电路均包括第十六晶体管，分别用M16和M16'表示。
其中，第五晶体管M5的栅极和源极均连接第一电源电压端VDDO，漏极连接第一下拉控制节点PD_CN1；第九晶体管M9的栅极连接第一下拉控制节点PD_CN1，源极连接第一电源电压端VDDO，漏极连接第一下拉节点PD1；第五晶体管M5'的栅极和源极均连接第二电源电压端VDDE，漏极连接第二下拉控制节点PD_CN2；第九晶体管M9'的栅极连接第二下拉控制节点PD_CN2，源极连接第二电源电压端，漏极连接第一下拉节点PD1；第六晶体管M6的栅极连接上拉节点PU，源极连接第一下拉节点PD1，漏极连接低电平信号端；第八晶体管M8的栅极连接上拉节点PU，源极连接第一下拉控制节点PD_CN1，漏极连接低电平信号端VGL；第六晶体管M6'的栅极连接上拉节点PU，源极连接第二下拉节点PD2，漏极连接低电平信号端VGL；第八晶体管M8'的栅极连接上拉节点PU，源极连接第二下拉控制节点PD_CN2，漏极连接低电平信号端；第十晶体管M10的栅极连接第一下拉节点PD1，源极连接上拉节点PU，漏极连接低电平信号端VGL；第十一晶体管M11的栅极连接第一下拉节点PD1，源极连接信号输出端OUTPUT，漏极连接低电平信号端VGL；第十晶体管M10'的栅极连接第二下拉节点PD2，源极连接上拉节点PU，漏极连接低电平信号端VGL；第十一晶体管M11'的栅极连接第二下拉节点PD2，源极连接信号输出端OUTPUT，漏极连接低电平信号端；第七晶体管M7的栅极连接帧开启信号端，源极连接上拉节点PU，漏极连接低电平信号端VGL；第十三晶体管M13的栅极连接上拉节点PU，源极连接时钟信号端CLK，漏极连接级联信号输出端OUT_C。第十六晶体管M16的栅极连接信号输入端INPUT，源极连接第一下拉节点PD1，漏极连接低电平信号端。第十六晶体管M16'的栅极连接信号输入端INPUT，源极连接第二下拉节点PD2，漏极连接低电平信号端VGL。
其中，第五晶体管M5和第九晶体管M9组成第一下拉控制子电路和第五晶体管M5'和第九晶体管M9'组成第二下拉控制子电路分时工作(也即轮流工作)；相应的，由于由第十晶体管M10、第十一晶体管M11组成的第一降噪子电路和由第十晶体管M10'、第十一晶体管M11'组成的第二降噪子电路分别由第一下拉控制子电路和第二下拉控制子电路控制，故第一降噪子电路和第二降噪子电路也是分时工作。而第一下拉控制子电路和第二下拉控制子电路的工作原理相同，第一降噪子电路和第二降噪子电路的工作原理相同；故以下仅以第一下拉控制子电路和第一降噪子电路工作时，对移位寄存器的工作原理进行说明。在此需要说明的是，图1所示的电路结构中，部分低电平信号端VGL也可以用LVGL表示，其可以提供较低电平信号端VGL电位更低的信号，可以更加充分将对应点的电位进行拉低。
在放电阶段，也即显示之前，先给帧开启信号端STV输入高电平信号，第七晶体管M7打开，通过低电平信号端VGL所输入的低电平信号，对上拉节点PU进行放电，防止上拉节点PU残留电荷造成显示异常。
在输入阶段，信号输入端INPUT写入高电平信号，第一晶体管M1打开，通过高电平信号拉高上拉节点PU的电位，并对存储电容C进行充电。
在输出阶段，由于在输入阶段上拉节点PU的电位被拉高，第三晶体管M3打开，将时钟信号端CLK输入的高电平信号通过信号输出端OUTPUT输出至与移位寄存器连接的栅线。
在复位阶段，上拉复位信号端RESET_PU输入高电平信号，第二晶体管M2打开，通过低电平信号端VGL输入的低电平信号拉低上拉节点PU的电位，以对上拉节点PU进行复位，由于上拉节点PU被拉低，第三晶体管M3关断，信号输出端OUTPUT和级联信号输出端OUT_C均不再输出高电平信号。与此同时，第一下拉控制节点PD_CN1和下拉节点均为高电平信号，第十晶体管M10、第十一晶体管M11打开，分别对上拉节点PU、信号输出端OUTPUT、级联信号输出端OUT_C的输出进行降噪，直至下一帧扫描开始上拉节点PU电位被拉高。
如图1所示，为了降低信号输出端OUTPUT的负载，信号输出端OUTPUT所输出的信号仅用于控制栅线的选通与关断，移位寄存器中还设置有级联子电路；级联子电路响应于上拉节点PU的电位，将时钟信号端CLK所输入的时钟信号通过级联信号输出端OUT_C。级联信号输出端OUT_C与信号输出端OUTPUT所输出的信号相同，也即输出高电平信号给级联的其他移位寄存器的上拉复位信号端RESET_PU，以及级联的其他移位寄存器的信号输入端INPUT。其中，级联子电路包括第十三晶体管M13，第十三晶体管M13的栅极连接上拉节点PU，源极连接时钟信号端CLK，漏极连接级联信号输出端OUT_C。与此同时，在第一降噪子电路和第二降噪子电路中均还设置第十二晶体管，分别用M12和M12'表示，用于对级联信号输出端OUT_C所输出的信号进行降噪。第十二晶体管M12的栅极连接第一下拉节点PD1，源极连接级联信号输出端OUT_C，漏极连接低电平信号端；第十二晶体管M12'的栅极连接第二下拉节点PD2，源极连接级联信号输出端OUT_C，漏极连接低电平信号端VGL。
图2为本公开实施例提供的一种栅极驱动电路的结构示意图，如图2所示，该栅极驱动电路包括：N条时钟信号线和M个移位寄存器；M个移位寄存器中每相邻的N个的时钟信号端CLK分别连接N条时钟信号线；时钟信号端输入的时钟信号的占空比为1/N至1/2；其中，N为大于或等于12的偶数；M为大于或等于N的整数。
在本公开实施例中以时钟信号线的数量具体为12条为例进行说明，每条时钟信号线中输入的时钟信号的占空比可以为1/12至1/2，即时钟信号的高电平维持时间为1H至6H，并且时钟信号的高电平维持时间可以在1H至6H之间调节，对于8K/120Hz的显示面板而言，1H时间为1.85微米(μs)，这样可以避免本行移位寄存器输出的扫描信号的下降沿造成的信号延迟对其他行移位寄存器输出的扫描信号的影响，从而可以减少显示面板中不同行像素单元中数据信号的错充现象，进而可以避免出现滚屏以及黑屏等显示不良。并且由于栅极驱动电路中采用12条时钟信号线，时钟信号的高电平维持时间较长，可以使得高电平充分达到最大值，以使得栅极驱动电路中的薄膜晶体管充分打开，避免栅极驱动电路中的薄膜晶体管由于长时间非充分打开而造成的特性劣化，从而可以提高栅极驱动电路的信赖性。再者较多数量的时钟信号线可以减少每条时钟信号线的负载，避免时钟信号线由于负载过大造成的损坏，从而可以进一步提高栅极驱动电路的信赖性。
可以理解的是，本公开实施例提供的栅极驱动电路中的时钟信号线的数量还可以为14条、16条等其他数量，可以根据实际需要进行设置，其实现原理与上述相同，在此不再进行赘述。
在一些实施例中，第i个移位寄存器的信号输出端连接第i+p个移位寄存器的信号输入端；其中，N/2≤p＜N；i≤M-p；第j个移位寄存器的上拉复位信号端连接第j+q个移位寄存器的信号输出端；2≤q-p＜N/2；j≤M-q。
在本公开实施例中以p的取值为6，q的取值为8为例进行说明，第1个移位寄存器的信号输出端OUTPUT连接第7个移位寄存器的输入端INPUT，第2个移位寄存器的信号输出端OUTPUT连接第8个移位寄存器的输入端INPUT，同样地，第9个移位寄存器的上拉复位信号端RESET_PU连接第1个移位寄存器的信号输出端OUTPUT，第10个移位寄存器的上拉复位信号端RESET_PU连接第2个移位寄存器的信号输出端OUTPUT，以此类推，连接形成整个栅极驱动电路。这样，第1个移位寄存器的上拉复位信号端RESET_PU可以延时2H被写入高电平信号，也即上拉节点PU的电位可以延时2H被拉低，这样一来，可以使得第1个移位寄存器的输出子电路延时工作2H，可以使得输出子电路通过时钟信号线所写入的低电平信号对信号输出端OUTPUT进行放电，缓解信号输出端OUTPUT下降沿的拖尾的现象。
在此需要说明的，在本公开实施例中，q-p≥2，此时，每个移位寄存器的上拉节点PU的电位可以至少延时2H被拉低，当然，q和p的关系还需要满足q-p＜N/2，这样一来，避免上拉节点PU的电位在下一帧信号被写入高电平时还没有被复位。
在一些实施例中，如图2所示，栅极驱动电路还包括：第一帧开启信号线STV1和第二帧开启信号线STV2；第1个至第N/2个移位寄存器中的奇数行的信号输入端INPUT均连接第一帧开启信号线STV1；第1个至第N/2个移位寄存器中的偶数行的信号输入端INPUT均连接第二帧开启信号线STV2。
第一帧开启信号线STV1可以为第1个至第N/2个移位寄存器中奇数行的信号输入端INPUT提供帧开启信号，同理，第二帧开启信号线STV2可以为第1个至第N/2个移位寄存器中偶数行的信号输入端INPUT提供帧开启信号，以使得栅极驱动电路正常进行工作。在此需要说明的是，第一帧开启信号线STV1和第二帧开启信号线STV2的作用是相同的，二者可以分时工作(也即轮流工作)以降低其中一者的负载，以避免影响信号输入端INPUT所输出的帧开启信号。另一方面，第一帧开启信号线STV1和第二帧开启信号线STV2还可以在显示之前，先给栅极驱动电路中的帧开启信号端STV输入高电平信号，使得相应的晶体管打开，通过低电平信号对上拉节点PU进行放电，防止上拉节点PU残留电荷造成显示异常。
本公开实施例还提供了一种显示面板，该显示面板包括如上述任一实施例提供的栅极驱动电路，该显示面板具有显示区和围绕显示区的周边区，栅极驱动电路设置于周边区，显示面板还包括：设置于显示区且交叉设置的栅线和数据线、以及设置于栅线与数据线限定区域内的像素单元；M个移位寄存器中的每个的信号输出端与栅线一一对应连接。
本公开实施例提供的显示面板中，栅极驱动电路与栅线一一对应连接，可以通过栅线为像素单元提供扫描信号，像素单元中的开关晶体管可以扫描信号的控制下逐行开启。同时显示面板中还设置有源极驱动电路，源极驱动电路可以与数据线连接，可以通过数据线为像素单元提供数据信号，在像素单元中的开关晶体管开启的同时，为该行像素单元输入数据信号，实现像素单元的逐行扫描，从而实现显示功能。
图3为一种示例性的扫描信号和数据信号的波形图，如图3所示，栅线上的扫描信号为高电平时，开关晶体管打开，数据线上的数据信号的高电平VGH输入至像素单元中，从而实现显示。之后栅线上的扫描信号降为低电平VGL，然而由于拖尾现象的存在，扫描信号并不能瞬间降为低电平VGL，具有一定的延迟时间t1，即从扫描信号下降沿开始至下降沿结束的时间。同样地，数据信号的高电平VDH降为低电平VDL也具有一定的延迟时间，即从数据信号下降沿开始至下降沿结束。这样在扫描信号的延迟时间t1和数据信号的延迟时间之间存在着一定的交叠时间，该时间即为串行时间t2，在串行时间t2内，由于扫描信号还未降低至低电平VGL，开关晶体管并未完全关闭，此时数据信号同样未将至低电平VDL，数据信号可以输入至像素单元中，容易造成错充，出现滚屏等显示不良。
本公开实施例中，每条数据线输入的数据信号的峰电压值与预设数据信号的峰电压值的比值大于或等于0.5且小于1.0。例如，图4为本公开实施例提供的一种扫描信号和数据信号的波形图，如图4所示，预设数据信号的峰电压值为VDH，本公开中的数据信号的峰电压值为0.5VDH(图中虚线所示)，这样数据信号由高电平0.5VDH降为低电平VDL的延迟时间可以明显缩短，从而使得扫描信号的延迟时间t1和数据信号的延迟时间之间的交叠时间，即串行时间t2明显缩短，以避免不同行中的像素单元的数据信号发生错充，进而避免发生滚屏等显示不良。
本公开实施例中，每个数据线输入的数据信号的谷电压值与预设数据信号的峰电压值的比值大于0且小于或等于0.5。例如，图5为本公开实施例提供的另一种扫描信号和数据信号的波形图，如图5所示，预设数据信号的峰电压值为VDH，本公开中的数据信号的谷电压值为0.5VDH(图中虚线所示)，这样数据信号由高电平VDH降为低电平0.5VDH的延迟时间可以明显缩短，从而使得扫描信号的延迟时间t1和数据信号延迟时间之间的交叠时间，即串行时间t2明显缩短，以避免不同行中的像素单元的数据信号发生错充，进而避免发生滚屏等显示不良。
在一些实施例中，图6为本公开实施例提供的又一种扫描信号和数据信号的波形图，如图6所示，每条栅线输入的扫描信号包括：第一脉冲信号和第二脉冲信号；第一脉冲信号与第二脉冲信号之间的间隔时间至少与数据线输入的数据信号的低电平信号维持时间相对应。
具体地，第一脉冲信号的工作电平信号维持时间为(N/2-2n)H，第二脉冲信号的工作电平信号维持时间为1H；其中，N为时钟信号线的数量，N为大于或等于12的偶数，n为小于N/4的整数。
在本公开实施例中，N的取值为12，n的取值为1，第一个脉冲信号的高电平信号维持时间为4H，第二个脉冲信号的高电平维持时间为1H。数据线输入的扫描信号的第一个脉冲信号可以对像素单元进行充电，其充电量约为50％，当第一脉冲信号降为低电平时，数据信号也降为低电平，此时数据信号停止充电，由于像素单元中的存储电容的作用，数据信号可以被存储。然后第二脉冲信号可以继续为像素单元进行充电，其充电量约为90％。两个脉冲信号之间的低电平维持时间可以为1H，其可以防止数据信号为低电平时导致像素单元放电，以保证每个像素单元具有足够的充电时间，从而可以提高显示效果。可以理解的是，两个脉冲信号之间的低电平维持时间可以进行调节，只要保证其与数据信号的低电平相对应即可，例如两个脉冲之间的低电平维持时间可以为2H或者3H，其实现原理与上述类似，在此不再赘述。
本公开实施例还提供了一种显示装置，该显示装置包括上述任一实施例提供的显示面板，该显示装置可以为电视机、手机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。其实现原理与上述的显示面板的实现原理类似，在此不再赘述。
可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。

Claims (11)

1.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括：N条时钟信号线和M个移位寄存器；所述M个移位寄存器中每相邻的N个的时钟信号端分别连接所述N条时钟信号线；所述时钟信号端输入的时钟信号的占空比为1/N至1/2；其中，N为大于或等于12的偶数；M为大于或等于N的整数。
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述M个移位寄存器中的每个包括：输入子电路、输出子电路和上拉复位子电路；
所述输入子电路被配置为响应于信号输入端的输入信号，并将所述输入信号写入上拉节点；
所述输出子电路被配置为响应于所述上拉节点的电位，并将时钟信号端输入的时钟信号通过信号输出端输出；
所述上拉复位子电路被配置为响应于上拉复位信号端输入的上拉复位信号，并通过非工作电平信号对所述上拉节点的电位进行复位。
3.根据权利要求2所述的栅极驱动电路，其特征在于，第i个所述移位寄存器的信号输出端连接第i+p个所述移位寄存器的信号输入端；其中，N/2≤p＜N；i≤M-p；
第j个所述移位寄存器的上拉复位信号端连接第j+q个所述移位寄存器的信号输出端；2≤q-p＜N/2；j≤M-q。
4.根据权利要求2所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括：第一帧开启信号线和第二帧开启信号线；
第1个至第N/2个所述移位寄存器中的奇数行的信号输入端均连接所述第一帧开启信号线；
第1个至第N/2个所述移位寄存器中的偶数行的信号输入端均连接所述第二帧开启信号线。
5.一种显示面板，其特征在于，所述显示面板包括如权利要求1-4任一项所述栅极驱动电路。
6.根据权利要求5所述的显示面板，其特征在于，所述显示面板具有显示区和围绕所述显示区的周边区，所述栅极驱动电路设置于所述周边区，所述显示面板还包括：设置于所述显示区且交叉设置的栅线和数据线、以及设置于所述栅线与所述数据线限定区域内的像素单元；
所述M个移位寄存器中的每个的信号输出端与所述栅线一一对应连接。
7.根据权利要求6所述的显示面板，其特征在于，每条所述数据线输入的数据信号的峰电压值与预设数据信号的峰电压值的比值大于或等于0.5且小于1.0。
8.根据权利要求6所述的显示面板，其特征在于，每个所述数据线输入的数据信号的谷电压值与预设数据信号的峰电压值的比值大于0且小于或等于0.5。
9.根据权利要求6所述的显示面板，其特征在于，每条所述栅线输入的扫描信号包括：第一脉冲信号和第二脉冲信号；
所述第一脉冲信号与所述第二脉冲信号之间的间隔时间至少与所述数据线输入的数据信号的非工作电平信号维持时间相对应。
10.根据权利要求9所述的显示面板，其特征在于，所述第一脉冲信号的工作电平信号维持时间为(N/2-2n)H，所述第二脉冲信号的工作电平信号维持时间为1H；其中，N为时钟信号线的数量，N为大于或等于12的偶数，n为小于N/4的整数。
11.一种显示装置，其特征在于，所述显示装置包括如权利要求5-10任一项所述的显示面板。
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