CN114067712B - 栅极驱动电路及显示面板 - Google Patents

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Abstract

本发明提供一种栅极驱动电路及显示面板，属于显示技术领域。本发明的栅极驱动电路，其包括M个移位寄存器和N条时钟信号线；所述M个移位寄存器中每相邻的N个分别连接N条所述时钟信号线；其中，N为大于或者等于4的偶数；M为大于或者等于N的整数；第i个所述移位寄存器的信号输出端连接第i+p个所述移位寄存器的信号输入端；(N‑4)/2≤p≤N/2；i取1至M‑p；第j个所述移位寄存器的上拉复位信号端连接第j+q个所述移位寄存器的信号输出端；1＜q‑p＜N/2；j取1至M‑q。

Description

栅极驱动电路及显示面板
技术领域
本发明属于显示技术领域，具体涉及一种栅极驱动电路及显示面板。
背景技术
随着显示技术的不断发展,近些年的显示器发展逐渐呈现出了高集成度，低成本的发展趋势。其中一项非常重要的技术就是GOA(Gate Driver on Array,阵列基板行驱动)技术的量产化的实现。利用GOA技术将TFT(Thin Film Transistor,薄膜场效应晶体管)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省掉栅极驱动集成电路部分，其不仅可以从材料成本和制作工艺两方面降低产品成本，而且显示面板可以做到两边对称和窄边框的美观设计。同时由于可以省去Gate方向绑定Bonding的工艺，对产能和良率提升也较有利。这种利用GOA技术集成在阵列基板上的栅极开关电路也称为GOA电路或移位寄存器电路。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一，提供一种栅极驱动电路及显示面板。
第一方面，本公开实施例提供一种栅极驱动电路，其包括M个移位寄存器和N条时钟信号线；所述M个移位寄存器中每相邻的N个分别连接N条所述时钟信号线；其中，N为大于或者等于4的偶数；M为大于或者等于N的整数；其中，
所述M个移位寄存器中的每个至少包括输入子电路、输出子电路、上拉复位子电路；所述输入子电路响应于信号输入端所输入的输入信号，并将所述输入信号写入上拉节点；所述输出子电路响应于所述上拉节点的电位，并通过时钟信号端所输入的时钟信号通过信号输出端输出；所述上拉复位子电路响应于上拉复位信号端所输入的上拉复位信号，并通过非工作电平信号对所述上拉节点的电位进行复位；
第i个所述移位寄存器的信号输出端连接第i+p个所述移位寄存器的信号输入端；(N-4)/2≤p≤N/2；i取1至M-p；
第j个所述移位寄存器的上拉复位信号端连接第j+q个所述移位寄存器的信号输出端；1＜q-p＜N/2；j取1至M-q。
其中，每个所述移位寄存器还包括输出复位子电路；所述输出复位子电路响应于所述输出复位信号端所输入的输出复位信号，并通过非工作电平信号将所述信号输出端进行复位。
其中，第k个所述移位寄存器的输出复位信号端连接第k+p个所述移位寄存器的信号输出端；k取1至M-p。
其中，当所述时钟信号线的占空比为30％，N≥6时；p＝(N-4)/2。
其中，第1至(N-4)/2个所述移位寄存器的信号输入端响应于帧开启信号；
所述栅极驱动电路还包括2q个冗余移位寄存器，2q个所述冗余移位寄存器中每相邻的N个分别连接N条时钟信号线；其中，
第1至q个所述冗余移位寄存器的信号输出端分别连接第M-q+1至M个所述移位寄存器的上拉复位信号端；
第q+1至2q个所述冗余移位寄存器的信号输出端分别连接第1至q个所述冗余移位寄存器的上拉复位信号端；
第M-(N-6)/2至M个所述移位寄存器的信号输出端分别连接第1至(N-4)/2个所述冗余移位寄存器的信号输入端；第h个所述冗余移位寄存器的信号输出端连接第h+(N-4)/2个所述冗余移位寄存器的信号输入端；其中，h取1至2q-(N-4)/2。
其中，当所述时钟信号线的占空比为40％，N≥4时；p＝(N-2)/2。
其中，第1至(N-2)/2个所述移位寄存器的信号输入端响应于帧开启信号；
所述栅极驱动电路还包括2q个冗余移位寄存器，2q个所述冗余移位寄存器中每相邻的N个分别连接N条所述时钟信号线；其中，
第1至q个所述冗余移位寄存器的信号输出端分别连接第M-q+1至M个所述移位寄存器的上拉复位信号端；
第q+1至2q个所述冗余移位寄存器的信号输出端分别连接第1至q个所述冗余移位寄存器的上拉复位信号端；
第M-(N-4)/2至M个所述移位寄存器的信号输出端分别连接第1至(N-2)/2个所述冗余移位寄存器的信号输入端；第h个所述冗余移位寄存器的信号输出端连接第h+(N-2)/2个所述冗余移位寄存器的信号输入端；其中，h取1至2q-(N-2)/2。
其中，当所述时钟信号线的占空比为40％，N≥4时；p＝N/2。
其中，第1至N/2个所述移位寄存器的信号输入端响应于帧开启信号；
所述栅极驱动电路还包括2q个所述冗余移位寄存器，2q个所述冗余移位寄存器中每相邻的N个分别连接N条所述时钟信号线；其中，
第1至q个所述冗余移位寄存器的信号输出端分别连接第M-q+1至M个所述移位寄存器的上拉复位信号端；
第q+1至2q个所述冗余移位寄存器的信号输出端分别连接第1至q个所述冗余移位寄存器的上拉复位信号端；
第M-(N-2)/2至M个所述移位寄存器的信号输出端分别连接第1至N/2个所述冗余移位寄存器的信号输入端；第h个所述冗余移位寄存器的信号输出端连接第h+N/2个所述冗余移位寄存器的信号输入端；其中，h取1至2q-N/2。
第二方面，本公开实施例提供一种显示面板，其包括上述的栅极驱动电路。
附图说明
图1为一种移位寄存器的电路图；
图2为一种栅极驱动电路的级联示意图；
图3为另一种移位寄存器的电路图；
图4为再一种移位寄存器的电路图；
图5为采用图2的级联方式的一移位寄存器的上拉节点、信号输出端、上拉复位输出端的信号波形图；
图6为本公开实施例中一移位寄存器的上拉节点延时2H-4H与延时1H复位时上拉节点、信号输出端、上拉复位输出端的信号波形图；
图7为时钟信号线条数为10，时钟信号的占空比为30％时栅极驱动电路的时序图；
图8为时钟信号线条数为10，时钟信号的占空比为30％，上拉节点延时2H复位时栅极驱动电路的级联示意图；
图9为时钟信号线条数为10，时钟信号的占空比为30％，上拉节点延时3H复位时栅极驱动电路的级联示意图；
图10为时钟信号线条数为10，时钟信号的占空比为30％，上拉节点延时4H复位时栅极驱动电路的级联示意图；
图11为时钟信号线条数为10，时钟信号的占空比为40％时栅极驱动电路的时序图；
图12为时钟信号线条数为10，时钟信号的占空比为40％，上拉节点延时2H复位时栅极驱动电路的级联示意图；
图13为时钟信号线条数为10，时钟信号的占空比为40％，上拉节点延时3H复位时栅极驱动电路的级联示意图；
图14为时钟信号线条数为10，时钟信号的占空比为40％，上拉节点延时4H复位时栅极驱动电路的级联示意图；
图15为时钟信号线条数为10，时钟信号的占空比为50％时栅极驱动电路的时序图；
图16为时钟信号线条数为10，时钟信号的占空比为50％，上拉节点延时2H复位时栅极驱动电路的级联示意图；
图17为时钟信号线条数为10，时钟信号的占空比为50％，上拉节点延时3H复位时栅极驱动电路的级联示意图；
图18为时钟信号线条数为10，时钟信号的占空比为50％，上拉节点延时4H复位时栅极驱动电路的级联示意图。
具体实施方式
为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明作进一步详细描述。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在此需要说明的是，本发明实施例中的所采用的晶体管可以为薄膜晶体管或场效应管或其他特性的相同器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。在本发明实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。此外按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例中是以N型晶体管进行说明的，当采用N型晶体管时，第一极为N型晶体管的源极，第二极为N型晶体管的漏极，栅极输入高电平时，源漏极导通，P型相反。可以想到的是采用P型晶体管实现是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的，因此也是在本发明实施例的保护范围内的。
其中，由于在本发明实施例中以所采用晶体管为N型晶体管，故在本发明实施例中的工作电平信号则是指高电平信号，非工作电平信号为低电平信号；相应的工作电平端为高电平信号端，非工作电平端为低电平信号端。
通常显示面板包括多条栅线和多条数据线，栅线和数据线交叉设置限定出多个像素区，每个像素区均设置有像素单元。其中，以各栅线的延伸方向为行方向，各数据线的延伸方向为列方向为例对显示面板的结构进行说明。在驱动显示面板进行显示时，可以根据待显示画面，逐行给栅线写入栅扫描信号，同时给各数据线写入数据电压信号，以使显示面板中的像素单元逐行被点亮。
其中，栅扫描信号由栅极驱动电路提供，数据电压信号由源极驱动电路提供；在相关技术中可以将栅极驱动电路集成在栅极驱动芯片中，将源极驱动电路集成在源极驱动芯片中；而目前为了较少芯片数量，以及实现窄边框或者无边框，提供了一种将栅极驱动电路集成在阵列基板上(Gate On Array；GOA)的技术；其中，栅极驱动电路包括集成在阵列基板上、多个级联的移位寄存器单元，每个移位寄存器单元与栅线一一对应连接，用于为与之连接的栅线提供栅扫描信号。
为了更清楚移位寄存器单元如何实现栅扫描信号的输出，以下结合移位寄存器单元的具体示例进行说明。
在一个示例中，如图1所示的移位寄存器单元的电路图；该移位寄存器单元包括输入子电路1、输出子电路2、上拉复位子电路3，输出复位子电路4；其中，输入子电路1响应于信号输入端INPUT所输入的输入信号，并通过输入信号给上拉节点PU进行充电；输出子电路2响应于上拉节点PU的电位，并将时钟信号端CLK所输入的时钟信号通过信号输出端OUTPUT输出；上拉复位子电路3响应于上拉复位信号端RESET_PU输出的上拉复位信号，并通过低电平信号将上拉节点PU进行复位；输出复位模块4响应于输出复位信号，通过低电平信号将信号输出端OUTPUT进行复位。
具体的，如图1所示，输出子电路1包括第一晶体管M1；上拉复位子电路3包括第二晶体管M2；输出子电路2包括第三晶体管M3和存储电容C；输出复位子电路4包括第四晶体管M4；其中，M1的栅极和源极连接信号输入端INPUT，M1的漏极连接上拉节点PUPU；M2的栅极连接上拉复位信号端RESET_PU，M2的源极连接上拉节点PU，M2的漏极连接低电平信号端；M3的栅极连接上拉节点PU，M3的源极连接时钟信号端CLK，M3的漏极连接信号输出端OUTPUT；C的第一端连接上拉节点PU，C的第二端连接信号输出端OUTPUT；M4的栅极连接输出复位信号端RESET_OUTPUT，M4的源极连接信号输出端OUTPUT，M4的漏极连接低电平信号端。
在输入阶段，信号输入端INPUT写入高电平信号，M1打开，通过高电平信号拉高PU点，并对C进行充电。
在输出阶段，由于在输入阶段PU点被拉高，M3打开，将时钟信号端CLK输入的高电平信号通过信号输出端OUTPUT输出至与移位寄存器单元连接的栅线。
在复位阶段，输出复位信号端RESET_OUTPUT输入高电平信号，M4打开，通过低电平信号端输入的低电平信号拉低信号输出端OUTPUT的输出；上拉复位信号端RESET_PU输入高电平信号，M2打开通过低电平信号端输入的低电平信号拉低上拉节点PU的电位，至此完成上拉节点PU和信号输出端OUTPUT的复位。
在此需要说明的是，移位寄存器单元中可以不设置输出复位子电路，通过在复位阶段在对上拉节点PU进行复位后，上拉节点PU为低电平，此时M3关断，信号输出端OUTPUT不再输出，以完成对信号输出端OUTPUT的复位。
另外，对于采用上述移位寄存器单元的栅极驱动电路而言，如图2所示，本级移位寄存器单元的信号输出端OUTPUT连接上一级移位寄存器的上拉复位信号端RESET_PU，以及下一级移位寄存器单元的信号输入端INPUT。
在另一个示例中，如图3所示，为了优化移位寄存器单元，还提供一款不仅包括上述输入子电路、输出子电路、上拉复位子电路，而且还包括第一下拉控制子电路、第二下拉控制子电路、第一下拉子电路、第二下拉子电路、第一降噪子电路、第二降噪子电路、放电子电路、第一辅助子电路和第二辅助子电路。其中，放电子电路响应于帧前开启信号端STV0输入的帧前开启信号，并通过低平信号端所输入的低电平对上拉节点PU进行放电；第一下拉控制子电路和第二下拉控制子电路的结构和功能相同，二者只是分时工作；同理，第一下拉子电路和第二下拉子电路的结构和功能相同；第一辅助子电路和第二辅助子电路结构和功能相同；第一降噪子电路和第二降噪子电路的结构和功能相同。对于输入子电路、输出子电路、上拉复位子电路与上述结构和功能相同，故在此不再重复赘述。第一辅助子电路和第二辅助子电路均响应于信号输入端INPUTINPUT所输入的输入信号，并分别通过低电平信号拉低第一下拉节点PD1和第二下拉节点PD2；第一下拉控制子电路响应于第一电源电压信号端所输入的第一电源电压，以控制第一下拉节点PD1的电位；第二下拉控制子电路响应于第二电源电压信号端所输入的第二电源电压，以控制第二下拉节点PD2的电位；第一下拉子电路响应于上拉节点PU，并通过低电平信号端输入的电平信号下拉第一下拉节点PD1和第一下拉控制节点PD_CN1；第二下拉子电路响应于上拉节点PU，并通过低电平信号端输入的电平信号下拉第二下拉节点PD2和第二下拉控制节点PD_CN2；第一降噪子电路响应于第一下拉节点PD1的电位，通过低电平信号端输入的电平信号对上拉节点PU、信号输出端OUTPUT所输出的信号进行降噪。级联子电路响应于上拉节点PU的电位，将时钟信号端CLK所输入的时钟信号通过级联信号输出端OUT_C。
在此需要说明的是，级联信号输出端OUT_C和信号输出端OUTPUT所输出的信号相同，只不过在该移位寄存单元中设置两个输出端，一个为与栅线连接的信号输出端OUTPUT，另一个为用于级联的级联信号输出端OUT_C。之所以，单独设置级联子电路是为了降低信号输出端OUTPUT的负载，以避免影响信号输出端OUTPUT所输出的栅扫描信号。
另外，对于采用上述移位寄存器单元的栅极驱动电路而言，如图3所示，本级移位寄存器单元的级联信号输出端OUT_C连接上一级移位寄存器的上拉复位信号端RESET_PU，以及下一级移位寄存器单元的信号输入端INPUT。当然，应当理解的是，上述移位寄存器单元中也可以不设置级联子电路，此时本级移位寄存器单元的信号输出端OUTPUT连接上一级移位寄存器的上拉复位信号端RESET_PU，以及下一级移位寄存器单元的信号输入端INPUT。
具体的，如图3所示，第一下拉控制子电路和第二下拉控制子电路均包括第五晶体管和第九晶体管；其中，第一下拉控制子电路中和第二控制子电路中的第五晶体管分别用M5和M5'表示，第九晶体管分别用M9和M9'表示。第一下拉子电路和第二下拉子电路均包括第六晶体管和第八晶体管；其中，第一下拉子电路和第二下拉子电路中的第六晶体管分别用M6和M6'表示，第八晶体管分别用M8和M8'表示。第一降噪子电路和第二降噪子电路均包括第十晶体管、第十一晶体管和第十二晶体管；其中，第一降噪子电路和第二降噪子电路中的第十晶体管分别用M10和M10'表示，第十一晶体管分别用M11和M11'表示；放电子电路包括第七晶体管M7。第一辅助子电路和第二辅助子电路均包括第是六晶体管，分别用M16和M16'表示。
继续参照图3，M1的栅极和源极连接信号输入端INPUT，M1的漏极连接上拉节点PU；M2的栅极连接上拉复位信号端RESET_PU，M2的源极连接上拉节点PU，M2的漏极连接低电平信号端；M3的栅极连接上拉节点PU，M3的源极连接时钟信号端CLK，M3的漏极连接信号输出端OUTPUT；C的第一端连接上拉节点PU，C的第二端连接信号输出端OUTPUT；M5的栅极和源极均连接第一电源电压端，M5的漏极连接第一下拉控制节点PD_CN1；M9的栅极连接第一下拉控制节点PD_CN1，M9的源极连接第一电源电压端，M9的漏极连接第一下拉节点PD1；M5'的栅极和源极均连接第二电源电压端，M5'的漏极连接第二下拉控制节点PD_CN2；M9'的栅极连接第二下拉控制节点PD_CN2，M9'的源极连接第二电源电压端，M9'的漏极连接第一下拉节点PD1；M6的栅极连接上拉节点PU，M6的源极连接第一下拉节点PD1，M6的漏极连接低电平信号端；M8的栅极连接上拉节点PU，M8的源极连接第一下拉控制节点PD_CN1，M8的漏极连接低电平信号端；M6'的栅极连接上拉节点PU，M6'的源极连接第二下拉节点PD2，M6'的漏极连接低电平信号端；M8'的栅极连接上拉节点PU，M8'的源极连接第二下拉控制节点PD_CN2，M8'的漏极连接低电平信号端；M10的栅极连接第一下拉节点PD1，M10的源极连接上拉节点PU，M10的漏极连接低电平信号端；M11的栅极连接第一下拉节点PD1，M11的源极连接信号输出端OUTPUT，M11的漏极连接低电平信号端；M10'的栅极连接第二下拉节点PD2，M10'的源极连接上拉节点PU，M10'的漏极连接低电平信号端；M11'的栅极连接第二下拉节点PD2，M11'的源极连接信号输出端OUTPUT，M11'的漏极连接低电平信号端；M7的栅极连接帧前开启信号端，M7的源极连接上拉节点PU，M7的漏极连接低电平信号端；M13的栅极连接上拉节点PU，M13的源极连接时钟信号端CLK，M13的漏极连接级联信号端。M16的栅极连接信号输入端INPUTINPUT，M16的源极连接第一下拉节点PD1PD1，M16的漏极连接低电平信号端。M16'的栅极连接信号输入端INPUTINPUT，M16'的源极连接第二下拉节点PD2PD2，M16'的漏极连接低电平信号端。
其中，M5和M9组成第一下拉控制子电路和M5'和M9'组成第一下拉控制子电路分时工作(也即轮流工作)；相应的，由于由M10、M11组成的第一降噪子电路和由M10'、M11'组成的第二降噪子电路分别由第一下拉控制子电路和第二下拉控制子电路控制，故第一降噪子电路和第二降噪子电路也是分时工作。而第一下拉控制子电路和第二下拉控制子电路的工作原理相同，第一降噪子电路和第二降噪子电路的工作原理相同；故以下仅以第一下拉控制子电路和第一降噪子电路工作时，对移位寄存器单元的工作原理进行说明。
在放电阶段，在帧前也即显示之前，先给帧前开启信号端输入高电平信号，通过低电平信号端所输入的低电平信号，对上拉节点PU进行放电，防止上拉节点PU残留电荷造成显示异常。
在输入阶段，信号输入端INPUT输入高电平信号，M1打开，通过高电平信号拉高上拉节点PU，并对C进行充电。
在输出阶段，由于在输入阶段PU点被拉高，M3打开，将时钟信号端CLK输入的高电平信号通过信号输出端OUTPUT输出至与之连接的栅线。
在复位阶段，上拉复位信号端RESET_PU输入高电平信号，M2打开通过低电平信号端输入的低电平信号拉低上拉节点PU的电位，以对上拉节点PU进行复位，由于上拉节点PU被拉低，M3被关断，信号输出端OUTPUT和级联信号输出端OUT_C均不再输出高电平信号。与此同时，第一下拉控制节点PD_CN1和下拉节点均为高电平信号，M10、M11打开，分别对上拉节点PU、信号输出端OUTPUT、级联信号输出端OUT_C的输出进行降噪，直至下一帧扫描开始上拉节点PU电位被拉高。
如图4所示，为了降低信号输出端OUTPUT的负载，信号输出端OUTPUT所输出的信号仅用于控制栅线的选通与关断，移位寄存器中还设置有级联子电路；级联子电路响应于上拉节点PU的电位，将时钟信号端CLK所输入的时钟信号通过级联信号输出端OUT_C。级联信号输出端OUT_C与信号输出端OUTPUT所输出的信号相同，也即输出高电平信号给上一级移位寄存器单元的上拉复位信号端RESET_PU，以及下一级移位寄存器单元的信号输入端INPUT。其中，级联子电路包括第十三晶体管M13，M13的栅极连接上拉节点PU，M13的源极连接时钟信号端CLK，M13的漏极连接级联信号端。与此同时，在第一降噪子电路和第二降噪子电路中均还设置第十二晶体管，分别用M12和M12'表示，用于对级联信号输出端OUT_C所输出的信号进行降噪。M12的栅极连接第一下拉节点PD1，M12的源极连接级联信号输出端OUT_C，M12的漏极连接低电平信号端；M12'的栅极连接第二下拉节点PD2，M12'的源极连接级联信号输出端OUT_C，M12'的漏极连接低电平信号端。
在此需要说明的是，信号输出端OUTPUT和级联信号输出端OUT_C所输出的信号是同步的，在实际应用中也可以省略级联子电路的设置，通过信号输出端OUTPUT将本级移位寄存器单元与之上一级、下一级移位寄存器单元的级联。在下述描述中，仅以通过级联信号输出端OUT_C将本级移位寄存器单元与之上一级、下一级移位寄存器单元的级联为例进行说明，但这并不构成对本公开实施例的限制。
发明人发现，由于一行栅线由栅极驱动电路中的一个移位寄存器提供栅扫描信号，而随着产品分辨率的升高，栅极驱动电路中的移位寄存器的数量也随之增多，与此同时，时钟信号线的数量也随之上升，例如8、10、12甚至更多条时钟信号线。一种较为常见的具有10条时钟信号线栅极驱动电路，其中时钟信号的占空比采用40％，即时钟信号一个周期高电平为4H，低电平为6H。假若栅极驱动电路包括M个移位寄存器，M为大于或者等于10的整数，现有技术中M个移位寄存器的级联关系为第i个移位寄存器的信号输出端OUTPUT连接第i+4个移位寄存器的信号输入端INPUT；i取1至M-4；第j个移位寄存器的上拉复位信号端RESET_PU连接第j+5个移位寄存器的信号输出端OUTPUT；j取1至M-5；第k个移位寄存器的输出复位信号端RESET_OUTPUT连接第k+4个移位寄存器的信号输出端OUTPUT；k取1至M-4。可以看出的是，上拉节点PU相较信号输出端OUTPUT延时1H复位。对于8K/120Hz的显示面板而言，1H为1.85us，在现有级联结构中，时钟信号低电平之后(信号输出端OUTPUT复位)，上拉节点PU仅维持了1.85us高电平之后也被拉低进行复位，第三晶体管M3仅有1.85us的时间给信号输出端OUTPUT放电，因此将会导致信号输出端OUTPUT下降沿的拖尾现象严重，如图5所示。
针对上述问题，在本发明实施例中提供以下技术方案。
第一方面，本公开实施例提供一种栅极驱动电路，其包括M个移位寄存器和N条时钟信号线；M个移位寄存器中每相邻的N个分别连接N条所述时钟信号线；其中，N为大于或者等于4的偶数；M为大于或者等于N的整数；其中，M个移位寄存器中的每个至少包括输入子电路、输出子电路、上拉复位子电路；所述输入子电路响应于信号输入端INPUT所输入的输入信号，并将输入信号写入上拉节点PU；输出子电路响应于上拉节点PU的电位，并通过时钟信号端CLK所输入的时钟信号通过信号输出端OUTPUT输出；上拉复位子电路响应于上拉复位信号端RESET_PU所输入的上拉复位信号，并通过低电平信号对上拉节点PU的电位进行复位。在本公实施例中，第i个移位寄存器的信号输出端OUTPUT连接第i+p个移位寄存器的信号输入端INPUT；(N-4)/2≤p≤N/2；i取1至M-p；第j个移位寄存器的上拉复位信号端RESET_PU连接第j+q个移位寄存器的信号输出端OUTPUT；1＜q-p＜N/2；j取1至M-q。
假若i＝j＝1，p＝2，q＝4，此时第1个移位寄存器的信号输出端OUTPUT连接第3个移位寄存器的信号输入端INPUT；第1个移位寄存器的上拉复位信号端RESET_PU连接第5个移位寄存器的信号输出端OUTPUT，可以看出的是，第1个移位寄存器的上拉复位信号端RESET_PU延时2H被写入高电平信号，也即上拉节点PU延时2H被拉低，这样一来，可以使得第1个移位寄存器的输出子电路延时工作2H，可以使得输出子电路通过时钟信号线所写入的低电平信号对信号输出端OUTPUT进行放电，缓解信号输出端OUTPUT下降沿的拖尾的现象，如图6所示。
在此需要说明的，在本公开实施例中，q-p＞1，此时，每个移位寄存器的上拉节点PU至少延时2H被拉低，当然，q和p的关系还需要满足q-p＜N/2，这样一来，避免上拉节点PU再下一帧被写入高电平时还没有被复位。
在一些实施例中，每个移位寄存器不仅包括上述结构而且还包括输出复位子电路；该输出复位子电路响应于所述输出复位信号端RESET_OUTPUT所输入的输出复位信号，并通过低电平信号将信号输出端OUTPUT进行复位。其中，第k个移位寄存器的输出复位信号端RESET_OUTPUT连接第k+p个所述移位寄存器的信号输出端OUTPUT；k取1至M-p。
由于第k个移位寄存器的输出复位信号端RESET_OUTPUT连接第k+p个所述移位寄存器的信号输出端OUTPUT，第k个移位寄存器的输出复位信号端RESET_OUTPUT连接第k+q个所述移位寄存器的信号输出端OUTPUT,且q和p的关系满足1＜q-p＜N/2，也就是说，第k个移位寄存器的上拉节点PU比信号输出端OUTPUT至少延时2H被复位，这样一来，可以使得第k个移位寄存器的输出子电路延时工作2H，可以使得输出子电路通过时钟信号线所写入的低电平信号对信号输出端OUTPUT进行放电，缓解信号输出端OUTPUT下降沿的拖尾的现象。
为了更清楚本公开实施例中栅极驱动电路的结构，以下结合不同的时钟信号线的条数N，不同的时钟信号的占空比，分别为30％、40％、50％时，栅极驱动电路中各个移位寄存器的级联关系。
在一个示例中，当时钟信号线的条数N为大于或者6的偶数，时钟信号的占空比为30％，时；p＝(N-4)/2；N/2-1＜q＜N-2；第1至(N-4)/2个移位寄存器的信号输入端INPUT响应于帧开启信号；第i个移位寄存器的信号输出端OUTPUT连接第i+(N-4)/2个移位寄存器的信号输入端INPUT；第j个移位寄存器的上拉复位信号端RESET_PU连接第j+q个移位寄存器的信号输出端OUTPUT；i取1至M-(N-4)/2；j取1至M-q。
另外，由于第M个移位寄存器(最后一级移位寄存器)的信号输出端OUTPUT连接第M-q个移位寄存器的上拉复位信号输出端OUTPUT，因此从第M-q+1个移位寄存器的上拉节点PU没有移位寄存器为之提供复位信号。按照上述推导，由于第M个移位寄存器的上拉复位信号端RESET_PU需要第M+q个移位寄存器的信号输出端OUTPUT提供上拉复位信号，同时还要保证第M+q个移位寄存器能够正常工作，故需要在原有的栅极驱动电路结构的基础上增加2q个移位寄存器。为此，在一些实施例中，栅极驱动电路还包括2q个冗余移位寄存器，2q个冗余移位寄存器中每相邻的N个分别连接N条时钟信号线；其中，第1至q个冗余移位寄存器的信号输出端OUTPUT分别连接第M-q+1至M个移位寄存器的上拉复位信号端RESET_PU；第q+1至2q个冗余移位寄存器的信号输出端OUTPUT分别连接第1至q个所述冗余移位寄存器的上拉复位信号端RESET_PU。第M-(N-6)/2至M个移位寄存器的信号输出端OUTPUT分别连接第1至(N-4)/2个冗余移位寄存器的信号输入端INPUT；第h个冗余移位寄存器的信号输出端OUTPUT连接第h+(N-4)/2个冗余移位寄存器的信号输入端INPUT；其中，h取1至2q-(N-4)/2。
以下，以时钟信号线的条数N为10，时钟信号的占空比为30％为例进行说明。此时p＝3；4＜q＜8，也即q的取值可以为5、6、7；如图7和8所示，首先以q＝5对该种情况下的移位寄存器进行描述；第1至3个移位寄存器的信号输入端INPUT响应于帧开启信号；第i个移位寄存器的信号输出端OUTPUT连接第i+3个移位寄存器的信号输入端INPUT；第j个移位寄存器的上拉复位信号端RESET_PU连接第j+5个移位寄存器的信号输出端OUTPUT；i取1至M-3；j取1至M-5。此时可以看出的是，该种级联方式的栅极驱动电路，每个移位寄存器的上拉节点PU被延时2H复位，这样一来，可以使得每个移位寄存器的输出子电路延时工作2H，可以使得输出子电路通过时钟信号线所写入的低电平信号对信号输出端OUTPUT进行放电，缓解信号输出端OUTPUT下降沿的拖尾的现象。
另外，该种结构的栅极驱动电路还包括10个冗余移位寄存器，10个冗余移位寄存器分别连接10条时钟信号线；其中，第1至5个冗余移位寄存器的信号输出端OUTPUT分别连接第M-4至M个移位寄存器的上拉复位信号端RESET_PU；第6至10个冗余移位寄存器的信号输出端OUTPUT分别连接第1至5个所述冗余移位寄存器的上拉复位信号端RESET_PU。第M-2至M个移位寄存器的信号输出端OUTPUT分别连接第1至3个冗余移位寄存器的信号输入端INPUT；第h个冗余移位寄存器的信号输出端OUTPUT连接第h+3个冗余移位寄存器的信号输入端INPUT；其中，h取1至7。
同理，如图9所示，当q＝6对该种情况下的移位寄存器进行描述；第1至3个移位寄存器的信号输入端INPUT响应于帧开启信号；第i个移位寄存器的信号输出端OUTPUT连接第i+3个移位寄存器的信号输入端INPUT；第j个移位寄存器的上拉复位信号端RESET_PU连接第j+6个移位寄存器的信号输出端OUTPUT；i取1至M-3；j取1至M-6。此时可以看出的是，该种级联方式的栅极驱动电路，每个移位寄存器的上拉节点PU被延时3H复位，这样一来，可以使得每个移位寄存器的输出子电路延时工作3H，可以使得输出子电路通过时钟信号线所写入的低电平信号对信号输出端OUTPUT进行放电，缓解信号输出端OUTPUT下降沿的拖尾的现象。
另外，该种结构的栅极驱动电路还包括12个冗余移位寄存器，12个冗余移位寄存器中的第1至10个分别连接10条时钟信号线，第11和12个分别连接第1和2条时钟信号线；其中，第1至6个冗余移位寄存器的信号输出端OUTPUT分别连接第M-5至M个移位寄存器的上拉复位信号端RESET_PU；第7至12个冗余移位寄存器的信号输出端OUTPUT分别连接第1至6个所述冗余移位寄存器的上拉复位信号端RESET_PU。第M-2至M个移位寄存器的信号输出端OUTPUT分别连接第1至3个冗余移位寄存器的信号输入端INPUT；第h个冗余移位寄存器的信号输出端OUTPUT连接第h+3个冗余移位寄存器的信号输入端INPUT；其中，h取1至9。
如图10所示，当q＝7对该种情况下的移位寄存器进行描述；第1至3个移位寄存器的信号输入端INPUT响应于帧开启信号；第i个移位寄存器的信号输出端OUTPUT连接第i+3个移位寄存器的信号输入端INPUT；第j个移位寄存器的上拉复位信号端RESET_PU连接第j+7个移位寄存器的信号输出端OUTPUT；i取1至M-3；j取1至M-7。此时可以看出的是，该种级联方式的栅极驱动电路，每个移位寄存器的上拉节点PU被延时4H复位，这样一来，可以使得每个移位寄存器的输出子电路延时工作4H，可以使得输出子电路通过时钟信号线所写入的低电平信号对信号输出端OUTPUT进行放电，缓解信号输出端OUTPUT下降沿的拖尾的现象。
另外，该种结构的栅极驱动电路还包括14个冗余移位寄存器，14个冗余移位寄存器中的第1至10个分别连接10条时钟信号线，第11至14个分别连接第1至4条时钟信号线；其中，第1至7个冗余移位寄存器的信号输出端OUTPUT分别连接第M-6至M个移位寄存器的上拉复位信号端RESET_PU；第8至14个冗余移位寄存器的信号输出端OUTPUT分别连接第1至7个所述冗余移位寄存器的上拉复位信号端RESET_PU。第M-2至M个移位寄存器的信号输出端OUTPUT分别连接第1至3个冗余移位寄存器的信号输入端INPUT；第h个冗余移位寄存器的信号输出端OUTPUT连接第h+3个冗余移位寄存器的信号输入端INPUT；其中，h取1至11。
在另一个示例中，当时钟信号线的条数N为大于或者4的偶数，时钟信号的占空比为40％，时；p＝(N-2)/2；N/2＜q＜N-1；第1至(N-2)/2个移位寄存器的信号输入端INPUT响应于帧开启信号；第i个移位寄存器的信号输出端OUTPUT连接第i+(N-2)/2个移位寄存器的信号输入端INPUT；第j个移位寄存器的上拉复位信号端RESET_PU连接第j+q个移位寄存器的信号输出端OUTPUT；i取1至M-(N-2)/2；j取1至M-q。
另外，由于第M个移位寄存器(最后一级移位寄存器)的信号输出端OUTPUT连接第M-q个移位寄存器的上拉复位信号输出端OUTPUT，因此从第M-q+1个移位寄存器的上拉节点PU没有移位寄存器为之提供复位信号。按照上述推导，由于第M个移位寄存器的上拉复位信号端RESET_PU需要第M+q个移位寄存器的信号输出端OUTPUT提供上拉复位信号，同时还要保证第M+q个移位寄存器能够正常工作，故需要在原有的商机驱动电路结构的基础上增加2q个移位寄存器。为此，在一些实施例中，栅极驱动电路还包括2q个冗余移位寄存器，2q个冗余移位寄存器中每相邻的N个分别连接N条时钟信号线；其中，第1至q个冗余移位寄存器的信号输出端OUTPUT分别连接第M-q+1至M个移位寄存器的上拉复位信号端RESET_PU；第q+1至2q个冗余移位寄存器的信号输出端OUTPUT分别连接第1至q个所述冗余移位寄存器的上拉复位信号端RESET_PU。第M-(N-4)/2至M个移位寄存器的信号输出端OUTPUT分别连接第1至(N-2)/2个冗余移位寄存器的信号输入端INPUT；第h个冗余移位寄存器的信号输出端OUTPUT连接第h+(N-2)/2个冗余移位寄存器的信号输入端INPUT；其中，h取1至2q-(N-2)/2。
以下，以时钟信号线的条数N为10，时钟信号的占空比为40％为例进行说明。此时p＝4；5＜q＜9，也即q的取值可以为6、7、8；如图11和12所示，首先以q＝6对该种情况下的移位寄存器进行描述；第1至4个移位寄存器的信号输入端INPUT响应于帧开启信号；第i个移位寄存器的信号输出端OUTPUT连接第i+4个移位寄存器的信号输入端INPUT；第j个移位寄存器的上拉复位信号端RESET_PU连接第j+6个移位寄存器的信号输出端OUTPUT；i取1至M-4；j取1至M-6。此时可以看出的是，该种级联方式的栅极驱动电路，每个移位寄存器的上拉节点PU被延时2H复位，这样一来，可以使得每个移位寄存器的输出子电路延时工作2H，可以使得输出子电路通过时钟信号线所写入的低电平信号对信号输出端OUTPUT进行放电，缓解信号输出端OUTPUT下降沿的拖尾的现象。
另外，该种结构的栅极驱动电路还包括12个冗余移位寄存器，12个冗余移位寄存器中的第1至10个分别连接10条时钟信号线，第11和12个分别连接第1和2条时钟信号线；其中，第1至6个冗余移位寄存器的信号输出端OUTPUT分别连接第M-5至M个移位寄存器的上拉复位信号端RESET_PU；第7至12个冗余移位寄存器的信号输出端OUTPUT分别连接第1至6个所述冗余移位寄存器的上拉复位信号端RESET_PU。第M-3至M个移位寄存器的信号输出端OUTPUT分别连接第1至4个冗余移位寄存器的信号输入端INPUT；第h个冗余移位寄存器的信号输出端OUTPUT连接第h+4个冗余移位寄存器的信号输入端INPUT；其中，h取1至8。
同理，如图13所示，当q＝7对该种情况下的移位寄存器进行描述；第1至4个移位寄存器的信号输入端INPUT响应于帧开启信号；第i个移位寄存器的信号输出端OUTPUT连接第i+4个移位寄存器的信号输入端INPUT；第j个移位寄存器的上拉复位信号端RESET_PU连接第j+7个移位寄存器的信号输出端OUTPUT；i取1至M-4；j取1至M-7。此时可以看出的是，该种级联方式的栅极驱动电路，每个移位寄存器的上拉节点PU被延时3H复位，这样一来，可以使得每个移位寄存器的输出子电路延时工作3H，可以使得输出子电路通过时钟信号线所写入的低电平信号对信号输出端OUTPUT进行放电，缓解信号输出端OUTPUT下降沿的拖尾的现象。
另外，该种结构的栅极驱动电路还包括14个冗余移位寄存器，14个冗余移位寄存器中的第1至10个分别连接10条时钟信号线，第11至14个分别连接第1至4条时钟信号线；其中，第1至7个冗余移位寄存器的信号输出端OUTPUT分别连接第M-6至M个移位寄存器的上拉复位信号端RESET_PU；第8至14个冗余移位寄存器的信号输出端OUTPUT分别连接第1至7个所述冗余移位寄存器的上拉复位信号端RESET_PU。第M-3至M个移位寄存器的信号输出端OUTPUT分别连接第1至4个冗余移位寄存器的信号输入端INPUT；第h个冗余移位寄存器的信号输出端OUTPUT连接第h+4个冗余移位寄存器的信号输入端INPUT；其中，h取1至10。
如图14所示，当q＝8对该种情况下的移位寄存器进行描述；第1至4个移位寄存器的信号输入端INPUT响应于帧开启信号；第i个移位寄存器的信号输出端OUTPUT连接第i+4个移位寄存器的信号输入端INPUT；第j个移位寄存器的上拉复位信号端RESET_PU连接第j+8个移位寄存器的信号输出端OUTPUT；i取1至M-4；j取1至M-8。此时可以看出的是，该种级联方式的栅极驱动电路，每个移位寄存器的上拉节点PU被延时4H复位，这样一来，可以使得每个移位寄存器的输出子电路延时工作4H，可以使得输出子电路通过时钟信号线所写入的低电平信号对信号输出端OUTPUT进行放电，缓解信号输出端OUTPUT下降沿的拖尾的现象。
另外，该种结构的栅极驱动电路还包括16个冗余移位寄存器，16个冗余移位寄存器中的第1至10个分别连接10条时钟信号线，第11至16个分别连接第1至6条时钟信号线；其中，第1至8个冗余移位寄存器的信号输出端OUTPUT分别连接第M-7至M个移位寄存器的上拉复位信号端RESET_PU；第9至16个冗余移位寄存器的信号输出端OUTPUT分别连接第1至8个所述冗余移位寄存器的上拉复位信号端RESET_PU。第M-3至M个移位寄存器的信号输出端OUTPUT分别连接第1至4个冗余移位寄存器的信号输入端INPUT；第h个冗余移位寄存器的信号输出端OUTPUT连接第h+4个冗余移位寄存器的信号输入端INPUT；其中，h取1至12。
在另一个示例中，当时钟信号线的条数N为大于或者4的偶数，时钟信号的占空比为50％，时；p＝N/2；N/2+1＜q＜N；第1至N/2个移位寄存器的信号输入端INPUT响应于帧开启信号；第i个移位寄存器的信号输出端OUTPUT连接第i+N/2个移位寄存器的信号输入端INPUT；第j个移位寄存器的上拉复位信号端RESET_PU连接第j+q个移位寄存器的信号输出端OUTPUT；i取1至M-N/2；j取1至M-q。
另外，由于第M个移位寄存器(最后一级移位寄存器)的信号输出端OUTPUT连接第M-q个移位寄存器的上拉复位信号输出端OUTPUT，因此从第M-q+1个移位寄存器的上拉节点PU没有移位寄存器为之提供复位信号。按照上述推导，由于第M个移位寄存器的上拉复位信号端RESET_PU需要第M+q个移位寄存器的信号输出端OUTPUT提供上拉复位信号，同时还要保证第M+q个移位寄存器能够正常工作，故需要在原有的商机驱动电路结构的基础上增加2q个移位寄存器。为此，在一些实施例中，栅极驱动电路还包括2q个冗余移位寄存器，2q个冗余移位寄存器中每相邻的N个分别连接N条时钟信号线；其中，第1至q个冗余移位寄存器的信号输出端OUTPUT分别连接第M-q+1至M个移位寄存器的上拉复位信号端RESET_PU；第q+1至2q个冗余移位寄存器的信号输出端OUTPUT分别连接第1至q个所述冗余移位寄存器的上拉复位信号端RESET_PU。第M-(N-2)/2至M个移位寄存器的信号输出端OUTPUT分别连接第1至N/2个冗余移位寄存器的信号输入端INPUT；第h个冗余移位寄存器的信号输出端OUTPUT连接第h+N/2个冗余移位寄存器的信号输入端INPUT；其中，h取1至2q-N/2。
以下，以时钟信号线的条数N为10，时钟信号的占空比为50％为例进行说明。此时p＝5；6＜q＜10，也即q的取值可以为7、8、9；如图15和16所示，首先以q＝7对该种情况下的移位寄存器进行描述；第1至5个移位寄存器的信号输入端INPUT响应于帧开启信号；第i个移位寄存器的信号输出端OUTPUT连接第i+5个移位寄存器的信号输入端INPUT；第j个移位寄存器的上拉复位信号端RESET_PU连接第j+7个移位寄存器的信号输出端OUTPUT；i取1至M-5；j取1至M-7。此时可以看出的是，该种级联方式的栅极驱动电路，每个移位寄存器的上拉节点PU被延时2H复位，这样一来，可以使得每个移位寄存器的输出子电路延时工作2H，可以使得输出子电路通过时钟信号线所写入的低电平信号对信号输出端OUTPUT进行放电，缓解信号输出端OUTPUT下降沿的拖尾的现象。
另外，该种结构的栅极驱动电路还包括14个冗余移位寄存器，14个冗余移位寄存器中的第1至10个分别连接10条时钟信号线，第11至14个分别连接第1至4条时钟信号线；其中，第1至7个冗余移位寄存器的信号输出端OUTPUT分别连接第M-6至M个移位寄存器的上拉复位信号端RESET_PU；第8至14个冗余移位寄存器的信号输出端OUTPUT分别连接第1至7个所述冗余移位寄存器的上拉复位信号端RESET_PU。第M-4至M个移位寄存器的信号输出端OUTPUT分别连接第1至5个冗余移位寄存器的信号输入端INPUT；第h个冗余移位寄存器的信号输出端OUTPUT连接第h+5个冗余移位寄存器的信号输入端INPUT；其中，h取1至9。
同理，如图17所示，当q＝8对该种情况下的移位寄存器进行描述；第1至5个移位寄存器的信号输入端INPUT响应于帧开启信号；第i个移位寄存器的信号输出端OUTPUT连接第i+5个移位寄存器的信号输入端INPUT；第j个移位寄存器的上拉复位信号端RESET_PU连接第j+8个移位寄存器的信号输出端OUTPUT；i取1至M-5；j取1至M-8。此时可以看出的是，该种级联方式的栅极驱动电路，每个移位寄存器的上拉节点PU被延时3H复位，这样一来，可以使得每个移位寄存器的输出子电路延时工作3H，可以使得输出子电路通过时钟信号线所写入的低电平信号对信号输出端OUTPUT进行放电，缓解信号输出端OUTPUT下降沿的拖尾的现象。
另外，该种结构的栅极驱动电路还包括16个冗余移位寄存器，16个冗余移位寄存器中的第1至10个分别连接10条时钟信号线，第11至16个分别连接第1至6条时钟信号线；其中，第1至8个冗余移位寄存器的信号输出端OUTPUT分别连接第M-7至M个移位寄存器的上拉复位信号端RESET_PU；第9至16个冗余移位寄存器的信号输出端OUTPUT分别连接第1至8个所述冗余移位寄存器的上拉复位信号端RESET_PU。第M-4至M个移位寄存器的信号输出端OUTPUT分别连接第1至5个冗余移位寄存器的信号输入端INPUT；第h个冗余移位寄存器的信号输出端OUTPUT连接第h+5个冗余移位寄存器的信号输入端INPUT；其中，h取1至11。
如图18所示，当q＝9对该种情况下的移位寄存器进行描述；第1至5个移位寄存器的信号输入端INPUT响应于帧开启信号；第i个移位寄存器的信号输出端OUTPUT连接第i+5个移位寄存器的信号输入端INPUT；第j个移位寄存器的上拉复位信号端RESET_PU连接第j+9个移位寄存器的信号输出端OUTPUT；i取1至M-9；j取1至M-9。此时可以看出的是，该种级联方式的栅极驱动电路，每个移位寄存器的上拉节点PU被延时4H复位，这样一来，可以使得每个移位寄存器的输出子电路延时工作4H，可以使得输出子电路通过时钟信号线所写入的低电平信号对信号输出端OUTPUT进行放电，缓解信号输出端OUTPUT下降沿的拖尾的现象。
另外，该种结构的栅极驱动电路还包括18个冗余移位寄存器，18个冗余移位寄存器中的第1至10个分别连接10条时钟信号线，第11至18个分别连接第1至8条时钟信号线；其中，第1至9个冗余移位寄存器的信号输出端OUTPUT分别连接第M-8至M个移位寄存器的上拉复位信号端RESET_PU；第10至18个冗余移位寄存器的信号输出端OUTPUT分别连接第1至9个所述冗余移位寄存器的上拉复位信号端RESET_PU。第M-4至M个移位寄存器的信号输出端OUTPUT分别连接第1至5个冗余移位寄存器的信号输入端INPUT；第h个冗余移位寄存器的信号输出端OUTPUT连接第h+5个冗余移位寄存器的信号输入端INPUT；其中，h取1至13。
第二方面，本发明实施例提供一种显示面板，其包括上述的栅极驱动电路，包括上述的栅极驱动电路。由于包括上述的栅极驱动电路，故其信号输出端OUTPUT所输出的信号的拖尾现象得到缓解。
该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
当然，本实施例的显示装置中还可以包括其他常规结构，如电源单元、显示驱动单元等。可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (10)

1.一种栅极驱动电路，其包括M个移位寄存器和N条时钟信号线；所述M个移位寄存器中每相邻的N个分别连接N条所述时钟信号线；其中，N为大于或者等于4的偶数；M为大于或者等于N的整数；其中，
所述M个移位寄存器中的每个至少包括输入子电路、输出子电路、上拉复位子电路；所述输入子电路响应于信号输入端所输入的输入信号，并将所述输入信号写入上拉节点；所述输出子电路响应于所述上拉节点的电位，并通过时钟信号端所输入的时钟信号通过信号输出端输出；所述上拉复位子电路响应于上拉复位信号端所输入的上拉复位信号，并通过非工作电平信号对所述上拉节点的电位进行复位；
第i个所述移位寄存器的信号输出端连接第i+p个所述移位寄存器的信号输入端；(N-4)/2≤p≤N/2；i取1至M-p；
第j个所述移位寄存器的上拉复位信号端连接第j+q个所述移位寄存器的信号输出端；1≤q-p≤N/2；j取1至M-q。
2.根据权利要求1所述的栅极驱动电路，其中，每个所述移位寄存器还包括输出复位子电路；所述输出复位子电路响应于输出复位信号端所输入的输出复位信号，并通过非工作电平信号将所述信号输出端进行复位。
3.根据权利要求2所述的栅极驱动电路，其中，第k个所述移位寄存器的输出复位信号端连接第k+p个所述移位寄存器的信号输出端；k取1至M-p。
4.根据权利要求1-3中任一项所述的栅极驱动电路，其中，当所述时钟信号线的占空比为30％，N≥6时；p＝(N-4)/2。
5.根据权利要求4所述的栅极驱动电路，其中，第1至(N-4)/2个所述移位寄存器的信号输入端响应于帧开启信号；
所述栅极驱动电路还包括2q个冗余移位寄存器，2q个所述冗余移位寄存器中每相邻的N个分别连接N条时钟信号线；其中，
第1至q个所述冗余移位寄存器的信号输出端分别连接第M-q+1至M个所述移位寄存器的上拉复位信号端；
第q+1至2q个所述冗余移位寄存器的信号输出端分别连接第1至q个所述冗余移位寄存器的上拉复位信号端；
第M-(N-6)/2至M个所述移位寄存器的信号输出端分别连接第1至(N-4)/2个所述冗余移位寄存器的信号输入端；第h个所述冗余移位寄存器的信号输出端连接第h+(N-4)/2个所述冗余移位寄存器的信号输入端；其中，h取1至2q-(N-4)/2。
6.根据权利要求1-3中任一项所述的栅极驱动电路，其中，当所述时钟信号线的占空比为40％，N≥4时；p＝(N-2)/2。
7.根据权利要求6所述的栅极驱动电路，其中，第1至(N-2)/2个所述移位寄存器的信号输入端响应于帧开启信号；
所述栅极驱动电路还包括2q个冗余移位寄存器，2q个所述冗余移位寄存器中每相邻的N个分别连接N条所述时钟信号线；其中，
第1至q个所述冗余移位寄存器的信号输出端分别连接第M-q+1至M个所述移位寄存器的上拉复位信号端；
第q+1至2q个所述冗余移位寄存器的信号输出端分别连接第1至q个所述冗余移位寄存器的上拉复位信号端；
第M-(N-4)/2至M个所述移位寄存器的信号输出端分别连接第1至(N-2)/2个所述冗余移位寄存器的信号输入端；第h个所述冗余移位寄存器的信号输出端连接第h+(N-2)/2个所述冗余移位寄存器的信号输入端；其中，h取1至2q-(N-2)/2。
8.根据权利要求1-3中任一项所述的栅极驱动电路，其中，当所述时钟信号线的占空比为40％，N≥4时；p＝N/2。
9.根据权利要求8所述的栅极驱动电路，其中，第1至N/2个所述移位寄存器的信号输入端响应于帧开启信号；
所述栅极驱动电路还包括2q个冗余移位寄存器，2q个所述冗余移位寄存器中每相邻的N个分别连接N条所述时钟信号线；其中，
第1至q个所述冗余移位寄存器的信号输出端分别连接第M-q+1至M个所述移位寄存器的上拉复位信号端；
第q+1至2q个所述冗余移位寄存器的信号输出端分别连接第1至q个所述冗余移位寄存器的上拉复位信号端；
第M-(N-2)/2至M个所述移位寄存器的信号输出端分别连接第1至N/2个所述冗余移位寄存器的信号输入端；第h个所述冗余移位寄存器的信号输出端连接第h+N/2个所述冗余移位寄存器的信号输入端；其中，h取1至2q-N/2。
10.一种显示面板，其包括权利要求1-9中任一项所述的栅极驱动电路。
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