KR101573460B1 - 게이트 구동회로 - Google Patents

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Abstract

복수의 스테이지들이 서로 종속적으로 연결되어 복수의 게이트 신호들을 출력하는 게이트 구동회로에서, 각 스테이지는 제1 노드, 출력부, 제1 홀딩부 및 제2 홀딩부를 포함한다. 제1 노드는 수직개시신호 또는 상기 각 스테이지의 이전 스테이지 중 어느 한 스테이지의 캐리 신호에 응답하여 하이 전압으로 전환된다. 출력부는 제1 노드의 하이 전압에 응답하여 제1 클럭 신호를 게이트 신호로서 출력 단자에 출력한다. 제1 홀딩부는 각 스테이지의 다음 스테이지 중 어느 하나의 스테이지에서 출력된 게이트 신호에 응답하여 출력 단자에 제1 로우 전압을 인가한다. 제2 홀딩부는 각 스테이지의 다음 스테이지 중 어느 하나의 스테이지 이후의 스테이지 중 어느 하나의 스테이지에서 출력된 게이트 신호에 응답하여 제1 노드에 제1 로우 전압 보다 낮은 제2 로우 전압을 인가한다.
ASG, 게이트, 고온 노이즈, 누설 전류

Description

게이트 구동회로{GATE DRIVING CIRCUIT}
본 발명은 게이트 구동회로에 관한 것으로, 보다 상세하게는 구동 신뢰성을 향상시키기 위한 게이트 구동회로에 관한 것이다.
최근 들어 표시장치용 패널 모듈의 제조 원가를 절감하고 전체 사이즈를 줄이기 위하여 패널의 표시 영역에 위치하는 스위칭 소자 형성 공정 진행시 패널의 주변 영역에 게이트 구동회로를 동시에 형성하는 이른바 ASG(Amorphous Silicon Gate) 기술이 적용되고 있다.
또한, 최근에는 패널의 소비 전력을 줄이기 위하여 게이트 구동회로 구성하는 트랜지스터들의 사이즈를 줄이기 위해 노력하고 있다. 미세 공정의 발달로 상기 트랜지스터들의 미세화가 가능해지고 있다. 이와 같이 상기 트랜지스터들의 사이즈를 줄이는 경우 낮은 전압으로도 구동할 수 있어 소비 전력을 줄일 수 있다.
그러나, 상기 트랜지스터들이 사이즈가 작아지면 누설 전류가 발생하여 고온 노이즈를 유발하게 된다. 즉, 상기 게이트 구동회로를 고온에서 구동할 경우에 게이트 오프 신호 구간에 비정상적인 게이트 온 신호가 나타나는 노이즈 불량이 발생하게 된다.
이에 본 발명의 기술적 과제는 이러한 점에 착안한 것으로, 본 발명의 목적은 구동 신뢰성을 향상시키기 위한 게이트 구동회로를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위하여 일 실시예에 따른 복수의 스테이지들이 서로 종속적으로 연결되어 복수의 게이트 신호들을 출력하는 게이트 구동회로에서, 각 스테이지는 제1 노드, 출력부, 제1 홀딩부 및 제2 홀딩부를 포함한다. 상기 제1 노드는 수직개시신호 또는 상기 각 스테이지의 이전 스테이지 중 어느 한 스테이지의 캐리 신호에 응답하여 하이 전압으로 전환된다. 상기 출력부는 상기 제1 노드의 하이 전압에 응답하여 제1 클럭 신호를 게이트 신호로서 출력 단자에 출력한다. 상기 제1 홀딩부는 상기 각 스테이지의 다음 스테이지 중 어느 하나의 스테이지에서 출력된 게이트 신호에 응답하여 상기 출력 단자에 제1 로우 전압을 인가한다. 상기 제2 홀딩부는 상기 각 스테이지의 상기 다음 스테이지 중 상기 어느 하나의 스테이지 이후의 스테이지 중 어느 하나의 스테이지에서 출력된 게이트 신호에 응답하여 상기 제1 노드에 상기 제1 로우 전압 보다 낮은 제2 로우 전압을 인가한다.
본 발명의 실시예에서, 상기 각 스테이지는 상기 출력 단자에 게이트 신호를 출력할 때 상기 제2 로우 전압이 인가되도록 구성되는 제2 노드를 더 포함하며, 상기 제1 노드는 상기 제2 노드의 전압에 기초하여 상기 제2 로우 전압이 인가되도록 구성될 수 있다.
본 발명의 실시예에서, 상기 제2 노드는 상기 각 스테이지의 상기 이전 스테이지 중 상기 어느 한 스테이지의 캐리 신호가 상기 각 스테이지에 인가될 때 상기 제2 로우 전압이 더 인가되도록 구성될 수 있다.
본 발명의 실시예에서, 상기 제1 노드는 상기 출력 단자에 게이트 신호가 출력될 때에 부트스트랩되고, 부트스트랩 직후에 상기 제1 로우 전압이 인가되며, 상기 다음 스테이지 중 상기 어느 하나의 스테이지 이후의 스테이지 중 어느 하나의 스테이지에서 출력된 게이트 신호에 응답하여 상기 제2 로우 전압이 인가된다.
본 발명의 실시예에서, 상기 제1 노드의 하이 전압에 응답하여 상기 제1 클럭 신호를 캐리 신호로서 캐리 단자에 출력하는 캐리부를 더 포함하며, 상기 캐리 단자는 상기 제2 노드의 하이 전압에 응답하여 상기 제2 로우 전압이 인가된다.
본 발명의 실시예에서, 상기 캐리부는 상기 캐리 단자에 하이 전압이 인가될 때 더 턴-온 되도록 구성될 수 있다.
본 발명의 실시예에서, 캐리부는 상기 출력 단자에 하이 전압이 인가될 때 더 턴-온 되도록 구성될 수 있다.
상기한 본 발명의 목적을 실현하기 위하여 다른 실시예에 따른 복수의 스테이지들이 서로 종속적으로 연결되어 복수의 게이트 신호들을 출력하는 게이트 구동회로에서, 각 스테이지는 제1 노드, 출력부, 제1 홀딩부 및 제2 홀딩부를 포함한다. 상기 제1 노드는 수직개시신호 또는 상기 각 스테이지의 이전 스테이지 중 어느 한 스테이지의 캐리 신호에 응답하여 하이 전압으로 전환된다. 상기 출력부는 상기 제1 노드의 하이 전압에 응답하여 제1 클럭 신호를 게이트 신호로서 출력 단자에 출력한다. 상기 제1 홀딩부는 상기 각 스테이지의 다음 스테이지 중 어느 하나의 스테이지에서 출력된 캐리 신호에 응답하여 상기 출력 단자에 상기 제1 로우 전압을 인가한다. 상기 제2 홀딩부는 상기 각 스테이지의 상기 다음 스테이지 중 상기 어느 하나의 스테이지 이후의 스테이지 중 어느 하나의 스테이지에서 출력된 게이트 신호에 응답하여 상기 제1 노드에 상기 제1 로우 전압 보다 낮은 제2 로우 전압을 인가한다.
상기한 본 발명의 목적을 실현하기 위하여 또 다른 실시예에 따른 복수의 스테이지들이 서로 종속적으로 연결되어 복수의 게이트 신호들을 출력하는 게이트 구동회로에서, 각 스테이지는 제1 노드, 출력부, 제1 홀딩부 및 제2 홀딩부를 포함한다. 상기 제1 노드는 수직개시신호 또는 상기 각 스테이지의 이전 스테이지 중 어느 한 스테이지의 캐리 신호에 응답하여 하이 전압으로 전환된다. 상기 출력부는 상기 제1 노드의 하이 전압에 응답하여 제1 클럭 신호를 게이트 신호로서 출력 단자에 출력한다. 상기 제1 홀딩부는 상기 각 스테이지의 다음 스테이지 중 어느 하나의 스테이지에서 출력된 게이트 신호에 응답하여 상기 출력 단자에 상기 제1 로우 전압을 인가한다. 상기 제2 홀딩부는 상기 각 스테이지의 상기 다음 스테이지 중 상기 어느 하나의 스테이지 이후의 스테이지 중 어느 하나의 스테이지에서 출력된 게이트 신호에 응답하여 상기 제1 노드에 다이나믹 로우 전압을 인가하며, 상기 다이나믹 로우 전압은 상기 제1 로우 전압 및 상기 제1 로우 전압보다 낮은 제2 로우 전압을 선택적으로 가진다.
상기한 본 발명의 목적을 실현하기 위하여 더욱 다른 실시예에 따른 복수의 스테이지들이 서로 종속적으로 연결되어 복수의 게이트 신호들을 출력하는 게이트 구동회로에서, 각 스테이지는 제1 노드, 출력부, 제1 홀딩부 및 제2 홀딩부를 포함한다. 상기 제1 노드는 수직개시신호 또는 상기 각 스테이지의 이전 스테이지 중 어느 한 스테이지의 캐리 신호에 응답하여 하이 전압으로 전환된다. 상기 출력부는 상기 제1 노드의 하이 전압에 응답하여 제1 클럭 신호를 게이트 신호로서 출력 단자에 출력한다. 상기 제1 홀딩부는 상기 각 스테이지의 다음 스테이지 중 어느 하나의 스테이지에서 출력된 캐리 신호에 응답하여 상기 출력 단자에 상기 제1 로우 전압을 인가한다. 상기 제2 홀딩부는 상기 각 스테이지의 상기 다음 스테이지 중 상기 어느 하나의 스테이지 이후의 스테이지 중 어느 하나의 스테이지에서 출력된 게이트 신호에 응답하여 상기 제1 노드에 다이나믹 로우 전압을 인가하며, 상기 다이나믹 로우 전압은 상기 제1 로우 전압 및 상기 제1 로우 전압보다 낮은 제2 로우 전압을 선택적으로 가진다.
이러한 게이트 구동회로에 의하면, 게이트 신호가 로우 전압으로 유지되는 구간 동안 출력부의 제어단에 네가티브 전압을 인가함으로써 고온 노이즈를 제거할 수 있다. 따라서 게이트 구동회로의 장시간 구동 신뢰성을 향상시킬 수 있다.
이하, 도면들을 참조하여 본 발명의 표시 장치의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 고안의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 고안이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 표시 장치를 도시한 평면도이다.
도 1을 참조하면, 본 발명의 실시예 1에 따른 표시 장치는 표시 패널(100), 게이트 구동회로(200), 데이터 구동회로(300) 및 인쇄회로기판(400)을 포함한다.
상기 표시 패널(100)은 표시 영역(DA)과 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)으로 이루어질 수 있다.
상기 표시 영역(DA)에는 서로 교차하는 게이트 라인(GL)들, 데이터 라인(DL)들 및 복수개의 화소부가 형성된다. 각 화소부(P)는 게이트 라인(GL) 및 데이터 라인(DL)에 전기적으로 연결된 스위칭 소자(TFT)와, 상기 스위칭 소자(TFT)와 전기적으로 연결된 액정 커패시터(CLC) 및 스토리지 커패시터(CST)를 포함한다. 상기 액정 커패시터(CLC)의 공통 전극에는 공통 전압(Vcom)이 인가되고, 상기 스토리지 커패시터(CST)의 공통 전극에는 스토리지 공통 전압(Vst)이 인가된다. 본 실시예에서는 상기 각 화소부가 상기 스토리지 커패시터를 구비하는 것으로 기재하고 있지만, 상기 스토리지 커패시터는 생략될 수도 있다.
상기 주변 영역(PA)은 상기 데이터 라인(DL)들의 일단부를 포함하는 제1 주변 영역(PA1)과 상기 게이트 라인(GL)들의 일단부를 포함하는 제2 주변 영역(PA2) 을 포함한다.
상기 데이터 구동회로(300)는 상기 제1 주변 영역(PA1)에 배치된다. 상기 데이터 라인(DL)들에 데이터 신호들을 출력하는 데이터 구동칩(310)과, 상기 데이터 구동칩(310)이 실장되는 연성인쇄회로기판(320)을 포함한다. 상기 연성인쇄회로기판(320)은 일단이 상기 표시 패널(100)의 상기 제1 주변 영역(PA1)에 연결되고, 타단이 상기 인쇄회로기판(400)에 연결된다. 상기 연성인쇄회로기판(320)은 상기 인쇄회로기판(400)과 상기 표시 패널(100)을 전기적으로 연결한다.
한편, 본 실시예에서는 상기 데이터 구동칩(310)이 상기 연성인쇄회로기판(320) 상에 실장되는 것을 예로 들어 설명하였으나 이에 한정되는 것은 아니다. 즉 상기 데이터 구동칩(310)은 상기 표시 패널(100)에 직접 실장 되거나, 또는 상기 표시 패널(100)의 상기 제1 주변 영역(PA1)에 집적될 수 있음은 물론이다.
상기 게이트 구동회로(200)는 상기 표시 패널(100)의 상기 제2 주변 영역(PA2)에 집적되는 집적회로이며, 복수의 스테이지들이 서로 종속적으로 연결된 쉬프트 레지스터로 이루어져 상기 게이트 라인(GL)들에 게이트 신호를 순차적으로 출력한다.
도 2는 도 1에 도시된 게이트 구동회로의 블록도이다.
도 1 및 도 2를 참조하면, 상기 게이트 구동회로(200)는 서로 종속적으로 연결된 복수의 스테이지들(SRC1 ~ SRCd2)로 이루어진 쉬프트 레지스터를 포함한다. 상기 복수의 스테이지들(SRC1 ~ SRCd2)은 n개의 구동 스테이지들(SRC1 ~ SRCn)과 2개의 더미 스테이지(SRCd1, SRCd2)를 포함할 수 있다. 상기 n개의 구동 스테이지 들(SRC1 ~ SRCn)은 n개의 게이트 라인들(G1 ~ Gn)과 각각 연결되어 상기 게이트 라인들(G1 ~ Gn)에 게이트 신호들을 순차적으로 출력한다. 또한, 상기 더미 스테이지(SRCd1, SRCd2)는 마지막 구동 스테이지(SRCn)의 후단에 순차적으로 연결되어 있다. 다만, 상기 더미 스테이지(SRCd1, SRCd2)의 위치 및 개수는 당업자의 설계 의도에 따라 변경될 수도 있다.
각 구동 스테이지 및 상기 제1 더미 스테이지(SRCd1)는 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력 단자(IN3), 제1 전압 단자(VT1), 제2 전압 단자(VT2), 캐리 단자(CR) 및 출력 단자(OUT)를 포함할 수 있다. 또한, 제2 더미 스테이지(SRCd2)는 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제1 전압 단자(VT1), 제2 전압 단자(VT2), 캐리 단자(CR) 및 출력 단자(OUT)를 포함할 수 있다.
제1 및 제2 클럭단자(CK1, CK2)는 서로 반대되는 위상을 갖는 제1 클럭 신호(CK) 및 제2 클럭 신호(CKB)를 수신한다. 예를 들면, 홀수 번째 스테이지(SRC1, SRC3,...)의 제1 클럭 단자(CK1)는 제1 클럭 신호(CK)를 수신하고, 제2 클럭 단자(CK2)는 제2 클럭 신호(CKB)를 수신한다. 짝수 번째 스테이지(SRC2, SRC4,...)의 제1 클럭 단자(CK1)는 제2 클럭 신호(CKB)를 수신하고, 제2 클럭 단자(CK2)는 제1 클럭 신호(CK)를 수신한다.
제1 입력 단자(IN1)는 수직개시신호(STV) 또는 이전 스테이지의 캐리 신호를 수신한다. 예를 들면, 첫 번째 구동 스테이지인 제1 구동 스테이지(SRC1)의 제1 입 력 단자(IN1)는 수직개시신호(STV)를 수신하고, 상기 제1 구동 스테이지(SRC1)를 제외한 나머지 스테이지들(SRC2 ~ SRCd2)의 제1 입력 단자(IN1)는 이전 스테이지의 캐리 신호를 수신한다.
제2 입력 단자(IN2)는 해당 스테이지 이후의 스테이지 중, 어느 하나의 스테이지의 게이트 신호 또는 수직개시신호(STV)를 수신한다. 예를 들면, 제1 내지 제n 구동 스테이지(SRC1 ~ SRCn) 및 제1 더미 스테이지(SRCd1)의 제2 입력 단자(IN2)는 다음 스테이지(SRC2 ~ SRCd2)의 게이트 신호를 수신하고, 상기 제2 더미 스테이지(SRCd2)의 제2 입력 단자(IN2)는 상기 수직개시신호(STV)를 수신한다.
제3 입력 단자(IN3)는 해당 스테이지의 제2 입력 단자(IN2)로 게이트 신호를 출력하는 스테이지 이후의 스테이지 중 어느 하나의 스테이지의 출력 단자(OUT)로부터 출력되는 게이트 신호를 수신한다. 예를 들면, k 번째 구동 스테이지의 제2 입력단자(IN2)가 k+1 번째 구동 스테이지의 게이트 신호를 수신하는 경우에, k 번째 구동 스테이지의 제3 입력 단자(IN3)는 k+2 번째 스테이지의 게이트 신호를 수신할 수 있다. 또한, 상기 제1 더미 스테이지(SRCd1)의 제3 입력 단자(IN3)는 상기 수직개시신호(STV)를 수신할 수 있다.
제1 전압 단자(VT1)는 제1 로우 전압(VSS1)을 수신한다. 상기 제1 로우 전압은 쉬프트 레지스터에서, 논리값 “0”, 즉 로우 전압에 대응되는 전압값이다. 상기 제1 로우 전압(VSS1)은 약 -6V일 수 있다.
제2 전압 단자(VT2)는 상기 제1 로우 전압(VSS1) 보다 낮은 제2 로우 전압(VSS2)을 수신한다. 상기 제2 로우 전압(VSS2)은 약 -11V이다.
캐리 단자(CR)는 해당 스테이지 이후에 배치된 스테이지 중 어느 하나의 스테이지의 제1 입력 단자(IN1)와 전기적으로 연결되어 그 제1 입력 단자(IN1)로 캐리 신호를 출력한다.
출력 단자(OUT)는 해당하는 게이트 라인과 전기적으로 연결되어 상기 해당 게이트 라인에 게이트 신호를 출력한다. 출력 단자(OUT)는 이전 스테이지 중 어느 하나의 제2 입력 단자(IN2)와 전기적으로 연결되어, 게이트 신호를 상기 이전 스테이지 중 어느 하나의 제1 입력 단자(IN1)에 제공한다.
도 3은 도 2에 도시된 스테이지에 대한 예시적인 회로도이다. 도 4는 도 3에 도시된 스테이지의 입출력신호 파형도이다.
도 3 및 도 4를 참조하면, 제m 스테이지(SRCm)는 입력부, 출력부(210) 및 홀딩부를 포함할 수 있다. 상기 입력부는 제1 입력신호를 인가받는 제1 입력 단자(IN1), 제2 입력신호를 인가받는 제2 입력 단자(IN2) 및 제3 입력신호를 인가받는 제3 입력 단자(IN3)를 포함할 수 있다. 여기서, 제1 입력신호는 이전 스테이지 중 어느 하나, 예를 들어, 제m-1 스테이지(SRCm-1)의 캐리 신호(CRm-1) 또는 수직개시신호(STV)이고, 상기 제2 입력신호는 이후 스테이지 중 어느 하나, 예를 들어, 제m+1 스테이지(SRCm+1)의 게이트 신호(Gm+1)이며, 상기 제3 입력신호는 해당 스테이지에 상기 제2 입력신호를 출력하는 스테이지의 이후 스테이지 중 어느 하나, 예를 들어, 제m 스테이지에서 제2 입력신호로서 제m+1 스테이지의 출력 신호를 수신하는 경우에, 제m+2 스테이지(SRCm+2)의 게이트 신호(Gm+2)일 수 있다.
상기 출력부(210)는 제1 트랜지스터(T1)를 포함한다. 상기 제1 트랜지스 터(T1)는 드레인 전극이 제1 클럭 단자(CK1)에 연결되고, 게이트 전극이 제1 노드(Q) 에 연결되며, 소스 전극이 상기 출력 단자(OUT)에 연결된다. 상기 제1 노드(Q)는 캐리 신호에 의하여 "하이" 레벨로 승압된다. 상기 제1 노드(Q)가 "하이" 레벨로 승압된 후, 일단이 상기 제1 트랜지스터(T1)의 게이트 전극에 연결되고, 타단이 상기 제1 트랜지스터(T1)의 드레인 전극에 연결된 제1 커패시터(C1)가 충전된다. 상기 출력부(210)의 제1 트랜지스터(T1)는 상기 제1 노드(Q)의 신호에 의하여 턴-온된 후, 상기 제1 클럭 단자(CK1)에 인가되는 상기 제1 클럭 신호(CK)를 게이트 신호로서 출력할 수 있다.
상기 제m 스테이지(SRCm)는 상기 출력부(210)를 턴-온 또는 턴-오프로 스위칭하는 출력 구동부를 더 포함할 수 있다. 예를 들면, 상기 출력 구동부는 상기 제m-1 스테이지(SRCm-1)의 캐리 신호(CRm-1) 또는 수직개시신호(STV)에 응답하여 상기 출력부(210)를 턴-온 시키고, 상기 제m+1 스테이지(SRCm+1)의 게이트 신호(Gm+1)에 응답하여 상기 출력부(210)를 턴-오프 시키도록 구성될 수 있다. 상기 출력 구동부는 버퍼부(220), 충전부(230) 및 방전부(240)를 포함할 수 있다.
상기 버퍼부(220)는 제4 트랜지스터(T4)를 포함한다. 상기 제4 트랜지스터(T4)는 게이트 전극 및 드레인 전극이 제1 입력 단자(IN1)에 공통으로 연결되고, 소스 전극이 상기 제1 노드(Q)에 연결된다.
상기 충전부(230)는 제1 전극이 상기 제1 노드(Q)에 연결되고, 제2 전극이 출력 단자(OUT)에 연결된 제1 커패시터(C1)를 포함한다. 상기 충전부(230)는 상기 제1 입력 단자(IN1)로부터 상기 제1 노드(Q)에 인가되는 상기 제1 입력신호의 하이 전압에 의하여 충전되어, 상기 제1 노드(Q)를 하이 레벨로 유지시킨다. 상기 제1 커패시터(C1)는 상기 제1 트랜지스터(T1)의 기생 커패시턴스로 구현될 수도 있다.
상기 방전부(240)는 제9 트랜지스터(T9)를 포함한다. 상기 제9 트랜지스터(T9)는 게이트 전극이 상기 제2 입력 단자(IN2)에 연결되고, 소스 전극이 상기 제1 전압 단자(VT1)에 연결되며, 드레인 전극이 상기 제1 노드(Q)에 연결된다.
상기 제m-1 스테이지(SRCm-1)의 캐리 신호(CRm-1)에 응답하여 상기 제4 트랜지스터(T4)가 턴-온 되면, 상기 캐리 신호(CRm-1)가 상기 제1 노드(Q)에 인가되어 상기 충전부(230)가 충전된다. 이 후, 상기 충전부(230)가 상기 제1 트랜지스터(T1)의 문턱전압 이상으로 충전되고 상기 제1 클럭 단자(CK1)에 상기 제1 클럭 신호(CK)의 하이 전압이 수신되면 상기 제1 트랜지스터(T1)가 부트스트랩(Bootstrap) 된다. 즉, 상기 제1 트랜지스터(T1)의 게이트 전극과 연결된 상기 제1 노드(Q)는 제1 전압(V1)에서 부스팅 전압(VBT)으로 부스팅 된다. 상기 출력부(210)는 상기 제1 노드(Q)에 상기 부스팅 전압(VBT)이 인가되는 구간 동안 상기 제1 클럭 신호(CK)의 하이 전압을 제m 게이트 신호(Gm)로서 출력한다.
이 후, 상기 제2 입력신호의 하이 레벨에 응답하여 상기 제9 트랜지스터(T9)가 턴-온 되면, 상기 충전부(230)가 상기 제1 전압 단자(VT1)에 인가되는 제1 로우 전압(VSS1)이 상기 제1 노드(Q)에 인가되고, 상기 충전부(230)가 상기 제1 트랜지스터(T1)의 문턱전압 이하로 방전되어 상기 제1 트랜지스터(T1)가 턴-오프 된다.
상기 홀딩부는 제1 홀딩부(251), 제2 홀딩부(252), 제3 홀딩부(253), 제4 홀딩부(254) 및 제5 홀딩부(255)를 포함할 수 있다.
상기 제1 홀딩부(251)는 제2 트랜지스터(T2)를 포함한다. 상기 제2 트랜지스터(T2)는 게이트 전극이 상기 제2 입력 단자(IN2)에 연결되고, 소스 전극이 상기 제1 전압 단자(VT1)에 연결되며, 드레인 전극이 상기 출력 단자(OUT)에 연결된다. 상기 제1 홀딩부(251)는 상기 제2 입력 단자(IN2)에 인가되는 제m+1 스테이지(SRCm+1)의 게이트 신호(Gm+1)에 응답하여 상기 출력 단자(OUT)의 전압을 상기 제1 로우 전압(VSS1)으로 풀다운 시킨다.
상기 제2 홀딩부(252)는 제10 트랜지스터(T10)를 포함한다. 상기 제10 트랜지스터(T10)는 게이트 전극이 제2 노드(N)에 연결되고, 소스 전극이 상기 제2 전압 단자(VT2)에 연결되며, 드레인 전극이 상기 제1 노드(Q)에 연결된다. 상기 제2 홀딩부(252)는 상기 제2 노드(N)의 신호에 응답하여 상기 제1 노드(Q)의 전압을 상기 제2 전압 단자(VT2)에 인가되는 제2 로우 전압(VSS2)으로 유지시킨다.
상기 제3 홀딩부(253)는 제3 트랜지스터(T3)를 포함한다. 상기 제3 트랜지스터(T3)는 게이트 전극이 상기 제2 노드(N)에 연결되고, 소스 전극이 상기 제1 전압 단자(VT1)에 연결되며, 드레인 전극이 상기 출력 단자(OUT)에 연결된다. 상기 제3 홀딩부(253)는 상기 제2 노드(N)에 인가된 하이 전압에 응답하여 상기 출력 단자(OUT)의 전압을 상기 제1 로우 전압(VSS1)으로 유지시킨다.
상기 제4 홀딩부(254)는 제5 트랜지스터(T5)를 포함한다. 상기 제5 트랜지스터(T5)는 게이트 전극이 제2 클럭 단자(CK2)에 연결되고, 소스 전극이 상기 제1 전압 단자(VT1)에 연결되며, 드레인 전극이 상기 출력 단자(OUT)에 연결된다. 상기 제4 홀딩부(254)는 상기 제2 클럭 단자(CK2)로 인가되는 제2 클럭 신호(CKB)에 응 답하여 상기 출력 단자(OUT)의 전압을 상기 제1 로우 전압(VSS1)으로 유지시킨다.
상기 제5 홀딩부(255)는 제6 트랜지스터(T6)를 포함한다. 상기 제6 트랜지스터(T11)는 게이트 전극이 제3 입력 단자(IN3)에 연결되고, 소스 전극이 상기 제2 전압 단자(VT2)에 연결되며, 드레인 전극이 상기 제1 노드(Q)에 연결된다. 상기 제5 홀딩부(255)는 상기 제3 입력 단자(IN3)에 수신되는 제m+2 게이트 신호(Gm+2)에 응답하여 상기 제1 노드(Q)의 전압을 상기 제2 로우 전압(VSS2)으로 유지시킨다.
상기 제m 스테이지(SRCm)는 스위칭부(260) 및 캐리부(270)를 더 포함할 수 있다.
상기 스위칭부(260)는 제7 트랜지스터(T7), 제8 트랜지스터(T8), 제11 트랜지스터(T11) 및 제12 트랜지스터(T12)와, 제2 및 제3 커패시터(C2, C3)를 포함할 수 있다.
상기 제7 트랜지스터(T7)는 드레인 전극이 상기 제1 클럭 단자(CK1)에 연결되고, 게이트 전극이 상기 제2 커패시터(C2)를 통해 상기 제1 클럭 단자(CK1)에 연결되며, 소스 전극이 상기 제2 노드(N)에 연결된다. 상기 제7 트랜지스터(T7)의 게이트 전극과 소스 전극 사이에는 상기 제3 커패시터(C3)가 연결된다.
상기 제8 트랜지스터(T8)는 게이트 전극이 상기 제1 노드(Q)에 연결되고, 드레인 전극이 상기 제2 노드(N)에 연결되며, 소스 전극이 상기 제2 전압 단자(VT2)에 연결된다.
상기 제11 트랜지스터(T11)는 게이트 전극과 드레인 전극이 상기 제1 클럭 단자(CK1)에 공통으로 연결되고, 소스 전극이 상기 제12 트랜지스터(T12)의 드레인 전극과 연결된다.
상기 제12 트랜지스터(T12)는 게이트 전극이 상기 제1 노드(Q)에 연결되고, 소스 전극이 상기 제2 전압 단자(VT2)에 연결된다.
한 프레임에서 상기 제1 노드(Q)에 하이 전압이 인가되는 동안 상기 스위칭부(260)의 상기 제12 및 제8 트랜지스터(T12, T8)가 턴-온되어 상기 제2 노드(N)에 상기 제2 로우 전압(VSS2)이 인가된다. 한편, 한 프레임에서 상기 제1 노드(Q)에 로우 전압이 인가되는 동안 상기 스위칭부(260)의 상기 제12 및 제8 트랜지스터(T12, T8)가 턴-오프되고, 이에 따라 상기 제2 노드(N)에 상기 제1 클럭 단자(CK1)에 수신되는 상기 제1 클럭신호(CK)와 실질적으로 동일한 신호가 인가된다.
상기 제2 노드(N)의 전위가 하이 레벨로 전환되는 경우, 상기 제3 트랜지스터(T3)가 턴-온 된고, 이에 의해 상기 출력 단자(OUT)에 상기 제1 로우 전압(VSS1)이 인가된다.
상기 캐리부(270)는 제13 트랜지스터(T13)를 포함한다. 상기 제13 트랜지스터(T15)는 게이트 전극이 상기 제1 노드(Q)에 연결되고, 소스 전극이 캐리 단자(CR)에 연결되며, 드레인 전극이 상기 제1 클럭 단자(CK1)에 연결된다. 상기 캐리부(280)는 상기 제13 트랜지스터(T13)의 상기 게이트 전극과 상기 소스 전극 사이에 연결되는 제4 커패시터(C4)를 더 포함한다. 상기 캐리부(280)는 상기 제1 노드(Q)에 하이 전압이 인가되면, 상기 제1 클럭 신호(CK)를 캐리 신호로서 출력한다.
한편, 본 실시예에서는 상기 제m 게이트 신호(Gm)의 제2 전압 단자(VT2)에 제1 로우 전압(VSS1) 보다 낮은 제2 로우 전압(VSS2)이 인가되도록 구성한 경우를 예로 들어 설명하였지만 이에 한정되는 것은 아니다. 즉, 상기 제2 전압 단자(VT2)에 상기 제1 로우 전압(VSS1) 또는 상기 제2 로우 전압(VSS2)이 선택적으로 인가되도록 변경할 수도 있다. 예를 들면, 게이트 구동회로가 상온에서 구동되는 경우 상기 제2 전압 단자(VT2)에 상기 제1 로우 전압(VSS1)이 인가되도록 하고, 상기 게이트 구동회로가 고온에서 구동되는 경우 상기 제2 전압 단자(VT2)에 상기 제2 로우 전압(VSS2)이 인가되도록 구성할 수 있다. 이 경우 상온에서는 상기 게이트 구동회로를 저전력으로 구동할 수 있다.
도 5는 도 3에 도시된 제1 트랜지스터의 전류-전압 특성을 나타낸 파형도이다.
도 5는 제1 트랜지스터(T1)의 채널 길이(L)가 약 3.5㎛이고, 게이트와 소스 사이의 게이트/소스 전압(VGS)에 0V와 -5V를 인가한 경우에, 상기 제1 트랜지스터(T1)의 드레인 전류를 측정한 결과를 도시한 것이다. 상기 제1 트랜지스터(T1)의 상기 게이트/소스 전압(VGS)이 약 0V인 경우(E1)의 드레인 전류는 약 10-6 A 이었고, 상기 게이트/소스 전압(VGS)이 약 -5 V 인 경우(E2) 상기 드레인 전류는 약 10-9 A 이었다. 상기 제1 트랜지스터(T1)의 드레인 전류는 상기 게이트와 소스 사이의 전압(VGS)이 0V로 설정된 경우보다 상기 OV보다 상기 -5V로 설정된 경우에 더 작음을 확인할 수 있다.
도 6은 도 3에 도시된 제m 스테이지의 제1 노드(Q), 제1 클럭 단자(CK1) 및 출력 단자에서의 제m 게이트 신호(Gm)의 전압 변화를 도시한 파형도이다. 이 경우, 제1 트랜지스터들(T1)의 채널 길이(L)는 약 3.5㎛이다.
m번째 구간(Tm)에서, 상기 제1 노드(Q)의 신호인 제m 노드 신호(Qm)는 약 41V로 부트스트랩(Bootstrap)되고, 제1 클럭 신호(CK)의 하이 전압이 상기 출력 단자(OUT)의 신호인 제m 게이트 신호(Gm)로서 출력된다. m+1번째 구간(Tm)에서, 상기 제m 스테이지의 제1 노드(Q)에는 제m+1 게이트 신호(Gm+1)에 의해 턴-온 되는 제9 트랜지스터(T9)에 의해 상기 제1 로우 전압(VSS1= 약 -6V)이 인가된다. m+2번째 구간(Tm+2)에서, 상기 제m 스테이지의 제1 노드(Q)는 제m+2 게이트 신호(Gm+2)에 의해 턴-온 되는 제6 트랜지스터(T6)에 의해 제2 로우 전압(VSS2 = 약 -11)이 인가된다. 이 후, 상기 제m 스테이지의 제1 노드(Q)는 상기 제m 스테이지의 제2 노드(N)에 인가된 하이 전압에 응답하여 턴-온되는 제10 트랜지스터(T10)에 의해 상기 제2 로우 전압(VSS2)을 계속 유지하게 된다.
상기한 바와 같이, 한 프레임에서 상기 제m 게이트 신호(Gm)가 로우 전압을 유지하는 동안 상기 제1 트랜지스터(T1)의 게이트 전극과 연결된 제1 노드(Q)는 제2 로우 전압(VSS2)으로 유지되고, 소스 전극과 연결된 출력 단자(OUT)는 상기 제1 로우 전압(VSS1)으로 유지된다. 따라서, 상기 제1 트랜지스터(T1)의 게이트/소스 전압(VGS)은 -5V가 된다.
도 5 및 도 6의 결과를 참조하면, 도 3에 도시된 회로의 경우, 제1 트랜지스터(T1)의 게이트 단자에 제2 로우 전압(VSS2)이 인가되는 경우에 상기 제1 트랜지스터(T1)의 게이트 단자에 제1 로우 전압(VSS1)이 인가되는 경우 보다 드레인 전류 가 현저히 작게 흐르게 되므로, 소비 전력 감소에 큰 효과가 있다는 것을 알 수 있다.
또한, 기존의 표시 장치는 고온에서 구동할 때에 제1 노드(Q)의 전압에서 리플(Ripple)이 발생하여, 제1 트랜지스터(T1)이 이상 동작하는 경우가 빈번하게 발생하였다는 단점이 있었다. 기존의 표시 장치에서는 상기 이상 동작으로 인하여, 고온 구동시에 표시 장치에서 화면 이상이 발생하는 경우가 생기게 되었다. 그러나, 본 발명에 따르면, 해당 스테이지의 다음다음 스테이지의 게이트 신호가 출력된 이후에 제1 노드(Q1) 전압을 제1 로우 전압(VSS1) 보다 충분히 낮은 제2 로우 전압(VSS2)로 유지하여, 리플이 발생하더라도, 충분한 구동 전압 마진을 확보함으로서, 상술한 이상 동작을 방지할 수 있다.
이와 같이, 본 실시예에 따르면 상기 제m 게이트 신호(Gm)가 로우 전압을 유지하는 동안 상기 제1 트랜지스터(T1)의 게이트/소스 전압(VGS)을 네가티브 전압으로 설정할 수 있으므로, 고온 노이즈를 개선할 수 있다.
실시예 2
도 7은 본 발명의 실시예 2에 따른 스테이지에 대한 회로도이다.
본 실시예에 따른 스테이지는 스위칭부(262)를 제외하고는 도 3을 참조하여 설명한 스테이지에 대한 회로도와 실질적으로 동일하므로, 동일한 구성요소에는 동일한 참조 부호를 부여하고, 중복되는 부분은 생략한다.
도 7을 참조하면, 제m 스테이지(SRCm)는 입력부, 출력부(210), 출력 구동부, 홀딩부, 스위칭부(262) 및 캐리부(270)를 포함할 수 있다. 상기 출력 구동부는 버 퍼부(220), 충전부(230) 및 방전부(240)를 포함할 수 있다. 상기 홀딩부는 제1 홀딩부(251), 제2 홀딩부(252), 제3 홀딩부(253), 제4 홀딩부(254) 및 제5 홀딩부(255)를 포함할 수 있다.
상기 스위칭부(262)는 제7 트랜지스터(T7), 제8 트랜지스터(T8), 제11 트랜지스터(T11) 및 제12 트랜지스터(T12)와, 제2 및 제3 커패시터(C2, C3)를 포함할 수 있다.
상기 제7 트랜지스터(T7)는 드레인 전극이 상기 제1 클럭 단자(CK1)에 연결되고, 게이트 전극이 상기 제2 커패시터(C2)를 통해 상기 제1 클럭 단자(CK1)에 연결되며, 소스 전극이 상기 제2 노드(N)에 연결된다. 상기 제7 트랜지스터(T7)의 게이트 전극과 소스 전극 사이에는 상기 제3 커패시터(C3)가 연결된다.
상기 제8 트랜지스터(T8)는 게이트 전극이 상기 출력 단자(OUT)에 연결되고, 드레인 전극이 상기 제2 노드(N)에 연결되며, 소스 전극이 상기 제2 전압 단자(VT2)에 연결된다. 따라서, 실시예 1에 비하여, 상기 제2 노드(N)는 상기 각 스테이지의 상기 이전 스테이지 중 상기 어느 한 스테이지의 캐리 신호가 상기 각 스테이지에 인가될 때 상기 제2 로우 전압(VSS2)이 더 인가되도록 구성된다. 또한, 상기 제12 트랜지스터(T12)는 게이트 전극이 상기 출력 단자(OUT)에 연결되고, 소스 전극이 상기 제2 전압 단자(VT2)에 연결된다. 실시예 1과 비교해 볼 때, 실시예 2의 구성은 제8 및 제12 트랜지스터의 게이트 전극이 출력 단자(OUT)에 연결된다는 점에 차이가 있다.
상기 제11 트랜지스터(T11)는 게이트 전극과 드레인 전극이 상기 제1 클럭 단자(CK1)에 공통으로 연결되고, 소스 전극이 상기 제12 트랜지스터(T12)의 드레인 전극과 연결된다.
한 프레임에서 상기 제m 게이트 신호(Gm)가 하이 전압을 유지하는 동안 상기 스위칭부(262)의 상기 제12 및 제8 트랜지스터(T12, T8)가 턴-온 되고, 이에 따라 상기 제2 노드(N)의 전위는 상기 제2 로우 전압(VSS2)으로 방전된다. 상기 제3 트랜지스터(T3)는 턴-오프 상태이므로, 상기 제1 전압 단자(VT1)와 제m 스테이지의 출력단자(OUT)는 전기적으로 분리된 상태가 된다. 따라서, 상기 제m 게이트 신호는 상기 제1 로우 전압(VSS1)으로 방전되지 않고, 출력단자(OUT)에 온전히 출력되게 된다.
한편, 한 프레임에서 상기 제m 게이트 신호(Gm)가 로우 전압을 유지하는 동안 상기 스위칭부(262)의 상기 제12 및 제8 트랜지스터(T12, T8)가 턴-오프되고, 이에 따라 상기 제2 노드(N)에는 상기 제1 클럭 단자(CK1)에 수신되는 상기 제1 클럭신호(CK)와 위상이 실질적으로 동일한 신호가 인가된다. 상기 제2 노드(N)의 전위가 하이 레벨로 전환되는 경우, 상기 제3 트랜지스터(T3)가 턴-온 되고, 이에 의해 상기 출력 단자(OUT)의 전위는 상기 제1 로우 전압(VSS1)으로 방전된다.
본 실시예에 따르면 상기 제m 게이트 신호(Gm)가 로우 전압을 유지하는 동안 상기 제1 트랜지스터(T1)의 게이트/소스 전압(VGS)을 네가티브 전압으로 설정할 수 있으므로, 고온 노이즈를 개선할 수 있다.
실시예 3
도 8은 본 발명의 실시예 3에 따른 게이트 구동회로에 대한 블록도이다.
본 실시예에 따른 게이트 구동회로는 제4 입력 단자(IN4)를 더 포함하는 것을 제외하고는 도 2를 참조하여 설명한 게이트 구동회로와 실질적으로 동일하므로, 중복되는 부분은 생략한다.
도 2 및 도 8을 참조하면, 상기 게이트 구동회로(200a)는 서로 종속적으로 n개의 구동 스테이지들(SRC1 ~ SRCn)과 2개의 더미 스테이지(SRCd1, SRCd2)를 포함할 수 있다. 상기 n개의 구동 스테이지들(SRC1 ~ SRCn)은 n개의 게이트 라인들(G1 ~ Gn)과 각각 연결되어 상기 게이트 라인들(G1 ~ Gn)에 게이트 신호들을 순차적으로 출력한다.
각 스테이지는 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력 단자(IN3), 제4 입력 단자(IN4), 제1 전압 단자(VT1), 제2 전압 단자(VT2), 캐리 단자(CR) 및 출력 단자(OUT)를 포함할 수 있다.
제4 입력 단자(IN4)는 다음 스테이지의 캐리 단자(CR)와 전기적으로 연결되어 상기 캐리 단자(CR)로부터 출력되는 캐리 신호를 수신한다.
도 9는 도 8에 도시된 스테이지에 대한 회로도이다.
본 실시예에 따른 스테이지는 방전부(242)를 제외하고는 도 3을 참조하여 설명한 스테이지에 대한 회로도와 실질적으로 동일하므로, 동일한 구성요소에는 동일한 참조 부호를 부여하고, 중복되는 부분은 생략한다.
도 8 및 도 9를 참조하면, 제m 스테이지(SRCm)는 입력부, 출력부(210), 출력 구동부, 홀딩부, 스위칭부(260) 및 캐리부(270)를 포함할 수 있다. 상기 출력 구동 부는 버퍼부(220), 충전부(230) 및 방전부(242)를 포함할 수 있다. 상기 홀딩부는 제1 홀딩부(251), 제2 홀딩부(252), 제3 홀딩부(253), 제4 홀딩부(254) 및 제5 홀딩부(255)를 포함할 수 있다.
상기 방전부(242)는 제9 트랜지스터(T9)를 포함한다. 상기 제9 트랜지스터(T9)는 게이트 전극이 제4 입력 단자(IN4)에 연결되고, 소스 전극이 상기 제1 전압 단자(VT1)에 연결되며, 드레인 전극이 상기 제1 노드(Q)에 연결된다. 상기 방전부(242)는 상기 제4 입력 단자(IN4)로 인가되는 제m+1 캐리 신호(CRm+1)의 하이 레벨에 응답하여 제1 노드(Q)의 전압을 제1 로우 전압(VSS1)의 레벨로 방전시킨다.
본 실시예에 따르면 상기 방전부(242)의 제어신호로 제m+1 캐리 신호(CRm+1)를 인가 받음으로써, 누설 전류가 방전부(242)를 통해 상기 제1 노드(Q)에 유입되는 것을 최소화할 수 있다.
실시예 4
도 10는 본 발명의 실시예 4에 따른 게이트 구동회로의 블록도이다.
본 실시예에 따른 게이트 구동회로는 제2 입력 단자(IN2) 및 제3 입력 단자(IN3)로 인가되는 신호 및 제2 전압 단자(VT2)로 인가되는 전압이 달라진 것을 제외하고는, 도 2를 참조하여 설명한 게이트 구동회로와 실질적으로 동일하므로, 중복되는 부분은 생략한다.
도 10을 참조하면, 상기 게이트 구동회로(200a)는 서로 종속적으로 연결된 n개의 구동 스테이지들(SRC1 ~ SRCn)과 2개의 더미 스테이지(SRCd1, SRCd2)를 포함할 수 있다. 상기 n개의 구동 스테이지들(SRC1 ~ SRCn)은 n개의 게이트 라인들 (G1 ~ Gn)과 각각 연결되어 상기 게이트 라인들(G1 ~ Gn)에 게이트 신호들을 순차적으로 출력한다. 또한, 상기 2개의 더미 스테이지(SRCd1, SRCd2)는 마지막 구동 스테이지(SRCn)의 후단에 순차적으로 연결된다.
각 구동 스테이지 및 제1 더미 스테이지(SRCd1)는 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력 단자(IN3), 제1 전압 단자(VT1), 제2 전압 단자(VT2), 캐리 단자(CR) 및 출력 단자(OUT)를 포함할 수 있다. 또한, 제2 더미 스테이지는 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제1 전압 단자(VT1), 제2 전압 단자(VT2), 캐리 단자(CR) 및 출력 단자(OUT)를 포함할 수 있다.
상기 제2 입력 단자(IN2)는 다음 스테이지 중 어느 하나의 캐리 신호 또는 수직개시신호(STV)를 수신한다. 제1 내지 제n 스테이지(SRC1 ~ SRCn) 및 제1 더미 스테이지(SRCd1)의 제2 입력 단자(IN2)는 다음 스테이지(SRC2 ~ SRCd2)의 게이트 신호를 수신하고, 상기 제2 더미 스테이지(SRCd2)의 제2 입력 단자(IN2)는 상기 수직개시신호(STV)를 수신할 수 있다.
상기 제3 입력 단자(IN3)는 해당 스테이지의 제2 입력 단자(IN2)를 통하여 캐리 신호를 공급해 주는 스테이지 이후의 스테이지의 캐리신호, 또는 상기 수직개시신호(STV)를 수신한다. 예를 들면, k번째 스테이지의 제2 입력 단자로 k+1번째 스테이지의 캐리신호를 공급받는 경우에 k번째 스테이지의 제3 입력 단자(IN3)는 k+2 번째 스테이지의 캐리 신호를 수신할 수 있다. 이 경우 제1 내지 제n 스테이지(SRC1 ~ SRCn)의 제3 입력 단자(IN3)는 다음다음 스테이지의 캐리 신호를 수신하 고, 상기 제1 더미 스테이지(SRCd1)의 제3 입력 단자(IN3)는 상기 수직개시신호(STV)를 수신한다.
상기 제1 전압 단자(VT1)는 제1 로우 전압(VSS1)을 수신한다. 상기 제1 로우 전압(VSS1)은 약 -6V일 수 있다.
상기 제2 전압 단자(VT2)는 다이나믹(Dynamic) 로우 전압(VSSD)을 수신한다. 상기 다이나믹 로우 전압(VSSD)은 제1 레벨의 로우 전압 또는 제2 레벨의 로우 전압을 선택적으로 가질 수 있다. 예를 들면, 상기 다이나믹 로우 전압(VSSD)은 상온에서 제1 레벨의 로우 전압을 갖고, 고온에서는 제2 레벨의 로우 전압을 갖는다. 여기서 상기 제1 레벨은 상기 제1 로우 전압(VSS1)의 레벨과 동일한 전압 레벨로 약 -6V이고, 상기 제1 레벨은 상기 제1 레벨 보다 낮은 레벨로 약 -11V일 수 있다.
도 11은 도 10에 도시된 스테이지에 대한 회로도이다.
도 10 및 도 11을 참조하면, 제m 스테이지(SRCm)는 입력부, 출력부(310), 출력 구동부, 홀딩부, 스위칭부(360) 및 캐리부(370)를 포함할 수 있다. 상기 출력 구동부는 버퍼부(320), 충전부(330) 및 방전부(340)를 포함할 수 있다. 상기 홀딩부는 제1 홀딩부(351), 제2 홀딩부(352), 제3 홀딩부(353), 제4 홀딩부(354) 및 제5 홀딩부(355)를 포함할 수 있다.
상기 출력부(310)는 제1 트랜지스터(T1)를 포함한다. 상기 제1 트랜지스터(T1)는 드레인 전극이 제1 클럭 단자(CK1)에 연결되고, 게이트 전극이 제1 노드(Q) 에 연결되며, 소스 전극이 상기 출력 단자(OUT)에 연결된다. 상기 출력부(310)는 상기 제1 노드(Q)에 하이 전압이 인가될 때에 상기 제1 클럭 단자(CK1) 에 인가되는 상기 제1 클럭 신호(CK)를 게이트 신호로서 출력한다.
상기 버퍼부(320)는 제4 트랜지스터(T4)를 포함한다. 상기 제4 트랜지스터(T4)는 게이트 전극 및 드레인 전극이 제1 입력 단자(IN1)에 공통으로 연결되고, 소스 전극이 상기 제1 노드(Q)에 연결된다.
상기 충전부(330)는 제1 전극이 상기 제1 노드(Q)에 연결되고, 제2 전극이 출력 단자(OUT)에 연결된 제1 커패시터(C1)를 포함한다. 상기 충전부(330)는 상기 제1 입력 단자(IN1)에 인가되는 상기 제1 입력신호의 하이 전압에 의하여 충전되며 상기 제1 노드(Q)를 하이 전압으로 유지시킨다.
상기 방전부(340)는 제9 트랜지스터(T9)를 포함한다. 상기 제9 트랜지스터(T9)는 게이트 전극이 상기 제2 입력 단자(IN2)에 연결되고, 소스 전극이 상기 제1 전압 단자(VT1)에 연결되며, 드레인 전극이 상기 제1 노드(Q)에 연결된다. 상기 방전부(340)는 상기 제2 입력 단자(IN2)로 인가되는 제m+1 캐리 신호(CRm+1)의 하이 전압에 응답하여 제1 노드(Q)의 전압을 제1 로우 전압(VSS1)의 레벨로 방전시킨다.
상기 제1 홀딩부(351)는 제2 트랜지스터(T2)를 포함한다. 상기 제2 트랜지스터(T2)는 게이트 전극이 상기 제2 입력 단자(IN2)에 연결되고, 소스 전극이 상기 제1 전압 단자(VT1)에 연결되며, 드레인 전극이 상기 출력 단자(OUT)에 연결된다. 상기 제1 홀딩부(351)는 상기 제2 입력 단자(IN2)에 인가되는 제m+1 캐리 신호(CRm+1)에 응답하여 상기 출력 단자(OUT)에 상기 제1 전압 단자(VT1)에 인가되는 상기 제1 로우 전압(VSS1)을 인가한다.
상기 제2 홀딩부(352)는 제10 트랜지스터(T10)를 포함한다. 상기 제10 트랜지스터(T10)는 게이트 전극이 제2 노드(N)에 연결되고, 소스 전극이 상기 제2 전압 단자(VT2)에 연결되며, 드레인 전극이 상기 제1 노드(Q)에 연결된다. 상기 제2 홀딩부(352)는 상기 제2 노드(N)의 신호에 응답하여 상기 제1 노드(Q)의 전압을 상기 제2 전압 단자(VT2)로 인가되는 다이나믹 로우 전압(VSSD)으로 유지시킨다. 상기 다이나믹 로우 전압(VSSD)은 상온에서는 제1 레벨의 로우 전압을 갖고 제2 레벨의 로우 전압을 갖는다. 여기서, 상기 제1 레벨은 상기 제1 로우 전압(VSS1)의 레벨과 동일한 전압 레벨로 약 -6V일 수 있으며, 상기 제2 레벨은 상기 제1 레벨 보다 낮은 전압 레벨로 약 -11V일 수 있다.
상기 제3 홀딩부(353)는 제3 트랜지스터(T3)를 포함한다. 상기 제3 트랜지스터(T3)는 게이트 전극이 상기 제2 노드(N)에 연결되고, 소스 전극이 상기 제1 전압 단자(VT1)에 연결되며, 드레인 전극이 상기 출력 단자(OUT)에 연결된다. 상기 제3 홀딩부(353)는 상기 제2 노드(N)에 인가된 하이 전압에 응답하여 상기 출력 단자(OUT)의 전압을 상기 제1 로우 전압(VSS1)으로 유지시킨다.
상기 제4 홀딩부(354)는 제5 트랜지스터(T5)를 포함한다. 상기 제5 트랜지스터(T5)는 게이트 전극이 상기 제2 클럭 단자(CK2)에 연결되고, 소스 전극이 상기 제1 전압 단자(VT1)에 연결되며, 드레인 전극이 상기 출력 단자(OUT)에 연결된다. 상기 제4 홀딩부(354)는 상기 제2 클럭 신호(CKB)에 응답하여 상기 출력 단자(OUT)의 전압을 상기 제1 로우 전압(VSS1)으로 유지시킨다.
상기 제5 홀딩부(355)는 제6 트랜지스터(T6)를 포함한다. 상기 제6 트랜지스 터(T11)는 게이트 전극이 제3 입력 단자(IN3)에 연결되고, 소스 전극이 상기 제2 전압 단자(VT2)에 연결되며, 드레인 전극이 상기 제1 노드(Q)에 연결된다. 상기 제5 홀딩부(355)는 상기 제3 입력 단자(IN3)에 수신되는 제m+2 캐리 신호(CRm+2)에 응답하여 상기 제1 노드(Q)에 상기 다이나믹 로우 전압(VSSD)을 인가시킨다.
상기 스위칭부(260)는 제7 트랜지스터(T7), 제8 트랜지스터(T8), 제11 트랜지스터(T11) 및 제12 트랜지스터(T12)와, 제2 및 제3 커패시터(C2, C3)를 포함할 수 있다.
상기 제7 트랜지스터(T7)는 드레인 전극이 상기 제1 클럭 단자(CK1)에 연결되고, 게이트 전극이 상기 제2 커패시터(C2)를 통해 상기 제1 클럭 단자(CK1)에 연결되며, 소스 전극이 상기 제2 노드(N)에 연결된다. 상기 제7 트랜지스터(T7)의 게이트 전극과 소스 전극 사이에는 상기 제3 커패시터(C3)가 연결된다.
상기 제8 트랜지스터(T8)는 게이트 전극이 상기 제1 노드(Q)에 연결되고, 드레인 전극이 상기 제2 노드(N)에 연결되며, 소스 전극이 상기 제2 전압 단자(VT2)에 연결된다.
상기 제11 트랜지스터(T11)는 게이트 전극과 드레인 전극이 상기 제1 클럭 단자(CK1)에 공통으로 연결되고, 소스 전극이 상기 제12 트랜지스터(T12)의 드레인 전극과 연결된다.
상기 제12 트랜지스터(T12)는 게이트 전극이 상기 제1 노드(Q)에 연결되고, 소스 전극이 상기 제2 전압 단자(VT2)에 연결된다.
한 프레임에서 상기 제1 노드(Q)에 하이 전압이 인가되는 동안 상기 스위칭 부(360)의 상기 제12 및 제8 트랜지스터(T12, T8)가 턴-온되어 상기 제2 노드(N)의 전위는 상기 제2 로우 전압(VSS2)으로 방전된다. 한편, 한 프레임에서 상기 제1 노드(Q)에 로우 전압이 인가되는 동안 상기 스위칭부(260)의 상기 제12 및 제8 트랜지스터(T12, T8)가 턴-오프되고, 이에 따라 상기 제2 노드(N)에 상기 제1 클럭 단자(CK1)에 수신되는 상기 제1 클럭신호(CK)와 위상이 실질적으로 동일한 신호가 인가된다. 상기 제2 노드(N)의 전위가 하이 레벨로 전환되는 경우, 상기 제3 트랜지스터(T3)가 턴-온 된고, 이에 의해 상기 출력 단자(OUT)는 상기 제1 로우 전압(VSS1)으로 방전된다.
상기 캐리부(370)는 제13 트랜지스터(T13)를 포함한다. 상기 제13 트랜지스터(T15)는 게이트 전극이 상기 제1 노드(Q)에 연결되고, 소스 전극이 캐리 단자(CR)에 연결되며, 드레인 전극이 상기 제1 클럭 단자(CK1)에 연결된다. 상기 캐리부(370)는 상기 제13 트랜지스터(T13)의 상기 게이트 전극과 상기 소스 전극 사이에 연결되는 제4 커패시터(C4)를 더 포함한다. 상기 캐리부(280)는 상기 제1 노드(Q)의 전위가 하이 레벨로 전환되면, 상기 제1 클럭 신호(CK)의 하이 전압을 캐리 신호로 출력한다.
본 실시예에 따르면, 상기 방전부(340) 및 상기 제5 홀딩부(355)의 제어신호로서 게이트 신호가 아닌 캐리 신호를 인가 받음으로써, 누설 전류가 상기 방전부(340) 및 상기 제5 홀딩부(355)를 통해 상기 제1 노드(Q)에 유입되는 것을 최소화할 수 있다. 또한, 상기 방전부(340) 및 상기 제5 홀딩부(355)가 열화되는 것을 방지할 수 있다.
또한, 게이트 구동회로가 고온에서 동작하는 경우에는 상기 제1 노드(Q)의 전압을 상기 제1 전압 단자(VT1)로 인가되는 상기 제1 로우 전압(VSS1) 보다 낮은 제2 레벨을 갖는 다이나믹 로우 전압(VSSD)을 인가함으로써, 상기 제1 트랜지스터(T1)의 게이트/소스 전압(VGS)을 네가티브 전압으로 설정할 수 있어 고온 노이즈를 개선할 수 있다.
실시예 5
도 12는 본 발명의 실시예 5에 따른 스테이지에 대한 회로도이다.
본 실시예에 따른 스테이지는 스위칭부(362)를 제외하고는 도 11을 참조하여 설명한 스테이지에 대한 회로도와 실질적으로 동일하므로, 동일한 구성요소에는 동일한 참조 부호를 부여하고, 중복되는 부분은 생략한다.
도 12를 참조하면, 제m 스테이지(SRCm)는 입력부, 출력부(310), 출력 구동부, 홀딩부, 스위칭부(362) 및 캐리부(380)를 포함할 수 있다. 상기 출력 구동부는 버퍼부(320), 충전부(330) 및 방전부(340)를 포함할 수 있다. 상기 홀딩부는 제1 홀딩부(351), 제2 홀딩부(352), 제3 홀딩부(353), 제4홀딩부(354) 및 제5 홀딩부(355)를 포함할 수 있다.
상기 스위칭부(362)는 제7 트랜지스터(T7), 제8 트랜지스터(T8), 제11 트랜지스터(T11) 및 제12 트랜지스터(T12)와, 제2 및 제3 커패시터(C2, C3)를 포함할 수 있다.
상기 제7 트랜지스터(T7)는 드레인 전극이 상기 제1 클럭 단자(CK1)에 연결되고, 게이트 전극이 상기 제2 커패시터(C2)를 통해 상기 제1 클럭 단자(CK1)에 연 결되며, 소스 전극이 상기 제2 노드(N)에 연결된다. 상기 제7 트랜지스터(T7)의 게이트 전극과 소스 전극 사이에는 상기 제3 커패시터(C3)가 연결된다.
상기 제8 트랜지스터(T8)는 게이트 전극이 상기 출력 단자(OUT)에 연결되고, 드레인 전극이 상기 제2 노드(N)에 연결되며, 소스 전극이 상기 제2 전압 단자(VT2)에 연결된다.
상기 제11 트랜지스터(T11)는 게이트 전극과 드레인 전극이 상기 제1 클럭 단자(CK1)에 공통으로 연결되고, 소스 전극이 상기 제12 트랜지스터(T12)의 드레인 전극과 연결된다.
상기 제12 트랜지스터(T12)는 게이트 전극이 상기 출력 단자(OUT)에 연결되고, 소스 전극이 상기 제2 전압 단자(VT2)에 연결된다.
한 프레임에서 상기 제m 게이트 신호(Gm)가 하이 전압을 유지하는 동안 상기 스위칭부(362)의 상기 제12 및 제8 트랜지스터(T12, T8)가 턴-온 되고, 이에 따라 상기 제2 노드(N)의 전위는 상기 제2 로우 전압(VSS2)으로 방전된다. 상기 제3 트랜지스터(T3)는 턴-오프 상태이므로, 상기 제1 전압 단자(VT1)와 제m 스테이지의 출력단자(OUT)는 전기적으로 분리된 상태가 된다. 따라서, 상기 제m 게이트 신호는 상기 제1 로우 전압(VSS1)으로 방전되지 않고, 출력단자(OUT)에 온전히 출력되게 된다.
한편, 한 프레임에서 상기 제m 게이트 신호(Gm)가 로우 전압을 유지하는 동안 상기 스위칭부(362)의 상기 제12 및 제8 트랜지스터(T12, T8)가 턴-오프되고, 이에 따라 상기 제2 노드(N)에는 상기 제1 클럭 단자(CK1)에 수신되는 상기 제1 클 럭신호(CK)와 실질적으로 동일한 신호가 인가된다. 상기 제2 노드(N)의 전위가 하이 레벨로 전환되는 경우, 상기 제3 트랜지스터(T3)가 턴-온 되고, 이에 의해 상기 출력 단자(OUT)의 전위는 상기 제1 로우 전압(VSS1)으로 방전된다.
본 실시예에 따르면 게이트 구동회로가 고온에서 동작하는 경우 한 프레임에서 상기 제m 게이트 신호(Gm)가 로우 전압을 유지하는 동안 상기 제1 트랜지스터(T1)의 게이트/소스 전압(VGS)을 네가티브 전압으로 설정할 수 있으므로, 고온 노이즈를 개선할 수 있다.
실시예 6
도 13은 본 발명의 실시예 6에 따른 스테이지에 대한 회로도이다.
본 실시예에 따른 스테이지는 제5 홀딩부(355)가 제거되고, 방전부(342)를 구성하는 스위칭 소자의 연결 구조가 변경된 것을 제외하고는, 도 11에 도시된 스테이지의 회로도와 실질적으로 동일하므로, 동일한 구성요소에는 동일한 참조 부호를 부여하고, 중복되는 설명은 생략한다.
도 13을 참조하면, 제m 스테이지(SRCm)는 입력부, 출력부(210), 출력 구동부, 홀딩부, 스위칭부(360) 및 캐리부(370)를 포함할 수 있다. 상기 출력 구동부는 버퍼부(320), 충전부(330) 및 방전부(342)를 포함할 수 있다. 상기 홀딩부는 제1 홀딩부(351), 제2 홀딩부(352), 제3 홀딩부(353) 및 제4 홀딩부(354)를 포함할 수 있다.
상기 방전부(342)는 제9 트랜지스터(T9)를 포함한다. 상기 제9 트랜지스터(T9)는 게이트 전극이 제2 입력 단자(IN2)에 연결되고, 소스 전극이 제2 전압 단 자(VT2)로 연결되며, 드레인 전극이 제1 노드(Q)에 연결된다. 상기 방전부(342)는 상기 제2 입력 단자(IN4)로 인가되는 제m+1 캐리 신호(CRm+1)에 응답하여 상기 제1 노드(Q)의 전압을 제2 전압 단자(VT2)로 인가되는 다이나믹 로우 전압(VSSD)의 레벨로 방전시킨다. 상기 다이나믹 로우 전압(VSSD)은 상온에서 제1 레벨의 로우 전압을 갖고, 고온에서는 상기 제1 레벨 보다 낮은 제2 레벨의 로우 전압을 갖는다. 여기서 상기 제1 레벨의 로우 전압은 약 -6V이고, 상기 제2 레벨의 로우 전압은 약 -11V이다.
게이트 구동회로가 고온에서 동작하는 경우, 한 프레임에서 상기 제m 게이트 신호(Gm)가 로우 전압을 유지하는 동안 상기 제1 트랜지스터(T1)의 게이트 전극과 연결된 상기 제1 노드(Q)는 상기 제2 레벨의 로우 전압으로 유지되고, 소스 전극과 연결된 출력 단자(OUT)는 상기 제1 전압 단자(VT1)로부터 인가되는 제1 로우 전압(VSS1)으로 유지된다.
이와 같이, 본 실시예에 따르면 게이트 구동회로가 고온에서 동작하는 경우 한 프레임에서 상기 제m 게이트 신호(Gm)가 로우 전압을 유지하는 동안 상기 제1 트랜지스터(T1)의 게이트/소스 전압(VGS)을 네가티브 전압으로 설정할 수 있으므로, 고온 노이즈를 개선할 수 있다.
실시예 7
도 14는 본 발명의 실시예 7에 따른 스테이지에 대한 회로도이다.
본 실시예에 따른 스테이지는 제6 홀딩부(356)가 추가된 것을 제외하고는 도 11을 참조하여 설명한 스테이지에 대한 회로도와 실질적으로 동일하므로, 동일한 구성요소에는 동일한 참조 부호를 부여하고, 중복되는 부분은 생략한다.
도 14를 참조하면, 제m 스테이지(SRCm)는 입력부, 출력부(310), 출력 구동부, 홀딩부, 스위칭부(360) 및 캐리부(370)를 포함할 수 있다. 상기 출력 구동부는 버퍼부(320), 충전부(330) 및 방전부(340)를 포함할 수 있다. 상기 홀딩부는 제1 홀딩부(351), 제2 홀딩부(352), 제3 홀딩부(353), 제4 홀딩부(354), 제5 홀딩부(355) 및 제6 홀딩부(356)를 포함할 수 있다.
상기 제6 홀딩부(356)는 제14 트랜지스터(T14)를 포함한다. 상기 제14 트랜지스터(T14)는 게이트 전극이 제2 노드(N)에 연결되고, 소스 전극이 제2 전압 단자(VT2)에 연결되며, 드레인 전극이 캐리 단자(CR)에 연결된다. 상기 제6 홀딩부(356)는 제m 게이트 신호(Gm)가 로우 전압인 동안에 상기 제2 노드(N)의 신호에 응답하여 상기 캐리 단자(CR)로 출력되는 캐리 신호(CRm)를 상기 제2 전압 단자(VT2)에 인가되는 다이나믹 로우 전압(VSSD)으로 유지시킨다. 상기 다이나믹 로우 전압(VSSD)는 상온에서 제1 레벨의 로우 전압을 갖고, 고온에서는 상기 제1 레벨보다 낮은 제2 레벨의 로우 전압을 갖는다. 예를 들면, 상기 제1 레벨은 제1 전압 단자(VT1)로 인가되는 제1 로우 전압(VS1)의 레벨과 동일한 전압 레벨로 약 -6V이고, 상기 제2 레벨은 약 -11V이다.
상기 제6 홀딩부(356)는 상기 제m 게이트 신호(Gm)가 하이 전압이고 동시에 상기 제1 클럭 신호(CK)가 하이 전압인 구간을 제외하고, 상기 캐리 신호(CRm)를 안정적으로 상기 다이나믹 로우 전압(VSSD)으로 유지시킬 수 있다.
본 실시예에 의하면, 상기 제6 홀딩부(356)를 통해 해당 게이트 신호가 하이 전압으로 유지되는 구간을 제외한 나머지 구간에 다음 스테이지로 인가되는 캐리 신호를 로우 전압으로 안정적으로 유지시킬 수 있으므로, 상기 캐리 신호에 리플이 발생하는 것을 현저히 줄일 수 있다.
도 15는 도 10에 도시된 제1 더미 스테이지에 대한 회로도이다.
본 실시예에 따른 제1 더미 스테이지(SRCd1)는 제5 홀딩부(355a)를 제외하고는, 도 14를 참조하여 설명한 스테이지에 대한 회로도와 실질적으로 동일하므로, 동일한 구성요소에는 동일한 참조 부호를 부여하고, 중복되는 부분은 생략한다.
도 10 및 도 15를 참조하면, 상기 제1 더미 스테이지(SRCd1)는 입력부, 출력부(310), 출력 구동부, 홀딩부, 스위칭부(360) 및 캐리부(370)를 포함할 수 있다. 상기 출력 구동부는 버퍼부(320), 충전부(330) 및 방전부(340)를 포함할 수 있다. 상기 홀딩부는 제1 홀딩부(351), 제2 홀딩부(352), 제3 홀딩부(353), 제4 홀딩부(354), 제5 홀딩부(355a) 및 제6 홀딩부(356)를 포함할 수 있다.
상기 제5 홀딩부(355a)는 제6 트랜지스터(T6)를 포함한다. 상기 제6 트랜지스터(T11)는 게이트 전극이 제3 입력 단자(IN3)에 연결되고, 소스 전극이 제2 전압 단자(VT2)에 연결되며, 드레인 전극이 제1 노드(Q)에 연결된다. 상기 제5 홀딩부(355a)는 상기 제3 입력 단자(IN3)로 인가되는 수직개시신호(STV)에 응답하여 상기 제1 노드(Q)의 전압을 상기 제2 전압 단자(VT2)로 인가되는 다이나믹 로우 전압(VSSD)으로 유지시킨다.
도 16은 도 10에 도시된 제2 더미 스테이지에 대한 회로도이다.
본 실시예에 따른 제2 더미 스테이지(SRCd2)는 방전부(342) 및 홀딩부를 제 외하고는 도 14를 참조하여 설명한 설명한 스테이지에 대한 회로도와 실질적으로 동일하므로, 동일한 구성요소에는 동일한 참조 부호를 부여하고, 중복되는 부분은 생략한다.
도 10 및 도 16을 참조하면, 상기 제2 더미 스테이지(SRCd2)는 입력부, 출력부(310), 출력 구동부, 홀딩부, 스위칭부(360) 및 캐리부(370)를 포함할 수 있다. 상기 출력 구동부는 버퍼부(320), 충전부(330) 및 방전부(340)를 포함할 수 있다. 상기 홀딩부는 제1 홀딩부(351a), 제2 홀딩부(352), 제3 홀딩부(353), 제4 홀딩부(354), 제5 홀딩부(356) 및 제6 홀딩부(357)를 포함할 수 있다.
상기 방전부(342)는 제9 트랜지스터(T9)를 포함한다. 상기 제9 트랜지스터(T9)는 게이트 전극이 제2 입력 단자(IN2)에 연결되고, 소스 전극이 제2 전압 단자(VT2)로 연결되며, 드레인 전극이 제1 노드(Q)에 연결된다. 상기 방전부(342)는 상기 제2 입력 단자(IN2)로 인가되는 수직개시신호(STV)에 응답하여 상기 제1 노드(Q)의 전압을 상기 제2 전압 단자(VT2)로 인가되는 다이나믹 로우 전압(VSSD)의 레벨로 방전시킨다. 상기 다이나믹 로우 전압(VSSD)은 상온에서 제1 레벨의 로우 전압을 갖고, 고온에서는 상기 제1 레벨 보다 낮은 제2 레벨의 로우 전압을 갖는다. 여기서 상기 제1 레벨의 로우 전압은 약 -6V이고, 상기 제2 레벨의 로우 전압은 약 -11V이다.
상기 제1 홀딩부(351a)는 제2 트랜지스터(T2)를 포함한다. 상기 제2 트랜지스터(T2)는 게이트 전극이 상기 제2 입력 단자(IN2)에 연결되고, 소스 전극이 상기 제1 전압 단자(VT1)에 연결되며, 드레인 전극이 상기 출력 단자(OUT)에 연결된다. 상기 제1 홀딩부(351a)는 상기 제2 입력 단자(IN2)로 인가되는 상기 수직개시신호(STV)에 응답하여 상기 출력 단자(OUT)의 전압을 상기 제1 전압 단자(VT1)로 인가되는 제1 로우 전압(VSS1)으로 풀다운 시킨다.
상기 제5 홀딩부(356)는 제14 트랜지스터(T14)를 포함한다. 상기 제14 트랜지스터(T14)는 게이트 전극이 제2 노드(N)에 연결되고, 소스 전극이 제2 전압 단자(VT2)에 연결되며, 드레인 전극이 캐리 단자(CR)에 연결된다. 상기 제5 홀딩부(356)는 제m 게이트 신호(Gm)가 로우 전압인 동안에 상기 제2 노드(N)의 신호에 응답하여 상기 캐리 단자(CR)로 출력되는 캐리 신호(CRm)를 상기 제2 전압 단자(VT2)에 인가되는 다이나믹 로우 전압(VSSD)으로 유지시킨다.
상기 제6 홀딩부(357)는 제15 트랜지스터(T15)를 포함한다. 상기 제15 트랜지스터(T15)는 게이트 전극이 출력 단자(OUT)에 연결되고, 소스 전극이 상기 제2 전압 단자(VT2)에 연결되며, 드레인 전극이 제1 노드(Q)에 연결된다. 상기 제6 홀딩부(357)는 상기 출력 단자(OUT)의 신호에 응답하여 상기 제1 노드(Q)의 신호를 상기 제2 전압 단자(VT2)에 인가되는 상기 다이나믹 로우 전압(VSSD)으로 유지시킨다.
실시예 8
도 17은 본 발명의 실시예 8에 따른 스테이지에 대한 회로도이다.
본 실시예에 따른 스테이지는 스위칭부(362a)를 제외하고, 도 14를 참조하여 설명한 스테이지에 대한 회로도와 실질적으로 동일하므로, 동일한 구성요소에는 동일한 참조 부호를 부여하고, 중복되는 부분은 생략한다.
도 17을 참조하면, 제m 스테이지(SRCm)는 입력부, 출력부(310), 출력 구동부, 홀딩부, 스위칭부(362a) 및 캐리부(370)를 포함할 수 있다. 상기 출력 구동부는 버퍼부(320), 충전부(330) 및 방전부(340)를 포함할 수 있다. 상기 홀딩부는 제1 홀딩부(351), 제2 홀딩부(352), 제3 홀딩부(353), 제4 홀딩부(354), 제5 홀딩부(355) 및 제6 홀딩부(356)를 포함할 수 있다.
상기 제6 홀딩부(356)는 제14 트랜지스터(T14)를 포함한다. 상기 제14 트랜지스터(T14)는 게이트 전극이 제2 노드(N)에 연결되고, 소스 전극이 제2 전압 단자(VT2)에 연결되며, 드레인 전극이 캐리 단자(CR)에 연결된다. 상기 제6 홀딩부(356)는 제m 게이트 신호(Gm)가 로우 전압인 동안에 상기 제2 노드(N1)의 신호에 응답하여 상기 캐리 단자(CR)로 출력되는 캐리 신호(CRm)를 상기 제2 전압 단자(VT2)에 인가되는 다이나믹 로우 전압(VSSD)으로 유지시킨다. 상기 다이나믹 로우 전압(VSSD)는 상온에서 제1 레벨의 로우 전압을 갖고, 고온에서는 상기 제1 레벨보다 낮은 제2 레벨의 로우 전압을 갖는다. 예를 들면, 상기 제1 레벨은 제1 전압 단자(VT1)로 인가되는 제1 로우 전압(VS1)의 레벨과 동일한 전압 레벨로 약 -6V이고, 상기 제2 레벨은 약 -11V이다.
상기 스위칭부(362a)는 제7 트랜지스터(T7), 제8 트랜지스터(T8), 제11 트랜지스터(T11) 및 제12 트랜지스터(T12)와, 제2 및 제3 커패시터(C2, C3)를 포함할 수 있다.
상기 제7 트랜지스터(T7)는 드레인 전극이 상기 제1 클럭 단자(CK1)에 연결되고, 게이트 전극이 상기 제2 커패시터(C2)를 통해 상기 제1 클럭 단자(CK1)에 연 결되며, 소스 전극이 상기 제2 노드(N)에 연결된다. 상기 제7 트랜지스터(T7)의 게이트 전극과 소스 전극 사이에는 상기 제3 커패시터(C3)가 연결된다.
상기 제8 트랜지스터(T8)는 게이트 전극이 제1 입력 단자(IN1)에 연결되고, 드레인 전극이 상기 제2 노드(N)에 연결되며, 소스 전극이 제2 전압 단자(VT2)에 연결된다.
상기 제11 트랜지스터(T11)는 게이트 전극과 드레인 전극이 상기 제1 클럭 단자(CK1)에 공통으로 연결되고, 소스 전극이 상기 제12 트랜지스터(T12)의 드레인 전극과 연결된다.
상기 제12 트랜지스터(T12)는 게이트 전극이 상기 캐리 단자(CR)에 연결되고, 소스 전극이 상기 제2 전압 단자(VT2)에 연결된다.
상기 제1 입력 단자(IN1)로 인가되는 제m-1 스테이지(SRCm-1)의 캐리 신호(CRm-1)에 응답하여 상기 제8 트랜지스터(T8)가 턴-온 되면, 상기 제2 노드(N)의 전위는 상기 제2 전압 단자(VT2)로 인가되는 상기 다이나믹 로우 전압(VSSD)으로 방전된다. 한편, 제m 스테이지(SRCm)의 캐리 신호(CRm)에 응답하여 상기 제12 트랜지스터(T12)가 턴-온 되면, 제3 노드(N1)에는 제1 클럭 단자(CK1)와 상기 제2 전원 단자(VT2)에 사이에 인가된 전압이 상기 제11 트랜지스터(T11)와 상기 제12 트랜지스터(T12)에 의해 전압 분배된 로우 전압이 인가된다.
상기 제8 트랜지스터(T8)의 게이트/소스 전압(VGS)은 상기 캐리 단자(CR)의 전압과 상기 제2 전압 단자(VT2)의 전압의 차로 정의될 수 있다. 제m-1 게이트 신호가 하이 전압으로 유지되는 동안, 상기 제8 트랜지스터(T8)의 게이트 전극과 연 결된 상기 제1 입력 단자(IN1)는 상기 제m-1 스테이지(SRCm-1)의 캐리 신호(CRm-1)의 하이 전압(약 22V)으로 유지되고, 소스 전극과 연결된 상기 제2 전압 단자(VT2)는 상기 다이나믹 로우 전압(약-11V)으로 유지된다. 이에 따라 상기 제8 트랜지스터(T8)의 게이트/소스 전압(VGS)는 22-(-11)=33V 가 된다.
상기 제m 게이트 신호가 하이 전압으로 유지되는 동안, 상기 제12 트랜지스터(T12)의 게이트 전극과 연결된 상기 캐리 단자(CR)는 상기 제1 클럭 단자(CK1)로 인가되는 제1 클럭신호(CK)의 하이 전압(약 22V)으로 유지되고, 소스 전극과 연결된 상기 제2 전압 단자(VT2)는 상기 다이나믹 로우 전압(약 -11V)으로 유지된다. 이에 따라, 상기 제12 트랜지스터(T12)의 게이트/소스 전압(VGS)은 22-(-11)=33V 가 된다.
한편, 본 실시예에서와 달리 상기 제8 및 상기 제12 트랜지스터(T8, T12)의 게이트 전극이 제1 노드(Q)에 연결된 경우의 게이트/소스 전압은 다음과 같다. 즉, 상기 제m 게이트 신호 또는 제m-1 게이트 신호가 하이 전압으로 유지되는 동안, 상기 제8 및 제12 트랜지스터(T8, 12)의 게이트 전극과 연결된 상기 제1 노드(Q)는 하이 전압(약 41V)으로 유지되고, 소스 전극과 연결된 상기 제2 전압 단자(VT2)는 상기 다이나믹 로우 전압(약 -11V)으로 유지된다. 따라서, 상기 제8 및 제12 트랜지스터(T8, T12)의 게이트/소스 전압(VGS)은 41-(-11)=52V가 된다. 이와 같이 게이트/소스 전압이 너무 높게 되면 브레이크 다운이 발생될 우려가 있다.
본 실시예에 따르면, 상기 제8 트랜지스터(T8)의 제어신호로 상기 제m-1 스테이지(SRCm-1)의 캐리 신호(CRm-1)를 인가하고, 상기 제12 트랜지스터(T12)의 제 어신호로 제m 스테이지(SRCm)의 캐리 신호(CRm)를 인가함으로써, 상기 제8 및 제12 트랜지스터(T8, T12)의 제어신호로 상기 제1 노드(Q)의 신호를 인가하는 경우 대비 상기 제8 및 제12 트랜지스터(T8, T12)의 게이트/소스 전압을 약 19V 정도 감소 시킬 수 있다. 따라서 본 실시예에 따르면 게이트 구동회로의 장시간 구동 신뢰성을 향상시킬 수 있다.
실시예 9
도 18은 본 발명의 실시예 9에 따른 스테이지에 대한 회로도이다.
본 실시예에 따른 스테이지는 스위칭부(362b)를 제외하고, 도 14를 참조하여 설명한 스테이지에 대한 회로도와 실질적으로 동일하므로, 동일한 구성요소에는 동일한 참조 부호를 부여하고, 중복되는 부분은 생략한다.
도 18을 참조하면, 제m 스테이지(SRCm)는 입력부, 출력부(310), 출력 구동부, 홀딩부, 스위칭부(362b) 및 캐리부(370)를 포함할 수 있다. 상기 출력 구동부는 버퍼부(320), 충전부(330) 및 방전부(340)를 포함할 수 있다. 상기 홀딩부는 제1 홀딩부(351), 제2 홀딩부(352), 제3 홀딩부(353), 제4 홀딩부(354), 제5 홀딩부(355) 및 제6 홀딩부(356)를 포함할 수 있다.
상기 제6 홀딩부(356)는 제14 트랜지스터(T14)를 포함한다. 상기 제14 트랜지스터(T14)는 게이트 전극이 제2 노드(N)에 연결되고, 소스 전극이 제2 전압 단자(VT2)에 연결되며, 드레인 전극이 캐리 단자(CR)에 연결된다. 상기 제6 홀딩부(356)는 제m 게이트 신호(Gm)가 로우 전압인 동안에 상기 제2 노드(N)의 신호에 응답하여 상기 캐리 단자(CR)로 출력되는 캐리 신호(CRm)를 상기 제2 전압 단 자(VT2)에 인가되는 다이나믹 로우 전압(VSSD)으로 유지시킨다. 상기 다이나믹 로우 전압(VSSD)는 상온에서 제1 레벨의 로우 전압을 갖고, 고온에서는 상기 제1 레벨보다 낮은 제2 레벨의 로우 전압을 갖는다. 예를 들면, 상기 제1 레벨은 제1 전압 단자(VT1)로 인가되는 제1 로우 전압(VS1)의 레벨과 동일한 전압 레벨로 약 -6V이고, 상기 제2 레벨은 약 -11V이다.
상기 스위칭부(362b)는 제7 트랜지스터(T7), 제8 트랜지스터(T8), 제11 트랜지스터(T11) 및 제12 트랜지스터(T12)와, 제2 및 제3 커패시터(C2, C3)를 포함할 수 있다.
상기 제7 트랜지스터(T7)는 드레인 전극이 상기 제1 클럭 단자(CK1)에 연결되고, 게이트 전극이 상기 제2 커패시터(C2)를 통해 상기 제1 클럭 단자(CK1)에 연결되며, 소스 전극이 상기 제2 노드(N)에 연결된다. 상기 제7 트랜지스터(T7)의 게이트 전극과 소스 전극 사이에는 상기 제3 커패시터(C3)가 연결된다.
상기 제8 트랜지스터(T8)는 게이트 전극이 상기 캐리 단자(CR)에 연결되고, 드레인 전극이 상기 제2 노드(N)에 연결되며, 소스 전극이 상기 제2 전압 단자(VT2)에 연결된다.
상기 제11 트랜지스터(T11)는 게이트 전극과 드레인 전극이 상기 제1 클럭 단자(CK1)에 공통으로 연결되고, 소스 전극이 상기 제12 트랜지스터(T12)의 드레인 전극과 연결된다.
상기 제12 트랜지스터(T12)는 게이트 전극이 제1 입력 단자(IN1)에 연결되고, 소스 전극이 상기 제2 전압 단자(VT2)에 연결된다.
상기 제1 입력 단자(IN1)로 인가되는 제m-1 스테이지(SRCm-1)의 캐리 신호(CRm-1)에 응답하여 상기 제12 트랜지스터(T12)가 턴-온 되면, 제3 노드(N1)에는 제1 클럭 단자(CK1)와 상기 제2 전원 단자(VT2)에 사이에 인가된 전압이 상기 제11 트랜지스터(T11)와 상기 제12 트랜지스터(T12)에 의해 전압 분배된 로우 전압이 인가된다. 한편, 제m 스테이지(SRCm)의 캐리 신호(CRm)에 응답하여 상기 제8 트랜지스터(T8)가 턴-온 되면, 상기 제2 노드(N)의 전위는 상기 제2 전압 단자(VT2)로 인가되는 상기 다이나믹 로우 전압(VSSD)으로 방전된다.
상기 제8 트랜지스터(T8)의 게이트/소스 전압(VGS)은 상기 캐리 단자(CR)의 전압과 상기 제2 전압 단자(VT2)의 전압의 차로 정의될 수 있다. 제m 게이트 신호가 하이 전압으로 유지되는 동안, 상기 제8 트랜지스터(T8)의 게이트 전극과 연결된 상기 캐리 단자(CR)는 상기 제1 클럭 단자(CK1)로 인가되는 제1 클럭신호(CK)의 하이 전압(약 22V)으로 유지되고, 소스 전극과 연결된 상기 제2 전압 단자(VT2)는 상기 다이나믹 로우 전압(약 -11V)으로 유지된다. 이에 따라, 상기 제12 트랜지스터(T12)의 게이트/소스 전압(VGS)은 22-(-11)=33V 가 된다.
제m-1 게이트 신호가 하이 전압으로 유지되는 동안, 상기 제12 트랜지스터(T12)의 게이트 전극과 연결된 상기 제1 입력 단자(IN1)는 상기 제m-1 스테이지(SRCm-1)의 캐리 신호(CRm-1)의 하이 전압(약 22V)으로 유지되고, 소스 전극과 연결된 상기 제2 전압 단자(VT2)는 상기 다이나믹 로우 전압(약-11V)으로 유지된다. 이에 따라 상기 제8 트랜지스터(T12)의 게이트/소스 전압(VGS)는 22-(-11)=33V 가 된다.
본 실시예에 따르면, 상기 제8 트랜지스터(T8)의 제어신호로 제m 스테이지(SRCm)의 캐리 신호(CRm)를 인가하고, 상기 제12 트랜지스터(T12)의 제어신호로 제m-1 스테이지(SRCm-1)의 캐리 신호(CRm-1)를 인가함으로써, 상기 제8 및 제12 트랜지스터(T8, T12)의 제어신호로 상기 제1 노드(Q)의 신호를 인가하는 경우 대비 상기 제8 및 제12 트랜지스터(T8, T12)의 게이트/소스 전압을 감소 시킬 수 있다. 따라서 본 실시예에 따르면 게이트 구동회로의 장시간 구동 신뢰성을 향상시킬 수 있다.
실시예 10
도 19는 본 발명의 실시예 10에 따른 게이트 구동회로의 블록도이다.
도 19를 참조하면, 상기 게이트 구동회로는 서로 종속적으로 연결된 복수의 스테이지들(SRC1 ~ SRCd2)로 이루어진 쉬프트 레지스터를 포함한다. 상기 복수의 스테이지들(SRC1 ~ SRCd2)은 n개의 구동 스테이지들(SRC1 ~ SRCn)과 2개의 더미 스테이지(SRCd1, SRCd2)를 포함할 수 있다. 상기 n개의 구동 스테이지들(SRC1 ~ SRCn)은 n개의 게이트 라인들(G1 ~ Gn)과 각각 연결되어 상기 게이트 라인들(G1 ~ Gn)에 게이트 신호들을 순차적으로 출력한다.
각 스테이지는 제1 클럭 단자(CK1), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력 단자(IN3), 제1 전압 단자(VT1), 제2 전압 단자(VT2), 캐리 단자(CR) 및 출력 단자(OUT)를 포함할 수 있다.
상기 제1 클럭 단자(CK1)는 클럭 신호(CK)를 수신한다.
상기 제1 입력 단자(IN1)는 수직개시신호(STV) 또는 이전 스테이지의 캐리 신호를 수신한다. 즉, 첫 번째 스테이지인 제1 스테이지(SRC1)의 제1 입력 단자(IN1)는 상기 수직개시신호(STV)를 수신하고, 상기 제1 스테이지(SRC1)를 제외한 나머지 스테이지들(SRC2 ~ SRCd2)의 제1 입력 단자(IN1)는 이전 스테이지의 캐리 신호를 수신한다.
상기 제2 입력 단자(IN2)는 다음 스테이지의 출력 신호 또는 수직개시신호(STV)를 수신한다. 제1 내지 제n 스테이지(SRC1 ~ SRCn) 및 제1 더미 스테이지(SRCd1)의 제2 입력 단자(IN2)는 다음 스테이지(SRC2 ~ SRCd2)의 게이트 신호를 수신하고, 상기 제2 더미 스테이지(SRCd2)의 제2 입력 단자(IN2)는 상기 수직개시신호(STV)를 수신한다.
상기 제3 입력 단자(IN3)는 N+2 번째 스테이지의 출력 단자(OUT)로부터 출력되는 게이트 신호를 수신한다. 예를 들면, 제1 내지 제n 스테이지(SRC1 ~ SRCn)의 제3 입력 단자(IN3)는 N+2 번째 스테이지의 게이트 신호를 수신하고, 상기 제1 더미 스테이지(SRCd1)의 제3 입력 단자(IN3)는 상기 수직개시신호(STV)를 수신한다.
상기 제1 전압 단자(VT1)는 제1 로우 전압(VSS1)을 수신한다. 상기 제1 로우 전압(VSS1)은 약 -6V이다.
상기 제2 전압 단자(VT2)는 상기 제1 로우 전압(VSS1) 보다 낮은 제2 로우 전압(VSS2)을 수신한다. 상기 제2 로우 전압(VSS2)은 약 -11V이다.
상기 캐리 단자(CR)는 다음 스테이지의 제1 입력 단자(IN1)와 전기적으로 연결되어 상기 다음 스테이지의 제1 입력 단자(IN1)로 캐리 신호를 출력한다.
상기 출력 단자(OUT)는 해당하는 게이트 라인과 전기적으로 연결되어 상기 게이트 라인에 게이트 신호를 출력한다. 상기 출력 단자(OUT)는 이전 스테이지의 제1 입력 단자(IN1)와 전기적으로 연결되어, 상기 게이트 신호를 상기 이전 스테이지의 상기 제1 입력 단자(IN1)에 제공한다.
도 20은 도 19에 도시된 스테이지에 대한 회로도이다.
도 19 및 도 20을 참조하면, 제m 스테이지(SCRm)는 입력부, 출력부(410) 및 홀딩부를 포함할 수 있다 상기 입력부는 제1 입력신호를 인가받는 제1 입력 단자(IN1), 제2 입력신호를 인가받는 제2 입력 단자(IN2) 및 제3 입력신호를 인가받는 제3 입력 단자(IN3)를 포함할 수 있다. 여기서, 제1 입력신호는 제m-1 스테이지(SRCm-1)의 캐리 신호(CRm-1) 또는 수직개시신호(STV)이고, 상기 제2 입력신호는 제m+1 스테이지(SRCm+1)의 게이트 신호(Gm+1)이며, 상기 제3 입력신호는 제m+2 스테이지(SRCm+2)의 게이트 신호(Gm+2)이다.
상기 출력부(410)는 제1 트랜지스터(T1)를 포함한다. 상기 제1 트랜지스터(T1)는 드레인 전극이 제1 클럭 단자(CK1)에 연결되고, 게이트 전극이 제1 노드(Q) 에 연결되며, 소스 전극이 상기 출력 단자(OUT)에 연결된다. 상기 출력부(410)는 상기 제1 노드(Q)의 신호에 응답하여 상기 제1 클럭 단자(CK1)에 인가되는 상기 클럭 신호(CK)의 하이 전압을 게이트 신호로 출력한다.
상기 제m 스테이지(SRCm)는 상기 제m-1 스테이지(SRCm-1)의 캐리 신호(CRm-1) 또는 수직개시신호(STV)에 응답하여 상기 출력부(210)를 턴-온 시키고, 상기 제m+1 스테이지(SRCm+1)의 게이트 신호(Gm+1)에 응답하여 상기 출력부(210)를 턴-오프 시키는 출력 구동부를 더 포함할 수 있다. 상기 출력 구동부는 버퍼부(420), 충 전부(430) 및 방전부(440)를 포함할 수 있다.
상기 버퍼부(420)는 제3 트랜지스터(T3)를 포함한다. 상기 제3 트랜지스터(T3)는 게이트 전극 및 드레인 전극이 제1 입력 단자(IN1)에 공통으로 연결되고, 소스 전극이 상기 제1 노드(Q)에 연결된다.
상기 충전부(430)는 제1 전극이 상기 제1 노드(Q)에 연결되고, 제2 전극이 출력 단자(OUT)에 연결된 제1 커패시터(C1)를 포함한다. 상기 충전부(230)는 상기 제1 입력 단자(IN1)에 인가되는 상기 제1 입력신호의 하이 전압을 충전하여 상기 제1 노드(Q)를 하이 레벨로 유지시킨다.
상기 방전부(440)는 제4 트랜지스터(T4)를 포함한다. 상기 제4 트랜지스터(T4)는 게이트 전극이 상기 제2 입력 단자(IN2)에 연결되고, 소스 전극이 상기 제1 전압 단자(VT1)에 연결되며, 드레인 전극이 상기 제1 노드(Q)에 연결된다.
상기 홀딩부는 제1 홀딩부(452) 및 제2 홀딩부(454)를 포함할 수 있다.
상기 제1 홀딩부(452)는 제2 트랜지스터(T2)를 포함한다. 상기 제2 트랜지스터(T2)는 게이트 전극이 상기 제2 입력 단자(IN2)에 연결되고, 소스 전극이 상기 제1 전압 단자(VT1)에 연결되며, 드레인 전극이 상기 출력 단자(OUT)에 연결된다.
상기 홀딩부(452)는 상기 제2 입력 단자(IN2)에 인가되는 제m+1 스테이지(SRCm+1)의 게이트 신호(Gm+1)에 응답하여 상기 출력 단자(OUT)의 전압을 상기 제1 로우 전압(VSS1)으로 풀다운 시킨다.
상기 제2 홀딩부(454)는 제5 트랜지스터(T5)를 포함한다. 상기 제5 트랜지스터(T5)는 게이트 전극이 제3 입력 단자(IN3)에 연결되고, 소스 전극이 상기 제2 전 압 단자(VT2)에 연결되며, 드레인 전극이 상기 제1 노드(Q)에 연결된다. 상기 제2 홀딩부(454)는 상기 제3 입력 단자(IN3)에 수신되는 제m+2 게이트 신호(Gm+2)에 응답하여 상기 제1 노드(Q)의 전압을 상기 제2 로우 전압(VSS2)으로 유지시킨다.
상기 제m 스테이지(SRCm)는 캐리부(460)를 더 포함할 수 있다.
상기 캐리부(460)는 제6 트랜지스터(T6)를 포함한다. 상기 제6 트랜지스터(T6)는 게이트 전극이 상기 제1 노드(Q)에 연결되고, 소스 전극이 캐리 단자(CR)에 연결되며, 드레인 전극이 상기 제1 클럭 단자(CK1)에 연결된다. 상기 캐리부(460)는 상기 제6 트랜지스터(T6)의 상기 게이트 전극과 상기 소스 전극 사이에 연결되는 제2 커패시터(C2)를 더 포함한다. 상기 캐리부(460)는 상기 제1 노드(Q)의 전위가 하이 레벨로 전환되면, 상기 제1 클럭 신호(CK)의 하이 전압을 캐리 신호로 출력한다.
도 21은 도 20에 도시된 제1 노드와 출력 단자 전압의 시뮬레이션 파형도이다.
도 20 및 21을 참조하면, 상기 출력 단자(OUT)의 신호인 제m 게이트 신호(Gm)는 제1 노드(Q)에 부스팅 전압(약 41V)이 인가되는 구간에 상기 제1 클럭 단자(CK1)에 인가되는 클럭 신호(CK)의 하이 전압(약 22V)을 유지하고, 나머지 구간 동안에는 상기 제1 로우 전압(약 -6V)으로 유지됨을 알 수 있다. 상기 제3 입력 신호인 제m+2 스테이지의 캐리 신호에 응답하여 상기 제5 트랜지스터(T5)가 턴-온 되면, 상기 제1 노드(Q)의 신호인 제m 노드신호(Qm)는 상기 제2 로우 전압(약 -11V)으로 유지됨을 알 수 있다.
상기한 바와 같이, 한 프레임에서 상기 제m 게이트 신호(Gm)가 로우 전압을 유지하는 동안 상기 제1 트랜지스터(T1)의 게이트 전극과 연결된 상기 제1 노드(Q)는 제2 로우 전압(VSS2)으로 유지되고, 소스 전극과 연결된 출력 단자(OUT)는 상기 제1 로우 전압(VSS1)으로 유지된다. 따라서, 상기 제1 트랜지스터(T1)의 게이트/소스 전압(VGS)은 -5V가 된다.
본 실시예에 따르면 상기 제m 게이트 신호(Gm)가 로우 전압을 유지하는 동안 상기 제1 트랜지스터(T1)의 게이트/소스 전압(VGS)을 네가티브 전압으로 설정할 수 있으므로, 고온 노이즈를 개선할 수 있다.
실시예 11
도 22는 본 발명의 실시예 11에 따른 스테이지에 대한 회로도이다.
본 실시예에 따른 스테이지는 캐리부(462)를 제외하고는 도 20을 참조하여 설명한 스테이지에 대한 회로도와 실질적으로 동일하므로, 동일한 구성요소에는 동일한 참조 부호를 부여하고, 중복되는 부분은 생략한다.
도 20 및 도 22를 참조하면, 제m 스테이지(SRCm)는 입력부, 출력부(410), 출력 구동부, 홀딩부 및 캐리부(462)를 포함할 수 있다. 상기 출력 구동부는 버퍼부(420), 충전부(430) 및 방전부(440)를 포함할 수 있다. 상기 홀딩부는 제1 홀딩부(452) 및 제2 홀딩부(454)를 포함할 수 있다.
상기 캐리부(462)는 제6 트랜지스터(T6)를 포함한다. 상기 제6 트랜지스터(T6)는 더블 게이트 구조를 채용하고 있다. 상기 제6 트랜지스터(T6)는 바텀 게이트인 제1 게이트 전극이 제1 노드(Q)에 연결되고, 소스 전극이 캐리 단자(CR)에 연결되고, 드레인 전극이 상기 제1 클럭 단자(CK1)에 연결되며, 탑 게이트인 제2 게이트 전극이 캐리 단자(CR)에 연결된다. 상기 캐리부(462)는 상기 제6 트랜지스터(T6)의 상기 제1 게이트 전극과 상기 소스 전극 사이에 연결되는 제2 커패시터(C2)를 더 포함한다. 상기 캐리부(460)는 상기 제1 노드(Q)의 전위가 하이 레벨로 전환되면, 상기 제1 클럭 신호(CK)의 하이 전압을 캐리 신호로 출력한다. 이 경우, 상기 캐리 신호의 출력과 함께 상기 제2 게이트 전극을 통하여, 상기 캐리부(460)의 제6 트랜지스터(T6)가 더 턴-온된다.
상기와 같이, 상기 제6 트랜지스터(T6)에 더블 게이트 구조를 채용하는 경우, 제m 게이트 신호가 하이 전압으로 유지되는 구간을 제외한 나머지 구간 동안 상기 제1 노드(Q)의 신호를 상기 제2 로우 레벨(VSS2)로 안정적으로 유지시킬 수 있으므로, 리플에 의한 게이트 신호의 노이즈를 개선할 수 있다.
실시예 12
도 23은 본 발명의 실시예 12에 따른 스테이지에 대한 회로도이다.
본 실시예에 따른 스테이지는 캐리부(464)를 제외하고는 도 20을 참조하여 설명한 스테이지에 대한 회로도와 실질적으로 동일하므로, 동일한 구성요소에는 동일한 참조 부호를 부여하고, 중복되는 부분은 생략한다.
도 20 및 도 23를 참조하면, 제m 스테이지(SRCm)는 입력부, 출력부(410), 출력 구동부, 홀딩부 및 캐리부(464)를 포함할 수 있다. 상기 출력 구동부는 버퍼부(420), 충전부(430) 및 방전부(440)를 포함할 수 있다. 상기 홀딩부는 제1 홀딩부(452) 및 제2 홀딩부(454)를 포함할 수 있다.
상기 캐리부(464)는 제6 트랜지스터(T6)를 포함한다. 상기 제6 트랜지스터(T6)는 더블 게이트 구조를 채용하고 있다. 상기 제6 트랜지스터(T6)는 바텀 게이트 전극인 제1 게이트 전극이 제1 노드(Q)에 연결되고, 소스 전극이 캐리 단자(CR)에 연결되고, 드레인 전극이 상기 제1 클럭 단자(CK1)에 연결되며, 탑 게이트 전극인 제2 게이트 전극이 출력 단자(OUT)에 연결된다. 상기 캐리부(464)는 상기 제6 트랜지스터(T6)의 상기 제1 게이트 전극과 상기 소스 전극 사이에 연결되는 제2 커패시터(C2)를 더 포함한다. 상기 캐리부(464)는 상기 제1 노드(Q)의 전위가 하이 레벨로 전환되면, 상기 제1 클럭 신호(CK)의 하이 전압을 캐리 신호로 출력한다. 상기 출력 단자(OUT)에 하이 전압이 인가되는 경우에는 상기 제2 게이트 전극을 통하여, 상기 캐리부(460)의 제6 트랜지스터(T6)가 더 턴-온된다.
상기와 같이, 상기 제6 트랜지스터(T6)에 더블 게이트 구조를 채용하는 경우, 제m 게이트 신호가 하이 전압으로 유지되는 구간을 제외한 나머지 구간 동안 상기 제1 노드(Q)의 신호를 상기 제2 로우 레벨(VSS2)로 안정적으로 유지시킬 수 있으므로, 리플에 의한 게이트 신호의 노이즈를 개선할 수 있다.
실시예 13
도 24은 본 발명의 실시예 13에 따른 게이트 구동회로의 블록도이다.
본 실시예에 따른 게이트 구동회로는 제2 클럭 단자(CK2)가 추가된 것을 제외하고는, 도 19를 참조하여 설명한 게이트 구동회로와 실질적으로 동일하므로, 중복되는 부분은 생략한다.
도 24를 참조하면, 상기 게이트 구동회로는 서로 종속적으로 연결된 복수의 스테이지들(SRC1 ~ SRCd2)로 이루어진 쉬프트 레지스터를 포함한다. 상기 복수의 스테이지들(SRC1 ~ SRCd2)은 n개의 구동 스테이지들(SRC1 ~ SRCn)과 2개의 더미 스테이지(SRCd1, SRCd2)를 포함할 수 있다.
각 스테이지는 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력 단자(IN3), 제1 전압 단자(VT1), 제2 전압 단자(VT2), 캐리 단자(CR) 및 출력 단자(OUT)를 포함할 수 있다.
상기 제1 및 제2 클럭단자(CK1, CK2)는 서로 반대되는 위상을 갖는 제1 클럭 신호(CK) 및 제2 클럭 신호(CKB)를 수신한다. 예를 들면, 홀수 번째 스테이지(SRC1, SRC3,...)의 제1 클럭 단자(CK1)는 제1 클럭 신호(CK)를 수신하고, 제2 클럭 단자(CK2)는 제2 클럭 신호(CKB)를 수신한다. 짝수 번째 스테이지(SRC2, SRC4,...)의 제1 클럭 단자(CK1)는 제2 클럭 신호(CKB)를 수신하고, 제2 클럭 단자(CK2)는 제1 클럭 신호(CK)를 수신한다.
도 25는 도 24에 도시된 스테이지에 대한 회로도이다.
본 실시예에 따른 스테이지는 제3 홀딩부(456)가 추가된 것을 제외하고는, 도 20을 참조하여 설명한 스테이지에 대한 회로도와 실질적으로 동일하므로, 동일한 동일한 구성요소에는 동일한 참조 부호를 부여하고, 중복되는 부분은 생략한다.
도 25를 참조하면, 제m 스테이지(SRCm)는 입력부, 출력부(410), 출력 구동부, 홀딩부 및 캐리부(460)를 포함할 수 있다. 상기 출력 구동부는 버퍼부(420), 충전부(430) 및 방전부(440)를 포함할 수 있다. 상기 홀딩부는 제1 홀딩부(452), 제2 홀딩부(454) 및 상기 제3 홀딩부(456)를 포함할 수 있다.
상기 제3 홀딩부(456)는 제7 트랜지스터(T7)를 포함한다 상기 제7 트랜지스터(T7)는 게이트 전극이 제2 클럭 단자(CK2)에 연결되고, 소스 전극이 제1 전압 단자(VT1)에 연결되며, 드레인 전극이 출력 단자(OUT)에 연결된다. 상기 제3 홀딩부(456)는 상기 제2 클럭 단자(CK2)로 인가되는 제2 클럭 신호(CKB)에 응답하여 상기 출력 단자(OUT)의 전압을 상기 제1 전압 단자(VT1)로 인가되는 제1 로우 전압(VSS1)으로 유지시킨다.
본 실시예에 따르면, 상기 제3 홀딩부(456)를 통해 제m 게이트 신호가 하이 전압으로 유지되는 구간을 제외하고, 상기 제m 게이트 신호를 안정적으로 상기 제1 로우 전압(VSS1)으로 유지시킬 수 있으므로, 고온 노이즈를 개선할 수 있다.
실시예 14
도 26은 본 발명의 실시예 14에 따른 스테이지에 대한 회로도이다.
본 실시예에 따른 스테이지는 캐리부(462)를 제외하고는 도 25를 참조하여 설명한 스테이지에 대한 회로도와 실질적으로 동일하므로, 동일한 구성요소에는 동일한 참조 부호를 부여하고, 중복되는 부분은 생략한다.
도 26을 참조하면, 제m 스테이지(SRCm)는 입력부, 출력부(410), 출력 구동부, 홀딩부 및 캐리부(462)를 포함할 수 있다. 상기 출력 구동부는 버퍼부(420), 충전부(430) 및 방전부(440)를 포함할 수 있다. 상기 홀딩부는 제1 홀딩부(452), 제2 홀딩부(454) 및 상기 제3 홀딩부(456)를 포함할 수 있다.
상기 캐리부(462)는 제6 트랜지스터(T6)를 포함한다. 상기 제6 트랜지스터(T6)는 더블 게이트 구조를 채용하고 있다. 상기 제6 트랜지스터(T6)는 제1 게이 트 전극이 제1 노드(Q)에 연결되고, 소스 전극이 캐리 단자(CR)에 연결되고, 드레인 전극이 상기 제1 클럭 단자(CK1)에 연결되며, 제2 게이트 전극이 캐리 단자(CR)에 연결된다. 상기 캐리부(462)는 상기 제6 트랜지스터(T6)의 상기 제1 게이트 전극과 상기 소스 전극 사이에 연결되는 제2 커패시터(C2)를 더 포함한다. 상기 캐리부(462)는 상기 제1 노드(Q)의 전위가 하이 레벨로 전환되면, 상기 제1 클럭 신호(CK)의 하이 전압을 캐리 신호로 출력한다.
본 실시예에 따르면, 상기 제6 트랜지스터(T6)에 더블 게이트 구조를 채용하는 경우, 제m 게이트 신호가 하이 전압으로 유지되는 구간을 제외한 나머지 구간 동안 상기 제1 노드(Q)의 신호를 상기 제2 로우 레벨(VSS2)로 안정적으로 유지시킬 수 있으므로, 리플에 의한 게이트 신호의 노이즈를 개선할 수 있다. 또한, 상기 제3 홀딩부(456)를 통해 제m 게이트 신호가 하이 전압으로 유지되는 구간을 제외하고, 상기 제m 게이트 신호를 안정적으로 상기 제1 로우 전압(VSS1)으로 유지시킬 수 있으므로, 고온 노이즈를 개선할 수 있다.
실시예 15
도 27은 본 발명의 실시예 15에 따른 스테이지에 대한 회로도이다.
본 실시예에 따른 스테이지는 캐리부(464)를 제외하고는 도 25를 참조하여 설명한 스테이지에 대한 회로도와 실질적으로 동일하므로, 동일한 구성요소에는 동일한 참조 부호를 부여하고, 중복되는 부분은 생략한다.
도 27을 참조하면, 제m 스테이지(SRCm)는 입력부, 출력부(410), 출력 구동부, 홀딩부 및 캐리부(464)를 포함할 수 있다. 상기 출력 구동부는 버퍼부(420), 충전부(430) 및 방전부(440)를 포함할 수 있다. 상기 홀딩부는 제1 홀딩부(452), 제2 홀딩부(454) 및 상기 제3 홀딩부(456)를 포함할 수 있다.
상기 캐리부(464)는 제6 트랜지스터(T6)를 포함한다. 상기 제6 트랜지스터(T6)는 더블 게이트 구조를 채용하고 있다. 상기 제6 트랜지스터(T6)는 바텀 게이트 전극인 제1 게이트 전극이 제1 노드(Q)에 연결되고, 소스 전극이 캐리 단자(CR)에 연결되고, 드레인 전극이 상기 제1 클럭 단자(CK1)에 연결되며, 탑 게이트 전극인 제2 게이트 전극이 출력 단자(OUT)에 연결된다. 상기 캐리부(460)는 상기 제6 트랜지스터(T6)의 상기 제1 게이트 전극과 상기 소스 전극 사이에 연결되는 제2 커패시터(C2)를 더 포함한다. 상기 캐리부(460)는 상기 제1 노드(Q)의 전위가 하이 레벨로 전환되면, 상기 제1 클럭 신호(CK)의 하이 전압을 캐리 신호로 출력한다. 상기 캐리부(460)는 상기 제1 노드(Q)의 전위가 상기 제2 로우 전압(VSS2)으로 방전되면 상기 제2 로우 전압(VSS2)을 캐리 신호로 출력한다.
상기와 같이, 상기 제6 트랜지스터(T6)에 더블 게이트 구조를 채용하는 경우, 제m 게이트 신호가 하이 전압으로 유지되는 구간을 제외한 나머지 구간 동안 상기 제1 노드(Q)의 신호를 상기 제2 로우 레벨(VSS2)로 안정적으로 유지시킬 수 있으므로, 리플에 의한 게이트 신호의 노이즈를 개선할 수 있다.
이상에서 설명한 바와 같이, 본 발명의 실시예들에 따르면, 게이트 신호가 로우 전압을 유지하는 구간 동안 출력부의 게이트와 소스 사이에 네가티브 전압이 인가되도록 설정할 수 있으므로, 고온 노이즈를 개선할 수 있다. 또한, 제1 노드의 전압을 로우 전압으로 방전시키는 방전부 및 출력 단자의 전압을 로우 전압으로 풀다운 시키는 제1 홀딩부의 제어신호로 다음 스테이지의 캐리 신호를 이용함으로써 장기간 구동시 상기 방전부 및 상기 제1 홀딩부가 열화되는 것을 방지할 수 있다. 따라서 게이트 구동회로의 장시간 구동 신뢰성을 향상시킬 수 있다.
이상에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예 1에 따른 표시 장치를 도시한 평면도이다.
도 2는 도 1에 도시된 게이트 구동회로의 블록도이다.
도 3은 도 2에 도시된 스테이지에 대한 예시적인 회로도이다.
도 4는 도 3에 도시된 스테이지의 입출력신호 파형도이다.
도 5는 도 3에 도시된 제1 트랜지스터의 전류-전압 특성을 나타낸 파형도이다.
도 6은 도 3에 도시된 제m 스테이지의 제1 노드(Q), 제1 클럭 단자(CK1) 및 출력 단자(OUT)에서의 제m 게이트 신호(Gm)의 전압 변화를 도시한 파형도이다.
도 7은 본 발명의 실시예 2에 따른 스테이지에 대한 회로도이다.
도 8은 본 발명의 실시예 3에 따른 게이트 구동회로에 대한 블록도이다.
도 9는 도 8에 도시된 스테이지에 대한 회로도이다.
도 10는 본 발명의 실시예 4에 따른 게이트 구동회로의 블록도이다.
도 11은 도 10에 도시된 스테이지에 대한 회로도이다.
도 12는 본 발명의 실시예 5에 따른 스테이지에 대한 회로도이다.
도 13은 본 발명의 실시예 6에 따른 스테이지에 대한 회로도이다.
도 14는 본 발명의 실시예 7에 따른 스테이지에 대한 회로도이다.
도 15는 도 10에 도시된 제1 더미 스테이지에 대한 회로도이다.
도 16은 도 10에 도시된 제2 더미 스테이지에 대한 회로도이다.
도 17은 본 발명의 실시예 8에 따른 스테이지에 대한 회로도이다.
도 18은 본 발명의 실시예 9에 따른 스테이지에 대한 회로도이다.
도 19는 본 발명의 실시예 10에 따른 게이트 구동회로의 블록도이다.
도 20은 도 19에 도시된 스테이지에 대한 회로도이다.
도 21은 도 20에 도시된 제1 노드와 출력 단자 전압의 시뮬레이션 파형도이다.
도 22는 본 발명의 실시예 11에 따른 스테이지에 대한 회로도이다.
도 23은 본 발명의 실시예 12에 따른 스테이지에 대한 회로도이다.
도 24은 본 발명의 실시예 13에 따른 게이트 구동회로의 블록도이다.
도 25는 도 24에 도시된 스테이지에 대한 회로도이다.
도 26은 본 발명의 실시예 14에 따른 스테이지에 대한 회로도이다.
도 27은 본 발명의 실시예 15에 따른 스테이지에 대한 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 표시 패널 200 : 게이트 구동회로
210, 310 : 출력부 220, 320 : 버퍼부
230, 330 : 충전부 240, 340 : 방전부
251, 351 : 제1 홀딩부 252, 352 : 제2 홀딩부
253, 353 : 제3 홀딩부 254, 354 : 제4 홀딩부
355 : 제5 홀딩부 356 : 제6 홀딩부
260, 262, 360, 362 : 스위칭부
270, 370 : 캐리부

Claims (28)

  1. 복수의 스테이지들이 서로 종속적으로 연결되어 복수의 게이트 신호들을 출력하는 게이트 구동회로에서, 각 스테이지는
    수직개시신호 또는 상기 각 스테이지의 이전 스테이지들 중 제1 이전 스테이지의 제1 캐리 신호에 응답하여 하이 전압으로 전환되는 제1 노드;
    상기 제1 노드의 하이 전압에 응답하여 제1 클럭 신호를 출력 게이트 신호로서 출력 단자에 출력하는 출력부;
    상기 각 스테이지의 다음 스테이지들 중 제1 다음 스테이지에서 출력된 제1 게이트 신호에 응답하여 상기 출력 단자에 제1 로우 전압을 인가하는 제1 홀딩부;
    상기 각 스테이지의 상기 다음 스테이지들 중 상기 제1 다음 스테이지 이후의 제2 다음 스테이지에서 출력된 제2 게이트 신호에 응답하여 상기 제1 노드에 상기 제1 로우 전압 보다 낮은 제2 로우 전압을 인가하는 제2 홀딩부; 및
    상기 출력 단자에 상기 출력 게이트 신호를 출력할 때 상기 제2 로우 전압이 인가되도록 구성되는 제2 노드를 포함하고,
    상기 제1 노드는 상기 제2 노드의 전압에 기초하여 상기 제2 로우 전압이 인가되도록 구성되는 것을 특징으로 하는 게이트 구동 회로.
  2. 삭제
  3. 제1항에 있어서, 상기 제2 노드는 상기 제1 이전 스테이지의 상기 제1 캐리 신호가 상기 각 스테이지에 인가될 때 상기 제2 로우 전압이 더 인가되도록 구성되는 것을 특징으로 하는 게이트 구동 회로.
  4. 제1항에 있어서, 상기 제1 노드는 상기 출력 단자에 상기 출력 게이트 신호가 출력될 때에 부트스트랩되고, 상기 부트스트랩 직후에 상기 제1 로우 전압이 인가되며, 상기 제2 다음 스테이지에서 출력된 상기 제2 게이트 신호에 응답하여 상기 제2 로우 전압이 인가되는 것을 특징으로 하는 게이트 구동 회로.
  5. 제1항에 있어서, 상기 제1 노드의 하이 전압에 응답하여 상기 제1 클럭 신호를 출력 캐리 신호로서 캐리 단자에 출력하는 캐리부를 더 포함하며, 상기 캐리 단자는 상기 제2 노드의 하이 전압에 응답하여 상기 제2 로우 전압이 인가되는 것을 특징으로 하는 게이트 구동 회로.
  6. 제5항에 있어서, 상기 캐리부는 상기 캐리 단자에 하이 전압이 인가될 때 더 턴-온 되도록 구성되는 것을 특징으로 하는 게이트 구동 회로.
  7. 제5항에 있어서, 상기 캐리부는 상기 출력 단자에 하이 전압이 인가될 때 더 턴-온 되도록 구성되는 것을 특징으로 하는 게이트 구동 회로.
  8. 복수의 스테이지들이 서로 종속적으로 연결되어 복수의 게이트 신호들을 출력하는 게이트 구동회로에서, 각 스테이지는
    수직개시신호 또는 상기 각 스테이지의 이전 스테이지들 중 제1 이전 스테이지의 제1 캐리 신호에 응답하여 하이 전압으로 전환되는 제1 노드;
    상기 제1 노드의 하이 전압에 응답하여 제1 클럭 신호를 출력 게이트 신호로서 출력 단자에 출력하는 출력부;
    상기 각 스테이지의 다음 스테이지들 중 제1 다음 스테이지에서 출력된 제2 캐리 신호에 응답하여 상기 출력 단자에 제1 로우 전압을 인가하는 제1 홀딩부; 및
    상기 각 스테이지의 상기 다음 스테이지들 중 상기 제1 다음 스테이지 이후의 제2 다음 스테이지에서 출력된 제1 게이트 신호에 응답하여 상기 제1 노드에 상기 제1 로우 전압 보다 낮은 제2 로우 전압을 인가하는 제2 홀딩부를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  9. 제8항에 있어서, 상기 각 스테이지는 상기 출력 단자에 상기 출력 게이트 신호를 출력할 때 상기 제2 로우 전압이 인가되도록 구성되는 제2 노드를 더 포함하며, 상기 제1 노드는 상기 제2 노드의 전압에 기초하여 상기 제2 로우 전압이 인가되도록 구성되는 것을 특징으로 하는 게이트 구동 회로.
  10. 제9항에 있어서, 상기 제2 노드는 상기 제1 이전 스테이지의 상기 제1 캐리 신호가 상기 각 스테이지에 인가될 때 상기 제2 로우 전압이 더 인가되도록 구성되는 것을 특징으로 하는 게이트 구동 회로.
  11. 제8항에 있어서, 상기 제1 노드는 상기 출력 단자에 상기 출력 게이트 신호가 출력될 때에 부트스트랩되고, 상기 부트스트랩 직후에 상기 제1 로우 전압이 인가되며, 상기 제2 다음 스테이지에서 출력된 상기 제1 게이트 신호에 응답하여 상기 제2 로우 전압이 인가되는 것을 특징으로 하는 게이트 구동 회로.
  12. 제9항에 있어서, 상기 제1 노드의 하이 전압에 응답하여 상기 제1 클럭 신호를 출력 캐리 신호로서 캐리 단자에 출력하는 캐리부를 더 포함하며, 상기 캐리 단자는 상기 제2 노드의 하이 전압에 응답하여 상기 제2 로우 전압이 인가되도록 구성되는 것을 특징으로 하는 게이트 구동 회로.
  13. 제12항에 있어서, 상기 캐리부는 상기 캐리 단자에 하이 전압이 인가될 때 더 턴-온 되도록 구성되는 것을 특징으로 하는 게이트 구동 회로.
  14. 제12항에 있어서, 상기 캐리부는 상기 출력 단자에 하이 전압이 인가될 때 더 턴-온 되도록 구성되는 것을 특징으로 하는 게이트 구동 회로.
  15. 복수의 스테이지들이 서로 종속적으로 연결되어 복수의 게이트 신호들을 출력하는 게이트 구동회로에서, 각 스테이지는
    수직개시신호 또는 상기 각 스테이지의 이전 스테이지들 중 제1 이전 스테이지의 제1 캐리 신호에 응답하여 하이 전압으로 전환되는 제1 노드;
    상기 제1 노드의 하이 전압에 응답하여 제1 클럭 신호를 출력 게이트 신호로서 출력 단자에 출력하는 출력부;
    상기 각 스테이지의 다음 스테이지들 중 제1 다음 스테이지에서 출력된 제1 게이트 신호에 응답하여 상기 출력 단자에 제1 로우 전압을 인가하는 제1 홀딩부; 및
    상기 각 스테이지의 상기 다음 스테이지들 중 상기 제1 다음 스테이지 이후의 제2 다음 스테이지에서 출력된 제2 게이트 신호에 응답하여 상기 제1 노드에 다이나믹 로우 전압을 인가하는 제2 홀딩부를 포함하며,
    상기 다이나믹 로우 전압은 상기 제1 로우 전압 및 상기 제1 로우 전압보다 낮은 제2 로우 전압을 선택적으로 가지는 것을 특징으로 하는 게이트 구동 회로.
  16. 제15항에 있어서, 상기 각 스테이지는 상기 출력 단자에 상기 출력 게이트 신호를 출력할 때 상기 다이나믹 로우 전압이 인가되도록 구성되는 제2 노드를 더 포함하며, 상기 제1 노드는 상기 제2 노드의 전압에 기초하여 상기 다이나믹 로우 전압이 인가되도록 구성되는 것을 특징으로 하는 게이트 구동 회로.
  17. 제16항에 있어서, 상기 제2 노드는 상기 제1 이전 스테이지의 상기 제1 캐리 신호가 상기 각 스테이지에 인가될 때 상기 다이나믹 로우 전압이 더 인가되도록 구성되는 것을 특징으로 하는 게이트 구동 회로.
  18. 제15항에 있어서, 상기 제1 노드는 상기 출력 단자에 상기 출력 게이트 신호가 출력될 때에 부트스트랩되고, 상기 부트스트랩 직후에 상기 제1 로우 전압이 인가되며, 상기 제2 다음 스테이지에서 출력된 상기 제2 게이트 신호에 응답하여 상기 다이나믹 로우 전압이 인가되는 것을 특징으로 하는 게이트 구동 회로.
  19. 제16항에 있어서, 상기 제1 노드의 하이 전압에 응답하여 상기 제1 클럭 신호를 출력 캐리 신호로서 캐리 단자에 출력하는 캐리부를 더 포함하며, 상기 캐리 단자는 상기 제2 노드의 하이 전압에 응답하여 상기 다이나믹 로우 전압이 인가되도록 구성되는 것을 특징으로 하는 게이트 구동 회로.
  20. 제19항에 있어서, 상기 캐리부는 상기 캐리 단자에 하이 전압이 인가될 때 더 턴-온 되도록 구성되는 것을 특징으로 하는 게이트 구동 회로.
  21. 제19항에 있어서, 상기 캐리부는 상기 출력 단자에 하이 전압이 인가될 때 더 턴-온 되도록 구성되는 것을 특징으로 하는 게이트 구동 회로.
  22. 복수의 스테이지들이 서로 종속적으로 연결되어 복수의 게이트 신호들을 출력하는 게이트 구동회로에서, 각 스테이지는
    수직개시신호 또는 상기 각 스테이지의 이전 스테이지들 중 제1 이전 스테이지의 제1 캐리 신호에 응답하여 하이 전압으로 전환되는 제1 노드;
    상기 제1 노드의 하이 전압에 응답하여 제1 클럭 신호를 출력 게이트 신호로서 출력 단자에 출력하는 출력부;
    상기 각 스테이지의 다음 스테이지들 중 제1 다음 스테이지에서 출력된 제2 캐리 신호에 응답하여 상기 출력 단자에 제1 로우 전압을 인가하는 제1 홀딩부; 및
    상기 각 스테이지의 상기 다음 스테이지들 중 상기 제1 다음 스테이지 이후의 제2 다음 스테이지에서 출력된 제3 캐리 신호에 응답하여 상기 제1 노드에 다이나믹 로우 전압을 인가하는 제2 홀딩부를 포함하며,
    상기 다이나믹 로우 전압은 상기 제1 로우 전압 및 상기 제1 로우 전압보다 낮은 제2 로우 전압을 선택적으로 가지는 것을 특징으로 하는 게이트 구동 회로.
  23. 제22항에 있어서, 상기 각 스테이지는 상기 출력 단자에 상기 출력 게이트 신호를 출력할 때 상기 다이나믹 로우 전압이 인가되도록 구성되는 제2 노드를 더 포함하며, 상기 제1 노드는 상기 제2 노드의 전압에 기초하여 상기 다이나믹 로우 전압이 인가되도록 구성되는 것을 특징으로 하는 게이트 구동 회로.
  24. 제23항에 있어서, 상기 제2 노드는 상기 제1 이전 스테이지의 상기 제1 캐리 신호가 상기 각 스테이지에 인가될 때 상기 다이나믹 로우 전압이 더 인가되도록 구성되는 것을 특징으로 하는 게이트 구동 회로.
  25. 제22항에 있어서, 상기 제1 노드는 상기 출력 단자에 상기 출력 게이트 신호가 출력될 때에 부트스트랩되고, 상기 부트스트랩 직후에 상기 제1 로우 전압이 인가되며, 상기 제2 다음 스테이지에서 출력된 상기 제3 캐리 신호에 응답하여 상기 다이나믹 로우 전압이 인가되는 것을 특징으로 하는 게이트 구동 회로.
  26. 제23항에 있어서, 상기 제1 노드에 하이 전압에 응답하여 상기 제1 클럭 신호를 출력 캐리 신호로서 캐리 단자에 출력하는 캐리부를 더 포함하며, 상기 캐리 단자는 상기 제2 노드의 하이 전압에 응답하여 상기 다이나믹 로우 전압이 인가되도록 구성되는 것을 특징으로 하는 게이트 구동 회로.
  27. 제26항에 있어서, 상기 캐리부는 상기 캐리 단자에 하이 전압이 인가될 때 더 턴-온 되도록 구성되는 것을 특징으로 하는 게이트 구동 회로.
  28. 제26항에 있어서, 상기 캐리부는 상기 출력 단자에 하이 전압이 인가될 때 더 턴-온 되도록 구성되는 것을 특징으로 하는 게이트 구동 회로.
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