CN114093332B - 移位寄存器单元及其控制方法、栅极驱动电路、阵列基板 - Google Patents

Abstract

本发明公开了一种移位寄存器单元及其控制方法、栅极驱动电路、阵列基板、显示装置，本发明实施例的移位寄存器单元包括：输入模块，包括第一输入子模块和第二输入子模块；下拉控制模块，与第一电源信号端、下拉节点和第一节点电连接，被配置为在第一电源信号端的控制下将第一电源信号端的第一电源信号传输至下拉节点；下拉模块，与下拉节点、第一节点、第一上拉节点和第二电源信号端电连接，被配置为在第一上拉节点的控制下通过第二电源信号端的第二电源信号下拉节点；上拉模块包括第一上拉子模块和第二上拉子模块。本发明提供的实施例通过提供共用的下拉控制模块和下拉模块，使得减少了晶体管的数量，实现窄边框设计。

Description

移位寄存器单元及其控制方法、栅极驱动电路、阵列基板

技术领域

本发明涉及显示技术领域，特别是涉及一种移位寄存器单元及其控制方法、栅极驱动电路、阵列基板。

背景技术

随着显示技术的进步，高分辨率、窄边框的显示面板成为发展的趋势，为此，出现了设置在阵列基板上的栅极驱动电路(Gate Driver on Array，GOA)技术。GOA技术代替外接驱动芯片，具有成本低、工序少、产能高等优点。

显示领域对于窄边框的需求越来越迫切，然而目前的GOA电路中，每个移位寄存器的结构相同，一个移位寄存器单元包括一级移位寄存器，每个移位寄存器单元中晶体管数量多，不利于进一步实现窄边框设计。

发明内容

为了解决上述问题至少之一，本申请第一个方面提供一种移位寄存器单元，包括：

输入模块，包括第一输入子模块和第二输入子模块，第一输入子模块与第一输入端和第一上拉节点电连接，被配置为在第一输入端的第一输入信号控制下将第一输入信号传输至第一上拉节点，第二输入子模块与第二输入端和第二上拉节点电连接，被配置为在第二输入端的第二输入信号控制下将第二输入信号传输至第二上拉节点；

下拉控制模块，与第一电源信号端、下拉节点和第一节点电连接，被配置为在第一电源信号端的第一电源信号的控制下将第一电源信号传输至下拉节点；

下拉模块，与下拉节点、第一节点、第一上拉节点和第二电源信号端电连接，被配置为在第一上拉节点的电位的控制下通过第二电源信号端的第二电源信号下拉下拉节点；

上拉模块，包括第一上拉子模块和第二上拉子模块，第一上拉子模块与第一上拉节点、第一时钟信号端和第一输出端电连接，被配置为在第一上拉节点的电位的控制下将第一时钟信号端的第一时钟信号输出至第一输出端，第二上拉子模块与第二上拉节点、第二时钟信号端和第二输出端电连接，被配置为在第二上拉节点的电位的控制下将第二时钟信号端的第二时钟信号输出至第二输出端。

在一些可选的实施例中，还包括：复位模块和降噪模块，复位模块包括第一复位子模块和第二复位子模块，降噪模块包括第一降噪子模块和第二降噪子模块，其中

第一复位子模块与复位信号端、第二电源信号端和第一上拉节点电连接，被配置为在复位信号端的复位信号的控制下通过第二电源信号对第一上拉节点进行复位，

第二复位子模块与复位信号端、第二电源信号端和第二上拉节点电连接，被配置为在复位信号的控制下通过第二电源信号对第一上拉节点进行复位，

第一降噪子模块与下拉节点、第一上拉节点、第一输出端和第二电源信号端电连接，被配置为在下拉节点的电位的控制下通过第二电源信号下拉第一上拉节点和第一输出端的电位，

第二降噪子模块与下拉节点、第二上拉节点、第二输出端和第二电源信号端电连接，被配置为在下拉节点的电位的控制下通过第二电源信号下拉第二上拉节点和第二输出端的电位。

在一些可选的实施例中，还包括：截止模块，截止模块包括第一截止子模块和第二截止子模块，其中

第一截止子模块与第一输出端、第二电源信号端和截止信号端电连接，被配置为在截止信号端的截止信号的控制下，通过第二电源信号下拉第一输出端的电位，

第二截止子模块与第二输出端、第二电源信号端和截止信号端电连接，被配置为在截止信号端的截止信号的控制下，通过第二电源信号下拉第二输出端的电位。

在一些可选的实施例中，

第一输入子模块包括第一晶体管，第一晶体管的第一端和控制端接入第一输入信号，第二端连接至第一上拉节点，

第二输入子模块包括第二晶体管，第二晶体管的第一端和控制端接入第二输入信号，第二端连接至第二上拉节点，

下拉控制模块包括第三晶体管和第四晶体管，第三晶体管的第一端和控制端接入第一电源信号，第二端连接至第一节点，第四晶体管的第一端接入第一电源信号，第二端连接至下拉节点，控制端连接至第一节点，

下拉模块包括第五晶体管和第六晶体管，第五晶体管的第一端连接至下拉节点，第二端接入第二电源信号，控制端连接至第一上拉节点，第六晶体管的第一端连接至第一节点，第二端接入第二电源信号，控制端连接至第一上拉节点；

第一上拉子模块包括第七晶体管和第一存储电容，第七晶体管的第一端接入第一时钟信号，第二端连接至第一输出端，控制端连接至第一上拉节点，第一存储电容的第一端连接至第一上拉节点，第二端连接至第一输出端，

第二上拉子模块包括第八晶体管和第二存储电容，第八晶体管的第一端接入第二时钟信号，第二端连接至第二输出端，控制端连接至第二上拉节点，第二存储电容的第一端连接至第二上拉节点，第二端连接至第二输出端。

在一些可选的实施例中，

第一复位子模块包括第九晶体管，第九晶体管的第一端连接至第一上拉节点，第二端接入第二电源信号，控制端接入复位信号，

第二复位子模块包括第十晶体管，第十晶体管的第一端连接至第二上拉节点，第二端接入第二电源信号，控制端接入复位信号，

第一降噪子模块包括第十一晶体管和第十二晶体管，第十一晶体管的第一端连接至第一上拉节点，第二端接入第二电源信号，控制端连接至下拉节点，第十二晶体管的第一端连接至第一输出端，第二端接入第二电源信号，控制端连接至下拉节点，

第二降噪子模块包括第十三晶体管和第十四晶体管，第十三晶体管的第一端连接至第二上拉节点，第二端接入第二电源信号，控制端连接至下拉节点，第十四晶体管的第一端连接至第二输出端，第二端接入第二电源信号，控制端连接至下拉节点。

在一些可选的实施例中，

第一截止子模块包括第十五晶体管，第十五晶体管的第一端连接至第一输出端，第二端接入第二电源信号，控制端接入截止信号，

第二截止子模块包括第十六晶体管，第十六晶体管的第一端连接至第二输出端，第二端接入第二电源信号，控制端接入截止信号。

本申请第二方面提供一种栅极驱动电路，包括N个级联的如上文所述的移位寄存器单元，N为大于2的自然数，其中

第n级移位寄存器单元的第一输入端与第n-1级移位寄存器单元的第一输出端电连接，第n级移位寄存器单元的第二输入端与第n-1级移位寄存器单元的第二输出端电连接，第n级移位寄存器单元的复位信号端与第n+2级移位寄存器的第一输出端电连接，n大于等于1且小于等于N；

n等于1时，第一级移位寄存器单元的第一输入端和第二输入端与栅极驱动电路的起始信号端电连接，

n等于N时，最后一级移位寄存器单元的复位信号端与栅极驱动电路的截止信号端电连接，

或者

第n级移位寄存器单元的第一输入端与第n-1级移位寄存器单元的第二输出端电连接，第n级移位寄存器单元的第二输入端与第n-1级移位寄存器单元的第一输出端电连接，第n级移位寄存器单元的复位信号端与第n+2级移位寄存器的第二输出端电连接，n大于等于1且小于等于N；

n等于1时，第一级移位寄存器单元的第一输入端和第二输入端与栅极驱动电路的起始信号端电连接。

本申请第三方面提供一种阵列基板，包括如上文所述的栅极驱动电路。

本申请第四方面提供一种显示装置，包括如上文所述的阵列基板。

本申请第五方面提供一种使用如上文所述的移位寄存器单元的控制方法，包括：

在第一阶段，向第一输入端提供高电平信号作为第一输入信号和第二输入信号，第一输入子模块将第一输入信号传输至第一上拉节点以拉高第一上拉节点的电位，第二输入子模块将第二输入信号传输至第一上拉节点以拉高第一上拉节点的电位；下拉模块在第一上拉节点的电位的控制下将下拉节点的电位拉低；

在第二阶段，第一输出子模块和第二输出子模块在第一上拉节点和第二上拉节点的电位的控制下分别将第一时钟信号和第二时钟信号传输至第一输出端和第二输出端；

在第三阶段，下拉模块在第一电压信号端和第一上拉节点的电位的控制下，拉高下拉节点的电位，以使第一输出端和第二输出端输出低电平。

本发明的有益效果如下：

本发明针对目前现有的问题，制定一种移位寄存器单元及其控制方法、栅极驱动电路、阵列基板、以及显示装置，通过提供共用的下拉控制模块和下拉模块，使得在每个包括两级输出的移位寄存器单元均省去一个下拉控制模块和下拉模块中的晶体管，减少了移位寄存器单元中晶体管的数量，显著减小了显示装置的边框宽度，降低了移位寄存器单元的功耗，降低产品成本，具有广泛的应用前景。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中的栅极驱动电路中的移位寄存器电路的示意性电路图；

图2为根据本申请的实施例的栅极驱动电路中的一个移位寄存器单元的示意性结构框图；

图3为根据本申请的实施例的栅极驱动电路中的一个移位寄存器单元的示意性电路图；

图4为根据本申请的实施例的栅极驱动电路的示意性框图；

图5为根据本申请的实施例的移位寄存器单元中各关键信号的示意性时序图；

图6为根据本申请的另一实施例的栅极驱动电路的示意性框图。

具体实施方式

为了更清楚地说明本发明，下面结合优选实施例和附图对本发明做进一步的说明。附图中相似的部件以相同的附图标记进行表示。本领域技术人员应当理解，下面所具体描述的内容是说明性的而非限制性的，不应以此限制本发明的保护范围。

需要说明的是，除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。

本发明实施例中所采用的晶体管可以为薄膜晶体管或场效应管或其他特性的相同器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。在本发明实施例中，为区分晶体管的源极和漏极，将其中一极称为第一端，另一极称为第二端，栅极称为控制端。此外按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例中是以N型晶体管进行说明的，当采用N型晶体管时，第一端为N型晶体管的漏极，第二端为N型晶体管的源极，栅极输入高电平时，源漏极导通，P型相反，栅极输入低电平时，源漏极导通。可以想到的是采用P型晶体管实现是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的，因此也是在本发明实施例的保护范围内的。

在对本申请的实施例进行描述之前，首先对现有技术中的传统栅极驱动电路进行说明。

如图1所示，其示出了现有技术中的栅极驱动电路的单独一级移位寄存器电路的电路示意图。由图中可知，在现有技术的一级移位寄存器单元中，由晶体管M1构成输入模块；由晶体管M9和晶体管M5构成下拉控制模块，用于基于电源信号端GCH的信号将下拉节点置高电平；由晶体管M6和M8构成的下拉模块，基于上拉节点PU的电位控制下拉下拉节点PD的电位；由电容C1和晶体管M3构成的上拉单元，用于在上拉节点的电位控制下输出时钟信号CLK；由晶体管M2构成的复位单元；由晶体管M10和晶体管M11构成的降噪单元；以及由晶体管M7构成的截止单元。

目前，栅极驱动电路是由多个以上器件构成的移位寄存器电路级联而成的，每一级移位寄存器电路对应驱动显示面板显示区中一行子像素中像素驱动电路的栅极，像素分辨率越高的显示面板，其栅极驱动电路中级联的移位寄存器电路数量越大，晶体管的数量越大，栅极驱动电路所占面积将越大。数量庞大的晶体管严重阻碍显示面的窄边框设计。

为了解决以上问题至少之一，本发明的实施例提供一种移位寄存器单元，包括：

输入模块，包括第一输入子模块和第二输入子模块，第一输入子模块与第一输入端和第一上拉节点电连接，被配置为在第一输入端的第一输入信号控制下将第一输入信号传输至第一上拉节点，第二输入子模块与第二输入端和第二上拉节点电连接，被配置为在第二输入端的第二输入信号控制下将第二输入信号传输至第二上拉节点；

下拉控制模块，与第一电源信号端、下拉节点和第一节点电连接，被配置为在第一电源信号端的第一电源信号的控制下将第一电源信号传输至下拉节点；

下拉模块，与下拉节点、第一节点、第一上拉节点和第二电源信号端电连接，被配置为在第一上拉节点的控制下通过第二电源信号端的第二电源信号下拉下拉节点；

上拉模块，包括第一上拉子模块和第二上拉子模块，第一上拉子模块与第一上拉节点、第一时钟信号端和第一输出端电连接，被配置为在第一上拉节点的电位的控制下将第一时钟信号端的第一时钟信号输出至第一输出端，第二上拉子模块与第二上拉节点、第二时钟信号端和第二输出端电连接，被配置为在第二上拉节点的电位的控制下将第二时钟信号端的第二时钟信号输出至第二输出端。

在本实施例中，通过提供共用的下拉控制模块和下拉模块，使得在每个包括两级输出的移位寄存器单元均省去一个下拉控制模块和下拉模块中的晶体管，减小了移位寄存器单元中晶体管的数量，显著减小了显示装置的边框宽度，降低了移位寄存器单元的功耗，降低产品成本，具有广泛的应用前景。

下面参照图2至图4结合一个具体的示例描述本申请实施例的栅极驱动电路的具体电路结构，其中，图4为根据本申请实施例的栅极驱动电路的示意性框图，图2示出为栅极驱动电路中级联的移位寄存器单元中的一级移位寄存器单元的示意性框图，图3为一级移位寄存器单元的示意性电路图。

如图4所示，栅极驱动电路包括4个级联的移位寄存器单元10-1、10-2、10-3和10-4。每个移位寄存器单元包括两个输入端Input1和Input2，以及两个输出端Output1和Output2，其表示本申请中每个移位寄存器单元中包括两个移位寄存器，两个移位寄存器分别在时钟信号端的时钟信号控制下(时钟信号线CLK_A和CLK_B或者时钟信号线CLK_C和CLK_D)，输出在时序上具有移位效果的输出信号，而通过时钟信号线CLK_A、CLK_B、CLK_C和CLK_D的信号时序配合，整体栅极驱动电路将实现逐行移位输出栅极驱动信号。其中，在申请的实施例中，每一级移位寄存器单元中的每一个输出端对应驱动一行子像素的栅线，即，图4示出的4级移位寄存器单元10-1、10-2、10-3、10-4将对应驱动8行子像素的栅线。

具体地，继续参照图4所示，通过将第一级移位寄存器单元10-1的第一输出端Output1与第二级的第一输入端Input1连接，将第一级移位寄存器单元10-1的第二输出端Output2与第二级移位寄存器单元10-2的第二输入端Input2连接；将第二级移位寄存器单元10-2的第一输出端Output1与第三级移位寄存器单元10-3的第一输入端Input1连接，将第二级移位寄存器单元10-2的第二输出端Output2与第三级移位寄存器单元10-3的第二输入端Input2连接；将第三级移位寄存器单元10-3的第一输出端Output1与第四级移位寄存器单元10-4的第一输入端Input1连接，将第三级移位寄存器单元10-3的第二输出端Output2与第四级移位寄存器单元10-4的第二输入端Input2连接构成栅极驱动电路，其中，第一级移位寄存器单元10-1的第一输入端Input1和第二输入端Input2输入起始信号端STV电连接。在本示例中，该起始信号端STV输入的信号为每一帧图像信号的帧扫描信号，在一个起始信号端STV的起始信号输入后到下一个起始信号到来前，栅极驱动电路的所有输出端循环往复反复输出移位信号。

本领域技术人员应理解，尽管图4仅示出4级移位寄存器单元级联，但这仅是示例性的，但本申请并旨在限制于此，具体应用中，将根据显示面板中具体的子像素的行数确定移位寄存器的级数，例如，2n行子像素，需要n个移位寄存器单元级联(n为正整数)，在此不再赘述。

为了进一步描述栅极驱动电路的具体构成和移位功能的实现方式，下面参照图2和图3详细描述每一级移位寄存器单元的结构。

参照图2所示，移位寄存器单元10包括输入模块101、下拉控制模块102、下拉模块103和上拉模块104。

其中，输入模块102包括第一输入子模块和第二输入子模块。第一输入子模块与第一输入端Inout1和第一上拉节点PU1电连接，第二输入子模块与第二输入端Input2和第二上拉节点PU2电连接。第一输入子模块被配置为在第一输入端Inout1的第一输入信号控制下将第一输入信号传输至第一上拉节点PU1，第二输入子模块被配置为在第二输入端Inout2的第二输入信号控制下将第二输入信号传输至第二上拉节点PU2。

下拉控制模块102与第一电源信号端GCH、下拉节点PD和第一节点N1电连接，被配置为在第一电源信号端GCH的第一电源信号的控制下将第一电源信号传输至下拉节点PD。在本示例中，因为第一电源信号端GCH提供的第一电源信号为常高电平，因此，下拉控制模块102用于将下拉节点PD置高。

下拉模块103与下拉节点PD、第一节点N1、第一上拉节点PU1和第二电源信号端VGL电连接，被配置为在第一上拉节点PU1的控制下通过第二电源信号端VGL的第二电源信号下拉下拉节点PD。

上拉模块104包括第一上拉子模块和第二上拉子模块。第一上拉子模块与第一上拉节点PU1、第一时钟信号端CLK1和第一输出端Output1电连接。第二上拉子模块与第二上拉节点PU2、第二时钟信号端CLK2和第二输出端Output2电连接。第一上拉子模块被配置为在第一上拉节点PU1的电位的控制下将第一时钟信号端CLK1的第一时钟信号输出至第一输出端。第二上拉子模块被配置为在第二上拉节点PU2的电位的控制下将第二时钟信号端CLK2的第二时钟信号输出至第二输出端Output2。

继续参照图2所示，移位寄存器单元10还可以包括复位模块105、降噪模块106、以及截止模块107。

其中，复位模块105包括第一复位子模块和第二复位子模块。第一复位子模块与复位信号端Reset、第二电源信号端VGL和第一上拉节点PU1电连接，被配置为在复位信号端Reset的复位信号的控制下通过第二电源信号端VGL的第二电源信号对第一上拉节点PU1进行复位。第二复位子模块与复位信号端Reset、第二电源信号端VGL和第二上拉节点PU2电连接，被配置为在复位信号的控制下通过第二电源信号对第一上拉节点PU1进行复位。

降噪模块106包括第一降噪子模块和第二降噪子模块。第一降噪子模块与下拉节点PD、第一上拉节点PU1、第一输出端Output1和第二电源信号端VGL电连接，被配置为在下拉节点PD的电位的控制下通过第二电源信号下拉第一上拉节点PU1和第一输出端Output1的电位。第二降噪子模块与下拉节点PD、第二上拉节点PU2、第二输出端Output2和第二电源信号端VGL电连接，被配置为在下拉节点PD的电位的控制下通过第二电源信号下拉第二上拉节点PU1和第二输出端Output2的电位。

截止模块107包括第一截止子模块和第二截止子模块。第一截止子模块与第一输出端Output1、第二电源信号端VGL和截止信号端STV0电连接，被配置为在截止信号端STV0的截止信号的控制下，通过第二电源信号下拉第一输出端Output1的电位。第二截止子模块与第二输出端Output2、第二电源信号端VGL和截止信号端STV0电连接，被配置为在截止信号端STV0的截止信号的控制下，通过第二电源信号下拉第二输出端的电位Output2。

在本申请的实施例中，一级移位寄存器单元中的两个移位寄存器共用一个下拉控制模块和下拉模块，使得每两个移位寄存器将节省一个下拉控制模块和下拉模块的电路空间，缩减了每一级移位寄存器单元的面积，对于每一行子像素均需要一个移位寄存器的显示面板来说，将显著减小了显示装置的边框宽度。

进一步具体地，参照图3所示，第一输入子模块包括第一晶体管M1，第一晶体管M1的第一端和控制端接入第一输入信号，第二端连接至第一上拉节点PU1，第二输入子模块包括第二晶体管M2，第二晶体管M2的第一端和控制端接入第二输入信号，第二端连接至第二上拉节点PU2。

下拉控制模块102包括第三晶体管M3和第四晶体管M4。第三晶体管M3的第一端和控制端接入第一电源信号端GCH提供的第一电源信号，第二端连接至第一节点PU1，第四晶体管M4的第一端接入第一电源信号，第二端连接至下拉节点PD，控制端连接至第一节点N1。

下拉模块103包括第五晶体管M5和第六晶体管M6。第五晶体管M5的第一端连接至下拉节点PD，第二端接入第二电源信号端提供的第二电源信号，控制端连接至第一上拉节点PU1，第六晶体管M6的第一端连接至第一节点N1，第二端接入第二电源信号，控制端连接至第一上拉节点PU1。在本实施例中，当第一上拉节点PU1为高电平时，第五晶体管M5和第六晶体管M6导通，通过第二电源信号端VGL的第二电源信号将下拉节点PD拉低。

第一上拉子模块包括第七晶体管M7和第一存储电容C1。第七晶体管M7的第一端接入第一时钟信号端CLK1提供的第一时钟信号，第二端连接至第一输出端Output1，控制端连接至第一上拉节点PU1，第一存储电容C1的第一端连接至第一上拉节点PU1，第二端连接至第一输出端Output1。在本实施例中，当第一上拉节点PU1为高电平时对第一存储电容C1充电，当两极板压差大于第七晶体管M7阈值电压时，第七晶体管M7导通将第一时钟信号传输至第一输出端Output1。

第二上拉子模块包括第八晶体管M8和第二存储电容C1。第八晶体管M8的第一端接入第二时钟信号端CLK2提供的第二时钟信号，第二端连接至第二输出端，控制端连接至第二上拉节点PU1，第二存储电容C2的第一端连接至第二上拉节点PU1，第二端连接至第二输出端Output2。在本实施例中，当第二上拉节点PU2为高电平时对第二存储电容C2充电，当两极板压差大于第八晶体管M8阈值电压时，第八晶体管M8导通将第二时钟信号传输至第二输出端Output2。

第一复位子模块包括第九晶体管M9，第九晶体管M9的第一端连接至第一上拉节点PU1，第二端接入第二电源信号端VGL提供的第二电源信号，控制端接入复位信号端Reset的复位信号。第二复位子模块包括第十晶体管M10，第十晶体管M10的第一端连接至第二上拉节点PU2，第二端接入第二电源信号，控制端接入复位信号。在本实施例中，当复位信号为高电平时，第九晶体管M9和第十晶体管M10均导通，通过第二电源信号端VGL的第二电源信号下拉第一上拉节点PU1和第二上拉节点PU2的电位。

第一降噪子模块包括第十一晶体管M11和第十二晶体管M12。第十一晶体管M11的第一端连接至第一上拉节点PU1，第二端接入第二电源信号端VGL的第二电源信号，控制端连接至下拉节点PD，第十二晶体管M12的第一端连接至第一输出端Output1，第二端接入第二电源信号，控制端连接至下拉节点PD。在本实施例中，通过当下拉节点PD为高电平时，第十一晶体管M11和第十二晶体管M12导通，通过第二电源信号将第一上拉节点PU1和第一输出端Output1的电位拉低。

第二降噪子模块包括第十三晶体管M13和第十四晶体管M14。第十三晶体管M13的第一端连接至第二上拉节点PU2，第二端接入第二电源信号端VGL的第二电源信号，控制端连接至下拉节点PD，第十四晶体管M14的第一端连接至第二输出端Output2，第二端接入第二电源信号，控制端连接至下拉节点PD。在本实施例中，通过当下拉节点PD为高电平时，第十三晶体管M13和第十四晶体管M14导通，通过第二电源信号将第二上拉节点PU2和第二输出端Output2的电位拉低。

第一截止子模块包括第十五晶体管M15，第十五晶体管M15的第一端连接至第一输出端Output1，第二端接入第二电源信号端VGL提供的第二电源信号，控制端接入介质信号端STV0提供的截止信号。第二截止子模块包括第十六晶体管M16，第十六晶体管M16的第一端连接至第二输出端Output2，第二端接入第二电源信号，控制端接入截止信号。在本实施例中，当接入的截止信号为高电平时，第十五晶体管M15和第十六晶体管M16同时导通，通过第二电源信号端VGL的第二电源信号将第一输出端和第二输出端的电位拉低。本领域技术人员应理解，截止模块107的作用为全局复位作用，当截止信号为高电平时，移位寄存器单元构成的栅极驱动电路停止扫描。

在本实施例中，在每一级移位寄存器单元中仅包括一个由两个晶体管构成的下拉控制模块和一个由两个晶体管构成的下拉模块，使得每两个移位寄存器可以节省四个晶体管，而通常下拉控制模块和下拉模块中的晶体管所占面积较大，减少了四个晶体管，减小了移位寄存器单元的面积，当多个移位寄存器单元级联时，这种面积能够显著减小边框宽度。对于像素密度越高的显示产品，窄边框作用越大。此外，晶体管数量的大量降低还可以减小栅极驱动电路的功耗，降低产品成本，具有广泛的应用前景。

下面进一步结合图5的时序图描述本申请实施例的移位寄存器单元的结构和功能。其中图5示出了根据移位寄存器单元的各关键信号的示意性时序图。

需要说明的是，因为对于多个移位寄存器单元级联构成栅极驱动电路时，每级接入的时钟信号并不相同，为了在描述时说明这一区别对于电路的影响，在图5中示出了所有时钟信号线CLK_A、CLK_B、CLK_C和CLK_D的信号波形。还需要说明的是，图5以移位寄存器单元为中间级为例进行说明，另外给出了第一级移位寄存器单元的输入信号线STV的信号波形作为参考，旨在说明图5的时序动作只在一次扫描信号输出时段内。

参照图3和图5所示，在第一个阶段，移位寄存器单元10的第一输入端Input1和第二输入端Input2先后输入具有高电平的第一输入信号和第二输入信号，因此，构成第一输入子模块的第一晶体管M1和构成第二输入子模块的第二晶体管M2先后导通，第一上拉节点PU1和第二上拉节点PU2先后为高电平。当第一上拉节点PU1为高电平后，开始为第一上拉子模块中的第一存储电容C1充电，第二上拉节点PU2为高电平后，开始为第二上拉子模块中的第二存储电容C2充电，第一上拉节点PU1和第二上拉节点PU2在第一存储电容C1和第二存储电容C2作用下电位继续抬高。同时，随着第一存储电容C1和第二存储电容C2两极板之间的电位差增大，第一上拉子模块中的第七晶体管M7导通，将与第一时钟信号端CLK1连接的时钟信号线CLK_A上的时钟信号传输至第一输出端Output1，第二上拉子模块中的第八晶体管M8导通，将与第一时钟信号端CLK2连接的时钟信号线CLK_B上的时钟信号传输至第二输出端Output2。

此时，因为第一上拉节点PU1为高电平，第五晶体管M5和第六晶体管M6导通，下拉节点PD为低电平，第一降噪子模块中的第十一晶体管M11和第十二晶体管M12关断；因为复位信号端Reset为低电平，第一复位子模块中的第九晶体管M9关断。同理，因为下拉模块共用，下拉节点PD共用，第二降噪子模块中的第十三晶体管M13和第十四晶体管M14关断、第二复位子模块的第十晶体管关断。

随后，时钟信号线CLK_A开始输出高电平信号，相隔一个最小时钟周期后时钟信号线CLK_B开始输出高电平信号。因此，在第二个阶段，第一输出端Output1和第二输出端Output2先后输出高电平，第二输出端Output2的输出晚于第一输出端Output1一个最小时钟周期，在单级移位寄存器单元内，实现移位寄存功能。可以注意到，在第一上拉节点PU1为高电平的时间段内，时钟信号线CLK_A仅输出持续两个最小时钟周期的高电平信号，因此虽然第一上拉节点PU1高电平的时间持续更长，并不会影响第一输出端Output1的输出，第一输出端Output1的电平受控于时钟信号，第二输出端Output2同理，在此不再赘述。

继续参照图5所示，当复位信号端Reset的复位信号变为高电平后，第一复位子模块中的第九晶体管导通，将第一上拉节点PU1的电位拉低，同时下拉模块103的第五晶体管M5和第六晶体管M6关断，在下拉控制模块102的作用下下拉节点PD的电位被拉高为第一电源信号端GCH的高电平，则响应于下拉节点PD的高电平，第一降噪子模块的第十一晶体管M11和第十二晶体管M12导通。在这个阶段，即使时钟信号端CLK_A之后仍不断输出高电平信号，第一输出端Output1持续输出低电平。同理，第二输出端Output2也维持低电平输出。

另外需要指出的是，还包括第四阶段，即，当截止信号端STV0输入高电平的截止信号时，第一截止子模块的第十五晶体管M15和第二截止子模块的第十六晶体管M16同时导通，移位寄存器单元10的第一输出端Outpu1和第二输出端Outpu2同时被拉低，实现全局复位。

为了理解级联后的移位寄存器单元的各级作用，下面结合图4所示的级联图进一步作出说明。

具体地，结合图4、图5和上述时序描述，当第一级移位寄存器单元10-1的第一输入端和第二输入端接收到扫描信号端STV的信号为高电平时，第一级移位寄存器单元按照上述第一阶段开始动作，区别仅在于第一输入端Iutpu1和第二输入端Iutpu2同时为高，第一上拉节点PU1和第二上拉节点PU2同时为高，因为第一输出端Outpu1和第二输出端Output2输出的高电平信号真正受控于第一时钟信号端CLK1连接的时钟信号线CLK_A和第二时钟信号端CLK2连接的时钟信号线CLK_B，第一级移位寄存器单元的输入并不会影响实质移位作用的时序。因此，第一级移位寄存器单元10-1的第一输出端Output1与第二输出端Output2相隔一个最小时钟周期先后输出高电平的栅极驱动信号。

因为，第一级移位寄存器单元10-1的第一输出端Output1与第二级移位寄存器单元10-2的第一输入端Input1连接，第二输出端Output2与第二级移位寄存器单元10-2的第二输入端Input2连接，第二级移位寄存器单元10-2将先后输入第一输入信号和第二输入信号。本领域技术人员可以理解，第二级移位寄存器单元10-2的第一上拉节点PU1和第二上拉节点PU2拉高的时刻将与其第一输入信号和第二输入信号一致，第一上拉节点PU1和第二上拉节点PU2的波形相当于图5中的PU1和PU2的波形平移两个最小时间周期。因此，第二级移位寄存器单元10-2的第一输出端Output1和第二输出端Output2与时钟信号线CLK_C和时钟信号线CLK_D一致。

至此，第一级移位寄存器单元10-1的第一输出端Output1和第二输出端Output2、以及第二级移位寄存器单元10-2的第一输出端Output1和第二输出端Output2依次输出了各自相隔一个最小时钟周期的移位信号。

在本示例中，第三级移位寄存器单元10-3和第四级移位寄存器单元10-4的动作同理。

特别的是，第三级移位寄存器单元10-3的第一输出端Output1与第一级移位寄存器单元10-1的复位信号端Reset连接，即，第三级移位寄存器单元10-3的第一输出信号作为第一级移位寄存器单元10-1的复位信号。参照图5的时序图显然可以推出，第三级移位寄存器单元10-3的第一输出信号恰与图中的复位信号端Reset的高电平信号一致。而该高电平信号拉高的瞬间，恰为第一时钟信号端CLK1的时钟信号线CLK_A拉低的瞬间。

通过将相隔一级之后的移位寄存器单元的第一输出端的第一输出信号作为当前级的复位信号，从而使得时钟信号的占空比能够设置为50％，能够实现开启充电共享(charging sharing)，进而无需额外的电源电路为时钟信号进行占空比控制，降低了栅极驱动电路的低功耗。

通过以上设置，由移位寄存器单元级联得到栅极驱动电路既实现了移位寄存功能，同时减少了大量的晶体管，减小了在阵列基板上所占面积，能够实现效果显著的窄边框设计。本领域技术人员可以理解，当移位寄存器单元级联数量更多时，输出移位的远离与本示例相同。此外，尽管图中示出了每一个移位寄存器包括11个晶体管和一个存储电容的11T1C结构，但是设计人员可以理解，该共用的下来控制模块和下拉模块的结构也可以应用到其他数量的移位寄存器单元中，实现窄边框设计，在此不再赘述。

以上实施例中，控制共用的下拉模块中第五晶体管M5和第六晶体管M6导通和关断的上拉节点所处的移位寄存器为级联移位寄存器单元构成的栅极驱动电路中的奇数行移位寄存器，也就是给出每级移位寄存器单元中的第一行输出的移位寄存器。然而，本申请并不限制与此。

在另一可选的实施例中，参照图6所示，图3中的第一子输出端Output1作为偶数行输出，第二输出端Output2作为奇数行输出，相应地，第一输入端Input1作为偶数行输入，第二输入端Input2作为奇数行输入，相应地，调整与第一时钟信号端CLK1和第二时钟信号端CLK2连接的时钟信号线，复位信号端Reset也与相隔一级后的移位寄存器单元的第二输出端Output2连接。

若时钟时钟信号线CLK_A、CLK_B、CLK_C和CLK_D仍按照图5所示的时序给出，尽管在第二级以后因为第一输入端Input1的信号比第二输入端Input2晚一个最小时钟周期，但因输出端的时序由时钟信号控制，只要第一个时钟信号为高的时刻在第一上拉节点为高电平的时段内，将并不影响正常的移位输出。具体的输出时序和远离与以上类似，在此不再赘述。

通过该设置，同样可以利用共用的下拉控制模块和下拉模块，每两个移位寄存器节省一个下拉控制模块和下拉模块，显著减小了显示面板边框宽度。此外，本实施例中，通过将相隔一级之后的移位寄存器单元的第二输出端的第二输出信号作为当前级的复位信号，从而使得时钟信号的占空比能够设置为50％，从而可以实现开启充电共享(chargingsharing)，从而无需额外的电源电路为时钟信号设置占空比控制，实现了栅极驱动电路的低功耗。

本申请的第二个方面提供一种阵列基板，其包括本申请实施例中任一个所述的栅极驱动电路。

在本实施例中，通过提供共用的下拉控制模块和下拉模块，使得在每个包括两级输出的移位寄存器单元均省去一个下拉控制模块和下拉模块中的晶体管，减小了移位寄存器单元中晶体管的数量，显著减小了显示装置的边框宽度，降低了移位寄存器单元的功耗，降低产品成本，具有广泛的应用前景。本实施例的具体实施方式同前述实施例，在此不再赘述。

本申请的第三个方面提供一种显示装置，包括本申请实施例的阵列基板。本领域技术人员应理解，根据本实施例，如果显示装置是LCD形式，则显示装置包括阵列基板和彩膜基板，如果显示装置是OLED形式，则显示装置包括阵列基板，如果显示装置是电子纸，则显示装置包括阵列基板、带电粒子和対置基板。

在本实施例中，通过提供共用的下拉控制模块和下拉模块，使得在每个包括两级输出的移位寄存器单元均省去一个下拉控制模块和下拉模块中的晶体管，减小了移位寄存器单元中晶体管的数量，显著减小了显示装置的边框宽度，降低了移位寄存器单元的功耗，降低产品成本，具有广泛的应用前景。本实施例的具体实施方式同前述实施例，在此不再赘述。

值得说明的是，具有本申请实施例的栅极驱动电路可以应用于多种形式的显示装置，本领域技术人员应当理解，凡基于本申请的栅极驱动电路工作模式的显示装置均在本申请的保护范围内。

本申请的第四个方面提供一种栅极驱动电路，包括N个级联的上文实施例的移位寄存器单元，N为大于2的自然数，其中

第n级移位寄存器单元的第一输入端与第n-1级移位寄存器单元的第一输出端电连接，第n级移位寄存器单元的第二输入端与第n-1级移位寄存器单元的第二输出端电连接，第n级移位寄存器单元的复位信号端与第n+2级移位寄存器的第一输出端电连接，n大于等于1且小于等于N；

n等于1时，第一级移位寄存器单元的第一输入端和第二输入端与栅极驱动电路的起始信号电连接，

n等于N时，最后一级移位寄存器单元的复位信号端与栅极驱动电路的截止信号端电连接。

在本实施例中，通过提供共用的下拉控制模块和下拉模块，使得在每个包括两级输出的移位寄存器单元均省去一个下拉控制模块和下拉模块中的晶体管，减小了移位寄存器单元中晶体管的数量，显著减小了显示装置的边框宽度，降低了移位寄存器单元的功耗，降低产品成本，具有广泛的应用前景。通过将相隔一级之后的移位寄存器单元的第一输出端的第一输出信号作为当前级的复位信号，从而使得时钟信号的占空比能够设置为50％，从而可以实现开启充电共享(charging sharing)，从而无需额外的电源电路为时钟信号设置占空比控制，实现了栅极驱动电路的低功耗。

可选地，栅极驱动电路还可以为：

第n级移位寄存器单元的第一输入端与第n-1级移位寄存器单元的第二输出端电连接，第n级移位寄存器单元的第二输入端与第n-1级移位寄存器单元的第一输出端电连接，第n级移位寄存器单元的复位信号端与第n+2级移位寄存器的第二输出端电连接，n大于等于1且小于等于N；

n等于1时，第一级移位寄存器单元的第一输入端和第二输入端与栅极驱动电路的起始信号电连接。

在本实施例中，通过提供共用的下拉控制模块和下拉模块，使得在每个包括两级输出的移位寄存器单元均省去一个下拉控制模块和下拉模块中的晶体管，减小了移位寄存器单元中晶体管的数量，显著减小了显示装置的边框宽度，降低了移位寄存器单元的功耗，降低产品成本，具有广泛的应用前景。通过将相隔一级之后的移位寄存器单元的第二输出端的第二输出信号作为当前级的复位信号，从而使得时钟信号的占空比能够设置为50％，从而可以实现开启充电共享(charging sharing)，从而无需额外的电源电路为时钟信号设置占空比控制，实现了栅极驱动电路的低功耗。本实施例的具体实施方式同前述实施例，在此不再赘述。

本申请的第五个方面提供利用本申请实施例的移位寄存器单元的控制方法，包括：

在第一阶段，向第一输入端提供高电平信号作为第一输入信号和第二输入信号，第一输入子模块将第一输入信号传输至第一上拉节点以拉高第一上拉节点的电位，第二输入子模块将第二输入信号传输至第一上拉节点以拉高第一上拉节点的电位；下拉模块在第一上拉节点的控制下将下拉节点的电位拉低；

在第二阶段，第一输出子模块和第二输出子模块在第一上拉节点和第二上拉节点的电位的控制下分别将第一时钟信号和第二时钟信号传输至第一输出端和第二输出端；

在第三阶段，下拉模块在第一电压信号端和第一上拉节点的电位的控制下，拉高下拉节点的电位，以使第一输出端和第二输出端输出低电平。

本发明针对目前现有的问题，制定一种移位寄存器单元及其控制方法、栅极驱动电路、阵列基板、以及显示装置，通过提供共用的下拉控制模块和下拉模块，使得在每个包括两级输出的移位寄存器单元均省去一个下拉控制模块和下拉模块中的晶体管，减小了移位寄存器单元中晶体管的数量，显著减小了显示装置的边框宽度，降低了移位寄存器单元的功耗，降低产品成本，具有广泛的应用前景。

显然，本发明的上述实施例仅仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定，对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动，这里无法对所有的实施方式予以穷举，凡是属于本发明的技术方案所引伸出的显而易见的变化或变动仍处于本发明的保护范围之列。

Claims (9)

1.一种栅极驱动电路，其特征在于，包括N个级联的移位寄存器单元，N为大于2的自然数，其中

第n级移位寄存器单元的第一输入端与第n-1级移位寄存器单元的第一输出端电连接，第n级移位寄存器单元的第二输入端与第n-1级移位寄存器单元的第二输出端电连接，第n级移位寄存器单元的复位信号端与第n+2级移位寄存器的第一输出端电连接，n大于等于1且小于等于N；

n等于1时，第一级移位寄存器单元的第一输入端和第二输入端与所述栅极驱动电路的起始信号端电连接，

n等于N时，最后一级移位寄存器单元的复位信号端与所述栅极驱动电路的截止信号端电连接，

或者

第n级移位寄存器单元的第一输入端与第n-1级移位寄存器单元的第二输出端电连接，第n级移位寄存器单元的第二输入端与第n-1级移位寄存器单元的第一输出端电连接，第n级移位寄存器单元的复位信号端与第n+2级移位寄存器的第二输出端电连接，n大于等于1且小于等于N；

n等于1时，第一级移位寄存器单元的第一输入端和第二输入端与所述栅极驱动电路的起始信号端电连接；

所述移位寄存器单元，包括：

输入模块，包括第一输入子模块和第二输入子模块，所述第一输入子模块与第一输入端和第一上拉节点电连接，被配置为在所述第一输入端的第一输入信号控制下将所述第一输入信号传输至所述第一上拉节点，所述第二输入子模块与第二输入端和第二上拉节点电连接，被配置为在所述第二输入端的第二输入信号控制下将所述第二输入信号传输至所述第二上拉节点；

下拉控制模块，与第一电源信号端、下拉节点和第一节点电连接，被配置为在所述第一电源信号端的第一电源信号的控制下将所述第一电源信号传输至所述下拉节点；

下拉模块，与所述下拉节点、所述第一节点、所述第一上拉节点和第二电源信号端电连接，被配置为在所述第一上拉节点的电位的控制下通过所述第二电源信号端的第二电源信号下拉所述下拉节点；

上拉模块，包括第一上拉子模块和第二上拉子模块，所述第一上拉子模块与所述第一上拉节点、第一时钟信号端和第一输出端电连接，被配置为在所述第一上拉节点的电位的控制下将所述第一时钟信号端的第一时钟信号输出至第一输出端，所述第二上拉子模块与所述第二上拉节点、第二时钟信号端和第二输出端电连接，被配置为在所述第二上拉节点的电位的控制下将所述第二时钟信号端的第二时钟信号输出至第二输出端；

所述下拉控制模块包括第三晶体管和第四晶体管，所述第三晶体管的第一端和控制端接入所述第一电源信号，第二端连接至所述第一节点，所述第四晶体管的第一端接入所述第一电源信号，第二端连接至所述下拉节点，控制端连接至所述第一节点；

所述下拉模块包括第五晶体管和第六晶体管，所述第五晶体管的第一端连接至所述下拉节点，第二端接入所述第二电源信号，控制端连接至所述第一上拉节点，所述第六晶体管的第一端连接至所述第一节点，第二端接入所述第二电源信号，控制端连接至所述第一上拉节点。

2.根据权利要求1所述的栅极驱动电路，其特征在于，还包括：复位模块和降噪模块，所述复位模块包括第一复位子模块和第二复位子模块，所述降噪模块包括第一降噪子模块和第二降噪子模块，其中

所述第一复位子模块与复位信号端、所述第二电源信号端和所述第一上拉节点电连接，被配置为在所述复位信号端的复位信号的控制下通过所述第二电源信号对所述第一上拉节点进行复位，

所述第二复位子模块与所述复位信号端、所述第二电源信号端和第二上拉节点电连接，被配置为在所述复位信号的控制下通过所述第二电源信号对所述第一上拉节点进行复位，

所述第一降噪子模块与所述下拉节点、所述第一上拉节点、所述第一输出端和所述第二电源信号端电连接，被配置为在所述下拉节点的电位的控制下通过所述第二电源信号下拉所述第一上拉节点和所述第一输出端的电位，

所述第二降噪子模块与所述下拉节点、所述第二上拉节点、所述第二输出端和所述第二电源信号端电连接，被配置为在所述下拉节点的电位的控制下通过所述第二电源信号下拉所述第二上拉节点和所述第二输出端的电位。

3.根据权利要求1所述的栅极驱动电路，其特征在于，还包括：截止模块，所述截止模块包括第一截止子模块和第二截止子模块，其中

所述第一截止子模块与所述第一输出端、所述第二电源信号端和截止信号端电连接，被配置为在所述截止信号端的截止信号的控制下，通过所述第二电源信号下拉所述第一输出端的电位，

所述第二截止子模块与所述第二输出端、所述第二电源信号端和所述截止信号端电连接，被配置为在所述截止信号端的所述截止信号的控制下，通过所述第二电源信号下拉所述第二输出端的电位。

4.根据权利要求1所述的栅极驱动电路，其特征在于，

所述第一输入子模块包括第一晶体管，所述第一晶体管的第一端和控制端接入所述第一输入信号，所述第二端连接至所述第一上拉节点，

所述第二输入子模块包括第二晶体管，所述第二晶体管的第一端和控制端接入所述第二输入信号，所述第二端连接至所述第二上拉节点，

所述第一上拉子模块包括第七晶体管和第一存储电容，所述第七晶体管的第一端接入所述第一时钟信号，第二端连接至所述第一输出端，控制端连接至所述第一上拉节点，所述第一存储电容的第一端连接至所述第一上拉节点，第二端连接至所述第一输出端，

所述第二上拉子模块包括第八晶体管和第二存储电容，所述第八晶体管的第一端接入所述第二时钟信号，第二端连接至所述第二输出端，控制端连接至所述第二上拉节点，所述第二存储电容的第一端连接至所述第二上拉节点，第二端连接至所述第二输出端。

5.根据权利要求2所述的栅极驱动电路，其特征在于，

所述第一复位子模块包括第九晶体管，所述第九晶体管的第一端连接至所述第一上拉节点，第二端接入所述第二电源信号，控制端接入所述复位信号，

所述第二复位子模块包括第十晶体管，所述第十晶体管的第一端连接至所述第二上拉节点，第二端接入所述第二电源信号，控制端接入所述复位信号，

所述第一降噪子模块包括第十一晶体管和第十二晶体管，所述第十一晶体管的第一端连接至所述第一上拉节点，第二端接入所述第二电源信号，控制端连接至所述下拉节点，所述第十二晶体管的第一端连接至所述第一输出端，第二端接入所述第二电源信号，控制端连接至所述下拉节点，

所述第二降噪子模块包括第十三晶体管和第十四晶体管，所述第十三晶体管的第一端连接至所述第二上拉节点，第二端接入所述第二电源信号，控制端连接至所述下拉节点，所述第十四晶体管的第一端连接至所述第二输出端，第二端接入所述第二电源信号，控制端连接至所述下拉节点。

6.根据权利要求3所述的栅极驱动电路，其特征在于，

所述第一截止子模块包括第十五晶体管，所述第十五晶体管的第一端连接至所述第一输出端，第二端接入所述第二电源信号，控制端接入所述截止信号，

所述第二截止子模块包括第十六晶体管，所述第十六晶体管的第一端连接至所述第二输出端，第二端接入所述第二电源信号，控制端接入所述截止信号。

7.一种阵列基板，其特征在于，包括如权利要求1所述的栅极驱动电路。

8.一种显示装置，其特征在于，包括如权利要求7所述的阵列基板。

9.一种使用如权利要求1-6中任一项所述的移位寄存器单元的控制方法，其特征在于，包括：

在第一阶段，向所述第一输入端提供高电平信号作为第一输入信号和第二输入信号，所述第一输入子模块将所述第一输入信号传输至所述第一上拉节点以拉高所述第一上拉节点的电位，所述第二输入子模块将所述第二输入信号传输至所述第一上拉节点以拉高所述第一上拉节点的电位；所述下拉模块在所述第一上拉节点的电位的控制下将所述下拉节点的电位拉低；

在第二阶段，第一输出子模块和第二输出子模块在所述第一上拉节点和第二上拉节点的电位的控制下分别将所述第一时钟信号和第二时钟信号传输至第一输出端和第二输出端；

在第三阶段，所述下拉模块在第一电压信号端和所述第一上拉节点的电位的控制下，拉高所述下拉节点的电位，以使所述第一输出端和第二输出端输出低电平。