CN107452350A - 栅极驱动装置和显示面板 - Google Patents

栅极驱动装置和显示面板 Download PDF

Info

Publication number
CN107452350A
CN107452350A CN201710707347.3A CN201710707347A CN107452350A CN 107452350 A CN107452350 A CN 107452350A CN 201710707347 A CN201710707347 A CN 201710707347A CN 107452350 A CN107452350 A CN 107452350A
Authority
CN
China
Prior art keywords
shift register
input
transistor
pull
node
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710707347.3A
Other languages
English (en)
Other versions
CN107452350B (zh
Inventor
赵剑
李环宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Hefei Xinsheng Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Hefei Xinsheng Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Hefei Xinsheng Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201710707347.3A priority Critical patent/CN107452350B/zh
Publication of CN107452350A publication Critical patent/CN107452350A/zh
Application granted granted Critical
Publication of CN107452350B publication Critical patent/CN107452350B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Abstract

本发明提供了一种栅极驱动装置和显示面板。栅极驱动装置包括至少二级栅极驱动电路，第一级栅极驱动电路包括设置有第一下拉单元的第一移位寄存器，第二级栅极驱动电路包括设置有第二下拉单元的第二移位寄存器，所述第一下拉单元和第二下拉单元共用。本发明通过两个移位寄存器中的下拉单元共用，实现了两个下拉单元共同完成下拉驱动。与现有技术每个移位寄存器采用两个下拉驱动模块的方案相比，本发明采用两个移位寄存器共用下拉单元，每个移位寄存器仅包含一个下拉单元，有效减小了移位寄存器中晶体管单元的数量，不仅可以实现显示面板窄边框结构，而且降低了栅极驱动单元的功耗。

Description

栅极驱动装置和显示面板
技术领域
本发明涉及显示技术领域，具体涉及一种栅极驱动装置和包含该栅极驱动装置的显示面板。
背景技术
近年来，平板显示器，如晶体管单元液晶显示面板(Thin Film Transistor-Liquid Crystal Display，TFT-LCD)和有源矩阵有机发光二极管显示面板(Active MatrixOrganic Light Emitting Diode，AMOLED)，由于具有重量轻，厚度薄以及低功耗等优点，因而被广泛应用于电视、手机等电子产品中。
TFT-LCD或AMOLED显示面板由水平和垂直两个方向的像素矩阵构成，通过驱动装置来驱动显示面板中的各个像素进行显示。驱动装置主要包含栅极驱动装置和数据驱动装置。其中，数据驱动装置用于依据时钟信号定时将输入的数据顺序锁存并将锁存的数据转换成模拟信号后输入到显示面板的数据线，栅极驱动装置通常由移位寄存器实现，移位寄存器将时钟信号转换成开启/关断电压，分别输出到显示面板的各条栅线上。每条栅线通常与一个移位寄存器(即移位寄存器的一级)连接，通过使得各个移位寄存器依序轮流输出开启电压，实现对显示面板中像素的逐行扫描。
随着显示技术的发展，高分辨率、窄边框的显示面板成为发展的趋势，为此出现了阵列基板栅极驱动(Gate Driver on Array，GOA)技术。GOA技术直接将显示面板的栅极驱动装置集成在阵列基板上，以代替外接驱动芯片，具有成本低、工序少、产能高等优点。每个GOA单元作为一个移位寄存器，将扫描信号依次传递给下一GOA单元，逐行开启TFT开关，完成像素单元的数据信号输入。
目前的栅极驱动装置中，每个移位寄存器的结构相同，一个移位寄存器驱动一条栅极驱动线。为了保证移位寄存器低电平输出的噪声消除，每个移位寄存器通常设置交替工作的两个下拉单元，使得现有栅极驱动装置中每个移位寄存器中晶体管单元的数量较多，所占空间较大且很难进一步压缩，既不利于显示面板窄边框设计，也存在功耗较大的缺陷。
发明内容
本发明实施例所要解决的技术问题是，提供一种栅极驱动装置和显示面板，以解决现有结构晶体管单元数量较多、功耗较大的问题。
为了解决上述技术问题，本发明实施例提供了一种栅极驱动装置，包括至少二级栅极驱动电路，第一级栅极驱动电路包括设置有第一下拉单元的第一移位寄存器，第二级栅极驱动电路包括设置有第二下拉单元的第二移位寄存器，所述第一下拉单元和第二下拉单元共用。
可选地，所述第一移位寄存器的第一下拉单元与所述第二移位寄存器的第二下拉单元连接，所述第一下拉单元用于同时消除所述第一移位寄存器和第二移位寄存器信号输出端的噪声，所述第二下拉单元用于同时消除所述第一移位寄存器和第二移位寄存器信号输出端的噪声。
可选地，所述第一级栅极驱动电路还包括第二移位寄存器，所述第一级栅极驱动电路的第一移位寄存器和第二移位寄存器分别设置在第一级栅极驱动线的左侧和右侧，所述第一级栅极驱动电路中的第一下拉单元和第二下拉单元共同消除所述第一级栅极驱动电路信号输出端的噪声；所述第二级栅极驱动电路还包括第一移位寄存器，所述第二级栅极驱动电路的第一移位寄存器和第二移位寄存器分别设置在第一级栅极驱动线的右侧和左侧，所述第二级栅极驱动电路中的第一下拉单元和第二下拉单元共同消除所述第二级栅极驱动电路信号输出端的噪声。
可选地，所述第一移位寄存器还包括与所述第一下拉单元连接的第一上拉单元和第一输出单元，所述第一下拉单元连接第一降噪输入端；所述第二移位寄存器还包括与所述第二下拉单元连接的第二上拉单元和第二输出单元，所述第二下拉单元连接第二降噪输入端；所述第一降噪输入端和第二降噪输入端输入信号的周期/占空比相同，正负极性相反。
可选地，所述第一级栅极驱动电路中移位寄存器的输出单元连接第一时钟输入端，所述第二级栅极驱动电路中移位寄存器的输出单元连接第二时钟输入端；所述第一时钟输入端和第二时钟输入端输入信号的周期/占空比相同，正负极性相反。
可选地，所述第一上拉单元和第二上拉单元分别包括第一晶体管、第二晶体管和第四晶体管，其中：
第一晶体管，其栅极和第一极与信号输入端连接，第二极与本移位寄存器的上拉节点连接；所述第一晶体管用于在信号输入端的输入信号为高电平时开启，将本移位寄存器的上拉节点的电位拉高，对本移位寄存器的输出单元中的第一电容进行充电；
第二晶体管，其栅极与复位端连接，第一极与本移位寄存器的上拉节点连接，第二极与低电平输入端连接；所述第二晶体管用于在复位端的输入信号为高电平时开启，将本移位寄存器的上拉节点的电位拉低至低电平输入端的低电平；
第四晶体管，其栅极与复位端连接，第一极与本移位寄存器的信号输出端连接，第二极与低电平输入端连接；所述第四晶体管用于在复位端的输入信号为高电平时开启，将本移位寄存器的信号输出端的电位拉低至低电平输入端VSS的低电平。
可选地，所述第一下拉单元和第二下拉单元分别包括第五晶体管、第七晶体管、第九晶体管和第十晶体管，其中：
第五晶体管，其栅极与本移位寄存器的下拉控制节点连接，第一极与本移位寄存器的降噪输入端连接，第二极与本移位寄存器的下拉节点连接；所述第五晶体管用于在本移位寄存器的降噪输入端的输入信号为高电平时开启，将本移位寄存器的下拉节点的电位拉高；
第七晶体管，其栅极和第一极与本移位寄存器的降噪输入端连接，第二极与本移位寄存器的下拉控制节点连接；所述第七晶体管用于在本移位寄存器的降噪输入端的输入信号为高电平时开启，将本移位寄存器的下拉控制节点的电位拉高；
第九晶体管，其栅极与本移位寄存器的下拉节点连接，第一极与本移位寄存器的上拉节点连接，第二极与低电平输入端连接；所述第九晶体管用于在本移位寄存器的下拉节点为高电平时开启，将本移位寄存器的上拉节点的电位拉低至低电平输入端的低电平；
第十晶体管，其栅极与本移位寄存器的下拉节点连接，第一极与本移位寄存器的信号输出端连接，第二极与低电平输入端连接；所述第十晶体管用于在本移位寄存器的下拉节点为高电平时开启，将本移位寄存器的信号输出端的电位拉低至低电平输入端的低电平。
可选地，所述第一下拉单元和第二下拉单元还分别包括第十一晶体管和第十二晶体管，其中：
第一下拉单元的第十一晶体管，其栅极与所述第二移位寄存器的下拉节点连接，第一极与本移位寄存器上拉节点连接，第二极与低电平输入端连接；所述第一下拉单元的第十一晶体管用于在第二降噪输入端的输入信号为高电平时开启，将所述第一移位寄存器的上拉节点的电位拉低至低电平输入端的低电平；
第二下拉单元的第十一晶体管，其栅极与所述第一移位寄存器的下拉节点连接，第一极与本移位寄存器上拉节点连接，第二极与低电平输入端连接；所述第二下拉单元的第十一晶体管用于在第一降噪输入端的输入信号为高电平时开启，将所述第二移位寄存器的上拉节点的电位拉低至低电平输入端的低电平；
第一下拉单元的第十二晶体管，其栅极与所述第二移位寄存器的下拉节点连接，第一极与本移位寄存器的信号输出端连接，第二极与低电平输入端VSS连接；所述第一下拉单元的第十二晶体管用于在第二降噪输入端的输入信号为高电平时开启，将所述第一移位寄存器的信号输出端的电位拉低至低电平输入端的低电平；
第二下拉单元的第十二晶体管，其栅极与所述第一移位寄存器的下拉节点连接，第一极与本移位寄存器的信号输出端连接，第二极与低电平输入端VSS连接；所述第二下拉单元的第十二晶体管用于在第一降噪输入端的输入信号为高电平时开启，将所述第二移位寄存器的信号输出端的电位拉低至低电平输入端的低电平。
可选地，所述第一输出单元和第二输出单元分别包括第三晶体管、第六晶体管、第八晶体管和第一电容，其中：
第三晶体管，其栅极与本移位寄存器的上拉节点连接，第一极与本移位寄存器的时钟输入端连接，第二极与信号输出端连接；所述第三晶体管用于在本移位寄存器的上拉节点为高电平时开启，将本移位寄存器的时钟输入端的高电平输入信号从信号输出端输出；
第六晶体管，其栅极与本移位寄存器的上拉节点连接，第一极与本移位寄存器的下拉节点连接，第二极与低电平输入端连接；所述第六晶体管用于在本移位寄存器的上拉节点为高电平时开启，将本移位寄存器的下拉节点的电位拉低至低电平输入端的低电平；
第八晶体管，其栅极与本移位寄存器的上拉节点连接，第一极与本移位寄存器的下拉控制节点连接，第二极与低电平输入端连接；所述第八晶体管用于在本移位寄存器的上拉节点为高电平时开启，将本移位寄存器的下拉控制节点的电位拉低至低电平输入端VSS的低电平；
第一电容，第一端与本移位寄存器的上拉节点连接，第二端与本移位寄存器的信号输出端连接；所述第一电容用于在本移位寄存器的上拉节点的电位拉高时进行充电。
本发明实施例还提供了一种显示面板，所述显示面板包括前述的栅极驱动装置。
本发明实施例所提供的栅极驱动装置和显示面板，通过两个移位寄存器中的下拉单元共用，实现了两个下拉单元共同完成下拉驱动。与现有技术每个移位寄存器采用两个下拉驱动模块的方案相比，本发明实施例采用两个移位寄存器共用下拉单元，每个移位寄存器仅包含一个下拉单元，有效减小了移位寄存器中晶体管单元的数量，不仅可以实现显示面板窄边框结构，而且降低了栅极驱动单元的功耗。
当然，实施本发明的任一产品或方法并不一定需要同时达到以上所述的所有优点。本发明的其它特征和优点将在随后的说明书实施例中阐述，并且，部分地从说明书实施例中变得显而易见，或者通过实施本发明而了解。本发明实施例的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。附图中各部件的形状和大小不反映真实比例，目的只是示意说明本发明内容。
图1为本发明栅极驱动装置第一实施例的结构原理图；
图2为本发明栅极驱动装置第一实施例的等效电路图；
图3为本发明第一实施例栅极驱动装置的工作时序图；
图4为本发明第一实施例栅极驱动装置的结构示意图；
图5为本发明栅极驱动装置第二实施例的结构原理图；
图6为本发明栅极驱动装置第二实施例的等效电路图；
图7为本发明第二实施例栅极驱动装置的结构示意图。
附图标记说明:
10—第一移位寄存器； 11—第一上拉单元；
12—第一下拉单元； 13—第一输出单元；
20—第二移位寄存器； 21—第二上拉单元；
22—第二下拉单元； 23—第二输出单元；
INPUT—信号输入端； RESET—复位端；
CLKA—第一时钟输入端； CLKB—第二时钟输入端；
VDDO—第一降噪输入端； VDDE—第二降噪输入端；
OUTPUT—信号输出端； VSS—低电平输入端；
C1—第一电容； PU—上拉节点；
PD_CN—下拉控制节点； PD—下拉节点。
具体实施方式
下面结合附图和实施例对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
为了解决现有结构存在的晶体管单元数量较多、功耗较大的问题，本发明实施例提供了一种栅极驱动装置和显示面板。栅极驱动装置包括至少二级栅极驱动电路，第一级栅极驱动电路至少包括第一移位寄存器，第一移位寄存器中设置有第一下拉单元，第二级栅极驱动电路至少包括第二移位寄存器，第二移位寄存器中设置有第二下拉单元，第一下拉单元和第二下拉单元共用，实现两个下拉单元共同完成下拉驱动。
下面通过具体实施例详细说明本发明实施例的技术方案。
第一实施例
图1为本发明栅极驱动装置第一实施例的结构原理图。如图1所示，本实施例栅极驱动装置包括多级栅极驱动电路，每级栅极驱动电路包括一个移位寄存器。图1中以两个栅极驱动电路进行示意，第一栅极驱动电路包括第一移位寄存器10，第二栅极驱动电路包括第二移位寄存器20，每个移位寄存器均包括信号输入端INPUT、复位端RESET、低电平输入端VSS和信号输出端OUTPUT。其中，第一移位寄存器10包括第一上拉单元11、第一下拉单元12、第一输出单元13、第一上拉节点PU1、第一下拉节点PD1、第一时钟输入端CLKA和第一降噪输入端VDDO，第二移位寄存器20包括第二上拉单元21、第二下拉单元22、第二输出单元23、第二上拉节点PU2、第二下拉节点PD2、第二时钟输入端CLKB和第二降噪输入端VDDE。第一移位寄存器10的第一下拉单元12和第二移位寄存器20的第二下拉单元22连接，用于通过两个移位寄存器中的下拉单元共用，使每个移位寄存器中的下拉单元不仅可以对本移位寄存器进行降噪，而且可以对另一个移位寄存器进行降噪，实现两个下拉单元共同实现两个移位寄存器的下拉驱动。
本实施例中，对于第一移位寄存器10，第一上拉单元11分别与信号输入端INPUT、复位端RESET和第一上拉节点PU1连接，用于控制第一上拉节点PU1的电位；第一下拉单元12分别与第一降噪输入端VDDO和第二下拉单元22连接，用于控制第一下拉节点PD1的电位，消除第一输出单元13和第二输出单元23的噪声；第一输出单元13分别与第一时钟输入端CLKA、第一上拉节点PU1、第一下拉节点PD1和信号输出端OUTPUT连接，用于控制信号输出端OUTPUT输出。
本实施例中，对于第二移位寄存器20，第二上拉单元21分别与信号输入端INPUT、复位端RESET和第二上拉节点PU2连接，用于控制第二上拉节点PU2的电位；第二下拉单元22分别与第二降噪输入端VDDE和第一下拉单元12连接，用于控制第二下拉节点PD2的电位，消除第二输出单元23和第一输出单元13的噪声；第二输出单元23分别与第二时钟输入端CLKB、第二上拉节点PU2、第二下拉节点PD2和信号输出端OUTPUT连接，用于控制信号输出端OUTPUT输出。
本实施例所提供的栅极驱动装置，通过两个移位寄存器中的下拉单元相互连接，使每个移位寄存器中的下拉单元不仅可以对本移位寄存器进行降噪，而且可以对相连的移位寄存器进行降噪，实现了两个移位寄存器中的下拉单元共用，两个下拉单元共同实现两个移位寄存器的下拉驱动。与现有技术每个移位寄存器采用两个下拉驱动模块的方案相比，本实施例采用两个移位寄存器共用下拉单元，每个移位寄存器仅包含一个下拉单元，有效减小了移位寄存器中晶体管单元的数量，不仅可以实现显示面板窄边框结构，而且降低了栅极驱动单元的功耗。
如图1所示，本实施例第一移位寄存器10的具体结构为：
第一上拉单元11，分别与信号输入端INPUT、复位端RESET和第一上拉节点PU1连接，用于当信号输入端INPUT的输入信号为高电平时，控制第一上拉节点PU1的电位为高电平；当复位端RESET的输入信号为高电平时，控制第一上拉节点PU1的电位为低电平；实现在信号输入端INPUT和复位端RESET输入信号的控制下控制第一上拉节点PU1的电位。
第一下拉单元12，分别与第一降噪输入端VDDO和第二下拉单元22连接，用于当第一降噪输入端VDDO的输入信号为高电平时，控制第一下拉节点PD1的电位为低电平，进而控制第一上拉节点PU1和第二上拉节点PU2的电位为低电平，消除第一输出单元13和第二输出单元23信号输出端的噪声；
第一输出单元13，分别与第一时钟输入端CLKA、第一上拉节点PU1、第一下拉节点PD1和信号输出端OUTPUT连接，用于在第一时钟输入端CLKA、第一上拉节点PU1和第一下拉节点PD1的控制下，控制信号输出端OUTPUT输出。在第一上拉节点PU1为高电平且第一时钟输入端CLKA的输入信号为高电平时，信号输出端OUTPUT输出高电平的栅极驱动信号；在第一下拉节点PD1为高电平时，信号输出端OUTPUT输出低电平信号。
如图1所示，本实施例第二移位寄存器20的具体结构为：
第二上拉单元21，分别与信号输入端INPUT、复位端RESET和第二上拉节点PU2连接，用于当信号输入端INPUT的输入信号为高电平时，控制第二上拉节点PU2的电位为高电平；当复位端RESET的输入信号为高电平时，控制第二上拉节点PU2的电位为低电平；实现在信号输入端INPUT和复位端RESET输入信号的控制下控制第二上拉节点PU2的电位。
第二下拉单元22，分别与第二降噪输入端VDDE和第一下拉单元12连接，用于当第二降噪输入端VDDE的输入信号为高电平时，控制第二下拉节点PD2的电位为低电平，进而控制第一上拉节点PU1和第二上拉节点PU2的电位为低电平，消除第一输出单元13和第二输出单元23信号输出端的噪声；
第二输出单元23，分别与第二时钟输入端CLKB、第二上拉节点PU2、第二下拉节点PD2和信号输出端OUTPUT连接，用于在第二时钟输入端CLKB、第二上拉节点PU2和第二下拉节点PD2的控制下，控制信号输出端OUTPUT输出。在第二上拉节点PU2为高电平且第二时钟输入端CLKB的输入信号为高电平时，信号输出端OUTPUT输出高电平的栅极驱动信号；在第二下拉节点PD2为高电平时，信号输出端OUTPUT输出低电平信号。
图2为本发明栅极驱动装置第一实施例的等效电路图。如图2所示，图2中示意出栅极驱动装置第2N-1个和第2N个(N为大于0的正整数)栅极驱动电路，每个栅极驱动电路包括一个移位寄存器，每个移位寄存器中，上拉单元包括第一晶体管M1、第二晶体管M2和第四晶体管M4，下拉单元包括第五晶体管M5、第七晶体管M7、第九晶体管M9、第十晶体管M10、第十一晶体管M11和第十二晶体管M12，输出单元分别包括第三晶体管M3、第六晶体管M6、第八晶体管M8和第一电容C1。
(1)第一上拉单元和第二上拉单元分别包括第一晶体管M1、第二晶体管M2和第四晶体管M4，其中：
第一晶体管M1，其栅极和第一极与信号输入端INPUT连接，第二极与本移位寄存器的上拉节点PU(第一上拉单元为第一上拉节点PU1，第二上拉单元为第二上拉节点PU2)连接；第一晶体管M1用于在信号输入端INPUT的输入信号为高电平时开启，将本移位寄存器的上拉节点PU的电位拉高，对本移位寄存器的输出单元中的第一电容C1进行充电。
第二晶体管M2，其栅极与复位端RESET连接，第一极与本移位寄存器的上拉节点PU连接，第二极与低电平输入端VSS连接；第二晶体管M2用于在复位端RESET的输入信号为高电平时开启，将本移位寄存器的上拉节点PU的电位拉低至低电平输入端VSS的低电平。
第四晶体管M4，其栅极与复位端RESET连接，第一极与本移位寄存器的输出单元中的信号输出端OUTPUT连接，第二极与低电平输入端VSS连接；第四晶体管M4用于在复位端RESET的输入信号为高电平时开启，将本移位寄存器的信号输出端OUTPUT的电位拉低至低电平输入端VSS的低电平。
(2)第一下拉单元和第二下拉单元分别包括第五晶体管M5、第七晶体管M7、第九晶体管M9、第十晶体管M10、第十一晶体管M11和第十二晶体管M12，其中：
第五晶体管M5，其栅极与本移位寄存器的下拉控制节点PD_CN(第一下拉单元为第一下拉控制节点PD_CN1，第二下拉单元为第二下拉控制节点PD_CN2)连接，第一极与本移位寄存器的降噪输入端(第一下拉单元为第一降噪输入端VDDO，第二下拉单元为第二降噪输入端VDDE)连接，第二极与本移位寄存器的下拉节点PD(第一下拉单元为第一下拉节点PD1，第二下拉单元为第二下拉节点PD2)连接。第五晶体管M5用于在本移位寄存器的降噪输入端的输入信号为高电平时开启，将本移位寄存器的下拉节点PD的电位拉高。
第七晶体管M7，其栅极和第一极与本移位寄存器的降噪输入端连接，第二极与本移位寄存器的下拉控制节点PD_CN连接。第七晶体管M7用于在本移位寄存器的降噪输入端的输入信号为高电平时开启，将本移位寄存器的下拉控制节点PD_CN的电位拉高。
第九晶体管M9，其栅极与本移位寄存器的下拉节点PD连接，第一极与本移位寄存器的上拉节点PU连接，第二极与低电平输入端VSS连接。第九晶体管M9用于在本移位寄存器的降噪输入端的输入信号为高电平(即第一下拉节点PD1的电位为高电平)时开启，将本移位寄存器的上拉节点PU的电位拉低至低电平输入端VSS的低电平。
第十晶体管M10，其栅极与本移位寄存器的下拉节点PD连接，第一极与本移位寄存器的信号输出端OUTPUT连接，第二极与低电平输入端VSS连接。第十晶体管M10用于在本移位寄存器的降噪输入端的输入信号为高电平时开启，将本移位寄存器的信号输出端OUTPUT的电位拉低至低电平输入端VSS的低电平。
第一移位寄存器的第十一晶体管M11和第十二晶体管M12，其栅极与第二下拉节点PD2连接，第一极与第一上拉节点PU1连接，第二极与低电平输入端VSS连接。第一移位寄存器的第十一晶体管M11和第十二晶体管M12用于在第二降噪输入端VDDE的输入信号为高电平时(即第二下拉节点PD2的电位为高电平)开启，将第一上拉节点PU1及其信号输出端OUTPUT的电位拉低至低电平输入端VSS的低电平。
第二移位寄存器的第十一晶体管M11和第十二晶体管M12，其栅极与第一下拉节点PD1连接，第一极与第二上拉节点PU2连接，第二极与低电平输入端VSS连接。第二移位寄存器的第十一晶体管M11和第十二晶体管M12用于在第一降噪输入端VDDO的输入信号为高电平时开启，将第二上拉节点PU2及其信号输出端OUTPUT的电位拉低至低电平输入端VSS的低电平。
(3)第一输出单元和第二输出单元分别包括第三晶体管M3、第六晶体管M6、第八晶体管M8和第一电容C1，其中：
第三晶体管M3，其栅极与本移位寄存器的上拉节点PU连接，第一极与本移位寄存器的时钟输入端(第一输出单元为第一时钟输入端CLKA，第二输出单元为第二时钟输入端CLKB)连接，第二极与信号输出端OUTPUT连接；第三晶体管M3用于在本移位寄存器的上拉节点PU为高电平时开启，将本移位寄存器的时钟输入端的高电平输入信号作为栅极驱动信号从信号输出端OUTPUT输出。
第六晶体管M6，其栅极与本移位寄存器的上拉节点PU连接，第一极与本移位寄存器的下拉节点PD连接，第二极与低电平输入端VSS连接；第六晶体管M6用于在本移位寄存器的上拉节点PU为高电平时开启，将本移位寄存器的下拉节点PD的电位拉低至低电平输入端VSS的低电平。
第八晶体管M8，其栅极与本移位寄存器的上拉节点PU连接，第一极与本移位寄存器的下拉控制节点PD_CN连接，第二极与低电平输入端VSS连接。第八晶体管M8用于在本移位寄存器的上拉节点PU为高电平时开启，将本移位寄存器的下拉控制节点PD_CN的电位拉低至低电平输入端VSS的低电平。
第一电容C1，第一端与本移位寄存器的上拉节点PU连接，第二端与本移位寄存器的信号输出端OUTPUT连接；第一电容C1用于在本移位寄存器的上拉节点PU的电位拉高时进行充电。
下面通过本实施例栅极驱动装置的工作过程进一步说明本实施例的技术方案。
图3为本发明第一实施例栅极驱动装置的工作时序图。如图2、图3所示，本实施例栅极驱动装置包括多级栅极驱动电路，每级栅极驱动电路包括一个移位寄存器，每个移位寄存器包括12个晶体管单元(M1～M12)、1个电容单元(C1)、5个输入端(INPUT、RESET、CLKA或CLKB、VDDO或VDDE、VSS)、1个输出端(OUTPUT)。图2的栅极驱动装置中示意了第2N-1个和第2N个移位寄存器，第一时钟输入端CLKA和第一降噪输入端VDDO连接到第2N-1个移位寄存器，第二时钟输入端CLKB和第二降噪输入端VDDE连接到第2N个移位寄存器，第一降噪输入端VDDO和第二降噪输入端VDDE输入的信号的周期/占空比相同，正负极性相反，第一时钟输入端CLKA和第二时钟输入端CLKB输入的时钟信号的周期/占空比相同，正负极性相反。为了改善噪声问题和移位寄存器中晶体管单元的特性漂移问题，本实施例第一降噪输入端VDDO和第二降噪输入端VDDE输出的信号周期比第一时钟输入端CLKA和第二时钟输入端CLKB长，可选地，VDDO/VDDE信号周期为CLKA/CLKB信号周期的4～8倍，优选为6倍。
下面结合图2和图3，分别介绍第2N-1个移位寄存器和第2N个移位寄存器的工作过程。
1、对于第2N-1个移位寄存器，其工作过程包括：
①阶段S1，即第2N-1个移位寄存器的输入阶段，信号输入端INPUT输入信号为高电平，第一晶体管M1开启，将第一上拉节点PU1的电位拉高，对第一电容C1进行充电。由于第一上拉节点PU1的电位拉高，第六晶体管M6和第八晶体管M8开启，将第一下拉节点PD1和第一下拉控制节点PD_CN 1的电位拉低至低电平输入端VSS的低电平。
本阶段中，输入端中的信号输入端INPUT为高电平，RESET、CLKA、VDDO输入端的输入信号均为低电平，信号输出端OUTPUT为低电平，低电平输入端VSS为低电平。本实施例中，信号输入端INPUT与第2N-2个(上一级)移位寄存器的信号输出端连接，信号输入端INPUT的高电平信号是第2N-2个移位寄存器信号输出端输出的高电平。对于第1个移位寄存器，信号输入端INPUT的高电平信号是帧起始STV信号。
②阶段S2，即第2N-1个移位寄存器的输出阶段，信号输入端INPUT的输入信号为低电平，第一晶体管M1关断，第一下拉节点PD1和第一下拉控制节点PD_CN 1继续保持低电平，第一上拉节点PU1由于第一电容C1的存在，电压继续升高。本阶段第一时钟输入端CLKA的输入信号变为高电平，第一上拉节点PU1的高电平使第三晶体管M3开启，信号输出端OUTPUT正常输出高电平的栅极驱动信号。
本阶段中，第一时钟输入端CLKA的输入信号为高电平，INPUT、RESET、VDDO输入端的输入信号均为低电平，信号输出端OUTPUT为高电平，低电平输入端VSS为低电平。
③阶段S3，即第2N-1个移位寄存器的复位阶段，复位端RESET和第一降噪输入端VDDO的输入信号为高电平。由于复位端RESET的输入信号为高电平，第二晶体管M2开启，对第一上拉节点PU1放电，将第一上拉节点PU1的电位拉低至低电平输入端VSS的低电平，使第三晶体管M3、第六晶体管M6和第八晶体管M8关断。由于第一降噪输入端VDDO的输入信号为高电平，第七晶体管M7开启，第一下拉控制节点PD_CN 1升至高电平，将第五晶体管M5开启，第一下拉节点PD1升至高电平，将第九晶体管M9和第十晶体管M10开启对第一上拉节点PU1和信号输出端OUTPUT放电，将信号输出端OUTPUT的电位拉低至低电平输入端VSS的低电平，从而降低信号输出端OUTPUT噪声。
本阶段中，输入端中的复位端RESET、第一降噪输入端VDDO的输入信号为高电平，INPUT、CLKA的输入信号均为低电平，信号输出端OUTPUT为低电平，低电平输入端VSS为低电平。本实施例中，复位端RESET与第2N个(下一级)移位寄存器的信号输出端连接，复位端RESET的高电平信号是下一级移位寄存器信号输出端输出的高电平。
④阶段S4，第一时钟输入端CLKA的输入信号变为高电平，第一降噪输入端VDDO的输入信号仍为高电平。由于此时第三晶体管M3为关断状态，因此第一时钟输入端CLKA的高电平无法输出到信号输出端OUTPUT，信号输出端OUTPUT保持上阶段的低电平输出。同时，由于第一降噪输入端VDDO的输入信号仍为高电平，第七晶体管M7和第五晶体管M5开启，第一下拉节点PD1和第一下拉控制节点PD_CN 1为高电平，第九晶体管M9和第十晶体管M10继续对第一上拉节点PU1和信号输出端OUTPUT放电，从而使得信号输出端OUTPUT输出低电平，降低信号输出端OUTPUT噪声。
本阶段中，输入端中的第一时钟输入端CLKA和第一降噪输入端VDDO的输入信号为高电平，INPUT、RESET的输入信号均为低电平，信号输出端OUTPUT为低电平，低电平输入端VSS为低电平。
⑤阶段S5，第一时钟输入端CLKA的输入信号变为低电平，第一降噪输入端VDDO的输入信号仍为高电平。由于第一降噪输入端VDDO的输入信号仍为高电平，第七晶体管M7和第五晶体管M5开启，第一下拉节点PD1和第一下拉控制节点PD_CN 1为高电平，第九晶体管M9和第十晶体管M10继续对第一上拉节点PU1和信号输出端OUTPUT放电，降低信号输出端OUTPUT噪声。
本阶段中，第一降噪输入端VDDO的输入信号为高电平，INPUT、RESET和CLKA的输入信号均为低电平，信号输出端OUTPUT为低电平，低电平输入端VSS为低电平。
⑥阶段S6，第一时钟输入端CLKA的输入信号变为高电平，第一降噪输入端VDDO的输入信号仍为高电平，工作过程与阶段S4相同。
⑦阶段S7，第一时钟输入端CLKA的输入信号变为低电平，第一降噪输入端VDDO的输入信号仍为高电平，工作过程与阶段S5相同。
⑧阶段S8，第一时钟输入端CLKA的输入信号变为高电平，第一降噪输入端VDDO的输入信号仍为高电平，工作过程与阶段S4相同。
⑨阶段S9，第一时钟输入端CLKA的输入信号变为低电平，第一降噪输入端VDDO的输入信号为低电平。本阶段中，虽然第一降噪输入端VDDO的输入信号为低电平，但第2N个移位寄存器的第二降噪输入端VDDE输入的信号为高电平。第二降噪输入端VDDE输入的高电平信号，使第2N个移位寄存器的第七晶体管M7和第五晶体管M5开启，使第2N个移位寄存器的第二下拉节点PD2和第二下拉控制节点PD_CN 2升至高电平。由于第2N-1个移位寄存器的第十一晶体管M11和第十二晶体管M12均与第2N个移位寄存器的第二下拉节点PD2连接，因而使得第2N-1个移位寄存器的第十一晶体管M11和第十二晶体管M12开启，对第2N-1个移位寄存器的第一上拉节点PU1和信号输出端OUTPUT放电，继续将信号输出端的电位拉低至低电平输入端VSS的低电平，降低信号输出端OUTPUT噪声。
⑩后续阶段中，第二降噪输入端VDDE持续输入高电平，第二下拉节点PD2和第二下拉控制节点PD_CN 2持续高电平，第2N-1个移位寄存器的第十一晶体管M11和第十二晶体管M12持续开启，对第2N-1个移位寄存器的第一上拉节点PU1和信号输出端OUTPUT放电，降低信号输出端OUTPUT噪声。
2、对于第2N个移位寄存器，其工作过程包括：
①阶段S2，即第2N个移位寄存器的输入阶段，信号输入端INPUT输入信号为高电平，第一晶体管M1开启，将第二上拉节点PU2的电位拉高，对第一电容C1进行充电。由于第二上拉节点PU2的电位拉高，第六晶体管M6和第八晶体管M8开启，将第二下拉节点PD2和第二下拉控制节点PD_CN 2的电位拉低至低电平输入端VSS的低电平。本阶段信号输入端INPUT的高电平是第2N-1个移位寄存器信号输出端输出的高电平。
②阶段S3，即第2N个移位寄存器的输出阶段，信号输入端INPUT的输入信号为低电平，第一晶体管M1关断，第二上拉节点PU2由于第一电容C1的存在，电压继续升高。本阶段第二时钟输入端CLKB的输入信号变为高电平，第二上拉节点PU2的高电平使第三晶体管M3开启，信号输出端OUTPUT正常输出高电平的栅极驱动信号。
③阶段S4，即第2N个移位寄存器的复位阶段，复位端RESET输入信号为高电平。第二晶体管M2开启，对第二上拉节点PU2放电，将第二上拉节点PU2的电位拉低至低电平输入端VSS的低电平，使第三晶体管M3和第六晶体管M6关断。本阶段中，虽然第二降噪输入端VDDE为低电平，但第2N-1个移位寄存器的第一降噪输入端VDDO为高电平，即第2N-1个移位寄存器的第一下拉节点PD1和第一下拉控制节点PD_CN1为高电平。由于第2N个移位寄存器的第十一晶体管M11和第十二晶体管M12均与第2N-1个移位寄存器的第一下拉节点PD1连接，因而使得第2N个移位寄存器的第十一晶体管M11和第十二晶体管M12开启，对第2N个移位寄存器的第二上拉节点PU2和信号输出端OUTPUT放电，继续将第二上拉节点PU2和信号输出端的电位拉低至低电平输入端VSS的低电平，降低第2N个移位寄存器的信号输出端OUTPUT噪声。
④后续阶段S5至阶段S8中，第2N-1个移位寄存器的第一降噪输入端VDDO持续为高电平，第一下拉节点PD1和第一下拉控制节点PD_CN1持续为高电平，使第2N个移位寄存器的第十一晶体管M11和第十二晶体管M12持续开启，对第2N个移位寄存器的第二上拉节点PU2和信号输出端OUTPUT放电。
⑤阶段S9，第二降噪输入端VDDE输入信号为高电平，第七晶体管M7开启，第二下拉控制节点PD_CN 2升至高电平，第五晶体管M5开启，第二下拉节点PD2升至高电平，第九晶体管M9和第十晶体管M10开启，对第二上拉节点PU2和信号输出端OUTPUT放电，将第二上拉节点PU2和信号输出端OUTPUT的电位拉低至低电平输入端VSS的低电平。同时，由于第2N-1个移位寄存器的第十一晶体管M11和第十二晶体管M12均与第2N个移位寄存器的第二下拉节点PD2连接，因而使第2N-1个移位寄存器的第十一晶体管M11和第十二晶体管M12开启，对第一上拉节点PU1和信号输出端OUTPUT放电，从而降低两个移位寄存器信号输出端OUTPUT噪声。
⑥后续阶段中，第二降噪输入端VDDE持续输入高电平，第二下拉控制节点PD_CN 2和第二下拉节点PD2持续高电平，第2N个移位寄存器的第九晶体管M9和第十晶体管M10持续开启，对第2N个移位寄存器的第二上拉节点PU2和信号输出端OUTPUT放电，同时使第2N-1个移位寄存器的第十一晶体管M11和第十二晶体管M12开启，对第一上拉节点PU1和信号输出端OUTPUT放电，从而降低两个移位寄存器信号输出端OUTPUT噪声。
通过本实施例栅极驱动装置的工作过程可以看出，当第一降噪输入端VDDO处于高电平状态时，第一下拉节点PD1处于高电平，同时开启第2N-1个移位寄存器的第九晶体管M9和第十晶体管M10、第2N个移位寄存器的第十一晶体管M11和第十二晶体管M12，对两个移位寄存器的上拉节点PU和信号输出端OUTPUT放电。当第二降噪输入端VDDE处于高电平状态时，第二下拉节点PD2处于高电平，同时开启第2N个移位寄存器的第九晶体管M9和第十晶体管M10、第2N-1个移位寄存器的第十一晶体管M11和第十二晶体管M12，对两个移位寄存器的上拉节点PU和信号输出端OUTPUT放电。由此可见，第一降噪输入端VDDO和第二降噪输入端VDDE同时对两个移位寄存器的上拉节点PU和信号输出端OUTPUT进行降噪，起到了共同作为两个移位寄存器的下拉驱动模块的作用。与现有技术每个移位寄存器采用两个下拉驱动模块的方案相比，本实施例采用两个移位寄存器共用的下拉驱动模块，每个移位寄存器仅包含一个下拉单元，有效减小了移位寄存器中晶体管单元的数量，减小了占用空间，不仅可以实现显示面板窄边框结构，而且降低了栅极驱动单元的功耗。
实际实施时，本实施例移位寄存器中晶体管单元的数量不局限于12个，针对不同的架构，晶体管单元可以增加或减少，只需保证两个移位寄存器的下拉单元共用。
图4为本发明第一实施例栅极驱动装置的结构示意图。如图4所示，本实施例栅极驱动装置包括级联的N个栅极驱动电路，每个栅极驱动电路包括一个移位寄存器，即栅极驱动装置包括级联的N个移位寄存器SR1、SR2、……SRN，N为大于0的正整数。其中，除第一级移位寄存器SR1外，其余每一级移位寄存器的信号输出端OUTPUTn分别和与其相邻的上一级移位寄存器的复位端RESET相连，除最后一级移位寄存器SRN外，其余每一级移位寄存器的信号输出端OUTPUTn分别和与其相邻的下一级移位寄存器的信号输入端INPUT相连，第一级移位寄存器SR1的信号输入端INPUT与帧起始信号端STV相连。两个相邻的移位寄存器中，一个移位寄存器分别与第一时钟输入端CLKA、第一降噪输入端VDDO和低电平输入端VSS连接，另一个移位寄存器分别与第二时钟输入端CLKB、第二降噪输入端VDDE和低电平输入端VSS连接，第一级移位寄存器SR1与第二级移位寄存器SR2连接，第三级移位寄存器SR3与第四级移位寄存器SR4连接，以此类推，使两个相邻的移位寄存器共用两个移位寄存器中的下拉单元。
第二实施例
图5为本发明栅极驱动装置第二实施例的结构原理图。如图5所示，本实施例栅极驱动装置包括多级栅极驱动电路，每级栅极驱动电路包括两个移位寄存器，两个移位寄存器分别设置在每级栅极驱动线的两侧，并与该侧的输入端连接。图5中以两个栅极驱动电路进行示意，第一栅极驱动电路包括第一移位寄存器10和第二移位寄存器20，第二栅极驱动电路包括第二移位寄存器20和第一移位寄存器10，每个移位寄存器包括信号输入端INPUT、复位端RESET、低电平输入端VSS和信号输出端OUTPUT。
对于第一栅极驱动电路，第一移位寄存器10设置在栅极驱动线的左侧，与栅极驱动线左侧的输入端连接，第二移位寄存器20在栅极驱动线的右侧，与该栅极驱动线右侧的输入端连接。其中，第一移位寄存器10包括第一上拉单元11、第一下拉单元12、第一输出单元13、第一上拉节点PU1、第一下拉节点PD1、本级时钟输入端CLK和第一降噪输入端VDDO。第二移位寄存器20包括第二上拉单元21、第二下拉单元22、第二输出单元23、第二上拉节点PU2、第二下拉节点PD2、本级时钟输入端CLK和第二降噪输入端VDDE。
本实施例中，对于第一移位寄存器10，第一上拉单元11分别与信号输入端INPUT、复位端RESET和第一上拉节点PU1连接，用于控制第一上拉节点PU1的电位；第一下拉单元12与第一降噪输入端VDDO连接，用于控制第一下拉节点PD1的电位，消除第一输出单元13的噪声；第一输出单元13分别与本级时钟输入端CLK、第一上拉节点PU1、第一下拉节点PD1和信号输出端OUTPUT连接，用于控制信号输出端OUTPUT输出。
本实施例中，对于第二移位寄存器20，第二上拉单元21分别与信号输入端INPUT、复位端RESET和第二上拉节点PU2连接，用于控制第二上拉节点PU2的电位；第二下拉单元22与第二降噪输入端VDDE连接，用于控制第二下拉节点PD2的电位，消除第二输出单元23的噪声；第二输出单元23分别与本级时钟输入端CLK、第二上拉节点PU2、第二下拉节点PD2和信号输出端OUTPUT连接，用于控制信号输出端OUTPUT输出。
本实施例中，第一栅极驱动电路的本级时钟输入端CLK为第一时钟输入端CLKA。
对于第二栅极驱动电路，同样包括第一移位寄存器10和第二移位寄存器20，但两个移位寄存器的位置设置与第一栅极驱动电路相反，第二移位寄存器20在栅极驱动线的的左侧，与栅极驱动线左侧的输入端连接，第一移位寄存器10设置在栅极驱动线右侧，与该栅极驱动线右侧的输入端连接。此外，第二栅极驱动电路的本级时钟输入端CLK为第二时钟输入端CLKB。
本实施例所提供的栅极驱动装置，通过在一条栅极驱动线的两侧分别连接不同的移位寄存器，两个不同的移位寄存器的采用不同的下拉单元，使每个移位寄存器中的下拉单元都可以对同一栅极驱动线的输出进行降噪，实现了两个移位寄存器的下拉单元共用，两个下拉单元共同实现同一栅极驱动线的下拉驱动。与现有栅极驱动线两侧设置相同移位寄存器且每个移位寄存器采用两个下拉驱动模块的方案相比，本实施例采用两个移位寄存器的下拉单元共用，每个移位寄存器仅包含一个下拉单元，有效减小了移位寄存器中晶体管单元的数量，不仅可以实现显示面板窄边框结构，而且降低了栅极驱动单元的功耗。
如图5所示，本实施例第一移位寄存器10的具体结构为：
第一上拉单元11，分别与信号输入端INPUT、复位端RESET和第一上拉节点PU1连接，用于当信号输入端INPUT的输入信号为高电平时，控制第一上拉节点PU1的电位为高电平；当复位端RESET的输入信号为高电平时，控制第一上拉节点PU1的电位为低电平；实现在信号输入端INPUT和复位端RESET输入信号的控制下控制第一上拉节点PU1的电位。
第一下拉单元12，与第一降噪输入端VDDO连接，用于当第一降噪输入端VDDO的输入信号为高电平时，控制第一下拉节点PD1的电位为低电平，进而控制第一上拉节点PU1和信号输出端OUTPUT的电位为低电平，消除第一输出单元13和第二输出单元23信号输出端的噪声；
第一输出单元13，分别与第一时钟输入端CLKA、第一上拉节点PU1、第一下拉节点PD1和信号输出端OUTPUT连接，用于在第一时钟输入端CLKA、第一上拉节点PU1和第一下拉节点PD1的控制下，控制信号输出端OUTPUT输出。在第一上拉节点PU1为高电平且第一时钟输入端CLKA的输入信号为高电平时，信号输出端OUTPUT输出高电平的栅极驱动信号；在第一下拉节点PD1为高电平时，信号输出端OUTPUT输出低电平信号。
如图5所示，第二移位寄存器20的具体结构为：
第二上拉单元21，分别与信号输入端INPUT、复位端RESET和第二上拉节点PU2连接，用于当信号输入端INPUT的输入信号为高电平时，控制第二上拉节点PU2的电位为高电平；当复位端RESET的输入信号为高电平时，控制第二上拉节点PU2的电位为低电平；实现在信号输入端INPUT和复位端RESET输入信号的控制下控制第二上拉节点PU2的电位。
第二下拉单元22，与第二降噪输入端VDDE连接，用于当第二降噪输入端VDDE的输入信号为高电平时，控制第二下拉节点PD2的电位为低电平，进而控制第二上拉节点PU2和信号输出端OUTPUT的电位为低电平，消除第一输出单元13和第二输出单元23信号输出端的噪声。
第二输出单元23，分别与第一时钟输入端CLKA、第二上拉节点PU2、第二下拉节点PD2和信号输出端OUTPUT连接，用于在第一时钟输入端CLKA、第二上拉节点PU2和第二下拉节点PD2的控制下，控制信号输出端OUTPUT输出。在第二上拉节点PU2为高电平且第一时钟输入端CLKA的输入信号为高电平时，信号输出端OUTPUT输出高电平的栅极驱动信号；在第二下拉节点PD2为高电平时，信号输出端OUTPUT输出低电平信号。
图6为本发明栅极驱动装置第二实施例的等效电路图。如图6所示，图6中示意出栅极驱动装置第2N-1个和第2N个(N为大于0的正整数)栅极驱动电路，每个栅极驱动电路包括两个移位寄存器。具体地，第2N-1个栅极驱动电路包括位于第2N-1个栅极驱动线左侧的第一移位寄存器和位于第2N-1个栅极驱动线右侧的第二移位寄存器；第2N个栅极驱动电路包括位于第2N个栅极驱动线左侧的第二移位寄存器和位于第2N个栅极驱动线右侧的第一移位寄存器。每个移位寄存器中，上拉单元包括第一晶体管M1、第二晶体管M2和第四晶体管M4，下拉单元包括第五晶体管M5、第七晶体管M7、第九晶体管M9和第十晶体管M10，输出单元分别包括第三晶体管M3、第六晶体管M6、第八晶体管M8和第一电容C1。
(1)第一上拉单元和第二上拉单元分别包括第一晶体管M1、第二晶体管M2和第四晶体管M4，其中：
第一晶体管M1，其栅极和第一极与信号输入端INPUT连接，第二极与本移位寄存器的上拉节点PU(第一上拉单元为第一上拉节点PU1，第二上拉单元为第二上拉节点PU2)连接；第一晶体管M1用于在信号输入端INPUT的输入信号为高电平时开启，将本移位寄存器的上拉节点PU的电位拉高，对本移位寄存器的输出单元中的第一电容C1进行充电。
第二晶体管M2，其栅极与复位端RESET连接，第一极与本移位寄存器的上拉节点PU连接，第二极与低电平输入端VSS连接；第二晶体管M2用于在复位端RESET的输入信号为高电平时开启，将本移位寄存器的上拉节点PU的电位拉低至低电平输入端VSS的低电平。
第四晶体管M4，其栅极与复位端RESET连接，第一极与本移位寄存器的输出单元中的信号输出端OUTPUT连接，第二极与低电平输入端VSS连接；第四晶体管M4用于在复位端RESET的输入信号为高电平时开启，将本移位寄存器的信号输出端OUTPUT的电位拉低至低电平输入端VSS的低电平。
(2)第一下拉单元和第二下拉单元分别包括第五晶体管M5、第七晶体管M7、第九晶体管M9和第十晶体管M10，其中：
第五晶体管M5，其栅极与本移位寄存器的下拉控制节点PD_CN(第一下拉单元为第一下拉控制节点PD_CN1，第二下拉单元为第二下拉控制节点PD_CN2)连接，第一极与本移位寄存器的降噪输入端(第一下拉单元为第一降噪输入端VDDO，第二下拉单元为第二降噪输入端VDDE)连接，第二极与本移位寄存器的下拉节点PD第一下拉单元为第一下拉节点PD1，第二下拉单元为第二下拉节点PD2连接。第五晶体管M5用于在本移位寄存器的降噪输入端的输入信号为高电平时开启，将本移位寄存器的下拉节点PD的电位拉高。
第七晶体管M7，其栅极和第一极与本移位寄存器的降噪输入端连接，第二极与本移位寄存器的下拉控制节点PD_CN连接。第七晶体管M7用于在本移位寄存器的降噪输入端的输入信号为高电平时开启，将本移位寄存器的下拉控制节点PD_CN的电位拉高。
第九晶体管M9，其栅极与本移位寄存器的下拉节点PD连接，第一极与本移位寄存器的上拉节点PU连接，第二极与低电平输入端VSS连接。第九晶体管M9用于在本移位寄存器的下拉节点PD为高电平时(即本移位寄存器的降噪输入端的输入信号为高电平)开启，将本移位寄存器的上拉节点PU的电位拉低至低电平输入端VSS的低电平。
第十晶体管M10，其栅极与本移位寄存器的下拉节点PD连接，第一极与本移位寄存器的信号输出端OUTPUT连接，第二极与低电平输入端VSS连接。第十晶体管M10用于在本移位寄存器的下拉节点PD为高电平时开启，将本移位寄存器的信号输出端OUTPUT的电位拉低至低电平输入端VSS的低电平。
(3)第一输出单元和第二输出单元分别包括第三晶体管M3、第六晶体管M6、第八晶体管M8和第一电容C1，其中：
第三晶体管M3，其栅极与本移位寄存器的上拉节点PU连接，第一极与本移位寄存器的时钟输入端连接，第二极与信号输出端OUTPUT连接；第三晶体管M3用于在本移位寄存器的上拉节点PU为高电平时开启，将本移位寄存器的时钟输入端的高电平输入信号作为栅极驱动信号从信号输出端OUTPUT输出。
第六晶体管M6，其栅极与本移位寄存器的上拉节点PU连接，第一极与本移位寄存器的下拉节点PD连接，第二极与低电平输入端VSS连接；第六晶体管M6用于在本移位寄存器的上拉节点PU为高电平时开启，将本移位寄存器的下拉节点PD的电位拉低至低电平输入端VSS的低电平。
第八晶体管M8，其栅极与本移位寄存器的上拉节点PU连接，第一极与本移位寄存器的下拉控制节点PD_CN连接，第二极与低电平输入端VSS连接。第八晶体管M8用于在本移位寄存器的上拉节点PU为高电平时开启，将本移位寄存器的下拉控制节点PD_CN的电位拉低至低电平输入端VSS的低电平。
第一电容C1，第一端与本移位寄存器的上拉节点PU连接，第二端与本移位寄存器的信号输出端OUTPUT连接；第一电容C1用于在本移位寄存器的上拉节点PU的电位拉高时进行充电。
下面通过本实施例栅极驱动装置的工作过程进一步说明本实施例的技术方案。
本实施例栅极驱动装置的工作时序图与前述第一实施例的工作时序图相同。如图3、图6所示，本实施例栅极驱动装置包括多级栅极驱动电路，每级栅极驱动电路包括两个移位寄存器，分别设置在每级栅极驱动线的两侧，每个移位寄存器包括10个晶体管单元(M1～M10)、1个电容单元(C1)、5个输入端(INPUT、RESET、CLKA或CLKB、VDDO或VDDE、VSS)、1个输出端(OUTPUT)。图6的栅极驱动装置示意了第2N-1个和第2N个栅极驱动电路，第一时钟输入端CLKA连接到第2N-1个栅极驱动电路的两个移位寄存器，第二时钟输入端CLKB连接到第2N个栅极驱动电路的两个移位寄存器，第一时钟输入端CLKA和第二时钟输入端CLKB输入的时钟信号的周期/占空比相同，正负极性相反。第一降噪输入端VDDO连接到第2N-1个栅极驱动电路左侧的移位寄存器和第2N个栅极驱动电路右侧的移位寄存器，第二降噪输入端VDDE连接到第2N-1个栅极驱动电路右侧的移位寄存器和第2N个栅极驱动电路左侧的移位寄存器，第一降噪输入端VDDO和第二降噪输入端VDDE输入的信号的周期/占空比相同，正负极性相反。为了改善噪声问题和移位寄存器中晶体管单元的特性漂移问题，本实施例第一降噪输入端VDDO和第二降噪输入端VDDE输出的信号周期比第一时钟输入端CLKA和第二时钟输入端CLKB长，可选地，VDDO/VDDE信号周期为CLKA/CLKB信号周期的4～8倍，优选为6倍。
下面结合图3和图6，分别介绍第2N-1个栅极驱动电路左侧移位寄存器和右侧移位寄存器的工作过程。
1、对于第2N-1个栅极驱动电路，其工作过程包括：
①阶段S1，即第2N-1个栅极驱动电路的输入阶段，左侧移位寄存器的信号输入端INPUT输入信号为高电平，第一晶体管M1开启，将第一上拉节点PU1的电位拉高，对第一电容C1进行充电，同时第六晶体管M6和第八晶体管M8开启，将第一下拉节点PD1和第一下拉控制节点PD_CN 1的电位拉低至低电平输入端VSS的低电平。同样，右侧移位寄存器将第二上拉节点PU2的电位拉高，将第二下拉节点PD2和第二下拉控制节点PD_CN 2的电位拉低。
②阶段S2，即第2N-1个栅极驱动电路的输出阶段，左侧移位寄存器的信号输入端INPUT的输入信号为低电平，第一晶体管M1关断，第一下拉节点PD1和第一下拉控制节点PD_CN 1继续保持低电平，第一上拉节点PU1由于第一电容C1的存在，电压继续升高。本阶段第一时钟输入端CLKA的输入信号变为高电平，第一上拉节点PU1的高电平使第三晶体管M3开启，信号输出端OUTPUT向第2N-1个栅极驱动线输出高电平。同样，右侧移位寄存器的信号输出端OUTPUT也向第2N-1个栅极驱动线输出高电平。
③阶段S3，即第2N-1个栅极驱动电路的复位阶段，复位端RESET的输入信号为高电平。左侧移位寄存器的复位端RESET输入的高电平信号使第二晶体管M2和第四晶体管M4开启，对第一上拉节点PU1和信号输出端OUTPUT放电，将第一上拉节点PU1和信号输出端OUTPUT的电位拉低至低电平输入端VSS的低电平，同时使第三晶体管M3、第六晶体管M6和第八晶体管M8关断。同样，右侧移位寄存器的第二上拉节点PU2和信号输出端OUTPUT的电位拉低至低电平输入端VSS的低电平。
④阶段S4，第一时钟输入端CLKA的输入信号变为高电平，第一降噪输入端VDDO的输入信号为高电平，第二降噪输入端VDDE的输入信号为低电平。由于此时第三晶体管M3为关断状态，因此第一时钟输入端CLKA的高电平无法输出到信号输出端OUTPUT，信号输出端OUTPUT保持上阶段的低电平输出。由于左侧移位寄存器的第一降噪输入端VDDO的输入信号为高电平，使得第七晶体管M7开启，第一下拉控制节点PD_CN 1升至高电平，将第五晶体管M5开启，第一下拉节点PD1升至高电平，将第九晶体管M9和第十晶体管M10开启，对第一上拉节点PU1和信号输出端OUTPUT放电，将信号输出端OUTPUT的电位拉低至低电平输入端VSS的低电平，从而降低信号输出端OUTPUT噪声。
本阶段中，虽然右侧移位寄存器的第二降噪输入端VDDE的输入信号为低电平，第九晶体管M9和第十晶体管M10处于关闭状态，但由于左侧移位寄存器与右侧移位寄存器的信号输出端OUTPUT是针对相同的第2N-1个栅极驱动线，左侧移位寄存器已经将第2N-1个栅极驱动线的电位拉低，同样实现了将右侧移位寄存器的信号输出端OUTPUT的电位拉低至低电平输入端VSS的低电平。
⑤阶段S5至阶段S8，由于第一降噪输入端VDDO的输入信号持续为高电平，第一下拉节点PD1和第一下拉控制节点PD_CN1持续为高电平，第九晶体管M9和第十晶体管M10持续开启，对第一上拉节点PU1和信号输出端OUTPUT持续放电，降低第2N-1个栅极驱动线的噪声。同样，虽然右侧移位寄存器的第二降噪输入端VDDE的输入信号为低电平，但左侧移位寄存器将第2N-1个栅极驱动线的电位拉低实现了将右侧移位寄存器的信号输出端OUTPUT的电位拉低至低电平输入端VSS的低电平。
⑥阶段S9，左侧移位寄存器的第一降噪输入端VDDO的输入信号为低电平，右侧移位寄存器的第二降噪输入端VDDE的输入信号为高电平。第二降噪输入端VDDE输入的高电平信号，使右侧移位寄存器的第五晶体管M5和第七晶体管M7开启，将第二下拉控制节点PD_CN2和第二下拉节点PD2升至高电平，开启第九晶体管M9和第十晶体管M10，对第二上拉节点PU2和信号输出端OUTPUT持续放电，降低第2N-1个栅极驱动线的噪声。本阶段中，虽然第一降噪输入端VDDO的输入信号为低电平，但由于右侧移位寄存器将第2N-1个栅极驱动线的电位拉低实现了将左侧移位寄存器的信号输出端OUTPUT的电位拉低至低电平输入端VSS的低电平。
⑦后续阶段中，第二降噪输入端VDDE持续输入高电平，第二下拉节点PD2和第二下拉控制节点PD_CN 2持续高电平，右侧移位寄存器的第九晶体管M9和第十晶体管M10持续开启，对第2N-1个栅极驱动线放电，降低信号输出的噪声。
2、对于第2N个栅极驱动电路，其工作过程与第2N-1个栅极驱动电路类似，所不同的是，阶段S2是输入阶段，阶段S3是输出阶段，该阶段第二时钟输入端CLKB的输入信号为高电平，阶段S4是复位阶段，阶段S5至阶段S8中，由于右侧移位寄存器的第一降噪输入端VDDO持续为高电平，第一下拉节点PD1和第一下拉控制节点PD_CN1持续为高电平，第九晶体管M9和第十晶体管M10持续开启，对第2N个栅极驱动线放电，降低信号输出的噪声。阶段S9之后，由于左侧移位寄存器的第二降噪输入端VDDE输入信号为高电平，使第二下拉控制节点PD_CN2和第二下拉节点PD2为高电平，第九晶体管M9和第十晶体管M10持续开启，对第2N个栅极驱动线放电，降低信号输出的噪声。
通过本实施例栅极驱动装置的工作过程可以看出，当第一降噪输入端VDDO处于高电平状态时，使第一下拉节点PD1处于高电平，当第二降噪输入端VDDE处于高电平状态时，使第二下拉节点PD2处于高电平，均可以实现对当前的栅极驱动电路的栅极驱动线放电，降低信号输出的噪声。由此可见，由于同一条栅极驱动线两侧的移位寄存器的下拉单元分别由第一降噪输入端VDDO和第二降噪输入端VDDE控制，这样当VDDO/VDDE一个信号处于高电平时，即可对当前的栅极驱动线进行降噪，起到了共同作为两个移位寄存器的下拉驱动模块的作用。与现有栅极驱动线两侧设置相同移位寄存器且每个移位寄存器采用两个下拉驱动模块的方案相比，本实施例采用两个不同的下拉单元共用，每个移位寄存器仅包含一个下拉单元，有效减小了移位寄存器中晶体管单元的数量，不仅可以实现显示面板窄边框结构，而且降低了栅极驱动单元的功耗。
图7为本发明第二实施例栅极驱动装置的结构示意图。如图7所示，本实施例栅极驱动装置包括级联的N个栅极驱动电路，每个栅极驱动电路包括两个移位寄存器，移位寄存器SRZ1、SRZ2、……SRZN分别设置在每级栅极驱动线的左侧，移位寄存器SRY1、SRY2、……SRYN分别设置在每级栅极驱动线的右侧，N为大于0的正整数。其中，除第一级栅极驱动电路的移位寄存器(SRZ1和SRY1)外，其余每一级栅极驱动电路中的移位寄存器的信号输出端OUTPUTn分别和与其相邻的上一级移位寄存器的复位端RESET相连，除最后一级栅极驱动电路的移位寄存器(SRZN和SRYN)外，其余每一级栅极驱动电路中的移位寄存器的信号输出端OUTPUTn分别和与其相邻的下一级移位寄存器的信号输入端INPUT相连，第一级栅极驱动电路中的移位寄存器的信号输入端INPUT与帧起始信号端STV相连。在一级栅极驱动电路中，左侧的移位寄存器分别与第一时钟输入端CLKA、第一降噪输入端VDDO和低电平输入端VSS连接，右侧的移位寄存器分别与第一时钟输入端CLKA、第二降噪输入端VDDE和低电平输入端VSS连接，使该级栅极驱动电路中两个移位寄存器共用下拉单元。与该级栅极驱动电路相邻的栅极驱动电路中，左侧的移位寄存器分别与第二时钟输入端CLKB、第二降噪输入端VDDE和低电平输入端VSS连接，右侧的移位寄存器分别与第二时钟输入端CLKB、第一降噪输入端VDDO和低电平输入端VSS连接，使该级栅极驱动电路中两个移位寄存器共用下拉单元。
实际实施时，本实施例移位寄存器中晶体管单元的数量不局限于10个，针对不同的架构，晶体管单元可以增加或减少，只需保证同一栅极驱动线两侧的移位寄存器的下拉单元共用。
第三实施例
基于前述实施例的发明构思，本实施例还提供了一种显示面板，该显示面板包括采用前述实施例所述的栅极驱动装置。显示面板可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
在本发明实施例的描述中，需要理解的是，术语“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明实施例的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (10)

1.一种栅极驱动装置，包括至少二级栅极驱动电路，其特征在于，第一级栅极驱动电路包括设置有第一下拉单元的第一移位寄存器，第二级栅极驱动电路包括设置有第二下拉单元的第二移位寄存器，所述第一下拉单元和第二下拉单元共用。
2.根据权利要求1所述的栅极驱动装置，其特征在于，所述第一移位寄存器的第一下拉单元与所述第二移位寄存器的第二下拉单元连接，所述第一下拉单元用于同时消除所述第一移位寄存器和第二移位寄存器信号输出端的噪声，所述第二下拉单元用于同时消除所述第一移位寄存器和第二移位寄存器信号输出端的噪声。
3.根据权利要求1所述的栅极驱动装置，其特征在于，
所述第一级栅极驱动电路还包括第二移位寄存器，所述第一级栅极驱动电路的第一移位寄存器和第二移位寄存器分别设置在第一级栅极驱动线的左侧和右侧，所述第一级栅极驱动电路中的第一下拉单元和第二下拉单元共同消除所述第一级栅极驱动电路信号输出端的噪声；所述第二级栅极驱动电路还包括第一移位寄存器，所述第二级栅极驱动电路的第一移位寄存器和第二移位寄存器分别设置在第一级栅极驱动线的右侧和左侧，所述第二级栅极驱动电路中的第一下拉单元和第二下拉单元共同消除所述第二级栅极驱动电路信号输出端的噪声。
4.根据权利要求1～3任一所述的栅极驱动装置，其特征在于，所述第一移位寄存器还包括与所述第一下拉单元连接的第一上拉单元和第一输出单元，所述第一下拉单元连接第一降噪输入端；所述第二移位寄存器还包括与所述第二下拉单元连接的第二上拉单元和第二输出单元，所述第二下拉单元连接第二降噪输入端；所述第一降噪输入端和第二降噪输入端输入信号的周期/占空比相同，正负极性相反。
5.根据权利要求4所述的栅极驱动装置，其特征在于，所述第一级栅极驱动电路中移位寄存器的输出单元连接第一时钟输入端，所述第二级栅极驱动电路中移位寄存器的输出单元连接第二时钟输入端；所述第一时钟输入端和第二时钟输入端输入信号的周期/占空比相同，正负极性相反。
6.根据权利要求4所述的栅极驱动装置，其特征在于，所述第一上拉单元和第二上拉单元分别包括第一晶体管、第二晶体管和第四晶体管，其中：
第一晶体管，其栅极和第一极与信号输入端连接，第二极与本移位寄存器的上拉节点连接；所述第一晶体管用于在信号输入端的输入信号为高电平时开启，将本移位寄存器的上拉节点的电位拉高，对本移位寄存器的输出单元中的第一电容进行充电；
第二晶体管，其栅极与复位端连接，第一极与本移位寄存器的上拉节点连接，第二极与低电平输入端连接；所述第二晶体管用于在复位端的输入信号为高电平时开启，将本移位寄存器的上拉节点的电位拉低至低电平输入端的低电平；
第四晶体管，其栅极与复位端连接，第一极与本移位寄存器的信号输出端连接，第二极与低电平输入端连接；所述第四晶体管用于在复位端的输入信号为高电平时开启，将本移位寄存器的信号输出端的电位拉低至低电平输入端VSS的低电平。
7.根据权利要求4所述的栅极驱动装置，其特征在于，所述第一下拉单元和第二下拉单元分别包括第五晶体管、第七晶体管、第九晶体管和第十晶体管，其中：
第五晶体管，其栅极与本移位寄存器的下拉控制节点连接，第一极与本移位寄存器的降噪输入端连接，第二极与本移位寄存器的下拉节点连接；所述第五晶体管用于在本移位寄存器的降噪输入端的输入信号为高电平时开启，将本移位寄存器的下拉节点的电位拉高；
第七晶体管，其栅极和第一极与本移位寄存器的降噪输入端连接，第二极与本移位寄存器的下拉控制节点连接；所述第七晶体管用于在本移位寄存器的降噪输入端的输入信号为高电平时开启，将本移位寄存器的下拉控制节点的电位拉高；
第九晶体管，其栅极与本移位寄存器的下拉节点连接，第一极与本移位寄存器的上拉节点连接，第二极与低电平输入端连接；所述第九晶体管用于在本移位寄存器的下拉节点为高电平时开启，将本移位寄存器的上拉节点的电位拉低至低电平输入端的低电平；
第十晶体管，其栅极与本移位寄存器的下拉节点连接，第一极与本移位寄存器的信号输出端连接，第二极与低电平输入端连接；所述第十晶体管用于在本移位寄存器的下拉节点为高电平时开启，将本移位寄存器的信号输出端的电位拉低至低电平输入端的低电平。
8.根据权利要求7所述的栅极驱动装置，其特征在于，所述第一下拉单元和第二下拉单元还分别包括第十一晶体管和第十二晶体管，其中：
第一下拉单元的第十一晶体管，其栅极与所述第二移位寄存器的下拉节点连接，第一极与本移位寄存器上拉节点连接，第二极与低电平输入端连接；所述第一下拉单元的第十一晶体管用于在第二降噪输入端的输入信号为高电平时开启，将所述第一移位寄存器的上拉节点的电位拉低至低电平输入端的低电平；
第二下拉单元的第十一晶体管，其栅极与所述第一移位寄存器的下拉节点连接，第一极与本移位寄存器上拉节点连接，第二极与低电平输入端连接；所述第二下拉单元的第十一晶体管用于在第一降噪输入端的输入信号为高电平时开启，将所述第二移位寄存器的上拉节点的电位拉低至低电平输入端的低电平；
第一下拉单元的第十二晶体管，其栅极与所述第二移位寄存器的下拉节点连接，第一极与本移位寄存器的信号输出端连接，第二极与低电平输入端VSS连接；所述第一下拉单元的第十二晶体管用于在第二降噪输入端的输入信号为高电平时开启，将所述第一移位寄存器的信号输出端的电位拉低至低电平输入端的低电平；
第二下拉单元的第十二晶体管，其栅极与所述第一移位寄存器的下拉节点连接，第一极与本移位寄存器的信号输出端连接，第二极与低电平输入端VSS连接；所述第二下拉单元的第十二晶体管用于在第一降噪输入端的输入信号为高电平时开启，将所述第二移位寄存器的信号输出端的电位拉低至低电平输入端的低电平。
9.根据权利要求4所述的栅极驱动装置，其特征在于，所述第一输出单元和第二输出单元分别包括第三晶体管、第六晶体管、第八晶体管和第一电容，其中：
第三晶体管，其栅极与本移位寄存器的上拉节点连接，第一极与本移位寄存器的时钟输入端连接，第二极与信号输出端连接；所述第三晶体管用于在本移位寄存器的上拉节点为高电平时开启，将本移位寄存器的时钟输入端的高电平输入信号从信号输出端输出；
第六晶体管，其栅极与本移位寄存器的上拉节点连接，第一极与本移位寄存器的下拉节点连接，第二极与低电平输入端连接；所述第六晶体管用于在本移位寄存器的上拉节点为高电平时开启，将本移位寄存器的下拉节点的电位拉低至低电平输入端的低电平；
第八晶体管，其栅极与本移位寄存器的上拉节点连接，第一极与本移位寄存器的下拉控制节点连接，第二极与低电平输入端连接；所述第八晶体管用于在本移位寄存器的上拉节点为高电平时开启，将本移位寄存器的下拉控制节点的电位拉低至低电平输入端VSS的低电平；
第一电容，第一端与本移位寄存器的上拉节点连接，第二端与本移位寄存器的信号输出端连接；所述第一电容用于在本移位寄存器的上拉节点的电位拉高时进行充电。
10.一种显示面板，其特征在于，包括如权利要求1～9任一所述的栅极驱动装置。
CN201710707347.3A 2017-08-17 2017-08-17 栅极驱动装置和显示面板 Active CN107452350B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710707347.3A CN107452350B (zh) 2017-08-17 2017-08-17 栅极驱动装置和显示面板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710707347.3A CN107452350B (zh) 2017-08-17 2017-08-17 栅极驱动装置和显示面板

Publications (2)

Publication Number Publication Date
CN107452350A true CN107452350A (zh) 2017-12-08
CN107452350B CN107452350B (zh) 2019-12-03

Family

ID=60492696

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710707347.3A Active CN107452350B (zh) 2017-08-17 2017-08-17 栅极驱动装置和显示面板

Country Status (1)

Country Link
CN (1) CN107452350B (zh)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108597438A (zh) * 2018-07-03 2018-09-28 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及其驱动方法、显示装置
CN108648714A (zh) * 2018-07-11 2018-10-12 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
CN108735162A (zh) * 2018-05-25 2018-11-02 京东方科技集团股份有限公司 显示装置、栅极驱动电路、移位寄存器及其控制方法
CN109461401A (zh) * 2018-12-20 2019-03-12 昆山龙腾光电有限公司 栅极驱动电路及其显示装置
CN110517637A (zh) * 2019-08-30 2019-11-29 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路、显示面板
CN110858469A (zh) * 2018-08-23 2020-03-03 合肥京东方卓印科技有限公司 移位寄存器单元、栅极驱动电路、显示装置及驱动方法
CN110956915A (zh) * 2018-09-27 2020-04-03 合肥鑫晟光电科技有限公司 栅极驱动单元电路、栅极驱动电路、显示装置和驱动方法
CN111564132A (zh) * 2020-05-29 2020-08-21 厦门天马微电子有限公司 移位寄存器、显示面板和显示装置
CN112447141A (zh) * 2019-08-30 2021-03-05 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路、显示面板
WO2021093609A1 (zh) * 2019-11-11 2021-05-20 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示设备
CN114093332A (zh) * 2021-11-26 2022-02-25 合肥京东方光电科技有限公司 移位寄存器单元及其控制方法、栅极驱动电路、阵列基板
CN115298726A (zh) * 2022-06-30 2022-11-04 京东方科技集团股份有限公司 栅极驱动电路和显示面板
CN115482794A (zh) * 2022-11-09 2022-12-16 惠科股份有限公司 显示驱动电路、显示驱动方法以及显示面板

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104297969A (zh) * 2014-10-28 2015-01-21 京东方科技集团股份有限公司 液晶显示面板及其放电方法和显示装置
CN104700789A (zh) * 2013-12-09 2015-06-10 北京大学深圳研究生院 移位寄存器、栅极驱动电路单元、栅极驱动电路及显示器
CN105304054A (zh) * 2015-10-08 2016-02-03 友达光电股份有限公司 具有静电放电功能的栅极驱动电路及栅极驱动方法
CN106128380A (zh) * 2016-08-16 2016-11-16 深圳市华星光电技术有限公司 Goa电路
CN106297698A (zh) * 2016-08-30 2017-01-04 深圳市华星光电技术有限公司 一种栅极驱动电路及液晶显示面板
CN106448607A (zh) * 2016-11-28 2017-02-22 深圳市华星光电技术有限公司 Goa驱动电路及液晶显示装置
CN106601205A (zh) * 2016-12-30 2017-04-26 深圳市华星光电技术有限公司 栅极驱动电路以及液晶显示装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104700789A (zh) * 2013-12-09 2015-06-10 北京大学深圳研究生院 移位寄存器、栅极驱动电路单元、栅极驱动电路及显示器
CN104297969A (zh) * 2014-10-28 2015-01-21 京东方科技集团股份有限公司 液晶显示面板及其放电方法和显示装置
CN105304054A (zh) * 2015-10-08 2016-02-03 友达光电股份有限公司 具有静电放电功能的栅极驱动电路及栅极驱动方法
CN106128380A (zh) * 2016-08-16 2016-11-16 深圳市华星光电技术有限公司 Goa电路
CN106297698A (zh) * 2016-08-30 2017-01-04 深圳市华星光电技术有限公司 一种栅极驱动电路及液晶显示面板
CN106448607A (zh) * 2016-11-28 2017-02-22 深圳市华星光电技术有限公司 Goa驱动电路及液晶显示装置
CN106601205A (zh) * 2016-12-30 2017-04-26 深圳市华星光电技术有限公司 栅极驱动电路以及液晶显示装置

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108735162A (zh) * 2018-05-25 2018-11-02 京东方科技集团股份有限公司 显示装置、栅极驱动电路、移位寄存器及其控制方法
CN108597438A (zh) * 2018-07-03 2018-09-28 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及其驱动方法、显示装置
CN108597438B (zh) * 2018-07-03 2020-12-15 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及其驱动方法、显示装置
US11221710B2 (en) 2018-07-11 2022-01-11 Beijing Boe Display Technology Co., Ltd. Shift register unit, driving method, gate driving circuit and display device
CN108648714A (zh) * 2018-07-11 2018-10-12 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
US11481067B2 (en) 2018-07-11 2022-10-25 Beijing Boe Display Technology Co., Ltd. Shift register unit
CN108648714B (zh) * 2018-07-11 2020-06-26 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
US11705047B2 (en) 2018-08-23 2023-07-18 Boe Technology Group Co., Ltd. Shift-register unit, gate-driving circuit, display apparatus, and driving method
CN110858469A (zh) * 2018-08-23 2020-03-03 合肥京东方卓印科技有限公司 移位寄存器单元、栅极驱动电路、显示装置及驱动方法
US11373577B2 (en) 2018-08-23 2022-06-28 Hefei Boe Joint Technology Co., Ltd. Shift-register unit, gate-driving circuit, display apparatus, and driving method
US11417261B2 (en) 2018-09-27 2022-08-16 Hefei Xinsheng Optoelectronics Technology Group Co., Ltd. Gate driving unit circuit, gate driving circuit, display device and driving method for improving charge rate
CN110956915A (zh) * 2018-09-27 2020-04-03 合肥鑫晟光电科技有限公司 栅极驱动单元电路、栅极驱动电路、显示装置和驱动方法
CN109461401A (zh) * 2018-12-20 2019-03-12 昆山龙腾光电有限公司 栅极驱动电路及其显示装置
CN109461401B (zh) * 2018-12-20 2022-06-14 昆山龙腾光电股份有限公司 栅极驱动电路及其显示装置
CN112447141A (zh) * 2019-08-30 2021-03-05 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路、显示面板
US10998067B2 (en) 2019-08-30 2021-05-04 Hefei Boe Joint Technology Co., Ltd. Shift register, driving method thereof, gate driving circuit and display panel
CN110517637A (zh) * 2019-08-30 2019-11-29 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路、显示面板
WO2021093609A1 (zh) * 2019-11-11 2021-05-20 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示设备
US20220076609A1 (en) * 2019-11-11 2022-03-10 Hefei Boe Joint Technology Co., Ltd. Shift register unit and method of driving the same, gate driving circuit, and display device
US11830408B2 (en) * 2019-11-11 2023-11-28 Hefei Boe Joint Technology Co., Ltd. Shift register unit and method of driving the same, gate driving circuit, and display device
CN111564132A (zh) * 2020-05-29 2020-08-21 厦门天马微电子有限公司 移位寄存器、显示面板和显示装置
CN114093332A (zh) * 2021-11-26 2022-02-25 合肥京东方光电科技有限公司 移位寄存器单元及其控制方法、栅极驱动电路、阵列基板
CN114093332B (zh) * 2021-11-26 2023-09-29 合肥京东方光电科技有限公司 移位寄存器单元及其控制方法、栅极驱动电路、阵列基板
CN115298726B (zh) * 2022-06-30 2023-06-09 京东方科技集团股份有限公司 栅极驱动电路和显示面板
CN115298726A (zh) * 2022-06-30 2022-11-04 京东方科技集团股份有限公司 栅极驱动电路和显示面板
CN115482794A (zh) * 2022-11-09 2022-12-16 惠科股份有限公司 显示驱动电路、显示驱动方法以及显示面板

Also Published As

Publication number Publication date
CN107452350B (zh) 2019-12-03

Similar Documents

Publication Publication Date Title
CN107452350A (zh) 栅极驱动装置和显示面板
CN105469761B (zh) 用于窄边框液晶显示面板的goa电路
CN107068088B (zh) 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN106057147B (zh) 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN103680387B (zh) 一种移位寄存器及其驱动方法、显示装置
CN105679262B (zh) 移位寄存器及其驱动方法、栅极驱动电路和显示装置
CN104134430B (zh) 一种移位寄存器、栅极驱动电路及显示装置
CN105427829B (zh) 移位寄存器及其驱动方法、栅极驱动电路和显示装置
CN105632441B (zh) 栅极驱动电路
CN106098003B (zh) Goa电路
CN102645773B (zh) 栅极驱动电路和具有该栅极驱动电路的液晶显示器
CN102629444B (zh) 栅极集成驱动电路、移位寄存器及显示屏
CN103050106B (zh) 栅极驱动电路、显示模组和显示器
CN103703507B (zh) 液晶显示装置及其驱动方法
US8686990B2 (en) Scanning signal line drive circuit and display device equipped with same
US11335293B2 (en) Shift register unit, method of driving shift register unit, gate drive circuit, and display device
CN104952406B (zh) 移位寄存器及其驱动方法、栅极驱动电路和显示装置
CN104240765B (zh) 移位寄存器单元及驱动方法、栅极驱动电路及显示装置
CN101369460A (zh) 移位缓存器
CN102982777A (zh) 显示装置的栅极驱动电路、开关控制电路及移位寄存器
KR20080099534A (ko) 타이밍 컨트롤러, 액정 표시 장치 및 액정 표시 장치의구동 방법
CN102402936B (zh) 栅极驱动电路单元、栅极驱动电路和显示装置
CN105575349B (zh) Goa电路及液晶显示装置
CN103594118A (zh) 液晶显示器及其双向移位寄存装置
CN108597430A (zh) 移位寄存器单元、驱动方法、栅极驱动电路及显示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant