CN104952406B - 移位寄存器及其驱动方法、栅极驱动电路和显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存器及其驱动方法、栅极驱动电路和显示装置，其中该移位寄存器包括：信号输入单元、上拉节点升压单元、上拉节点降压单元、下拉节点升压单元、下拉节点降压单元、上拉单元和下拉单元。本发明提供的该移位寄存器只需通过改变信号端输出高电平输入信号的时间即可以实现对栅极扫描线进行充电时间的改变，而不需要进行时钟信号、电路结构、相关生产工艺等因素的改变，从而可以实现在大尺寸、超高分辨率和高帧扫描频率窄边框产品上的应用，有效降低实现大尺寸、超高分辨率和高帧扫描频率窄边框产品栅极驱动的难度，从而降低生产成本和提高产品竞争力。

Description

移位寄存器及其驱动方法、栅极驱动电路和显示装置

技术领域

本发明涉及显示技术领域，特别涉及一种移位寄存器及其驱动方法、栅极驱动电路和显示装置。

背景技术

在科技发展日新月异的现今时代中，液晶显示器已经广泛地应用在电子显示产品上，如电视机、计算机、手机及个人数字助理等。液晶显示器包括数据驱动电路(SourceDriver)、栅极驱动电路(Gate Driver)及液晶显示屏等。其中，液晶显示屏中具有像素阵列，而栅极驱动电路用以依序开启像素阵列中对应的像素行，以将数据驱动电路输出的像素数据传输至像素，进而显示待显图像。目前，栅极驱动电路多被集成于液晶显示屏内部以实现液晶显示器件的窄边框设计和节省IC成本。

随着科学技术的发展和消费者对高画质的需求，显示屏在朝着大尺寸、高分辨率和高的帧扫描频率的方向发展。然而，显示屏尺寸的增加会发生电阻电容的延迟问题，从而使得LCD在关机时在画面中会出现残影现象。而分辨率的提高和帧扫描频率的增加则会使得扫描每一像素行的时间大幅下降，这就意味着在有限的行扫描时间内，栅极驱动电压不能够完成对所选像素行的全部充电。

目前，一般使用预充电技术来解决大尺寸显示屏电阻电容的延迟问题和实现对高分辨率和高帧扫描频率显示屏的完全充电。但是，这需要使用多个时钟控制器，并且如果相邻两像素行之间的充电时间不同，导致所需的时序控制也可能不同，并且栅极驱动电路中移位寄存器的级联关系也不同。从而导致栅极驱动技术在大尺寸、高分辨率和高帧扫描频率的产品上的应用难度增加，生产成本增高，使得该产品不具备竞争力。

发明内容

本发明提供一种移位寄存器及其驱动方法、栅极驱动电路和显示装置，用于解决现有的栅极驱动电路在大尺寸、高分辨率和高帧扫描频率的产品上的应用难度大、生产成本高的问题。

为实现上述目的，本发明提供了一种移位寄存器，包括：

与上拉节点、输入信号端、复位信号端、第一时钟信号端、低电平电源端相连接的信号输入单元，用于将第一时钟信号端的信号输出至所述上拉节点；

与所述上拉节点和所述复位信号端相连接的上拉节点升压单元，用于将所述上拉节点的电压上拉至高电平；

与下拉节点、所述输入信号端和所述低电平电源端相连接的下拉节点降压单元，用于将所述下拉节点的电压下拉至低电平；

与所述下拉节点、所述输入信号端、所述复位信号端、所述第一时钟信号端、所述低电平电源端和高电平电源端相连接的下拉节点升压单元，用于将所述下拉节点的电压上拉至高电平；

与所述上拉节点、所述下拉节点、低电平电源端相连接上拉节点降压单元，用于将所述上拉节点的电压下拉至低电平；

与所述上拉节点、所述高电平电源端和输出信号端相连接的上拉单元，用于在所述上拉节点处于高电平时向所述输出信号端输出高电平的输出信号；

与所述下拉节点、所述低电平电源端和所述输出信号端相连接的下拉单元，用于在所述下拉节点处于高电平时向所述输出信号端输出低电平的输出信号；

所述上拉节点升压单元、所述上拉节点降压单元和上拉单元相交于所述上拉节点，所述下拉节点升压单元、所述下拉节点降压单元和下拉单元相交于所述下拉节点。

可选地，所述信号输入单元包括：第一负载子单元、第二晶体管和第三晶体管；

所述第一负载子单元的一端与所述输入信号端连接，所述第一负载子单元的另一端与所述第二晶体管的控制极和所述第三晶体管的第二极连接；

所述第二晶体管的第一极与所述第一时钟信号端连接，所述第二晶体管的第二极与所述上拉节点连接；

所述第三晶体管的控制极与所述复位信号端连接，所述第三晶体管的第一极与所述低电平电源端连接，所述第三晶体管的第二极与所述第二晶体管的控制极连接。

可选地，所述第一负载子单元包括：第一晶体管；

所述第一晶体管的控制极与所述第一晶体管的第一极和所述输入信号端连接，所述第一晶体管的第二极与所述第二晶体管的控制极和所述第三晶体管的第二极连接。

可选地，所述上拉节点升压单元包括：电容；

所述电容的第一端与所述复位信号端连接，所述电容的第二端与所述上拉节点连接。

可选地，所述下拉节点降压单元包括：第十晶体管；

所述第十晶体管的控制极与所述输入信号端连接，所述第十晶体管的第一极与所述低电平电源端连接，所述第十晶体管的第二极与所述下拉节点连接。

可选地，所述下拉节点升压单元包括：第二负载子单元、第五晶体管、第六晶体管、第七晶体管、第九晶体管、第十一晶体管、第三负载子单元、第十三晶体管和第十四晶体管；

第二负载子单元的一端与所述高电平电源端连接，所述第二负载子单元的另一端与所述第五晶体管的第二极、所述第六晶体管的控制极和所述第十一晶体管的第一极连接；

所述第五晶体管的控制极与所述输入信号端连接，所述第五晶体管的第一极与所述低电平电源端连接，所述第五晶体管的第二极与所述第六晶体管的控制极连接；

所述第六晶体管的第一极与所述复位信号端连接，所述第五晶体管的第二极与所述第九晶体管的控制极和所述第十三晶体管的控制极连接；

所述第七晶体管的控制极与所述输入信号端连接，所述第七晶体管的第一极与所述低电平电源端连接，所述第七晶体管的第二极与所述第九晶体管的控制极和所述第十三晶体管的控制极连接；

所述第九晶体管的第一极与所述第一时钟信号端连接，所述第九晶体管的第二极与所述下拉节点连接；

所述第十一晶体管的控制极与所述输入信号端连接，所述第十一晶体管的第二极与所述第十四晶体管的控制极连接；

所述第三负载子单元的一端与所述高电平电源端连接，所述第三负载子单元的另一端与所述第十一晶体管的第二极、所述第十三晶体管的第二极和所述第十四晶体管的控制极连接；

所述第十三晶体管的第一极与所述低电平电源端连接，所述第十三晶体管的第二极与所述第十四晶体管的控制极连接；

所述第十四晶体管的第一极与第二时钟信号端或所述高电平电源端连接，所述第十四晶体管的第二极与所述下拉节点连接；

其中，当所述第十四晶体管的第一极与所述第二时钟信号端连接时，所述第二时钟信号端输入的信号与所述第一时钟信号端输入的信号相反。

可选地，所述第二负载子单元包括：第四晶体管；

所述第四晶体管的控制极与所述第四晶体管的第一极和所述高电平电源端连接，所述第四晶体管的第二极与所述第五晶体管的第二极、所述第六晶体管的控制极和所述第十一晶体管的第一极连接。

可选地，所述第三负载子单元包括：第十二晶体管；

所述第十二晶体管的控制极与所述第十二晶体管的第一极和所述高电平电源端连接，所述第十二晶体管的第二极与所述第十一晶体管的第二极、所述第十三晶体管的第二极和所述第十四晶体管的控制极连接。

可选地，所述上拉节点降压单元包括：第八晶体管；

所述第八晶体管的控制极与所述下拉节点连接，所述第八晶体管的第一极与所述低电平电源端连接，所述第八晶体管的第二极与所述上拉节点连接。

可选地，所述上拉单元包括：第十五晶体管；

所述第十五晶体管的控制极与所述上拉节点连接，所述第十五晶体管的第一极与所述高电平电源端连接，所述第十五晶体管的第二极与所述输出信号端连接。

可选地，所述下拉单元包括：第十六晶体管；

所述第十六晶体管的控制极与所述下拉节点连接，所述第十六晶体管的第一极与所述低电平电源端连接，所述第十六晶体管的第二极与所述输出信号端连接。

可选地，所有晶体管均为N型晶体管。

为实现上述目的，本发明还提供了一种栅极驱动电路，包括级联的多个上述的移位寄存器，除第一级移位寄存器和最后一级移位寄存器之外，每一级移位寄存器的输入信号端与上一级移位寄存器的输出信号端相连，每一级移位寄存器的复位信号端与下一级移位寄存器电路的输出信号端相连。

所述栅极驱动电路顺序地输出各级移位寄存器的输出信号端输出的栅极驱动信号。

为实现上述目的，本发明还提供了一种显示装置，所述显示装置包括至少一个上述的栅极驱动电路。

可选地，所述栅极驱动电路为两个，且分别位于所述显示装置的显示区域的两侧。

可选地，位于所述显示区域两侧的所述栅极驱动电路同时向所述显示装置上显示区域的栅极扫描线输出相同的栅极驱动信号。

可选地，所述显示区域一侧的所述栅极驱动电路依次向所述显示装置上显示区域的奇数行的栅极扫描线输出栅极驱动信号；

所述显示区域另一侧的所述栅极驱动电路依次向所述显示装置上显示区域的偶数行的栅极扫描线输出栅极驱动信号。

为实现上述目的，本发明还提供了一种移位寄存器的驱动方法，所述移位寄存器采用上述的移位寄存器，所述移位寄存器的驱动方法包括：

第一阶段，所述输入信号端输入高电平，所述第一时钟信号端输入低电平，所述复位信号端输入低电平，所述信号输入单元向所述上拉节点输出低电平，所述上拉节点的电压维持低电平，所述下拉节点降压单元输出低电平，所述下拉节点的电压维持低电平，所述上拉单元关闭和所述下拉单元均关闭，所述输出信号端的电压维持低电平；

第二阶段，所述输入信号端输入高电平，所述第一时钟信号端输入高电平，所述复位信号端输入低电平，所述信号输入单元向所述上拉节点输出高电平，所述上拉节点的电压预充电至高电平，所述下拉节点降压单元输出低电平，所述下拉节点的电压维持低电平，所述上拉单元开启，所述下拉单元维持关闭，所述输出信号端的电压上拉至高电平；

第三阶段，所述输入信号端输入低电平，所述第一时钟信号端输入低电平，所述复位信号端输入高电平，所述信号输入单元关闭，所述上拉节点升压单元将所述上拉节点的电压上拉至更高电位，所述下拉节点降压单元关闭，所述下拉节点升压单元向所述下拉节点输出低电平，所述下拉节点的电压维持低电平，所述上拉单元维持开启，所述下拉单元维持关闭，所述输出信号端的电压维持高电平；

第四阶段，所述输入信号端输入低电平，所述第一时钟信号端输入高电平，所述复位信号端输入高电平，所述上拉节点降压单元向所述下拉节点输出低电平，所述上拉节点的电压被下拉至低电平，所述下拉节点升压单元向所述下拉节点输出高电平，所述下拉节点的电压变为高电平，所述上拉单元关闭，所述下拉单元开启，所述输出信号端的电压下拉至低电平；

第五阶段，所述输入信号端输入低电平，述复位信号端输入低电平，所述上拉节点降压单元向所述上拉节点输出低电平，所述上拉节点的电压维持低电平，所述下拉节点升压单元向所述下拉节点输出高电平，所述下拉节点的电压维持高电平，所述上拉单元关闭，所述下拉单元开启，所述输出信号端的电压维持低电平。

可选地，在所述第二阶段和所述第三阶段之间还包括：

持续输出阶段，所述输入信号端输入高电平，所述复位信号端输入高电平，所述信号输入单元关闭，所述上拉节点升压单元将所述上拉节点的电压上拉至更高电位，所述下拉节点降压单元向所述下拉节点输出低电平，所述下拉节点的电压维持低电平，所述上拉单元维持开启，所述下拉单元维持关闭，所述输出信号端的电压维持高电平。

可选地，当所述移位寄存器为权利要求6中的移位寄存器，且所述第十四晶体管的第一极与第二时钟信号连接时，在第五阶段中，所述第一时钟信号端输入低电平，所述第二时钟信号端输入高电平；

在所述第五阶段之后还包括：

第六阶段，所述输入信号端输入低电平，所述第一时钟信号端输入高电平，所述第二时钟信号端输入低电平，所述复位信号端输入低电平，所述上拉节点降压单元关闭，所述上拉节点悬空，所述上拉节点的电压维持于第五阶段时的低电平状态，所述下拉节点升压单元向所述下拉节点输出低电平，所述下拉节点的电压变为低电平，所述上拉单元关闭，所述下拉单元关闭，所述输出信号端的电压维持第五阶段时的低电平状态。

本发明具有以下有益效果：

本发明提供了一种移位寄存器及其驱动方法、栅极驱动电路和显示装置，其中该移位寄存器只需通过改变信号端输出高电平输入信号的时间即可以实现对栅极扫描线进行充电时间的改变，而不需要进行时钟信号、电路结构、相关生产工艺等因素的改变，从而可以实现在大尺寸、超高分辨率和高帧扫描频率窄边框产品上的应用，有效降低实现大尺寸、超高分辨率和高帧扫描频率窄边框产品栅极驱动的难度，从而降低生产成本和提高产品竞争力。

附图说明

图1为本发明实施例一提供的一种移位寄存器的结构示意图；

图2为本发明实施例一提供的移位寄存器的一种工作时序图；

图3为本发明实施例一提供的移位寄存器的又一种工作时序图；

图4为本发明实施例二提供的一种移位寄存器的结构示意图；

图5为本发明实施例三提供的又一种移位寄存器的结构示意图；

图6为本发明实施例三中移位寄存器的一种工作时序图；

图7为本发明实施例五提供的单边驱动型显示装置的结构示意图；

图8为图7所示显示装置中栅极驱动电路的工作时序图；

图9为本发明实施例五提供的双边单驱动型显示装置的结构示意图；

图10为图9所示显示装置中栅极驱动电路的工作时序图；

图11本发明实施例五提供的双边双驱动型显示装置的结构示意图。

具体实施方式

为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的移位寄存器及其驱动方法、栅极驱动电路和显示装置进行详细描述。

图1为本发明实施例一提供的一种移位寄存器的结构示意图，如图1所示，该移位寄存器包括：信号输入单元1、上拉节点升压单元2、上拉节点降压单元5、下拉节点升压单元4、下拉节点降压单元3、上拉单元6、下拉单元7，其中上拉节点升压单元2、上拉节点降压单元5和上拉单元6相交于上拉节点PU，下拉节点升压单元4、下拉节点降压单元3和下拉单元7相交于下拉节点PD。

信号输入单元1与上拉节点PU、输入信号端Input、复位信号端Reset、第一时钟信号端CK、低电平电源端VGL相连接，用于将第一时钟信号端CK产生的信号输出至上拉节点PU；

上拉节点升压单元2与上拉节点PU和复位信号端Reset相连接，用于将上拉节点PU的电压上拉至高电平；

下拉节点降压单元3与下拉节点PD、输入信号端Input和低电平电源端VGL相连接，用于将下拉节点PD的电压下拉至低电平；

下拉节点升压单元4与下拉节点PD、输入信号端Input、复位信号端Reset、第一时钟信号端CK、低电平电源端VGL和高电平电源端VGH相连接，用于将下拉节点PD的电压上拉至高电平；

上拉节点降压单元5与上拉节点PU、下拉节点PD、低电平电源端VGL相连接，用于将上拉节点PU的电压下拉至低电平；

上拉单元6与上拉节点PU、高电平电源端VGH和输出信号端Output相连接，用于在上拉节点PU处于高电平时向输出信号端Output输出高电平的输出信号；

下拉单元7与下拉节点PD、低电平电源端VGL和输出信号端Output相连接，用于在下拉节点PD处于高电平时向输出信号端Output输出低电平的输出信号。

本发明实施例提供的上述移位寄存器，该移位寄存器只需通过改变高电平输入信号的时间即可以实现对栅极扫描线进行充电时间的改变，而不需要进行时钟信号的改变以及进行电路的改动和工艺的改变，从而可以实现在大尺寸、超高分辨率和高帧扫描频率窄边框产品上的应用，有效降低实现大尺寸、超高分辨率和高帧扫描频率窄边框产品栅极驱动的难度，从而降低生产成本和提高产品竞争力。

本发明实施例一提供了一种移位寄存器的驱动方法，下面将结合附图对本实施例提供的所示移位寄存器的驱动方法进行详细的描述。其中，图2为本发明实施例一提供的移位寄存器的一种工作时序图，如图2所示，该移位寄存器的驱动方法包括五个步骤，具体为下面五个阶段。需要说明的是，在第一阶段t1开始之前，上拉节点PU一定是处于低电平，而下拉节点PD即可能处于高电平也可能处于低电平。

第一阶段t1，输入信号端Input输入高电平，第一时钟信号端CK输入低电平，复位信号端Reset输入低电平。此时，信号输入单元1和下拉节点降压单元3处于工作状态，上拉节点升压单元2、上拉节点降压单元5和下拉节点升压单元4处于非工作状态。

具体地，在第一阶段t1中，信号输入单元1将第一时钟信号端CK产生的低电平信号输出至上拉节点PU，即信号输入单元1向上拉节点PU输出低电平，则上拉节点PU的电压维持低电平。与此同时，下拉节点降压单元3向输出低电平，则下拉节点PD的电压维持低电平。由于上拉节点PU和下拉节点PD的电压均为低电平，则上拉单元6关闭和下拉单元7均关闭，此时输出信号端Output的电压维持之前的低电平。

第二阶段t2，输入信号端Input输入高电平，第一时钟信号端CK输入高电平，复位信号端Reset输入低电平。此时，信号输入单元1和下拉节点降压单元3处于工作状态，上拉节点升压单元2、上拉节点降压单元5和下拉节点升压单元4处于非工作状态。

具体地，在第二阶段t2中，信号输入单元1将第一时钟信号端CK产生的高电平信号输出至上拉节点PU，即信号输入单元1向上拉节点PU输出高电平，则上拉节点PU的电压由低电平预充电至高电平。与此同时，下拉节点降压单元3向持续输出低电平，则下拉节点PD的电压维持低电平。由于上拉节点PU的电压为高电平，下拉节点PD的电压为低电平，则上拉单元6开启，而下拉单元7维持关闭，此时输出信号端Output的电压上拉至高电平。

第三阶段t3，输入信号端Input输入低电平，第一时钟信号端CK输入低电平，复位信号端Reset输入高电平。此时，上拉节点升压单元2和下拉节点升压单元4处于工作状态，信号输入单元1、下拉节点降压单元3和上拉节点降压单元5处于非工作状态。

具体地，在第三阶段t3中，上拉节点升压单元2将上拉节点PU的电压上拉至更高电位。与此同时，下拉节点升压单元4向下拉节点PD输出低电平，以使得下拉节点PD的电压维持低电平。由于上拉节点PU的电压为高电平，下拉节点PD的电压为低电平，则上拉单元6维持开启，而下拉单元7维持关闭，此时输出信号端Output的电压维持高电平。

需要说明的是，在第三阶段t3中，下拉节点升压单元4仅仅是为了维持下拉节点PD的电压处于低电平，以防止下拉单元7的意外开启。

第四阶段t4，输入信号端Input输入低电平，第一时钟信号端CK输入高电平，复位信号端Reset输入高电平。此时，上拉节点降压单元5和下拉节点升压单元4处于工作状态，信号输入单元1、上拉节点升压单元2和下拉节点降压单元3处于非工作状态。

在第四阶段t4中，上拉节点降压单元5向下拉节点PD输出低电平，则使得上拉节点PU的电压被下拉至低电平。与此同时，下拉节点升压单元4向下拉节点PD输出高电平，则使得下拉节点PD的电压变为高电平。由于上拉节点PU的电压为低电平，下拉节点PD的电压为高电平，则上拉单元6关闭，而下拉单元7开启，此时输出信号端Output的电压下拉至低电平。

第五阶段t5，输入信号端Input输入低电平，复位信号端Reset输入低电平。此时，上拉节点降压单元5和下拉节点升压单元4处于工作状态，信号输入单元1、上拉节点升压单元2和下拉节点降压单元3处于非工作状态。需要说明的是，在第五阶段t5中，第一时钟信号端CK交替的输入低电平和高电平。

在第五阶段t5中，上拉节点降压单元5持续向上拉节点PU输出低电平，则上拉节点PU的电压维持低电平。与此同时，下拉节点升压单元4持续向下拉节点PD输出高电平，则下拉节点PD的电压维持高电平。由于上拉节点PU的电压为低电平，下拉节点PD的电压为高电平，则上拉单元6维持关闭，而下拉单元7维持开启，此时输出信号端Output的电压维持低电平。

需要说明的是，图2所示工作时序是输入信号端Input输入的高电平输入信号的时间为一个完整时钟周期时的示意图，此时输出信号端Output输出高电平信号的时间也为一个完整的时钟周期。然而本实施例中该输入信号端Input输入的高电平输入信号的时间还可以大于一个完整时钟周期，且为一个完整时钟周期的整数倍。下面以输入信号端Input输入的高电平输入信号的时间为两个完整时钟周期为例进行说明。

图3为本发明实施例一提供的移位寄存器的又一种工作时序图，如图3所示，图3所示的工作时序中除了包括图2中的第一阶段t1至第五阶段t5之外，还包括持续输出阶段t3’，其中，该持续输出阶段t3’位于第二阶段t2和第三阶段t3之间，该持续输出阶段t3’所持续的时间为一个完整时钟周期。

持续输出阶段t3’，输入信号端Input输入高电平，复位信号端Reset输入高电平，第一时钟信号端CK即可输入低电平也可输入高电平。此时，上拉节点升压单元2和下拉节点降压单元3处于工作状态，信号输入单元1、下拉节点升压单元4和上拉节点降压单元5处于非工作状态。

具体地，在持续输出阶段t3’中，上拉节点升压单元2将上拉节点PU的电压上拉至更高电位。与此同时，下拉节点降压单元3向下拉节点PD持续输出低电平，下拉节点PD的电压维持低电平。由于上拉节点PU的电压为高电平，下拉节点PD的电压为低电平，则上拉单元6维持开启，而下拉单元7维持关闭，此时输出信号端Output的电压维持高电平。

由图3可见，当输入信号端Input输入高电平输入信号的时间为两个完整时钟周期时，输出信号端Output输出高电平信号的时间也为两个完整周期。其原理在于，在持续输出阶段t3’中，无论第一时钟信号端CK是输出低电平还是高电平，仅需满足输入信号端Input输入高电平以及复位信号端Reset输入高电平，即可保证输出信号端Output的电压维持高电平。由此可得出，本实施例中当输入信号端Input输入高电平输入信号的时间为多个完整时钟周期时，输出信号端Output输出的高电平信号的时间也为多个完整时钟周期且与输入信号端Input输入的高电平输入信号的时间相等。

由此可见，本实施例提供的移位寄存器只需通过改变信号端输出高电平输入信号的时间即可以实现对栅极扫描线进行充电时间的改变，而不需要进行时钟信号、电路结构、相关生产工艺等因素的改变，从而可以实现在大尺寸、超高分辨率和高帧扫描频率窄边框产品上的应用，有效降低实现大尺寸、超高分辨率和高帧扫描频率窄边框产品栅极驱动的难度，从而降低生产成本和提高产品竞争力。

图4为本发明实施例二提供的一种移位寄存器的结构示意图，如图4所示，图4所示的移位寄存器是基于图1所示的移位寄存器的一种更为具体的实施方案。

其中，可选地，信号输入单元1包括：第一负载子单元、第二晶体管T2和第三晶体管T3。

第一负载子单元的一端与输入信号端Input连接，第一负载子单元的另一端与第二晶体管T2的控制极和第三晶体管T3的第二极连接。进一步可选地，第一负载子单元包括：第一晶体管T1。第一晶体管T1的控制极与第一晶体管T1的第一极和输入信号端Input连接，第一晶体管T1的第二极与第二晶体管T2的控制极和第三晶体管T3的第二极连接。

第二晶体管T2的第一极与第一时钟信号端CK连接，第二晶体管T2的第二极与上拉节点PU连接。

第三晶体管T3的控制极与复位信号端Reset连接，第三晶体管T3的第一极与低电平电源端VGL连接，第三晶体管T3的第二极与第二晶体管T2的控制极连接。

可选地，上拉节点升压单元2包括：电容，该电容的第一端与复位信号端Reset连接，该电容的第二端与上拉节点PU连接。

可选地，下拉节点降压单元3包括：第十晶体管T10，第十晶体管T10的控制极与输入信号端Input连接，第十晶体管T10的第一极与低电平电源端VGL连接，第十晶体管T10的第二极与下拉节点PD连接。

可选地，下拉节点升压单元4包括：第二负载子单元、第五晶体管T5、第六晶体管T6、第七晶体管T7、第九晶体管T9、第十一晶体管T11、第三负载子单元、第十三晶体管T13和第十四晶体管T14。

第二负载子单元的一端与高电平电源端VGH连接，第二负载子单元的另一端与第五晶体管T5的第二极、第六晶体管T6的控制极和第十一晶体管T11的第一极连接。进一步可选地，第二负载子单元包括：第四晶体管T4，第四晶体管T4的控制极与第四晶体管T4的第一极和高电平电源端VGH连接，第四晶体管T4的第二极与第五晶体管T5的第二极、第六晶体管T6的控制极和第十一晶体管T11的第一极连接。

第五晶体管T5的控制极与输入信号端Input连接，第五晶体管T5的第一极与低电平电源端VGL连接，第五晶体管T5的第二极与第六晶体管T6的控制极连接。

第六晶体管T6的第一极与复位信号端Reset连接，第五晶体管T5的第二极与第九晶体管T9的控制极和第十三晶体管T13的控制极连接。

第七晶体管T7的控制极与输入信号端Input连接，第七晶体管T7的第一极与低电平电源端VGL连接，第七晶体管T7的第二极与第九晶体管T9的控制极和第十三晶体管T13的控制极连接。

第九晶体管T9的第一极与第一时钟信号端CK连接，第九晶体管T9的第二极与下拉节点PD连接。

第十一晶体管T11的控制极与输入信号端Input连接，第十一晶体管T11的第二极与第十四晶体管T14的控制极连接。

第三负载子单元的一端与高电平电源端VGH连接，第三负载子单元的另一端与第十一晶体管T11的第二极、第十三晶体管T13的第二极和第十四晶体管T14的控制极连接；进一步可选地，第三负载子单元包括：第十二晶体管T12，第十二晶体管T12的控制极与第十二晶体管T12的第一极和高电平电源端VGH连接，第十二晶体管T12的第二极与第十一晶体管T11的第二极、第十三晶体管T13的第二极和第十四晶体管T14的控制极连接。

第十三晶体管T13的第一极与低电平电源端VGL连接，第十三晶体管T13的第二极与第十四晶体管T14的控制极连接。

第十四晶体管T14的第一极与高电平电源端VGH连接，第十四晶体管T14的第二极与下拉节点PD连接。

可选地，上拉节点降压单元5包括：第八晶体管T8，第八晶体管T8的控制极与下拉节点PD连接，第八晶体管T8的第一极与低电平电源端VGL连接，第八晶体管T8的第二极与上拉节点PU连接。

可选地，上拉单元6包括：第十五晶体管T15，第十五晶体管T15的控制极与上拉节点PU连接，第十五晶体管T15的第一极与高电平电源端VGH连接，第十五晶体管T15的第二极与输出信号端Output连接。

可选地，下拉单元7包括：第十六晶体管T16，第十六晶体管T16的控制极与下拉节点PD连接，第十六晶体管T16的第一极与低电平电源端VGL连接，第十六晶体管T16的第二极与输出信号端Output连接。

需要说明的是，上述信号输入单元1、上拉节点升压单元2、上拉节点降压单元5、下拉节点升压单元4、下拉节点降压单元3、上拉单元6或下拉单元7的具体结构不限于本实施例中提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

此外，上述各结构中的晶体管独立选自多晶硅薄膜晶体管、非晶硅薄膜晶体管、氧化物薄膜晶体管以及有机薄膜晶体管中的一种。在本实施例中涉及到的“控制极”具体是指晶体管的栅极，“第一极”具体是指晶体管的源极，相应的“第二极”具体是指晶体管的漏极。当然，本领域的技术人员应该知晓的是，该“第一极”与“第二极”可进行互换。

可选地，在本发明实施例提供的上述移位寄存器中，上述各结构中的晶体管均为N型晶体管。

需要补充说明的是，在上述全部晶体管中，第一晶体管T1、第四晶体管T4和第十二晶体管T12均作为阻抗较大的负载来使用，而其余的晶体管均作为开关来使用。

下面以图4所示移位寄存器中的晶体管均为N型晶体管，且采用图3所示的工作时序进行驱动的情况为例，对图4所示移位寄存器的工作过程进行描述。其中，该位寄存器的工作过程包括六个阶段：

第一阶段t1，输入信号端Input输入高电平，第一时钟信号端CK输入低电平，复位信号端Reset输入低电平。此时，第二晶体管T2、第五晶体管T5、第七晶体管T7、第十晶体管T10和第十一晶体管T11均导通，第三晶体管T3、第六晶体管T6、第八晶体管T8、第九晶体管T9、第十三晶体管T13、第十四晶体管T14、第十五晶体管T15、第十六晶体管T16均截止。

在第一阶段t1中，各单元内的具体工作过程如下：

在信号输入单元1内，由于复位信号端Reset输入低电平，则第三晶体管T3截止，此时在第一晶体管T1处没有形成回路，则输入信号端Input输入的输入信号可通过第一晶体管T1传递至第二晶体管T2的栅极。又由于此时输入信号端Input输入高电平，则第二晶体管T2导通，第一时钟信号端CK输入的第一时钟信号可通过第二晶体管T2传递至上拉节点PU，从而使得上拉节点PU的电压维持在低电平。

在上拉节点升压单元2内，电容的第一端和第二端的电压均维持在低电平。

在下拉节点降压单元3内，由于输入信号端Input输入高电平，则第十晶体管T10导通，第十晶体管T10的第二极输出低电平，以使得下拉节点PD的电压维持在低电平。

在下拉节点升压单元4内，由于输入信号端Input输入高电平，则第五晶体管T5、第七晶体管T7和第十一晶体管T11导通。由于第五晶体管T5导通，第五晶体管T5的第二极输出低电平，则第六晶体管T6截止。与此同时，由于第十一晶体管T11导通，则第十一晶体管T11的第二极输出低电平，则第十四晶体截止。由于第七晶体管T7导通，第七晶体管T7的第二极输出低电平，则第九晶体管T9和第十三晶体管T13截止。

在上拉节点降压单元5内，由于下拉节点PD的电压为低电平，则第八晶体管T8截止。

在上拉单元6内，由于上拉节点PU的电压为低电平，则第十五晶体管T15截止；在下拉单元7内，由于下拉节点PD的电压为低电平，则第十六晶体管T16截止。此时，输出信号端Output的电压维持之前的低电平。

第二阶段t2，输入信号端Input输入高电平，第一时钟信号输出高电平，复位信号端Reset输入低电平。此时，第二晶体管T2、第五晶体管T5、第七晶体管T7、第十晶体管T10、第十一晶体管T11和第十五晶体管T15均导通，第三晶体管T3、第六晶体管T6、第八晶体管T8、第九晶体管T9、第十三晶体管T13、第十四晶体管T14和第十六晶体管T16均截止。

在第二阶段t2中，各单元内的具体工作过程如下：

在信号输入单元1内，由于复位信号端Reset输入低电平，则第三晶体管T3截止，此时在第一晶体管T1处没有形成回路，则输入信号端Input输入的输入信号可通过第一晶体管T1传递至第二晶体管T2的栅极。又由于此时输入信号端Input输入高电平，则第二晶体管T2导通，第一时钟信号端CK输入的第一时钟信号可通过第二晶体管T2传递至上拉节点PU，又由于在第二阶段t2中第一时钟信号端CK输入高电平，则上拉节点PU的电压可被预充电至高电平。

在上拉节点升压单元2内，电容的第一端的电压维持在低电平，第二端的电压(与上拉节点PU的电压相等)处于高电平。

第二阶段t2中的下拉节点降压单元3、下拉节点升压单元4和上拉节点降压单元5中各晶体管的工作过程可参见上述第一阶段t1中的描述，此处不再赘述。此时，下拉节点PD的电压维持在低电平。

在上拉单元6内，由于上拉节点PU的电压为高电平，则第十五晶体管T15导通；在下拉单元7内，由于下拉节点PD的电压为低电平，则第十六晶体管T16截止。此时，输出信号端Output的电压上拉至高电平。

持续输出阶段t3’，输入信号端Input输入高电平，复位信号端Reset输入高电平，第一时钟信号端CK即可输出低电平也可输出高电平。此时，第三晶体管T3、第五晶体管T5、第七晶体管T7、第十晶体管T10、第十一晶体管T11和第十五晶体管T15均导通，第二晶体管T2、第六晶体管T6、第八晶体管T8、第九晶体管T9、第十三晶体管T13、第十四晶体管T14和第十六晶体管T16均截止。

在持续输出阶段t3’中，各单元内的具体工作过程如下：

在信号输入单元1内，由于复位信号端Reset输入高电平，则第三晶体管T3导通，第三晶体管T3的第二极输出低电平，第二晶体管T2截止。第一时钟信号无法通过第二晶体管T2进行输出，此时上拉节点PU悬空。

在上拉节点升压单元2内，电容的第一端的电压由低电平变为高电平，根据电容的自耦升压原理，则使得电容的第二端的电压被上拉至更高的电位，即使得上拉节点PU的电压为高电平且处于更高的电位。

在持续输出阶段t3’中的下拉节点降压单元3、下拉节点升压单元4和上拉节点降压单元5中各晶体管的工作过程可参见上述第一阶段t1中的描述，此处不再赘述。

在上拉单元6内，由于上拉节点PU的电压为高电平，则第十五晶体管T15持续导通；在下拉单元7内，由于下拉节点PD的电压为低电平，则第十六晶体管T16截止。此时，输出信号端Output的电压维持在高电平。

第三阶段t3中，输入信号端Input输入低电平，第一时钟信号端CK输入低电平，复位信号端Reset输入高电平。此时，第三晶体管T3、第六晶体管T6、第九晶体管T9、第十三晶体管T13和第十五晶体管T15均导通，第二晶体管T2、第五晶体管T5、第七晶体管T7、第八晶体管T8、第十晶体管T10、第十一晶体管T11、第十四晶体管T14和第十六晶体管T16均截止。

在第三阶段t3中，各单元内的具体工作过程如下：

其中，在第三阶段t3中信号输入单元1内各晶体管的工作过程可参见上述持续输出阶段t3’中的描述，此处不再赘述。

在上拉节点升压单元2内，电容的第一端的电压维持在高电平，电容的第二端的电压维持在高电平且处于更高电位。

在下拉节点降压单元3内，由于输入信号端Input输入低电平，则第十晶体管T10截止。

在下拉节点升压单元4内，由于输入信号端Input输入低电平，则第五晶体管T5、第七晶体管T7和第十一晶体管T11截止，此时，由于第五晶体管T5截止，则在第四晶体管T4处没有形成回路，因此高电平电源信号端输出的高电平信号可通过第四晶体管T4传递至第六晶体管T6的控制极，从而使得第六晶体管T6导通。又因为此时复位信号端Reset输入高电平，则第六晶体管T6的第二极输出高电平，所以第九晶体管T9和第十三晶体管T13导通。由于第九晶体管T9导通，则第一时钟信号端CK输入的第一时钟信号通过第九晶体管T9传递到下拉节点PD，又由于此时第一时钟信号端CK输入的第一时钟信号为低电平，则下拉节点PD的电压维持在低电平。由于第十三晶体管T13导通，第十三晶体管T13的第二极输出低电平，则第十四晶体管T14截止。

在上拉节点降压单元5内，由于下拉节点PD的电压为低电平，则第八晶体管T8截止。

在上拉单元6内，由于上拉节点PU的电压为高电平，则第十五晶体管T15导通；在下拉单元7内，由于下拉节点PD的电压为低电平，则第十六晶体管T16截止。此时，输出信号端Output的电压维持高电平。

第四阶段t4，输入信号端Input输入低电平，第一时钟信号端CK输入高电平，复位信号端Reset输入高电平。此时，第三晶体管T3、第六晶体管T6、第八晶体管T8、第九晶体管T9、第十三晶体管T13和第十六晶体管T16均导通，第二晶体管T2、第五晶体管T5、第七晶体管T7、第十晶体管T10、第十一晶体管T11、第十四晶体管T14和第十五晶体管T15均截止。

在第四阶段t4中，各单元内的具体工作过程如下：

其中，在第四阶段t4中信号输入单元1内各晶体管的工作过程可参见上述第三阶段t3中的描述，此处不再赘述。

在上拉节点升压单元2内，电容的第一端的电压维持在高电平，第二端的电压被下拉至低电平，具体过程将在后续内容中进行描述。

在下拉节点降压单元3内，由于输入信号端Input输入低电平，则第十晶体管T10截止。

在下拉节点升压单元4内，由于输入信号端Input输入低电平，则第五晶体管T5、第七晶体管T7和第十一晶体管T11截止，此时，由于第五晶体管T5截止，则在第四晶体管T4处没有形成回路，因此高电平电源信号端输出的高电平信号可通过第四晶体管T4传递至第六晶体管T6的控制极，从而使得第六晶体管T6导通。又因为此时复位信号端Reset输入高电平，则第六晶体管T6的第二极输出高电平，所以第九晶体管T9和第十三晶体管T13导通。由于第十三晶体管T13导通，第十三晶体管T13的第二极输出低电平，则第十四晶体管T14截止。由于第九晶体管T9导通，则第一时钟信号端CK输入的第一时钟信号通过第九晶体管T9传递到下拉节点PD，又由于此时第一时钟信号端CK输入的第一时钟信号为高电平，则下拉节点PD的电压被上拉至高电平。

在上拉节点降压单元5内，由于下拉节点PD的电压为高电平，则第八晶体管T8导通，第八晶体管T8的第二极输出低电平，上拉节点PU的电压被下拉至低电平，即电容的第二端的电压被下拉至低电平。

在上拉单元6内，由于上拉节点PU的电压为低电平，则第十五晶体管T15截止；在下拉单元7内，由于下拉节点PD的电压为高电平，则第十六晶体管T16导通。此时，输出信号端Output的电压被下拉至低电平。

第五阶段t5，输入信号端Input输入低电平，第一时钟信号端CK交替的输入低电平和高电平，复位信号端Reset输入低电平。此时，第六晶体管T6、第八晶体管T8、第十四晶体管T14和第十六晶体管T16导通，第二晶体管T2、第三晶体管T3、第五晶体管T5、第七晶体管T7、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十三晶体管T13、第十五晶体管T15截止。

在第五阶段t5中，各单元内的具体工作过程如下：

在信号输入单元1内，由于复位信号端Reset输入低电平，则第三晶体管T3截止，此时在第一晶体管T1处没有形成回路，则输入信号端Input输入的输入信号可通过第一晶体管T1传递至第二晶体管T2的栅极。又由于此时输入信号端Input输入低电平，则第二晶体管T2截止，第一时钟信号无法通过第二晶体管T2进行输出。

在上拉节点升压单元2内，电容的第一端的电压变为低电平，电容的第二端的电压维持低电平，具体过程将在后续内容中进行描述。

在下拉节点降压单元3内，由于输入信号端Input输入低电平，则第十晶体管T10截止。

在下拉节点升压单元4内，由于输入信号端Input输入低电平，则第五晶体管T5、第七晶体管T7和第十一晶体管T11截止，此时，由于第五晶体管T5截止，则在第四晶体管T4处没有形成回路，因此高电平电源信号端输出的高电平信号可通过第四晶体管T4传递至第六晶体管T6的控制极，从而使得第六晶体管T6导通。又因为此时复位信号端Reset输入低电平，则第六晶体管T6的第二极输出低电平，所以第九晶体管T9和第十三晶体管T13导通均截止。由于第十一晶体管T11和第十三晶体管T13均截止，所以在第十二晶体管T12处无法形成回路，高电平电源信号端输出的高电平信号可通过第十二晶体管T12传递至第十四晶体管T14的控制极，则第十四晶体管T14截止导通，第十四晶体管T14的第二端输出高电平，上拉节点PU的电压维持高电平。

在上拉节点降压单元5内，由于下拉节点PD的电压为高电平，则第八晶体管T8导通，第八晶体管T8的第二极输出低电平，上拉节点PU的电压维持低电平，即电容的第二端的电压维持低电平。

在上拉单元6内，由于上拉节点PU的电压为低电平，则第十五晶体管T15截止；在下拉单元7内，由于下拉节点PD的电压为高电平，则第十六晶体管T16导通。此时，输出信号端Output的电压维持低电平。

图5为本发明实施例三提供的又一种移位寄存器的结构示意图，如图5所示，图5所示的移位寄存器与图4所示的移位寄存器的区别在于，图5所示的移位寄存器中第十四晶体管T14的第一极连接第二时钟信号端CKB，其中第二时钟信号端CKB输入的信号与第一时钟信号端CK输入的信号周期相同、相位相反。

图6为本发明实施例三中移位寄存器的一种工作时序图，如图6所示，该移位寄存器的驱动过程包括七个阶段：第一阶段t1、第二阶段t2、持续输出阶段t3’、第三阶段t3、第四阶段t4、第五阶段t5和第六阶段t6。

其中，图5所示的移位寄存器在第一阶段t1、第二阶段t2、持续输出阶段t3’、第三阶段t3、第四阶段t4的工作过程与图4所示的移位寄存器对应阶段的工作过程完全相同，具体内容可参见上述实施例二中的描述，此处不在赘述。

图5所示的移位寄存器在第五阶段t5仅维持半个时钟周期的时间。输入信号端Input输入低电平，复位信号端Reset输入低电平，第一时钟信号端CK输入低电平，第二时钟信号端CKB输入高电平。此时，第六晶体管T6、第八晶体管T8、第十四晶体管T14和第十六晶体管T16导通，第二晶体管T2、第三晶体管T3、第五晶体管T5、第七晶体管T7、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十三晶体管T13、第十五晶体管T15截止。

其中，在第五阶段t5中信号输入单元1、上拉节点升压单元2、下拉节点降压单元3、下拉节点升压单元4、上拉节点降压单元5中各晶体管的工作过程可参见上述实施例二中对第五阶段t5的描述。然而，与上述实施例二中的第五阶段t5不同的是，在下拉节点升压单元4内，当第十四晶体管T14导通时，第二时钟信号端CKB输入的第二时钟信号通过第十四晶体管T14传递至下拉节点PD。由于此时第二时钟信号端CKB输入高电平信号，下拉节点PD电压维持高电平。

在上拉单元6内，由于上拉节点PU的电压为低电平，则第十五晶体管T15截止；在下拉单元7内，由于下拉节点PD的电压为高电平，则第十六晶体管T16导通。此时，输出信号端Output的电压维持低电平。

第六阶段t6，输入信号端Input输入低电平，复位信号端Reset输入低电平，第一时钟信号端CK输入高电平，第二时钟信号端CKB输入低电平。此时，第六晶体管T6和第十四晶体管T14导通，第二晶体管T2、第三晶体管T3、第五晶体管T5、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十三晶体管T13、第十五晶体管T15和第十六晶体管T16截止。

其中，在第六阶段t6中信号输入单元1、上拉节点升压单元2、下拉节点降压单元3、下拉节点升压单元4中各晶体管的工作过程与第五阶段t5中相同。然而，在第六阶段t6中，当下拉节点升压单元4中的第十四晶体管T14导通时，第二时钟信号端CKB输入的第二时钟信号通过第十四晶体管T14传递至下拉节点PD。由于此时第二时钟信号端CKB输入低电平信号，则下拉节点PD电压被下拉至低电平。与此同时，在上拉节点降压单元5内，由于下拉节点PD电压为低电平，则第八晶体管T8截止，上拉节点PU悬空，此时上拉节点PU的电压维持上一阶段(第五阶段t5)的状态，即上拉节点PU的电压维持低电平。

在上拉单元6内，由于上拉节点PU的电压为低电平，则第十五晶体管T15截止；在下拉单元7内，由于下拉节点PD的电压为低电平，则第十六晶体管T16截止。此时，输出信号端Output的电压维持上一阶段(第五阶段t5)时的状态，即输出信号端Output的电压为低电平。

在后续的驱动过程中，交替的执行第五阶段t5和第六阶段t6，以使得输出信号端Output的电压维持低电平。在本实施例中，由于该移位寄存器交替的执行第五阶段t5和第六阶段t6，使得下拉阶段的电压交替的拉高或拉低，即下拉单元7交替的打开或关闭，因此下拉单元7内所包含的晶体管(第十六晶体管T16)交替性的开启或关闭，并不会长时间处于工作状态，这就避免了由于长时间处于工作状态所引起的薄膜晶体管阈值电压漂移的问题，从而减少了阈值电压漂移引起的漏电，以及降低移位寄存器的功耗。

本发明实施例四提供了一种栅极驱动电路，该栅极驱动电路包括级联的多个移位寄存器，其中，该移位寄存器采用实施例一至实施例三中提供的任意一个移位寄存器，除第一级移位寄存器和最后一级移位寄存器之外，每一级移位寄存器的输入信号端与上一级移位寄存器的输出信号端相连，每一级移位寄存器的复位信号端与下一级移位寄存器电路的输出信号端相连；该栅极驱动电路顺序地输出各级移位寄存器的输出信号端输出的栅极驱动信号。

本发明实施例五提供了一种显示装置，其中该显示装置包括：至少一个如上述实施例四中的栅极驱动电路，该显示装置的具体结构可采用下面几种方案。

图7为本发明实施例五提供的单边驱动型显示装置的结构示意图，图8为图7所示显示装置中栅极驱动电路的工作时序图，如图7和图8所示，该显示装置中栅极驱动电路的数量为1个，且位于显示区域A的一侧，该栅极驱动电路中的各级移位寄存器SR(n)的信号输出端Output_n(1≤n≤N)分别对应显示装置上对应行的栅极扫描线GL_n，在帧起始信号STV、第一时钟信号CK和第二时钟信号CKB的控制下，该栅极驱动电路依次向显示装置上的各栅极扫描线GL_n输出的栅极驱动信号。具体时序可参见图8所示。

需要说明是，帧起始信号STV连接第一级移位寄存器SR1的输入信号端。此外，根据上述实施例二提供的移位寄存器可知，本实施例中的栅极驱动电路内的各级移位寄存器中可以无需要设置第二时钟信号端。此外，图8所示的时序仅起到示例性的作用，图7所示显示装置中栅极驱动电路还可以采用其他工作时序。

图9为本发明实施例五提供的双边单驱动型显示装置的结构示意图，图10为图9所示显示装置中栅极驱动电路的工作时序图，如图9和图10所示，该显示装置中栅极驱动电路的数量为两个，且分别位于显示区域A的两侧。其中，位于显示区域A一侧的栅极驱动电路中各级移位寄存器SR(n)的信号输出端Output_n(1≤n≤N)分别对应显示装置上显示区域A的奇数行的一条栅极扫描线GL_2n-1，位于显示区域A另一侧的栅极驱动电路中各级移位寄存器SR(n)的信号输出端Output_n均分别对显示装置上显示区域A的偶数行的一条栅极扫描线GL_2n；在帧起始信号STV1、第一时钟信号CK1和第二时钟信号CKB1的控制下，位于显示区域A一侧的栅极驱动电路依次向奇数行的栅极扫描线GL_2n-1输出栅极驱动信号，在帧起始信号STV2、第一时钟信号CK2和第二时钟信号CKB2的控制下，位于显示区域A另一侧的栅极驱动电路依次向偶数行的栅极扫描线GL_2n输出栅极驱动信号。

需要说明的是，图10所示的时序仅起到示例性的作用，图9所示显示装置中栅极驱动电路还可以采用其他工作时序。

图11本发明实施例五提供的双边双驱动型显示装置的结构示意图，如图11所示，该显示装置中栅极驱动电路的数量为两个，且分别位于显示区域A的两侧。位于显示区域A两侧的栅极驱动电路中的各级移位寄存器SR(n)的信号输出端Output_n(1≤n≤N)均分别对应显示装置上显示区域A的一条栅极扫描线GL_n，显示区域A两侧的栅极驱动电路同时向显示装置上的栅极扫描线GL_n输出相同的栅极驱动信号。图11所示显示装置中栅极驱动电路可采用图8所示的时序。

需要说明的是，图8所示的时序仅起到示例性的作用，图11所示显示装置中栅极驱动电路还可以采用其他工作时序。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (20)

1.一种移位寄存器，其特征在于，包括：

与上拉节点、输入信号端、复位信号端、第一时钟信号端、低电平电源端相连接的信号输入单元，用于将第一时钟信号端的信号输出至所述上拉节点；

与所述上拉节点和所述复位信号端相连接的上拉节点升压单元，用于将所述上拉节点的电压上拉至高电平；

与下拉节点、所述输入信号端和所述低电平电源端相连接的下拉节点降压单元，用于将所述下拉节点的电压下拉至低电平；

与所述下拉节点、所述输入信号端、所述复位信号端、所述第一时钟信号端、所述低电平电源端和高电平电源端相连接的下拉节点升压单元，用于将所述下拉节点的电压上拉至高电平；

与所述上拉节点、所述下拉节点、低电平电源端相连接上拉节点降压单元，用于将所述上拉节点的电压下拉至低电平；

与所述上拉节点、所述高电平电源端和输出信号端相连接的上拉单元，用于在所述上拉节点处于高电平时向所述输出信号端输出高电平的输出信号；

与所述下拉节点、所述低电平电源端和所述输出信号端相连接的下拉单元，用于在所述下拉节点处于高电平时向所述输出信号端输出低电平的输出信号；

所述上拉节点升压单元、所述上拉节点降压单元和上拉单元相交于所述上拉节点，所述下拉节点升压单元、所述下拉节点降压单元和下拉单元相交于所述下拉节点。

2.根据权利要求1所述的移位寄存器，其特征在于，所述信号输入单元包括：第一负载子单元、第二晶体管和第三晶体管；

所述第一负载子单元的一端与所述输入信号端连接，所述第一负载子单元的另一端与所述第二晶体管的控制极和所述第三晶体管的第二极连接；

所述第二晶体管的第一极与所述第一时钟信号端连接，所述第二晶体管的第二极与所述上拉节点连接；

所述第三晶体管的控制极与所述复位信号端连接，所述第三晶体管的第一极与所述低电平电源端连接，所述第三晶体管的第二极与所述第二晶体管的控制极连接。

3.根据权利要求2所述的移位寄存器，其特征在于，所述第一负载子单元包括：第一晶体管；

所述第一晶体管的控制极与所述第一晶体管的第一极和所述输入信号端连接，所述第一晶体管的第二极与所述第二晶体管的控制极和所述第三晶体管的第二极连接。

4.根据权利要求1所述的移位寄存器，其特征在于，所述上拉节点升压单元包括：电容；

所述电容的第一端与所述复位信号端连接，所述电容的第二端与所述上拉节点连接。

5.根据权利要求1所述的移位寄存器，其特征在于，所述下拉节点降压单元包括：第十晶体管；

所述第十晶体管的控制极与所述输入信号端连接，所述第十晶体管的第一极与所述低电平电源端连接，所述第十晶体管的第二极与所述下拉节点连接。

6.根据权利要求1所述的移位寄存器，其特征在于，所述下拉节点升压单元包括：第二负载子单元、第五晶体管、第六晶体管、第七晶体管、第九晶体管、第十一晶体管、第三负载子单元、第十三晶体管和第十四晶体管；

第二负载子单元的一端与所述高电平电源端连接，所述第二负载子单元的另一端与所述第五晶体管的第二极、所述第六晶体管的控制极和所述第十一晶体管的第一极连接；

所述第五晶体管的控制极与所述输入信号端连接，所述第五晶体管的第一极与所述低电平电源端连接，所述第五晶体管的第二极与所述第六晶体管的控制极连接；

所述第六晶体管的第一极与所述复位信号端连接，所述第五晶体管的第二极与所述第九晶体管的控制极和所述第十三晶体管的控制极连接；

所述第七晶体管的控制极与所述输入信号端连接，所述第七晶体管的第一极与所述低电平电源端连接，所述第七晶体管的第二极与所述第九晶体管的控制极和所述第十三晶体管的控制极连接；

所述第九晶体管的第一极与所述第一时钟信号端连接，所述第九晶体管的第二极与所述下拉节点连接；

所述第十一晶体管的控制极与所述输入信号端连接，所述第十一晶体管的第二极与所述第十四晶体管的控制极连接；

所述第三负载子单元的一端与所述高电平电源端连接，所述第三负载子单元的另一端与所述第十一晶体管的第二极、所述第十三晶体管的第二极和所述第十四晶体管的控制极连接；

所述第十三晶体管的第一极与所述低电平电源端连接，所述第十三晶体管的第二极与所述第十四晶体管的控制极连接；

所述第十四晶体管的第一极与第二时钟信号端或所述高电平电源端连接，所述第十四晶体管的第二极与所述下拉节点连接；

其中，当所述第十四晶体管的第一极与所述第二时钟信号端连接时，所述第二时钟信号端输入的信号与所述第一时钟信号端输入的信号相反。

7.根据权利要求6所述的移位寄存器，其特征在于，所述第二负载子单元包括：第四晶体管；

所述第四晶体管的控制极与所述第四晶体管的第一极和所述高电平电源端连接，所述第四晶体管的第二极与所述第五晶体管的第二极、所述第六晶体管的控制极和所述第十一晶体管的第一极连接。

8.根据权利要求6所述的移位寄存器，其特征在于，所述第三负载子单元包括：第十二晶体管；

所述第十二晶体管的控制极与所述第十二晶体管的第一极和所述高电平电源端连接，所述第十二晶体管的第二极与所述第十一晶体管的第二极、所述第十三晶体管的第二极和所述第十四晶体管的控制极连接。

9.根据权利要求1所述的移位寄存器，其特征在于，所述上拉节点降压单元包括：第八晶体管；

所述第八晶体管的控制极与所述下拉节点连接，所述第八晶体管的第一极与所述低电平电源端连接，所述第八晶体管的第二极与所述上拉节点连接。

10.根据权利要求1所述的移位寄存器，其特征在于，所述上拉单元包括：第十五晶体管；

所述第十五晶体管的控制极与所述上拉节点连接，所述第十五晶体管的第一极与所述高电平电源端连接，所述第十五晶体管的第二极与所述输出信号端连接。

11.根据权利要求1所述的移位寄存器，其特征在于，所述下拉单元包括：第十六晶体管；

所述第十六晶体管的控制极与所述下拉节点连接，所述第十六晶体管的第一极与所述低电平电源端连接，所述第十六晶体管的第二极与所述输出信号端连接。

12.如权利要求1-11中任一所述的移位寄存器，其特征在于，所有晶体管均为N型晶体管。

13.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-12中任一所述的移位寄存器，除第一级移位寄存器和最后一级移位寄存器之外，每一级移位寄存器的输入信号端与上一级移位寄存器的输出信号端相连，每一级移位寄存器的复位信号端与下一级移位寄存器电路的输出信号端相连；

所述栅极驱动电路顺序地输出各级移位寄存器的输出信号端输出的栅极驱动信号。

14.一种显示装置，其特征在于，所述显示装置包括至少一个如权利要求13所述的栅极驱动电路。

15.如权利要求14所述的显示装置，其特征在于，所述栅极驱动电路为两个，且分别位于所述显示装置的显示区域的两侧。

16.如权利要求15所述的显示装置，其特征在于，位于所述显示区域两侧的所述栅极驱动电路同时向所述显示装置上显示区域的栅极扫描线输出相同的栅极驱动信号。

17.如权利要求15所述的显示装置，其特征在于，所述显示区域一侧的所述栅极驱动电路依次向所述显示装置上显示区域的奇数行的栅极扫描线输出栅极驱动信号；

所述显示区域另一侧的所述栅极驱动电路依次向所述显示装置上显示区域的偶数行的栅极扫描线输出栅极驱动信号。

18.一种移位寄存器的驱动方法，其特征在于，所述移位寄存器采用上述权利要求1-12中任一所述的移位寄存器；

所述移位寄存器的驱动方法包括：

第一阶段，所述输入信号端输入高电平，所述第一时钟信号端输入低电平，所述复位信号端输入低电平，所述信号输入单元向所述上拉节点输出低电平，所述上拉节点的电压维持低电平，所述下拉节点降压单元输出低电平，所述下拉节点的电压维持低电平，所述上拉单元关闭和所述下拉单元均关闭，所述输出信号端的电压维持低电平；

第二阶段，所述输入信号端输入高电平，所述第一时钟信号端输入高电平，所述复位信号端输入低电平，所述信号输入单元向所述上拉节点输出高电平，所述上拉节点的电压预充电至高电平，所述下拉节点降压单元输出低电平，所述下拉节点的电压维持低电平，所述上拉单元开启，所述下拉单元维持关闭，所述输出信号端的电压上拉至高电平；

第三阶段，所述输入信号端输入低电平，所述第一时钟信号端输入低电平，所述复位信号端输入高电平，所述信号输入单元关闭，所述上拉节点升压单元将所述上拉节点的电压上拉至更高电位，所述下拉节点降压单元关闭，所述下拉节点升压单元向所述下拉节点输出低电平，所述下拉节点的电压维持低电平，所述上拉单元维持开启，所述下拉单元维持关闭，所述输出信号端的电压维持高电平；

第四阶段，所述输入信号端输入低电平，所述第一时钟信号端输入高电平，所述复位信号端输入高电平，所述上拉节点降压单元向所述下拉节点输出低电平，所述上拉节点的电压被下拉至低电平，所述下拉节点升压单元向所述下拉节点输出高电平，所述下拉节点的电压变为高电平，所述上拉单元关闭，所述下拉单元开启，所述输出信号端的电压下拉至低电平；

第五阶段，所述输入信号端输入低电平，述复位信号端输入低电平，所述上拉节点降压单元向所述上拉节点输出低电平，所述上拉节点的电压维持低电平，所述下拉节点升压单元向所述下拉节点输出高电平，所述下拉节点的电压维持高电平，所述上拉单元关闭，所述下拉单元开启，所述输出信号端的电压维持低电平。

19.根据权利要求18所述的移位寄存器的驱动方法，其特征在于，在所述第二阶段和所述第三阶段之间还包括：

持续输出阶段，所述输入信号端输入高电平，所述复位信号端输入高电平，所述信号输入单元关闭，所述上拉节点升压单元将所述上拉节点的电压上拉至更高电位，所述下拉节点降压单元向所述下拉节点输出低电平，所述下拉节点的电压维持低电平，所述上拉单元维持开启，所述下拉单元维持关闭，所述输出信号端的电压维持高电平。

20.根据权利要求18所述的移位寄存器的驱动方法，其特征在于，当所述移位寄存器为权利要求6中的移位寄存器，且所述第十四晶体管的第一极与第二时钟信号连接时，在第五阶段中，所述第一时钟信号端输入低电平，所述第二时钟信号端输入高电平；

在所述第五阶段之后还包括：

第六阶段，所述输入信号端输入低电平，所述第一时钟信号端输入高电平，所述第二时钟信号端输入低电平，所述复位信号端输入低电平，所述上拉节点降压单元关闭，所述上拉节点悬空，所述上拉节点的电压维持于第五阶段时的低电平状态，所述下拉节点升压单元向所述下拉节点输出低电平，所述下拉节点的电压变为低电平，所述上拉单元关闭，所述下拉单元关闭，所述输出信号端的电压维持第五阶段时的低电平状态。