CN108806636B - 移位寄存器单元及其驱动方法、栅极驱动电路和显示设备 - Google Patents

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Abstract

本公开提供了一种移位寄存器单元及其驱动方法、栅极驱动电路和显示设备。移位寄存器单元包括：输入子电路，其控制端接收输入控制信号，输入端接收输入信号，输出端电连接第一上拉节点，输入子电路被配置为在输入控制信号的控制下将输入信号传送到第一上拉节点；上拉控制子电路，其控制端接收第一时钟信号，第一端电连接第一上拉节点，第二端电连接第二上拉节点，上拉控制子电路用于在第一时钟信号的控制下将第一上拉节点与第二上拉节点电连通；以及输出子电路，其第一控制端电连接第二上拉节点，第一端接收第一恒定电压信号，第二端电连接第一上拉节点，输出端用于输出输出信号。

Description

移位寄存器单元及其驱动方法、栅极驱动电路和显示设备
技术领域
本公开涉及显示技术领域，具体地涉及一种移位寄存器单元及其驱动方法、栅极驱动电路和显示设备。
背景技术
在基于薄膜晶体管(Thin Film Transistor，TFT)的液晶显示器(Liquid CrystalDevice，LCD)或有源矩阵有机发光显示器(Active Matrix Organic Light EmittingDisplay，AMOLED)中，可以将驱动栅极的栅极驱动电路形成于显示面板上，构成阵列基板栅极驱动电路(Gate drive On Array，GOA)。该栅极驱动电路包括多个级联的移位寄存器单元，每个移位寄存器单元中通过两个控制TFT分别控制高电平和低电平与输出端之间的连接。通常，高电平与低电平中的至少一个是通过时钟信号来提供的，这在一些情况下可能会使得输出端输出的电平不稳定，使GOA电路的可靠性下降。
发明内容
本公开提出了一种移位寄存器单元及其驱动方法、栅极驱动电路和显示设备。
根据本公开的一个方面，提供了一种移位寄存器单元。所述移位寄存器单元包括：输入子电路，其控制端接收输入控制信号，输入端接收输入信号，输出端电连接第一上拉节点，所述输入子电路被配置为在所述输入控制信号的控制下将所述输入信号传送到所述第一上拉节点；上拉控制子电路，其控制端接收第一时钟信号，第一端电连接所述第一上拉节点，第二端电连接第二上拉节点，所述上拉控制子电路被配置为在第一时钟信号的控制下将第一上拉节点与第二上拉节点电连通；以及输出子电路，其第一控制端电连接所述第二上拉节点，第一端接收第一恒定电压信号，第二端电连接所述第一上拉节点，输出端用于输出输出信号，所述输出子电路被配置为在第二上拉节点的电压的控制下将所述第一恒定电压信号传送到所述输出端，以作为所述输出信号输出。
在一些实施例中，所述移位寄存器单元还包括：复位子电路，其控制端接收复位控制信号，第一端接收第二恒定电压信号，第二端电连接所述第二上拉节点，所述复位子电路被配置为在所述复位控制信号的控制下使用所述第二恒定电压信号对所述第二上拉节点进行复位。
在一些实施例中，所述输出子电路还包括第二控制端和第三端，其中，所述第二控制端电连接下拉节点，所述第三端接收第二恒定电压信号。
在一些实施例中，所述移位寄存器单元还包括：下拉控制子电路，其第一控制端接收第二时钟信号，第二控制端电连接所述第二上拉节点，第一输入端接收所述第一恒定电压信号，第二输入端接收所述第二恒定电压信号，输出端电连接所述下拉节点，所述下拉控制子电路被配置为在所述第二时钟信号和所述第二上拉节点的电压的控制下将第一恒定电压信号或第二恒定电压信号传送到所述下拉节点。
在一些实施例中，所述输入子电路包括第一晶体管。所述第一晶体管的栅极电连接所述输入子电路的控制端，第一极电连接所述输入子电路的输入端，第二极电连接所述输入子电路的输出端。
在一些实施例中，所述输入控制信号是第二时钟信号。
在一些实施例中，所述输入控制信号是所述输入信号。
在一些实施例中，所述上拉控制子电路包括第二晶体管。所述第二晶体管的栅极电连接所述上拉控制子电路的控制端，第一极电连接所述上拉控制子电路的第一端，第二极电连接所述上拉控制子电路的第二端。
在一些实施例中，所述输出子电路包括第三晶体管、第四晶体管和第一电容器。所述第三晶体管的栅极电连接所述输出子电路的第一控制端，第一极电连接所述输出子电路的第一端，第二极电连接所述输出子电路的输出端。所述第四晶体管的栅极电连接所述输出子电路的第二控制端，第一极电连接所述输出子电路的第三端，第二极电连接所述输出子电路的输出端。所述第一电容器的一端电连接所述输出子电路的第二端，另一端电连接所述输出子电路的输出端。
在一些实施例中，所述输出子电路还包括第二电容器。所述第二电容器的一端电连接所述输出子电路的第二控制端，另一端电连接所述输出子电路的第三端。
在一些实施例中，所述下拉控制子电路包括第五晶体管和第六晶体管。所述第五晶体管的栅极电连接所述下拉控制子电路的第一控制端，第一极电连接所述下拉控制子电路的第一输入端，第二极电连接所述下拉控制子电路的输出端。所述第六晶体管的栅极电连接所述下拉控制子电路的第二控制端，第一极电连接所述下拉控制子电路的第二输入端，第二极电连接所述下拉控制子电路的输出端。
在一些实施例中，所述复位子电路包括第七晶体管。所述第七晶体管的栅极电连接所述复位子电路的控制端，第一极电连接所述复位子电路的第一端，第二极电连接所述复位子电路的第二端。
在一些实施例中，所述复位控制信号是第二时钟信号。
在一些实施例中，所述复位控制信号是来自另一移位寄存器单元的输出信号。
在一些实施例中，所述复位子电路还包括第三端和第八晶体管。所述第三端电连接所述第一上拉节点。所述第八晶体管的栅极电连接所述复位子电路的控制端，第一极电连接所述复位子电路的第一端，第二极电连接所述复位子电路的第三端。
根据本公开的另一方面，提供了一种栅极驱动电路。所述栅极驱动电路包括多个级联的根据上述任一实施例所述的移位寄存器单元。除第一级移位寄存器单元之外，每一级移位寄存器单元接收上一级移位寄存器单元的输出信号，作为本级的输入信号，并且第一级移位寄存器单元接收帧起始信号，作为输入信号。
在一些实施例中，除最后一级移位寄存器单元之外，每一级移位寄存器单元接收来自下一级的输出信号，作为本级的复位控制信号，最后一级移位寄存器单元接收帧起始信号，作为复位控制信号。备选地，每一级移位寄存器单元接收第二时钟信号，作为复位控制信号。
根据本公开的又一方面，提供了一种根据上述任一实施例所述的移位寄存器单元的驱动方法。所述驱动方法包括：在输入时段，在输入控制信号的控制下通过所述输入子电路将所述第一上拉节点充电至第一有效电平，并使第二上拉节点保持在无效电平；在输出时段，在第一时钟信号的控制下，将第一上拉节点和第二上拉节点充电至第二有效电平，并使得第一恒定电压信号传送到所述输出子电路的输出端，以作为输出信号输出；以及在复位时段，在复位控制信号的控制下，通过第二恒定电压信号将第二上拉节点复位为无效电平。
在一些实施例中，在所述复位时段，还通过所述复位控制信号或所述输入控制信号将所述第一上拉节点复位为无效电平。
根据本公开的又一方面，提供了一种显示设备。所述显示设备包括根据上述任一实施例所述的栅极驱动电路。
附图说明
为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，图中：
图1示出了根据相关技术的移位寄存器单元的示意方框图。
图2示出了根据本公开实施例的移位寄存器单元的结构框图。
图3示出了根据本公开另一实施例的移位寄存器单元的结构框图。
图4示出了图3的移位寄存器单元的根据本公开的一个实施例的更为详细的结构。
图5示出了图4中的移位寄存器单元的信号时序图。
图6示出了图3的移位寄存器单元的根据本公开的另一实施例的更为详细的结构。
图7示出了图6中的移位寄存器单元的信号时序图。
图8A示出了根据本公开实施例的栅极驱动电路的级联示意图。
图8B示出了根据本公开另一实施例的栅极驱动电路的级联示意图。
图9示出了根据本公开实施例的移位寄存器单元的驱动方法的流程图。
图10示出了根据本公开实施例的显示设备的示意方框图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部。基于所描述的本公开实施例，本领域普通技术人员在无需创造性劳动的前提下获得的所有其他实施例都属于本公开保护的范围。应注意，贯穿附图，相同的元素由相同或相近的附图标记来表示。在以下描述中，一些具体实施例仅用于描述目的，而不应该理解为对本公开有任何限制，而只是本公开实施例的示例。在可能导致对本公开的理解造成混淆时，将省略常规结构或构造。应注意，图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。
除非另外定义，本公开实施例使用的技术术语或科学术语应当是本领域技术人员所理解的通常意义。本公开实施例中使用的“第一”、“第二”以及类似词语并不表示任何顺序、数量或重要性，而只是用于区分不同的组成部分。
此外，在本公开实施例的描述中，术语“连接”或“电连接”可以是指两个组件直接连接或电连接，也可以是指两个组件之间经由一个或多个其他组件连接或电连接。此外，这两个组件可以通过有线或无线方式连接或电连接。在下文中，当提及“A与B连接”时包括“A与B电连接”的情形，还包括“A与B通过其他方式连接”的情形。
本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。根据在电路中的作用，本公开实施例使用的晶体管主要为开关晶体管。由于这里采用的薄膜晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本公开实施例中，将源极和漏极中的一个称为第一极，将源极和漏极中的另一个称为第二极。在以下示例中以P型薄膜晶体管作为示例进行描述。类似地，在其他实施例中，也可以以N型薄膜晶体管来实现本公开的技术方案。本领域技术人员能够理解的是，通过将输入信号、复位信号、时钟信号和恒定电压信号反相(和/或进行其他适应性修改)，同样能够实现本公开的技术方案。
此外，在本公开实施例的描述中，术语“有效电平”和“无效电平”分别是使相关晶体管导通和截止的电平。在本公开中，“第一有效电平”和“第二有效电平”仅用于区分两个有效电平的幅值不同。在下文中，由于采用P型薄膜晶体管作为示例，因此“有效电平”为低电平，“无效电平”为高电平。
相应地，在下文中，用于提供有效驱动电平的“第一恒定电压信号”被示为低电平信号vgl，用于提供无效驱动电平的“第二恒定电压信号”被示为高电平信号vgh。
在下文中，为了便于说明，用大写字母来表示用来接收或发送信号的信号线或信号端，用小写字母来标识相应的信号线或信号端所接收或发送的信号。例如，CON表示用来提供第一控制信号的第一控制信号线，而con则表示第一控制信号。
以下参考附图对本公开进行具体描述。
图1示出了根据相关技术的移位寄存器单元的示意方框图。
如图1所示，移位寄存器单元包括通过单个方框集成示出的输入模块及控制模块(参见左侧实线框)以及单独示出的输出模块(参见右侧虚线框)。具体地，输出模块包括两个控制晶体管(P型)Tm和Tn，二者分别用于控制来自高电平信号端VGH(提供无效电平)和时钟信号端CK(提供有效电平)的信号向输出端OUT输出，而控制信号均来自左侧的控制模块。针对图1中的移位寄存器单元，在某个时刻存在Tm导通但Tn截止的情况，此时OUT输出的高电平具有时钟信号的高电平振幅，例如为vgh_1，在另一时刻又存在Tm和Tn同时导通的情况，此时OUT输出的高电平等于vgh的信号和CK的信号的高电平振幅和值的有效值。若二者高电平振幅误差较大，则OUT输出的高电平介于二者之间，例如为vgh_2。可见，当通过时钟信号来提供在OUT端输出的有效输出电平时，OUT输出的信号不同时刻完整输出波形的vgh值有偏差和波动，这使得GOA电路的可靠性降低。
图2示出了根据本公开实施例的移位寄存器单元100的结构框图。
从图2可见，移位寄存器单元100包括输入子电路110、上拉控制子电路120和输出子电路130。本领域技术人员可以理解，可以省略这些子电路中的一个或多个，或者新增其它子电路，或者对各个子电路进行修改，或者前述各项的任意组合，这些都落入本公开的保护范围内。
输入子电路110具有控制端、输入端和输出端。控制端连接输入控制信号线CON，以接收输入控制信号con；输入端连接输入信号线IN，以接收输入信号in；输出端连接第一上拉节点N1。输入子电路110被配置为在输入控制信号con的控制下将输入信号in传送到第一上拉节点N1。
上拉控制子电路120具有控制端、第一端和第二端。控制端连接第一时钟信号线CLK1，以接收第一时钟信号clk1；第一端连接第一上拉节点N1；第二端连接第二上拉节点N2。上拉控制子电路120被配置为在第一时钟信号clk1的控制下将第一上拉节点N1与第二上拉节点N2电连通。例如，当第一时钟信号clk1控制上拉控制子电路120导通时，第一上拉节点N1与第二上拉节点N2电连通。
输出子电路130具有第一控制端、第一端、第二端和输出端。第一控制端连接第二上拉节点N2；第一端连接第一恒定电压信号线VGL，以接收第一恒定电压信号vgl；第二端电连接第一上拉节点N1；输出端连接整个移位寄存器100的信号输出端OUT，以输出输出信号out。输出子电路130被配置为在第二上拉节点N2的电压的控制下将第一恒定电压信号vgl传送到信号输出端OUT，以作为输出信号out输出。
在图2所示的实施例中，通过上拉控制子电路120的引入，实现了通过恒定电压信号vgl而不是时钟信号来提供期望的有效输出电平，避免了现有技术中可能出现的输出不稳定的情况发生。
图3示出了根据本公开另一实施例的移位寄存器单元200的结构框图。
从图3可见，移位寄存器单元200包括输入子电路210、上拉控制子电路220、输出子电路230、复位子电路240和下拉控制子电路250。本领域技术人员可以理解，可以省略这些子电路中的一个或多个，或者新增其它子电路，或者对各个子电路进行修改，或者前述各项的任意组合，这些都落入本公开的保护范围内。
图3中的移位寄存器单元200的输入子电路210、上拉控制子电路220和输出子电路230可以实现为图2中的移位寄存器单元100的输入子电路110、上拉控制子电路120和输出子电路130，对这些子电路的描述在此不再重复。
在以上结构的基础上，输出子电路230还可以具有第二控制端和第三端。第二控制端连接下拉节点N3；第三端连接第二恒定电压信号线VGH，以接收第二恒定电压信号vgh。
复位子电路240具有控制端、第一端和第二端。控制端连接复位控制信号线RESET，以接收复位控制信号reset；第一端连接第二恒定电压信号线VGH，以接收第二恒定电压信号vgh；第二端连接第二上拉节点N2。复位子电路240被配置为在复位控制信号reset的控制下使用第二恒定电压信号vgh对第二上拉节点N2进行复位。
在一些实施例中，复位子电路240还可包括第三端。第三端连接第一上拉节点N1。从而，复位子电路240还被配置为在复位控制信号reset的控制下使用第二恒定电压信号vgh对第一上拉节点N1进行复位。
下拉控制子电路250具有第一控制端、第二控制端、第一输入端、第二输入端和输出端。第一控制端连接第二时钟信号线CLK2，以接收第二时钟信号clk2；第二控制端连接第二上拉节点N2；第一输入端连接第一恒定电压信号线VGL，以接收第一恒定电压信号vgl；第二输入端连接第二恒定电压信号线VGH，以接收第二恒定电压信号vgh；输出端电连接下拉节点N3。下拉控制子电路250被配置为在第二时钟信号clk2和第二上拉节点N2的电压的控制下将第一恒定电压信号vgl或第二恒定电压信号vgh传送到下拉节点N3。
在图3所示的实施例中，通过上拉控制子电路220的引入，实现了通过恒定电压信号vgl和vgh来提供期望的输出电平，避免了现有技术中可能出现的输出不稳定的情况发生。
图4示出了图3的移位寄存器单元200的根据本公开的一个实施例的更为详细的结构。
如图4所示，输入子电路210包括第一晶体管T1。第一晶体管T1的栅极连接输入子电路210的控制端，第一极连接输入子电路210的输入端，第二极连接输入子电路210的输出端。从而，第一晶体管T1在输入控制信号con的控制下导通或截止，并且在导通的情况下(con具有低电平)，将输入信号in输入到第一上拉节点N1。
在本实施例中，输入控制信号con可以通过第二时钟信号clk2来实现。
上拉控制子电路220包括第二晶体管T2。第二晶体管T2的栅极连接上拉控制子电路220的控制端，第一极连接上拉控制子电路220的第一端，第二极连接上拉控制子电路220的第二端。从而，第二晶体管T2在第一时钟信号clk1的控制下导通或截止。在导通的情况下，第二晶体管T2将第一上拉节点N1与第二上拉节点N2电连通。在截止的情况下，第二晶体管T2将第一上拉节点N1与第二上拉节点N2电隔离。
输出子电路230包括第三晶体管T3、第四晶体管T4和第一电容器C1。第三晶体管T3的栅极连接输出子电路230的第一控制端，第一极连接输出子电路230的第一端，第二极连接输出子电路230的输出端。从而，第三晶体管T3在第二上拉节点N2的电压的控制下导通或截止。在导通的情况下，第三晶体管T3将第一恒定电压信号vgl传送到信号输出端OUT。
第四晶体管T4的栅极连接输出子电路230的第二控制端，第一极连接输出子电路230的第三端，第二极连接输出子电路230的输出端。从而，第四晶体管T4在下拉节点N3的电压的控制下导通或截止。在导通的情况下，第四晶体管T4将第二恒定电压信号vgh传送到信号输出端OUT。
作为结果，信号输出端OUT将通过输出子电路230获得的信号作为输出信号out输出。
第一电容器C1的一端连接输出子电路230的第二端，另一端连接输出子电路230的输出端。第一电容器C1用于维持第一上拉节点N1与输出端之间的电压差，并使得在上拉控制子电路220导通的情况下能够形成使第三晶体管T3导通的栅源电压，从而在一定时段内维持稳定的有效电平输出。
图4中还示出了输出子电路230包括第二电容器C2。应该理解的是，在其他实施例中，可以不具有该第二电容器C2，因此，图3中通过虚线示出了C2及其与电路的连接关系。
第二电容器C2的一端可以连接输出子电路230的第二控制端(即，连接下拉节点N3)，另一端可以连接输出子电路230的第三端。从而，第二电容器C2可以用于在某些阶段维持下拉节点N3与第二恒定电压信号线VGH之间的电压差。
下拉控制子电路250包括第五晶体管T5和第六晶体管T6。第五晶体管T5的栅极连接下拉控制子电路250的第一控制端，第一极连接下拉控制子电路250的第一输入端，第二极连接下拉控制子电路250的输出端。从而，第五晶体管T5在第二时钟信号clk2的控制下导通或截止。在导通的情况下，第五晶体管T5将第一恒定电压信号vgl传送到下拉节点N3。
第六晶体管T6的栅极连接下拉控制子电路250的第二控制端，第一极连接下拉控制子电路250的第二输入端，第二极连接下拉控制子电路250的输出端。从而，第六晶体管T6在第二上拉节点N2的电压的控制下导通或截止。在导通的情况下，第六晶体管T6将第二恒定电压信号vgh传送到下拉节点N3。
通过控制第五晶体管T5和第六晶体管T6的导通或截止，可以向下拉节点N3提供有效或无效电平，进而控制第二恒定电压信号vgh向信号输出端OUT的传送。
复位子电路240包括第七晶体管T7。第七晶体管T7的栅极连接复位子电路240的控制端，第一极连接复位子电路240的第一端，第二极连接复位子电路240的第二端。从而，第七晶体管T7在复位控制信号reset的控制下导通或截止。在导通的情况下，第七晶体管T7将第二恒定电压信号vgh传送到第二上拉节点N2，以对第二上拉节点进行复位。
在本实施例中，复位控制信号reset通过第二时钟信号clk2来提供。
图5示出了图4中的移位寄存器单元200的信号时序图。以下结合图5对图4中的移位寄存器单元200的操作进行说明。其中，示例性地通过第二时钟信号clk2来实现输入控制信号con和复位控制信号reset。
首先，在t1时段之前，由于上一帧中的复位操作，第一上拉节点N1和第二上拉节点N2都被vgh复位，处于高电平。下拉节点N3也已经在clk2具有低电平时被vgl拉至低电平。
在t1时段中，输入信号in变为低电平，第一时钟信号clk1处于高电平，第二时钟信号clk2(进而输入控制信号con和复位控制信号reset)处于低电平。因此，第一晶体管T1、第五晶体管T5和第七晶体管T7导通，第二晶体管T2截止。N1点变为低电平，N2点仍处于高电平，N3点仍处于低电平。从而，第三晶体管T3、第六晶体管T6保持截止，第四晶体管T4保持导通。此时，输出到信号输出端OUT的是来自第二恒定电压信号线VGH的高电平vgh。t1时段也可称为“输入时段”。
在t2时段内，输入信号in的输入结束，变为高电平，第一时钟信号clk1处于低电平，第二时钟信号clk2(进而输入控制信号con和复位控制信号reset)处于高电平。因此，第一晶体管T1、第五晶体管T5和第七晶体管T7截止，第二晶体管T2导通。由于电容C1的存在，N1点的电压不会发生突变，仍保持低电平。在T2导通的情况下，N1点与N2点连通，N2也变为低电平。从而，第三晶体管T3和第六晶体管T6导通。在第三晶体管T3导通的情况下，vgl传送到信号输出端OUT，由于电容C1的自举效应，电容C1两端的压差保持不变，从而N1点的电压以及N2点的电压逐渐降低，直到维持为如图5所示的比低电平vgl更低的低电平。在第六晶体管T6导通的情况下，vgh传送到N3点，使得N3点充电为高电平。进而，第四晶体管T4截止。此时，输出到信号输出端OUT的只是来自第一恒定电压信号线VGL的低电平vgl。t2时段也可称为“输出时段”。
在t3时段内，输入信号in保持为高电平，第一时钟信号clk1处于高电平，第二时钟信号clk2(进而输入控制信号con和复位控制信号reset)处于低电平。因此，第一晶体管T1、第五晶体管T5和第七晶体管T7导通，第二晶体管T2截止。N1点被高电平的输入信号in充电为高电平。N2点被高电平的vgh充电为高电平。N3点被低电平的vgl拉至低电平。从而，在N2点充电至高电平的情况下，第三晶体管T3、第六晶体管T6截止。Vgl不再输入到信号输出端OUT。在N3点处的低电平的作用下，第四晶体管T4导通，使得vgh能够传送到信号输出端OUT。此时，输出到信号输出端OUT的是来自第二恒定电压信号线VGH的高电平vgh。T3时段也可称为“复位时段”。
在t3时段之后，由于在同一帧中不再输入具有低电平的输入信号in，N1、N2和N3处的电平将不再发生变化。从而，信号输出端OUT的输出将保持高电平。
图6示出了图3的移位寄存器单元200的根据本公开的另一实施例的更为详细的结构。
如图6所示，输入子电路210中的输入控制端与输入端为同一端。具体地，输入子电路210包括第一晶体管T1。第一晶体管T1的栅极和第一极共同连接输入子电路210输入端，第二极连接输入子电路210的输出端。从而，第一晶体管T1在输入信号in的控制下导通或截止，并且在导通的情况下(in具有低电平)，将输入信号in输入到第一上拉节点N1。
上拉控制子电路220包括第二晶体管T2。第二晶体管T2的栅极连接上拉控制子电路220的控制端，第一极连接上拉控制子电路220的第一端，第二极连接上拉控制子电路220的第二端。从而，第二晶体管T2在第一时钟信号clkl的控制下导通或截止。在导通的情况下，第二晶体管T2将第一上拉节点N1与第二上拉节点N2电连通。在截止的情况下，第二晶体管T2将第一上拉节点N1与第二上拉节点N2电隔离。
输出子电路230包括第三晶体管T3、第四晶体管T4和第一电容器C1。第三晶体管T3的栅极连接输出子电路230的第一控制端，第一极连接输出子电路230的第一端，第二极连接输出子电路230的输出端。从而，第三晶体管T3在第二上拉节点N2的电压的控制下导通或截止。在导通的情况下，第三晶体管T3将第一恒定电压信号vgl传送到信号输出端OUT。
第四晶体管T4的栅极连接输出子电路230的第二控制端，第一极连接输出子电路230的第三端，第二极连接输出子电路230的输出端。从而，第四晶体管T4在下拉节点N3的电压的控制下导通或截止。在导通的情况下，第四晶体管T4将第二恒定电压信号vgh传送到信号输出端OUT。
作为结果，信号输出端OUT将通过输出子电路230获得的信号作为输出信号out输出。
第一电容器C1的一端连接输出子电路230的第二端，另一端连接输出子电路230的输出端。第一电容器C1用于维持第一上拉节点N1与输出端之间的电压差，并使得在上拉控制子电路220导通的情况下能够形成使第三晶体管T3导通的栅源电压，从而在一定时段内维持稳定的有效电平输出。
图6中还示出了输出子电路230包括第二电容器C2。应该理解的是，在其他实施例中，可以不具有该第二电容器C2，因此，图3中通过虚线示出了C2及其与电路的连接关系。
第二电容器C2的一端可以连接输出子电路230的第二控制端(即，连接下拉节点N3)，另一端可以连接输出子电路230的第三端。从而，第二电容器C2可以用于在某些阶段维持下拉节点N3与第二恒定电压信号线VGH之间的电压差。
下拉控制子电路250包括第五晶体管T5和第六晶体管T6。第五晶体管T5的栅极连接下拉控制子电路250的第一控制端，第一极连接下拉控制子电路250的第一输入端，第二极连接下拉控制子电路250的输出端。从而，第五晶体管T5在第二时钟信号clk2的控制下导通或截止。在导通的情况下，第五晶体管T5将第一恒定电压信号vgl传送到下拉节点N3。
第六晶体管T6的栅极连接下拉控制子电路250的第二控制端，第一极连接下拉控制子电路250的第二输入端，第二极连接下拉控制子电路250的输出端。从而，第六晶体管T6在第二上拉节点N2的电压的控制下导通或截止。在导通的情况下，第六晶体管T6将第二恒定电压信号vgh传送到下拉节点N3。
通过控制第五晶体管T5和第六晶体管T6的导通或截止，可以向下拉节点N3提供有效或无效电平，进而控制第二恒定电压信号vgh向信号输出端OUT的传送。
复位子电路240包括第七晶体管T7和第八晶体管T8。第七晶体管T7的栅极连接复位子电路240的控制端，第一极连接复位子电路240的第一端，第二极连接复位子电路240的第二端。从而，第七晶体管T7在复位控制信号reset的控制下导通或截止。在导通的情况下，第七晶体管T7将第二恒定电压信号vgh传送到第二上拉节点N2，以对第二上拉节点进行复位。
第八晶体管T8的栅极连接复位子电路240的控制端，第一极连接复位子电路240的第一端，第二极连接复位子电路240的第三端。从而，第八晶体管T8在复位控制信号reset的控制下导通或截止。在导通的情况下，第八晶体管T8将第二恒定电压信号vgh传送到第一上拉节点N1，以对第一上拉节点进行复位。
在本实施例中，复位控制信号reset通过在栅极驱动电路中位于移位寄存器单元200的下一级的移位寄存器的输出信号out来提供。从而，reset比本级的输入信号in落后一个时钟周期。栅极驱动电路的结构可以是下文中根据图8B所述的栅极驱动电路。本领域技术人员能够理解，能够适用的栅极驱动电路不限于此。
图7示出了图6中的移位寄存器单元200的信号时序图。以下结合图7对图6中的移位寄存器单元200的操作进行说明。
首先，在t1时段之前，由于上一帧中的复位操作，第一上拉节点N1和第二上拉节点N2都被vgh复位，处于高电平。下拉节点N3也已经在clk2具有低电平时被vgl拉至低电平。
在t1时段中，输入信号in变为低电平，第一时钟信号clk1处于高电平，第二时钟信号clk2处于低电平，复位控制信号reset处于高电平。因此，第一晶体管T1、第五晶体管T5导通，第二晶体管T2、第七晶体管T7和第八晶体管T8截止。N1点变为低电平，N2点仍处于高电平，N3点仍处于低电平。从而，第三晶体管T3、第六晶体管T6保持截止，第四晶体管T4保持导通。此时，输出到信号输出端OUT的是来自第二恒定电压信号线VGH的高电平vgh。t1时段也可称为“输入时段”。
在t2时段内，输入信号in的输入结束，变为高电平，第一时钟信号clk1处于低电平，第二时钟信号clk2处于高电平，复位控制信号reset仍处于高电平。因此，第一晶体管T1、第五晶体管T5、第七晶体管T7和第八晶体管T8截止，第二晶体管T2导通。由于电容C1的存在，N1点的电压不会发生突变，仍保持低电平。在T2导通的情况下，N1点与N2点连通，N2也变为低电平。从而，第三晶体管T3和第六晶体管T6导通。在第三晶体管T3导通的情况下，vgl传送到信号输出端OUT，由于电容C1的自举效应，电容C1两端的压差保持不变，从而N1点的电压以及N2点的电压逐渐降低，直到维持为如图7所示的比低电平vgl更低的低电平。在第六晶体管T6导通的情况下，vgh传送到N3点，使得N3点充电为高电平。进而，第四晶体管T4截止。此时，输出到信号输出端OUT的只是来自第一恒定电压信号线VGL的低电平vgl。t2时段也可称为“输出时段”。
在t3时段内，输入信号in保持为高电平，第一时钟信号clk1处于高电平，第二时钟信号clk2处于低电平，复位控制信号reset变为低电平。因此，第五晶体管T5、第七晶体管T7和第八晶体管T8导通，第一晶体管T1和第二晶体管T2截止。N1点和N2点都被高电平的vgh复位为高电平。N3点被低电平的vgl拉至低电平。从而，在N2点变为高电平的情况下，第三晶体管T3、第六晶体管T6截止。vgl不再输入到信号输出端OUT。在N3点处的低电平的作用下，第四晶体管T4导通，使得vgh能够传送到信号输出端OUT。此时，输出到信号输出端OUT的是来自第二恒定电压信号线VGH的高电平vgh。T3时段也可称为“复位时段”。
在t3时段之后，由于在同一帧中不再输入具有低电平的输入信号in，N1、N2和N3处的电平将不再发生变化。从而，信号输出端OUT的输出将保持高电平。
图8A示出了根据本公开实施例的栅极驱动电路的级联示意图。如图8A所示，栅极驱动电路包括多个级联的移位寄存器单元(例如，根据图4所示的移位寄存器单元)。其中，除第一级移位寄存器单元之外，每一级移位寄存器单元接收上一级移位寄存器单元的输出信号out，作为本级的输入信号in，并且第一级移位寄存器单元接收帧起始信号STV，作为输入信号in。此外，每一级移位寄存器单元接收相同的时钟信号clk1和clk2以及相同的恒定电压信号vgh和vgl。
图8B示出了根据本公开另一实施例的栅极驱动电路的级联示意图。如图8B所示，栅极驱动电路包括多个级联的移位寄存器单元(例如，根据图6所示的移位寄存器单元)。其中，除第一级移位寄存器单元之外，每一级移位寄存器单元接收上一级移位寄存器单元的输出信号out，作为本级的输入信号in，并且第一级移位寄存器单元接收帧起始信号STV，作为输入信号in。此外，每一级移位寄存器单元接收相同的时钟信号clk1和clk2以及相同的恒定电压信号vgh和vgl。
在图8B中，除最后一级移位寄存器单元之外，每一级移位寄存器单元接收来自下一级的输出信号out，作为本级的复位控制信号reset，最后一级移位寄存器单元接收帧起始信号STV，作为复位控制信号reset。
图9示出了根据本公开实施例的移位寄存器单元的驱动方法900的流程图。所述驱动方法900可以用于驱动根据图2、图3、图4或图6所示的移位寄存器单元。
如图9所示，在步骤S910中，在输入时段，在输入控制信号的控制下通过输入子电路将第一上拉节点充电至第一有效电平，并使第二上拉节点保持在无效电平。
在步骤S920中，在输出时段，在第一时钟信号的控制下，将第一上拉节点和第二上拉节点充电至第二有效电平，并使得第一恒定电压信号传送到输出子电路的输出端(即移位寄存器单元的信号输出端)，以作为输出信号输出。
在步骤S930中，在复位时段，在复位控制信号的控制下，通过第二恒定电压信号将第二上拉节点复位为无效电平。
在一些实施例中，在复位时段，还通过复位控制信号将第一上拉节点复位为无效电平。
在另一些实施例中，在复位时段，还通过输入控制信号将第一上拉节点复位为无效电平。
上文中结合图4和图6对所述方法900在不同实施例中的驱动过程进行了描述，在此不再赘述。应理解的是，上文的对应描述在此同样适用。
图10示出了根据本公开实施例的显示设备的示意方框图。如图10所示，显示设备1000包括栅极驱动电路1010。所述栅极驱动电路1010可以通过根据本公开任一实施例的栅极驱动电路来实现。根据本公开实施例的显示设备1000可以是电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上的详细描述通过使用示意图、流程图和/或示例，已经阐述了众多实施例。在这种示意图、流程图和/或示例包含一个或多个功能和/或操作的情况下，本领域技术人员应理解，这种示意图、流程图或示例中的每一功能和/或操作可以通过各种结构、硬件、软件、固件或实质上它们的任意组合来单独和/或共同实现。
虽然已参照几个典型实施例描述了本公开，但应当理解，所用的术语是说明和示例性、而非限制性的术语。由于本公开能够以多种形式具体实施而不脱离公开的精神或实质，所以应当理解，上述实施例不限于任何前述的细节，而应在随附权利要求所限定的精神和范围内广泛地解释，因此落入权利要求或其等效范围内的全部变化和改型都应为随附权利要求所涵盖。

Claims (19)

1.一种移位寄存器单元，包括：
输入子电路，其控制端接收输入控制信号，输入端接收输入信号，输出端电连接第一上拉节点，所述输入子电路被配置为在所述输入控制信号的控制下将所述输入信号传送到所述第一上拉节点；
上拉控制子电路，其控制端接收第一时钟信号，第一端电连接所述第一上拉节点，第二端电连接第二上拉节点，所述上拉控制子电路被配置为在第一时钟信号的控制下将第一上拉节点与第二上拉节点电连通；
输出子电路，其第一控制端电连接所述第二上拉节点，第一端接收第一恒定电压信号，第二端电连接所述第一上拉节点，输出端用于输出输出信号，所述输出子电路被配置为在第二上拉节点的电压的控制下将所述第一恒定电压信号传送到所述输出端，以作为所述输出信号输出；以及
下拉控制子电路，其第一控制端接收第二时钟信号，第二控制端电连接所述第二上拉节点，第一输入端接收所述第一恒定电压信号，第二输入端接收第二恒定电压信号，输出端电连接下拉节点，所述下拉控制子电路被配置为在所述第二时钟信号和所述第二上拉节点的电压的控制下将第一恒定电压信号或第二恒定电压信号传送到所述下拉节点。
2.根据权利要求1所述的移位寄存器单元，还包括：
复位子电路，其控制端接收复位控制信号，第一端接收第二恒定电压信号，第二端电连接所述第二上拉节点，所述复位子电路被配置为在所述复位控制信号的控制下使用所述第二恒定电压信号对所述第二上拉节点进行复位。
3.根据权利要求2所述的移位寄存器单元，其中，所述输出子电路还包括第二控制端和第三端，其中，所述第二控制端电连接下拉节点，所述第三端接收第二恒定电压信号。
4.根据权利要求1所述的移位寄存器单元，其中，所述输入子电路包括第一晶体管，
所述第一晶体管的栅极电连接所述输入子电路的控制端，第一极电连接所述输入子电路的输入端，第二极电连接所述输入子电路的输出端。
5.根据权利要求4所述的移位寄存器单元，其中，所述输入控制信号是第二时钟信号。
6.根据权利要求4所述的移位寄存器单元，其中，所述输入控制信号是所述输入信号。
7.根据权利要求1所述的移位寄存器单元，其中，所述上拉控制子电路包括第二晶体管，
所述第二晶体管的栅极电连接所述上拉控制子电路的控制端，第一极电连接所述上拉控制子电路的第一端，第二极电连接所述上拉控制子电路的第二端。
8.根据权利要求1所述的移位寄存器单元，其中，所述输出子电路包括第三晶体管、第四晶体管和第一电容器，
所述第三晶体管的栅极电连接所述输出子电路的第一控制端，第一极电连接所述输出子电路的第一端，第二极电连接所述输出子电路的输出端，
所述第四晶体管的栅极电连接所述输出子电路的第二控制端，第一极电连接所述输出子电路的第三端，第二极电连接所述输出子电路的输出端，
所述第一电容器的一端电连接所述输出子电路的第二端，另一端电连接所述输出子电路的输出端。
9.根据权利要求8所述的移位寄存器单元，其中，所述输出子电路还包括第二电容器，
所述第二电容器的一端电连接所述输出子电路的第二控制端，另一端电连接所述输出子电路的第三端。
10.根据权利要求1所述的移位寄存器单元，其中，所述下拉控制子电路包括第五晶体管和第六晶体管，
所述第五晶体管的栅极电连接所述下拉控制子电路的第一控制端，第一极电连接所述下拉控制子电路的第一输入端，第二极电连接所述下拉控制子电路的输出端，
所述第六晶体管的栅极电连接所述下拉控制子电路的第二控制端，第一极电连接所述下拉控制子电路的第二输入端，第二极电连接所述下拉控制子电路的输出端。
11.根据权利要求2所述的移位寄存器单元，其中，所述复位子电路包括第七晶体管，
所述第七晶体管的栅极电连接所述复位子电路的控制端，第一极电连接所述复位子电路的第一端，第二极电连接所述复位子电路的第二端。
12.根据权利要求11所述的移位寄存器单元，其中，所述复位控制信号是第二时钟信号。
13.根据权利要求11所述的移位寄存器单元，其中，所述复位控制信号是来自另一移位寄存器单元的输出信号。
14.根据权利要求13所述的移位寄存器单元，其中，所述复位子电路还包括第三端和第八晶体管，
所述第三端电连接所述第一上拉节点，
所述第八晶体管的栅极电连接所述复位子电路的控制端，第一极电连接所述复位子电路的第一端，第二极电连接所述复位子电路的第三端。
15.一种栅极驱动电路，包括多个级联的根据权利要求1-14中的任一项所述的移位寄存器单元，其中，除第一级移位寄存器单元之外，每一级移位寄存器单元接收上一级移位寄存器单元的输出信号，作为本级的输入信号，并且第一级移位寄存器单元接收帧起始信号，作为输入信号。
16.根据权利要求15所述的栅极驱动电路，其中，
除最后一级移位寄存器单元之外，每一级移位寄存器单元接收来自下一级的输出信号，作为本级的复位控制信号，最后一级移位寄存器单元接收帧起始信号，作为复位控制信号，或者
每一级移位寄存器单元接收第二时钟信号，作为复位控制信号。
17.一种根据权利要求1-14中的任一项所述的移位寄存器单元的驱动方法，包括：
在输入时段，在输入控制信号的控制下通过所述输入子电路将所述第一上拉节点充电至第一有效电平，并使第二上拉节点保持在无效电平；
在输出时段，在第一时钟信号的控制下，将第一上拉节点和第二上拉节点充电至第二有效电平，并使得第一恒定电压信号传送到所述输出子电路的输出端，以作为输出信号输出；以及
在复位时段，在复位控制信号的控制下，通过第二恒定电压信号将第二上拉节点复位为无效电平。
18.根据权利要求17所述的驱动方法，其中，在所述复位时段，还通过所述复位控制信号或所述输入控制信号将所述第一上拉节点复位为无效电平。
19.一种显示设备，包括根据权利要求15-16中的任一项所述的栅极驱动电路。
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