WO2020052343A1 - 移位寄存器单元及其驱动方法、栅极驱动电路和显示设备 - Google Patents

移位寄存器单元及其驱动方法、栅极驱动电路和显示设备 Download PDF

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    • G09G3/3266—Details of drivers for scan electrodes

Definitions

  • An output sub-circuit configured to receive a first constant voltage signal and transmit the first constant voltage signal to an output terminal of the shift register unit as an output signal under the control of the voltage of the second pull-down node Output.
  • the second control sub-circuit is configured to receive the first constant voltage signal, the second constant voltage signal, and the second clock signal, and control the second clock signal and the voltage of the second pull-down node to The first constant voltage signal or the second constant voltage signal is transmitted to a pull-up node of the shift register unit.
  • the shift register unit further includes:
  • the second control sub-circuit includes a fifth transistor and a sixth transistor, wherein,
  • the reset control signal is a second clock signal.
  • the reset sub-circuit further includes an eighth transistor, a gate of the eighth transistor is electrically connected to receive the reset control signal, and a first electrode of the eighth transistor is electrically connected to receive the second constant voltage Signal, the second pole of the eighth transistor is electrically connected to the first pull-down node.
  • a gate driving circuit including the above-mentioned shift register unit cascaded in N stages, wherein the n-th stage shift register unit receives an output of the n-1th stage shift register unit The signal is used as an input signal of the n-th stage shift register unit, where n and N are integers, N ⁇ 2, 2 ⁇ n ⁇ N.
  • At least one of the reset control signal or the input control signal is the second clock signal.
  • FIG. 5 illustrates a signal timing diagram of the shift register unit in FIG. 4.
  • FIG. 6 illustrates a circuit diagram of a shift register unit according to another embodiment of the present disclosure.
  • FIG. 8A illustrates a schematic block diagram of a gate driving circuit according to an embodiment of the present disclosure.
  • the input sub-circuit 110 may be connected to the input control signal terminal CON to receive the input control signal, connected to the input signal terminal IN to receive the input signal in, and connected to the first pull-down node N1.
  • the input sub-circuit 110 may transmit the input signal to the first pull-down node N1 under the control of the input control signal received at the input signal terminal IN.
  • the output sub-circuit 130 may be connected to the second pull-down node N2, connected to the first constant voltage signal terminal VGL to receive the first constant voltage signal, connected to the first pull-down node N1, and connected to the output terminal OUT of the shift register 100 to output an output signal. .
  • the output sub-circuit 130 may transmit the first constant voltage signal received at the first constant voltage signal terminal VGL to the signal output terminal OUT under the control of the voltage of the second pull-down node N2 to output as an output signal.
  • the second control sub-circuit 250 may be connected to the second clock signal terminal CLK2 to receive the second clock signal, connected to the second pull-down node N2, connected to the first constant voltage signal terminal VGL to receive the first constant voltage signal, and connected to the second constant voltage signal
  • the terminal VGH receives a second constant voltage signal and is connected to the pull-up node N3.
  • the second control sub-circuit 250 may control the first constant voltage signal at the first constant voltage signal terminal VGL or the first constant voltage signal at the second constant voltage signal terminal VGH under the control of the voltage of the second clock signal terminal CLK2 and the second pull-down node N2. Two constant voltage signals are transmitted to the pull-up node N3.
  • the output sub-circuit 230 includes a second capacitor C2.
  • the second capacitor C2 may not be provided. Therefore, C2 and its connection relationship with the circuit are shown by dashed lines in FIG. 3.
  • One end of the second capacitor C2 may be connected to the pull-up node N3, and the other end may be connected to the second constant voltage signal terminal VGH. Therefore, the second capacitor C2 can be used to maintain the voltage difference between the pull-up node N3 and the second constant voltage signal terminal VGH at some stages.
  • the pull-up node N3 can provide an active or inactive level, and then control the transmission of the second constant voltage signal to the output terminal OUT.
  • the output sub-circuit 230 includes a third transistor T3, a fourth transistor T4, and a first capacitor C1.
  • the gate of the third transistor T3 is connected to the second pull-down node N2, the first electrode is connected to the first constant voltage signal terminal VGL, and the second electrode is connected to the output terminal OUT. Therefore, the third transistor T3 is turned on or off under the control of the voltage of the second pull-down node N2. In the case of conducting, the third transistor T3 transmits the low level of the first constant voltage signal terminal VLG to the output terminal OUT to output as an output signal.
  • the first capacitor C1 is used to maintain a voltage difference between the first pull-down node N1 and the output terminal OUT, and to form a gate-source voltage for turning on the third transistor T3 when the first control sub-circuit 220 is on. To maintain a stable effective level output for a certain period of time.
  • the second control sub-circuit 250 includes a fifth transistor T5 and a sixth transistor T6.
  • the gate of the fifth transistor T5 is connected to the second clock signal terminal CLK2 to receive the second clock signal, the first electrode is connected to the second constant voltage signal terminal VGL, and the second electrode is connected to the output terminal OUT. Therefore, the fifth transistor T5 is turned on or off under the control of the second clock signal at the second clock signal terminal CLK2. In the case of conducting, the fifth transistor T5 transmits the low level of the first constant voltage signal terminal VGL to the pull-up node N3.
  • the pull-up node N3 can provide an active level (low level) or an inactive level (high level), thereby controlling the second constant voltage signal terminal VGH.
  • FIG. 8A illustrates a cascading schematic diagram of a gate driving circuit according to an embodiment of the present disclosure.
  • the gate driving circuit includes a plurality of cascaded shift register units (for example, according to the shift register unit shown in FIG. 4).
  • each stage of the shift register unit receives an output signal out of the previous-stage shift register unit as an input signal of the present stage, and the first-stage shift register unit receives The frame start signal STV is used as the input signal in.
  • each stage of the shift register unit receives clock signals clk1 and clk2 and constant voltage signals vgh and vgl. As shown in FIG.
  • FIG. 9 shows a flowchart of a driving method 900 of a shift register unit according to an embodiment of the present disclosure.
  • the driving method 900 may be used to drive a shift register unit according to FIG. 2, FIG. 3, FIG. 4, or FIG. 6.
  • step S920 during the output period, the first control sub-circuit electrically combines the first pull-down node and the second pull-down node under the control of the first clock signal, and the voltage of the second pull-down node causes the output sub-circuit to keep the first constant
  • the voltage signal is transmitted to the output terminal of the shift register unit to be output as an output signal.

Abstract

一种移位寄存器单元（100，200）及其驱动方法（900）、栅极驱动电路（1010）和显示设备（1000）。移位寄存器单元（100，200）包括：输入子电路（110，210），电连接移位寄存器单元（100，200）的第一下拉节点（N1），输入子电路（110，210）被配置为接收输入控制信号和输入信号（in1，in2，in3，…，inN），并在输入控制信号的控制下将输入信号（in1，in2，in3，…，inN）传送到第一下拉节点（N1）；第一控制子电路（120，220），电连接第一下拉节点（N1）和移位寄存器单元（100，200）的第二下拉节点（N2），第一控制子电路（120，220）被配置为接收第一时钟信号（clk1）并在第一时钟信号（clk1）的控制下将第一下拉节点（N1）与移位寄存器单元（100，200）的第二下拉节点（N2）电连通；以及输出子电路（130，230），电连接第二下拉节点（N2）、第一下拉节点（N1）和移位寄存器单元（100，200）的输出端（OUT），输出子电路（130，230）被配置为接收第一恒定电压信号（vgl）并在第二下拉节点（N2）的电压的控制下将第一恒定电压信号（vgl）传送到输出端（OUT），以作为输出信号（out1，out2，…，outN）输出。

Description

移位寄存器单元及其驱动方法、栅极驱动电路和显示设备
本申请要求于2018年9月11日提交的、申请号为201811056464.9的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本公开涉及显示技术领域，具体地涉及一种移位寄存器单元及其驱动方法、栅极驱动电路和显示设备。
背景技术
在基于薄膜晶体管(Thin Film Transistor，TFT)的显示技术中，例如在有机发光二极管(Organic Light Emitting Diode，OLED)显示器中，栅极驱动电路可以包括多个级联的移位寄存器单元，每个移位寄存器单元产生具有高电平和低电平的输出信号来驱动显示面板上的像素单元。通常，高电平与低电平中的至少一个是通过时钟信号来提供的，这在一些情况下可能会使得输出信号的电平不稳定。
发明内容
本公开提出了一种移位寄存器单元及其驱动方法、栅极驱动电路和显示设备。
根据本公开的一个方面，提供了一种移位寄存器单元，包括：
输入子电路，被配置为接收输入控制信号和输入信号，并在所述输入控制信号的控制下将所述输入信号传送到所述移位寄存器单元的第一下拉节点；
第一控制子电路，被配置为接收第一时钟信号并在所述第一时钟信号的控制下将所述第一下拉节点与所述移位寄存器单元的第二下拉节点电连通；以及
输出子电路，被配置为接收第一恒定电压信号并在所述第二下拉节点的电压的控制下将所述第一恒定电压信号传送到所述移位寄存器单元的输出端，以作为输出信号输出。
例如，所述移位寄存器单元还包括：
第二控制子电路，被配置为接收所述第一恒定电压信号、第二恒定电压信号和第二时钟信号，并在所述第二时钟信号和所述第二下拉节点的电压的控制下将所述第一 恒定电压信号或所述第二恒定电压信号传送到所述移位寄存器单元的上拉节点。
例如，所述输出子电路还被配置为接收所述第二恒定电压信号，并在所述上拉节点的电压的控制下将所述第二恒定电压信号传送到所述输出端，以作为输出信号输出。
例如，所述移位寄存器单元还包括：
复位子电路，被配置为接收复位控制信号和第二恒定电压信号，并在所述复位控制信号的控制下使用所述第二恒定电压信号对所述第二下拉节点进行复位。
例如，所述输入子电路包括第一晶体管，所述第一晶体管的栅极电连接为接收所述输入控制信号，所述第一晶体管的第一极电连接为接收所述输入信号，所述第一晶体管的第二极电连接所述第一下拉节点。
例如，所述输入控制信号是第二时钟信号。
例如，所述输入控制信号是所述输入信号。
例如，所述第一控制子电路包括第二晶体管，所述第二晶体管的栅极电连接为接收所述第一时钟信号，所述第二晶体管的第一极电连接所述第一下拉节点，所述第二晶体管的第二极电连接所述第二下拉节点。
例如，所述输出子电路包括第三晶体管、第四晶体管和第一电容器，其中，
所述第三晶体管的栅极电连接所述第二下拉节点，所述第三晶体管的第一极电连接为接收所述第一恒定电压信号，所述第三晶体管的第二极电连接所述输出端；
所述第四晶体管的栅极电连接所述上拉节点，所述第四晶体管的第一极电连接为接收所述第二恒定电压信号，所述第四晶体管的第二极电连接所述输出端；并且
所述第一电容器的一端电连接所述第一下拉节点，所述第一电容器的另一端电连接所述输出端。
例如，所述输出子电路还包括第二电容器，所述第二电容器的一端电连接所述上拉节点，所述第二电容器的另一端电连接为接收所述第二恒定电压信号。
例如，所述第二控制子电路包括第五晶体管和第六晶体管，其中，
所述第五晶体管的栅极电连接为接收所述第二时钟信号，所述第五晶体管的第一极电连接为接收所述第一恒定电压信号，所述第五晶体管的第二极电连接所述上拉节点；并且
所述第六晶体管的栅极电连接所述第二下拉节点，所述第六晶体管的第一极电连接为接收所述第二恒定电压信号，所述第六晶体管的第二极电连接所述上拉节点。
例如，所述复位子电路包括第七晶体管，所述第七晶体管的栅极电连接为接收所 述复位控制信号，所述第七晶体管的第一极电连接为接收所述第二恒定电压信号，所述第七晶体管的第二极电连接所述第二下拉节点。
例如，所述复位控制信号是第二时钟信号。
例如，所述复位子电路还包括第八晶体管，所述第八晶体管的栅极电连接为接收所述复位控制信号，所述第八晶体管的第一极电连接为接收所述第二恒定电压信号，所述第八晶体管的第二极电连接所述第一下拉节点。
例如，所述复位控制信号是来自另一移位寄存器单元的输出信号。
根据本公开的另一方面，提供了一种栅极驱动电路，包括N级级联的上述移位寄存器单元，其中，第n级移位寄存器单元接收第n-1级移位寄存器单元的输出信号作为第n级移位寄存器单元的输入信号，其中n和N均为整数，N≥2，2≤n≤N。
例如，每一级移位寄存器单元接收第二时钟信号作为复位控制信号。
例如，第n级移位寄存器单元接收第n+1级移位寄存器单元的输出信号，作为第n级移位寄存器单元的复位控制信号。
根据本公开的另一方面，提供了一种上述移位寄存器单元的驱动方法，包括：
在输入时段，在输入控制信号的控制下输入子电路将第一电平的输入信号传送至第一下拉节点；以及
在输出时段，第一控制子电路在第一时钟信号的控制下将第一下拉节点和第二下拉节点电连通，第二下拉节点的电压使输出子电路将第一恒定电压信号传送到所述移位寄存器单元的输出端，以作为输出信号输出。
例如，所述移位寄存器单元还包括复位子电路和第二控制子电路，所述驱动方法还包括：
在复位时段，复位子电路在复位控制信号的控制下使用第二恒定电压信号将第二下拉节点复位，第二下拉节点的电压使第二控制子电路在第二时钟信号的控制下将第一恒定电压信号传送到所述移位寄存器单元的上拉节点，上拉节点的电压使所述输出子电路将第二恒定电压信号传送到所述输出端，以作为输出信号输出。
例如，所述复位控制信号或所述输入控制信号中的至少一个是所述第二时钟信号。
根据本公开的另一方面，提供了一种显示设备，包括上述栅极驱动电路。
附图说明
为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例描述中 所需要使用的附图作简单地介绍。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，图中：
图1示出了根据相关技术的移位寄存器单元的示意方框图。
图2示出了根据本公开实施例的移位寄存器单元的结构框图。
图3示出了根据本公开另一实施例的移位寄存器单元的结构框图。
图4示出了根据本公开实施例的移位寄存器单元的电路图。
图5示出了图4中的移位寄存器单元的信号时序图。
图6示出了根据本公开的另一实施例的移位寄存器单元的电路图。
图7示出了图6中的移位寄存器单元的信号时序图。
图8A示出了根据本公开实施例的栅极驱动电路的示意方框图。
图8B示出了根据本公开另一实施例的栅极驱动电路的示意方框图。
图9示出了根据本公开实施例的移位寄存器单元的驱动方法的流程图。
图10示出了根据本公开实施例的显示设备的示意方框图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部。基于所描述的本公开实施例，本领域普通技术人员在无需创造性劳动的前提下获得的所有其他实施例都属于本公开保护的范围。应注意，贯穿附图，相同的元素由相同或相近的附图标记来表示。在以下描述中，一些具体实施例仅用于描述目的，而不应该理解为对本公开有任何限制，而只是本公开实施例的示例。在可能导致对本公开的理解造成混淆时，将省略常规结构或构造。应注意，图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。
除非另外定义，本公开实施例使用的技术术语或科学术语应当是本领域技术人员所理解的通常意义。本公开实施例中使用的“第一”、“第二”以及类似词语并不表示任何顺序、数量或重要性，而只是用于区分不同的组成部分。
此外，在本公开实施例的描述中，术语“连接”或“电连接”可以是指两个组件直接连接或电连接，也可以是指两个组件之间经由一个或多个其他组件连接或电连接。此外，这两个组件可以通过有线或无线方式电连接或电连接。在下文中，当提及“A与B 连接”时包括“A与B电连接”的情形，还包括“A与B通过其他方式连接”的情形。
本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。根据在电路中的作用，本公开实施例使用的晶体管主要为开关晶体管。由于这里采用的薄膜晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本公开实施例中，将源极和漏极中的一个称为第一极，将源极和漏极中的另一个称为第二极。在以下示例中以P型薄膜晶体管作为示例进行描述。类似地，在其他实施例中，也可以以N型薄膜晶体管来实现本公开的技术方案。本领域技术人员能够理解的是，通过将输入信号、复位信号、时钟信号和恒定电压信号反相(和/或进行其他适应性修改)，同样能够实现本公开的技术方案。
此外，在本公开实施例的描述中，术语“有效电平”和“无效电平”分别是使相关晶体管导通和截止的电平。在本公开中，“第一有效电平”和“第二有效电平”仅用于区分两个有效电平的幅值不同。在下文中，由于采用P型薄膜晶体管作为示例，因此“有效电平”和“第一电平”为低电平，“无效电平”和“第二电平”为高电平。
相应地，在下文中，用于提供有效驱动电平的“第一恒定电压信号”被示为低电平信号vgl，用于提供无效驱动电平的“第二恒定电压信号”被示为高电平信号vgh。
在下文中，为了便于说明，用大写字母来表示用来接收或发送信号的信号端或信号端，用小写字母来标识相应的信号端或信号端所接收或发送的信号。例如，CON表示用来提供第一控制信号的第一控制信号端，而con则表示第一控制信号。
以下参考附图对本公开进行具体描述。
图1示出了根据相关技术的移位寄存器单元的示意方框图。
如图1所示，移位寄存器单元包括输入和控制电路10和输出电路20。输出电路20包括两个控制晶体管Tm和Tn，二者分别在来自输入和控制电路10的控制信号的控制下，控制来自电源信号端VGH(提供无效电平)和时钟信号端CK(提供有效电平)的信号向输出端OUT输出。针对图1中的移位寄存器单元，在某个时刻存在晶体管Tm导通但晶体管Tn截止的情况，此时输出端OUT输出的高电平具有时钟信号的高电平振幅，例如为vgh_1，在另一时刻又存在晶体管Tm和Tn同时导通的情况，此时输出端OUT输出的高电平等于电源信号端VGH的信号和时钟信号端CK的信号的高电平振幅和值的有效值。若电源信号端VGH和时钟信号端CK的高电平振幅误差较大，则输出端OUT输出的高电平介于二者之间，例如为vgh_2。可见，当通过时钟信号来提供在输出端OUT输出的有效输出电平时，输出端OUT输出的信号不同时刻完整输出波形的高 电平值有偏差和波动，这使得栅极驱动电路的可靠性降低。
图2示出了根据本公开实施例的移位寄存器单元100的结构框图。
从图2可见，移位寄存器单元100包括输入子电路110、第一控制子电路120和输出子电路130。本领域技术人员可以理解，可以省略这些子电路中的一个或多个，或者新增其它子电路，或者对各个子电路进行修改，或者前述各项的任意组合，这些都落入本公开的保护范围内。
输入子电路110可以连接输入控制信号端CON以接收输入控制信号，连接输入信号端IN以接收输入信号in，并连接第一下拉节点N1。输入子电路110可以在输入信号端IN处接收到的输入控制信号的控制下将输入信号传送到第一下拉节点N1。
第一控制子电路120可以连接第一时钟信号端CLK1以接收第一时钟信号，并且连接第一下拉节点N1和第二下拉节点N2。第一控制子电路120可以在第一时钟信号端CLK1处接收到的第一时钟信号的控制下将第一下拉节点N1与第二下拉节点N2电连通。例如，当第一时钟信号使第一控制子电路120导通时，第一下拉节点N1与第二下拉节点N2电连通。
输出子电路130可以连接第二下拉节点N2，连接第一恒定电压信号端VGL以接收第一恒定电压信号，连接第一下拉节点N1，并且连接移位寄存器100的输出端OUT以输出输出信号。输出子电路130可以在第二下拉节点N2的电压的控制下将第一恒定电压信号端VGL处接收到的第一恒定电压信号传送到信号输出端OUT，以作为输出信号输出。
在图2所示的实施例中，通过第一控制子电路120的引入，实现了通过恒定电压信号而不是时钟信号来提供期望的有效输出电平，提高了输出信号的稳定性。
图3示出了根据本公开另一实施例的移位寄存器单元200的结构框图。
从图3可见，移位寄存器单元200包括输入子电路210、第一控制子电路220、输出子电路230、复位子电路240和第二控制子电路250。本领域技术人员可以理解，可以省略这些子电路中的一个或多个，或者新增其它子电路，或者对各个子电路进行修改，或者前述各项的任意组合，这些都落入本公开的保护范围内。
图3中的移位寄存器单元200的输入子电路210、第一控制子电路220和输出子电路230可以分别实现为图2中的移位寄存器单元100的输入子电路110、第一控制子电路120和输出子电路130，对这些子电路的描述在此不再重复。
在以上结构的基础上，输出子电路230还可以连接上拉节点N3，并且连接第二恒 定电压信号端VGH以接收第二恒定电压信号。
复位子电路240可以连接复位控制信号端RESET以接收复位控制信号，连接第二恒定电压信号端VGH以接收第二恒定电压信号，并且连接第二下拉节点N2。复位子电路240可以在复位控制信号端VGH处接收到的复位控制信号的控制下使用在第二恒定电压信号端VGH接收到的第二恒定电压信号对第二下拉节点N2进行复位。
在一些实施例中，复位子电路240还可以连接第一下拉节点N1。从而，复位子电路240还可以在复位控制信号的控制下使用第二恒定电压信号对第一下拉节点N1进行复位。
第二控制子电路250可以连接第二时钟信号端CLK2以接收第二时钟信号，连接第二下拉节点N2，连接第一恒定电压信号端VGL以接收第一恒定电压信号，连接第二恒定电压信号端VGH以接收第二恒定电压信号，并且连接上拉节点N3。第二控制子电路250可以在第二时钟信号端CLK2和第二下拉节点N2的电压的控制下将第一恒定电压信号端VGL的第一恒定电压信号或第二恒定电压信号端VGH处的第二恒定电压信号传送到上拉节点N3。
在图3所示的实施例中，通过第二控制子电路250的引入，实现了通过恒定电压信号来提供期望的输出电平，从而提高移位寄存器单元的输出信号的稳定性。
图4示出了根据本公开实施例的移位寄存器单元的电路图。
如图4所示，输入子电路210包括第一晶体管T1。第一晶体管T1的栅极连接输入控制信号端CON，第一极连接输入信号端IN，第二极连接第一下拉节点N1。从而，第一晶体管T1在输入控制信号端CON处接收到的输入控制信号的控制下导通或截止，并且在导通的情况下(输入控制信号端CON为低电平)，将输入信号端IN处接收到的输入信号输入到第一下拉节点N1。
在本实施例中，输入控制信号端CON可以连接到第二时钟信号端CLK2，从而输入控制信号可以通过第二时钟信号来实现。
第一控制子电路220包括第二晶体管T2。第二晶体管T2的栅极连接第一时钟信号端CLK1，第一极连接第一下拉节点N1，第二极连接第二下拉节点N2。从而，第二晶体管T2在第一时钟信号端CLK1处接收到的第一时钟信号的控制下导通或截止。在导通的情况下，第二晶体管T2将第一下拉节点N1与第二下拉节点N2电连通。在截止的情况下，第二晶体管T2将第一下拉节点N1与第二下拉节点N2电隔离。
输出子电路230包括第三晶体管T3、第四晶体管T4和第一电容器C1。第三晶体管 T3的栅极连接第二下拉节点N2，第一极连接第一恒定电压信号端VGL，第二极连接输出端OUT。从而，第三晶体管T3在第二下拉节点N2的电压的控制下导通或截止。在导通的情况下，第三晶体管T3将第一恒定电压信号端VLG处接收到的第一恒定电压信号传送到信号输出端OUT以作为输出信号输出。
第四晶体管T4的栅极连接上拉节点N3，第一极连接第二恒定电压信号端VGH，第二极连接输出端OUT。从而，第四晶体管T4在上拉节点N3的电压的控制下导通或截止。在导通的情况下，第四晶体管T4将第二恒定电压信号端VGH处接收到的第二恒定电压信号传送到信号输出端OUT以作为输出信号输出。
第一电容器C1的一端连接第一下拉节点N1，另一端连接输出端OUT。第一电容器C1用于维持第一下拉节点N1与输出端OUT之间的电压差，并使得在第一控制子电路220导通的情况下能够形成使第三晶体管T3导通的栅源电压，从而在一定时段内维持稳定的有效电平输出。
图4中还示出了输出子电路230包括第二电容器C2。应该理解的是，在其他实施例中，可以不具有该第二电容器C2，因此，图3中通过虚线示出了C2及其与电路的连接关系。第二电容器C2的一端可以连接上拉节点N3，另一端可以连接第二恒定电压信号端VGH。从而，第二电容器C2可以用于在某些阶段维持上拉节点N3与第二恒定电压信号端VGH之间的电压差。
第二控制子电路250包括第五晶体管T5和第六晶体管T6。第五晶体管T5的栅极连接第二时钟信号端CLK2，第一极连接第一恒定电压信号端VGL，第二极连接输出端OUT。从而，第五晶体管T5在第二时钟信号端CLK2处接收到的第二时钟信号的控制下导通或截止。在导通的情况下，第五晶体管T5将第一恒定电压信号端VGL处接收到的第一恒定电压信号传送到上拉节点N3。第六晶体管T6的栅极连接第二下拉节点N2，第一极连接第二恒定电压信号端VGH，第二极连接输出端OUT。从而，第六晶体管T6在第二下拉节点N2的电压的控制下导通或截止。在导通的情况下，第六晶体管T6将第二恒定电压信号端VGH处接收到的第二恒定电压信号传送到上拉节点N3。
通过控制第五晶体管T5和第六晶体管T6的导通或截止，可以向上拉节点N3提供有效或无效电平，进而控制第二恒定电压信号向输出端OUT的传送。
复位子电路240包括第七晶体管T7。第七晶体管T7的栅极连接复位控制信号端RESET以接收复位控制信号，第一极连接第二恒定电压信号端VGH以接收第二恒定电压信号，第二极连接第二下拉节点N2。从而，第七晶体管T7在复位控制信号端RESET 处接收到的复位控制信号的控制下导通或截止。在导通的情况下，第七晶体管T7将第二恒定电压信号端VGH处接收到的第二恒定电压信号传送到第二下拉节点N2，以对第二下拉节点N2进行复位。
在本实施例中，复位控制信号端RESET可以连接到第二时钟信号端CLK2，从而复位控制信号通过第二时钟信号来提供。
图5示出了图4中的移位寄存器单元200的信号时序图。以下结合图5对图4中的移位寄存器单元200的操作进行说明。在图5中，第二时钟信号端CLK2、输入控制信号端CON和复位控制信号端RESET可以连接在一起或者实现为一个信号端，从而具有相同的信号波形，即，输入控制信号和复位控制信号均由第二时钟信号来实现。第一时钟信号端CLK1处提供的第一时钟信号可以是第二时钟信号端CLK2提供的第二时钟信号的反转。
在时段t1，输入信号端IN处接收到的输入信号为高电平，输入控制信号端CON、第二时钟信号端CLK2和复位控制信号端RESET均为低电平，第一晶体管T1、第七晶体管T7和第五晶体管T5导通，从而将输入信号的高电平传送到第一下拉节点N1，将第二恒定电压信号端VGH的高电平传递至第二下拉节点N2，并将第一恒定电压信号端VGL的低电平传送到上拉节点N3。上拉节点N3的低电平使第四晶体管T4导通，从而将第二恒定电压信号端VGH的高电平传送到输出端OUT。
在时段t2，第一时钟信号端CLK1为高电平，第二时钟信号端CLK2为低电平，第二晶体管T2导通，第一晶体管T1、第五晶体管T5和第七晶体管T7关断，第一电容器C1的存在使第一下拉节点N1仍然为高电平，第二晶体管T2的导通将第一下拉节点N1的高电平传送到第二下拉节点N2。第二下拉节点N2的高电平使第三晶体管T3和第六晶体管T6仍然保持关断状态。第二电容器C2的存在使上拉节点N3保持低电平，使得第四晶体管T4继续将输出端OUT保持在高电平。在一些实施例中，如果没有单独设置第二电容器C2，可以借助于电路中的寄生电容来使上拉节点N3保持在低电平。通过设置第二电容器C2，能够提高信号稳定性。
通过上述时段t1和t2的操作，使得在输入信号端IN的有效电平(即，低电平)未到来的期间，第一下拉节点N1和第二下拉节点N2保持在高电平高电平，上拉节点N3保持在低电平，输出端OUT持续输出高电平的输出信号。
在时段t3，输入信号端变为低电平，第一时钟信号端CLK1处于高电平，第二时钟信号端CLK2(进而输入控制信号端CON和复位控制信号端RESET)处于低电平。因 此，第一晶体管T1、第五晶体管T5和第七晶体管T7导通，第二晶体管T2截止。第一下拉节点N1变为低电平，第二下拉节点N2仍处于高电平，上拉节点N3仍处于低电平。从而，第三晶体管T3、第六晶体管T6保持截止，第四晶体管T4保持导通。此时，输出到输出端OUT的是来自第二恒定电压信号端VGH的高电平。时段t3也可称为“输入时段”。
在时段t4，输入结束，输入信号端IN的输入信号变为高电平，第一时钟信号端CLK1处于低电平，第二时钟信号端CLK2(进而输入控制信号端CON和复位控制信号端RESET)处于高电平。因此，第一晶体管T1、第五晶体管T5和第七晶体管T7截止，第二晶体管T2导通。由于电容C1的存在，第一下拉节点N1的电压不会发生突变，仍保持低电平。在第二晶体管T2导通的情况下，第一下拉节点N1与第二下拉节点N2电连通，使得第二下拉节点N2也变为低电平。从而，第三晶体管T3和第六晶体管T6导通。在第三晶体管T3导通的情况下，第一恒定电压信号端VGL的低电平被传送到输出端OUT，由于第一电容器C1的自举效应，第一电容器C1两端的压差保持不变，从而第一下拉节点N1的电压以及第二下拉节点N2的电压进一步降低，如图5所示。在第六晶体管T6导通的情况下，第二恒定电压信号端VGH的高电平传送到上拉节点N3，使得上拉节点N3充电为高电平。进而，第四晶体管T4截止。此时，输出到输出端OUT的是来自第一恒定电压信号端VGL的低电平。时段t4也可称为“输出时段”。
在时段t5，输入信号端IN的输入信号保持为高电平，第一时钟信号端CLK1处于高电平，第二时钟信号端CLK2(进而输入控制信号端CON和复位控制信号端RESET)处于低电平。因此，第一晶体管T1、第五晶体管T5和第七晶体管T7导通，第二晶体管T2截止。第一下拉节点N1被高电平的输入信号充电为高电平。第二下拉节点N2被第二恒定电压信号端VGH的高电平充电为高电平。上拉节点N3被第一恒定电压信号端VGL的低电平拉至低电平。从而，在第二下拉节点N2高电平的情况下，第三晶体管T3、第六晶体管T6截止。第一恒定电压信号端VGL的低电平不再输入到输出端OUT。在上拉节点N3处的低电平的作用下，第四晶体管T4导通，使得第二恒定电压信号端VGH的高电平能够传送到输出端OUT。此时，输出到输出端OUT的是来自第二恒定电压信号端VGH的高电平。时段t5也可称为“复位时段”。
在时段t6，输入信号端IN处的输入信号保持高电平，节点N1、N2和N3处保持高电平。从而，输出端OUT将保持高电平。
图6示出了根据本公开另一实施例的移位寄存器单元的电路图。图6的移位寄存器单元与图4的移位寄存器单元类似，区别至少在于图6的输入子电路210和复位子电路240与图4不同。
如图6所示，输入子电路210接收的输入控制信号与输入信号均来自输入信号端IN。在图6中，输入子电路210包括第一晶体管T1。第一晶体管T1的栅极和第一极连接到用于提供输入信号的输入信号端IN，第二极连接第一下拉节点N1。从而，第一晶体管T1在输入信号端IN处接收到的输入控制信号(与输入信号是同一信号)的控制下导通或截止，并且在导通的情况下(输入信号具有低电平)，将输入信号端IN处的输入信号输入到第一下拉节点N1。
第一控制子电路220包括第二晶体管T2。第二晶体管T2的栅极连接第一时钟信号端CLK1以接收第一时钟信号，第一极连接第一下拉节点N1，第二极连接第二下拉节点N2。从而，第二晶体管T2在第一时钟信号端CLK1处接收到的第一时钟信号的控制下导通或截止。在导通的情况下，第二晶体管T2将第一下拉节点N1与第二下拉节点N2电连通。在截止的情况下，第二晶体管T2将第一下拉节点N1与第二下拉节点N2电隔离。
输出子电路230包括第三晶体管T3、第四晶体管T4和第一电容器C1。第三晶体管T3的栅极连接第二下拉节点N2，第一极连接第一恒定电压信号端VGL，第二极连接输出端OUT。从而，第三晶体管T3在第二下拉节点N2的电压的控制下导通或截止。在导通的情况下，第三晶体管T3将第一恒定电压信号端VLG的低电平传送到输出端OUT以作为输出信号输出。
第四晶体管T4的栅极连接上拉节点N3，第一极连接第二恒定电压信号端VGH，第二极连接输出端OUT。从而，第四晶体管T4在上拉节点N3的电压的控制下导通或截止。在导通的情况下，第四晶体管T4将第二恒定电压信号端VGH处的高电平传送到输出端OUT以作为输出信号输出。
第一电容器C1的一端连接第一下拉节点N1，另一端连接输出端OUT。第一电容器C1用于维持第一下拉节点N1与输出端OUT之间的电压差，并使得在第一控制子电路220导通的情况下能够形成使第三晶体管T3导通的栅源电压，从而在一定时段内维持稳定的有效电平输出。
图6中还示出了输出子电路230包括第二电容器C2。应该理解的是，在其他实施例中，可以不具有该第二电容器C2，因此，图3中通过虚线示出了C2及其与电路的连接 关系。第二电容器C2的一端可以连接上拉节点N3，另一端可以连接第二恒定电压信号端VGH。从而，第二电容器C2可以用于在某些阶段维持上拉节点N3与第二恒定电压信号端VGH之间的电压差。
第二控制子电路250包括第五晶体管T5和第六晶体管T6。第五晶体管T5的栅极连接第二时钟信号端CLK2以接收第二时钟信号，第一极连接第二恒定电压信号端VGL，第二极连接输出端OUT。从而，第五晶体管T5在第二时钟信号端CLK2处的第二时钟信号的控制下导通或截止。在导通的情况下，第五晶体管T5将第一恒定电压信号端VGL的低电平传送到上拉节点N3。
第六晶体管T6的栅极连接第二下拉节点N2，第一极连接第二恒定电压信号端VGH以接收第二恒定电压信号，第二极连接上拉节点N3。从而，第六晶体管T6在第二下拉节点N2的电压的控制下导通或截止。在导通的情况下，第六晶体管T6将第二恒定电压信号端VGH的高电平传送到上拉节点N3。
通过控制第五晶体管T5和第六晶体管T6的导通或截止，可以向上拉节点N3提供有效电平(低电平)或无效电平(高电平)，进而控制第二恒定电压信号端VGH处的高电平向输出端OUT的传送。
复位子电路240包括第七晶体管T7和第八晶体管T8。第七晶体管T7的栅极连接复位控制信号端RESET以接收复位控制信号，第一极连接第二恒定电压信号端VGH以接收第二恒定电压信号，第二极连接第二下拉节点N2。从而，第七晶体管T7在复位控制信号端RESET处接收到的复位控制信号的控制下导通或截止。在导通的情况下，第七晶体管T7将第二恒定电压信号端VGH的高电平传送到第二下拉节点N2，以对第二下拉节点进行复位。第八晶体管T8的栅极连接复位控制信号端RESET以接收复位控制信号，第一极连接第二恒定电压信号端VGH以接收第二恒定电压信号，第二极连接第一下拉节点。从而，第八晶体管T8在复位控制信号端RESET接收到的复位控制信号的控制下导通或截止。在导通的情况下，第八晶体管T8将第二恒定电压信号端VGH的高电平传送到第一下拉节点N1，以对第一下拉节点N1进行复位。
在本实施例中，复位控制信号端RESET可以与在栅极驱动电路中位于移位寄存器单元200的下一级的移位寄存器的输出端相连以接收其输出信号作为复位控制信号。从而，对于本级移位寄存器单元来说，其复位控制信号比输入信号落后一个时钟周期。栅极驱动电路的结构可以是下文中根据图8B所述的栅极驱动电路。本领域技术人员能够理解，能够适用的栅极驱动电路不限于此。
图7示出了图6中的移位寄存器单元200的信号时序图。以下结合图7对图6中的移位寄存器单元200的操作进行说明。
在时段t1和t2，类似于以上参考图5描述的过程，使第一下拉节点N1和第二下拉节点N2保持高电平，使上拉节点N3保持在低电平，以等待输入信号的低电平的到来。
在时段t3，输入信号端IN变为低电平，第一时钟信号端CLK1处于高电平，第二时钟信号端CLK2处于低电平，复位控制信号端RESET处于高电平。因此，第一晶体管T1、第五晶体管T5导通，第二晶体管T2、第七晶体管T7和第八晶体管T8截止。第一下拉节点N1变为低电平，第二下拉节点N2仍处于高电平，上拉节点N3仍处于低电平。从而，第三晶体管T3、第六晶体管T6保持截止，第四晶体管T4保持导通。此时，输出到输出端OUT的是来自第二恒定电压信号端VGH的高电平。时段t3也可称为“输入时段”。
在时段t4，输入结束，输入信号端IN处的输入信号变为高电平，第一时钟信号端CLK1处于低电平，第二时钟信号端CLK2处于高电平，复位控制信号端RESET仍处于高电平。因此，第一晶体管T1、第五晶体管T5、第七晶体管T7和第八晶体管T8截止，第二晶体管T2导通。由于第一电容器C1的存在，第一下拉节点N1的电压不会发生突变，仍保持低电平。在第二晶体管T2导通的情况下，第一下拉节点N1与第二下拉节点N2电连通，第二下拉节点N2也变为低电平。从而，第三晶体管T3和第六晶体管T6导通。在第三晶体管T3导通的情况下，第一恒定电压信号端VGL处的低电平传送到输出端OUT，由于第一电容器C1的自举效应，第一电容器C1两端的压差保持不变，从而第一下拉节点N1的电压以及第二下拉节点N2的电压进一步降低，如图7所示。在第六晶体管T6导通的情况下，第二恒定电压信号端VGH处的高电平传送到上拉节点N3，使得上拉节点N3为高电平。进而，第四晶体管T4截止。此时，输出到输出端OUT的是来自第一恒定电压信号端VGL的低电平。时段t4也可称为“输出时段”。
在时段t5，输入信号端IN保持为高电平，第一时钟信号端CLK1处于高电平，第二时钟信号端CLK2处于低电平，复位控制信号端RESET变为低电平。因此，第五晶体管T5、第七晶体管T7和第八晶体管T8导通，第一晶体管T1和第二晶体管T2截止。第一下拉节点N1和第二下拉节点N2都被复位至第二恒定电压信号端VGH的高电平。第一恒定电压信号端VGL处的低电平被提供至上拉节点N3。从而，在第二下拉节点N2变为高电平的情况下，第三晶体管T3、第六晶体管T6截止。第二恒定电压信号端VGH的高电平不再输入到输出端OUT。在上拉节点N3处的低电平的作用下，第四晶 体管T4导通，使得第二恒定电压信号端VGH的高电平能够传送到输出端OUT。此时，输出到输出端OUT的是来自第二恒定电压信号端VGH的高电平。时段t5也可称为“复位时段”。
在时段t6，输入信号端IN保持高电平，节点N1、N2和N3保持高电平。从而，输出端OUT将保持高电平。
与图5不同的是，在图7的实施例中复位控制信号端RESET提供单独的复位控制信号，而不是以第二时钟信号作为复位控制信号。如图7所示，在除了时段t5以外的其他时段，复位控制信号端RESET处的复位控制信号为高电平，第七晶体管T7和第八晶体管T8保持关断状态，从而不影响第一下拉节点N1和第二下拉节点N2的电位。在时段t5，复位控制信号端RESET处的复位控制信号为低电平，第七晶体管T7和第八晶体管T8导通，从而将第一下拉节点N1和第二下拉节点N2分别上拉至第二恒定电压信号端VGH的高电平。
图8A示出了根据本公开实施例的栅极驱动电路的级联示意图。如图8A所示，栅极驱动电路包括多个级联的移位寄存器单元(例如，根据图4所示的移位寄存器单元)。其中，除第一级移位寄存器单元之外，每一级移位寄存器单元接收上一级移位寄存器单元的输出信号out，作为本级的输入信号in，并且第一级移位寄存器单元接收帧起始信号STV，作为输入信号in。此外，每一级移位寄存器单元接收时钟信号clk1和clk2以及恒定电压信号vgh和vgl。如图8A所示，第1级移位寄存器单元的输入信号端接收帧起始信号STV作为输入信号in1，第2级移位寄存器单元的输入信号端接收第1级移位寄存器单元的输出信号端，以接收第1级移位寄存器单元的输出信号out1作为输入信号in1，以此类推，第n级移位寄存器单元接收第n-1级移位寄存器单元的输出信号作为第n级移位寄存器单元的输入信号，其中n和N均为整数，N≥2，2≤n≤N。每一级移位寄存器单元的第一时钟信号端连接为接收第一时钟信号clk1，第二时钟信号端连接为接收第二时钟信号clk2，第一恒定电压信号端连接为接收第一恒定电压信号vgl，第二恒定电压信号端连接为接收第二恒定电压信号vgh。在本实施例中，第一恒定电压信号可以为恒定低电平，第二恒定电压信号可以为恒定高电平，第一时钟信号clk1是第二时钟信号clk2的反相信号。
图8B示出了根据本公开另一实施例的栅极驱动电路的级联示意图。如图8B所示，栅极驱动电路包括多个级联的移位寄存器单元(例如，根据图6所示的移位寄存器单元)。其中，除第一级移位寄存器单元之外，每一级移位寄存器单元接收上一级移位寄存器单 元的输出信号out，作为本级的输入信号in，并且第一级移位寄存器单元接收帧起始信号STV，作为输入信号in。此外，每一级移位寄存器单元接收相同的时钟信号clk1和clk2以及相同的恒定电压信号vgh和vgl。
在图8B中，除最后一级移位寄存器单元之外，每一级移位寄存器单元接收来自下一级的输出信号out，作为本级的复位控制信号reset，最后一级移位寄存器单元接收帧起始信号STV，作为复位控制信号reset。
图9示出了根据本公开实施例的移位寄存器单元的驱动方法900的流程图。所述驱动方法900可以用于驱动根据图2、图3、图4或图6所示的移位寄存器单元。
如图9所示，在步骤S910中，在输入时段，在输入控制信号的控制下输入子电路将第一电平的输入信号传送至第一下拉节点。例如，如上所述，输入子电路可以将第一下拉节点充电至第一有效电平，第一控制子电路和复位子电路使第二下拉节点保持在无效电平(高电平)。
在步骤S920中，在输出时段，第一控制子电路在第一时钟信号的控制下将第一下拉节点和第二下拉节点电连同，第二下拉节点的电压使输出子电路将第一恒定电压信号传送到移位寄存器单元的输出端，以作为输出信号输出。
在一些实施例中，驱动方法还可以包括步骤S930。在步骤S930中，在复位时段，复位子电路在复位控制信号的控制下使用第二恒定电压信号将第二下拉节点复位，例如复位到无效电平。第二下拉节点的电压使第二控制子电路在第二时钟信号的控制下将第一恒定电压信号传送到所述移位寄存器单元的上拉节点，上拉节点的电压使所述输出子电路将第二恒定电压信号传送到所述输出端，以作为输出信号输出。
在以上过程中，复位控制信号或输入控制信号中的至少一个可以由所述第二时钟信号来实现。在一些实施例中，在复位时段，还通过复位控制信号将第一下拉节点复位为无效电平。在另一些实施例中，在复位时段，还通过输入控制信号将第一下拉节点复位为无效电平。
上文中结合图4和图6对所述方法900在不同实施例中的驱动过程进行了描述，在此不再赘述。应理解的是，上文的对应描述在此同样适用。
本公开的实施例提供的移位寄存器单元和栅极驱动电路可以应用于各种显示设备，例如基于OLED技术的显示设备，如有源矩阵有机发光二极管(Active Matrix Organic Light Emitting Diode，AMOLED)显示设备。当然本公开不限于此，本公开的实施例也可以应用于基于液晶显示(Liquid Crystal Device，LCD)技术的显示设备。
图10示出了根据本公开实施例的显示设备的示意方框图。如图10所示，显示设备1000包括栅极驱动电路1010。所述栅极驱动电路1010可以通过根据本公开任一实施例的栅极驱动电路来实现。根据本公开实施例的显示设备1000可以是电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上的详细描述通过使用示意图、流程图和/或示例，已经阐述了众多实施例。在这种示意图、流程图和/或示例包含一个或多个功能和/或操作的情况下，本领域技术人员应理解，这种示意图、流程图或示例中的每一功能和/或操作可以通过各种结构、硬件、软件、固件或实质上它们的任意组合来单独和/或共同实现。
虽然已参照几个典型实施例描述了本公开，但应当理解，所用的术语是说明和示例性、而非限制性的术语。由于本公开能够以多种形式具体实施而不脱离公开的精神或实质，所以应当理解，上述实施例不限于任何前述的细节，而应在随附权利要求所限定的精神和范围内广泛地解释，因此落入权利要求或其等效范围内的全部变化和改型都应为随附权利要求所涵盖。

Claims (22)

  1. 一种移位寄存器单元，包括：
    输入子电路，电连接所述移位寄存器单元的第一下拉节点，所述输入子电路被配置为接收输入控制信号和输入信号，并在所述输入控制信号的控制下将所述输入信号传送到所述第一下拉节点；
    第一控制子电路，电连接所述第一下拉节点和所述移位寄存器单元的第二下拉节点，所述上拉控制子电路被配置为接收第一时钟信号并在所述第一时钟信号的控制下将所述第一下拉节点与所述移位寄存器单元的第二下拉节点电连通；以及
    输出子电路，电连接所述第二下拉节点、所述第一下拉节点和所述移位寄存器单元的输出端，所述输出子电路被配置为接收第一恒定电压信号并在所述第二下拉节点的电压的控制下将所述第一恒定电压信号传送到所述输出端，以作为输出信号输出。
  2. 根据权利要求1所述的移位寄存器单元，还包括：
    第二控制子电路，电连接所述第二下拉节点和所述移位寄存器单元的上拉节点，所述下拉控制子电路被配置为接收所述第一恒定电压信号、第二恒定电压信号和第二时钟信号，并在所述第二时钟信号和所述第二下拉节点的电压的控制下将所述第一恒定电压信号或所述第二恒定电压信号传送到所述上拉节点。
  3. 根据权利要求2所述的移位寄存器单元，其中，所述输出子电路还电连接所述上拉节点，并且所述输出子电路还被配置为接收所述第二恒定电压信号，并在所述上拉节点的电压的控制下将所述第二恒定电压信号传送到所述输出端，以作为输出信号输出。
  4. 根据权利要求1所述的移位寄存器单元，还包括：
    复位子电路，电连接所述第二下拉节点，所述复位子电路被配置为接收复位控制信号和第二恒定电压信号，并在所述复位控制信号的控制下使用所述第二恒定电压信号对所述第二下拉节点进行复位。
  5. 根据权利要求1所述的移位寄存器单元，其中，所述输入子电路包括第一晶体管，所述第一晶体管的栅极电连接为接收所述输入控制信号，所述第一晶体管的第一极电连接为接收所述输入信号，所述第一晶体管的第二极电连接所述第一下拉节点。
  6. 根据权利要求5所述的移位寄存器单元，其中，所述输入控制信号是第二时钟信号。
  7. 根据权利要求5所述的移位寄存器单元，其中，所述输入控制信号是所述输入 信号。
  8. 根据权利要求1所述的移位寄存器单元，其中，所述第一控制子电路包括第二晶体管，所述第二晶体管的栅极电连接为接收所述第一时钟信号，所述第二晶体管的第一极电连接所述第一下拉节点，所述第二晶体管的第二极电连接所述第二下拉节点。
  9. 根据权利要求3所述的移位寄存器单元，其中，所述输出子电路包括第三晶体管、第四晶体管和第一电容器，其中，
    所述第三晶体管的栅极电连接所述第二下拉节点，所述第三晶体管的第一极电连接为接收所述第一恒定电压信号，所述第三晶体管的第二极电连接所述输出端；
    所述第四晶体管的栅极电连接所述上拉节点，所述第四晶体管的第一极电连接为接收所述第二恒定电压信号，所述第四晶体管的第二极电连接所述输出端；并且
    所述第一电容器的一端电连接所述第一下拉节点，所述第一电容器的另一端电连接所述输出端。
  10. 根据权利要求9所述的移位寄存器单元，其中，所述输出子电路还包括第二电容器，所述第二电容器的一端电连接所述上拉节点，所述第二电容器的另一端电连接为接收所述第二恒定电压信号。
  11. 根据权利要求2所述的移位寄存器单元，其中，所述第二控制子电路包括第五晶体管和第六晶体管，其中，
    所述第五晶体管的栅极电连接为接收所述第二时钟信号，所述第五晶体管的第一极电连接为接收所述第一恒定电压信号，所述第五晶体管的第二极电连接所述上拉节点；并且
    所述第六晶体管的栅极电连接所述第二下拉节点，所述第六晶体管的第一极电连接为接收所述第二恒定电压信号，所述第六晶体管的第二极电连接所述上拉节点。
  12. 根据权利要求4所述的移位寄存器单元，其中，所述复位子电路包括第七晶体管，所述第七晶体管的栅极电连接为接收所述复位控制信号，所述第七晶体管的第一极电连接为接收所述第二恒定电压信号，所述第七晶体管的第二极电连接所述第二下拉节点。
  13. 根据权利要求12所述的移位寄存器单元，其中，所述复位控制信号是第二时钟信号。
  14. 根据权利要求12所述的移位寄存器单元，其中，所述复位子电路还包括第八晶体管，所述第八晶体管的栅极电连接为接收所述复位控制信号，所述第八晶体管的 第一极电连接为接收所述第二恒定电压信号，所述第八晶体管的第二极电连接所述第一下拉节点。
  15. 根据权利要求14所述的移位寄存器单元，其中，所述复位控制信号是来自另一移位寄存器单元的输出信号。
  16. 一种栅极驱动电路，包括N级级联的根据权利要求1至15中任一项权利要求所述的移位寄存器单元，其中，第n级移位寄存器单元接收第n-1级移位寄存器单元的输出信号作为第n级移位寄存器单元的输入信号，其中n和N均为整数，N≥2，2≤n≤N。
  17. 根据权利要求16所述的栅极驱动电路，其中，每一级移位寄存器单元接收第二时钟信号作为复位控制信号。
  18. 根据权利要求16所述的栅极驱动电路，其中，第n级移位寄存器单元接收第n+1级移位寄存器单元的输出信号，作为第n级移位寄存器单元的复位控制信号。
  19. 一种根据权利要求1至15中任一项权利要求所述的移位寄存器单元的驱动方法，包括：
    在输入时段，在输入控制信号的控制下输入子电路将第一电平的输入信号传送至第一下拉节点；以及
    在输出时段，第一控制子电路在第一时钟信号的控制下将第一下拉节点和第二下拉节点电连通，第二下拉节点的电压使输出子电路将第一恒定电压信号传送到所述移位寄存器单元的输出端，以作为输出信号输出。
  20. 根据权利要求19所述的驱动方法，其中，所述移位寄存器单元还包括复位子电路和第二控制子电路，所述驱动方法还包括：
    在复位时段，复位子电路在复位控制信号的控制下使用第二恒定电压信号将第二下拉节点复位，第二下拉节点的电压使第二控制子电路在第二时钟信号的控制下将第一恒定电压信号传送到所述移位寄存器单元的上拉节点，上拉节点的电压使所述输出子电路将第二恒定电压信号传送到所述输出端，以作为输出信号输出。
  21. 根据权利要求20所述的驱动方法，其中，所述复位控制信号或所述输入控制信号中的至少一个是所述第二时钟信号。
  22. 一种显示设备，包括根据权利要求16至18中任一项权利要求所述的栅极驱动电路。
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