CN101866697A - 具有低功率消耗的移位寄存器 - Google Patents

具有低功率消耗的移位寄存器 Download PDF

Info

Publication number
CN101866697A
CN101866697A CN201010181235A CN201010181235A CN101866697A CN 101866697 A CN101866697 A CN 101866697A CN 201010181235 A CN201010181235 A CN 201010181235A CN 201010181235 A CN201010181235 A CN 201010181235A CN 101866697 A CN101866697 A CN 101866697A
Authority
CN
China
Prior art keywords
electrically connected
shift register
input end
transistor
grid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201010181235A
Other languages
English (en)
Other versions
CN101866697B (zh
Inventor
蔡宗廷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AU Optronics Corp
Original Assignee
AU Optronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by AU Optronics Corp filed Critical AU Optronics Corp
Publication of CN101866697A publication Critical patent/CN101866697A/zh
Application granted granted Critical
Publication of CN101866697B publication Critical patent/CN101866697B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/096—Synchronous circuits, i.e. using clock signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
    • G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
    • G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes

Abstract

本发明公开一种具有低功率消耗的移位寄存器，包含多个移位寄存器级，每一移位寄存器级包含第一输入端、第二输入端、用以接收第一时钟脉冲信号的第三输入端、用以接收第二时钟脉冲信号的第四输入端以及输出端用以提供输出信号。前述移位寄存器级彼此电性串联，致使移位寄存器级的第一输入端电性连接于上一移位寄存器级的输出端以接收上一移位寄存器级所输出的输出信号；移位寄存器级的第二输入端电性连接于次一移位寄存器级的输出端以接收次一移位寄存器级所输出的输出信号；移位寄存器级的输出端电性连接于次一移位寄存器级的第一输入端，以提供输出信号至次一移位寄存器级。

Description

具有低功率消耗的移位寄存器
技术领域
本发明涉及一种移位寄存器，且特别是关于一种应用于显示器的具有低功率消耗的移位寄存器。
背景技术
移位寄存电路已广泛应用于电子设备中，诸如液晶显示器、电激发光显示器或有机发光二极管显示器等等。
图9依照美国专利公开号20090122951(发明人为Tobita)的公开内容绘示一种双向移位寄存器。前述移位寄存器SRk包含三组电路，每一电路具有如移位寄存器的任一移位寄存器级的功能。前述三组电路为例如栅极线驱动单元41、正向移位单元42与反向移位单元43。栅极线驱动单元41具有反相器，前述反相器具有节点N1以作为其输入端。此外，前述反相器由电容元件C2与晶体管Q6所组成，且为电容负载型反相器，其中电容元件C2用以作为负载元件。在此须注意的是，前述反相器与一般反相器的不同之处在于，前述反相器将输入第一时钟脉冲端CK1的时钟脉冲信号作为其供应电源，亦即晶体管Q1用以提供输入第一时钟脉冲端CK1的时钟脉冲信号至输出端OUT。
虽然正向移位单元42本身在本实施例中未包含反相器，但由栅极线驱动单元41的电容元件C2与晶体管Q6所组成的反相器的输出，可提供正向移位单元42共享。亦即，晶体管Q2An连接于作为栅极线驱动单元41中反相器的输出端的节点N2。此外，连接于节点N1n与第一电源供应端S1间的晶体管Q5n的栅极亦连接于节点N2，而晶体管Q2Bn的栅极连接于第二时钟脉冲端CK2。
同时，晶体管Q1r、晶体管Q2Ar与晶体管Q2Br皆连接于反向移位单元43的反向输出端OUTr。晶体管Q1r连接于反向输出端OUTr与第一反向时钟脉冲端CK1r间，亦即晶体管Q1r用以提供输入第一反向时钟脉冲端CK1r的时钟脉冲信号至反向输出端OUTr。晶体管Q2Ar与晶体管Q2Br皆连接于反向输出端OUTr与第一电源供应端S1间，如此晶体管Q2Ar与晶体管Q2Br可用以使反向输出端OUTr放电。在本电路中，晶体管Q1r的栅极节点定义为节点N1r。
电容元件C1r配置于晶体管Q1r的栅极与源极之间，亦即位于节点N1r与反向输出端OUTr之间。电容元件C1r加强节点N1r的升压效应以相应于反向输出端OUTr的电压电位的提升。当位于晶体管Q1r的栅极与通道间的电容量足够时，电容元件C1r亦可由其取代或者被忽略。
虽然反向移位单元43在本实施例中亦未包含反相器，但栅极线驱动单元41的反相器的输出可由反向移位单元43所共享。亦即，晶体管Q2Ar连接于作为栅极线驱动单元41中的反相器输出端的节点N2。此外，连接于节点N1r与第一电源供应端S1之间的晶体管Q5r的栅极亦连接于节点N2，而晶体管Q2Br的栅极连接于第二时钟脉冲端CK2。
图10依照美国专利公告号7435923(发明人为Tobita)的公开内容绘示一种双向移位寄存器。在前述双向移位寄存器中，移位寄存器SR的输出级由连接于输出端OUT与第一时钟脉冲端CK1之间的晶体管Q1以及连接于输出端OUT与第一电源供应端S1间的晶体管Q2与晶体管Q8所构成。亦即，晶体管Q1用以提供输入第一时钟脉冲端CK1的时钟脉冲信号至输出端OUT，且晶体管Q2与晶体管Q8可提供第一电源供应端S1的电压至输出端OUT，而使输出端OUT放电。
在本实施例中，第一电压信号Vn与第二电压信号Vr彼此互补，如此，第一电压信号Vn与第二电压信号Vr的电压信号电位可根据信号移位的方向而切换。具体而言，在正向移位的情况下，第一电压信号Vn切换为高电压信号电位，而第二电压信号Vr切换为低电压信号电位。另外，在反向移位的情况下，第二电压信号Vr切换为高电压信号电位，而第一电压信号Vn切换为低电压信号电位。
此外，节点N1连接于第一下拉电路41与第二下拉电路42，而使节点N1放电。第一下拉电路41与第二下拉电路42由以下所述的方式运作：在移位寄存器SR的非选择期间(不对节点N1充电的期间)，前述下拉电路用以使节点N1放电。另外，于移位寄存器SR选定的期间(对节点N1充电的期间)，前述下拉电路不进行节点N1的放电。
再者，第一下拉电路41包含晶体管Q5A、晶体管Q7A以及电容元件C2A。同样地，第二下拉电路42包含晶体管Q5B、晶体管Q7B以及电容元件C2B。
在第一下拉电路41中，晶体管Q5A连接于节点N1与第一电源供应端S1之间。于此，连接于晶体管Q5A栅极的节点定义为节点N3。晶体管Q7A连接于前述节点N3与第一电源供应端S1，而其栅级连接于节点N1。电容元件C2A连接于节点N3与第一时钟脉冲端CK1之间。
电容元件C2A与晶体管Q7A构成反相器，前述反相器应用节点N1为其输入端，并且应用节点N3为其输出端。亦即，前述反相器为具有电容负载的反相器，应用电容元件C2A为其输入元件，而其输出信号输入晶体管Q5A的栅极。然而，前述反相器与一般反相器的不同之处在于，前述反相器将输入第一时钟脉冲端CK1的时钟脉冲信号作为其供应电源。亦即，前述反相器通过输入第一时钟脉冲端CK1的时钟脉冲信号以启动交替操作模式。因此，电容元件C2A不仅用以作为反相器的负载元件，亦可作为反相器输出端与第一时钟脉冲端CK1之间的耦合电容。
第二下拉电路42具有与第一下拉电路41相似的配置。晶体管Q5B连接于节点N1与第一电源供应端S1之间。于此，连接于晶体管Q5B栅极的节点定义为节点N4。晶体管Q7B连接于前述节点N4与第一电源供应端S1间，而其栅极连接于节点N1。电容元件C2B连接于节点N4与第二时钟脉冲端CK2之间。
电容元件C2B与晶体管Q7B构成反相器，前述反相器应用节点N1为其输入端，并且应用节点N4为其输出端。亦即，前述反相器为具有电容负载的反相器，应用电容元件C2B为其输入元件，而其输出信号输入晶体管Q5B的栅极。然而，前述反相器与一般反相器的不同之处在于，前述反相器将输入第二时钟脉冲端CK2的时钟脉冲信号作为其供应电源。亦即，前述反相器通过输入第二时钟脉冲端CK2的时钟脉冲信号以启动交替操作模式。因此，电容元件C2B不仅用以作为反相器的负载元件，亦可作为反相器输出端与第二时钟脉冲端CK2之间的耦合电容。
发明内容
根据本发明一实施方式，本发明关于一种移位寄存器。前述移位寄存器包含多个移位寄存器级{SN}，N＝1、2、...、M，M为非零正整数。在本实施例中，每一移位寄存器级SN包含第一输入端、第二输入端、第三输入端用以接收第一时钟脉冲信号CK、第四输入端用以接收第二时钟脉冲信号XCK、第五输入端用以接收第一供应电压VDD、第六输入端用以接收第二供应电压VSS以及输出端用以提供输出信号OUT(N)。
在本实施例中，第一时钟脉冲信号CK与第二时钟脉冲信号XCK皆各自具有一频率与一相位，其中第一时钟脉冲信号CK的频率与第二时钟脉冲信号XCK的频率相同，而第一时钟脉冲信号CK的相位与第二时钟脉冲信号XCK的相位相差约180度。而且，第一供应电压VDD位于高电压电位，而第二供应电压VSS位于低电压电位。
此外，每一移位寄存器级SN包含第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第一电容C1以及第二电容C2。其中第一晶体管包含栅极电性连接于第一输入端、漏极以及源极电性连接于栅极；第二晶体管T2包含栅极电性连接于第三输入端、漏极以及源极电性连接于第一晶体管T1的漏极；第三晶体管T3包含栅极电性连接于第二晶体管T2的漏极、漏极电性连接于第五输入端以及源极电性连接于输出端；第四晶体管T4包含栅极电性连接于第二输入端、漏极电性连接于第一晶体管T1的漏极以及源极电性连接于第六输入端；第五晶体管T5包含栅极电性连接于第四输入端、漏极电性连接于第二晶体管T2的漏极以及源极电性连接于第六输入端；第六晶体管T6包含栅极电性连接于第五晶体管T5的栅极、漏极电性连接于输出端以及源极电性连接于第六输入端；第一电容C1电性连接于第二晶体管T2的源极与输出端之间；第二电容C2电性连接于第三晶体管T3的栅极与输出端之间。其中第一晶体管T1至第六晶体管T6之中的至少一者包含金属氧化物半导体薄膜晶体管。
在本实施例中，前述移位寄存器级彼此电性串联，致使移位寄存器级的第一输入端电性连接于上一移位寄存器级的输出端以接收上一移位寄存器级的输出端所输出的输出信号；移位寄存器级的第二输入端电性连接于次一移位寄存器级的输出端以接收次一移位寄存器级的输出端所输出的输出信号；移位寄存器级的输出端电性连接于次一移位寄存器级的第一输入端，以提供输出信号至次一移位寄存器级。
根据本发明另一实施方式，本发明关于一种移位寄存器。前述移位寄存器包含多个移位寄存器级{SN}，N＝1、2、...、M，M为非零正整数。在本实施例中，每一移位寄存器级SN包含第一输入端、第二输入端、第三输入端用以接收第一时钟脉冲信号CK、第四输入端用以接收第二时钟脉冲信号XCK、第五输入端用以接收第一供应电压VDD、第六输入端用以接收第二供应电压VSS以及输出端用以提供输出信号OUT(N)。
在本实施例中，第一时钟脉冲信号CK与第二时钟脉冲信号XCK皆各自具有一频率与一相位，其中第一时钟脉冲信号CK的频率与第二时钟脉冲信号XCK的频率相同，而第一时钟脉冲信号CK的相位与第二时钟脉冲信号XCK的相位相差约180度。而且，第一供应电压VDD位于高电压电位，而第二供应电压VSS位于低电压电位。
此外，每一移位寄存器级SN包含第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第一电容C1以及第二电容C2。其中第一晶体管T1包含栅极、漏极以及源极电性连接于栅极；第二晶体管T2包含栅极电性连接于第三输入端、漏极以及源极电性连接于第一晶体管T1的漏极；第三晶体管T3包含栅极电性连接于第二晶体管T2的漏极、漏极电性连接于第五输入端以及源极电性连接于输出端；第四晶体管T4包含栅极电性连接于第二输入端、漏极电性连接于第一晶体管T1的漏极以及源极电性连接于第六输入端。
再者，第五晶体管T5包含栅极电性连接于第四输入端、漏极电性连接于第二晶体管T2的漏极以及源极电性连接于第六输入端；第六晶体管T6包含栅极电性连接于第五晶体管T5的栅极、漏极电性连接于输出端以及源极电性连接于第六输入端；第七晶体管T7包含栅极电性连接于第一晶体管T1的栅极、漏极电性连接于第一晶体管T1的源极以及源极电性连接于第一输入端；第八晶体管T8包含栅极电性连接于输出端、漏极电性连接于第一晶体管T1的源极以及源极电性连接于栅极；第一电容C1电性连接于第二晶体管T2的源极与输出端之间；第二电容C2电性连接于第三晶体管T3的栅极与输出端之间。其中第一晶体管T1至第八晶体管T8之中的至少一者包含金属氧化物半导体薄膜晶体管。
如本实施例的配置，前述移位寄存器级彼此电性串联，致使移位寄存器级的第一输入端电性连接于上一移位寄存器级的输出端以接收上一移位寄存器级的输出端所输出的输出信号；移位寄存器级的第二输入端电性连接于次一移位寄存器级的输出端以接收次一移位寄存器级的输出端所输出的输出信号；移位寄存器级的输出端电性连接于次一移位寄存器级的第一输入端，以提供输出信号至次一移位寄存器级。
根据本发明再一实施方式，本发明关于一种移位寄存器。前述移位寄存器包含多个移位寄存器级{SN}，N＝1、2、...、M，M为非零正整数。在本实施例中，每一移位寄存器级SN包含第一输入端、第二输入端、第三输入端用以接收第一时钟脉冲信号CK、第四输入端用以接收第二时钟脉冲信号XCK、第五输入端用以接收第一供应电压VDD、第六输入端用以接收第二供应电压VSS以及输出端用以提供输出信号OUT(N)。
在本实施例中，第一时钟脉冲信号CK与第二时钟脉冲信号XCK皆各自具有一频率与一相位，其中第一时钟脉冲信号CK的频率与第二时钟脉冲信号XCK的频率相同，而第一时钟脉冲信号CK的相位与第二时钟脉冲信号XCK的相位相差约180度。而且，第一供应电压VDD位于高电压电位，而第二供应电压VSS位于低电压电位。
此外，每一移位寄存器级SN包含第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第一电容C1以及第二电容C2。其中第一晶体管T1包含栅极电性连接于第一输入端、漏极以及源极电性连接于栅极；第二晶体管T2包含栅极电性连接于第三输入端、漏极以及源极电性连接于第一晶体管T1的漏极；第三晶体管T3包含栅极电性连接于第二晶体管T2的漏极、漏极电性连接于第五输入端以及源极电性连接于输出端；第四晶体管T4包含栅极电性连接于第二输入端、漏极电性连接于第一晶体管T1的漏极以及源极电性连接于第六输入端。
再者，第五晶体管T5包含栅极、漏极电性连接于第二晶体管T2的漏极以及源极电性连接于第六输入端；第六晶体管T6包含栅极电性连接于第五晶体管T5的栅极、漏极电性连接于输出端以及源极电性连接于第六输入端；第七晶体管T7包含栅极电性连接于第四输入端、漏极电性连接于第五晶体管T5的栅极以及源极电性连接于第五晶体管T5的源极；第八晶体管T8包含栅极、漏极电性连接于第七晶体管T7的源极以及源极电性连接于栅极与第五输入端；第一电容C1电性连接于第二晶体管T2的源极与输出端之间；第二电容C2电性连接于第三晶体管T3的栅极与输出端之间。
在本实施例中，前述移位寄存器级彼此电性串联，致使移位寄存器级的第一输入端电性连接于上一移位寄存器级的输出端以接收上一移位寄存器级的输出端所输出的输出信号；移位寄存器级的第二输入端电性连接于次一移位寄存器级的输出端以接收次一移位寄存器级的输出端所输出的输出信号；移位寄存器级的输出端电性连接于次一移位寄存器级的第一输入端，以提供输出信号至次一移位寄存器级。
根据本发明又一实施方式，本发明关于一种移位寄存器。前述移位寄存器包含多个移位寄存器级{SN}，N＝1、2、...、M，M为非零正整数。在本实施例中，每一移位寄存器级SN包含第一输入端、第二输入端、第三输入端用以接收第一时钟脉冲信号CK、第四输入端用以接收第二时钟脉冲信号XCK、第五输入端用以接收第一供应电压VDD、第六输入端用以接收第二供应电压VSS以及输出端用以提供输出信号OUT(N)。
此外，每一移位寄存器级SN更包含六个晶体管(例如：T1至T6)与两个电容(例如：C1与C2)。其中第一晶体管T1包含栅极电性连接于第一输入端、漏极以及源极电性连接于栅极；第二晶体管T2包含栅极电性连接于第一晶体管T1的漏极、漏极电性连接于第三输入端以及源极；第三晶体管T3包含栅极电性连接于第二晶体管T2的源极、漏极电性连接于第五输入端以及源极电性连接于输出端；第四晶体管T4包含栅极电性连接于第二输入端、漏极电性连接于第一晶体管T1的漏极以及源极电性连接于第六输入端；第五晶体管T5包含栅极电性连接于第四输入端、漏极电性连接于第二晶体管T2的源极以及源极电性连接于第六输入端；第六晶体管T6包含栅极电性连接于第五晶体管T5的栅极、漏极电性连接于输出端以及源极电性连接于第六输入端；第一电容C1电性连接于第二晶体管T2的栅极与输出端之间；第二电容C2电性连接于第三晶体管T3的栅极与输出端之间。
在本实施例中，前述移位寄存器级彼此电性串联，致使移位寄存器级的第一输入端电性连接于上一移位寄存器级的输出端以接收上一移位寄存器级的输出端所输出的输出信号；移位寄存器级的第二输入端电性连接于次一移位寄存器级的输出端以接收次一移位寄存器级的输出端所输出的输出信号；移位寄存器级的输出端电性连接于次一移位寄存器级的第一输入端，以提供输出信号至次一移位寄存器级。
根据本发明再一实施方式，本发明关于一种移位寄存器。前述移位寄存器包含多个移位寄存器级{SN}，N＝1、2、...、M，M为非零正整数。在本实施例中，每一移位寄存器级SN包含第一输入端、第二输入端、第三输入端用以接收第一时钟脉冲信号CK、第四输入端用以接收第二时钟脉冲信号XCK以及输出端用以提供输出信号OUT(N)。其中移位寄存器级彼此电性串联，致使移位寄存器级的第一输入端电性连接于上一移位寄存器级的输出端以接收上一移位寄存器级的输出端所输出的输出信号；移位寄存器级的第二输入端电性连接于次一移位寄存器级的输出端以接收次一移位寄存器级的输出端所输出的输出信号；移位寄存器级的输出端电性连接于次一移位寄存器级的第一输入端，以提供输出信号至次一移位寄存器级。
在本实施例中，每一移位寄存器级更包含第五输入端用以接收第一供应电压VDD以及第六输入端用以接收第二供应电压VSS，其中第一供应电压VDD位于高电压电位，而第二供应电压VSS位于低电压电位。
此外，每一移位寄存器级SN更包含第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第一电容C1以及第二电容C2。其中第一晶体管T1包含栅极电性连接于第一输入端、漏极以及源极；第二晶体管T2包含栅极电性连接于第三输入端、漏极以及源极电性连接于第一晶体管T1的漏极；第三晶体管T3包含栅极电性连接于第二晶体管T2的漏极、漏极电性连接于第五输入端以及源极电性连接于输出端；第四晶体管T4包含栅极电性连接于第二输入端、漏极电性连接于第一晶体管T1的漏极以及源极电性连接于第六输入端；第五晶体管T5包含栅极、漏极电性连接于第二晶体管T2的漏极以及源极电性连接于第六输入端；第六晶体管T6包含栅极电性连接于第五晶体管T5的栅极、漏极电性连接于输出端以及源极电性连接于第六输入端；第一电容C1电性连接于第二晶体管T2的源极与输出端之间；第二电容C2电性连接于第三晶体管T3的栅极与输出端之间。
再者，第一晶体管T1的源极电性连接于第一晶体管T1的栅极，且其中第五晶体管T5的栅极电性连接于第四输入端。
另外，每一移位寄存器级更包含第七晶体管T7与第八晶体管T8，其中第七晶体管T7包含栅极电性连接于第一晶体管T1的栅极、漏极电性连接于第一晶体管T1的源极以及源极电性连接于第一输入端；第八晶体管T8包含栅极电性连接于输出端、漏极电性连接于第一晶体管T1的源极以及源极电性连接于栅极。
在本实施例中，每一移位寄存器级可更包含第七晶体管T7与第八晶体管T8。其中第七晶体管T7包含栅极电性连接于第四输入端、漏极电性连接于第五晶体管T5的栅极以及源极电性连接于第五晶体管T5的源极；第八晶体管T8包含栅极、漏极电性连接于第七晶体管T7的源极以及源极电性连接于第五输入端。
此外，第一时钟脉冲信号CK与第二时钟脉冲信号XCK皆各自具有一频率与一相位，其中第一时钟脉冲信号CK的频率与第二时钟脉冲信号XCK的频率相同，而第一时钟脉冲信号CK的相位与第二时钟脉冲信号XCK的相位相差约180度。
再者，每一移位寄存器级更包含第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第一电容C1以及第二电容C2。其中第一晶体管T1包含栅极电性连接于第一输入端、漏极以及源极电性连接于栅极；第二晶体管T2包含栅极电性连接于第一晶体管T1的漏极、漏极电性连接于第三输入端以及源极；第三晶体管T3包含栅极电性连接于第二晶体管T2的源极、漏极电性连接于第五输入端以及源极电性连接于输出端；第四晶体管T4包含栅极电性连接于第二输入端、漏极电性连接于第一晶体管T1的漏极以及源极电性连接于第六输入端；第五晶体管T5包含栅极电性连接于第四输入端、漏极，电性连接于第二晶体管T2的源极以及源极电性连接于第六输入端；第六晶体管T6包含栅极电性连接于第五晶体管T5的栅极、漏极电性连接于输出端以及源极电性连接于第六输入端；第一电容C1电性连接于第二晶体管T2的栅极与输出端；第二电容C2电性连接于第三晶体管T3的栅极与输出端。
根据本发明又一实施方式，本发明关于一种移位寄存器。前述移位寄存器包含多个移位寄存器级{SN}，N＝1、2、...、M，M为非零正整数。在本实施例中，每一移位寄存器级SN包含第一输入端、第二输入端、第三输入端用以接收第一时钟脉冲信号CK、第四输入端用以接收第二时钟脉冲信号XCK、第五输入端用以接收第一供应电压VDD、第六输入端用以接收第二供应电压VSS以及输出端用以提供输出信号OUT(N)、输入缓冲器电性耦接于第一输入端。此外，提升驱动电路电性耦接于第三输入端、输入缓冲器与输出端，下拉驱动电路电性耦接于第二输入端、第四输入端、第六输入端与提升驱动电路，以及输出缓冲器电性耦接于第五输入端、提升驱动电路、下拉驱动电路与输出端。
在本实施例中，前述移位寄存器级彼此电性串联，致使移位寄存器级的第一输入端电性连接于上一移位寄存器级的输出端以接收上一移位寄存器级的输出端所输出的输出信号；移位寄存器级的第二输入端电性连接于次一移位寄存器级的输出端以接收次一移位寄存器级的输出端所输出的输出信号；移位寄存器级的输出端电性连接于次一移位寄存器级的第一输入端，以提供输出信号至次一移位寄存器级。
此外，输入缓冲器包含第一晶体管T1，前述第一晶体管T1包含栅极电性连接于第一输入端、漏极以及源极电性连接于栅极。
再者，下拉驱动电路包含第四晶体管T4与第五晶体管T5。其中第四晶体管T4包含栅极电性连接于第二输入端、漏极电性连接于第一晶体管T1的漏极以及源极电性连接于第六输入端；第五晶体管T5包含栅极电性连接于第四输入端、漏极以及源极电性连接于第六输入端。
另外，输出缓冲器包含第三晶体管T3与第六晶体管T6。其中第三晶体管T3包含栅极、漏极电性连接于第五输入端以及源极电性连接于输出端；第六晶体管T6包含栅极电性连接于第五晶体管T5的栅极、漏极电性连接于输出端以及源极电性连接于第五晶体管T5的源极。
而且，上拉驱动电路包含第二晶体管T2、第一电容C1与第二电容C2。其中第二晶体管T2包含栅极电性连接于第三输入端、漏极电性连接于第三晶体管T3的栅极以及源极电性连接于第一晶体管T1的漏极；第一电容C1电性连接于第二晶体管T2的源极与输出端之间；第二电容C2电性连接于第二晶体管T2的漏极与输出端之间。
在本实施例中，上拉驱动电路可包含第二晶体管T2、第一电容C1与第二电容C2。其中第二晶体管T2包含栅极电性连接于第一晶体管T1的漏极、漏极电性连接于第三输入端以及源极电性连接于第三晶体管T3的栅极；第一电容C1电性连接于第二晶体管T2的栅极与输出端之间；第二电容C2电性连接于第二晶体管T2的源极与输出端之间。
此外，第一晶体管T1至第六晶体管T6之中的至少一者包含金属氧化物半导体薄膜晶体管。
根据本发明再一实施方式，本发明关于一种移位寄存器。前述移位寄存器包含多个移位寄存器级{SN}，N＝1、2、...、M，M为非零正整数。在本实施例中，每一移位寄存器级SN包含第一输入端、第二输入端、第三输入端用以接收第一时钟脉冲信号CK、第四输入端用以接收第二时钟脉冲信号XCK、第五输入端用以接收第一供应电压VDD、第六输入端用以接收第二供应电压VSS以及输出端用以提供输出信号OUT(N)。
在本实施例中，每一移位寄存器级SN包含第一晶体管T1，前述第一晶体管T1包含栅极电性连接于第一输入端、漏极以及源极电性连接于栅极。
此外，每一移位寄存器级SN包含提升驱动电路，前述提升驱动电路包含第一电容C1与第二电容C2。其中第一电容C1包含第一端部电性连接于第一晶体管T1的漏极以及第二端部电性连接于输出端；第二电容C2包含第一端部以及第二端部电性连接于输出端。
再者，上拉驱动电路更包含第二晶体管T2，前述第二晶体管T2包含栅极电性连接于第三输入端、漏极电性连接于第二电容C2的第一端部以及源极电性连接于第一电容C1的第一端部。另外，上拉驱动电路亦可包含第二晶体管T2包含，前述第二晶体管T2包含栅极电性连接于第一电容C1的第一端部、漏极电性连接于第三输入端以及源极电性连接于第二电容C2的第一端部。
另外，每一移动寄存器级SN包含下拉驱动电路，前述下拉驱动电路电性耦接于第二输入端、第四输入端、第六输入端与提升驱动电路。在本实施例中，下拉驱动电路包含第四晶体管T4与第五晶体管T5。其中第四晶体管T4包含栅极电性连接于第二输入端、漏极电性连接于第一晶体管T1的漏极以及源极电性连接于第六输入端；第五晶体管T5包含栅极电性连接于第四输入端、漏极电性连接于第二电容C2的第一端部以及源极电性连接于第六输入端。
此外，每一移位寄存器级SN包含输出缓冲器，前述输出缓冲器电性耦接于第五输入端、提升驱动电路、下拉驱动电路与输出端。在本实施例中，输出缓冲器包含第三晶体管T3与第六晶体管T6。其中第三晶体管T3包含栅极电性连接于第二电容C2的第一端部、漏极电性连接于第五输入端以及源极电性连接于输出端；第六晶体管T6包含栅极电性连接于第四输入端、漏极电性连接于输出端以及源极电性连接于第六输入端。
在本实施例中，前述移位寄存器级彼此电性串联，致使移位寄存器级的第一输入端电性连接于上一移位寄存器级的输出端以接收上一移位寄存器级的输出端所输出的输出信号；移位寄存器级的第二输入端电性连接于次一移位寄存器级的输出端以接收次一移位寄存器级的输出端所输出的输出信号；移位寄存器级的输出端电性连接于次一移位寄存器级的第一输入端，以提供一输出信号至次一移位寄存器级。
附图说明
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附附图的说明如下：
图1绘示依照本发明一实施例的一种移位寄存器级方块图；
图2绘示依照本发明一实施例的一种包含移位寄存器级的移位寄存器示意图；
图3绘示依照本发明一实施例的一种移位寄存器级的电路示意图；
图4绘示依照本发明一实施例的一种设定于移位寄存器级的具有低功率消耗的移位寄存器单元的时序图；
图5绘示依照本发明另一实施例的一种移位寄存器级的电路示意图；
图6绘示依照本发明再一实施例的一种移位寄存器级的电路示意图；
图7A绘示依照本发明又一实施例的一种移位寄存器级的电路示意图；
图7B绘示依照本发明再一实施例的一种移位寄存器级的电路示意图；
图8绘示依照本发明一实施例的一种移位寄存器的模拟时序图；
图9绘示依照现有技术的一种双向移位寄存器；
图10绘示依照另一现有技术的一种双向移位寄存器。
其中，附图标记
41：栅极线驱动单元            310：输入缓冲器
42：正向移位单元         320：提升驱动电路
43：反向移位单元         330：下拉驱动电路
100：移位寄存器          340：输出缓冲器
111：第一信号线          710：输入缓冲器
112：第二信号线          720：提升驱动电路
113：第三信号线          730：下拉驱动电路
114：第四信号线          740：输出缓冲器
115：触发脉冲输入线
具体实施方式
为让本发明的上述和其他目的、特征、优点更明显易懂，本发明的实施例一并配合相关附图图1至图7B，作详细说明如下。根据本发明实施例的目的，仅于此具体及概略陈述，本发明实施例关于一种具有低功率消耗的移位寄存器。
图1依照本发明一实施例绘示一种移位寄存器级SN。移位寄存器级包含第一输入端IN1、第二输入端IN2、第三输入端IN3用以接收第一时钟脉冲信号CK、第四输入端IN4用以接收第二时钟脉冲信号XCK、第五输入端IN5用以接收第一供应电压VDD、第六输入端IN6用以接收第二供应电压VSS以及输出端OUT用以提供移位寄存器级的输出信号OUT(N)。
在本实施例中，第一时钟脉冲信号CK与第二时钟脉冲信号XCK皆各自具有一频率与一相位。其中第一时钟脉冲信号CK的频率与第二时钟脉冲信号XCK的频率实质上相同，而第一时钟脉冲信号CK的相位与第二时钟脉冲信号XCK的相位实质上反相。例如第一时钟脉冲信号CK的相位与第二时钟脉冲信号XCK的相位相差约180度，如图4所示。第一时钟脉冲信号CK与第二时钟脉冲信号XCK具有高压电位与低压电位。此外，第一供应电压VDD位于高电压电位，而第二供应电压VSS位于低电压电位。
图2依照本发明一实施例绘示一种包含多个移位寄存器级{SN}的移位寄存器100示意图，其中N＝1、2、3、...、M，M为大于零的整数。移位寄存器100亦包含触发脉冲输入线115、第一信号线111、第二信号线112、第三信号线113以及第四信号线114。其中触发脉冲输入线115用以提供触发脉冲SP，第一信号线111用以提供第一时钟脉冲信号CLK1，第二信号线112用以提供第二时钟脉冲信号CLK2，第三信号线113用以提供第一供应电压VDD，第四信号线114用以提供第二供应电压VSS。
对每一移位寄存器级{SN}而言，第三输入端IN3电性连接于第一信号线111以接收第一时钟脉冲信号CK，第四输入端IN4电性连接于第二信号线112以接收第二时钟脉冲信号XCK，第五输入端IN5电性连接于第三信号线113以接收第一供应电压VDD，第六输入端IN6电性连接于第四信号线114以接收第二供应电压VSS。
在本实施例中，前述移位寄存器级{SN}彼此电性串联，致使移位寄存器级SN的第一输入端IN1电性连接于上一移位寄存器级SN-1的输出端OUT，且移位寄存器级SN由上一移位寄存器级SN-1接收输出信号OUT(N-1)；移位寄存器级SN的第二输入端IN2电性连接于次一移位寄存器级SN+1的输出端OUT，且移位寄存器级SN由次一移位寄存器级SN+1接收输出信号OUT(N+1)；移位寄存器级SN的输出端OUT电性连接于次一移位寄存器级SN+1的第一输入端INT1，且移位寄存器级SN提供输出信号OUT(N)至次一移位寄存器级SN+1。前提是第一个移位寄存器级S1(例如：上述的第一个移位寄存器级为上一移位寄存器级SN-1)的第一输入端IN1需电性连接至触发脉冲输入线115，以由触发脉冲输入线115取得触发脉冲SP。
如图2所示，例如对第一移位寄存器级S1而言，其第一输入端IN1电性连接至触发脉冲输入线115，以由触发脉冲输入线115取得触发脉冲SP；其第二输入端IN2电性连接至第二移位寄存器级S2的输出端OUT，以由第二移位寄存器级S2取得输出信号OUT(2)；且其输出端OUT电性连接至第二移位寄存器级S2的第一输入端IN1，以提供输出信号OUT(1)至第二移位寄存器级S2。
接着，对第二移位寄存器级S2而言，其第一输入端IN1电性连接至第一移位寄存器级S1的输出端OUT，以由第一移位寄存器级S1取得输出信号OUT(1)；其第二输入端IN2电性连接至第三移位寄存器级S3的输出端，以由第三移位寄存器级S3取得输出信号OUT(3)；且其输出端OUT电性连接至第三移位寄存器级S3的第一输入端IN1，以提供输出信号OUT(2)至第三移位寄存器级S3，以此类推。
此外，每一移位寄存器级SN的输出信号OUT(N)亦电性耦接至相应的栅极线Gate_N，以提供栅极线信号来驱动显示面板(例如：液晶显示面板)的栅极线。
图3依照本发明一实施例绘示一种移位寄存器级SN的电路图。移位寄存器级SN包含第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第一电容C1以及第二电容C2。
在本实施例中，第一晶体管T1包含栅极电性连接于第一输入端IN1、电性连接于栅极的源极以及漏极；第二晶体管T2包含栅极电性连接于第三输入端IN3、漏极以及源极电性连接于第一晶体管T1的漏极；第三晶体管T3包含栅极电性连接于第二晶体管T2的漏极、漏极电性连接于第五输入端IN5以及源极电性连接于输出端；第四晶体管T4包含栅极电性连接于第二输入端IN2、漏极电性连接于第一晶体管T1的漏极以及源极电性连接于第六输入端IN6；第五晶体管T5包含栅极电性连接于第四输入端IN4、漏极电性连接于第二晶体管T2的漏极以及源极电性连接于第六输入端IN6；第六晶体管T6包含栅极电性连接于第五晶体管T5的栅极、漏极电性连接于输出端以及源极电性连接于第六输入端IN6。其中第一晶体管T1至第六晶体管T6之中的至少一者为金属氧化物半导体(metal oxide semiconductor，MOS)薄膜晶体管(thin filmtransistor，TFT)。若第一晶体管T1至第六晶体管T6皆为金属氧化物半导体薄膜晶体管为佳。
此外，第一电容C1电性连接于第二晶体管T2的源极与输出端之间，第二电容C2电性连接于第三晶体管T3的栅极与输出端之间。
如此配置可使第三晶体管T3(输出晶体管)的漏极电性耦接至高电压电位VDD，且使第三晶体管T3的源极电性耦接至输出端OUT，因此，没有耦合效应产生。从而，可降低功率消耗且可避免不稳定的输出波形。此外，由于在移位寄存器级中不需使用反相器结构，是故可更进一步降低功率消耗。
图4依照本发明实施例图3中的移位寄存器级SN绘示一种移位寄存器级SN的时序图。在第一时间间隔t1中，上一移位寄存器级SN-1的输出信号OUT(N-1)(例如：当N＝1时，输出信号OUT(0)相应于触发脉冲信号SP)为高电压电位，而下一移位寄存器级SN+1的输出信号OUT(N+1)为低电压电位。在第一时间间隔t1中，当第二时钟脉冲信号XCK为高电压电位时，第一时钟脉冲信号CK为低电压电位。因此，第一晶体管T1、第五晶体管T5与第六晶体管T6会相应地开启，而第二晶体管T2、第三晶体管T3与第4晶体管T4会相应地关闭，以致电流由第一晶体管T1的源极流至漏极，且分别由第五晶体管T5与第六晶体管T6的漏极流至源极。从而，节点Q充电至位于高电压电位H的电压VQ，而节点A放电至位于低电压电位L(例如：L为0)的电压VA。因此，由移位寄存器级SN的输出节点OUT所输出的输出信号OUT(N)位于低电压状态。
在本实施例的第二时间间隔t2中，第一时钟脉冲信号CK为高电压电位，而第二时钟脉冲信号XCK为低电压电位。此外，上一移位寄存器级SN-1的输出信号OUT(N-1)与下一移位寄存器级SN+1的输出信号OUT(N+1)皆为低电压电位。因此，第二晶体管T2与第三晶体管T3会相应地开启，而第一晶体管T1、第4晶体管T4、第五晶体管T5与第六晶体管T6会相应地关闭，以致电流由第二晶体管T2的源极流至漏极，且电流亦由第三晶体管T3的漏极流至源极(输出节点OUT)。从而，节点Q充电至高电压电位H，而节点A充电至高电压电位H’。因此，导致由移位寄存器级SN的输出节点OUT所输出的输出信号OUT(N)位于高电压状态。由于移位寄存器级SN的输出节点OUT所输出的输出信号OUT(N)由低电压充电至高电压，第一电容C1与第二电容C2相应地充电，因此节点Q的电压VQ与节电A的电压VA各自充电至电压2H与电压H’。前述电压H’较高电压H高出许多。
在本实施例的第三时间间隔t3中，第一时钟脉冲信号CK为低电压电位，第二时钟脉冲信号XCK为高电压电位，上一移位寄存器级SN-1的输出信号OUT(N-1)为低电压电位，而下一移位寄存器级SN+1的输出信号OUT(N+1)为高电压电位。因此，第一晶体管T1、第二晶体管T2与第三晶体管T3会相应地关闭，而第4晶体管T4、第五晶体管T5与第六晶体管T6会相应地开启，以致电流各自由第4晶体管T4、第五晶体管T5与第六晶体管T6的漏极流至源极。因此，节点Q与节点A均放电至低电压电位(L)。
相同的操作方式反复地在移位寄存器中的每一移位寄存器级执行，以产生连续的移位时钟脉冲信号。
如图3所示，每一移位寄存器级SN亦可具有输入缓冲器310、提升驱动电路320、下拉驱动电路330以及输出缓冲器340，且输入缓冲器310、提升驱动电路320、下拉驱动电路330以及输出缓冲器340彼此电性耦接。
在如图3所示的例示性实施例中，输入缓冲器310包含第一晶体管T1，前述第一晶体管T1包含栅极电性连接于第一输入端IN1、漏极以及源极电性连接于栅极。上拉驱动电路320包含第二晶体管T2、第一电容C1与第二电容C2，前述第二晶体管T2包含栅极电性连接于第三输入端IN3、漏极以及源极电性连接于第一晶体管T1的漏极，前述第一电容C1电性连接于第二晶体管T2的源极与输出端之间，前述第二电容C2电性连接于第二晶体管T2的漏极与输出端之间。下拉驱动电路330包含第四晶体管T4与第五晶体管T5，前述第四晶体管T4包含栅极电性连接于第二输入端IN2、漏极电性连接于第二晶体管T2的源极以及源极电性连接于第六输入端IN6，前述第五晶体管T5包含栅极电性连接于第四输入端IN4、漏极电性连接于第二晶体管T2的漏极以及源极电性连接于第六输入端IN6。前述输出缓冲器340包含第三晶体管T3与第六晶体管T6，前述第三晶体管T3包含栅极电性连接于该第二晶体管T2的漏极、漏极电性连接于第五输入端IN5以及源极电性连接于该输出端，前述第六晶体管T6包含栅极电性连接于第五晶体管T5的栅极、漏极电性连接于输出端以及源极电性连接于第五晶体管T5的源极。
图5绘示依照本发明一实施例的一种移位寄存器级SN。移位寄存器级SN包含第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第一电容C1以及第二电容C2。
在本实施例中，第一晶体管T1包含栅极、漏极以及源极电性连接于栅极；第二晶体管T2包含栅极电性连接于第三输入端IN3、漏极以及源极电性连接于第一晶体管T1的源极；第三晶体管T3包含栅极电性连接于第二晶体管T2的漏极、漏极电性连接于第五输入端IN5以及源极电性连接于输出端；第四晶体管T4包含栅极电性连接于第二输入端IN2、漏极电性连接于第一晶体管T1的漏极以及源极电性连接于第六输入端IN6；第五晶体管T5包含栅极电性连接于第四输入端IN4、漏极电性连接于第二晶体管T2的漏极以及源极电性连接于第六输入端IN6；第六晶体管T6包含栅极电性连接于第五晶体管T5的栅极、漏极电性连接于输出端以及源极电性连接于第六输入端IN6；第七晶体管T7包含栅极电性连接于第一晶体管T1的栅极、漏极电性连接于第一晶体管T1的源极以及源极电性连接于第一输入端IN1；第八晶体管T8包含栅极电性连接于输出端、漏极电性连接于第一晶体管T1的源极以及源极电性连接于栅极。
再者，第一电容C1电性连接于第二晶体管T2的源极与输出端之间；第二电容C2电性连接于第三晶体管T3的栅极与输出端之间。
如此配置可使第三晶体管T3的漏极电性耦接至高电压电位VDD，且使第三晶体管T3的源极电性耦接至输出端OUT，因此，没有耦合效应产生。从而，可降低功率消耗且可避免不稳定的输出波形。此外，由于在移位寄存器级中不需使用反相器结构，因此可更进一步降低功率消耗。
此外，第七晶体管T7与第八晶体管T8用以防止因第一晶体管T1的源极与漏极间的高电压所导致的漏电流。如图5所示的第七晶体管T7与第八晶体管T8的配置，通常称为电压箝制模块。前述电压箝制模块亦可以其它结构来组成，用以箝制晶体管的源极与漏极间的电压降。
在本实施例中，第一晶体管T1至第八晶体管T8之中的至少一者为金属氧化物半导体薄膜晶体管。若第一晶体管T1至第八晶体管T8皆为金属氧化物半导体薄膜晶体管为佳。
移位寄存器级SN的操作方式以图4中时序图的方式说明。在第一时间间隔t1中，上一移位寄存器级SN-1的输出信号OUT(N-1)(例如：当N＝1时，输出信号OUT(0)相应于触发脉冲信号SP)为高电压电位，而下一移位寄存器级SN+1的输出信号OUT(N+1)为低电压电位。在第一时间间隔t1中，当第二时钟脉冲信号XCK为高电压电位时，第一时钟脉冲信号CK为低电压电位。因此，第一晶体管T1、第五晶体管T5、第六晶体管T6与第七晶体管T7会相应地开启，而第二晶体管T2、第三晶体管T3、第四晶体管T4与第八晶体管T8会相应地关闭。如前所述，将导致第一电流由第七晶体管T7的源极流至漏极，接着由第一晶体管T1的源极流至漏极。此外，第二电流由第五晶体管T5的漏极流至源极，而第三电流则由第六晶体管T6的漏极流至源极。从而，节点Q充电至位于高电压电位(H)的电压VQ，而节点A放电至位于低电压电位(L)电压VA。因此，由移位寄存器级SN的输出节点OUT所输出的输出信号OUT(N)位于低电压状态。
在本实施例的第二时间间隔t2中，第一时钟脉冲信号CK为高电压电位，而第二时钟脉冲信号XCK为低电压电位。此外，上一移位寄存器级SN-1的输出信号OUT(N-1)与下一移位寄存器级SN+1的输出信号OUT(N+1)皆为低电压电位。因此，第二晶体管T2、第三晶体管T3与第八晶体管T8会相应地开启，而第一晶体管T1、第4晶体管T4、第五晶体管T5、第六晶体管T6与第七晶体管T7会相应地关闭。如前所述，将导致第一电流由第二晶体管T2的源极流至漏极，第二电流由第三晶体管T3的漏极流至源极(输出节点OUT)，且第二电流亦由输出节点OUT流经第八晶体管T8的源极至漏极。从而，节点Q充电至高电压电位2H，而节点A充电至高电压电位H’。因此，导致由移位寄存器级SN的输出节点OUT所输出的输出信号OUT(N)位于高电压状态，节点K亦相应地充电至高电压电位H。由于移位寄存器级SN的输出节点OUT所输出的输出信号OUT(N)由低电压充电至高电压，第一电容C1与第二电容C2相应地充电，因此节点Q的电压VQ与节电A的电压VA各自充电至电压2H与电压H’。前述电压H’较电压H高出许多。当节点K的电压维持在高电压电位H且节点Q的电压维持在高电压电位2H时，位于第一晶体管T1的源极与漏极间的电压降(差)为约(2H-H)＝H。
换言之，通过应用第七晶体管T7与第八晶体管T8在本发明实施例中，第一晶体管T1的源极与漏极间的电位差为约(2H-H)＝H。对照图3中的配置，若本发明实施例未应用第七晶体管T7与第八晶体管T8，则第一晶体管T1的源极与漏极间的电位差为约(2H-L)＝2H。因此，第七晶体管T7与第八晶体管T8的功能用以防止因第一晶体管T1的源极与漏极间的高电压所导致的漏电流。
在本实施例的第三时间间隔t3中，第一时钟脉冲信号CK为低电压电位，第二时钟脉冲信号XCK为高电压电位，上一移位寄存器级SN-1的输出信号OUT(N-1)为低电压电位，而下一移位寄存器级SN+1的输出信号OUT(N+1)为高电压电位。因此，第一晶体管T1、第二晶体管T2、第三晶体管T3、第七晶体管T7与第八晶体管T8会相应地关闭，而第4晶体管T4、第五晶体管T5与第六晶体管T6会相应地开启，以致电流各自由第4晶体管T4、第五晶体管T5与第六晶体管T6的漏极流至源极。是故，节点Q与节点A均放电至低电压电位(L)。
图6绘示依照本发明再一实施例的一种移位寄存器级SN。移位寄存器级SN包含第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7与第八晶体管T8。其中第一晶体管T1包含栅极电性连接于第一输入端IN1、漏极以及源极电性连接于栅极；第二晶体管T2包含栅极电性连接于第三输入端IN3、漏极以及源极电性连接于第一晶体管T1的漏极；第三晶体管T3包含栅极电性连接于第二晶体管T2的漏极、漏极电性连接于第五输入端IN5以及源极电性连接于输出端；第四晶体管T4包含栅极电性连接于第二输入端IN2、漏极电性连接于第一晶体管T1的漏极以及源极电性连接于第六输入端IN6。
再者，第五晶体管T5包含栅极、漏极电性连接于第二晶体管T2的漏极以及源极电性连接于第六输入端IN6；第六晶体管T6包含栅极电性连接于第五晶体管T5的栅极、漏极电性连接于输出端以及源极电性连接于第六输入端IN6；第七晶体管T7包含栅极电性连接于第四输入端IN4、漏极电性连接于第五晶体管T5的栅极以及源极电性连接于第五晶体管T5的源极；第八晶体管T8包含栅极、漏极电性连接于第七晶体管T7的源极以及源极电性连接于栅极与第五输入端IN5。
本实施例亦包含第一电容C1与第二电容C2。其中第一电容C1电性连接于第二晶体管T2的源极与输出端之间，第二电容C2电性连接于第二晶体管T2的源极与输出端之间。
图7A绘示依照本发明又一实施例的一种移位寄存器级SN。图7B绘示依照本发明再一实施例的一种移位寄存器级SN。如图7A与图7B所示，移位寄存器级包含第一输入端IN1、第二输入端IN2、第三输入端IN3、第四输入端IN4用以接收第二时钟脉冲信号XCK、第五输入端IN5用以接收第一供应电压VDD、第六输入端IN6用以接收第二供应电压VSS以及输出端OUT用以提供移位寄存器级的输出信号OUT(N)。如图7A所示，本实施例的移位寄存器级SN的第三输入端IN3用以接收第一时钟脉冲信号CK。如图7B所示，本实施例的移位寄存器级SN的第三输入端IN3用以接收第一供应电压VDD。
如图7A与图7B所示，移位寄存器级SN包含六个晶体管(例如：T1至T6)与两个电容(例如：C1与C2)。其中第一晶体管T1包含栅极电性连接于第一输入端IN1、漏极以及源极电性连接于栅极；第二晶体管T2包含栅极电性连接于第一晶体管T1的漏极、漏极电性连接于第三输入端IN3以及源极；第三晶体管T3包含栅极电性连接于第二晶体管T2的源极、漏极电性连接于第五输入端IN5以及源极电性连接于输出端；第四晶体管T4包含栅极电性连接于第二输入端IN2、漏极电性连接于第一晶体管T1的漏极以及源极电性连接于第六输入端IN6；第五晶体管T5包含栅极电性连接于第四输入端IN4、漏极电性连接于第二晶体管T2的源极以及源极电性连接于第六输入端IN6；第六晶体管T6包含栅极电性连接于第五晶体管T5的栅极、漏极电性连接于输出端以及源极电性连接于第六输入端IN6；第一电容C1电性连接于第二晶体管T2的栅极与输出端之间；第二电容C2电性连接于第三晶体管T3的栅极与输出端之间。
如图7A与图7B所示，每一移位寄存器级SN亦可具有输入缓冲器710、提升驱动电路720、下拉驱动电路730以及输出缓冲器740，且输入缓冲器710、提升驱动电路720、下拉驱动电路730以及输出缓冲器740彼此电性耦接。
在本实施例中，输入缓冲器710包含第一晶体管T1，前述第一晶体管T1包含栅极电性连接于第一输入端、漏极以及源极电性连接于栅极。
此外，上拉驱动电路720包含第二晶体管T2、第一电容C1与第二电容C2。前述第二晶体管T2包含栅极电性连接于第一晶体管T1的漏极、漏极电性连接于第三输入端IN3以及源极电性连接于第三晶体管T3的栅极，前述第一电容C1电性连接于第二晶体管T2的栅极与输出端之间，前述第二电容C2电性连接于第二晶体管T2的源极与输出端之间。
再者，下拉驱动电路730包含第四晶体管T4与第五晶体管T5，前述第四晶体管T4包含栅极电性连接于第二输入端IN2、漏极电性连接于第一晶体管T2的漏极以及源极电性连接于第六输入端IN6，前述第五晶体管T5包含栅极电性连接于第四输入端IN4、漏极电性连接于第二晶体管T2的源极以及源极电性连接于第六输入端IN6。
另外，输出缓冲器740包含第三晶体管T3与第六晶体管T6。前述第三晶体管T3包含栅极电性连接于该第二晶体管T2的源极、漏极电性连接于第五输入端IN5以及源极电性连接于该输出端，前述第六晶体管T6包含栅极电性连接于第五晶体管T5的栅极、漏极电性连接于输出端以及源极电性连接于第五晶体管T5的源极。
图8依照本发明一实施例绘示一种模拟移位寄存器级SN的输出信号OUT(1)、OUT(2)与OUT(3)的时序图。其中模拟电压VQ与VA各自为节点Q与节点A的电压。
总结而论，除前文所述，本发明实施例关于一种包含多个移位寄存器级的移位寄存器。每一移位寄存器级配置以使第三晶体管T3(输出晶体管)的漏极电性耦接至高电压VDD，且第三晶体管T3的源极电性耦接至输出节点OUT。因此，没有耦合效应产生。从而，可降低功率消耗且可避免不稳定的输出波形。此外，由于在移位寄存器级中不需使用反相器结构，因此可更进一步降低功率消耗。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (42)

1.一种移位寄存器，包含多个移位寄存器级，其特征在于，每一这些移位寄存器级包含：
第一输入端；
第二输入端；
第三输入端，用以接收第一时钟脉冲信号；
第四输入端，用以接收第二时钟脉冲信号；
第五输入端，用以接收第一供应电压；
第六输入端，用以接收第二供应电压；
一输出端，用以提供一输出信号；
第一晶体管，包含：一栅极，电性连接于该第一输入端；一漏极；以及一源极，电性连接于该栅极；
第二晶体管，包含：一栅极，电性连接于该第三输入端；一漏极；以及一源极，电性连接于该第一晶体管的该漏极；
第三晶体管，包含：一栅极，电性连接于该第二晶体管的该漏极；一漏极，电性连接于该第五输入端；以及一源极，电性连接于该输出端；
第四晶体管，包含：一栅极，电性连接于该第二输入端；一漏极，电性连接于该第一晶体管的该漏极；以及一源极，电性连接于该第六输入端；
第五晶体管，包含：一栅极，电性连接于该第四输入端；一漏极，电性连接于该第二晶体管的该漏极；以及一源极，电性连接于该第六输入端；
第六晶体管，包含：一栅极，电性连接于该第五晶体管的该栅极；一漏极，电性连接于该输出端；以及一源极，电性连接于该第六输入端；
第一电容，电性连接于该第二晶体管的该源极与该输出端之间；以及
第二电容，电性连接于该第三晶体管的该栅极与该输出端之间。
2.根据权利要求1所述的移位寄存器，其特征在于，这些移位寄存器级彼此电性串联，致使该移位寄存器级的第一输入端电性连接于上一该移位寄存器级的输出端以接收该上一移位寄存器级的输出端所输出的输出信号；该移位寄存器级的第二输入端电性连接于次一该移位寄存器级的输出端以接收该次一移位寄存器级的输出端所输出的输出信号；该移位寄存器级的该输出端电性连接于次一该移位寄存器级的第一输入端，以提供该输出信号至该次一移位寄存器级。
3.根据权利要求1所述的移位寄存器，其特征在于，该第一晶体管至该第六晶体管之中的至少一者包含一金属氧化物半导体薄膜晶体管。
4.根据权利要求1所述的移位寄存器，其特征在于，该第一时钟脉冲信号与该第二时钟脉冲信号皆各自具有一频率与一相位，其中该第一时钟脉冲信号的频率与该第二时钟脉冲信号的频率相同，而该第一时钟脉冲信号的相位与该第二时钟脉冲信号的相位相差约180度。
5.根据权利要求1所述的移位寄存器，其特征在于，该第一供应电压位于一高电压电位，而该第二供应电压位于一低电压电位。
6.一种移位寄存器，包含多个移位寄存器级，其特征在于，每一这些移位寄存器级包含：
第一输入端；
第二输入端；
第三输入端，用以接收第一时钟脉冲信号；
第四输入端，用以接收第二时钟脉冲信号；
第五输入端，用以接收第一供应电压；
第六输入端，用以接收第二供应电压；
一输出端，用以提供一输出信号；
第一晶体管，包含：一栅极；一漏极；以及一源极，电性连接于该栅极；
第二晶体管，包含：一栅极，电性连接于该第三输入端；一漏极；以及一源极，电性连接于该第一晶体管该漏极；
第三晶体管，包含：一栅极，电性连接于该第二晶体管的该漏极；一漏极，电性连接于该第五输入端；以及一源极，电性连接于该输出端；
第四晶体管，包含：一栅极，电性连接于该第二输入端；一漏极，电性连接于该第一晶体管的该漏极；以及一源极，电性连接于该第六输入端；
第五晶体管，包含：一栅极，电性连接于该第四输入端；一漏极，电性连接于该第二晶体管的该漏极；以及一源极，电性连接于该第六输入端；
第六晶体管，包含：一栅极，电性连接于该第五晶体管的该栅极；一漏极，电性连接于该输出端；以及一源极，电性连接于该第六输入端；
第七晶体管，包含：一栅极，电性连接于该第一晶体管的该栅极；一漏极，电性连接于该第一晶体管的该源极；以及一源极，电性连接于该第一输入端；
第八晶体管，包含：一栅极，电性连接于该输出端；一漏极，电性连接于该第一晶体管的该源极；以及一源极，电性连接于该栅极；
第一电容，电性连接于该第二晶体管的该源极与该输出端；以及
第二电容，电性连接于该第三晶体管的该栅极与该输出端。
7.根据权利要求6所述的移位寄存器，其特征在于，这些移位寄存器级彼此电性串联，致使该移位寄存器级的第一输入端电性连接于上一该移位寄存器级的输出端以接收该上一移位寄存器级的输出端所输出的输出信号；该移位寄存器级的第二输入端电性连接于次一该移位寄存器级的输出端以接收该次一移位寄存器级的输出端所输出的输出信号；该移位寄存器级的该输出端电性连接于次一该移位寄存器级的第一输入端，以提供该输出信号至该次一移位寄存器级。
8.根据权利要求6所述的移位寄存器，其特征在于，该第一晶体管至该第八晶体管之中的至少一者包含一金属氧化物半导体薄膜晶体管。
9.根据权利要求6所述的移位寄存器，其特征在于，该第一时钟脉冲信号与该第二时钟脉冲信号皆各自具有一频率与一相位，其中该第一时钟脉冲信号的频率与该第二时钟脉冲信号的频率相同，而该第一时钟脉冲信号的相位与该第二时钟脉冲信号的相位相差约180度。
10.根据权利要求6所述的移位寄存器，其特征在于，该第一供应电压位于一高电压电位，而该第二供应电压位于一低电压电位。
11.一种移位寄存器，包含多个移位寄存器级，其特征在于，每一这些移位寄存器级包含：
第一输入端；
第二输入端；
第三输入端，用以接收第一时钟脉冲信号；
第四输入端，用以接收第二时钟脉冲信号；
第五输入端，用以接收第一供应电压；
第六输入端，用以接收第二供应电压；
一输出端，用以提供一输出信号；
第一晶体管，包含：一栅极，电性连接于该第一输入端；一漏极；以及一源极，电性连接于该栅极；
第二晶体管，包含：一栅极，电性连接于该第三输入端；一漏极；以及一源极，电性连接于该第一晶体管的该漏极；
第三晶体管，包含：一栅极，电性连接于该第二晶体管的该漏极；一漏极，电性连接于该第五输入端；以及一源极，电性连接于该输出端；
第四晶体管，包含：一栅极，电性连接于该第二输入端；一漏极，电性连接于该第一晶体管的该漏极；以及一源极，电性连接于该第六输入端；
第五晶体管，包含：一栅极；一漏极，电性连接于该第二晶体管的该漏极；以及一源极，电性连接于该第六输入端；
第六晶体管，包含：一栅极，电性连接于该第五晶体管的该栅极；一漏极，电性连接于该输出端；以及一源极，电性连接于该第六输入端；
第七晶体管，包含：一栅极，电性连接于该第四输入端；一漏极，电性连接于该第五晶体管的该栅极；以及一源极，电性连接于该第五晶体管的该源极；
第八晶体管，包含：一栅极；一漏极，电性连接于该第七晶体管的该源极；以及一源极，电性连接于该第五输入端；
第一电容，电性连接于该第二晶体管的该源极与该输出端；以及
第二电容，电性连接于该第三晶体管的该栅极与该输出端。
12.根据权利要求11所述的移位寄存器，其特征在于，这些移位寄存器级彼此电性串联，致使该移位寄存器级的第一输入端电性连接于上一该移位寄存器级的输出端以接收该上一移位寄存器级的输出端所输出的输出信号；该移位寄存器级的第二输入端电性连接于次一该移位寄存器级的输出端以接收该次一移位寄存器级的输出端所输出的输出信号；该移位寄存器级的该输出端电性连接于次一该移位寄存器级的第一输入端，以提供该输出信号至该次一移位寄存器级。
13.根据权利要求11所述的移位寄存器，其特征在于，该第一晶体管至该第八晶体管之中的至少一者包含一金属氧化物半导体薄膜晶体管。
14.根据权利要求11所述的移位寄存器，其特征在于，该第一时钟脉冲信号与该第二时钟脉冲信号皆各自具有一频率与一相位，其中该第一时钟脉冲信号的频率与该第二时钟脉冲信号的频率相同，而该第一时钟脉冲信号的相位与该第二时钟脉冲信号的相位相差约180度。
15.根据权利要求11所述的移位寄存器，其特征在于，该第一供应电压位于一高电压电位，而该第二供应电压位于一低电压电位。
16.一种移位寄存器，包含多个移位寄存器级，其特征在于，每一这些移位寄存器级包含：
第一输入端；
第二输入端；
第三输入端，用以接收第一时钟脉冲信号；
第四输入端，用以接收第二时钟脉冲信号；
第五输入端，用以接收第一供应电压；
第六输入端，用以接收第二供应电压；
一输出端，用以提供一输出信号；
第一晶体管，包含：一栅极，电性连接于该第一输入端；一漏极；以及一源极，电性连接于该栅极；
第二晶体管，包含：一栅极，电性连接于该第一晶体管的该漏极；一漏极，电性连接于该第三输入端；以及一源极；
第三晶体管，包含：一栅极，电性连接于该第二晶体管的该源极；一漏极，电性连接于该第五输入端；以及一源极，电性连接于该输出端；
第四晶体管，包含：一栅极，电性连接于该第二输入端；一漏极，电性连接于该第一晶体管的该漏极；以及一源极，电性连接于该第六输入端；
第五晶体管，包含：一栅极，电性连接于该第四输入端；一漏极，电性连接于该第二晶体管的该源极；以及一源极，电性连接于该第六输入端；
第六晶体管，包含：一栅极，电性连接于该第五晶体管的该栅极；一漏极，电性连接于该输出端；以及一源极，电性连接于该第六输入端；
第一电容，电性连接于该第二晶体管的该栅极与该输出端；以及
第二电容，电性连接于该第三晶体管的该栅极与该输出端。
17.根据权利要求16所述的移位寄存器，其特征在于，这些移位寄存器级彼此电性串联，致使该移位寄存器级的第一输入端电性连接于上一该移位寄存器级的输出端以接收该上一移位寄存器级的输出端所输出的输出信号；该移位寄存器级的第二输入端电性连接于次一该移位寄存器级的输出端以接收该次一移位寄存器级的输出端所输出的输出信号；该移位寄存器级的该输出端电性连接于次一该移位寄存器级的第一输入端，以提供该输出信号至该次一移位寄存器级。
18.根据权利要求16所述的移位寄存器，其特征在于，该第一晶体管至该第六晶体管之中的至少一者包含一金属氧化物半导体薄膜晶体管。
19.根据权利要求16所述的移位寄存器，其特征在于，每一该第一时钟脉冲信号与该第二时钟脉冲信号皆各自具有一频率与一相位，其中该第一时钟脉冲信号的频率与该第二时钟脉冲信号的频率相同，而该第一时钟脉冲信号的相位与该第二时钟脉冲信号的相位相差约180度。
20.根据权利要求16所述的移位寄存器，其特征在于，该第一供应电压位于一高电压电位，而该第二供应电压位于一低电压电位。
21.一种移位寄存器，包含多个移位寄存器级，其特征在于，每一这些移位寄存器级包含：
第一输入端；
第二输入端；
第三输入端，用以接收第一时钟脉冲信号；
第四输入端，用以接收第二时钟脉冲信号；以及
一输出端，用以提供一输出信号；
其中这些移位寄存器级彼此电性串联，致使该移位寄存器级的第一输入端电性连接于上一该移位寄存器级的输出端以接收该上一移位寄存器级的输出端所输出的输出信号；该移位寄存器级的第二输入端电性连接于次一该移位寄存器级的输出端以接收该次一移位寄存器级的输出端所输出的输出信号；该移位寄存器级的该输出端电性连接于次一该移位寄存器级的第一输入端，以提供该输出信号至该次一移位寄存器级。
22.根据权利要求21所述的移位寄存器，其特征在于，每一该第一时钟脉冲信号与该第二时钟脉冲信号皆各自具有一频率与一相位，其中该第一时钟脉冲信号的频率与该第二时钟脉冲信号的频率相同，而该第一时钟脉冲信号的相位与该第二时钟脉冲信号的相位相差约180度。
23.根据权利要求21所述的移位寄存器，其特征在于，每一这些移位寄存器级更包含：
第五输入端，用以接收第一供应电压；以及
第六输入端，用以接收第二供应电压。
24.根据权利要求23所述的移位寄存器，其特征在于，该第一供应电压位于一高电压电位，而该第二供应电压位于一低电压电位。
25.根据权利要求21所述的移位寄存器，其特征在于，每一这些移位寄存器级更包含：
第一晶体管，包含：一栅极，电性连接于该第一输入端；一漏极；以及一源极；
第二晶体管，包含：一栅极，电性连接于该第三输入端；一漏极；以及一源极，电性连接于该第一晶体管的该漏极；
第三晶体管，包含：一栅极，电性连接于该第二晶体管的该漏极；一漏极，电性连接于该第五输入端；以及一源极，电性连接于该输出端；
第四晶体管，包含：一栅极，电性连接于该第二输入端；一漏极，电性连接于该第一晶体管的该漏极；以及一源极，电性连接于该第六输入端；
第五晶体管，包含：一栅极；一漏极，电性连接于该第二晶体管的该漏极；以及一源极，电性连接于该第六输入端；
第六晶体管，包含：一栅极，电性连接于该第五晶体管的该栅极；一漏极，电性连接于该输出端；以及一源极，电性连接于该第六输入端；
第一电容，电性连接于该第二晶体管的该源极与该输出端；以及
第二电容，电性连接于该第三晶体管的该栅极与该输出端。
26.根据权利要求25所述的移位寄存器，其特征在于，该第一晶体管的该源极电性连接于该第一晶体管的该栅极，且其中该第五晶体管的该栅极电性连接于该第四输入端。
27.根据权利要求25所述的移位寄存器，其特征在于，每一这些移位寄存器级更包含：
第七晶体管，包含：一栅极，电性连接于该第一晶体管的该栅极；一漏极，电性连接于该第一晶体管的该源极；以及一源极，电性连接于该第一输入端；以及
第八晶体管，包含：一栅极，电性连接于该输出端；一漏极，电性连接于该第一晶体管的该源极；以及一源极，电性连接于该栅极。
28.根据权利要求25所述的移位寄存器，其特征在于，每一这些移位寄存器级更包含：
第七晶体管，包含：一栅极，电性连接于该第四输入端；一漏极，电性连接于该第五晶体管的该栅极；以及一源极，电性连接于该第五晶体管的该源极；以及
第八晶体管，包含：一栅极；一漏极，电性连接于该第七晶体管的该源极；以及一源极，电性连接于该第五输入端。
29.根据权利要求21所述的移位寄存器，其特征在于，每一这些移位寄存器级更包含：
第一晶体管，包含：一栅极，电性连接于该第一输入端；一漏极；以及一源极，电性连接于该栅极；
第二晶体管，包含：一栅极，电性连接于该第一晶体管的该漏极；一漏极，电性连接于该第三输入端；以及一源极；
第三晶体管，包含：一栅极，电性连接于该第二晶体管的该源极；一漏极；电性连接于该第五输入端；以及一源极，电性连接于该输出端；
第四晶体管，包含：一栅极，电性连接于该第二输入端；一漏极，电性连接于该第一晶体管的该漏极；以及一源极，电性连接于该第六输入端；
第五晶体管，包含：一栅极，电性连接于该第四输入端；一漏极，电性连接于该第二晶体管的该源极；以及一源极，电性连接于该第六输入端；
第六晶体管，包含：一栅极，电性连接于该第五晶体管的该栅极；一漏极，电性连接于该输出端；以及一源极，电性连接于该第六输入端；
第一电容，电性连接于该第二晶体管的该栅极与该输出端；以及
第二电容，电性连接于该第三晶体管的该栅极与该输出端。
30.一种移位寄存器，包含多个移位寄存器级，其特征在于，每一这些移位寄存器级包含：
第一输入端；
第二输入端；
第三输入端，用以接收第一时钟脉冲信号；
第四输入端，用以接收第二时钟脉冲信号；
第五输入端，用以接收第一供应电压；
第六输入端，用以接收第二供应电压；
一输出端，用以提供一输出信号；
一输入缓冲器，电性耦接于该第一输入端；
一提升驱动电路，电性耦接于该第三输入端、该输入缓冲器与该输出端；
一下拉驱动电路，电性耦接于该第二输入端、该第四输入端、该第六输入端与该提升驱动电路；以及
一输出缓冲器，电性耦接于该第五输入端、该提升驱动电路、该下拉驱动电路与该输出端。
31.根据权利要求30所述的移位寄存器，其特征在于，这些移位寄存器级彼此电性串联，致使该移位寄存器级的第一输入端电性连接于上一该移位寄存器级的输出端以接收该上一移位寄存器级的输出端所输出的输出信号；该移位寄存器级的第二输入端电性连接于次一该移位寄存器级的输出端以接收该次一移位寄存器级的输出端所输出的输出信号；该移位寄存器级的该输出端电性连接于次一该移位寄存器级的第一输入端，以提供该输出信号至该次一移位寄存器级。
32.根据权利要求30所述的移位寄存器，其特征在于，该输入缓冲器包含第一晶体管，该第一晶体管包含：
一栅极，电性连接于该第一输入端；
一漏极；以及
一源极，电性连接于该栅极。
33.根据权利要求32所述的移位寄存器，其特征在于，该下拉驱动电路包含：
第四晶体管，包含：一栅极，电性连接于该第二输入端；一漏极，电性连接于该第一晶体管的该漏极；以及一源极，电性连接于该第六输入端；以及
第五晶体管，包含：一栅极，电性连接于该第四输入端；一漏极；以及一源极，电性连接于该第六输入端。
34.根据权利要求33所述的移位寄存器，其特征在于，该输出缓冲器包含：
第三晶体管，包含：一栅极；一漏极，电性连接于该第五输入端；以及一源极，电性连接于该输出端；以及
第六晶体管，包含：一栅极，电性连接于该第五晶体管的该栅极；一漏极，电性连接于该输出端；以及一源极，电性连接于该第五晶体管的该源极。
35.根据权利要求34所述的移位寄存器，其特征在于，该上拉驱动电路包含：
第二晶体管，包含：一栅极，电性连接于该第三输入端；一漏极，电性连接于该第三晶体管的该栅极；以及一源极，电性连接于该第一晶体管的该漏极；
第一电容，电性连接于该第二晶体管的该源极与该输出端之间；以及
第二电容，电性连接于该第二晶体管的该漏极与该输出端之间。
36.根据权利要求34所述的移位寄存器，其特征在于，该上拉驱动电路包含：
第二晶体管，包含：一栅极，电性连接于该第一晶体管的该漏极；一漏极，电性连接于该第三输入端；以及一源极，电性连接于该第三晶体管的该栅极；
第一电容，电性连接于该第二晶体管的该栅极与该输出端之间；以及
第二电容，电性连接于该第二晶体管的该源极与该输出端之间。
37.一种移位寄存器，包含多个移位寄存器级，其特征在于，每一这些移位寄存器级包含：
第一输入端；
第二输入端；
第三输入端，用以接收第一时钟脉冲信号；
第四输入端，用以接收第二时钟脉冲信号；
第五输入端，用以接收第一供应电压；
第六输入端，用以接收第二供应电压；
一输出端，用以提供一输出信号；
第一晶体管，包含：一栅极，电性连接于该第一输入端；一漏极；以及一源极，电性连接于该栅极；
一提升驱动电路，包含第一电容与第二电容，其中，该第一电容，包含：一第一端部，电性连接于该第一晶体管的该漏极；以及一第二端部，电性连接于该输出端；该第二电容，包含：一第一端部；以及一第二端部，电性连接于该输出端；
一下拉驱动电路，电性耦接于该第二输入端、该第四输入端、该第六输入端与该提升驱动电路；以及
一输出缓冲器，电性耦接于该第五输入端、该提升驱动电路、该下拉驱动电路与该输出端。
38.根据权利要求37所述的移位寄存器，其特征在于，这些移位寄存器级彼此电性串联，致使该移位寄存器级的第一输入端电性连接于上一该移位寄存器级的输出端以接收该上一移位寄存器级的输出端所输出的输出信号；该移位寄存器级的第二输入端电性连接于次一该移位寄存器级的输出端以接收该次一移位寄存器级的输出端所输出的输出信号；该移位寄存器级的该输出端电性连接于次一该移位寄存器级的第一输入端，以提供该输出信号至该次一移位寄存器级。
39.根据权利要求37所述的移位寄存器，其特征在于，该上拉驱动电路更包含：
第二晶体管，包含：一栅极，电性连接于该第三输入端；一漏极，电性连接于该第二电容的该第一端部；以及一源极，电性连接于该第一电容的该第一端部。
40.根据权利要求37所述的移位寄存器，其特征在于，该上拉驱动电路更包含：
第二晶体管，包含：一栅极，电性连接于该第一电容的该第一端部；一漏极，电性连接于该第三输入端；以及一源极，电性连接于该第二电容的该第一端部。
41.根据权利要求37所述的移位寄存器，其特征在于，该下拉驱动电路包含：
第四晶体管，包含：一栅极，电性连接于该第二输入端；一漏极，电性连接于该第一晶体管的该漏极；以及一源极，电性连接于该第六输入端；以及
第五晶体管，包含：一栅极，电性连接于该第四输入端；一漏极，电性连接于该第二电容的该第一端部；以及一源极，电性连接于该第六输入端。
42.根据权利要求37所述的移位寄存器，其特征在于，该输出缓冲器包含：
第三晶体管，包含：一栅极，电性连接于该第二电容的该第一端部；一漏极，电性连接于该第五输入端；以及一源极，电性连接于该输出端；以及
第六晶体管，包含：一栅极，电性连接于该第四输入端；一漏极，电性连接于该输出端；以及一源极，电性连接于该第六输入端。
CN201010181235.7A 2009-11-13 2010-05-17 具有低功率消耗的移位寄存器 Active CN101866697B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/617,869 US8054935B2 (en) 2009-11-13 2009-11-13 Shift register with low power consumption
US12/617,869 2009-11-13

Publications (2)

Publication Number Publication Date
CN101866697A true CN101866697A (zh) 2010-10-20
CN101866697B CN101866697B (zh) 2014-06-25

Family

ID=42958372

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010181235.7A Active CN101866697B (zh) 2009-11-13 2010-05-17 具有低功率消耗的移位寄存器

Country Status (4)

Country Link
US (4) US8054935B2 (zh)
EP (1) EP2323257B1 (zh)
CN (1) CN101866697B (zh)
TW (1) TWI399923B (zh)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102184697A (zh) * 2010-12-29 2011-09-14 友达光电股份有限公司 开关装置与应用该开关装置的移位缓存器电路
CN102708776A (zh) * 2011-06-13 2012-10-03 京东方科技集团股份有限公司 移位寄存器、液晶显示器栅极驱动装置及液晶显示器
CN103093826A (zh) * 2013-01-16 2013-05-08 昆山龙腾光电有限公司 移位寄存单元、移位寄存器及栅极驱动器
CN103137058A (zh) * 2011-11-24 2013-06-05 群康科技(深圳)有限公司 影像显示系统与栅极驱动电路
CN103927958A (zh) * 2013-12-26 2014-07-16 上海天马微电子有限公司 一种非晶硅栅极驱动电路以及平板传感器
CN103971656A (zh) * 2014-04-08 2014-08-06 友达光电股份有限公司 显示面板与栅极驱动器
TWI476742B (zh) * 2010-12-06 2015-03-11 Au Optronics Corp 多工式驅動電路
CN104485134A (zh) * 2014-09-10 2015-04-01 友达光电股份有限公司 移位寄存器电路
CN104599620A (zh) * 2014-12-10 2015-05-06 华南理工大学 栅极集成驱动电路的反相器、栅极集成驱动器及驱动方法
CN105810142A (zh) * 2016-05-20 2016-07-27 上海天马有机发光显示技术有限公司 移位寄存单元及其驱动方法、移位寄存器电路、显示装置
CN108053801A (zh) * 2018-02-12 2018-05-18 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
CN108806636A (zh) * 2018-09-11 2018-11-13 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示设备
CN111583986A (zh) * 2018-12-28 2020-08-25 创王光电股份有限公司 一种移位暂存器及其方法
CN113096607A (zh) * 2019-12-23 2021-07-09 深圳市柔宇科技股份有限公司 像素扫描驱动电路、阵列基板与显示终端

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011114562A1 (ja) * 2010-03-15 2011-09-22 シャープ株式会社 走査信号線駆動回路およびそれを備えた表示装置
TWI433088B (zh) * 2010-10-27 2014-04-01 Chunghwa Picture Tubes Ltd 顯示裝置及驅動方法
TWI445310B (zh) * 2010-12-27 2014-07-11 Au Optronics Corp 移位暫存器
JP5847472B2 (ja) * 2011-07-20 2016-01-20 キヤノン株式会社 検出装置及び検出システム
CN103299546B (zh) * 2011-12-28 2016-09-21 株式会社日本有机雷特显示器 移位寄存器
TWI425473B (zh) * 2011-12-29 2014-02-01 Au Optronics Corp 閘極驅動電路
CN102682692B (zh) * 2012-05-21 2014-11-05 京东方科技集团股份有限公司 移位寄存器、驱动装置及显示器
CN102867475A (zh) * 2012-09-13 2013-01-09 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及显示装置
CN102945657B (zh) * 2012-10-29 2014-09-10 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、阵列基板和显示装置
TWI490847B (zh) * 2013-04-26 2015-07-01 Chunghwa Picture Tubes Ltd 閘極驅動電路
TWI519073B (zh) * 2013-05-28 2016-01-21 友達光電股份有限公司 移位暫存器電路及其操作方法
US9202590B2 (en) 2013-07-29 2015-12-01 Broadcom Corporation Low power shift register
US9437324B2 (en) * 2013-08-09 2016-09-06 Boe Technology Group Co., Ltd. Shift register unit, driving method thereof, shift register and display device
CN104751769A (zh) 2013-12-25 2015-07-01 昆山工研院新型平板显示技术中心有限公司 扫描驱动器及使用该扫描驱动器的有机发光显示器
KR102174888B1 (ko) * 2014-02-12 2020-11-06 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 포함하는 표시 장치
CN103996367B (zh) * 2014-04-18 2017-01-25 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路和显示装置
US9842551B2 (en) * 2014-06-10 2017-12-12 Apple Inc. Display driver circuitry with balanced stress
CN104050910B (zh) * 2014-06-16 2016-08-31 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及显示面板
CN104575438B (zh) * 2015-02-15 2017-05-03 合肥京东方光电科技有限公司 一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN104658506B (zh) * 2015-03-18 2018-01-30 合肥京东方光电科技有限公司 移位寄存器、栅极驱动电路及其驱动方法、显示面板
US11127336B2 (en) * 2015-09-23 2021-09-21 Boe Technology Group Co., Ltd. Gate on array (GOA) unit, gate driver circuit and display device
CN105529000B (zh) * 2016-02-18 2018-01-23 京东方科技集团股份有限公司 信号生成单元、移位寄存器、显示装置及信号生成方法
US11107388B2 (en) * 2016-04-29 2021-08-31 Lg Display Co., Ltd. Gate driving circuit and display device using the same
CN106157893B (zh) * 2016-09-09 2018-12-11 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、驱动电路和显示装置
TWI602168B (zh) * 2016-11-28 2017-10-11 友達光電股份有限公司 移位暫存器及其時序控制方法
CN106531117B (zh) * 2017-01-05 2019-03-15 京东方科技集团股份有限公司 移位寄存器、其驱动方法、栅极集成驱动电路及显示装置
CN107945732B (zh) * 2017-03-21 2020-04-03 北京大学深圳研究生院 栅极驱动电路
CN106887217B (zh) * 2017-05-04 2020-06-26 京东方科技集团股份有限公司 移位寄存器单元及其控制方法、栅极驱动电路、显示装置
US11043941B2 (en) * 2018-03-16 2021-06-22 Micron Technology, Inc. Apparatuses and methods for adjusting a phase mixer circuit
CN108806583B (zh) * 2018-07-05 2020-12-01 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、移位寄存器和显示装置
TWI726523B (zh) 2019-12-06 2021-05-01 友達光電股份有限公司 驅動電路
US11250765B2 (en) * 2020-06-15 2022-02-15 Wuhan China Star Optoelectronics Technology Co., Ltd. Display driving circuit
CN116978436A (zh) * 2023-09-20 2023-10-31 浙江力积存储科技有限公司 一种移位寄存器和存储器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1385825A (zh) * 2001-05-11 2002-12-18 株式会社半导体能源研究所 脉冲输出电路、移位寄存器和显示器件
JP2003273228A (ja) * 2002-03-15 2003-09-26 Casio Comput Co Ltd 半導体装置および表示駆動装置
US20050018807A1 (en) * 2003-07-24 2005-01-27 Sang-Soo Han Shift register
CN1609939A (zh) * 2003-01-25 2005-04-27 夏普株式会社 移位寄存器
US20080101529A1 (en) * 2006-10-26 2008-05-01 Mitsubishi Electric Corporation Shift register and image display apparatus containing the same

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6747627B1 (en) * 1994-04-22 2004-06-08 Semiconductor Energy Laboratory Co., Ltd. Redundancy shift register circuit for driver circuit in active matrix type liquid crystal display device
JP4761643B2 (ja) * 2001-04-13 2011-08-31 東芝モバイルディスプレイ株式会社 シフトレジスタ、駆動回路、電極基板及び平面表示装置
US6970530B1 (en) * 2004-08-24 2005-11-29 Wintek Corporation High-reliability shift register circuit
US7203264B2 (en) * 2005-06-28 2007-04-10 Wintek Corporation High-stability shift circuit using amorphous silicon thin film transistors
KR100658284B1 (ko) * 2005-09-30 2006-12-14 삼성에스디아이 주식회사 주사 구동회로와 이를 이용한 유기 전계발광 장치
TWI329855B (en) * 2006-01-27 2010-09-01 Au Optronics Corp Dynamic shift register circuit
TWI323869B (en) * 2006-03-14 2010-04-21 Au Optronics Corp Shift register circuit
TWI329298B (en) * 2006-05-23 2010-08-21 Au Optronics Corp Shift register
JP2007317288A (ja) * 2006-05-25 2007-12-06 Mitsubishi Electric Corp シフトレジスタ回路およびそれを備える画像表示装置
US7738622B2 (en) * 2006-06-23 2010-06-15 Lg Display Co., Ltd. Shift register
JP4912186B2 (ja) * 2007-03-05 2012-04-11 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
US8248353B2 (en) * 2007-08-20 2012-08-21 Au Optronics Corporation Method and device for reducing voltage stress at bootstrap point in electronic circuits
CN101388253B (zh) * 2007-09-14 2011-07-27 群康科技(深圳)有限公司 移位寄存器及液晶显示器
US7831010B2 (en) * 2007-11-12 2010-11-09 Mitsubishi Electric Corporation Shift register circuit
KR100911982B1 (ko) 2008-03-04 2009-08-13 삼성모바일디스플레이주식회사 이미션 구동부 및 이를 이용한 유기전계발광 표시장치
CN101604551B (zh) * 2008-06-10 2012-05-30 北京京东方光电科技有限公司 移位寄存器及其栅线驱动装置
TW201039325A (en) * 2009-04-23 2010-11-01 Novatek Microelectronics Corp Shift register apparatus
CN102479477B (zh) * 2010-11-26 2015-03-04 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路和显示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1385825A (zh) * 2001-05-11 2002-12-18 株式会社半导体能源研究所 脉冲输出电路、移位寄存器和显示器件
JP2003273228A (ja) * 2002-03-15 2003-09-26 Casio Comput Co Ltd 半導体装置および表示駆動装置
CN1609939A (zh) * 2003-01-25 2005-04-27 夏普株式会社 移位寄存器
US20050018807A1 (en) * 2003-07-24 2005-01-27 Sang-Soo Han Shift register
US20080101529A1 (en) * 2006-10-26 2008-05-01 Mitsubishi Electric Corporation Shift register and image display apparatus containing the same

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI476742B (zh) * 2010-12-06 2015-03-11 Au Optronics Corp 多工式驅動電路
CN102184697A (zh) * 2010-12-29 2011-09-14 友达光电股份有限公司 开关装置与应用该开关装置的移位缓存器电路
US8494108B2 (en) 2010-12-29 2013-07-23 Au Optronics Corp. Switch device and shift register circuit using the same
TWI415052B (zh) * 2010-12-29 2013-11-11 Au Optronics Corp 開關裝置與應用該開關裝置之移位暫存器電路
US8687761B2 (en) 2010-12-29 2014-04-01 Au Optronics Corp. Shift register circuit using a switch device
CN102708776A (zh) * 2011-06-13 2012-10-03 京东方科技集团股份有限公司 移位寄存器、液晶显示器栅极驱动装置及液晶显示器
CN103137058A (zh) * 2011-11-24 2013-06-05 群康科技(深圳)有限公司 影像显示系统与栅极驱动电路
CN103093826B (zh) * 2013-01-16 2015-07-08 昆山龙腾光电有限公司 移位寄存单元、移位寄存器及栅极驱动器
CN103093826A (zh) * 2013-01-16 2013-05-08 昆山龙腾光电有限公司 移位寄存单元、移位寄存器及栅极驱动器
CN103927958A (zh) * 2013-12-26 2014-07-16 上海天马微电子有限公司 一种非晶硅栅极驱动电路以及平板传感器
US9589666B2 (en) 2013-12-26 2017-03-07 Shanghai Tianma Micro-electronics Co., Ltd. Amorphous silicon gate driving circuit, flat panel sensor and display device
CN103971656B (zh) * 2014-04-08 2017-04-12 友达光电股份有限公司 显示面板与栅极驱动器
CN103971656A (zh) * 2014-04-08 2014-08-06 友达光电股份有限公司 显示面板与栅极驱动器
CN104485134A (zh) * 2014-09-10 2015-04-01 友达光电股份有限公司 移位寄存器电路
CN104485134B (zh) * 2014-09-10 2017-12-26 友达光电股份有限公司 移位寄存器电路
CN104599620B (zh) * 2014-12-10 2017-09-26 华南理工大学 栅极集成驱动电路的反相器、栅极集成驱动器及驱动方法
CN104599620A (zh) * 2014-12-10 2015-05-06 华南理工大学 栅极集成驱动电路的反相器、栅极集成驱动器及驱动方法
CN105810142A (zh) * 2016-05-20 2016-07-27 上海天马有机发光显示技术有限公司 移位寄存单元及其驱动方法、移位寄存器电路、显示装置
CN105810142B (zh) * 2016-05-20 2019-09-27 上海天马有机发光显示技术有限公司 移位寄存单元及其驱动方法、移位寄存器电路、显示装置
CN108053801A (zh) * 2018-02-12 2018-05-18 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
CN108806636A (zh) * 2018-09-11 2018-11-13 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示设备
WO2020052343A1 (zh) * 2018-09-11 2020-03-19 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示设备
US11468820B2 (en) 2018-09-11 2022-10-11 Fuzhou Boe Optoelectronics Technology Co., Ltd. Control circuit configuration for shift register unit, gate driving circuit and display device, and method for driving the shift register unit
CN111583986A (zh) * 2018-12-28 2020-08-25 创王光电股份有限公司 一种移位暂存器及其方法
CN113096607A (zh) * 2019-12-23 2021-07-09 深圳市柔宇科技股份有限公司 像素扫描驱动电路、阵列基板与显示终端

Also Published As

Publication number Publication date
TW201117557A (en) 2011-05-16
TWI399923B (zh) 2013-06-21
US20120140872A1 (en) 2012-06-07
CN101866697B (zh) 2014-06-25
US20120213323A1 (en) 2012-08-23
US20110116592A1 (en) 2011-05-19
US8149985B2 (en) 2012-04-03
EP2323257B1 (en) 2013-12-18
US20120008732A1 (en) 2012-01-12
US8290114B2 (en) 2012-10-16
US8184764B1 (en) 2012-05-22
EP2323257A1 (en) 2011-05-18
US8054935B2 (en) 2011-11-08

Similar Documents

Publication Publication Date Title
CN101866697B (zh) 具有低功率消耗的移位寄存器
CN108682398B (zh) 移位寄存器单元、栅极驱动电路、显示装置及驱动方法
CN110808015B (zh) 移位寄存器单元、栅极驱动电路、显示装置以及驱动方法
CN106057147B (zh) 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN107068088B (zh) 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
US20200051507A1 (en) Shift Register Unit, Gate Drive Circuit, Display Device and Driving Method
CN106952602B (zh) 反相器模块、移位寄存器单元、阵列基板及显示装置
CN102087827B (zh) 移位寄存器
CN102651207B (zh) 栅极驱动电路
CN104078017A (zh) 移位寄存器单元、栅极驱动电路及显示装置
CN109935198B (zh) 移位寄存器单元、栅极驱动电路、显示装置及驱动方法
CN102629444A (zh) 栅极集成驱动电路、移位寄存器及显示屏
CN103208251A (zh) 一种移位寄存器单元、栅极驱动电路及显示装置
CN106782337A (zh) 移位寄存器单元、栅极驱动电路及有机电致发光显示面板
CN106887217A (zh) 移位寄存器单元及其控制方法、栅极驱动电路、显示装置
CN103426414A (zh) 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN106128403A (zh) 移位寄存器单元、栅极扫描电路
CN104851383A (zh) 移位寄存器、栅极驱动电路和显示装置
CN104835466B (zh) 扫描驱动电路、阵列基板、显示装置及驱动方法
CN106098102B (zh) 移位寄存器单元、栅极驱动电路和显示装置
CN101364446B (zh) 移位缓存器
CN101042937B (zh) 可降低偏压效应的移位寄存器、控制电路及液晶显示器
CN101510443A (zh) 能降低耦合效应的移位寄存器
CN109243358B (zh) 移位寄存器单元、栅极驱动电路与显示装置
CN109712557B (zh) 一种移位寄存器及其驱动方法、栅极驱动电路、显示装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant