TWI602168B

TWI602168B - 移位暫存器及其時序控制方法

Info

Publication number: TWI602168B
Application number: TW105139134A
Authority: TW
Inventors: 林煒力
Original assignee: 友達光電股份有限公司
Priority date: 2016-11-28
Filing date: 2016-11-28
Publication date: 2017-10-11
Also published as: CN106548741A; TW201820300A; CN106548741B

Description

移位暫存器及其時序控制方法

本發明係關於一種移位暫存器及其時序控制方法，特別是一種針對應力效應的移位暫存器及其時序控制方法。

在面板產業的競爭越趨激烈的環境下，各大面板廠商所追求的目標是面板尺寸可以輕薄短小。為了達到面板的窄邊框的目的且降低成本，將閘極驅動電路(Gate Driver IC)整合至玻璃基板上，也就是GOA(Gate Driver on Array)的技術已經成為重要的研究方向。就目前實際的電路設計來說，最後面的多個移位暫存器電路需要依靠外部的信號進行下拉的動作。然而，由於現行技術、成本以及空間的考量下，外部的信號係有所限制。因此，會導致後面的多個移位暫存器電路所受到的應力效應相較於前面的移位暫存器電路來得更加顯著，進而使得面板產品的壽命降低。

本發明在於提供一種移位暫存器及其時序控制方法，可以降低面板的後面多個移位暫存器電路所受的應力效應，以延長面板產品的壽命。

依據本發明之一實施例所揭露的移位暫存器，包含N個第一移位暫存單元，N個第一移位暫存單元相互串接，N為大於1的整數，其中第i級的第一移位暫存單元包含第一上拉電路與第一下拉電路。第一上拉電路依據第i級的第一移位暫存單元的第一控制信號，將第一輸出信號調整至第一時脈信號的電位。第一下拉電路依據第i級的第一移位暫存單元的第一控制信號與下拉信號，將第一輸出信號與第一控制信號調整至參考電壓。其中i為小於等於N的正整數，且第N級的第一移位暫存單元更包含第一箝制電路。第一箝制電路包含第一電晶體與第二電晶體。第一電晶體具有主控端、第一端與第二端。第一電晶體的主控端電性連接外部信號端。第一電晶體的第一端接收第二時脈信號。第二電晶體具有主控端、第一端與第二端。第二電晶體的主控端電性連接第一電晶體的第二端。第二電晶體的第一端電性連接第N級的第一移位暫存單元的第一控制信號。第二電晶體的該第二端接收參考電壓。

依據本發明之一實施例所揭露的移位暫存器的時序控制方法，包含外部信號於該第N級的第一移位暫存單元的該第一時脈信號的負緣以前由一低電壓轉換至一高電壓。

依據本發明之另一實施例所揭露的移位暫存器包含上拉電路、下拉電路與第一箝制電路。上拉電路依據控制信號，將輸出信號調整至第一時脈信號的電位。下拉電路依據控制信號與下拉信號，將輸出信號與控制信號調整至參考電壓。第一箝制電路包含第一電晶體與第二電晶體。第一電晶體具有主控端、第一端與第二端。第一電晶體的主控端電性連接外部信號端。第一電晶體的第一端接收第二時脈信號。第二電晶體具有主控端、第一端與第二端。第二電晶體的主控端電性連接第一電晶體的第二端。第二電晶體的第一端電性連接控制信號。第二電晶體的第二端接收參考電壓。

綜合以上所述，本發明所提出的移位暫存器及其時序控制方法，係通過第一箝制電路的第一電晶體的設置，並搭配時序的控制，使得移位暫存器中的第N級的第一移位暫存單元所受到的應力效應降低。

以上之關於本揭露內容之說明及以下之實施方式之說明係用以示範與解釋本發明之精神與原理，並且提供本發明之專利申請範圍更進一步之解釋。

以下在實施方式中詳細敘述本發明之詳細特徵以及優點，其內容足以使任何熟習相關技藝者了解本發明之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本發明相關之目的及優點。以下之實施例係進一步詳細說明本發明之觀點，但非以任何觀點限制本發明之範疇。

請參照圖1，圖1係依據本發明之一實施例所繪示的移位暫存器的架構圖。如圖1所示，移位暫存器1包含充電結構1_C與電荷分享結構1_S。於此實施例中，充電結構1_C包含多個第一移位暫存單元10_1~10_1088。電荷分享結構1_S包含多個第二移位暫存單元12_1~12_1096。其中充電結構1_C中的虛擬充電結構1_DMC係包含最後八級的第一移位暫存單元10_1081~10_1088。電荷分享結構1_S中的前段虛擬電荷分享結構1_FDMS係包含最前面八級的第二移位暫存單元12_1~12_8。而後段虛擬電荷分享結構1_RDMS係包含最後八級的第二移位暫存單元12_1089~12_1096。請參照圖2，圖2係依據本發明之一實施例所繪示的移位暫存器的方塊示意圖。如圖2所示，於充電結構1_C中，移位暫存器1所包含的多個第一移位暫存單元10_1~10_1088彼此之間相互串接。請參照圖3，圖3係依據本發明之一實施例所繪示的移位暫存器的方塊示意圖。如圖3所示，移位暫存器1所包含的多個第二移位暫存單元12_1~12_1096彼此之間相互串接。於此實施例中，移位暫存器1係為一傳三及五拉一的結構。舉例來說，第一移位暫存單元10_1 傳送其輸出信號G(1)至第一移位暫存單元10_3作為啟動信號，而第一移位暫存單元10_5用以控制第一移位暫存單元10_1的輸出信號G(1)的下拉。

於一實施例中，移位暫存器1包含充電結構1_C與電荷分享結構1_S。於另一實施例中，移位暫存器1僅包含充電結構1_C。請一併參照圖2與圖4，圖4係依據本發明之一實施例所繪示的第一移位暫存單元的電路示意圖，其對應到第5級的第一移位暫存單元10_5。如圖4所示，第5級的第一移位暫存單元10_5包含第一上拉電路102與第一下拉電路104。第一上拉電路102依據第5級的第一移位暫存單元的第一控制信號Q(5)，將第一輸出信號G(5)調整至時脈信號HC5 的電位。於一實施例中，當第一控制信號Q(5)係為高電位時，電晶體T21會被導通。此時第一輸出信號G(5)被調整至時脈信號HC5。

第一下拉電路104依據第5級的第一移位暫存單元10_5的第一控制信號Q(5)與下拉信號LC1、LC2，將第一輸出信號G(5)與第一控制信號Q(5)調整至參考電壓VSS。於一實施例中，當下拉信號LC1或是下拉信號LC2其中至少一個的電位係為高準位狀態時，第一控制信號Q(5)與第一輸出信號G(5)的電位會被調整至參考電壓VSS。如圖4所示，第5級的第一移位暫存單元10_5更包含第一箝制電路106。此第一箝制電路106包含電晶體T41與電晶體T31。電晶體T41的主控端電性連接輸出信號G(9) ，第一端電性連接第一控制信號Q(5) ，第二端接收參考電壓VSS。電晶體T31的主控端電性連接輸出信號G(9) ，第一端電性連接第一輸出信號G(5) ，第二端接收參考電壓VSS。第一箝制電路106依據輸出信號G(9) ，將第一輸出信號G(5) 與第一控制信號Q(5)調整至參考電壓VSS。所述的第5級的第一移位暫存單元10_5僅係舉例說明，於一實施例中，本發明的移位暫存器1所包含的其他級第一移位暫存單元具有相同的結構。

請參照圖5，圖5係依據本發明之一實施例所繪示的第一移位暫存單元的電路示意圖，其對應到圖2的架構中第1088級的第一移位暫存單元10_1088。第1088級的第一移位暫存單元10_1088除了具有如同前述第5級的第一移位暫存單元10_5的電路結構之外，其所包含的第一箝制電路106係不同於第1~1087級所包含的第一箝制電路106。如圖5所示，第1088級的第一移位暫存單元10_1088中的第一箝制電路106包含電晶體T44與電晶體T41。電晶體T44具有主控端、第一端與第二端。電晶體T44的主控端電性連接外部信號端S_ST。電晶體T44的第一端接收時脈信號HC4。電晶體T41具有主控端、第一端與第二端。電晶體T41的主控端電性連接電晶體T44的第二端。電晶體T41的第一端電性連接第1088級的第一移位暫存單元10_1088的第一控制信號Qdm(1088)。電晶體T41的第二端接收參考電壓VSS。於一實施例中，時脈信號HC4係為第1084級的第一移位暫存單元10_1084的時脈信號。於一實施例中，電晶體T41的導通阻抗大於電晶體T44的導通阻抗。而於此實施例中，當外部信號端S_ST所提供的外部信號ST為高電位且時脈信號HC4為低電位時，電晶體T41不導通。當外部信號端S_ST所提供的外部信號ST為高電位且時脈信號HC4由低電位轉變為高電位時，第一控制信號 Qdm(1088)被調整至參考電壓VSS。

具體來說，請一併參照圖5與圖6，圖6係依據本發明之一實施例所繪示的時序控制波形圖。如圖5與圖6所示，當外部信號ST的為高電位且時脈信號HC4為低電位時，電晶體T41不導通，使得第一控制信號Qdm(1088)於第一階段P1~第三階段P3維持高電位。當外部信號ST與時脈信號HC4均為高電位時，此時電晶體T41導通。第一控制信號Qdm(1088)會被拉低至參考電壓VSS。如此一來，第一控制信號Qdm(1088)於第三階段P3的時間變會縮短，如圖6所示。也就是說，第1088級的第一移位暫存單元10_1088係搭配時脈信號HC4，於時間點t1將第一控制信號Qdm(1088)的電位拉低至參考電壓VSS，此時第一控制信號Qdm(1088) 於第三階段P3的時間大致上縮短(大約為14.4微秒)至與第一階段P1和第二階段P2相等，進而降低第1088級的第一移位暫存單元10_1088所受的應力效應。於上述實施例中，移位暫存器1僅包含充電結構1_C，其最後八級的第一移位暫存單元10_1081~10_1088係為虛擬的移位暫存單元，而其中，第1088級的第一移位暫存單元10_1088中的第一箝制電路106具有如圖5所示的電晶體T44的設置，可用以降低第1088級的第一移位暫存單元10_1088所受的應力效應。而於另一實施例中，移位暫存器1同樣僅包含充電結構1_C，但並未具有虛擬的最後八級第一移位暫存單元10_1081~10_1088。也就是說，於此實施例中，移位暫存器1的充電結構1_C僅具有第一移位暫存單元10_1~10_1080，其中，第1080級的第一移位暫存單元10_1080中的第一箝制電路106具有前述圖5的電晶體T44的設置，用以降低第1080級的第一移位暫存單元10_1080所受的應力效應。

於一實施例中，移位暫存器1的第一箝制電路106更包含電晶體T31，其具有主控端、第一端與第二端。電晶體T31的主控端電性連接電晶體T44的第二端，電晶體T31的第一端電性連接第一輸出信號Gdm(1088)。電晶體T31的第二端接收參考電壓VSS。於實務上，由於第一控制信號Qdm(1088)於第二階段P2與第三階段P3中，係藉由電容耦合來維持高電位。於一個實際的例子中，第一控制信號Qdm(1088)於第二階段P2與第三階段P3漏電的速度快，導致第1088級的第一移位暫存單元10_1088的第一輸出信號Gdm(1088)的電位下拉的程度不足。此時，藉由電晶體T31的設置，可以輔助性地下拉第一輸出信號Gdm(1088)的電位。

於一實施例中，移位暫存器1包含充電結構1_C與電荷分享結構1_S。於實務上，面板內的畫素可分為主畫素與次畫素，而由於電荷分享結構1_S具有前段虛擬電荷分享結構1_FDMS，其包含最前面八級的第二移位暫存單元12_1~12_8，因此在時序上會延遲，進而使得次畫素的電位可以被錯開。而於此實施例中，在充電結構1_C中的第1088級的第一移位暫存單元10_1088係如同圖5的電路架構。而於電荷分享結構1_S中，移位暫存器1所包含的第1096級的第二移位暫存單元12_1096接收來自外部信號端S_ST的外部信號。請參照圖7，圖7係依據本發明之另一實施例所繪示的第二移位暫存器的電路示意圖，其對應圖3的第1096級的第二移位暫存單元12_1096。如圖7所示，第1096級的第二移位暫存單元12_1096包含第二上拉電路202與第二下拉電路204。第二上拉電路202依據第1096級的第二移位暫存單元12_1096的第一控制信號Qsdm(1096)，將第二輸出信號Sdm(1096)調整至時脈信號HC8的電位。第二下拉電路204依據第1096級的第二移位暫存單元12_1096的第一控制信號 Qsdm(1096)與下拉信號 LC1、LC2，將第二輸出信號 Sdm(1096)與第一控制信號 Qsdm(1096)調整至參考電壓VSS。第1096級的第二移位暫存單元12_1096包含第二箝制電路206。第二箝制電路206包含電晶體T41與電晶體T44。電晶體T44具有主控端、第一端與第二端。電晶體T44的主控端電性連接外部信號端S_ST。電晶體T44的第一端接收時脈信號HC4。電晶體T41具有主控端、第一端與第二端。電晶體T41的主控端電性連接電晶體T44的第二端。電晶體T41的第一端電性連接第1096級的第二移位暫存單元12_1096的第一控制信號Qsdm(1096)。電晶體T41的第二端接收參考電壓VSS。

於另一實施例中，請參照圖8，圖8係依據本發明之另一實施例所繪示的第一移位暫存單元的電路示意圖，其對應圖2的第1088級的第一移位暫存單元10_1088。如圖8所示，第1088級的第一移位暫存單元10_1088包含第二上拉電路202、第二下拉電路204以及第二箝制電路206。電晶體T41的主控端電性連接第1092級的第二移位暫存單元10_1092的輸出信號端S_Sdm(1092)，電晶體T41的第一端電性連接第1088級的第一移位暫存單元10_1088的第一控制信號Qdm(1088)。電晶體T41的第二端接收VSS參考電壓。圖8與圖5的實施例大致上具有相同電路結構，而不同的是圖8實施例中的第二箝制電路包含僅有一個電晶體，也就是電晶體T41。

請一併參照圖1、圖7與圖8，於此實施例中，移位暫存器1係包含充電結構1_C與電荷分享結構1_S。其中，第1096級的第二移位暫存單元12_1096接收來自外部信號端S_ST的外部信號ST，第1088級的第一移位暫存單元10_1088未接收來自該外部信號端S_ST的外部信號ST。具體來說，相較於多個第一移位暫存單元10_1~10_1088，由於多個第二移位暫存單元12_1~12_1096多了八級的移位暫存單元，也就是第一移位暫存單元12_1089~12_1096。因此，在此實施例中，第1088級的第一移位暫存單元10_1088不需要如同圖5的實施例，額外設置一個接收外部信號ST的電晶體(圖5的電晶體T44)，以進行第一控制信號Qdm(1088)電位的下拉。於實務上，於此例子中，第一控制信號Qdm(1088)電位可以通過第1092級的第二移位暫存單元12_1092來進行下拉。

請參照圖9，圖9係依據本發明之另一實施例所繪示的第二移位暫存單元的電路示意圖，其對應圖1的移位暫存器1所包含的第1095級的第二移位暫存單元12_1095。於此實施例中，第1095級的第二移位暫存單元12_1095包含第三箝制電路306，第三箝制電路306包含電晶體T44與電晶體T41，具有主控端、第一端與第二端。電晶體T44的主控端電性連接外部信號端S_ST，電晶體T44的第一端接收時脈信號HC3。電晶體T41具有主控端、第一端與第二端。電晶體T41的主控端電性連接電晶體T44的第二端。電晶體T41的第一端電性連接第1095級的第二移位暫存單元12_1095的第一控制信號Qsdm(1095)。電晶體T41的第二端接收參考電壓VSS。第1095級的第二移位暫存單元12_1095的運作方式與前述第1096級的第二移位暫存單元12_1096相同，於此不再贅述。而於一實施例中，多個第二移位暫存單元12_1093~12_1096均具有圖9實施例的電路架構。

請參照圖10A，圖10A係依據本發明之另一實施例所繪示的移位暫存器的架構圖。如圖10A所示，移位暫存器2具有n個移位暫存單元，包含第一級至第四級的移位暫存單元2_1~2_4，第五級至第(n-4)級的移位暫存單元2_5~2_(n-4)，第(n-3)級至第n級的移位暫存單元2_(n-3)~2_n。請一併參照圖10B~10D。圖10B依據本發明之圖10A實施例所繪示的第一級至第四級的移位暫存單元的電路示意圖。圖10C依據本發明之圖10A實施例所繪示的第五級至第(n-4)的移位暫存單元的電路示意圖。圖10D依據本發明之圖10A實施例所繪示的第(n-3)級至第n級的移位暫存單元的電路示意圖。如圖10B~圖10D所示，移位暫存器2所具有的移位暫存單元大致上與前述的第一移位暫存單元與第二移位暫存單元具有類似的結構，其主要不同之處在於，圖10B~圖10D均具有電晶體T11，其第一端電性連接控制信號Q(n)，第二端接收電壓VGHD。於圖10C與圖10D中，電晶體T11的主控端接收外部信號ST(n-4)，而於圖10B中，更包含電晶體T14，其第一端電性連接電晶體T11的主控端，第二端電性連接接收時脈信號HC(n-4)，主控端接收外部信號ST。其中，針對第一箝制電路106_1，圖10D係具有電晶體T44，其主控端接收外部信號ST，第一端電性連接電晶體T41的主控端，第二端接收時脈信號HC(n+4)，電晶體T41的第一端接收參考電壓VSSQ，第二端電性連接控制信號Q(n)。

而圖10B與圖10C僅有電晶體T41，其第一端同樣係接收參考電壓VSS，第二端電性連接控制信號Q(n)。於前述的實施例不同的是，於此實施例中，基於上述的電路架構，移位暫存器2可以具有正反掃描的能力。以一個例子來說，當進行正掃描的時候，電壓VGHD係為30伏特，而參考電壓VSSQ係為負12伏特，且依序提供時脈信號HC1至時脈信號HC8，使移位暫存器2由第一級的移位暫存單元2_1往最後一級的移位暫存單元2_n依序致能。反之，當進行反掃描的時候，電壓VGHD係為負12伏特，而參考電壓VSSQ係為30伏特，且依序提供時脈信號HC8至時脈信號HC1，使移位暫存器2反過來由最後一級的移位暫存單元2_n往第一級的移位暫存單元2_1依序致能。換句話說，當進行正反掃描時，傳遞時脈信號HC1至時脈信號HC8的順序相反，且電壓VGHD與參考電壓VSSQ也會相互交換，以達到正反掃描的功能。

請參照圖11，圖11係依據本發明之一實施例所繪示的外部信號與第一控制信號的時序控制波形圖，其適用於移位暫存器1。如圖11所示，於一實施例中，外部信號ST於第1088級的第一移位暫存單元10_1088的時脈信號HC8的負緣C_NE以前由低電壓轉換至高電壓。於一實施例中，外部信號ST於第1088級的第一移位暫存單元10_1088的時脈信號HC8的正緣C_PE以前由低電壓轉換至高電壓。於另一實施例中，外部信號ST於第1088級的第一移位暫存單元10_1088的第一控制信號Qdm(1088)的正緣Q_PE1以前由低電壓轉換至該高電壓。於另一個例子中，外部信號ST於多個第一移位暫存單元10_1085~10_1087的第一控制信號Qdm(1085)~ Qdm(1087)的正緣Q_PE2~Q_PE4之前由低電壓轉換至高電壓。

請參照圖12，圖12係依據本發明之一實施例所繪示的部分顯示面板的結構示意圖。於此實施例中，移位暫存器1所包含的充電結構1_C中，並不具有虛擬充電結構1_DMC。其中，如圖12所示，顯示面板20具有1080條掃描線S1~S1080，充電結構1_C所包含的1080個第一移位暫存器10_1~10_1080一一對應地連接至掃描線S1~S1080。

綜合以上所述，本發明所揭露的移位暫存器，係通過第一移位暫存單元中第一箝制電路的第一電晶體接收外部信號，且搭配時序的控制，使得第一控制信號於第三階段的時間可以縮短，進而降低第一移位暫存單元所受到的應力效應。

雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明。在不脫離本發明之精神和範圍內，所為之更動與潤飾，均屬本發明之專利保護範圍。關於本發明所界定之保護範圍請參考所附之申請專利範圍。

1、2‧‧‧移位暫存器
1_C‧‧‧充電結構
1_S‧‧‧電荷分享結構
1_DMC‧‧‧虛擬充電結構
1_FDMS‧‧‧前段虛擬電荷分享結構
1_RDMS‧‧‧後段虛擬電荷分享結構
2_1~2_N‧‧‧移位暫存單元
10_1~10_1088‧‧‧第一移位暫存單元
12_1~12_1096‧‧‧第二移位暫存單元
20‧‧‧顯示面板
LC1、LC2‧‧‧下拉信號
102‧‧‧第一上拉電路
202‧‧‧第二上拉電路
104‧‧‧第一下拉電路
204‧‧‧第二下拉電路
106、106_1‧‧‧第一箝制電路
206‧‧‧第二箝制電路
306‧‧‧第三箝制電路
Q(5) 、Qdm(1088) 、Qsdm(1095)、Qsdm(1096)‧‧‧第一控制信號
G(5) 、 Gdm(1088) 、Sdm(1095)、Sdm(1096)‧‧‧第一輸出信號
HC1~HC8 、HC(n－4) 、HC(n＋4)‧‧‧時脈信號
G(9) ‧‧‧輸出信號
Q(n) ‧‧‧控制信號
T11~T64‧‧‧電晶體
ST、ST(n－4)、ST(n＋4)‧‧‧外部信號
S_ST‧‧‧外部信號端
S1~S1080‧‧‧掃描線
VGHD‧‧‧電壓
VSS、VSSQ‧‧‧參考電壓
C_PE‧‧‧第一時脈信號的負緣
C_NE‧‧‧第一時脈信號的正緣
Q_PE1~Q_PE4‧‧‧第一控制信號的正緣
P1‧‧‧第一時段
P2‧‧‧第二時段
P3‧‧‧第三時段
t1‧‧‧時間點

圖1係依據本發明之一實施例所繪示的移位暫存器的架構圖。圖2係依據本發明之一實施例所繪示的移位暫存器的方塊示意圖。圖3係依據本發明之一實施例所繪示的移位暫存器的方塊示意圖。圖4係依據本發明之一實施例所繪示的第一移位暫存單元的電路示意圖。圖5係依據本發明之一實施例所繪示的第一移位暫存單元的電路示意圖。圖6係依據本發明之一實施例所繪示的時序控制波形圖。圖7係依據本發明之另一實施例所繪示的第二移位暫存器的電路示意圖。圖8係依據本發明之另一實施例所繪示的第一移位暫存單元的電路示意圖。圖9係依據本發明之另一實施例所繪示的第二移位暫存單元的電路示意圖。圖10A係依據本發明之另一實施例所繪示的移位暫存器的架構圖。圖10B依據本發明之圖10A實施例所繪示的第一級至第四級的移位暫存單元的電路示意圖。圖10C依據本發明之圖10A實施例所繪示的第五級至第(n－4)的移位暫存單元的電路示意圖。圖10D依據本發明之圖10A實施例所繪示的第(n－3)級至第n級的移位暫存單元的電路示意圖。圖11係依據本發明之一實施例所繪示的外部信號與第一控制信號的時序控制波形圖。圖12係依據本發明之一實施例所繪示的部分顯示面板的結構示意圖。

102‧‧‧第一上拉電路

104‧‧‧第一下拉電路

106‧‧‧第一箝制電路

Qdm(1088)‧‧‧第一控制信號

Gdm(1088)‧‧‧第一輸出信號

HC8‧‧‧時脈信號

T11~T64‧‧‧電晶體

LC1、LC2‧‧‧下拉信號

VSS‧‧‧參考電壓

S_ST‧‧‧外部信號端

Claims

一種移位暫存器，包含：N個第一移位暫存單元，該N個第一移位暫存單元相互串接，N為大於1的整數，其中第i級的第一移位暫存單元包含：一第一上拉電路，依據該第i級的第一移位暫存單元的一第一控制信號，將一第一輸出信號調整至一第一時脈信號的電位；以及一第一下拉電路，依據該第i級的第一移位暫存單元的該第一控制信號與一下拉信號，將該第一輸出信號與該第一控制信號調整至一參考電壓；其中i為小於等於N的正整數，且第N級的第一移位暫存單元更包含：一第一箝制電路，包含：一第一電晶體，具有主控端、第一端與第二端，該第一電晶體的該主控端電性連接一外部信號端，該第一電晶體的該第一端接收一第二時脈信號；以及一第二電晶體，具有主控端、第一端與第二端，該第二電晶體的該主控端電性連接該第一電晶體的該第二端，該第二電晶體的該第一端電性連接該第N級的第一移位暫存單元的該第一控制信號，該第二電晶體的該第二端接收該參考電壓。
如請求項1所述的移位暫存器，更包含：(N-m)個第二移位暫存單元，該(N-m)個第二移位暫存單元相互串接，第(N-m)級的第二移位暫存單元與該第N級的第一移位暫存單元均接收來自該外部信號端的一外部信號，m為小於N的正整數。
如請求項2所述的移位暫存器，其中第j級的第二移位暫存單元包含：一第二上拉電路，依據該第j級的第二移位暫存單元的一第一控制信號，將一第二輸出信號調整至一第三時脈信號的電位；以及一第二下拉電路，依據該第j級的第二移位暫存單元的該第一控制信號與該下拉信號，將該第二輸出信號與該第一控制信號調整至該參考電壓；其中j為小於等於(N-m)的正整數，且該第(N-m) 級的第二移位暫存單元更包含：一第二箝制電路，包含：一第三電晶體，具有主控端、第一端與第二端，該第三電晶體的該主控端電性連接第(N-4)級的第一移位暫存單元的一輸出信號端，該第三電晶體的該第一端電性連接該第(N-m)級的第二移位暫存單元的一第一控制信號，該第三電晶體的該第二端接收該參考電壓。
如請求項2所述的移位暫存器，其中第k級的第二移位暫存單元包含：一第二上拉電路，依據該第k級的第二移位暫存單元的一第一控制信號，將一第二輸出信號調整至一第三時脈信號的電位；以及一第二下拉電路，依據該第k級的第二移位暫存單元的該第一控制信號與該下拉信號，將該第二輸出信號與該第一控制信號調整至該參考電壓；其中k為小於等於(N-m)的正整數，且第(N-m)級的第二移位暫存單元更包含：一第二箝制電路，包含：一第四電晶體，具有主控端、第一端與第二端，該第四電晶體的該主控端電性連接該外部信號端，該第四電晶體的該第一端接收一第四時脈信號；以及一第五電晶體，具有主控端、第一端與第二端，該第五電晶體的該主控端電性連接該第四電晶體的該第二端，該第五電晶體的該第一端電性連接該第(N-m)級的第二移位暫存單元的一第一控制信號，該第五電晶體的該第二端接收該參考電壓。
如請求項1所述的移位暫存器，其中該第一箝制電路更包含：一第六電晶體，具有主控端、第一端與第二端，該第六電晶體的該主控端電性連接該第一電晶體的該第二端，該第六電晶體的該第一端電性連接該第一輸出信號，該第六電晶體的該第二端接收該參考電壓。
如請求項1至5任一項所述的移位暫存器，其中該第二電晶體的導通阻抗大於該第一電晶體的導通阻抗。
如請求項1至5任一項所述的移位暫存器，其中該第二時脈信號係為第(N-4)級的第一移位暫存單元的該第一時脈信號。
如請求項1至5任一項所述的移位暫存器，其中該移位暫存器應用於一顯示面板，該顯示面板具有N條掃描線，且該N個第一移位暫存單元一一對應地連接至該N條掃描線。
如請求項1所述的移位暫存器，其中第(N-1)級的第一移位暫存單元更包含：一第三箝制電路包含：一第七電晶體，具有主控端、第一端與第二端，該第七電晶體的該主控端電性連接該外部信號端，該第七電晶體的該第一端接收一第五時脈信號；以及一第八電晶體，具有主控端、第一端與第二端，該第八電晶體的該主控端電性連接該第七電晶體的該第二端，該第八電晶體的該第一端電性連接該第(N-1)級的第一移位暫存單元的一第一控制信號，該第八電晶體的該第二端接收該參考電壓。
一種移位暫存器的時序控制方法，適用於如請求項1至9任一項所述的移位暫存器，包含：該外部信號於該第N級的第一移位暫存單元的該第一時脈信號的負緣以前由一低電壓轉換至一高電壓。
如請求項10所述的移位暫存器的時序控制方法，其中該外部信號於該第N級的第一移位暫存單元的該第一時脈信號的正緣以前由該低電壓轉換至該高電壓。
如請求項11所述的移位暫存器的時序控制方法，其中該外部信號於該第N級的第一移位暫存單元的該第一控制信號的正緣以前由該低電壓轉換至該高電壓。
一種移位暫存器，包含：一上拉電路，依據一控制信號，將一輸出信號調整至一第一時脈信號的電位；一下拉電路，依據該控制信號與一下拉信號，將該輸出信號與該控制信號調整至一參考電壓；以及一第一箝制電路，包含：一第一電晶體，具有主控端、第一端與第二端，該第一電晶體的該主控端電性連接一外部信號端，該第一電晶體的該第一端接收一第二時脈信號；以及一第二電晶體，具有主控端、第一端與第二端，該第二電晶體的該主控端電性連接該第一電晶體的該第二端，該第二電晶體的該第一端電性連接該控制信號，該第二電晶體的該第二端接收該參考電壓。
如請求項13所述的移位暫存器，其中該第二電晶體的導通阻抗大於該第一電晶體的導通阻抗。
如請求項13所述的移位暫存器，其中該第一箝制電路更包含：一第三電晶體，具有主控端、第一端與第二端，該第三電晶體的該主控端電性連接該第一電晶體的該第二端，該第三電晶體的該第一端電性連接該輸出信號，該第三電晶體的該第二端接收該參考電壓。