KR102274460B1 - 게이트 쉬프트 레지스터와 이를 이용한 표시장치 - Google Patents

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Abstract

본 발명의 실시예에 따른 게이트 쉬프트 레지스터는, 상기 제k 스테이지가 상기 제1 및 제2 스캔펄스 출력 후 상기 제k 스테이지로 입력되는 제1 및 제2 게이트 쉬프트 클럭이 최초로 게이트 로우 전압에서 게이트 하이 전압으로 라이징(Rising)할 때 게이트 로우 전압에서 게이트 하이 전압으로 라이징하는 전단 또는 후단 캐리펄스들에 응답하여 상기 Q1 및 Q2 노드에 상기 저전위 전압을 인가하는 리플 방지 TFT들을 더 포함하는 게이트 쉬프트 레지스터에 관한 것으로 Q 노드의 리플을 감소시켜줌에 따라 QB노드의 차징 특성을 향상시킬 수 있는 게이트 쉬프트 레지스터와 이를 이용한 표시장치를 제공할 수 있다.

Description

게이트 쉬프트 레지스터와 이를 이용한 표시장치{GATE SHIFT REGISTER AND DISPLAY DEVICE USING THE SAME}
본 발명은 게이트 쉬프트 레지스터와 이를 이용한 표시장치에 관한 것이다.
음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들(Flat Panel Display, FPD)이 개발 및 시판되고 있다. 이러한 평판 표시장치의 스캔 구동회로는 일반적으로, 게이트 쉬프트 레지스터를 이용하여 스캔라인들에 스캔펄스를 순차적으로 공급하고 있다.
스캔 구동회로의 게이트 쉬프트 레지스터는 다수의 박막트랜지스터들(Thin Film Transistor, 이하 "TFT"라 함)을 포함하는 스테이지들을 구비한다. 스테이지들은 종속적(cascade)으로 접속되어 출력을 순차적으로 발생한다.
스테이지들 각각은 풀업 트랜지스터(Pull-up transistor)를 제어하기 위한 Q 노드, 풀다운 트랜지스터(Pulldown transister)를 제어하기 위한 Q bar(QB) 노드를 포함한다. 또한, 스테이지들 각각은 이전 스테이지로부터 입력된 캐리신호, 다음 스테이지로부터 입력된 캐리신호 및 클럭신호에 응답하여 Q 노드와 QB 노드 전압을 충방전시키는 스위치 회로들을 포함한다.
이러한 종래 게이트 쉬프트 레지스터는 단 방향, 즉 최 상측에 위치한 스테이지로부터 최 하측에 위치한 스테이지 방향으로만 스캔펄스를 발생한다. 이러한 게이트 쉬프트 레지스터에 의하는 경우, 다양한 모델의 표시장치 예컨대, 표시패널의 최 하측 스캔라인으로부터 최 상측 스캔라인 방향으로 화상을 순차 표시하는 표시장치에는 적용하기 불가능하여 세트 업체의 다양한 요구에 부응하기 어렵다. 이에, 최근 양 방향 쉬프트 동작이 가능한 게이트 쉬프트 레지스터가 제안된 바 있다. 이 양 방향 게이트 쉬프트 레지스터는 양 방향 제어회로를 포함하여 순방향 쉬프트 모드 또는 역방향 쉬프트 모드로 동작한다. 그런데, 상기 양 방향 게이트 쉬프트 레지스터는 단 방향성 게이트 쉬프트 레지스터에 추가된 양 방향 제어회로로 인하여 여러 가지 문제점을 발생한다. 양 방향 제어회로는 각 스테이지 내의 QB 노드와 저전위 전압의 입력단자 사이에 접속된 방전 TFT에 쉬프트 방향전환 신호 인가 후 플로팅 됨으로써, 방전 TFT의 게이트 전극을 플로팅 시킨다. 플로팅 된 게이트 전극에는 게이트 쉬프트 레지스터의 동작 과정에서 누설 전하들이 쌓이게 되고, 그 결과 게이트-소스 간 전압이 문턱전압을 초과하여 턴-오프 상태로 유지되어야 할 방전 TFT가 비 정상적으로 턴-온 되게 된다. 이 경우, 스테이지의 출력이 로우 레벨로 유지되어야 할 기간에서 QB 노드는 풀다운 트랜지스터를 턴-온 시킬 수 있는 레벨로 충분히 충전되지 못하고, 그 결과 출력신호는 게이트 로우 레벨로 유지되지 못하고 점점 상승하게 된다. 또한, 누설 전하들로 인한 게이트-바이어스 스트레스에 의해 방전 TFT의 열화가 가속화되어 게이트 쉬프트 레지스터의 수명이 짧아진다. 또한 스테이지의 출력단으로부터 스캔신호와 캐리신호가 모두 출력됨으로써 라인 저항에 따른 신호 지연의 문제가 있었다.
또한 장기 구동 시 QB를 차징(Charging) 시켜주는 TFT 열화로 QB 노드의 차징 특성이 저하되며 TFT 특성 열화로 QB 노드의 차징 타임(Charging Time)이 증가되어 특성이 저하되어서 QB 노드가 풀 차징(Full Charging) 되는 시점까지 소요되는 시간이 길어지게 된다. QB 노드가 풀 차징 되기 전 시점에 Q 노드에 리플(Ripple)이 발생 하면 QB 노드의 전압이 크게 흔들려 내부 파형 특성이 저하되며 경우에 따라 게이터 멀티 출력(Gate Multi Output)이 발생하여 신뢰성 특성이 저하되는 문제가 된다.
본 발명의 실시예에 따른 쉬프트 레지스터와 이를 이용한 표시장치는 각 스테이지에서 QB 노드와 저전위 전압의 입력 단자 사이에 접속되고 쉬프트 방향전환 신호에 따라 동작되는 방전 TFT의 플로팅 및 열화를 방지하고, 스테이지 출력을 안정화시킬 수 있는 게이트 쉬프트 레지스터와 이를 이용한 표시장치를 제공할 수 있다.
또한 본 발명의 실시예에 따른 쉬프트 레지스터와 이를 이용한 표시장치는 스캔펄스를 출력하는 스캔출력부와 캐리펄스를 출력하는 캐리출력부를 각각 구비하여 라인 저항에 따른 신호 지연 문제를 해결할 수 있는 게이트 쉬프트 레지스터와 이를 이용한 표시장치를 제공할 수도 있다.
또한 본 발명의 실시예에 따른 쉬프트 레지스터와 이를 이용한 표시장치는 Q 노드의 리플을 감소시켜줌에 따라 QB노드의 차징 특성을 향상시킬 수 있는 게이트 쉬프트 레지스터와 이를 이용한 표시장치를 제공할 수도 있다.
본 발명의 실시예에 따른 게이트 쉬프트 레지스터는, 다수의 게이트 쉬프트 클럭을 입력받아 순차적으로 스캔펄스 및 캐리펄스를 출력하는 다수의 스테이지을 포함하고, 상기 다수의 스테이지 중 제k 스테이지는, 제1 및 제2 입력단자를 통해 입력되는 전단 캐리펄스들과 제3 및 제4 입력단자를 통해 입력되는 후단 캐리펄스들에 응답하여 상기 스캔펄스 및 캐리펄스의 쉬프트 방향을 전환하기 위한 스캔방향 제어부, Q1 노드, Q2 노드, QB1 노드 및 QB2 노드를 충전 및 방전을 제어하며, 쉬프트 방향 전환신호에 따라 상기 QB1 노드 또는 QB2 노드를 저전위 전압으로 방전시키는 방전 TFT를 포함하는 노드 제어부, 상기 QB1 노드 또는 QB2 노드의 전압 및 제1 및 제2 스캔펄스에 따라 상기 방전 TFT의 게이트전극에 상기 저전위 전압을 인가하는 플로팅 방지부, 상기 Q1 노드, Q2 노드, QB1 노드 및 QB2 노드의 전압에 따라 제1-1 출력노드를 통해 상기 제1 스캔펄스를 출력하고 제2-1 출력노드를 통해 상기 제2 스캔펄스를 출력하는 스캔출력부 및 상기 Q1 노드, Q2 노드, QB1 노드 및 QB2 노드의 전압에 따라 제1-2 출력노드를 통해 제1 캐리펄스를 출력하고 제2-2 출력노드를 통해 제2 캐리펄스를 출력하는 캐리출력부,를 구비하는 게이트 쉬프트 레지스터에 관한 것으로 스캔 출력부(50)로부터 스캔펄스를 출력하고 캐리 출력부(60)로부터 캐리펄스를 출력하도록 함으로써, 라인 저항을 감소하여 신호 지연을 최소화할 수 있다.
또한 본 발명의 실시예에 따른 게이트 쉬프트 레지스터는, 상기 제k 스테이지가 상기 제1 및 제2 스캔펄스 출력 후 상기 제k 스테이지로 입력되는 제1 및 제2 게이트 쉬프트 클럭이 최초로 게이트 로우 전압에서 게이트 하이 전압으로 라이징(Rising)할 때 게이트 로우 전압에서 게이트 하이 전압으로 라이징하는 전단 또는 후단 캐리펄스들에 응답하여 상기 Q1 및 Q2 노드에 상기 저전위 전압을 인가하는 리플 방지 TFT들을 더 포함하는 게이트 쉬프트 레지스터에 관한 것으로 Q 노드의 리플을 감소시켜줌에 따라 QB노드의 차징 특성을 향상시킬 수 있는 게이트 쉬프트 레지스터와 이를 이용한 표시장치를 제공할 수 있다.
본 발명의 실시예에 따른 쉬프트 레지스터와 이를 이용한 표시장치는 각 스테이지에서 QB 노드와 저전위 전압의 입력 단자 사이에 접속되고 쉬프트 방향전환 신호에 따라 동작되는 방전 TFT의 플로팅 및 열화를 방지하고, 스테이지 출력을 안정화시킬 수 있고, 스캔펄스를 출력하는 스캔출력부와 캐리펄스를 출력하는 캐리출력부를 각각 구비하여 라인 저항에 따른 신호 지연 문제를 해결할 수 있으며, Q 노드의 리플을 감소시켜줌에 따라 QB노드의 차징 특성을 향상시킬 수 있는 게이트 쉬프트 레지스터와 이를 이용한 표시장치를 제공할 수 있다.
도 1은 본 발명의 실시예에 따른 게이트 쉬프트 레지스터 구성도.
도 2는 제k 스테이지(STG(k))의 회로 구성도.
도 3은 순방향 쉬프트 동작 시, 제k 스테이지의 입력 및 출력 신호 파형도. 도 4 내지 도 11은 순방향 쉬프트 동작 시 제k 스테이지의 동작 관계도.
도 12는 Q 노드 상의 전압과 리플 전압을 나타낸 그래프.
도 13은 본 발명의 실시예에 따른 표시장치의 블록도.
이하, 본 발명의 실시예에 의한 게이트 쉬프트 레지스터와 이를 이용한 표시장치의 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시 예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소들을 나타낸다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장될 수 있다.
소자(element) 또는 층이 다른 소자 또는 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않는 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함 할 수 있다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며, 따라서 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다 (comprise)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/ 또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
<게이트 쉬프트 레지스터의 구성>
도 1은 본 발명의 실시예에 따른 게이트 쉬프트 레지스터 구성을 개략적으로 보여 준다.
도 1을 참조하면, 본 발명의 실시예에 따른 게이트 쉬프트 레지스터는 종속적으로 접속된 다수의 스테이지들 STG(1)~STG(n))과 적어도 2개의 더미 스테이지들(DT(0), DT(n+1))을 구비할 수 있다.
각 스테이지들(STG(1)~STG(n))은 2개의 출력 채널을 구비하여 2개의 스캔펄스를 출력하고, 2개의캐리 신호 출력 채널을 구비하여 2개의 캐리펄스를 출력한다. 이하의 설명에서 "전단 스테이지"는 기준이 되는 스테이지의 상부에 위치하는 것으로, 예컨대 제k(1<k<n) 스테이지(STG(k))에 기준한 전단 스테이지는 제k-1 스테이지(STG(k-1)) ~ 제1 더미 스테이지(DT(0)) 중 어느 하나를 지시한다. 그리고, "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것으로, 예컨대 제k(1<k<n) 스테이지(STG(k))에 기준한 후단 스테이지는 제k+1 스테이지(STG(k+1)) ~ 제2 더미 스테이지(DT(n+1)) 중 어느 하나를 지시한다. 제1 더미 스테이지(DT(0))는 후단 스테이지에 입력될 캐리신호(Vd1)를 출력하고, 제2 더미 스테이지(DT(n+1))는 전단 스테이지에 입력될 캐리신호(Vd2)를 출력한다.
스테이지들(STG(1)~STG(n))은 순방향 쉬프트 모드에서 제1 스테이지(STG(1)) ~ 제k 스테이지(STG(k)) ~ 제n 스테이지(STG(n)) 순으로 스캔펄스(Vout11--->Voutn2)를 출력한다. 순방향 쉬프트 모드에서 각 스테이지들(STG(1)~STG(n))은 제1 및 제2 입력단자(VST1, VST2)에 스타트신호로 인가되는 서로 다른 2개의 전단 스테이지들의 캐리신호들(Vc)과, 제3 및 제4 입력단자(VNT1, VNT2)에 리셋신호로 인가되는 서로 다른 2개의 후단 스테이지들의 캐리신호들(Vc)에 응답하여 동작한다. 순방향 쉬프트 모드에서, 제1 스테이지(STG(1))의 제1 및 제2 입력단자(VST1, VST2)에는 외부(타이밍 콘트롤러)에서 순방향 게이트 스타트 펄스가 인가될 수 있다.
스테이지들(STG(1)~STG(n))은 역방향 쉬프트 모드에서 제n 스테이지(STG(n)) ~ 제k 스테이지(STG(k)) ~ 제1 스테이지(STG(1)) 순으로 스캔펄스(Voutn2--->Vout11)를 출력한다. 역방향 쉬프트 모드에서 각 스테이지들(STG(1)~STG(n))은 제1 및 제2 입력단자(VST1, VST2)에 리셋신호로 인가되는 서로 다른 2개의 전단 스테이지들의 캐리신호들(Vc)과, 제3 및 제4 입력단자(VNT1, VNT2)에 스타트신호로 인가되는 서로 다른 2개의 후단 스테이지들의 캐리신호들(Vc)에 응답하여 동작한다. 역방향 쉬프트 모드에서, 제n 스테이지(STG(n))의 제3 및 제4 입력단자(VNT1, VNT2)에는 외부에서 역방향 게이트 스타트 펄스가 인가된다.
게이트 쉬프트 레지스터는 소정 시간만큼 서로 중첩(overlap)된 스캔펄스(Vout11~Voutn2)를 출력한다. 이를 위하여, 각 스테이지들(STG(1)~STG(n))에는 소정 시간만큼 중첩되고 순차적으로 지연되는 i(i는 양의 짝수) 상 게이트 쉬프트 클럭들 중에 2 개의 게이트 쉬프트 클럭들이 입력된다. 게이트 쉬프트 클럭들은 240Hz 이상의 고속 구동 시 충분한 충전시간 확보를 위해 6상 이상으로 구현됨이 바람직하다. 이하에서 설명할 6상 게이트 쉬프트 클럭들(CLK1~CLK6)은 각각 3 수평기간의 펄스폭을 가지고 1 수평기간씩 쉬프트되며, 이웃한 클럭들은 2 수평기간씩 서로 중첩된다.
6 상 게이트 쉬프트 클럭들(CLK1~CLK6)은 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙한다. 스테이지들(STG1~STGn)에는 도 3과 같이 소정 기간을 주기로 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 180도의 위상차를 갖고 서로 반대로 스윙되는 교류 구동전압들(VDD_E, VDD_O)이 공급되고, 기저전압(GND) 또는 게이트 로우 전압(VGL) 레벨의 저전위 전압(VSS)이 공급된다. 순방향 쉬프트 모드에서, 스테이지들(STG1~STGn)에는 도 3과 같이 게이트 하이 전압(VGH) 레벨의 순방향 구동전압(VDD_F)과 게이트 로우 전압(VGL) 레벨의 역방향 구동전압(VDD_R)이 공급된다. 역방향 쉬프트 모드에서, 스테이지들(STG1~STGn)에는 게이트 하이 전압(VGH) 레벨의 역방향 구동전압(VDD_R)과 게이트 로우 전압(VGL) 레벨의 순방향 구동전압(VDD_F)이 공급된다. 게이트 하이 전압(VGH)은 표시장치의 TFT 어레이에 형성된 TFT들의 문턱전압 이상의 전압으로 설정되고, 게이트 로우 전압(VGL)은 표시장치의 TFT 어레이에 형성된 TFT들의 문턱전압보다 작은 전압으로 설정된다. 게이트 하이 전압(VGH)은 대략 20V~30V 정도로 설정될 수 있고, 게이트 로우 전압(VGL)은 대략-5V 정도로 설정될 수 있다.
<스테이지의 회로 구성>
도 2는 제k 스테이지(STG(k))의 회로 구성을 보여주는 일 예이다. 다른 스테이지들 각각의 회로 구성은 도 2와 실질적으로 유사하다.
도 2를 참조하면, 제k 스테이지(STG(k))의 클럭 단자에는 6상 클럭들 중 인접하여 발생되는 2개의 게이트 쉬프트 클럭(CLK A, CLK B)이 입력된다.
제k 스테이지(STG(k))는 프레임 리셋신호(VRST)에 응답하여 Q1 노드 및 Q2 노드를 초기화시키는 초기화부(10), 제1 및 제2 입력단자(VST1, VST2)를 통해 입력되는 전단 캐리신호들(Vc)과 제3 및 제4 입력단자(VNT1, VNT2)를 통해 입력되는 후단 캐리신호들(Vc)에 응답하여 스캔 방향을 전환하기 위한 스캔방향 제어부(20), Q1 및 Q2 노드와 QB1 및 QB2 노드를 충방전 제어하는 노드 제어부(30), 제2 노드(N2)의 전압에 따라 제어되는 방전 TFT들의 플로팅을 방지하는 플로팅 방지부(40), 노드들(Q1, Q2, QB1, QB2)의 전압에 따라 2개의 스캔펄스(Vout k1, Vout k2)를 출력하는 스캔출력부(50), 노드들(Q1, Q2, QB1, QB2)의 전압에 따라 상기 2개의 스캔펄스(Vout k1, Vout k2)와 동일 타이밍에 2개의 캐리펄스(Vc)를 출력하는 캐리출력부(60) 및 Q1 및 Q2 노드의 리플(Ripple)을 제거하는 리플방지부(70)를 구비할 수 있다.
초기화부(10)는 제1 리셋 TFT(Trt1) 및 제2 리셋 TFT(Trt2)를 포함한다. 제1 리셋 TFT(Trt1)는 프레임 리셋신호(VRST)에 응답하여 Q1 노드를 저전위 전압(VSS)으로 초기화시킨다. 저전위 전압(VSS)은 기저전압(GND) 또는 게이트 로우 전압(VGL)으로 설정될 수 있다. 제1 리셋 TFT(Trt1)의 게이트전극은 프레임 리셋신호(VRST)의 입력단자에, 드레인전극은 Q1 노드에, 소스전극은 저전위 전압(VSS)의 입력단자에 접속된다. 제2 리셋 TFT(Trt2)는 프레임 리셋신호(VRST)에 응답하여 Q2 노드를 저전위 전압(VSS)으로 초기화시킨다. 제2 리셋 TFT(Trt2)의 게이트전극은 프레임 리셋신호(VRST)의 입력단자에, 드레인전극은 Q2 노드에, 소스전극은 저전위 전압(VSS)의 입력단자에 접속된다.
스캔방향 제어부(20)는 제1 내지 제3 순방향 TFT(TF1 내지 TF3)와 제1 내지 제3 역방향 TFT(TR1 내지 TR3)를 포함한다. 제1 순방향 TFT(TF1)는 제1 입력단자(VST1)를 통해 입력되는 제k-2 스테이지(STG(k-2))의 제2 캐리신호(Vc(k-2)2)에 응답하여 순방향 구동전압(VDD_F)을 Q1 노드에 인가한다. 제1 순방향 TFT(TF1)의 게이트전극은 제1 입력단자(VST1)에, 드레인전극은 순방향 구동전압(VDD_F)의 입력단자에, 소스전극은 Q1 노드에 접속된다. 제1 역방향 TFT(TR1)는 제3 입력단자(VNT1)를 통해 입력되는 제k+1 스테이지(STG(k+1))의 제2 캐리신호(Vc(k+1)2)에 응답하여 역방향 구동전압(VDD_R)을 Q1 노드에 인가한다. 제1 역방향 TFT(TR1)의 게이트전극은 제3 입력단자(VNT1)에, 드레인전극은 역방향 구동전압(VDD_R)의 입력단자에, 소스전극은 Q1 노드에 접속된다. 제2 순방향 TFT(TF2)는 제2 입력단자(VST2)를 통해 입력되는 제k-1 스테이지(STG(k-1))의 제1 캐리신호(Vc(k-1)1)에 응답하여 순방향 구동전압(VDD_F)을 Q2 노드에 인가한다. 제2 순방향 TFT(TF2)의 게이트전극은 제2 입력단자(VST2)에, 드레인전극은 순방향 구동전압(VDD_F)의 입력단자에, 소스전극은 Q2 노드에 접속된다. 제2 역방향 TFT(TR2)는 제4 입력단자(VNT2)를 통해 입력되는 제k+2 스테이지(STG(k+2))의 제1 캐리신호(Vc(k+2)1)에 응답하여 역방향 구동전압(VDD_R)을 Q2 노드에 인가한다. 제2 역방향 TFT(TR2)의 게이트전극은 제4 입력단자(VNT2)에, 드레인전극은 역방향 구동전압(VDD_R)의 입력단자에, 소스전극은 Q2 노드에 접속된다. 제3 순방향 TFT(TF3)는 제1 입력단자(VST1)를 통해 입력되는 제k-2 스테이지(STG(k-2))의 제2 캐리신호(Vc(k-2)2)에 응답하여 순방향 구동전압(VDD_F)을 제2 노드(N2)에 인가한다. 제3 순방향 TFT(TF3)의 게이트전극은 제1 입력단자(VST1)에, 드레인전극은 순방향 구동전압(VDD_F)의 입력단자에, 소스전극은 제2 노드(N2)에 접속된다. 제3 역방향 TFT(TR3)는 제4 입력단자(VNT2)를 통해 입력되는 제k+2 스테이지(STG(k+2))의 제1 캐리신호(Vc(k+2)1)에 응답하여 역방향 구동전압(VDD_R)을 제2 노드(N2)에 인가한다. 제3 역방향 TFT(TR3)의 게이트전극은 제4 입력단자(VNT2)에, 드레인전극은 역방향 구동전압(VDD_R)의 입력단자에, 소스전극은 제2 노드(N2)에 접속된다.
노드 제어부(30)는 Q1 노드를 제어하기 위한 제1 및 제2 TFT(T1, T2)와, Q2 노드를 제어하기 위한 제9 및 제10 TFT(T9, T10)와, QB1 노드를 제어하기 위한 제3 내지 제8 TFT(T3 내지 T8)와, QB2 노드를 제어하기 위한 제11 내지 제16 TFT(T11 내지 T16)를 포함한다. 제7 TFT(T7)와 제15 TFT(T15)는 각각 QB1 및 QB2를 방전시키기 위한 방전 TFT로 기능한다. QB1 노드와 QB2 노드는 소정 기간(예컨대, 프레임기간)을 주기로 교대로 활성화되기 때문에, 제7 TFT(T7)와 제15 TFT(T15)의 동작 열화는 절반 이하로 줄어든다.
제1 TFT(T1)는 QB2 노드의 전압에 따라 Q1 노드를 저전위 전압(VSS)으로 방전시킨다. 제1 TFT(T1)의 게이트전극은 QB2 노드에, 드레인전극은 Q1 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제2 TFT(T2)는 QB1 노드의 전압에 따라 Q1 노드를 저전위 전압(VSS)으로 방전시킨다. 제2 TFT(T2)의 게이트전극은 QB1 노드에, 드레인전극은 Q1 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다.
제9 TFT(T9)는 QB1 노드의 전압에 따라 Q2 노드를 저전위 전압(VSS)으로 방전시킨다. 제9 TFT(T9)의 게이트전극은 QB1 노드에, 드레인전극은 Q2 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제10 TFT(T10)는 QB2 노드의 전압에 따라 Q2 노드를 저전위 전압(VSS)으로 방전시킨다. 제10 TFT(T10)의 게이트전극은 QB2 노드에, 드레인전극은 Q2 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다.
제3 TFT(T3)는 다이오드-커넥션(diode connection)되어 오드 교류 구동전압(VDD_O)을 제1 노드(N1)에 인가한다. 제3 TFT(T3)의 게이트전극과 드레인전극은 오드 교류 구동전압(VDD_O)의 입력단에, 소스전극은 제1 노드(N1)에 접속된다. 제4 TFT(T4)는 Q1 노드의 전압에 따라 제1 노드(N1)와 저전위 전압(VSS)의 입력단 간 전류 패스를 스위칭한다. 제4 TFT(T4)의 게이트전극은 Q1 노드에, 드레인전극은 제1 노드(N1)에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제5 TFT(T5)는 Q1 노드의 전압에 따라 QB1 노드를 저전위 전압(VSS)으로 방전한다. 제5 TFT(T5)의 게이트전극은 Q1 노드에, 드레인전극은 QB1 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제6 TFT(T6)는 제1 노드(N1)의 전압에 따라 QB1 노드를 오드 교류 구동전압(VDD_O)으로 충전한다. 제6 TFT(T6)의 게이트전극은 제1 노드(N1)에, 드레인전극은 오드 교류 구동전압(VDD_O)의 입력단에, 소스전극은 QB1 노드에 접속된다. 제7 TFT(T7)는 제2 노드(N2)의 전압에 따라 QB1 노드를 저전위 전압(VSS)으로 방전한다. 제7 TFT(T7)의 게이트전극은 제2 노드(N2)에, 드레인전극은 QB1 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제8 TFT(T8)는 Q2 노드의 전압에 따라 제1 노드(N1)와 저전위 전압(VSS)의 입력단 간 전류 패스를 스위칭한다. 제8 TFT(T8)의 게이트전극은 Q2 노드에, 드레인전극은 제1 노드(N1)에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제11 TFT(T11)는 다이오드-커넥션 되어 이븐 교류 구동전압(VDD_E)을 제3 노드(N3)에 인가한다. 제11 TFT(T11)의 게이트전극과 드레인전극은 이븐 교류 구동전압(VDD_E)의 입력단에, 소스전극은 제3 노드(N3)에 접속된다. 제12 TFT(T12)는 Q2 노드의 전압에 따라 제3 노드(N3)와 저전위 전압(VSS)의 입력단 간 전류 패스를 스위칭한다. 제12 TFT(T12)의 게이트전극은 Q2 노드에, 드레인전극은 제3 노드(N3)에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제13 TFT(T13)는 Q2 노드의 전압에 따라 QB2 노드를 저전위 전압(VSS)으로 방전한다. 제13 TFT(T13)의 게이트전극은 Q2 노드에, 드레인전극은 QB2 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제14 TFT(T6)는 제3 노드(N3)의 전압에 따라 QB2 노드를 이븐 교류 구동전압(VDD_E)으로 충전한다. 제14 TFT(T14)의 게이트전극은 제3 노드(N3)에, 드레인전극은 이븐 교류 구동전압(VDD_E)의 입력단에, 소스전극은 QB2 노드에 접속된다. 제15 TFT(T15)는 제2 노드(N2)의 전압에 따라 QB2 노드를 저전위 전압(VSS)으로 방전한다. 제15 TFT(T15)의 게이트전극은 제2 노드(N2)에, 드레인전극은 QB2 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제16 TFT(T16)는 Q1 노드의 전압에 따라 제3 노드(N3)와 저전위 전압(VSS)의 입력단 간 전류 패스를 스위칭한다. 제16 TFT(T16)의 게이트전극은 Q1 노드에, 드레인전극은 제3 노드(N3)에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다.
플로팅 방지부(40)는 제1 플로팅방지 TFT(TH1)와 제2 플로팅방지 TFT(TH2) 그리고 제3 플리팅방지 TFT(TH3) 및 제4 플로팅방지 TFT(TH4)를 포함할 수 있다.
제1 플로팅방지 TFT(TH1)는 QB1 노드의 전압에 따라 제2 노드(N2)와 저전위 전압(VSS)의 입력단 간 전류 패스를 스위칭한다. 제1 플로팅방지 TFT(TH1)의 게이트전극은 QB1 노드에, 드레인전극은 제2 노드(N2)에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제1 플로팅방지 TFT(TH1)는 QB1 노드가 충전 레벨로 유지되는 기간에서 턴-온 되어 제7 TFT(T7)의 플로팅을 방지함으로써, 제2 노드(N2)에 쌓이는 누설 전하들을 저전위 전압(VSS)의 입력단으로 방전시킨다. 그 결과, 제7 TFT(T7)의 열화가 방지됨과 아울러, QB1 노드가 충전 레벨로 유지되는 기간에서 제7 TFT(T7)의 비 정상적인 턴-온이 방지되어 출력이 안정화된다.
제3 플로팅방지 TFT(TH3)는 제1-1 출력노드(NO11)의 전압에 따라 제2 노드(N2)와 저전위 전압(VSS)의 입력단 간 전류 패스를 스위칭한다. 제3 플로팅방지 TFT(TH3)의 게이트전극은 제1-1 출력노드(NO11)에, 드레인전극은 제2 노드(N2)에, 소스전극은 저전위 전압(VSS)의 입력단에 각각 접속된다. 상기 제3 플로팅방지 TFT(TH3)는 QB1 노드가 게이트 하이 전압(VGH)으로 유지되는 기간에 앞서 스캔펄스(Vout(k1)/Vout(k2))가 게이트 하이 전압(VGH)으로 라이징(Rising)되는 시점부터 턴-온되어 제7 TFT(T7)의 플로팅을 방지함으로써, 제2 노드(N2)에 쌓이는 누설 전하들을 저전위 전압(VSS)의 입력단으로 방전시킨다.
제2 플로팅방지 TFT(TH2)는 QB2 노드의 전압에 따라 제2 노드(N2)와 저전위 전압(VSS)의 입력단 간 전류 패스를 스위칭한다. 제2 플로팅방지 TFT(TH2)의 게이트전극은 QB2 노드에, 드레인전극은 제2 노드(N2)에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제2 플로팅방지 TFT(TH2)는 QB2 노드가 충전 레벨로 유지되는 기간에서 턴-온 되어 제15 TFT(T15)의 플로팅을 방지함으로써, 제2 노드(N2)에 쌓이는 누설 전하들을 저전위 전압(VSS)의 입력단으로 방전시킨다. 그 결과, 제15 TFT(T15)의 열화가 방지됨과 아울러, QB2 노드가 충전 레벨로 유지되는 기간에서 제15 TFT(T15)의 비 정상적인 턴-온이 방지되어 출력이 안정화된다.
제4 플로팅방지 TFT(TH4)는 제2-1 출력노드(NO21)의 전압에 따라 제2 노드(N2)와 저전위 전압(VSS)의 입력단 간 전류 패스를 스위칭한다. 상기 제4 플로팅방지 TFT(TH4)의 게이트전극은 제2-1 출력노드(NO21)에, 드레인전극은 제2 노드(N2)에, 소스전극은 저전위 전압(VSS)의 입력단에 각각 접속된다. 상기 제4 플로팅방지 TFT(TH4)는 QB2 노드가 게이트 하이 전압(VGH)으로 유지되는 기간에 앞서 스캔펄스(Vout(k1)/Vout(k2))가 게이트 하이 전압(VGH)으로 라이징되는 시점부터 턴-온되어 제15 TFT(T15)의 플로팅을 방지함으로써, 제2 노드(N2)에 쌓이는 누설 전하들을 저전위 전압(VSS)의 입력단으로 방전시킨다.
상기 제3 및 제4 플로팅방지 TFT(TH3, TH4)에 의하여 제2 노드(N2)의 전위를 게이트 로우 전압(VGL)으로 더 길게 유지시킨다. 그 결과, 제2 노드(N2)에 접속되어 QB1 노드 또는 QB2노드를 방전시키기 위한 방전 TFT들(T7, T15)은 게이트-바이어스 스트레스를 더 적게 받으므로 그 열화 속도가 더욱 늦춰진다.
스캔출력부(50)는 제1 스캔펄스(Vout(k1))를 발생하는 제1 스캔출력부와, 제2 스캔펄스(Vout(k2))를 발생하는 제2 출력부를 포함한다.
제1 스캔출력부는 Q1 노드의 전압에 따라 턴-온 되어 제1-1 출력노드(NO11)를 게이트 쉬프트 클럭(CLK A)으로 충전시키는 제1-1 풀업 TFT(TU11), QB1 노드의 전압에 따라 턴-온 되어 제1-1 출력노드(NO11)를 저전위 전압(VSS)으로 방전하는 제1-1 풀다운 TFT(TD11) 및 QB2 노드의 전압에 따라 턴-온 되어 제1-1 출력노드(NO11)를 저전위 전압(VSS)으로 방전하는 제1-2 풀다운 TFT(TD12)를 포함한다. 제1-1 풀업 TFT(TU11)는 Q1 노드의 부트스트래핑(bootstrapping)으로 인해 턴-온 됨으로써, 게이트 쉬프트 클럭(CLK A)으로 제1-1 출력 노드(NO11)를 충전하여 제1 스캔펄스(Vout(k1))를 라이징 시킨다. 제1-1 풀업 TFT(TU11)의 게이트전극은 Q1 노드에, 드레인전극은 게이트 쉬프트 클럭(CLK A)의 입력단에, 소스전극은 제1-1 출력 노드(NO11)에 접속된다. 제1-1 및 제1-2 풀다운 TFT(TD11, TD12)는 제1 스캔펄스(Vout(k1))가 폴링 유지되도록 각각 QB1 노드 및 QB2 노드의 전압에 따라 제1-1 출력 노드(NO11)를 저전위 전압(VSS)으로 방전시킨다. 제1-1 풀다운 TFT(TD11)의 게이트전극은 QB1 노드에, 드레인전극은 제1-1 출력 노드(NO11)에, 소스전극은 저전위 전압(VSS)의 입력단에 각각 접속된다. 제1-2 풀다운 TFT(TD12)의 게이트전극은 QB2 노드에, 드레인전극은 제1-1 출력 노드(NO11)에, 소스전극은 저전위 전압(VSS)의 입력단에 각각 접속된다. 제1 스캔펄스(Vout(k1))는 제1 출력채널(CH1)을 통해 해당 스캔라인에 공급된다.
제2 스캔출력부는 Q2 노드의 전압에 따라 턴-온 되어 제2-1 출력노드(NO21)를 게이트 쉬프트 클럭(CLK B)으로 충전시키는 제2-1 풀업 TFT(TU21), QB1 노드의 전압에 따라 턴-온 되어 제2-1 출력노드(NO21)를 저전위 전압(VSS)으로 방전하는 제2-1 풀다운 TFT(TD21), 및 QB2 노드의 전압에 따라 턴-온 되어 제2-1 출력노드(NO21)를 저전위 전압(VSS)으로 방전하는 제2-2 풀다운 TFT(TD22)를 포함한다. 제2-1 풀업 TFT(TU21)는 Q2 노드의 부트스트래핑으로 인해 턴-온됨으로써, 게이트 쉬프트 클럭(CLK B)으로 제2-1 출력 노드(NO21)를 충전하여 제2 스캔펄스(Vout(k2))를 라이징 시킨다. 제2-1 풀업 TFT(TU21)의 게이트전극은 Q2 노드에, 드레인전극은 게이트 쉬프트 클럭(CLK B)의 입력단에, 소스전극은 제2-1 출력 노드(NO21)에 각각 접속된다. 제2-1 및 제2-2 풀다운 TFT(TD21, TD22)는 제2 스캔펄스(Vout(k2))가 폴링 유지되도록 각각 QB1 노드 및 QB2 노드의 전압에 따라 제2-1 출력 노드(NO21)를 방전시킨다. 제2-1 풀다운 TFT(TD21)의 게이트전극은 QB1 노드에, 드레인전극은 제2-1 출력 노드(NO21)에, 소스전극은 저전위전압(VSS)의 입력단에 각각 접속된다. 제2-2 풀다운 TFT(TD22)의 게이트전극은 QB2 노드에, 드레인전극은 제2-1 출력 노드(NO21)에, 소스전극은 저전위 전압(VSS)의 입력단에 각각 접속된다. 제2 스캔펄스(Vout(k2))는 제2 출력채널(CH2)을 통해 해당 스캔라인에 공급된다.
캐리출력부(600)는 제1 캐리펄스(Vc(k1))를 발생하는 제1 캐리출력부와, 제2 캐리펄스(Vc(k2))를 발생하는 제2 캐리출력부를 포함한다.
제1 캐리출력부는 Q1 노드의 전압에 따라 턴-온 되어 제1-2 출력노드(NO12)를 게이트 쉬프트 클럭(CLK A)으로 충전시키는 제1-2 풀업 TFT(TU12), QB1 노드의 전압에 따라 턴-온 되어 제1-2 출력노드(NO12)를 저전위 전압(VSS)으로 방전하는 제1-3 풀다운 TFT(TD13) 및 QB2 노드의 전압에 따라 턴-온 되어 제1-2 출력노드(NO12)를 저전위 전압(VSS)으로 방전하는 제1-4 풀다운 TFT(TD14)를 포함한다. 제1-2 풀업 TFT(TU12)는 Q1 노드의 부트스트래핑(bootstrapping)으로 인해 턴-온 됨으로써, 게이트 쉬프트 클럭(CLK A)으로 제1-2 출력 노드(NO12)를 충전하여 제1 캐리펄스(Vc(k1))를 라이징 시킨다. 제1-2 풀업 TFT(TU12)의 게이트전극은 Q1 노드에, 드레인전극은 게이트 쉬프트 클럭(CLK A)의 입력단에, 소스전극은 제1-2 출력 노드(NO12)에 접속된다. 제1-3 및 제1-4 풀다운 TFT(TD13, TD14)는 제1 캐리펄스(Vc(k1))가 폴링 유지되도록 각각 QB1 노드 및 QB2 노드의 전압에 따라 제1-2 출력 노드(NO12)를 저전위 전압(VSS)으로 방전시킨다. 제1-3 풀다운 TFT(TD13)의 게이트전극은 QB1 노드에, 드레인전극은 제1-2 출력 노드(NO12)에, 소스전극은 저전위 전압(VSS)의 입력단에 각각 접속된다. 제1-4 풀다운 TFT(TD14)의 게이트전극은 QB2 노드에, 드레인전극은 제1-2 출력 노드(NO12)에, 소스전극은 저전위 전압(VSS)의 입력단에 각각 접속된다. 제1 캐리펄스(Vc(k1))는 제k-2 스테이지(STG(k-1))의 제4 입력단자(VNT2)와, 제k+1 스테이지(STG(k+1))의 제2 입력단자(VST2)에 공급된다.
제2 캐리출력부는 Q2 노드의 전압에 따라 턴-온 되어 제2-2 출력노드(NO22)를 게이트 쉬프트 클럭(CLK B)으로 충전시키는 제2-2 풀업 TFT(TU22), QB1 노드의 전압에 따라 턴-온 되어 제2-2 출력노드(NO22)를 저전위 전압(VSS)으로 방전하는 제2-3 풀다운 TFT(TD23), 및 QB2 노드의 전압에 따라 턴-온 되어 제2-2 출력노드(NO22)를 저전위 전압(VSS)으로 방전하는 제2-4 풀다운 TFT(TD24)를 포함한다. 제2-2 풀업 TFT(TU22)는 Q2 노드의 부트스트래핑으로 인해 턴-온됨으로써, 게이트 쉬프트 클럭(CLK B)으로 제2-2 출력 노드(NO22)를 충전하여 제2 캐리펄스(Vc(k2))를 라이징시킨다. 제2-2 풀업 TFT(TU22)의 게이트전극은 Q2 노드에, 드레인전극은 게이트 쉬프트 클럭(CLK B)의 입력단에, 소스전극은 제2-2 출력 노드(NO22)에 각각 접속된다. 제2-3 및 제2-4 풀다운 TFT(TD23, TD24)는 제2 캐리펄스(Vc(k2))가 폴링 유지되도록 각각 QB1 노드 및 QB2 노드의 전압에 따라 제2-2 출력 노드(NO22)를 방전시킨다. 제2-3 풀다운 TFT(TD23)의 게이트전극은 QB1 노드에, 드레인전극은 제2-2 출력 노드(NO22)에, 소스전극은 저전위전압(VSS)의 입력단에 각각 접속된다. 제2-4 풀다운 TFT(TD24)의 게이트전극은 QB2 노드에, 드레인전극은 제2-2 출력 노드(NO22)에, 소스전극은 저전위 전압(VSS)의 입력단에 각각 접속된다. 제2 캐리펄스(Vc(k2))는 제k-1 스테이지(STG(k-1))의 제3 입력단자(VNT1)와, 제k+2 스테이지(STG(k+2))의 제1 입력단자(VST1)에 공급된다.
리플방지부(70)는 Q1 노드 상의 리플을 제거하는 제1 리플방지부와 Q2 노드 상의 리플을 제거하는 제2 리플방지부를 포함할 수 있다.
상기 제1 및 제2 리플방지부는 상기 제k 스테이지(STG(k))가 상기 제1 및 제2 스캔펄스(Vout(k1), Vout(k2)) 출력 후 상기 제k 스테이지(STG(k))로 입력되는 제1 및 제2 게이트 쉬프트 클럭(CLK A, CLK B)이 최초로 게이트 로우 전압(VGL)에서 게이트 하이 전압(VGH)으로 라이징할 때 게이트 로우 전압(VGL)에서 게이트 하이 전압(VGH)으로 라이징하는 전단 또는 후단 캐리펄스들에 응답하여 상기 Q1 및 Q2 노드에 상기 저전위 전압을 인가할 수 있다.
상기 제1 리플방지부는 제1 리플 방지 TFT(TC1)로 이루어지고, 상기 제1 리플 방지 TFT(TC1)의 게이트전극은 제k+3 스테이지(STG(k+3))의 제1 캐리펄스(Vc(k+3)1)의 입력단(상기 제1 캐리펄스(Vc(k+3)1)는 제k+3 스테이지(STG(k+3))의 제1-2 출력노드(NO12)로부터 출력 된다)에, 드레인 단자는 Q1 노드에, 소스 단자는 저전위 전압(VSS)의 입력단에 각각 접속된다. 상기 제1 리플 방지 TFT(TC1)는 제k+3 스테이지(STG(k+3))의 제1 캐리펄스(Vc(k+3)1)에 의해 턴온되어 상기 Q1 노드를 저전위 전압(VSS)으로 방전시킬 수 있다. 이 경우 CLK A가 하이 레벨이 되는 시점에 상기 제k+3 스테이지(STG(k+3))가 제1 캐리펄스(Vc(k+3)1)를 출력하게 되므로, 상기 CLK A에 의해 발생될 수 있는 제k 스테이지(STG(k))의 Q1 노드 상의 리플을 제거할 수 있다.
상기 제2 리플방지부는 제2 리플 방지 TFT(TC2)로 이루어지고, 상기 제2 리플 방지 TFT(TC2)의 게이트전극은 제k+3 스테이지(STG(k+3))의 제2 캐리펄스(Vc(k+3)2)의 입력단(상기 제2 캐리펄스(Vc(k+3)2)는 제k+3 스테이지(STG(k+3))의 제2-2 출력노드(NO22)로부터 출력 된다)에, 드레인 단자는 Q2 노드에, 소스 단자는 저전위 전압(VSS)의 입력단에 각각 접속된다. 이 경우 CLK B가 하이 레벨이 되는 시점에 상기 제k+3 스테이지(STG(k+3))가 제2 캐리펄스(Vc(k+3)2)를 출력하게 되므로, 상기 CLK B에 의해 발생될 수 있는 제k 스테이지(STG(k))의 Q2 노드 상의 리플을 제거할 수 있다.
<순방향 쉬프트 모드>
도 3은 순방향 쉬프트 동작 시, 제k 스테이지의 입력 및 출력 신호를 보여 준다. 그리고 도 4 내지 도 11은 순방향 쉬프트 동작 시 제k 스테이지의 동작 관계를 보여준다. 또한 도 12는 Q 노드 상의 전압과 리플 전압을 나타낸 그래프이다. 상기 제k 스테이지(STG(k))의 순방향 쉬프트 동작을 도 2 및 도 3을 결부하여 단계적으로 설명하면 다음과 같다.
도 2 및 도 3을 참조하면, 순방향 쉬프트 모드에서 순방향 게이트 스타트 펄스(미도시)가 발생되고, 6 상 게이트 쉬프트 클럭들(CLK1~CLK6)은 제1 게이트 쉬프트 클럭(CLK1)으로부터 제6 게이트 쉬프트 클럭(CLK6)까지 순차적으로 지연되는 순환 클럭으로 발생된다. 순방향 쉬프트 모드에서, 순방향 구동전압(VDD_F)은 게이트 하이 전압(VGH) 레벨로 입력되고, 역방향 구동전압(VDD_R)은 게이트 로우 전압(VGL) 레벨로 입력된다. 순방향 쉬프트모드에서, 제k 스테이지(STG(k))에 입력되는 "CLK A"는 "CLK 1"으로, "CLK A"는 "CLK 2"로 가정한다.
먼저, 이러한 순방향 쉬프트 모드에서 제k 스테이지(STG(k))가 기수 프레임(Odd Frame)에서 동작하는 것을 설명한다. 여기서, 기수 프레임(Odd Frame)은 기수번째에 배치된 단일한 프레임 및 다수의 인접한 프레임들을 포함하여 기수번째에 배치된 프레임군을 포함할 수 있다. 기수 프레임에서, 오드 교류 구동전압(VDD_O)은 게이트 하이 전압(VGH) 레벨로 입력되고, 이븐 교류 구동전압(VDD_E)은 게이트 로우 전압(VGL) 레벨로 입력된다.
또한, QB2 노드는 계속해서 게이트 로우 전압(VGL) 레벨로 유지된다. 따라서, QB2 노드에 게이트전극이 연결된 TFT들(T1, T10, T14, T24, TD12, TD22)은 계속해서 턴-오프 상태로 유지(즉, 휴지 구동 상태로 유지) 된다. 도 3에서 "VQ1"는 Q1 노드의 전위를, "VQ2"는 Q2 노드의 전위를, "VQB1"은 QB1 노드의 전위를 각각 나타낸다.
T1 및 T2 시간에서, 도 4와 같이 제1 입력단자(VST1)를 통해 제k-2 스테이지(STG(k-2))의 제2 캐리신호(Vc(k-2)2)가 스타트 신호로서 입력된다. 이 스타트 신호에 응답하여 제1 및 제3 순방향 TFT(TF1, TF3)가 턴-온 된다. 그 결과 Q1 노드는 게이트 하이 전압(VGH)으로 충전되고, QB1 노드는 게이트 로우 전압(VGL)으로 방전된다.
T2 및 T3 시간에서, 도 5와 같이 제2 입력단자(VST2)를 통해 제k-1 스테이지(STG(k-1))의 제1 캐리신호(Vc(k-1)1)가 스타트 신호로서 입력된다. 이 스타트 신호에 응답하여 제2 순방향 TFT(TF2)가 턴-온 된다. 그 결과 Q2 노드는 게이트 하이 전압(VGH)으로 충전된다.
T3 및 T4 시간에서, 도 6과 같이 제1-1 풀업 TFT(TU11)의 드레인전극에는 제1 게이트 쉬프트 클럭(CLK1)이 인가된다. Q1 노드의 전압은 제1-1 풀업 TFT(TU11)의 게이트-드레인전극들 사이의 기생용량에 의해 부트스트래핑 됨으로써 게이트 하이 전압(VGH)보다 높은 전압 레벨(VGH')로 상승되어, 제1-1 풀업 TFT(TU11)를 턴-온 시킨다. 따라서, T3 및 T4 시간에 제1-1 출력 노드(NO11)의 전압은 게이트 하이 전압(VGH)까지 상승하여 제1 스캔펄스(Vout(k1))를 라이징시킨다.
마찬가지 방식으로 T3 및 T4 시간에서, 제1-2 풀업 TFT(TU12)의 드레인전극에는 제1 게이트 쉬프트 클럭(CLK1)이 인가된다. Q1 노드의 전압은 제1-2 풀업 TFT(TU12)의 게이트-드레인전극들 사이의 기생용량에 의해 부트스트래핑 됨으로써 게이트 하이 전압(VGH)보다 높은 전압 레벨(VGH')로 상승되어, 제1-2 풀업 TFT(TU12)를 턴-온 시킨다. 따라서, T3 및 T4 시간에 제1-2 출력 노드(NO12)의 전압은 게이트 하이 전압(VGH)까지 상승하여 제1 캐리펄스(Vc(k1))를 라이징시킨다.
T4 및 T5 시간에서, 도 7과 같이 제2-1 풀업 TFT(TU21)의 드레인전극에는 제2 게이트 쉬프트 클럭(CLK2)이 인가된다. Q2 노드의 전압은 제2-1 풀업 TFT(TU21)의 게이트-드레인전극들 사이의 기생용량에 의해 부트스트래핑 됨으로써 게이트 하이 전압(VGH)보다 높은 전압 레벨(VGH')로 상승되어, 제2-1 풀업 TFT(TU21)를 턴-온 시킨다. 따라서, T4 및 T5 시간에 제2-1 출력 노드(NO21)의 전압은 게이트 하이 전압(VGH)까지 상승하여 제2 스캔펄스(Vout(k2))를 라이징시킨다.
마찬가지 방식으로 T4 및 T5 시간에서, 제2-2 풀업 TFT(TU22)의 드레인전극에는 제2 게이트 쉬프트 클럭(CLK2)이 인가된다. Q2 노드의 전압은 제2-2 풀업 TFT(TU22)의 게이트-드레인전극들 사이의 기생용량에 의해 부트스트래핑 됨으로써 게이트 하이 전압(VGH)보다 높은 전압 레벨(VGH')로 상승되어, 제2-2 풀업 TFT(TU22)를 턴-온 시킨다. 따라서, T4 및 T5 시간에 제2-2 출력 노드(NO22)의 전압은 게이트 하이 전압(VGH)까지 상승하여 제2 캐리펄스(Vc(k2))를 라이징시킨다.
이와 같이 스캔 출력부(50)로부터 스캔펄스를 출력하고 캐리 출력부(60)로부터 캐리펄스를 출력하도록 함으로써, 라인 저항을 감소하여 신호 지연을 최소화할 수 있다.
T5 시간에서, 도 8과 같이 제3 입력단자(VNT1)를 통해 제k+1 스테이지(STG(k+1))의 제2 캐리신호(Vc(k+1)2)가 리셋 신호로서 입력된다. 이 리셋 신호에 응답하여 제1 역방향 TFT(TR1)가 턴-온 된다. 그 결과 Q1 노드는 게이트 로우 전압(VGL)으로 방전된다. Q1 노드의 방전으로 인해 제1-1 및 제1-2 풀업 TFT(TU11, TU12)가 턴-오프 된다. 한편, Q1 노드의 방전으로 인해 제4 TFT(T4)가 턴-오프 되더라도 QB1 노드는 제8 TFT(T8)의 턴-온에 의해 게이트 로우 전압(VGL)을 유지한다. T5 시간에서, 제1 스캔펄스(Vout(k1))는 게이트 로우 전압(VGL)으로 폴링된다.
T6 시간에서, 도 9와 같이 제4 입력단자(VNT2)를 통해 제k+2 스테이지(STG(k+2))의 제1 캐리신호(Vc(k+2)1)가 리셋 신호로서 입력된다. 이 리셋 신호에 응답하여 제2 역방향 TFT(TR2)가 턴-온 된다. 그 결과 Q2 노드는 게이트 로우 전압(VGL)으로 방전된다. Q2 노드의 방전으로 인해 제2-1 및 제2-2 풀업 TFT(TU21, TU22)가 턴-오프 된다. 그리고, Q2 노드의 방전으로 인해 제8 TFT(T8)가 턴-오프 되기 때문에, QB1 노드는 제6 TFT(T6)를 통해 인가되는 게이트 하이 전압(VGH) 레벨의 오드 교류 구동전압(VDD_O)으로 충전된다. QB1 노드의 충전으로 인해 제1-1, 제1-2, 제2-1 및 제2-2 풀다운TFT(TD11, TD12, TD21, TD22)가 턴-온 된다. 이에 따라, 제1-1 및 제1-2 출력노드(NO11, NO12)의 전압은 게이트 로우 전압(VGL)으로 하강하여 제1 스캔펄스(Vout(k1)) 및 제1 캐리펄스(Vc(k1))를 폴링 유지시키고, 제2-1 및 제2-2 출력노드(NO21, NO22)의 전압은 게이트 로우 전압(VGL)으로 하강하여 제2 스캔펄스(Vout(k2)) 및 제2 캐리펄스(Vc(k1))를 폴링시킨다. 또한, 제1 플로팅방지 TFT(TH1)은 QB1 노드의 충전으로 인해 턴-온 되어 제2 노드(N2)에 게이트 로우 전압(VGL)을 계속적으로 인가하여 제7 TFT(T7)의 열화 및 비 정상동작을 방지한다.
T7 시간에서, 도 10과 같이 CLK A이 하이 레벨이 되는 시점에서 제1 리플 방지 TFT(TC1)의 게이트전극에 제k+3 스테이지(STG(k+3))로부터의 제1 캐리펄스(Vc(k+3)1)가 인가되고, Q1 노드를 저전위 전압(VSS)으로 방전된다. 따라서 그리하여 도 12와 같이 Q1 노드 상의 리플을 줄일 수 있다.
T8 시간에서, 도 11과 같이 CLK B가 하이 레벨이 되는 시점에서 제2 리플 방지 TFT(TC2)의 게이트전극에 제k+3 스테이지(STG(k+3))로부터의 제2 캐리펄스(Vc(k+3)2)가 인가되고, Q2 노드를 저전위 전압(VSS)으로 방전된다. 따라서 그리하여 도 12와 같이 Q2 노드 상의 리플을 줄일 수 있다.
특히 상기 제1 및 제2 리플 방지 TFT(TC1, TC2)의 동작 타이밍을 CLK A 및 CLK B의 두 번째 펄스에 매칭시켰는데, 이는 CLK A 및 CLK B의 두 번째 펄스가 발생할 때 Q1 및 Q2 상에 발생하는 리플의 레벨이 가장 높게 나오기 때문에, 가장 높은 레벨의 리플을 제거할 때만 상기 제1 및 제2 리플 방지 TFT(TC1, TC2)를 구동 시키고 나머지 기간에는 구동 시키지 않으므로써 상기 제1 및 제2 리플 방지 TFT(TC1, TC2)의 열화를 최소화할 수 있다.
다음으로, 순방향 쉬프트 모드에서 제k 스테이지(STG(k))가 우수 프레임(Even Frame)에서 동작하는 것을 설명한다. 여기서, 우수 프레임(Even Frame)은 우수번째에 배치된 단일한 프레임 및 다수의 인접한 프레임들을 포함하여 우수번째에 배치된 프레임군을 포함할 수 있다. 우수 프레임에서, 이븐 교류 구동전압(VDD_E)은 게이트 하이 전압(VGH) 레벨로 입력되고, 오드 교류 구동전압(VDD_O)은 게이트 로우 전압(VGL) 레벨로 입력된다. 또한, QB1 노드는 계속해서 게이트 로우 전압(VGL) 레벨로 유지된다. 따라서, QB1 노드에 게이트전극이 연결된 TFT들(T2, T9, TD11, TD13, TD21, TD24)은 계속해서 턴-오프 상태로 유지(즉, 휴지 구동 상태로 유지) 된다. 우수 프레임(Even Frame)에서의 동작은, QB2 노드에 의해 출력 노드들(NO11, NO12, NO21, NO22)의 전압이 제어되고 제2 및 제4 플로팅방지 TFT(TH2, TH4)가 동작된다는 것이 기수 프레임에서의 동작과 다를 뿐, 제1 스캔펄스(Vout(k1)) 및 제2 스캔펄스(Vout(k2))와 제1 캐리펄스(Vc(k1)) 및 제2 캐리펄스(Vc(k2))의 발생 타이밍은 실질적으로 기수 프레임에서와 동일하다. 따라서, 우수 프레임(Even Frame)에서의 자세한 동작 설명은 생략하기로 한다.
<역방향 쉬프트 모드>
제k 스테이지(STG(k))의 역방향 쉬프트 동작을 도 2를 결부하여 단계적으로 설명하면 다음과 같다.
도 2를 참조하면, 역방향 쉬프트 모드에서 역방향 게이트 스타트 펄스(미도시)가 발생되고, 6 상 게이트 쉬프트 클럭들(CLK1~CLK6)은 제6 게이트 쉬프트 클럭(CLK1)으로부터 제1 게이트 쉬프트 클럭(CLK1)까지 순차적으로 지연되는 순환 클럭으로 발생된다. 역방향 쉬프트 모드에서, 역방향 구동전압(VDD_R)은 게이트 하이 전압(VGH) 레벨로 입력되고, 순방향 구동전압(VDD_F)은 게이트 로우 전압(VGL) 레벨로 입력된다. 역방향 쉬프트모드에서, 제k 스테이지(STG(k))에 입력되는 "CLK A"는 "CLK 5"으로, "CLK A"는 "CLK 6"로 가정한다.
먼저, 이러한 역방향 쉬프트 모드에서 제k 스테이지(STG(k))가 기수 프레임(Odd Frame)에서 동작하는 것을 설명한다. 여기서, 기수 프레임(Odd Frame)은 기수번째에 배치된 단일한 프레임, 및 다수의 인접한 프레임들을 포함하여 기수번째에 배치된 프레임군을 포함할 수 있다. 기수 프레임에서, 오드 교류 구동전압(VDD_O)은 게이트 하이 전압(VGH) 레벨로 입력되고, 이븐 교류 구동전압(VDD_E)은 게이트 로우 전압(VGL) 레벨로 입력된다. 또한, QB2 노드는 계속해서 게이트 로우 전압(VGL) 레벨로 유지된다. 따라서, QB2 노드에 게이트전극이 연결된 TFT들(T1, T10, T14, T24, TD12, TD22)은 계속해서 턴-오프 상태로 유지(즉, 휴지 구동 상태로 유지) 된다.
T1 및 T2 시간에서, 제4 입력단자(VNT2)를 통해 제k+2 스테이지(STG(k+2))의 제1 캐리신호(Vc(k+2)1)가 스타트 신호로서 입력된다. 이 스타트 신호에 응답하여 제2 및 제3 역방향 TFT(TR2, TR3)가 턴-온 된다. 그 결과 Q2 노드는 게이트 하이 전압(VGH)으로 충전되고, QB1 노드는 게이트 로우 전압(VGL)으로 방전된다.
T2 및 T3 시간에서, 제3 입력단자(VNT1)를 통해 제k+1 스테이지(STG(k+1))의 제2 캐리신호(Vc(k+1)2)가 스타트 신호로서 입력된다. 이 스타트 신호에 응답하여 제1 역방향 TFT(TR1)가 턴-온 된다. 그 결과 Q1 노드는 게이트 하이 전압(VGH)으로 충전된다.
T3 및 T4 시간에서, 제2-1 풀업 TFT(TU21)의 드레인전극에는 제6 게이트 쉬프트 클럭(CLK6)이 인가된다. Q2 노드의 전압은 제2-1 풀업 TFT(TU21)의 게이트-드레인전극들 사이의 기생용량에 의해 부트스트래핑 됨으로써 게이트 하이 전압(VGH)보다 높은 전압 레벨(VGH')로 상승되어, 제2-1 풀업 TFT(TU21)를 턴-온 시킨다. 따라서, T3 및 T4 시간에 제2-1 출력 노드(NO21)의 전압은 게이트 하이 전압(VGH)까지 상승하여 제2 스캔펄스(Vout(k2))를 라이징시킨다. 또한 제2-2 풀업 TFT(TU22)의 드레인전극에는 제6 게이트 쉬프트 클럭(CLK6)이 인가된다. Q2 노드의 전압은 제2-2 풀업 TFT(TU22)의 게이트-드레인전극들 사이의 기생용량에 의해 부트스트래핑 됨으로써 게이트 하이 전압(VGH)보다 높은 전압 레벨(VGH')로 상승되어, 제2-2 풀업 TFT(TU22)를 턴-온 시킨다. 따라서, T3 및 T4 시간에 제2-2 출력 노드(NO22)의 전압은 게이트 하이 전압(VGH)까지 상승하여 제2 캐리펄스(Vc(k2))를 라이징시킨다.
T4 및 T5 시간에서, 제1-1 풀업 TFT(TU11)의 드레인전극에는 제5 게이트 쉬프트 클럭(CLK5)이 인가된다. Q1 노드의 전압은 제1-1 풀업 TFT(TU11)의 게이트-드레인전극들 사이의 기생용량에 의해 부트스트래핑 됨으로써 게이트 하이 전압(VGH)보다 높은 전압 레벨(VGH')로 상승되어, 제1-1 풀업 TFT(TU11)를 턴-온 시킨다. 따라서, T4 및 T5 시간에 제1-1 출력 노드(NO11)의 전압은 게이트 하이 전압(VGH)까지 상승하여 제1 스캔펄스(Vout(k1))를 라이징시킨다. 또한 제1-2 풀업 TFT(TU12)의 드레인전극에는 제5 게이트 쉬프트 클럭(CLK5)이 인가된다. Q1 노드의 전압은 제1-2 풀업 TFT(TU12)의 게이트-드레인전극들 사이의 기생용량에 의해 부트스트래핑 됨으로써 게이트 하이 전압(VGH)보다 높은 전압 레벨(VGH')로 상승되어, 제1-2 풀업 TFT(TU12)를 턴-온 시킨다. 따라서, T4 및 T5 시간에 제1-2 출력 노드(NO12)의 전압은 게이트 하이 전압(VGH)까지 상승하여 제1 캐리펄스(Vc(k1))를 라이징시킨다.
T5 시간에서, 제2 입력단자(VST2)를 통해 제k-1 스테이지(STG(k-1))의 제1 캐리신호(Vc(k-1)1)가 리셋 신호로서 입력된다. 이 리셋 신호에 응답하여 제2 순방향 TFT(TF2)가 턴-온 된다. 그 결과 Q2 노드는 게이트 로우전압(VGL)으로 방전된다. Q2 노드의 방전으로 인해 제2 풀업 TFT(TU2)가 턴-오프 된다. 한편, T5 시간에서, QB1 노드는 제4 TFT(T4)의 턴-온에 의해 게이트 로우 전압(VGL)을 유지하고, 제2 스캔펄스(Vout(k2))는 게이트 로우 전압(VGL)으로 폴링된다.
T6 시간에서, 제1 입력단자(VST1)를 통해 제k-2 스테이지(STG(k-2))의 제2 캐리신호(Vc(k-2)2)가 리셋 신호로서 입력된다. 이 리셋 신호에 응답하여 제1 순방향 TFT(TF1)가 턴-온 된다. 그 결과 Q1 노드는 게이트 로우 전압(VGL)으로 방전된다. Q1 노드의 방전으로 인해 제1-1 풀업 TFT(TU11)가 턴-오프 된다. 그리고, Q1 노드의 방전으로 인해 제4 TFT(T4)가 턴-오프 되기 때문에, QB1 노드는 제6 TFT(T6)를 통해 인가되는 게이트 하이 전압(VGH) 레벨의 오드 교류 구동전압(VDD_O)으로 충전된다. QB1 노드의 충전으로 인해 제1-1, 제1-3, 제2-1 및 제2-4 풀다운 TFT(TD11, TD13, TD21, TD24)가 턴-온 된다. 이에 따라, 제2-1 및 제2-2 출력노드(NO21, NO22)의 전압은 게이트 로우 전압(VGL)으로 하강하여 제2 스캔펄스(Vout(k2)) 및 제2 캐리펄스(Vc(k2))를 폴링 유지시키고, 제1-1 및 제1-2 출력노드(NO11, NO12)의 전압은 게이트 로우 전압(VGL)으로 하강하여 제1 스캔펄스(Vout(k1)) 및 제1 캐리펄스(Vc(k1))를 폴링시킨다. 또한, 제1 플로팅방지 TFT(TH1)은 QB1 노드의 충전으로 인해 턴-온 되어 제2 노드(N2)에 게이트 로우 전압(VGL)을 계속적으로 인가하여 제7 TFT(T7)의 열화 및 비 정상동작을 방지한다.
T7 시간에서, CLK B가 하이 레벨이 되는 시점에서 제2 리플 방지 TFT(TC2)의 게이트전극에 제k+3 스테이지(STG(k+3))로부터의 제2 캐리펄스(Vc(k+3)2)가 인가되고, Q2 노드를 저전위 전압(VSS)으로 방전된다. 따라서 그리하여 Q2 노드 상의 리플을 줄일 수 있다.
T8 시간에서, CLK A가 하이 레벨이 되는 시점에서 제1 리플 방지 TFT(TC1)의 게이트전극에 제k+3 스테이지(STG(k+3))로부터의 제1 캐리펄스(Vc(k+3)1)가 인가되고, Q1 노드를 저전위 전압(VSS)으로 방전된다. 따라서 그리하여 Q1 노드 상의 리플을 줄일 수 있다.
다음으로, 역방향 쉬프트 모드에서 제k 스테이지(STG(k))가 우수 프레임(Even Frame)에서 동작하는 것을 설명한다. 여기서, 우수 프레임(Even Frame)은 우수번째에 배치된 단일한 프레임, 및 다수의 인접한 프레임들을 포함하여 우수번째에 배치된 프레임군을 포함할 수 있다. 우수 프레임에서, 이븐 교류 구동전압(VDD_E)은 게이트하이 전압(VGH) 레벨로 입력되고, 오드 교류 구동전압(VDD_O)은 게이트 로우 전압(VGL) 레벨로 입력된다. 또한, QB1 노드는 계속해서 게이트 로우 전압(VGL) 레벨로 유지된다. 따라서, QB1 노드에 게이트전극이 연결된 TFT들(T2, T9, TD11, TD13, TD21, TD24)은 계속해서 턴-오프 상태로 유지(즉, 휴지 구동 상태로 유지) 된다. 우수 프레임(EvenFrame)에서의 동작은, QB2 노드에 의해 출력 노드들(NO11, NO12, NO21, NO22)의 전압이 제어되고 제2 플로팅방지 TFT(TH2)가 동작된다는 것이 기수 프레임에서의 동작과 다를 뿐, 제1 스캔펄스(Vout(k1)) 및 제2 스캔펄스(Vout(k2))와 제1 캐리펄스(Vc(k1)) 및 제2 캐리펄스(Vc(k2))의 발생 타이밍은 실질적으로 기수 프레임에서와 동일하다. 따라서, 우수 프레임(Even Frame)에서의 자세한 동작 설명은 생략하기로 한다.
<표시장치>
도 13은 본 발명의 실시예에 따른 표시장치를 개략적으로 보여준다.
도 13을 참조하면, 본 발명의 표시장치는 표시패널(100), 데이터 구동회로, 스캔 구동회로, 및 타이밍 콘트롤러(110) 등을 구비한다.
표시패널(100)은 서로 교차되는 데이터라인들 및 스캔라인들과, 매트릭스 형태로 배치된 픽셀들을 포함한다.
표시패널(100)은 액정표시장치(LCD), 유기발광다이오드 표시장치(OLED), 전기영동 표시장치(EPD) 중 어느 하나의 표시패널로 구현될 수 있다.
데이터 구동회로는 다수의 소스 드라이브 IC들(120)을 포함한다. 소스 드라이브 IC들(120)은 타이밍 콘트롤러(110)로부터 디지털 비디오 데이터들(RGB)을 입력 받는다. 소스 드라이브 IC들(120)은 타이밍 콘트롤러(110)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터전압을 발생하고, 그 데이터전압을 스캔펄스에 동기되도록 표시패널(100)의 데이터라인들에 공급한다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(100)의 데이터라인들에 접속될 수 있다. 스캔 구동회로는 타이밍 콘트롤러(110)와 표시패널(100)의 스캔라인들 사이에 접속된 레벨 쉬프터(level shiftet)(150), 및 게이트 쉬프트 레지스터(130)를 구비한다. 레벨 쉬프터(150)는 타이밍 콘트롤러(110)로부터 입력되는 6 상 게이트 쉬프트 클럭들(CLK1~CLK6)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다.
게이트 쉬프트 레지스터(130)는 전술한 바와 같이 게이트 스타트 펄스(VST)를 게이트 쉬프트 클럭(CLK1~CLK6)에 맞추어 쉬프트시켜 순차적으로 캐리신호(Cout)와 스캔펄스(Vout)를 출력하는 스테이지들로 구성된다.
스캔 구동회로는 GIP(Gate In Panel) 방식으로 표시패널(100)의 하부 기판 상에 직접 형성되거나 TAB 방식으로 표시패널(100)의 게이트라인들과 타이밍 콘트롤러(110) 사이에 연결될 수 있다. GIP 방식에서, 레벨 쉬프터(150)는 PCB(140) 상에 실장되고, 게이트 쉬프트 레지스터(130)는 표시패널(100)의 하부기판 상에 형성될 수 있다.
타이밍 콘트롤러(110)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 컴퓨터로부터 디지털 비디오 데이터(RGB)를 입력 받는다. 타이밍 콘트롤러(110)는 호스트 컴퓨터로부터 입력되는 디지털 비디오 데이터들(RGB)을 소스 드라이브 IC들(120)로 전송한다.
타이밍 콘트롤러(110)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 컴퓨터로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력 받는다. 타이밍 콘트롤러(110)는 호스트 컴퓨터로부터의 타이밍 신호를 기준으로 데이터 구동회로와 스캔 구동회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 스캔 구동회로의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호, 소스 드라이브 IC들(120)의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.
스캔 타이밍 제어신호는 게이트 스타트 펄스, 게이트 쉬프트 클럭(CLK1~CLK6), 도시하지 않은 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스는 순방향 게이트 스타트 펄스와 역방향 게이트 스타트 펄스를 포함한다. 게이트 스타트 펄스는 게이트 쉬프트 레지스터(130)에 입력되어 쉬프트 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭(CLK1~CLK6)은 레벨 쉬프터(150)를 통해 레벨 쉬프팅된 후에 게이트 쉬프트 레지스터(130)에 입력되며, 게이트 스타트 펄스(VST)를 쉬프트시키기 위한 클럭신호로 이용된다. 게이트 출력 인에이블신호(GOE)는 게이트 쉬프트 레지스터(130)의 출력 타이밍을 제어한다.
데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC들(120)의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC들(120) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호(POL)는 소스 드라이브 IC들로부터 출력되는 데이터전압의 극성을 제어한다. 타이밍 콘트롤러(110)과 소스 드라이브 IC들(120) 사이의 데이터 전송 인터페이스가 mini LVDS 인터페이스라면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.
상술한 바와 같이, 본 발명에 따른 게이트 쉬프트 레지스터와 이를 이용한 표시장치는 게이트 쉬프트 레지스터의 각 스테이지에서 QB1/QB2 노드와 저전위 전압의 입력 단자 사이에 접속되고 쉬프트 방향전환 신호에 따라 동작되는 방전 TFT의 게이트전극에 플로팅방지부를 접속시킴으로써, 방전 TFT의 플로팅 및 열화를 방지하고, 나아가 스테이지 출력을 안정화시킬 수 있다. 그리고 Q1 및 Q2 노드의 리플을 줄여 스캔 구동회로의 신뢰성을 향상시킬 수 있다.
이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술할 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
10 초기화부
20 스캔방향 제어부
30 노드 제어부
40 플로팅 방지부
50 스캔출력부
60 캐리출력부
70 리플방지부
100 표시패널
110 타이밍 콘트롤러
120 소스 드라이브 IC
130 게이트 쉬프트 레지스터
140 PCB
150 레벨 쉬프터

Claims (10)

  1. 다수의 게이트 쉬프트 클럭을 입력받아 순차적으로 스캔펄스 및 캐리펄스를 출력하는 다수의 스테이지을 포함하고,
    상기 다수의 스테이지 중 제k 스테이지는,
    제1 및 제2 입력단자를 통해 입력되는 전단 캐리펄스들과 제3 및 제4 입력단자를 통해 입력되는 후단 캐리펄스들에 응답하여 상기 스캔펄스 및 캐리펄스의 쉬프트 방향을 전환하기 위한 스캔방향 제어부;
    Q1 노드, Q2 노드, QB1 노드 및 QB2 노드를 충전 및 방전을 제어하며, 쉬프트 방향 전환신호에 따라 상기 QB1 노드 또는 QB2 노드를 저전위 전압으로 방전시키는 방전 TFT(Thin Film Transistor)를 포함하는 노드 제어부;
    상기 QB1 노드 또는 QB2 노드의 전압 및 제1 및 제2 스캔펄스에 따라 상기 방전 TFT의 게이트전극에 상기 저전위 전압을 인가하는 플로팅 방지부;
    상기 Q1 노드, Q2 노드, QB1 노드 및 QB2 노드의 전압에 따라 제1-1 출력노드를 통해 상기 제1 스캔펄스를 출력하고 제2-1 출력노드를 통해 상기 제2 스캔펄스를 출력하는 스캔출력부;
    상기 Q1 노드, Q2 노드, QB1 노드 및 QB2 노드의 전압에 따라 제1-2 출력노드를 통해 제1 캐리펄스를 출력하고 제2-2 출력노드를 통해 제2 캐리펄스를 출력하는 캐리출력부;
    상기 Q1 노드 상의 리플을 제거하는 제1 리플 방지 TFT; 및
    상기 Q2 노드 상의 리플을 제거하는 제2 리플 방지 TFT를 구비하고,
    상기 제1 리플 방지 TFT는 제k+3 스테이지의 제1-2 출력노드에 연결되어 상기 제k+3 스테이지의 제1 캐리펄스에 의해 턴 온되어 상기 Q1 노드를 저전위 전압으로 방전시키고, 상기 제2 리플 방지 TFT는 상기 제k+3 스테이지의 제2-2 출력노드에 연결되어 상기 제k+3 스테이지의 제2 캐리펄스에 의해 턴 온되어 상기 Q2 노드를 저전위 전압으로 방전시키는 게이트 쉬프트 레지스터.
  2. 제1 항에 있어서,
    상기 제k 스테이지가 상기 제1 및 제2 스캔펄스 출력 후 상기 제k 스테이지로 입력되는 제1 및 제2 게이트 쉬프트 클럭이 최초로 게이트 로우 전압에서 게이트 하이 전압으로 라이징(Rising)할 때 게이트 로우 전압에서 게이트 하이 전압으로 라이징하는 전단 또는 후단 캐리펄스들에 응답하여 상기 Q1 및 Q2 노드에 상기 저전위 전압을 인가하는 리플 방지 TFT들;을 더 포함하는 게이트 쉬프트 레지스터.
  3. 제1 항에 있어서,
    상기 방전 TFT는 상기 QB1 노드와 상기 저전위 전압의 입력단 사이에 접속된 제1 방전 TFT와, 상기 QB2 노드와 상기 저전위 전압의 입력단 사이에 접속된 제2 방전 TFT를 포함하고;
    상기 플로팅 방지부는,
    상기 QB1 노드의 전압에 따라 상기 제1 방전 TFT의 게이트전극과 상기 저전위 전압의 입력단 간 전류패스를 스위칭하는 제1 플로팅방지 TFT;
    상기 QB2 노드의 전압에 따라 상기 제2 방전 TFT의 게이트전극과 상기 저전위 전압의 입력단 간 전류패스를 스위칭하는 제2 플로팅방지 TFT;
    상기 제1-1 출력노드의 전압에 따라 상기 제1 방전 TFT의 게이트전극과 상기 저전위 전압의 입력단 간 전류패스를 스위칭하는 제3 플로팅방지 TFT; 및
    상기 제1-2 출력노드의 전압에 따라 상기 제2 방전 TFT의 게이트전극과 상기 저전위 전압의 입력단 간 전류패스를 스위칭하는 제4 플로팅방지 TFT;를 구비하고,
    상기 제1 플로팅방지 TFT 는 상기 QB1 노드가 충전 레벨로 유지되는 기간에서 턴-온 되어 제7 TFT의 플로팅을 방지하고,
    상기 제2 플로팅방지 TFT 는 상기 QB2 노드가 충전 레벨로 유지되는 기간에서 턴-온 되어 제15 TFT의 플로팅을 방지하고,
    상기 제3 플로팅방지 TFT 는 상기 QB1 노드가 게이트 하이 전압으로 유지되는 기간에 상기 스캔펄스가 게이트 하이 전압으로 라이징되는 시점부터 턴-온되어 제7 TFT의 플로팅을 방지하고,
    상기 제4 플로팅방지 TFT는 상기 QB2 노드가 게이트 하이 전압으로 유지되는 기간에 상기 스캔펄스가 게이트 하이 전압으로 라이징되는 시점부터 턴-온되어 제15 TFT의 플로팅을 방지하는 게이트 쉬프트 레지스터.
  4. 제1 항에 있어서,
    상기 제1 스캔펄스 및 상기 제1 캐리펄스는 동일 타이밍에 출력되며,
    상기 제2 스캔펄스 및 상기 제2 캐리펄스는 동일 타이밍에 출력되는 게이트 쉬프트 레지스터.
  5. 삭제
  6. 제1 항에 있어서,
    상기 캐리출력부는,
    상기 Q1 노드 상의 전압에 의해 제어되고 제1 게이트 쉬프트 클럭 입력 단과 상기 제1-2 출력노드 사이에 연결된 제1-2 풀업 TFT;
    상기 QB1 노드 상의 전압에 의해 제어되고 상기 제1-2 출력노드와 상기 저전위 전압의 입력단 사이에 연결된 제1-3 풀다운 TFT;
    상기 QB2 노드 상의 전압에 의해 제어되고 상기 제1-2 출력노드와 상기 저전위 전압의 입력단 사이에 연결된 제1-4 풀다운 TFT;
    상기 Q2 노드 상의 전압에 의해 제어되고 제2 게이트 쉬프트 클럭 입력 단과 상기 제2-2 출력노드 사이에 연결된 제2-2 풀업 TFT;
    상기 QB2 노드 상의 전압에 의해 제어되고 상기 제2-2 출력노드와 상기 저전위 전압의 입력단 사이에 연결된 제2-3 풀다운 TFT; 및
    상기 QB1 노드 상의 전압에 의해 제어되고 상기 제2-2 출력노드와 상기 저전위 전압의 입력단 사이에 연결된 제2-4 풀다운 TFT;를 포함하는 게이트 쉬프트 레지스터.
  7. 데이터라인들과 스캔라인들이 교차되고 매트릭스 형태로 배치된 다수의 픽셀들을 포함하는 표시패널;
    상기 데이터라인들에 데이터전압을 공급하는 데이터 구동회로; 및
    상기 스캔라인들에 스캔펄스를 순차적으로 공급하는 스캔 구동회로;를 구비하고,
    상기 스캔 구동회로는 순차적으로 위상이 쉬프트되는 다수의 게이트 쉬프트 클럭들을 입력받아 순차적으로 스캔펄스 및 캐리펄스를 출력하며 종속적으로 접속된 다수의 스테이지들을 가지며;
    상기 다수의 스테이지 중 제k 스테이지는,
    제1 및 제2 입력단자를 통해 입력되는 전단 캐리펄스들과 제3 및 제4 입력단자를 통해 입력되는 후단 캐리펄스들에 응답하여 상기 스캔펄스 및 캐리펄스의 쉬프트 방향을 전환하기 위한 스캔방향 제어부;
    Q1 노드, Q2 노드, QB1 노드 및 QB2 노드를 충전 및 방전을 제어하며, 쉬프트 방향 전환신호에 따라 상기 QB1 노드 또는 QB2 노드를 저전위 전압으로 방전시키는 방전 TFT를 포함하는 노드 제어부;
    상기 QB1 노드 또는 QB2 노드의 전압 및 제1 및 제2 스캔펄스에 따라 상기 방전 TFT의 게이트전극에 상기 저전위 전압을 인가하는 플로팅 방지부;
    상기 Q1 노드, Q2 노드, QB1 노드 및 QB2 노드의 전압에 따라 제1-1 출력노드를 통해 상기 제1 스캔펄스를 출력하고 제2-1 출력노드를 통해 상기 제2 스캔펄스를 출력하는 스캔출력부;
    상기 Q1 노드, Q2 노드, QB1 노드 및 QB2 노드의 전압에 따라 제1-2 출력노드를 통해 제1 캐리펄스를 출력하고 제2-2 출력노드를 통해 제2 캐리펄스를 출력하는 캐리출력부;
    상기 Q1 노드 상의 리플을 제거하는 제1 리플 방지 TFT; 및
    상기 Q2 노드 상의 리플을 제거하는 제2 리플 방지 TFT를 구비하고,
    상기 제1 리플 방지 TFT는 제k+3 스테이지의 제1-2 출력노드에 연결되어 상기 제k+3 스테이지의 제1 캐리펄스에 의해 턴 온되어 상기 Q1 노드를 저전위 전압으로 방전시키고, 상기 제2 리플 방지 TFT는 상기 제k+3 스테이지의 제2-2 출력노드에 연결되어 상기 제k+3 스테이지의 제2 캐리펄스에 의해 턴 온되어 상기 Q2 노드를 저전위 전압으로 방전시키는 표시장치.
  8. 제7 항에 있어서,
    상기 제k 스테이지가 상기 제1 및 제2 스캔펄스 출력 후 상기 제k 스테이지로 입력되는 제1 및 제2 게이트 쉬프트 클럭이 최초로 게이트 로우 전압에서 게이트 하이 전압으로 라이징(Rising)할 때 게이트 로우 전압에서 게이트 하이 전압으로 라이징하는 전단 또는 후단 캐리펄스들에 응답하여 상기 Q1 및 Q2 노드에 상기 저전위 전압을 인가하는 리플 방지 TFT들;을 더 포함하는 표시장치.
  9. 제7 항에 있어서,
    상기 제1 스캔펄스 및 상기 제1 캐리펄스는 동일 타이밍에 출력되며,
    상기 제2 스캔펄스 및 상기 제2 캐리펄스는 동일 타이밍에 출력되는 표시장치.
  10. 삭제
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