KR102034046B1 - 쉬프트 레지스터 - Google Patents

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KR102034046B1
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Abstract

본 발명은 누설 전류를 차단하여 출력을 안정화시킬 수 있는 쉬프트 레지스터에 관한 것으로, 스캔펄스들을 순차적으로 출력하는 다수의 스테이지들을 포함하며; 각 스테이지는 각 스캔펄스출력단자를 통해 스캔펄스를 출력하며; 각 스테이지는 스캔펄스를 출력한 이후에 자신의 스캔펄스출력단자를 통해 방전용전압을 출력하며; 상기 스테이지들 중 하나인 제 n 스테이지는, 제 n-2 스테이지로부터 출력된 제 n-2 스캔펄스의 근거가 되는 제 1 클럭펄스에 따라 제어되며, 상기 제 n-2 스테이지의 스캔펄스출력단자와 세트 노드 사이에 접속된 제 1 스위칭소자; 제 n-1 스테이지로부터 출력된 제 n-1 스캔펄스의 근거가 되는 제 2 클럭펄스에 따라 제어되며, 상기 세트 노드와 상기 제 n-1 스캔펄스출력단자와 세트 노드 사이에 접속된 제 2 스위칭소자; 상기 세트 노드의 전압 및 상기 제 1 클럭펄스에 따라 제 3 클럭펄스를 제 n 스캔펄스로서 출력하거나 또는 제 1 저전압을 방전용전압으로서 출력하는 스캔펄스출력부를 포함하며; 그리고, 로우 상태에서의 제 1 내지 제 3 클럭펄스의 각 전압이 상기 제 1 저전압보다 더 작은 것을 특징으로 한다.

Description

쉬프트 레지스터{SHIFT REGISTER}
본 발명은 쉬프트 레지스터에 관한 것으로, 특히 누설 전류를 차단하여 출력을 안정화시킬 수 있는 쉬프트 레지스터에 대한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열된 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.
액정패널에는 다수의 게이트 라인들과 다수의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 액정패널에 형성된다.
화소전극들 각각은 스위칭소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스단자 및 드레인단자를 경유하여 상기 데이터 라인에 접속된다. 박막트랜지스터는 게이트 라인을 경유하여 게이트전극에 인가되는 스캔펄스에 의해 턴-온되어, 데이터 라인의 데이터 신호가 상기 화소전압에 충전되도록 한다.
한편, 구동회로는 게이트 라인들을 구동하기 위한 게이트 드라이버와, 데이터 라인들을 구동하기 위한 데이터 드라이버와, 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다.
게이트 드라이버는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 여기서, 게이트 드라이버는 상술한 바와 같은 스캔펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다.
이러한 쉬프트 레지스터는 다수의 스위칭소자들을 형성된 다수의 스테이지들을 포함한다.
각 스테이지는 세트 노드 및 리세트 노드의 전압 상태를 변경시킴으로써 순차적으로 스캔펄스들을 출력한다. 각 스테이지가 스캔펄스 출력하기 위해서는 각 스테이지의 인에이블 동작이 선행되어야 한다. 스테이지가 인에이블된다는 것은, 상기 스테이지가 출력 가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 있는 상태로 세트된다는 것을 의미한다. 세트된 스테이지는 이후 공급되는 클럭펄스를 스캔펄스로서 출력하게 되는데, 종래에는 세트 노드에 접속된 스위칭소자들이 완전히 턴-오프되지 않아 이 스테이지의 출력기간에 세트 노드의 전압이 상기 스위칭소자들에 의해 방전되는 문제점이 있었다. 즉, 스위칭소자들이 열화되면 이 스위칭소자의 문턱전압이 쉬프트되어 이 스위칭소자의 게이트-소스전극간 전압이 0로 유지되어도 누설 전류가 발생하게 된다. 이러한 누설 전류는 스테이지가 인에이블 상태일 때 이로부터 출력되는 스캔펄스의 하이상태에서의 전압값을 떨어뜨리게 되어 쉬프트 레지스터의 구동능력을 저감시키게 되고, 이는 결국 화상을 표시하는 표시장치에서의 화질 불량을 야기한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 스테이지의 출력시점에 리세트 노드에 접속된 스위칭소자가 역방향으로 바이어스되도록 제어함으로써 그 출력시점에 스위칭소자에 의한 세트 노드로부터의 누설 전류를 방지할 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.
상술된 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 스캔펄스들을 순차적으로 출력하는 다수의 스테이지들을 포함하며; 각 스테이지는 각 스캔펄스출력단자를 통해 스캔펄스를 출력하며; 각 스테이지는 스캔펄스를 출력한 이후에 자신의 스캔펄스출력단자를 통해 방전용전압을 출력하며; 상기 스테이지들 중 하나인 제 n 스테이지는, 제 n-2 스테이지로부터 출력된 제 n-2 스캔펄스의 근거가 되는 제 1 클럭펄스에 따라 제어되며, 상기 제 n-2 스테이지의 스캔펄스출력단자와 세트 노드 사이에 접속된 제 1 스위칭소자; 제 n-1 스테이지로부터 출력된 제 n-1 스캔펄스의 근거가 되는 제 2 클럭펄스에 따라 제어되며, 상기 세트 노드와 상기 제 n-1 스캔펄스출력단자와 세트 노드 사이에 접속된 제 2 스위칭소자; 상기 세트 노드의 전압 및 상기 제 1 클럭펄스에 따라 제 3 클럭펄스를 제 n 스캔펄스로서 출력하거나 또는 제 1 저전압을 방전용전압으로서 출력하는 스캔펄스출력부를 포함하며; 그리고, 로우 상태에서의 제 1 내지 제 3 클럭펄스의 각 전압이 상기 제 1 저전압보다 더 작은 것을 특징으로 한다.
상기 스캔펄스출력부는, 상기 세트 노드의 전압에 따라 제어되며, 상기 제 3 클럭펄스를 전송하는 클럭전송라인과 상기 제 n 스테이지의 스캔펄스출력단자 사이에 접속된 스캔풀업 스위칭소자; 및, 상기 제 1 클럭펄스에 따라 제어되며, 상기 제 n 스테이지의 스캔펄스출력단자와 상기 제 1 저전압을 전송하는 제 1 저전압전송라인 사이에 접속된 스캔풀다운 스위칭소자를 포함함을 특징으로 한다.
또한 상술된 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 스캔펄스들을 순차적으로 출력하는 다수의 스테이지들을 포함하며; 각 스테이지는 각 스캔펄스출력단자를 통해 스캔펄스를 출력하며; 각 스테이지는 스캔펄스를 출력한 이후에 자신의 스캔펄스출력단자를 통해 방전용전압을 출력하며; 상기 스테이지들 중 하나인 제 n 스테이지는, 제 n-2 스테이지로부터 출력된 제 n-2 스캔펄스의 근거가 되는 제 1 클럭펄스에 따라 제어되며, 상기 제 n-2 스테이지의 스캔펄스출력단자와 세트 노드 사이에 접속된 제 1 스위칭소자; 제 n-1 스테이지로부터 출력된 제 n-1 스캔펄스의 근거가 되는 제 2 클럭펄스에 따라 제어되며, 상기 세트 노드와 상기 제 n-1 스캔펄스출력단자와 세트 노드 사이에 접속된 제 2 스위칭소자; 충전용전압, 제 1 저전압 및 제 2 저전압을 이용하여, 상기 세트 노드의 전압의 논리와 리세트 노드의 전압의 논리가 상반되도록 상기 세트 노드의 전압에 따라 리세트 노드의 전압을 제어하는 반전부; 상기 세트 노드의 전압 및 상기 리세트 노드의 전압에 따라 제 3 클럭펄스를 제 n 스캔펄스로서 출력하거나, 또는 제 1 저전압을 방전용전압으로서 출력하는 스캔펄스출력부를 포함하며; 그리고, 로우 상태에서의 제 1 내지 제 3 클럭펄스의 각 전압이 상기 제 1 저전압보다 더 작은 것을 특징으로 한다.
상기 스캔펄스출력부는, 상기 세트 노드의 전압에 따라 제어되며, 상기 제 3 클럭펄스를 전송하는 클럭전송라인과 상기 제 n 스테이지의 스캔펄스출력단자 사이에 접속된 스캔풀업 스위칭소자; 및, 상기 리세트 노드의 전압에 따라 제어되며, 상기 제 n 스테이지의 스캔펄스출력단자와 상기 제 1 저전압을 전송하는 제 1 저전압전송라인 사이에 접속된 스캔풀다운 스위칭소자를 포함함을 특징으로 한다.
상기 제 1 저전압과 상기 제 2 저전압이 동일한 크기를 갖는 것을 특징으로 한다.
상기 제 2 저전압이 상기 로우 상태에서의 제 1 내지 제 3 클럭펄스의 전압과 동일한 크기를 갖는 것을 특징으로 한다.
상기 제 1 클럭펄스에 따라 제어되며, 상기 제 1 스위칭소자의 일측 전극과 상기 세트 노드 사이에 접속된 제 3 스위칭소자; 상기 제 3 클럭펄스에 따라 제어되며, 상기 제 n 스테이지의 스캔펄스출력단자와 상기 일측 전극 사이에 접속된 제 4 스위칭소자를 더 포함하며; 상기 일측 전극은 상기 제 1 스위칭소자의 소스전극 및 드레인전극 중 하나인 것을 특징으로 한다.
제 n+2 스테이지로부터의 제 n+2 스캔펄스에 따라 제어되며, 상기 제 1 저전압을 전송하는 제 1 저전압전송라인과 상기 세트 노드 사이에 접속된 제 5 스위칭소자; 상기 제 n+2 스캔펄스에 따라 제어되며, 상기 세트 노드와 상기 제 5 스위칭소자의 일측 전극 사이에 접속된 제 6 스위칭소자; 상기 제 3 클럭펄스에 따라 제어되며, 상기 제 n 스테이지의 스캔펄스출력단자와 상기 일측 전극 사이에 접속된 제 7 스위칭소자를 더 포함하며; 상기 일측 전극은 상기 제 6 스위칭소자의 소스전극 및 드레인전극 중 하나인 것을 특징으로 한다.
또한 상술된 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 한 쌍의 스캔펄스 및 캐리펄스를 순차적으로 출력하는 다수의 스테이지들을 포함하며; 각 스테이지는 각 스캔펄스출력단자 및 캐리펄스출력단자 통해 스캔펄스 및 캐리펄스를 출력하며; 각 스테이지는 스캔펄스 및 캐리펄스를 출력한 이후에 자신의 스캔펄스출력단자를 통해 제 1 방전용전압을 출력하고, 자신의 캐리펄스출력단자를 통해 제 2 방전용전압을 출력하며; 상기 스테이지들 중 하나인 제 n 스테이지는, 제 n-2 스테이지로부터 출력된 제 n-2 스캔펄스의 근거가 되는 제 1 클럭펄스에 따라 제어되며, 상기 제 n-2 스테이지의 스캔펄스출력단자와 세트 노드 사이에 접속된 제 1 스위칭소자; 제 n-1 스테이지로부터 출력된 제 n-1 스캔펄스의 근거가 되는 제 2 클럭펄스에 따라 제어되며, 상기 세트 노드와 상기 제 n-1 스캔펄스출력단자와 세트 노드 사이에 접속된 제 2 스위칭소자; 제 n+2 스테이지로부터의 제 n+2 캐리펄스에 따라 제어되며, 상기 세트 노드와 제 1 저전압을 전송하는 제 1 저전압전송라인 사이에 접속된 제 3 스위칭소자; 충전용전압, 상기 제 1 저전압 및 제 2 저전압을 이용하여, 상기 세트 노드의 전압의 논리와 리세트 노드의 전압의 논리가 상반되도록 상기 세트 노드의 전압에 따라 리세트 노드의 전압을 제어하는 반전부; 상기 세트 노드의 전압 및 상기 리세트 노드의 전압에 따라 제 3 클럭펄스를 제 n 스캔펄스로서 출력하거나, 또는 상기 제 1 저전압을 방전용전압으로서 출력하는 스캔펄스출력부; 상기 세트 노드의 전압 및 상기 리세트 노드의 전압에 따라 상기 제 3 클럭펄스를 제 n 캐리펄스로서 출력하거나, 또는 상기 제 2 저전압을 방전용전압으로서 출력하는 캐리펄스출력부를 포함하며; 그리고, 로우 상태에서의 제 1 내지 제 3 클럭펄스의 각 전압이 상기 제 1 저전압보다 더 작은 것을 특징으로 한다.
상기 스캔펄스출력부는, 상기 세트 노드의 전압에 따라 제어되며, 상기 제 3 클럭펄스를 전송하는 클럭전송라인과 상기 제 n 스테이지의 스캔펄스출력단자 사이에 접속된 스캔풀업 스위칭소자; 및, 상기 리세트 노드의 전압에 따라 제어되며, 상기 제 n 스테이지의 스캔펄스출력단자와 상기 제 1 저전압을 전송하는 제 1 저전압전송라인 사이에 접속된 스캔풀다운 스위칭소자를 포함함을 특징으로 한다.
상기 캐리펄스출력부는, 상기 세트 노드의 전압에 따라 제어되며, 상기 제 3 클럭펄스를 전송하는 클럭전송라인과 상기 제 n 스테이지의 캐리펄스출력단자 사이에 접속된 캐리풀업 스위칭소자; 및, 상기 리세트 노드의 전압에 따라 제어되며, 상기 제 n 스테이지의 캐리펄스출력단자와 상기 제 2 저전압을 전송하는 제 2 저전압전송라인 사이에 접속된 캐리풀다운 스위칭소자를 포함함을 특징으로 한다.
상기 제 2 저전압이 상기 로우 상태에서의 제 1 내지 제 3 클럭펄스의 전압과 동일한 크기를 갖는 것을 특징으로 한다.
상기 제 1 클럭펄스에 따라 제어되며, 상기 제 1 스위칭소자의 일측 전극과 상기 세트 노드 사이에 접속된 제 4 스위칭소자; 상기 제 3 클럭펄스에 따라 제어되며, 상기 제 n 스테이지의 캐리펄스출력단자와 상기 일측 전극 사이에 접속된 제 5 스위칭소자를 더 포함하며; 상기 일측 전극은 상기 제 1 스위칭소자의 소스전극 및 드레인전극 중 하나인 것을 특징으로 한다.
상기 제 1 내지 제 3 클럭펄스들 중 인접한 기간에 출력되는 적어도 2개의 클럭펄스들의 하이 구간의 일부가 중첩된 것을 특징으로 한다.
또한 상술된 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 한 쌍의 스캔펄스 및 캐리펄스를 순차적으로 출력하는 다수의 스테이지들을 포함하며; 각 스테이지는 각 스캔펄스출력단자 및 캐리펄스출력단자 통해 스캔펄스 및 캐리펄스를 출력하며; 각 스테이지는 스캔펄스 및 캐리펄스를 출력한 이후에 자신의 스캔펄스출력단자를 통해 제 1 방전용전압을 출력하고, 자신의 캐리펄스출력단자를 통해 제 2 방전용전압을 출력하며; 상기 스테이지들 중 하나인 제 n 스테이지는, 제 n-2 스테이지로부터 출력된 제 n-2 캐리펄스에 따라 제어되며, 상기 제 n-2 스테이지의 스캔펄스출력단자와 세트 노드 사이에 접속된 제 1 스위칭소자; 제 n-1 스테이지로부터 출력된 제 n-1 스캔펄스의 근거가 되는 제 2 클럭펄스에 따라 제어되며, 상기 세트 노드와 상기 제 n-1 스캔펄스출력단자와 세트 노드 사이에 접속된 제 2 스위칭소자; 제 n+2 스테이지로부터의 제 n+2 캐리펄스에 따라 제어되며, 상기 세트 노드와 제 1 저전압을 전송하는 제 1 저전압전송라인 사이에 접속된 제 3 스위칭소자; 충전용전압, 상기 제 1 저전압 및 제 2 저전압을 이용하여, 상기 세트 노드의 전압의 논리와 리세트 노드의 전압의 논리가 상반되도록 상기 세트 노드의 전압에 따라 리세트 노드의 전압을 제어하는 반전부; 상기 세트 노드의 전압 및 상기 리세트 노드의 전압에 따라 제 3 클럭펄스를 제 n 스캔펄스로서 출력하거나, 또는 상기 제 1 저전압을 방전용전압으로서 출력하는 스캔펄스출력부; 상기 세트 노드의 전압 및 상기 리세트 노드의 전압에 따라 상기 제 3 클럭펄스를 제 n 캐리펄스로서 출력하거나, 또는 상기 제 2 저전압을 방전용전압으로서 출력하는 캐리펄스출력부를 포함하며; 그리고, 상기 제 2 저전압이 상기 제 1 저전압보다 더 작은 것을 특징으로 한다.
상기 제 2 및 제 3 클럭펄스의 하이 구간의 일부가 중첩된 것을 특징으로 한다.
상기 반전부는, 충전용전원라인으로부터의 충전용전압에 따라 제어되며, 상기 충전용전원라인과 반전 노드 사이에 접속된 제 1 반전 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 상기 반전 노드와 상기 제 1 저전압을 전송하는 제 1 저전압전송라인 사이에 접속된 제 2 반전 스위칭소자; 상기 반전 노드의 전압에 따라 제어되며, 상기 충전용원라인과 리세트 노드 사이에 접속된 제 3 반전 스위칭소자; 및, 상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 상기 제 2 저전압을 전송하는 제 2 저전압전송라인 사이에 접속된 제 4 반전 스위칭소자를 포함함을 특징으로 한다.
본 발명에서는, 스테이지의 출력시점에 리세트 노드에 접속된 스위칭소자가 역방향으로 바이어스되도록 제어함으로써 그 출력시점에 스위칭소자에 의한 세트 노드로부터의 누설 전류를 방지할 수 있다.
도 1은 본 발명에 따른 쉬프트 레지스터를 나타낸 도면
도 2는 도 1의 각 스테이지에 공급 또는 출력되는 각종 신호들의 타이밍도를 나타낸 도면
도 3은 본 발명의 제 1 실시예에 따른 스테이지의 구성을 나타낸 도면
도 4는 도 3의 제 1 스위칭소자의 동작을 설명하기 위한 도면
도 5는 본 발명의 제 2 실시예에 따른 스테이지의 구성을 나타낸 도면
도 6은 본 발명의 제 3 실시예에 따른 스테이지의 구성을 나타낸 도면
도 7은 본 발명의 제 4 실시예에 따른 스테이지의 구성을 나타낸 도면
도 8은 본 발명의 제 5 실시예에 따른 스테이지의 구성을 나타낸 도면
도 9는 본 발명의 제 6 실시예에 따른 스테이지의 구성을 나타낸 도면
도 10은 본 발명의 제 7 실시예에 따른 스테이지의 구성을 나타낸 도면
도 11은 본 발명의 제 8 실시예에 따른 스테이지의 구성을 나타낸 도면
도 12는 본 발명의 제 9 실시예에 따른 스테이지의 구성을 나타낸 도면
도 13은 본 발명의 제 10 실시예에 따른 스테이지의 구성을 나타낸 도면
도 14는 본 발명의 제 11 실시예에 따른 스테이지의 구성을 나타낸 도면
도 15는 본 발명의 제 12 실시예에 따른 스테이지의 구성을 나타낸 도면
도 16은 본 발명의 제 13 실시예에 따른 스테이지의 구성을 나타낸 도면
도 17은 본 발명의 제 14 실시예에 따른 스테이지의 구성을 나타낸 도면
도 18은 본 발명의 제 15 실시예에 따른 스테이지의 구성을 나타낸 도면
도 19는 본 발명의 제 16 실시예에 따른 스테이지의 구성을 나타낸 도면
도 20은 반전부의 또 다른 구성을 나타낸 도면
도 21은 반전부의 또 다른 구성을 나타낸 도면
도 22는 본 발명의 스테이지에 대한 또 다른 실시예를 나타낸 도면
도 23은 본 발명의 실시예에 따른 쉬프트 레지스터의 효과를 설명하기 위한 도면
도 1은 본 발명에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 2는 도 1의 각 스테이지에 공급 또는 출력되는 각종 신호들의 타이밍도를 나타낸 도면이다.
본 발명의 실시예에 따른 쉬프트 레지스터는, 도 1에 도시된 바와 같이, 다수의 스테이지들(STn-2 내지 STn+2)을 포함한다. 여기서, 각 스테이지들은 각각의 스캔펄스출력단자(SOT)를 통해 한 프레임기간 동안 한 번의 스캔펄스(SPn-2 내지 SPn+2)를 출력한다.
각 스테이지(STn-2 내지 STn+2)는 스캔펄스를 이용하여 자신에게 접속된 게이트 라인을 구동함과 아울러, 자신으로부터 후단에 위치한 스테이지의 동작을 제어한다.
스테이지들은 빠른 번호를 부여를 받은 스테이지부터 차례로 스캔펄스를 출력한다. 즉, 제 1 스테이지(ST1)가 제 1 스캔펄스(SP1)를 출력하고, 이어서 제 2 스테이지(ST2)가 제 2 스캔펄스(SP2)를 출력하고, 다음으로, 제 3 스테이지(ST3)가 제 3 스캔펄스(SP3)를 출력하고, ...., 다음으로 제 a 스테이지가 제 a 스캔펄스를 출력한다. 여기서, a는 4이상의 자연수이다. 한편, 이 스테이지들은 스캔펄스를 출력한 후 방전용전압을 출력한다. 여기서, 스캔펄스는 클럭펄스에 의해 생성되며, 방전용전압은 제 1 저전압에 의해 생성된다. 따라서, 각 스캔펄스의 하이 전압(VGH)은 클럭펄스의 하이 전압(VGH) 레벨에 상응하며, 각 스캔펄스의 로우 전압은 클럭펄스의 로우 전압 레벨(VGL)에 상응한다. 다만, 스캔펄스의 출력 이후 바로 방전용전압이 출력되므로, 이 스캔펄스의 로우 전압은 사실상 제 1 저전압(VGL1) 레벨로 더 떨어지게 되므로, 결국 스캔펄스의 로우 전압은 제 1 저전압(VGL1) 레벨에 상응한다. 따라서, 도 2에 도시된 바와 같이, 하이 상태에서의 클럭펄스와 스캔펄스간의 전압은 동일하지만, 로우 상태에서의 클럭펄스와 스캔펄스간의 전압은 서로 다르다. 즉, 로우 상태에서는, 클럭펄스가 스캔펄스보다 더 작은 전압을 갖는다.
한편, 도면에 도시하지 않았지만, 이 쉬프트 레지스터는 제 a-1 스테이지를 리셋시키기 위한 스캔펄스를 출력하는 제 a+1 스테이지와, 제 a 스테이지를 리셋시키기 위한 스캔펄스 출력하는 제 a+2 스테이지를 더 포함하는 바, 이 제 a+1 및 제 a+2 스테이지는 게이트 라인에 접속되지 않는 더미 스테이지다. 즉, 이 더미 스테이지로부터의 스캔펄스는 게이트 라인에 공급되지 않는다.
이러한 쉬프트 레지스터는 액정패널에 내장될 수 있다. 즉, 상기 액정패널은 화상을 표시하기 위한 표시부와 상기 표시부의 둘러싸는 비표시부를 갖는데, 상기 쉬프트 레지스터는 상기 비표시부에 내장된다.
이와 같이 구성된 쉬프트 레지스터의 각 스테이지는 충전용전압(VDD) 및 제 1 저전압(VGL1)을 공급받는다. 또한 각 스테이지는 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 어느 하나 이상을 인가받는다.
충전용전압(VDD)은 주로 각 스테이지의 노드들을 충전시키는데 사용되며, 제 1 저전압(VGL1)은 주로 각 스테이지의 노드들 및 캐리펄스출력단자(COT)를 방전시키는데 사용된다.
충전용전압(VDD) 및 제 1 저전압(VGL1)은 모두 직류 전압으로서, 충전용전압(VDD)은 정극성을 나타내며, 제 1 저전압(VGL1)은 부극성을 나타낸다. 한편, 제 2 제 1 저전압(VGL1)은 접지전압이 될 수 있다. 각 클럭펄스(CLK1 내지 CLK4)의 로우 상태에서의 전압값은 제 1 저전압(VGL1)보다 작다. 예를 들어, 제 1 저전압(VGL1)은 -5[V]이고, 그리고 각 클럭펄스(CLK1 내지 CLK4)의 로우 상태의 전압은 -10[V]일 수 있다. 즉, 각 클럭펄스는 하이 전압(VGH)과 로우 전압(VGL)으로 구성되는 바, 이 로우 전압(VGL)은 제 1 저전압(VGL1)보다 더 작은 값을 갖는다.
제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된다. 따라서, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)와 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다. 여기서, 상기 제 4 클럭펄스(CLK4)와 스타트 펄스(Vst)를 서로 동기시켜 출력할 수도 있다. 이와 같이 상기 제 4 클럭펄스(CLK4)와 펄스(Vst)가 서로 동기될 때, 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 제 4 클럭펄스(CLK4)가 가장 먼저 출력된다.
각 스테이지들은 이들 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 서로 다른 위상을 갖는 3개의 클럭펄스들을 공급받고, 이들 3개 중 어느 하나를 사용하여 스캔펄스를 생성한다. 예를 들어, 제 4k+1 스테이지는 제 1 클럭펄스(CLK1)를 사용하여 스캔펄스를 생성하고, 제 4k+2 스테이지는 제 2 클럭펄스(CLK2)를 사용하여 스캔펄스를 생성하며, 제 4k+3 스테이지는 제 3 클럭펄스(CLK3)를 사용하여 스캔펄스를 생성하며, 제 4k+4 스테이지는 제 4 클럭펄스(CLK4)를 사용하여 스캔펄스를 생성한다. 여기서, k는 자연수를 나타낸다.
본 발명에서는 서로 다른 위상차를 갖는 4종의 클럭펄스를 사용하는 예를 나타내었지만, 이 클럭펄스의 종류는 2개 이상이면 몇 개라도 사용할 수 있다. 이때, 서로 인접한 기간에 출력되는 클럭펄스의 하이 구간이 서로 중첩될 수 있다. 예를 들어, 도 2에는 1/3 H(수평기간)가 중첩된 클럭펄스들이 나타나 있다.
각 클럭펄스는 한 프레임 기간동안 여러 번 출력되지만, 스타트 펄스(Vst)는 한 프레임 기간동안 단 한번 출력된다. 다시 말하면, 각 클럭펄스(CLK1 내지 CLK4)는 한 프레임 기간동안 주기적으로 여러 번의 액티브 상태(하이 상태)를 나타내지만, 스타트 펄스(Vst)는 한 프레임 기간 동안 단 한 번의 액티브상태를 나타낸다.
한편, 이와 같은 쉬프트 레지스터는 하나의 스타트 펄스(Vst)만을 사용할 수 있으며, 이와 같은 경우 제 1 및 제 2 스테이지(ST1, ST2)는 이 스타트 펄스(Vst)를 공통으로 공급받는다. 반면, 서로 다른 위상을 갖는 2개의 스타트 펄스들이 사용될 경우, 상대적으로 앞선 위상을 갖는 스타트 펄스는 제 1 스테이지로, 그리고 상대적으로 뒤처진 위상을 갖는 스타트 펄스는 제 2 스테이지로 공급된다.
각 스테이지가 스캔펄스를 출력하기 위해서는 각 스테이지의 인에이블 동작이 선행되어야 한다. 이 스테이지가 인에이블된다는 것은, 스테이지가 출력 가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 있는 상태로 세트된다는 것을 의미한다. 이를 위해 각 스테이지는 자신으로부터 전단에 위치한 스테이지로부터의 스캔펄스를 공급받아 인에이블된다. 즉, 제 s 스테이지는 제 s-p 스테이지로부터의 스캔펄스를 공급받아 인에이블된다. 여기서, s는 자연수이고, p는 s보다 작은 자연수이다.
예를 들어, 제 s 스테이지는 제 s-2 스테이지로부터의 스캔펄스에 응답하여 인에이블된다. 단, 가장 상측에 위치한 제 1 스테이지(ST1)의 바로 전단에는 스테이지가 존재하지 않으므로, 제 1 스테이지(ST1)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 인에이블된다. 이와 동일한 방식으로, 제 2 스테이지(ST2)의 두 번째 전단에는 스테이지가 존재하지 않으므로, 제 2 스테이지(ST2) 역시 타이밍 콘트롤러부터의 스타트 펄스(Vst)에 응답하여 인에이블된다.
또한, 각 스테이지는 다음단 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다. 스테이지가 디스에이블된다는 것은, 이 스테이지가 출력이 불가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 없는 상태로 리세트된다는 것을 의미한다. 이를 위해, 제 s 스테이지는 제 s+q 스테이지로부터의 캐리펄스에 응답하여 디스에이블된다. 여기서, q는 자연수로서, 이 q와 p는 서로 동일한 수로 설정될 수 있다. 예를 들어, 제 s 스테이지는 제 s+2 스테이지로부터의 캐리펄스에 응답하여 디스에이블된다.
한편,　상술된 더미 스테이지들의 후단에는 스테이지가 존재하지 않으므로, 상기 제 a+1 스테이지 및 제 a+2 스테이지는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 디스에이블된다.
이와 같이 구성된 쉬프트 레지스터에서 각 스테이지(STn-2 내지 STn+2)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
도 3은 본 발명의 제 1 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 3은 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.
하나의 제 n 스테이지(STn)는, 도 3에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(Qb), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 반전부(INV) 및 스캔펄스출력부(SOU)를 포함한다.
제 n 스테이지(STn)에 구비된 제 1 스위칭소자(Tr1)는 제 1 클럭펄스(CLK1)에 따라 제어되며, 제 n-2 스테이지(STn-2)의 스캔펄스출력단자(SOT)와 세트 노드(Q) 사이에 접속된다. 여기서, 이 제 1 스위칭소자(Tr1)로 인가되는 제 1 클럭펄스(CLK1)는 제 n-2 스테이지(STn-2)로부터 출력된 제 n-2 스캔펄스(SPn-2)의 근거가 되는 신호로서, 즉 이 제 n-2 스캔펄스(SPn-2)는 이 제 1 클럭펄스(CLK1)에 의해 생성된 것이다. 이러한 제 1 스위칭소자(Tr1)는 제 1 클럭펄스(CLK1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 n-2 스캔펄스(SPn-2)를 세트 노드(Q)로 전달한다.
제 n 스테이지(STn)에 구비된 제 2 스위칭소자(Tr2)는 제 2 클럭펄스(CLK2)에 따라 제어되며, 제 n-1 스테이지(STn-1)의 스캔펄스출력단자(SOT)와 세트 노드(Q) 사이에 접속된다. 여기서, 이 제 2 스위칭소자(Tr2)로 인가되는 제 2 클럭펄스(CLK2)는 제 n-1 스테이지(STn-1)로부터 출력된 제 n-1 스캔펄스(SPn-1)의 근거가 되는 신호로서, 즉 이 제 n-1 스캔펄스(SPn-1)는 이 제 2 클럭펄스(CLK2)에 의해 생성된 것이다. 이러한 제 2 스위칭소자(Tr2)는 제 2 클럭펄스(CLK2)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 n-1 스캔펄스(SPn-1)를 세트 노드(Q)로 전달한다.
제 n 스테이지(STn)에 구비된 반전부(INV)는, 충전용전압(VDD), 제 1 저전압(VGL1) 및 제 2 저전압(VGL2)을 이용하여, 세트 노드(Q)의 전압의 논리와 리세트 노드(Qb)의 전압의 논리가 상반되도록 세트 노드(Q)의 전압에 따라 리세트 노드(Qb)의 전압을 제어한다. 이러한 반전부(INV)는, 도 3에 도시된 바와 같이, 제 1 내지 제 4 반전 스위칭소자들(iTr1 내지 iTr4)을 포함한다.
제 1 반전 스위칭소자(iTr1)는 충전용전원라인으로부터의 충전용전압(VDD)에 따라 제어되며, 충전용전원라인과 반전 노드(in) 사이에 접속된다. 이 제 1 반전 스위칭소자(iTr1)는 정전압인 충전용전압(VDD)에 의해 항상 턴-온된 상태로 유지된다. 이 제 1 반전 스위칭소자(iTr1)는 충전용전압(VDD)에 따라 턴-온되어 그 충전용전압(VDD)을 반전 노드(in)로 전송한다.
제 2 반전 스위칭소자(iTr2)는 세트 노드(Q)의 전압에 따라 제어되며, 반전 노드(in)와 제 1 저전압을 전송하는 제 1 저전압전송라인 사이에 접속된다. 이 제 2 반전 스위칭소자(iTr2)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 저전압을 반전 노드(in)로 전송한다.
제 3 반전 스위칭소자(iTr3)는 반전 노드(in)의 전압에 따라 제어되며, 충전용원라인과 리세트 노드(Qb) 사이에 접속된다. 이 제 3 반전 스위칭소자(iTr3)는 반전 노드(in)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전압(VDD)을 리세트 노드(Qb)로 전송한다.
제 4 반전 스위칭소자(iTr4)는 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(Qb)와 제 1 저전압전송라인 사이에 접속된다. 이 제 4 반전 스위칭소자(iTr4)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 저전압을 리세트 노드(Qb)로 전송한다.
제 n 스테이지(STn)에 구비된 스캔펄스출력부(SOU)는 세트 노드(Q)의 전압 및 리세트 노드(Qb)의 전압에 따라 제 3 클럭펄스(CLK3)를 제 n 스캔펄스(SPn)로서 생성하거나, 또는 제 1 저전압(VGL1)을 방전용전압으로서 생성한다. 그리고, 이 제 n 스캔펄스(SPn) 및 방전용전압을 스캔펄스출력단자(SOT)를 통해 출력한다. 이러한, 스캔펄스출력부(SOU)는, 도 3에 도시된 바와 같이, 스캔풀업 스위칭소자(Us) 및 스캔풀다운 스위칭소자(Ds)를 포함한다.
스캔풀업 스위칭소자(Us)는 세트 노드(Q)의 전압에 따라 제어되며, 제 3 클럭펄스(CLK3)가 인가되는 클럭전송라인과 스캔펄스출력단자(SOT) 사이에 접속된다. 즉, 이 스캔풀업 스위칭소자(Us)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 3 클럭펄스(CLK3)를 스캔펄스출력단자(SOT)로 전송한다.
스캔풀다운 스위칭소자(Ds)는 리세트 노드(Qb)의 전압에 따라 제어되며, 스캔펄스출력단자(SOT)와 제 1 저전압(VGL1)을 전송하는 제 1 저전압전송라인 사이에 접속된다. 즉, 이 스캔풀다운 스위칭소자(Ds)는 리세트 노드(Qb)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 저전압(VGL1)을 스캔펄스출력단자(SOT)로 전송한다.
이하, 도 2 및 도 3을 참조하여 도 3에 도시된 제 n 스테이지(STn)의 동작을 설명하면 다음과 같다.
먼저, 제 1 시점(T1)에서의 제 n 스테이지(STn)의 동작을 설명한다.
1) 제 1 시점( T1 )
이 제 1 시점(T1)에는, 도 2에 도시된 바와 같이, 제 1 클럭펄스(CLK1)와, 그리고 이 제 1 클럭펄스(CLK1)로부터 생성된 제 n-2 스테이지(STn-2)의 제 n-2 스캔펄스(SPn-2)가 하이 상태가 된다. 이에 따라, 제 1 스위칭소자(Tr1)가 턴-온된다. 그러면, 이 턴-온된 제 1 스위칭소자(Tr1)를 통해, 하이 상태의 제 n-2 스캔펄스(SPn-2)가 세트 노드(Q)로 공급된다. 따라서, 이 세트 노드(Q)가 하이 상태로 충전되고, 이 충전된 세트 노드(Q)에 게이트전극을 통해 접속된 제 2 반전 스위칭소자(iTr2), 제 4 반전 스위칭소자(iTr4) 및 스캔풀업 스위칭소자(Us)가 모두 턴-온된다.
여기서, 전술된 제 2 반전 스위칭소자(iTr2)가 턴-온됨으로 인해 이를 통하여 제 1 저전압이 반전 노드(in)로 인가된다. 따라서, 이 반전 노드(in)가 로우 상태로 방전되고, 이 방전된 반전 노드(in)에 게이트전극을 통해 접속된 제 3 반전 스위칭소자(iTr3)가 턴-오프된다. 한편, 이 반전 노드(in)로는, 항상 턴-온된 상태의 제 1 반전 스위칭소자(iTr1)를 통하여 충전용전압(VDD)도 동시에 인가되는 바, 이 충전용전압(VDD)을 전송하는 제 1 반전 스위칭소자(iTr1)보다 제 1 저전압을 전송하는 제 2 반전 스위칭소자(iTr2)의 사이즈가 더 크기 때문에 이들 2개의 스위칭소자들이 모두 동시에 턴-온될 경우 이 반전 노드(in)는 최종적으로 방전 상태로 만들어진다.
그리고, 전술된 바와 같이 제 4 반전 스위칭소자(iTr4)가 턴-온됨으로 인해 이를 통하여 제 1 저전압이 리세트 노드(Qb)로 인가된다. 따라서, 이 리세트 노드(Qb)가 로우 상태 방전되고, 이 방전된 리세트 노드(Qb)에 게이트전극을 통해 접속된 풀다운 스위칭소자(Ds)가 턴-오프된다.
한편, 이 제 1 시점에 제 2 클럭펄스(CLK2)는 로우 상태이므로, 이를 게이트전극을 통해 공급받는 제 2 스위칭소자(Tr2)는 턴-오프된다.
이와 같이 제 1 기간(T1)에는 제 n 스테이지(STn)의 세트 노드(Q)가 충전되고 리세트 노드(Qb)가 방전됨으로써 이 제 n 스테이지(STn)가 세트 된다.
2) 제 2 시점( T2 )
이 제 2 시점(T2)에는, 도 2에 도시된 바와 같이, 제 2 클럭펄스(CLK2)가 하이 상태가 된다. 이에 따라, 제 2 스위칭소자(Tr2)가 턴-온되고, 이 턴-온된 제 2 스위칭소자(Tr2)를 통해 하이 상태의 제 n-1 스캔펄스(SPn-1)가 세트 노드(Q)로 공급된다. 따라서, 세트 노드(Q)가 다시 한 번 충전되고, 이에 따라서 전술된 제 1 시점과 같은 상태로 제 n 스테이지(STn)가 세트 된다.
3) 제 3 시점( T3 )
이 제 3 시점(T2)에는, 도 2에 도시된 바와 같이, 전술된 제 1 클럭펄스(CLK1) 및 제 n-2 스캔펄스(SPn-2)가 모두 로우 상태로 변경되고, 반면 제 3 클럭펄스(CLK3)가 하이 상태가 된다. 이에 따라, 제 1 스위칭소자(Tr1)가 턴-오프된다. 한편, 이 제 3 시점에는 여전히 제 2 클럭펄스(CLK2) 및 제 n-1 스캔펄스(STn-1)가 하이 상태이므로, 세트 노드(Q)에는 하이 상태의 전압이 충전된 상태이다. 이후, 제 3-1 시점(T3-1)에 제 2 클럭펄스(CLK2)가 로우 상태로 변경되는 순간 세트 노드가 플로팅 상태로 만들어진다. 이 플로팅 상태의 세트 노드(Q)에는 이전 제 1 내지 제 3 시점에 인가된 하이 상태의 전압이 유지되어 있다. 따라서, 이 제 3-1 시점에 제 2 반전 스위칭소자(iTr2), 제 4 반전 스위칭소자(iTr4) 및 스캔풀업 스위칭소자(Us)는 여전히 턴-온된 상태이다.
여기서, 이 제 3 시점(T3)에, 이미 턴-온 상태였던 스캔풀업 스위칭소자(Us)의 소스전극으로 하이 상태의 제 3 클럭펄스(CLK3)가 인가됨에 따라, 이 스캔풀업 스위칭소자(Us)를 통해 이 하이 상태의 제 3 클럭펄스(CLK3)가 스캔펄스출력단자(SOT)로 전송된다. 이 스캔펄스출력단자(SOT)에 인가된 제 3 클럭펄스(CLK3)가 바로 제 n 스캔펄스(SPn)이다.
한편, 턴-오프된 제 1 스위칭소자(Tr1)의 게이트전극보다 소스전극에 더 높은 전압이 인가됨에 따라 이 제 1 스위칭소자(Tr1)는 제 3 시점(T3) 및 제 3-1 시점(T3-1)에서 완전히 턴-오프된 상태를 유지할 수 있다. 이에 따라 제 3 시점(T3) 및 제 3-1 시점(T3-1)에 세트 노드(Q)로부터의 전하 유출이 방지될 수 있다. 이를 도 4를 참조하여 구체적으로 설명하면 다음과 같다.
도 4는 도 3의 제 1 스위칭소자의 동작을 설명하기 위한 도면이다.
즉, 제 3 및 제 3-1 시점(T3, T3-1)에는, 전술된 바와 같이, 제 n-2 스캔펄스(SPn-2)가 로우(L1) 상태이고, 제 1 클럭펄스(CLK1)가 로우(L) 상태이고, 그리고 세트 노드(Q)의 전압이 하이(H) 상태이며, 게다가 로우 상태에서의 제 1 클럭펄스(CLK1)의 전압(VGL)이, 로우 상태에서의 제 n-2 스캔펄스의 전압(실질적으로 제 1 저전압(VGL1))보다 작으므로, 결국 제 1 스위칭소자(Tr1)의 게이트-소스전극간 전압(Vgs)과, 그리고 이의 게이트-드레인간 전압(Vds)이 모두 0보다 작은 값을 갖는다. 예를 들어, 하이 상태에서의 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)의 전압이 모두 10[V]이고, 로우 상태에서의 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)의 전압이 모두 -10[V]이고, 그리고 제 1 저전압(VGL1)이 -5[V]라면, 하이 상태의 제 n-2 스캔펄스(SPn-2)의 전압은 부트스트랩핑(bootstrapping)에 의해 적어도 10[V]보다는 높은 전압값을 가지므로 제 n 스테이지(STn)의 세트 노드(Q)의 전압은 적어도 10[V]보다는 높다. 따라서, n타입 트랜지스터인 제 1 스위칭소자(Tr1)의 게이트-소스간 전압(Vgs)은 -5[V]의 부극성으로 유지되고, 그리고 게이트-드레인간 전압(Vgd)은 -15[V]보다 더 작은 부극성으로 유지됨으로써 이 제 1 스위칭소자(Tr1)가 역방향으로 바이어스(bias) 된다. 결국, 제 3 및 제 3-1 시점(T3, T3-1)에, 제 1 차단제어 스위칭소자(Tr1)는 완전히 턴-오프된 상태를 유지하게 된다. 따라서, 제 n 스테이지(STn)의 출력시점인 이 제 3 및 제 3-1 시점(T3, T3-1)에, 제 1 스위칭소자(Tr1)와 세트 노드(Q)간의 전하 누출 경로가 완전히 차단되므로 세트 노드(Q)로부터의 전류 누설이 방지되며, 그로 인해 그 제 3 및 제 3-1 시점(T3, T3-1)에 세트 노드(Q)가 완전한 플로팅(floating) 상태로 유지될 수 있다. 이 세트 노드(Q)가 완전한 플로팅 상태로 유지됨에 따라, 스캔풀업 스위칭소자(Us)의 소스전극으로 하이 상태의 제 3 클럭펄스(CLK3)가 인가될 때 이의 소스전극과 세트 노드(Q)간의 커플링 현상에 의해 그 세트 노드(Q)의 전압이 부트스트랩핑될 수 있다. 즉, 도 2의 제 3-1 시점(T3-1)에 도시된 바와 같이, 세트 노드(Q)의 전압이 부트스트랩핑에 의해 상승된 것을 알 수 있다. 이와 같이 세트 노드(Q)의 전압이 부트스트랩핑됨에 따라 스캔풀업 스위칭소자(Us)가 거의 완전하게 턴-온됨으로써 제 n 스캔펄스(SPn)가 안정적으로 발생될 수 있다.
4) 제 4 시점( T4 )
이 제 4 시점(T4)에는, 도 2에 도시된 바와 같이, 전술된 제 1 클럭펄스(CLK1) 및 제 n-2 스캔펄스(SPn-2)가 모두 로우 상태이고, 제 3 클럭펄스(CLK3)는 하이 상태로 유지되어 있다. 따라서, 이 제 4 시점(T4)에서의 제 n 스테이지(STn)의 동작은 실상 제 3-1 시점(T3-1)에서의 동작과 동일하다.
5) 제 5 시점( T5 )
도 2에 도시된 바와 같이, 이 제 5 시점(T5)에는 전술된 제 1 기간(T1)과 같이 제 1 클럭펄스(CLK1)가 다시 하이 상태로 출력된다. 이에 따라 제 1 스위칭소자(Tr1)가 다시 턴-온된다. 그런데, 이 제 5 시점(T5)에는 이미 제 n-2 스캔펄스(SPn-2)가 로우 상태이므로, 제 1 저전압(VGL1)이 턴-온된 제 1 스위칭소자(Tr1)를 통해 세트 노드(Q)로 공급된다. 따라서, 이 세트 노드(Q)가 방전되고, 이 방전된 세트 노드(Q)에 게이트전극을 통해 접속된 제 2 반전 스위칭소자(iTr2), 제 4 반전 스위칭소자(iTr4) 및 스캔풀업 스위칭소자(Us)가 모두 턴-오프된다.
여기서, 전술된 제 2 반전 스위칭소자(iTr2)가 턴-오프됨으로 인해, 항상 턴-온 상태인 제 1 반전 스위칭소자(iTr1)를 경유한 충전용전압(VDD)만이 반전 노드(in)로 공급될 수 있다. 따라서, 이 반전 노드(in)가 하이 상태로 충전되고, 이 충전된 반전 노드(in)에 게이트전극을 통해 접속된 제 3 반전 스위칭소자(iTr3)가 턴-온된다. 그러면, 이 턴-온된 제 3 반전 스위칭소자(iTr3)를 통해, 충전용전압(VDD)이 리세트 노드(Qb)로 인가되어 이 리세트 노드(Qb)가 하이 상태로 충전된다. 이에 따라, 이 충전된 리세트 노드(Qb)에 게이트전극을 통해 접속된 스캔풀다운 스위칭소자(Ds)가 턴-온되는 바, 이 턴-온된 스캔풀다운 스위칭소자(Ds)를 통해 스캔펄스출력단자(OT)로 제 1 저전압(VGL)이 인가된다. 이 스캔펄스출력단자(SOT)로 인가된 제 1 저전압이 바로 방전용전압이 된다.
이와 같이 제 5 시점(T5)에는 제 n 스테이지(STn)의 세트 노드(Q)가 방전되고 리세트 노드(Qb)가 충전됨으로써 이 제 n 스테이지(STn)가 리세트 된다.
한편, 이러한 제 5 시점(T5)에서의 동작은 제 1 클럭펄스(CLK1)가 하이 상태가 될 때마다 수행된다. 즉, 제 1 스위칭소자(Tr1)는, 출력시점(즉, 제 3 시점(T3)) 이후부터 하이 상태의 제 1 클럭펄스(CLK1)가 인가될 때마다 주기적으로 그 세트 노드(Q)를 방전용전압(제 1 저전압(VGL1); 제 n-2 스테이지(STn-2)의 스캔펄스출력단자(SOT)로부터 제공된 제 1 저전압(VGL1))으로 방전시킨다. 예를 들어, 도 2에 도시된 바와 같이, 제 n 스테이지(STn)에 구비된 제 1 스위칭소자(Tr1)는 제 5 시점(T5) 외에도, 제 1 클럭펄스(CLK1)가 하이 상태로 유지되는 제 9 시점(T9)에 세트 노드(Q)를 방전시킨다.
6) 제 6 시점( T6 )
도 2에 도시된 바와 같이, 이 제 6 시점(T6)에는 전술된 제 2 시점(T2)과 같이 제 2 클럭펄스(CLK2)가 다시 하이 상태로 출력된다. 이에 따라 제 2 스위칭소자(Tr2)가 다시 턴-온된다. 그런데, 이 제 6 시점(T6)에는 이미 제 n-1 스캔펄스(SPn-1)가 로우 상태이므로, 제 1 저전압(VGL1)이 턴-온된 제 2 스위칭소자(Tr2)를 통해 세트 노드(Q)로 공급된다. 따라서, 이 세트 노드(Q)가 방전되고, 이 방전된 세트 노드(Q)에 게이트전극을 통해 접속된 제 2 반전 스위칭소자(iTr2), 제 4 반전 스위칭소자(iTr4) 및 스캔풀업 스위칭소자(Us)가 모두 턴-오프된다.
한편, 이러한 제 6 시점(T6)에서의 동작은 제 2 클럭펄스(CLK2)가 하이 상태가 될 때마다 수행된다. 즉, 제 2 스위칭소자(Tr2)는, 출력시점(즉, 제 3 시점(T3)) 이후부터 하이 상태의 제 2 클럭펄스(CLK2)가 인가될 때마다 주기적으로 그 세트 노드(Q)를 방전용전압(제 1 저전압(VGL1); 제 n-1 스테이지(STn-1)의 스캔펄스출력단자(SOT)로부터 제공된 제 1 저전압(VGL1))으로 방전시킨다. 예를 들어, 도 2에 도시된 바와 같이, 제 n 스테이지(STn)에 구비된 제 2 스위칭소자(Tr2)는 제 6 시점(T6) 외에도, 제 2 클럭펄스(CLK2)가 하이 상태로 유지되는 제 10 시점(T10)에 세트 노드(Q)를 방전시킨다.
다른 스테이지들 역시 전술된 바와 같은 제 n 스테이지(STn)의 동작과 동일한 방식으로 동작한다.
도 5는 본 발명의 제 2 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 5는 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.
하나의 제 n 스테이지(STn)는, 도 5에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(Qb), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 반전부(INV) 및 스캔펄스출력부(SOU)를 포함한다.
여기서, 제 2 실시예에서의 세트 노드(Q), 리세트 노드(Qb), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 반전부(INV) 및 스캔펄스출력부(SOU)는 전술된 제 1 실시예에서의 그것들과 동일하므로 이들에 대한 설명은 앞선 제 1 실시예를 참조한다.
제 2 실시예에 따르면, 반전부(INV)로 제 1 저전압(VGL1) 외에도 제 2 저전압(VGL2)이 더 공급된다. 구체적으로, 제 4 반전 스위칭소자(iTr4)는 제 1 저전압(VGL1) 대신 제 2 저전압(VGL2)을 공급받는다. 이 제 2 저전압(VGL2)은 제 1 저전압(VGL1)보다 더 작은 전압을 갖는다. 일예로, 이 제 2 저전압(VGL2)은 로우 상태에서의 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)의 전압과 동일한 값을 가질 수 있다.
제 2 실시예에 따르면, 전술된 제 n 스테이지(STn)의 출력시점에, 리세트 노드(Qb)로 제 2 저전압(VGL2)이 인가됨에 따라 스캔풀다운 스위칭소자(Us)가 역방향으로 바이어스될 수 있다. 즉, 제 n 스테이지(STn)의 출력시점에, 이 스캔풀다운 스위칭소자(Us)의 소스전극으로 제 1 저전압(VGL1)이 인가되고, 그 게이트전극으로 제 1 저전압(VGL1)보다 작은 제 2 저전압(VGL2)이 인가됨으로 인해, 그 출력시점에 스캔풀다운 스위칭소자(Us)가 완전히 턴-오프될 수 있어 제 n 스테이지(STn)의 출력이 안정적으로 발생될 수 있다.
도 6은 본 발명의 제 3 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 6은 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.
하나의 제 n 스테이지(STn)는, 도 6에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(Qb), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 제 3 스위칭소자(Tr3), 제 4 스위칭소자(Tr4), 반전부(INV) 및 스캔펄스출력부(SOU)를 포함한다.
여기서, 제 3 실시예에서의 세트 노드(Q), 리세트 노드(Qb), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2) 및 스캔펄스출력부(SOU)는 전술된 제 1 실시예에서의 그것들과 동일하므로 이들에 대한 설명은 앞선 제 1 실시예를 참조한다.
또한, 제 3 실시예에서의 반전부(INV)는 전술된 제 2 실시예에서의 그것과 동일하므로 이에 대한 설명은 앞선 제 2 실시예를 참조한다.
제 n 스테이지(STn)에 구비된 제 3 스위칭소자(Tr3)는 제 1 클럭펄스(CLK1)에 따라 제어되며, 제 1 스위칭소자(Tr1)의 일측 전극과 세트 노드(Q) 사이에 접속된다. 여기서, 제 1 스위칭소자(Tr1)의 일측 전극은 제 1 노드(n1)로서, 이 제 1 노드(n1)의 전압과 제 n-2 스캔펄스(SPn-2)간의 상대적인 크기에 따라 그 일측 전극은 그 제 1 스위칭소자(Tr1)의 소스전극이 될 수도 있고, 또는 드레인전극이 될 수도 있다. 제 3 스위칭소자(Tr3)는 제 1 클럭펄스(CLK1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 노드(n1)로부터의 제 n-2 스캔펄스(SPn-2)를 세트 노드(Q)로 전송한다.
제 n 스테이지(STn)에 구비된 제 4 스위칭소자(Tr4)는 제 3 클럭펄스(CLK3)에 따라 제어되며, 스캔펄스출력단자(SOT)와 전술된 제 1 스위칭소자(Tr1)의 일측 전극 사이에 접속된다. 이 일측 전극은 제 1 노드(n1)를 의미한다. 이 제 4 스위칭소자(Tr4)는 제 3 클럭펄스(CLK3)에 따라 턴-온 또는 턴-오프되며, 턴-온시 스캔펄스출력단자(SOT)의 전압을 제 1 노드(n1)로 전송한다. 이들 제 3 및 제 4 스위칭소자(Tr3, Tr4)는 제 n 스테이지(STn)의 출력시점에 세트 노드(Q)로부터의 전하 유출을 차단한다.
즉, 전술된 제 3 시점(T3) 및 제 3-1 시점(T3-1)에는, 제 n-2 스캔펄스(SPn-2)가 로우 상태이고, 제 1 클럭펄스(CLK1)가 로우 상태이고, 제 3 클럭펄스(CLK3)가 하이 상태이고, 제 n 스캔펄스(SPn)가 하이 상태이고, 세트 노드(Q)의 전압이 하이 상태이고, 그리고 제 1 노드(n1)의 전압이 하이 상태이다. 따라서, 제 3 스위칭소자(Tr3)의 게이트전극의 전압이 로우 상태인 반면, 이의 소스전극의 전압 및 드레인전극의 전압이 모두 하이 상태이다. 그러므로, 제 3 스위칭소자(Tr3)의 게이트-소스전극간 전압(Vgs)과, 그리고 이의 게이트-드레인간 전압(Vds)이 모두 0보다 작은 값을 갖는다. 다시 말하여, 제 n 스테이지(STn)의 출력시점에 이 제 3 스위칭소자(Tr3)는 역방향으로 바이어스 된다. 따라서, 그 출력시점에 제 1 스위칭소자(Tr1)가 완전히 턴-오프되지 못한다 하더라도, 제 3 스위칭소자(Tr3)에 의해 제 1 스위칭소자(Tr1)와 세트 노드(Q)간의 전하 누출 경로가 완전히 차단되므로 출력시점에서 세트 노드(Q)로부터의 전류 누설이 방지되며, 그로 인해 세트 노드(Q)가 완전한 플로팅(floating) 상태로 유지될 수 있다.
도 7은 본 발명의 제 4 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 7은 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.
하나의 제 n 스테이지(STn)는, 도 7에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(Qb), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 제 3 스위칭소자(Tr3), 제 4 스위칭소자(Tr4), 반전부(INV) 및 스캔펄스출력부(SOU)를 포함한다.
여기서, 제 4 실시예에서의 세트 노드(Q), 리세트 노드(Qb), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 반전부(INV) 및 스캔펄스출력부(SOU)는 전술된 제 1 실시예에서의 그것들과 동일하므로 이들에 대한 설명은 앞선 제 1 실시예를 참조한다.
또한, 제 4 실시예에서의 제 3 및 제 4 스위칭소자(Tr3, Tr4)는 전술된 제 3 실시예에서의 그것들과 동일하므로 이들에 대한 설명은 앞선 제 3 실시예를 참조한다.
도 8은 본 발명의 제 5 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 8은 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.
하나의 제 n 스테이지(STn)는, 도 8에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(Qb), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 제 3 스위칭소자(Tr3), 제 4 스위칭소자(Tr4), 제 5 스위칭소자(Tr5), 제 6 스위칭소자(Tr6), 제 7 스위칭소자(Tr7), 반전부(INV) 및 스캔펄스출력부(SOU)를 포함한다.
여기서, 제 5 실시예에서의 세트 노드(Q), 리세트 노드(Qb), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 반전부(INV) 및 스캔펄스출력부(SOU)는 전술된 제 1 실시예에서의 그것들과 동일하므로 이들에 대한 설명은 앞선 제 1 실시예를 참조한다.
또한, 제 5 실시예에서의 제 3 및 제 4 스위칭소자(Tr3, Tr4)는 전술된 제 3 실시예에서의 그것들과 동일하므로 이들에 대한 설명은 앞선 제 3 실시예를 참조한다.
제 n 스테이지(STn)에 구비된 제 5 스위칭소자(Tr5)는 제 n+2 스테이지(STn+2)로부터의 제 n+2 스캔펄스(SPn+2)에 따라 제어되며, 세트 노드(Q)와 제 1 저전압전송라인 사이에 접속된다. 즉, 제 5 스위칭소자(Tr5)는 제 n+2 스캔펄스(SPn+2)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 저전압전송라인으로부터의 제 1 저전압(VGL1)을 세트 노드(Q)로 전달한다.
제 n 스테이지(STn)에 구비된 제 6 스위칭소자(Tr6)는 제 n+2 스테이지(STn+2)로부터의 제 n+2 스캔펄스(SPn+2)에 따라 제어되며, 전술된 제 5 스위칭소자(Tr5)의 일측 전극과 세트 노드(Q) 사이에 접속된다. 여기서, 제 5 스위칭소자(Tr5)의 일측 전극은 제 2 노드(n2)로서, 이 제 2 노드(n2)의 전압과 제 1 저전압(VGL1)간의 상대적인 크기에 따라 그 일측 전극은 그 제 5 스위칭소자(Tr5)의 소스전극이 될 수도 있고, 또는 드레인전극이 될 수도 있다. 제 6 스위칭소자(Tr6)는 제 n+2 스캔펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 노드(n2)로부터의 제 1 저전압(VGL)을 세트 노드(Q)로 전송한다.
제 n 스테이지(STn)에 구비된 제 7 스위칭소자(Tr7)는 제 3 클럭펄스(CLK3)에 따라 제어되며, 스캔펄스출력단자(SOT)와 전술된 제 6 스위칭소자(Tr6)의 일측 전극 사이에 접속된다. 이 일측 전극은 제 2 노드(n2)를 의미한다. 이 제 7 스위칭소자(Tr7)는 제 3 클럭펄스(CLK3)에 따라 턴-온 또는 턴-오프되며, 턴-온시 스캔펄스출력단자(SOT)의 전압을 제 2 노드(n2)로 전송한다. 이들 제 6 및 제 7 스위칭소자(Tr6, Tr7)는 제 n 스테이지(STn)의 출력시점에 세트 노드(Q)로부터의 전하 유출을 차단한다.
즉, 전술된 제 3 시점(T3) 및 제 3-1 시점(T3-1)에는, 제 n+2 스캔펄스(SPn+2)가 로우 상태이고, 제 3 클럭펄스(CLK3)가 하이 상태이고, 제 n 스캔펄스(SPn)가 하이 상태이고, 세트 노드(Q)의 전압이 하이 상태이고, 그리고 제 2 노드(n2)의 전압이 하이 상태이다. 따라서, 제 5 스위칭소자(Tr6)의 게이트전극의 전압이 로우 상태인 반면, 이의 소스전극의 전압 및 드레인전극의 전압이 모두 하이 상태이다. 그러므로, 제 6 스위칭소자(Tr6)의 게이트-소스전극간 전압(Vgs)과, 그리고 이의 게이트-드레인간 전압(Vds)이 모두 0보다 작은 값을 갖는다. 다시 말하여, 제 n 스테이지(STn)의 출력시점에 이 제 6 스위칭소자(Tr6)는 역방향으로 바이어스 된다. 따라서, 그 출력시점에 제 5 스위칭소자(Tr5)가 완전히 턴-오프되지 못한다 하더라도, 제 6 스위칭소자(Tr6)에 의해 제 5 스위칭소자(Tr5)와 세트 노드(Q)간의 전하 누출 경로가 완전히 차단되므로 출력시점에서 세트 노드(Q)로부터의 전류 누설이 방지되며, 그로 인해 세트 노드(Q)가 완전한 플로팅(floating) 상태로 유지될 수 있다.
도 9는 본 발명의 제 6 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 9는 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.
하나의 제 n 스테이지(STn)는, 도 9에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(Qb), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 제 3 스위칭소자(Tr3), 제 4 스위칭소자(Tr4), 제 5 스위칭소자(Tr5), 제 6 스위칭소자(Tr6), 제 7 스위칭소자(Tr7), 반전부(INV) 및 스캔펄스출력부(SOU)를 포함한다.
여기서, 제 6 실시예의 구성은 실상 제 5 실시예와 동일하며, 단지 제 1 스위칭소자(Tr1) 및 제 3 스위칭소자(Tr3)로 인가되는 제 1 클럭펄스(CLK1)가 제 n-2 스캔펄스(SPn-2)로 변경되었다. 즉, 제 1 스위칭소자(Tr1) 및 제 3 스위칭소자(Tr3)의 게이트전극으로, 도 9에 도시된 바와 같이, 제 1 클럭펄스(CLK1) 대신 제 n-2 스테이지(STn-2)로부터의 제 n-2 스캔펄스(SPn-2)가 인가될 수도 있다.
도 10은 본 발명의 제 7 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 10은 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.
하나의 제 n 스테이지(STn)는, 도 10에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(Qb), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 제 3 스위칭소자(Tr3), 제 4 스위칭소자(Tr4), 제 5 스위칭소자(Tr5), 제 6 스위칭소자(Tr6), 제 7 스위칭소자(Tr7), 반전부(INV) 및 스캔펄스출력부(SOU)를 포함한다.
여기서, 제 7 실시예의 구성은 실상 제 5 실시예와 동일하며, 단지 제 1 스위칭소자(Tr1)로 인가되는 제 n-2 스캔펄스(SPn-2)가 충전용전압(VDD)으로 변경되었다. 즉, 제 1 스위칭소자(Tr1)의 소스전극으로, 도 10에 도시된 바와 같이, 제 n-2 스테이지(STn-2)로부터의 제 n-2 스캔펄스(SPn-2) 대신 충전용전압(VDD)이 인가될 수도 있다.
도 11은 본 발명의 제 8 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 11은 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.
하나의 제 n 스테이지(STn)는, 도 11에 도시된 바와 같이, 세트 노드(Q), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2) 및 스캔펄스출력부(SOU)를 포함한다.
여기서, 제 8 실시예에서의 세트 노드(Q), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 반전부(INV) 및 스캔펄스출력부(SOU)는 전술된 제 1 실시예에서의 그것들과 동일하므로 이들에 대한 설명은 앞선 제 1 실시예를 참조한다.
단, 제 8 실시예에서의 스캔풀다운 스위칭소자(Ds)는 리세트 노드(Q)의 전압이 아닌 제 1 클럭펄스(CLK1)를 공급받는다.
도 12는 본 발명의 제 9 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 12는 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.
하나의 제 n 스테이지(STn)는, 도 12에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(Qb), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 반전부(INV), 스캔펄스출력부(SOU) 및 캐리펄스출력부(COU)를 포함한다.
여기서, 제 9 실시예에서의 세트 노드(Q), 리세트 노드(Qb), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2) 및 스캔펄스출력부(SOU)는 전술된 제 1 실시예에서의 그것들과 동일하므로 이들에 대한 설명은 앞선 제 1 실시예를 참조한다.
또한, 제 9 실시예에서의 반전부(INV)는 전술된 제 2 실시예에서의 그것과 동일하므로 이에 대한 설명은 앞선 제 2 실시예를 참조한다.
제 n 스테이지에 구비된 캐리펄스출력부(COU)는 세트 노드(Q)의 전압 및 리세트 노드(Qb)의 전압에 따라 제 3 클럭펄스(CLK3)를 제 n 캐리펄스(CPn)로서 생성하거나, 또는 제 2 저전압(VGL2)을 방전용전압으로서 생성한다. 그리고, 이 제 n 캐리펄스(CPn) 및 방전용전압을 캐리펄스출력단자(COT)를 통해 출력한다. 이러한, 캐리펄스출력부(COU)는, 도 12에 도시된 바와 같이, 캐리풀업 스위칭소자(Uc) 및 캐리풀다운 스위칭소자(Dc)를 포함한다.
캐리풀업 스위칭소자(Uc)는 세트 노드(Q)의 전압에 따라 제어되며, 제 3 클럭펄스(CLK3)가 인가되는 클럭전송라인과 캐리펄스출력단자(COT) 사이에 접속된다. 즉, 이 캐리풀업 스위칭소자(Uc)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 3 클럭펄스(CLK3)를 캐리펄스출력단자(COT)로 전송한다.
캐리풀다운 스위칭소자(Dc)는 리세트 노드(Qb)의 전압에 따라 제어되며, 캐리펄스출력단자(COT)와 제 2 저전압(VGL2)을 전송하는 제 2 저전압전송라인 사이에 접속된다. 즉, 이 캐리풀다운 스위칭소자(Dc)는 리세트 노드(Qb)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 저전압(VGL2)을 캐리펄스출력단자(COT)로 전송한다.
도 13은 본 발명의 제 10 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 13은 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.
하나의 제 n 스테이지(STn)는, 도 13에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(Qb), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 반전부(INV), 스캔펄스출력부(SOU) 및 캐리펄스출력부(COU)를 포함한다.
여기서, 제 10 실시예의 구성은 실상 제 9 실시예와 동일하며, 단지 제 1 스위칭소자(Tr1)로 인가되는 제 1 클럭펄스(CLK1)가 제 n-2 캐리펄스(CPn-2)로 변경되었다. 즉, 제 1 스위칭소자(Tr1)의 소스전극으로, 도 13에 도시된 바와 같이, 제 1 클럭펄스(CLK1) 대신 제 n-2 스테이지(STn-2)로부터의 제 n-2 캐리펄스(CPn-2)가 인가될 수도 있다. 여기서, 로우 상태에서의 제 n-2 캐리펄스(CPn-2)의 전압은 제 2 저전압(VGL2)과 같으므로, 제 n 스테이지(STn)의 출력시점에 제 1 스위칭소자(Tr1)의 게이트전극으로는 제 1 저전압(VGL1)보다 더 낮은 제 2 저전압(VGL2)이 인가된다. 따라서, 그 출력시점에 제 1 스위칭소자(Tr1)가 역방향으로 바이어스 될 수 있다.
도 14는 본 발명의 제 11 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 14는 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.
하나의 제 n 스테이지(STn)는, 도 14에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(Qb), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 반전부(INV), 스캔펄스출력부(SOU) 및 캐리펄스출력부(COU)를 포함한다.
여기서, 제 11 실시예의 구성은 실상 제 9 실시예와 동일하며, 단지 제 1 스위칭소자(Tr1)의 게이트전극으로 인가되는 제 1 클럭펄스(CLK1)가 제 n-2 스캔펄스(SPn-2)로 변경되고, 이의 소스전극으로 인가되는 제 n-2 스캔펄스(SPn-2)가 충전용전압(VDD)로 변경되었다.
도 15는 본 발명의 제 12 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 15는 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.
하나의 제 n 스테이지(STn)는, 도 15에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(Qb), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 반전부(INV), 스캔펄스출력부(SOU) 및 캐리펄스출력부(COU)를 포함한다.
여기서, 제 12 실시예의 구성은 실상 제 9 실시예와 동일하며, 단지 제 1 스위칭소자(Tr1)의 게이트전극으로 인가되는 제 1 클럭펄스(CLK1)가 제 n-2 캐리펄스(CPn-2)로 변경되고, 이의 소스전극으로 인가되는 제 n-2 스캔펄스(SPn-2)가 충전용전압(VDD)로 변경되었다.
도 16은 본 발명의 제 13 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 16은 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.
하나의 제 n 스테이지(STn)는, 도 16에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(Qb), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 제 3 스위칭소자(Tr3), 제 4 스위칭소자(Tr4), 제 5 스위칭소자(Tr5), 반전부(INV), 스캔펄스출력부(SOU) 및 캐리펄스출력부(COU)를 포함한다.
여기서, 제 13 실시예에서의 세트 노드(Q), 리세트 노드(Qb), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2) 및 스캔펄스출력부(SOU)는 전술된 제 1 실시예에서의 그것들과 동일하므로 이들에 대한 설명은 앞선 제 1 실시예를 참조한다.
또한, 제 13 실시예에서의 반전부(INV)는 전술된 제 2 실시예에서의 그것과 동일하므로 이에 대한 설명은 앞선 제 2 실시예를 참조한다.
또한, 제 13 실시예에서의 제 4 스위칭소자(Tr4)는 전술된 제 3 실시예에서의 제 3 스위칭소자(Tr3)와 동일하므로 이들에 대한 설명은 앞선 제 3 실시예를 참조한다.
또한, 제 13 실시예에서의 캐리펄스출력부(COU)는 전술된 제 9 실시예에서의 그것과 동일하므로 이에 대한 설명은 앞선 제 9 실시예를 참조한다.
제 n 스테이지(STn)에 구비된 제 3 스위칭소자(Tr3)는 제 n+2 스테이지로부터의 제 n+2 캐리펄스(CPn+2)에 따라 제어되며, 세트 노드(Q)와 전술된 제 1 저전압(VGL1)을 전송하는 제 1 저전압전송라인 사이에 접속된다. 이 제 3 스위칭소자(Tr3)는 제 n+2 캐리펄스(CPn+2)에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)로 제 1 저전압(VGL1)을 전달한다.
제 n 스테이지(STn)에 구비된 제 5 스위칭소자(Tr5)는 제 3 클럭펄스(CLK3)에 따라 제어되며, 제 n 스테이지(STn)의 캐리펄스출력단자(COT)와 제 1 노드(n1) 사이에 접속된다. 이 제 5 스위칭소자(Tr5)는 제 3 클럭펄스(CLK3)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 노드(n1)로 제 n 캐리펄스(CPn)를 전달한다.
도 17은 본 발명의 제 14 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 17은 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.
하나의 제 n 스테이지(STn)는, 도 17에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(Qb), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 제 3 스위칭소자(Tr3), 제 4 스위칭소자(Tr4), 제 5 스위칭소자(Tr5), 반전부(INV), 스캔펄스출력부(SOU) 및 캐리펄스출력부(COU)를 포함한다.
여기서, 제 14 실시예의 구성은 실상 제 13 실시예와 동일하며, 단지 제 1 스위칭소자(Tr1)의 게이트전극으로 인가되는 제 1 클럭펄스(CLK1)가 제 n-2 캐리펄스(CPn-2)로 변경되었다.
도 18은 본 발명의 제 15 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 18은 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.
하나의 제 n 스테이지(STn)는, 도 18에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(Qb), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 제 3 스위칭소자(Tr3), 제 4 스위칭소자(Tr4), 제 5 스위칭소자(Tr5), 반전부(INV), 스캔펄스출력부(SOU) 및 캐리펄스출력부(COU)를 포함한다.
여기서, 제 15 실시예의 구성은 실상 제 13 실시예와 동일하며, 단지 제 1 스위칭소자(Tr1)의 게이트전극으로 인가되는 제 1 클럭펄스(CLK1)가 제 n-2 스캔펄스(SPn-2)로 변경되고, 이의 소스전극으로 인가되는 제 n-2 스캔펄스(SPn-2)가 충전용전압(VDD)로 변경되었다.
도 19는 본 발명의 제 16 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 19는 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.
하나의 제 n 스테이지(STn)는, 도 19에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(Qb), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 제 3 스위칭소자(Tr3), 제 4 스위칭소자(Tr4), 제 5 스위칭소자(Tr5), 반전부(INV), 스캔펄스출력부(SOU) 및 캐리펄스출력부(COU)를 포함한다.
여기서, 제 16 실시예의 구성은 실상 제 13 실시예와 동일하며, 단지 제 1 스위칭소자(Tr1)의 게이트전극으로 인가되는 제 1 클럭펄스(CLK1)가 제 n-2 캐리펄스(CPn-2)로 변경되고, 이의 소스전극으로 인가되는 제 n-2 스캔펄스(SPn-2)가 충전용전압(VDD)로 변경되었다.
도 20은 반전부(INV)의 또 다른 구성을 나타낸 도면이다.
전술된 제 1 내지 제 7 실시예, 그리고 제 9 내지 16 실시예에서의 반전부(INV)는, 도 20에 도시된 반전부(INV)의 구성으로 대체될 수도 있다.
즉, 제 n 스테이지(STn)에 구비된 반전부(INV), 도 20에 도시된 바와 같이, 제 1 반전 스위칭소자(iTr1) 및 제 2 반전 스위칭소자(iTr2)를 포함할 수 있다.
제 1 반전 스위칭소자(iTr1)는 충전용전원라인으로부터의 충전용전압(VDD)에 따라 제어되며, 충전용전원라인과 리세트 노드(Qb) 사이에 접속된다. 즉, 이 제 1 반전 스위칭소자(iTr1)는 충전용전압(VDD)에 따라 턴-온되어 이 충전용전압(VDD)을 리세트 노드(Qb)로 전달한다.
제 2 반전 스위칭소자(iTr2)는, 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(Qb)와 제 1 저전압(VGL1)을 전송하는 제 1 저전압전송라인 사이에 접속된다. 즉, 이 제 2 반전 스위칭소자(iTr2)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 저전압(VGL1)을 리세트 노드(Qb)로 전송한다. 한편, 이 제 2 반전 스위칭소자(iTr2)는 제 1 저전압(VGL1) 대신 제 2 저전압(VGL2)을 전송하는 제 2 저전압전송라인에 접속될 수도 있다.
여기서, 제 1 반전 스위칭소자(iTr1)와 제 2 반전 스위칭소자(iTr2)가 함께 턴-온 상태일 때 리세트 노드(Qb)가 방전 상태로 될 수 있도록, 제 2 반전 스위칭소자(iTr2)의 사이즈(예를 들어 채널폭)가 제 1 반전 스위칭소자(iTr1)의 사이즈보다 더 크게 형성된다.
도 21은 반전부(INV)의 또 다른 구성을 나타낸 도면이다.
전술된 제 1 내지 제 7 실시예, 그리고 제 9 내지 16 실시예에서의 반전부(INV)는, 도 21에 도시된 반전부(INV)의 구성으로 대체될 수도 있다.
즉, 제 n 스테이지(STn)에 구비된 반전부(INV), 도 21에 도시된 바와 같이, 제 1 반전 스위칭소자(iTr1) 및 제 2 반전 스위칭소자(iTr2)를 포함할 수 있다.
제 1 반전 스위칭소자(iTr1)는 클럭전송라인으로부터의 제 1 클럭펄스(CLK1)에 따라 제어되며, 클럭전송라인과 리세트 노드(Qb) 사이에 접속된다. 즉, 이 제 1 반전 스위칭소자(iTr1)는 제 1 클럭펄스(CLK1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 클럭펄스(CLK1)를 리세트 노드(Qb)로 전달한다.
제 2 반전 스위칭소자(iTr2)는, 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(Qb)와 제 1 저전압(VGL1)을 전송하는 제 1 저전압전송라인 사이에 접속된다. 즉, 이 제 2 반전 스위칭소자(iTr2)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 저전압(VGL1)을 리세트 노드(Qb)로 전송한다. 한편, 이 제 2 반전 스위칭소자(iTr2)는 제 1 저전압(VGL1) 대신 제 2 저전압(VGL2)을 전송하는 제 2 저전압전송라인에 접속될 수도 있다.
여기서, 제 1 반전 스위칭소자(iTr1)와 제 2 반전 스위칭소자(iTr2)가 함께 턴-온 상태일 때 리세트 노드(Qb)가 방전 상태로 될 수 있도록, 제 2 반전 스위칭소자(iTr2)의 사이즈(예를 들어 채널폭)가 제 1 반전 스위칭소자(iTr1)의 사이즈보다 더 크게 형성된다.
한편, 본 발명에서의 제 1 스위칭소자(Tr1)는 리세트 노드(Qb) 및 풀다운 스위칭소자(Ds)가 2개 이상 구비된 스테이지에도 적용될 수 있다. 이를 도 10을 참조하여 구체적으로 설명한다.
도 22는 본 발명의 스테이지에 대한 또 다른 실시예를 나타낸 도면이다.
제 n 스테이지(STn)는, 도 22에 도시된 바와 같이, 세트 노드(Q), 제 1 리세트 노드(Qb1), 제 2 리세트 노드(Qb2), 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4), 스캔풀업 스위칭소자(Us), 제 1 스캔풀다운 스위칭소자(Ds1), 제 2 스캔풀다운 스위칭소자(Ds2), 제 1 반전부(INV) 및 제 2 반전부(INV)를 포함한다.
여기서, 제 1 스위칭소자(Tr1) 및 스캔풀업 스위칭소자(Us)는 전술된 제 1 실시예에서의 그것들과 동일하므로, 이들에 대한 설명은 앞선 제 1 실시예를 참조한다.
제 2 스위칭소자(Tr2)는 n+2번째 스테이지(STn+2)로부터의 제 n+2 스캔펄스(SPn+2)에 따라 제어되며, 세트 노드(Q)와 제 1 저전압(VGL1)을 전송하는 제 1 저전압전송라인 사이에 접속된다. 즉, 이 제 2 스위칭소자(Tr2)는 제 n+2 스캔펄스(SPn+2)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 저전압(VGL1)을 세트 노드(Q)로 전송한다.
제 3 스위칭소자(Tr3)는 제 1 리세트 노드(Qb1)의 전압에 따라 제어되며, 세트 노드(Q)와 제 1 저전압전송라인 사이에 접속된다. 즉, 이 제 3 스위칭소자(Tr3)는 제 1 리세트 노드(Qb1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 저전압(VGL1)을 세트 노드(Q)로 전송한다.
제 4 스위칭소자(Tr4)는 제 2 리세트 노드(Qb2)의 전압에 따라 제어되며, 세트 노드(Q)와 제 1 저전압전송라인 사이에 접속된다. 즉, 이 제 4 스위칭소자(Tr4)는 제 2 리세트 노드(Qb2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 저전압(VGL1)을 세트 노드(Q)로 전송한다.
제 1 반전부(INV)는 세트 노드(Q)의 전압의 논리와 제 1 리세트 노드(Qb1)의 전압의 논리가 상반되도록, 세트 노드(Q)의 전압에 따라 제 1 리세트 노드(Qb1)의 전압을 제어한다. 구체적으로, 제 1 반전부(INV)는, 세트 노드(Q)의 전압이 논리적으로 하이 상태일 때, 제 1 리세트 노드(Qb1)로 제 1 저전압(VGL1)을 인가하여 이 제 1 리세트 노드(Qb1)를 방전시킨다. 반면, 이 제 1 반전부(INV)는, 세트 노드(Q)의 전압이 논리적으로 로우 상태일 때, 제 1 리세트 노드(Qb1)로 제 1 교류형전압(AC1)을 인가한다.
제 2 반전부(INV)는 세트 노드(Q)의 전압의 논리와 제 2 리세트 노드(Qb2)의 전압의 논리가 상반되도록, 세트 노드(Q)의 전압에 따라 제 2 리세트 노드(Qb2)의 전압을 제어한다. 구체적으로, 제 2 반전부(INV)는, 세트 노드(Q)의 전압이 논리적으로 하이 상태일 때, 제 2 리세트 노드(Qb2)로 제 1 저전압(VGL1)을 인가하여 이 제 2 리세트 노드(Qb2)를 방전시킨다. 반면, 제 2 반전부(INV)는, 세트 노드(Q)의 전압이 논리적으로 로우 상태일 때, 제 2 리세트 노드(Qb2)로 제 2 교류형전압(AC2)을 인가한다.
여기서, 제 1 교류형전압(AC1) 및 제 2 교류형전압(AC2)은 f 프레임 단위(f는 자연수)로 충전용전압(VDD)과 및 제 1 저전압(VGL1)을 번갈아 갖는 교류신호이다. 그리고, 제 1 교류형전압(AC1)은 제 2 교류형전압(AC2)에 대하여 180도 반전된 형태의 신호이다. 따라서, 어느 특정 프레임 기간 동안 제 1 교류형전압(AC1)이 충전용전압(VDD)으로 유지되면, 그 때 제 2 교류형전압(AC2)은 제 1 저전압(VGL1)으로 유지된다.
제 1 스캔풀다운 스위칭소자(Ds1)는 제 1 리세트 노드(Qb1)의 전압에 따라 제어되며, 스캔펄스출력단자(SOT)와 제 1 저전압(VGL1)을 전송하는 제 1 저전압전송라인 사이에 접속된다. 즉, 이 제 1 스캔풀다운 스위칭소자(Ds1)는 제 1 리세트 노드(Qb1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 저전압(VGL1)을 스캔펄스출력단자(SOT)로 전송한다.
제 2 스캔풀다운 스위칭소자(Ds2)는 제 2 리세트 노드(Qb2)의 전압에 따라 제어되며, 스캔펄스출력단자(SOT)와 제 1 저전압전송라인 사이에 접속된다. 즉, 이 제 2 스캔풀다운 스위칭소자(Ds2)는 제 2 리세트 노드(Qb2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 저전압(VGL1)을 스캔펄스출력단자(SOT)로 전송한다.
한편, 본 발명에서의 구조는 n타입뿐만 아니라 p타입의 스위칭소자들 또는 인핸스먼트-모드(enhancement-mode)의 스위칭소자들로 구성된 쉬프트 레지스터에도 적용될 수 있다.
또한, 본 발명에서의 쉬프트 레지스터는 액정표시장치뿐만 아니라 플라즈마 표시장치, 유기발광다이오드 표시장치 등의 각종 표시장치에도 적용될 수 있다.
도 22는 본 발명의 실시예에 따른 쉬프트 레지스터의 효과를 설명하기 위한 도면이다.
도 22에 도시된 본 발명의 실시예에 따른 쉬프트 레지스터에 따르면, 세트 노드(Q)의 전압(V_Q)이 일정 기간 동안 상승된 상태로 유지된 후 정상적인 타이밍에 하강함을 알 수 있다. 이는 상술된 바와 같이 세트 노드(Q)에 접속된 제 1 스위칭소자(Tr1)의 게이트-소스전극간 전압이 부극성으로 유지되어 완전히 턴-오프 상태를 유지하기 때문이다. 한편, 부호 V_SP는 스캔펄스의 전압을 의미하며, V_Qb는 리세트 노드(Qb)의 전압을 의미한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
SP#: 제 # 스캔펄스 ST#: 제 # 스테이지
Tr#: 제 # 스위칭소자 INV: 반전부
VDD: 충전용전압 VGL1: 제 1 저전압
Q: 세트 노드 Qb: 리세트 노드
in: 반전 노드 SOT: 스캔펄스출력단자
Us: 스캔풀업 스위칭소자 Ds: 스캔풀다운 스위칭소자
SOU: 스캔펄스출력부 CLK#: 제 # 클럭펄스
n#: 제 # 노드

Claims (17)

  1. 스캔펄스들을 순차적으로 출력하는 다수의 스테이지들을 포함하며;
    각 스테이지는 각 스캔펄스출력단자를 통해 스캔펄스를 출력하며;
    각 스테이지는 스캔펄스를 출력한 이후에 자신의 스캔펄스출력단자를 통해 방전용전압을 출력하며;
    상기 스테이지들 중 하나인 제 n 스테이지는,
    제 n-2 스테이지로부터 출력된 제 n-2 스캔펄스의 근거가 되는 제 1 클럭펄스에 따라 제어되며, 상기 제 n-2 스테이지의 스캔펄스출력단자와 세트 노드 사이에 접속된 제 1 스위칭소자;
    제 n-1 스테이지로부터 출력된 제 n-1 스캔펄스의 근거가 되는 제 2 클럭펄스에 따라 제어되며, 상기 제 n-1 스테이지의 스캔펄스출력단자와 세트 노드 사이에 접속된 제 2 스위칭소자;
    상기 세트 노드의 전압 및 상기 제 1 클럭펄스에 따라 제 3 클럭펄스를 제 n 스캔펄스로서 출력하거나 또는 제 1 저전압을 방전용전압으로서 출력하는 스캔펄스출력부를 포함하며; 그리고,
    로우 상태에서의 제 1 내지 제 3 클럭펄스의 각 전압이 상기 제 1 저전압보다 더 작은 것을 특징으로 하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 스캔펄스출력부는,
    상기 세트 노드의 전압에 따라 제어되며, 상기 제 3 클럭펄스를 전송하는 클럭전송라인과 상기 제 n 스테이지의 스캔펄스출력단자 사이에 접속된 스캔풀업 스위칭소자; 및,
    상기 제 1 클럭펄스에 따라 제어되며, 상기 제 n 스테이지의 스캔펄스출력단자와 상기 제 1 저전압을 전송하는 제 1 저전압전송라인 사이에 접속된 스캔풀다운 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  3. 스캔펄스들을 순차적으로 출력하는 다수의 스테이지들을 포함하며;
    각 스테이지는 각 스캔펄스출력단자를 통해 스캔펄스를 출력하며;
    각 스테이지는 스캔펄스를 출력한 이후에 자신의 스캔펄스출력단자를 통해 방전용전압을 출력하며;
    상기 스테이지들 중 하나인 제 n 스테이지는,
    제 n-2 스테이지로부터 출력된 제 n-2 스캔펄스의 근거가 되는 제 1 클럭펄스에 따라 제어되며, 상기 제 n-2 스테이지의 스캔펄스출력단자와 세트 노드 사이에 접속된 제 1 스위칭소자;
    제 n-1 스테이지로부터 출력된 제 n-1 스캔펄스의 근거가 되는 제 2 클럭펄스에 따라 제어되며, 상기 제 n-1 스테이지의 스캔펄스출력단자와 세트 노드 사이에 접속된 제 2 스위칭소자;
    충전용전압, 제 1 저전압 및 제 2 저전압을 이용하여, 상기 세트 노드의 전압의 논리와 리세트 노드의 전압의 논리가 상반되도록 상기 세트 노드의 전압에 따라 리세트 노드의 전압을 제어하는 반전부;
    상기 세트 노드의 전압 및 상기 리세트 노드의 전압에 따라 제 3 클럭펄스를 제 n 스캔펄스로서 출력하거나, 또는 제 1 저전압을 방전용전압으로서 출력하는 스캔펄스출력부를 포함하며; 그리고,
    로우 상태에서의 제 1 내지 제 3 클럭펄스의 각 전압이 상기 제 1 저전압보다 더 작은 것을 특징으로 하는 쉬프트 레지스터.
  4. 제 3 항에 있어서,
    상기 스캔펄스출력부는,
    상기 세트 노드의 전압에 따라 제어되며, 상기 제 3 클럭펄스를 전송하는 클럭전송라인과 상기 제 n 스테이지의 스캔펄스출력단자 사이에 접속된 스캔풀업 스위칭소자; 및,
    상기 리세트 노드의 전압에 따라 제어되며, 상기 제 n 스테이지의 스캔펄스출력단자와 상기 제 1 저전압을 전송하는 제 1 저전압전송라인 사이에 접속된 스캔풀다운 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  5. 제 3 항에 있어서,
    상기 제 1 저전압과 상기 제 2 저전압이 동일한 크기를 갖는 것을 특징으로 하는 쉬프트 레지스터.
  6. 제 3 항에 있어서,
    상기 제 2 저전압이 상기 로우 상태에서의 제 1 내지 제 3 클럭펄스의 전압과 동일한 크기를 갖는 것을 특징으로 하는 쉬프트 레지스터.
  7. 제 3 항에 있어서,
    상기 제 1 클럭펄스에 따라 제어되며, 상기 제 1 스위칭소자의 일측 전극과 상기 세트 노드 사이에 접속된 제 3 스위칭소자;
    상기 제 3 클럭펄스에 따라 제어되며, 상기 제 n 스테이지의 스캔펄스출력단자와 상기 일측 전극 사이에 접속된 제 4 스위칭소자를 더 포함하며;
    상기 일측 전극은 상기 제 1 스위칭소자의 소스전극 및 드레인전극 중 하나인 것을 특징으로 하는 쉬프트 레지스터.
  8. 제 3 항에 있어서,
    제 n+2 스테이지로부터의 제 n+2 스캔펄스에 따라 제어되며, 상기 제 1 저전압을 전송하는 제 1 저전압전송라인과 상기 세트 노드 사이에 접속된 제 5 스위칭소자;
    상기 제 n+2 스캔펄스에 따라 제어되며, 상기 세트 노드와 상기 제 5 스위칭소자의 일측 전극 사이에 접속된 제 6 스위칭소자;
    상기 제 3 클럭펄스에 따라 제어되며, 상기 제 n 스테이지의 스캔펄스출력단자와 상기 일측 전극 사이에 접속된 제 7 스위칭소자를 더 포함하며;
    상기 일측 전극은 상기 제 6 스위칭소자의 소스전극 및 드레인전극 중 하나인 것을 특징으로 하는 쉬프트 레지스터.
  9. 한 쌍의 스캔펄스 및 캐리펄스를 순차적으로 출력하는 다수의 스테이지들을 포함하며;
    각 스테이지는 각 스캔펄스출력단자 및 캐리펄스출력단자를 통해 스캔펄스 및 캐리펄스를 출력하며;
    각 스테이지는 스캔펄스 및 캐리펄스를 출력한 이후에 자신의 스캔펄스출력단자를 통해 제 1 방전용전압을 출력하고, 자신의 캐리펄스출력단자를 통해 제 2 방전용전압을 출력하며;
    상기 스테이지들 중 하나인 제 n 스테이지는,
    제 n-2 스테이지로부터 출력된 제 n-2 스캔펄스의 근거가 되는 제 1 클럭펄스에 따라 제어되며, 상기 제 n-2 스테이지의 스캔펄스출력단자와 세트 노드 사이에 접속된 제 1 스위칭소자;
    제 n-1 스테이지로부터 출력된 제 n-1 스캔펄스의 근거가 되는 제 2 클럭펄스에 따라 제어되며, 상기 제 n-1 스테이지의 스캔펄스출력단자와 세트 노드 사이에 접속된 제 2 스위칭소자;
    제 n+2 스테이지로부터의 제 n+2 캐리펄스에 따라 제어되며, 상기 세트 노드와 제 1 저전압을 전송하는 제 1 저전압전송라인 사이에 접속된 제 3 스위칭소자;
    충전용전압, 상기 제 1 저전압 및 제 2 저전압을 이용하여, 상기 세트 노드의 전압의 논리와 리세트 노드의 전압의 논리가 상반되도록 상기 세트 노드의 전압에 따라 리세트 노드의 전압을 제어하는 반전부;
    상기 세트 노드의 전압 및 상기 리세트 노드의 전압에 따라 제 3 클럭펄스를 제 n 스캔펄스로서 출력하거나, 또는 상기 제 1 저전압을 제 1 방전용전압으로서 출력하는 스캔펄스출력부;
    상기 세트 노드의 전압 및 상기 리세트 노드의 전압에 따라 상기 제 3 클럭펄스를 제 n 캐리펄스로서 출력하거나, 또는 상기 제 2 저전압을 제 2 방전용전압으로서 출력하는 캐리펄스출력부를 포함하며; 그리고,
    로우 상태에서의 제 1 내지 제 3 클럭펄스의 각 전압이 상기 제 1 저전압보다 더 작은 것을 특징으로 하는 쉬프트 레지스터.
  10. 제 9 항에 있어서,
    상기 스캔펄스출력부는,
    상기 세트 노드의 전압에 따라 제어되며, 상기 제 3 클럭펄스를 전송하는 클럭전송라인과 상기 제 n 스테이지의 스캔펄스출력단자 사이에 접속된 스캔풀업 스위칭소자; 및,
    상기 리세트 노드의 전압에 따라 제어되며, 상기 제 n 스테이지의 스캔펄스출력단자와 상기 제 1 저전압을 전송하는 제 1 저전압전송라인 사이에 접속된 스캔풀다운 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  11. 제 9 항에 있어서,
    상기 캐리펄스출력부는,
    상기 세트 노드의 전압에 따라 제어되며, 상기 제 3 클럭펄스를 전송하는 클럭전송라인과 상기 제 n 스테이지의 캐리펄스출력단자 사이에 접속된 캐리풀업 스위칭소자; 및,
    상기 리세트 노드의 전압에 따라 제어되며, 상기 제 n 스테이지의 캐리펄스출력단자와 상기 제 2 저전압을 전송하는 제 2 저전압전송라인 사이에 접속된 캐리풀다운 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  12. 제 9 항에 있어서,
    상기 제 2 저전압이 상기 로우 상태에서의 제 1 내지 제 3 클럭펄스의 전압과 동일한 크기를 갖는 것을 특징으로 하는 쉬프트 레지스터.
  13. 제 9 항에 있어서,
    상기 제 1 클럭펄스에 따라 제어되며, 상기 제 1 스위칭소자의 일측 전극과 상기 세트 노드 사이에 접속된 제 4 스위칭소자;
    상기 제 3 클럭펄스에 따라 제어되며, 상기 제 n 스테이지의 캐리펄스출력단자와 상기 일측 전극 사이에 접속된 제 5 스위칭소자를 더 포함하며;
    상기 일측 전극은 상기 제 1 스위칭소자의 소스전극 및 드레인전극 중 하나인 것을 특징으로 하는 쉬프트 레지스터.
  14. 제 1 항, 제 3 항 및 제 9 항 중 어느 한 항에 있어서,
    상기 제 1 내지 제 3 클럭펄스들 중 상기 제1 클럭펄스와 상기 제2클럭펄스 또는 상기 제2클럭펄스와 상기 제3클럭펄스들의 하이 구간의 일부가 중첩된 것을 특징으로 하는 쉬프트 레지스터.
  15. 삭제
  16. 삭제
  17. 제 3 항 및 제 9 항 중 어느 한 항에 있어서,
    상기 반전부는,
    충전용전원라인으로부터의 충전용전압에 따라 제어되며, 상기 충전용전원라인과 반전 노드 사이에 접속된 제 1 반전 스위칭소자;
    상기 세트 노드의 전압에 따라 제어되며, 상기 반전 노드와 상기 제 1 저전압을 전송하는 제 1 저전압전송라인 사이에 접속된 제 2 반전 스위칭소자;
    상기 반전 노드의 전압에 따라 제어되며, 상기 충전용전원라인과 리세트 노드 사이에 접속된 제 3 반전 스위칭소자; 및,
    상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 상기 제 2 저전압을 전송하는 제 2 저전압전송라인 사이에 접속된 제 4 반전 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
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