KR102102899B1 - 쉬프트 레지스터 - Google Patents

Abstract

본 발명은 스위칭소자의 열화를 방지할 수 있는 쉬프트 레지스터에 관한 것으로, 스캔펄스를 순차적으로 출력하는 쉬프트 레지스터에 있어서, 상기 쉬프트 레지스터에 구비된 적어도 하나의 스위칭소자가 게이트전극 및 옥사이드 물질로 형성된 반도체층을 포함하며, 상기 반도체층의 어느 한 가장자리와 게이트전극의 어느 한 가장자리간의 최단 거리가 2um보다 작거나 같은 것을 특징으로 한다.

Description

쉬프트 레지스터{SHIFT REGISTER}

본 발명은 쉬프트 레지스터에 관한 것으로, 특히 스위칭소자의 열화를 방지할 수 있는 쉬프트 레지스터에 관한 것이다.

쉬프트 레지스터는 내부에 다수의 스위칭소자들을 포함한다. 최근에 이러한 스위칭소자들은 전류 이동도가 높은 옥사이드 반도체층을 이용하여 제조되는 바, 이러한 옥사이드 반도체층을 이용한 스위칭소자(이하, 옥사이드 스위칭소자)의 특성으로 인해 이 스위칭소자의 열화가 가속화되는 문제점이 있다. 즉, 이 옥사이드 스위칭소자의 게이트전극으로 정극성의 전압이 오랜시간 동안 인가되면 이 스위칭소자의 문턱전압이 정의 방향으로 크게 변동되어 정상적인 전압이 인가되더라도 턴-온되지 않는 문제점이 발생될 수 있다.

쉬프트 레지스터의 특성상 하나의 스위칭소자라도 이상을 일으켜 어느 한 단의 스테이지로부터 출력이 발생되지 않거나 또는 이상 출력이 발생될 경우, 나머지 스테이지들 역시 동일한 문제점을 일으키므로 이러한 스위칭소자의 열화를 방지하는 것이 상당히 중요하다고 할 수 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 백라이트로부터의 광이 쉬프트 레지스터에 구비된 스위칭소자의 옥사이드 반도체층으로 인가될 수 있도록 그 스위칭소자의 구조를 변경하여 스위칭소자의 열화를 방지할 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 스캔펄스를 순차적으로 출력하는 쉬프트 레지스터에 있어서, 상기 쉬프트 레지스터에 구비된 적어도 하나의 스위칭소자가 게이트전극 및 옥사이드 물질로 형성된 반도체층을 포함하며, 상기 반도체층의 어느 한 가장자리와 게이트전극의 어느 한 가장자리간의 최단 거리가 2um보다 작거나 같은 것을 특징으로 한다.

또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 스캔펄스를 순차적으로 출력하는 쉬프트 레지스터에 있어서, 상기 쉬프트 레지스터에 구비된 적어도 하나의 스위칭소자가 게이트전극 및 옥사이드 물질로 형성된 반도체층을 포함하며, 상기 게이트전극의 일부에 이를 관통하는 적어도 하나의 홀이 형성됨을 특징으로 한다.

상기 적어도 하나의 홀은 상기 게이트전극과 반도체층이 중첩하는 부분에 위치함을 특징으로 한다.

상기 쉬프트 레지스터는 순차적으로 스캔펄스를 출력하는 다수의 스테이지들을 포함하며; 각 스테이지는, 전단 스테이지로부터의 스캔펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 세트 노드 사이에 접속된 제 1 스위칭소자; 다음단 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 세트 노드와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 제 2 스위칭소자; 제 1 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 방전용전원라인 사이에 접속된 제 3 스위칭소자; 제 2 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 방전용전원라인 사이에 접속된 제 4 스위칭소자; 제 1 교류전원라인으로부터의 제 1 교류전압에 따라 제어되며, 상기 제 1 교류전원라인과 제 1 리세트 노드 사이에 접속된 제 5 스위칭소자; 제 2 교류전원라인으로부터의 제 2 교류전압에 따라 제어되며, 상기 제 2 교류전원라인과 제 2 리세트 노드 사이에 접속된 제 6 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 상기 제 1 리세트 노드와 상기 방전용전원라인 사이에 접속된 제 7 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 상기 제 2 리세트 노드와 상기 방전용전원라인 사이에 접속된 제 8 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 어느 하나의 클럭펄스를 전송하는 하나의 클럭전송라인과 출력단자 사이에 접속된 풀업 스위칭소자; 상기 제 1 리세트 노드의 전압에 따라 제어되며, 상기 출력단자와 상기 방전용전원라인 사이에 접속된 제 1 풀다운 스위칭소자; 상기 제 2 리세트 노드의 전압에 따라 제어되며, 상기 출력단자와 상기 방전용전원라인 사이에 접속된 제 2 풀다운 스위칭소자를 포함하며; 상기 제 2 교류전압은 제 1 교류전압에 대하여 반전된 형태를 가지며; 상기 적어도 하나의 스위칭소자는 상기 제 3 스위칭소자, 제 4 스위칭소자, 제 1 풀다운 스위칭소자 및 제 2 풀다운 스위칭소자 중 적어도 하나를 포함함을 특징으로 한다.

상기 반도체층을 구성하는 옥사이드 물질은 a-IGZO, a-ITZO, IZO, ZnO, IGO 및 IAZO 중 어느 하나인 것을 특징으로 한다.

본 발명에 따른 쉬프트 레지스터에는 다음과 같은 효과가 있다.

첫째, 옥사이드 반도체층의 가장자리가 게이트전극의 가장자리와 더욱 근접하게 되도록 옥사이드 반도체층의 면적을 증가시키거나 또는 게이트전극의 면적을 감소시킴으로써, 옥사이드 반도체층이 백라이트로부터의 광에 더 많이 노출될 수 있다. 이에 따라 스위칭소자의 문턱전압을 원래의 값으로 회복시킬 수 있다.

둘째, 게이트전극의 일부에 이를 관통하는 홀을 형성하여 옥사이드 반도체층이 백라이트로부터의 광에 더 많이 노출될 수 있다. 이에 따라 스위칭소자의 문턱전압을 원래의 값으로 회복시킬 수 있다.

도 1은 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 2는 도 1의 쉬프트 레지스터에 공급되는 각종 신호 및 이로부터 출력되는 각종 신호의 출력 타이밍도
도 3은 도 1의 n번째 스테이지에 대한 제 1 실시예의 구성을 나타낸 도면
도 4는 스트레스 유형에 따른 옥사이드 트랜지스터의 문턱전압 변동률을 나타낸 도면
도 5는 본 발명에 따른 스위칭소자의 구성을 나타낸 도면
도 6은 도 5의 I-I'의 선상에 따른 단면도
도 7은 본 발명에 따른 스위칭소자(Tr)의 또 다른 구성을 나타낸 도면

도 1은 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 2는 도 1의 쉬프트 레지스터에 공급되는 각종 신호 및 이로부터 출력되는 각종 신호의 출력 타이밍도이다.

본 발명에 따른 쉬프트 레지스터는, 도 1에 도시된 바와 같이, 다수의 스테이지들(ST_n-2 내지 ST_n+2)을 포함한다. 여기서, 각 스테이지는 자신의 출력단자(OT)를 통해 한 프레임 기간 동안 한 번씩 스캔펄스(Vg_n-2 내지 Vg_n+2)를 출력한다.

각 스테이지(ST_n-2 내지 ST_n+2)는 스캔펄스를 이용하여 자신에게 접속된 게이트 라인을 구동시킨다. 각 스테이지로부터 출력된 스캔펄스는 후단에 위치한 스테이지에도 공급된다. 다시 말하여, 각 스테이지는 전단에 위치한 스테이지로부터의 스캔펄스 및 후단에 위치한 스테이지로부터의 스캔펄스에 의해 제어된다. 다시 말하여, 각 스테이지는 전단 스테이지로부터의 스캔펄스에 의해 그 세트 동작이 제어되는 반면, 후단 스테이지로부터의 스캔펄스에 의해 그 리세트 동작이 제어된다. 예를 들어, 도 1에 도시된 바와 같이 n번째 스테이지(ST_n)는 n-1번째 스테이지(ST_n-1)로부터의 스캔펄스(Vg_n-1) 및 n+1번째 스테이지(ST_n+1)로부터의 스캔펄스(Vg_n+1)에 의해 제어된다.

단, 한 프레임 기간에서 가장 먼저 스캔펄스를 출력하는 1번째 스테이지(도시되지 않음)의 전단에는 스테이지가 존재하지 않으므로, 이 1번째 스테이지는 타이밍 컨트롤러(도시되지 않음)로부터의 스타트 펄스에 의해 그 세트 동작이 제어된다.

스테이지들(ST_n-2 내지 ST_n+2)은 1번째 스테이지부터 마지막 번째 스테이지(도시되지 않음)까지 차례로 스캔펄스를 출력한다.

한편, 이 마지막 번째 스테이지는 한 프레임 기간에서 가장 늦게 스캔펄스를 출력하는 스테이지로서, 이의 후단에는 스테이지가 존재하지 않으므로 이 마지막 번째 스테이지는 타이밍 컨트롤러로부터의 스타트 펄스에 의해 그 리세트 동작이 제어된다. 한편, 마지막 번째 스테이지의 후단에 더미 스테이지를 더 구성할 경우, 이 마지막 번째 스테이지는 스타트 펄스 대신, 이 더미 스테이지로부터의 더미 스캔펄스를 공급받아 리세트 될 수 있다. 더미 스캔펄스는 마지막 번째 스테이지로부터 스캔펄스가 출력된 바로 이후에 출력되는 스캔펄스로서, 이 더미 스캔펄스는 게이트 라인으로 공급되지 않고 오직 마지막 번째 스테이지로만 공급된다.

이러한 쉬프트 레지스터는 액정패널에 내장될 수 있다. 즉, 상기 액정패널은 화상을 표시하기 위한 표시부와 이 표시부를 둘러싸는 비표시부를 갖는데, 상기 쉬프트 레지스터는 상기 비표시부에 내장된다.

이와 같이 구성된 쉬프트 레지스터의 전체 스테이지는 충전용전압(도 3의 Vdd), 방전용전압(도 3의 Vss), 제 1 교류전압(Vac1), 제 2 교류전압(Vac2)을 공급받음과 아울러, 또한 서로 순차적인 위상차를 갖고 순환하는 다수의 클럭펄스들(예를 들어, 제 1 내지 제 4 클럭펄스들(CLK_1 내지 CLK_4)) 중 어느 하나를 공급받는다. 한편, 스테이지들 중 1번째 스테이지 및 마지막 번째 스테이지는 상술된 바와 같은 스타트 펄스를 더 공급받는다.

충전용전압(Vdd)은 앞으로 설명할 스위칭소자들을 턴-온시킬 수 있는 값으로 설정된 전압을 의미하며, 방전용전압(Vss)은 상기 스위칭소자들을 턴-오프시킬 수 있는 값으로 설정된 전압을 의미한다. 예를 들어, 스위칭소자들이 N타입일 경우, 충전용전압(Vdd)은 이 스위칭소자의 문턱전압보다 큰 값으로 설정된 정극성의 전압이 될 수 있고, 그리고 방전용전압(Vss)은 이 스위칭소자의 문턱전압보다 작은 값으로 설정된 부극성의 전압 또는 그라운드 전압이 될 수 있다.

제 1 교류전압(Vac1) 및 제 2 교류전압(Vac2)은, 프레임 기간 단위로 고전압 및 저전압 중 어느 하나의 전압을 갖는 교류전압이다. 구체적으로, 제 1 교류전압(Vac1)과 제 2 교류전압(Vac2)은 동일 프레임 기간에 서로 상반된 전압을 갖도록 설정되는 바, 이때 이들은 각각 i프레임 기간(i는 자연수)을 주기로 고전압과 저전압을 번갈아가며 가질 수 있다. 하나의 예로서, 홀수 번째 프레임 기간에는 제 1 교류전압(Vac1)이 고전압으로 유지되고, 반면 짝수 번째 프레임 기간에는 제 2 교류전압(Vac2)이 고전압으로 유지될 수 있다. 이때, 전술된 바와 같이, 제 2 교류전압(Vac2)은, 동일 프레임 기간에 상기 제 1 교류전압(Vac1)과 상반된 전압을 갖는다. 예를 들어, 도 2에 도시된 바와 같이, 어느 특정 프레임 기간에 제 1 교류전압(Vac1)이 고전압으로 유지된다면, 그때 제 2 교류전압(Vac2)은 저전압으로 유지된다.

한편, 전술된 제 1 및 제 2 교류전압(Vac1, Vac2)의 각 고전압은 충전용전압(Vdd)과 동일한 값을 가질 수 있으며, 그리고 이들의 각 저전압은 방전용전압(Vss)과 동일한 값을 가질 수 있다.

제 1 내지 제 4 클럭펄스(CLK_1 내지 CLK_4)는 각 스테이지의 출력 동작에 사용된다. 예를 들어 도 1에 도시된 바와 같이 4상의 클럭펄스들이 사용될 때, 4x+1번째(x는 0을 포함한 자연수) 스테이지는 제 1 클럭펄스(CLK_1)를 공급받아 4x+1번째 스캔펄스를 출력하고, 4x+2번째 스테이지는 제 2 클럭펄스(CLK_2)를 공급받아 4x+2번째 스캔펄스를 출력하고, 4x+3번째 스테이지는 제 3 클럭펄스(CLK_3)를 공급받아 4x+3번째 스캔펄스를 출력하고, 그리고 4x+4번째 스테이지는 제 4 클럭펄스(CLK_4)를 공급받아 4x+4번째 스캔펄스를 출력한다.

각 클럭펄스(CLK_1 내지 CLK_4)는 한 프레임 기간 동안 여러 번 출력되지만, 상기 스타트 펄스는 한 프레임 기간 동안 단 한번 출력된다. 다시 말하면, 각 클럭펄스(CLK_1 내지 CLK_4)는 한 프레임 기간 동안 주기적으로 여러 번의 액티브 상태(하이 상태)를 나타내지만, 스타트 펄스는 한 프레임 기간 동안 단 한 번의 액티브 상태를 나타낸다. 이 스타트 펄스는 한 프레임 기간 중 어떠한 클럭펄스들(CLK_1 내지 CLK_4)보다도 가장 먼저 출력된다. 여기서, 액티브 상태가 하이 상태일 때, 이 액티브 상태는 전술된 충전용전압(Vdd)과 동일한 값을 가질 수 있다. 그리고 비액티브 상태가 로우 상태일 때, 이 비액티브 상태는 전술된 방전용전압(Vss)과 동일한 값을 가질 수 있다. 물론, 액티브 상태 및 비액티브 상태에서의 전압이 충전용전압(Vdd) 및 방전용전압(Vss)과 다를 수도 있다.

한편, 도면에 도시되지 않았지만, 인접한 기간에 출력되는 클럭펄스는 서로 일정기간 중첩되어 출력될 수도 있다. 예를 들어, 제 1 클럭펄스(CLK1)의 펄스폭(하이 상태의 펄스폭) 중 후반 1/2에 대응되는 폭과, 제 2 클럭펄스(CLK2)의 펄스폭 중 전반 1/2에 대응되는 폭이 서로 동일한 기간에 출력되도록, 제 1 클럭펄스와 제 2 클럭펄스가 중첩되어 출력될 수 있다. 다른 클럭펄스들 역시 이와 같은 방식으로 중첩되어 출력될 수 있다.

상술된 본 발명의 쉬프트 레지스터에 구비된 스테이지는 다음과 같은 구성을 가질 수 있다.

도 3은 도 1의 n번째 스테이지에 대한 제 1 실시예의 구성을 나타낸 도면이다.

n번째 스테이지(ST_n)는, 도 3에 도시된 바와 같이, 노드 제어부(NC), 출력부(OU) 및 열화보상부(DCU)를 포함한다.

n번째 스테이지(ST_n)의 세트 기간(TS) 및 출력 기간(TO)에, 노드 제어부(NC)는 세트 노드(Q)를 충전시키고, 제 1 및 제 2 리세트 노드(Qb1, Qb2)를 방전시킨다. 그리고 n번째 스테이지(ST_n)의 리세트 기간(TR)에, 노드 제어부(NC)는 세트 노드(Q)를 방전시키고, 제 1 및 제 2 리세트 노드(Qb1, Qb2) 중 어느 하나를 충전시킴과 아울러 다른 하나를 방전시킨다. 예를 들어, 제 1 교류전압(Vac1)이 고전압으로 유지되고 제 2 교류전압(Vac2)이 저전압으로 유지되는 프레임 기간에 속한 리세트 기간(TR)에는, 제 1 리세트 노드(Qb1)가 충전되고 제 2 리세트 노드(Qb2)가 방전된다. 반면, 제 1 교류전압(Vac1)이 저전압으로 유지되고 제 2 교류전압(Vac2)이 고전압으로 유지되는 프레임 기간에 속한 리세트 기간(TR)에는, 제 1 리세트 노드(Qb1)가 방전되고 제 2 리세트 노드(Qb2)가 충전된다.

출력부(OU)는 출력 기간(TO)에 자신에게 입력된 클럭펄스를 스캔펄스로서 출력하고, 리세트 기간(TR)에는 스캔펄스 대신 방전용전압(Vss)을 출력한다.

전술된 n번째 스테이지(ST_n)의 노드 제어부(NC)는, 도 3에 도시된 바와 같이, 제 1 스위칭소자 내지 제 8 스위칭소자(Tr1 내지 Tr8)를 포함한다. 그리고, n번째 스테이지(ST_n)의 출력부(OU)는, 도 3에 도시된 바와 같이, 풀업 스위칭소자(Pu), 제 1 풀다운 스위칭소자(Pd1) 및 제 2 풀다운 스위칭소자(Pd2)를 포함한다.

여기서, 전술된 노드 제어부(NC) 및 출력부(OU)의 스위칭소자들에 대하여 좀 더 구체적으로 설명한다.

n번째 스테이지(ST_n)에 구비된 제 1 스위칭소자(Tr1)는, n-1번째 스테이지(ST_n-1)로부터의 스캔펄스(Vg_n-1)에 따라 제어되며, 충전용전원라인과 세트 노드(Q)에 사이에 접속된다. 즉, 이 제 1 스위칭소자(Tr1)는 n-1번째 스테이지(ST_n-1)로부터의 스캔펄스(Vg_n-1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전원라인과 세트 노드(Q)를 서로 연결시킨다. 여기서, 충전용전원라인으로는 충전용전압(Vdd)이 공급된다.

n번째 스테이지(ST_n)에 구비된 제 2 스위칭소자(Tr2)는, n+2번째 스테이지(ST_n+2)로부터의 스캔펄스(Vg_n+2)에 따라 제어되며, 세트 노드(Q)와 방전용전라인 사이에 접속된다. 즉, 이 제 2 스위칭소자(Tr2)는 n+1번째 스테이지(ST_n+1)로부터의 스캔펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 방전용전원라인과 세트 노드(Q)를 서로 연결시킨다. 여기서, 방전용전원라인으로는 방전용전압(Vss)이 공급된다.

n번째 스테이지(ST_n)에 구비된 제 3 스위칭소자(Tr3)는, 제 1 리세트 노드(Qb1)의 전압에 따라 제어되며, 세트 노드(Q)와 방전용전원라인 사이에 접속된다. 즉, 이 제 3 스위칭소자(Tr)는 제 1 리세트 노드(Qb1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)와 방전용전원라인을 서로 연결시킨다.

n번째 스테이지(ST_n)에 구비된 제 4 스위칭소자(Tr4)는, 제 2 리세트 노드(Qb2)의 전압에 따라 제어되며, 세트 노드(Q)와 방전용전원라인 사이에 접속된다. 즉, 이 제 4 스위칭소자(Tr4)는 제 2 리세트 노드(Qb2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)와 방전용전원라인을 서로 연결시킨다.

n번째 스테이지(ST_n)에 구비된 제 5 스위칭소자(Tr5)는, 제 1 교류전압(Vac1)에 따라 제어되며, 제 1 교류전원라인과 제 1 리세트 노드(Qb1) 사이에 접속된다. 즉, 이 제 5 스위칭소자(Tr5)는 제 1 교류전압(Vac1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 교류전원라인과 제 1 리세트 노드(Qb1)를 서로 연결시킨다. 여기서, 제 1 교류전원라인으로는 제 1 교류전압(Vac1)이 공급된다.

n번째 스테이지(ST_n)에 구비된 제 6 스위칭소자(Tr6)는, 제 2 교류전압(Vac2)에 따라 제어되며, 제 2 교류전원라인과 제 2 리세트 노드(Qb2) 사이에 접속된다. 즉, 이 제 6 스위칭소자(Tr6)는 제 2 교류전압(Vac2)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 교류전원라인과 제 2 리세트 노드(Qb2)를 서로 연결시킨다. 여기서, 제 2 교류전원라인으로는 제 2 교류전압(Vac2)이 공급된다.

n번째 스테이지(ST_n)에 구비된 제 7 스위칭소자(Tr7)는, 세트 노드(Q)의 전압에 따라 제어되며, 제 1 리세트 노드(Qb1)와 방전용전원라인 사이에 접속된다. 즉, 이 제 7 스위칭소자(Tr7)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 리세트 노드(Qb1)와 방전용전원라인을 서로 연결시킨다.

n번째 스테이지(ST_n)에 구비된 제 8 스위칭소자(Tr8)는, 세트 노드(Q)의 전압에 따라 제어되며, 제 2 리세트 노드(Qb2)와 방전용전원라인 사이에 접속된다. 즉, 이 제 8 스위칭소자(Tr8)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 리세트 노드(Qb2)와 방전용전원라인을 서로 연결시킨다.

n번째 스테이지(ST_n)에 구비된 풀업 스위칭소자(Pu)는, 세트 노드(Q)의 전압에 따라 제어되며, 서로 다른 위상을 갖는 다수의 클럭펄스들(CLK1 내지 CLK4) 중 어느 하나를 전송하는 클럭전송라인과 출력단자(OT) 사이에 접속된다. 즉, 이 풀업 스위칭소자(Pu)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 해당 클럭전송라인과 n번째 스테이지(ST_n)의 출력단자(OT)를 서로 연결시킨다.

n번째 스테이지(ST_n)에 구비된 제 1 풀다운 스위칭소자(Pd1)는, 제 1 리세트 노드(Qb1)의 전압에 따라 제어되며, 출력단자(OT)와 방전용전원라인 사이에 접속된다. 즉, 이 제 1 풀다운 스위칭소자(Pd1)는 제 1 리세트 노드(Qb1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 n번째 스테이지(ST_n)의 출력단자(OT)와 방전용전원라인을 서로 연결시킨다.

n번째 스테이지(ST_n)에 구비된 제 2 풀다운 스위칭소자(Pd2)는, 제 2 리세트 노드(Qb2)의 전압에 따라 제어되며, 출력단자와 방전용전원라인 사이에 접속된다. 즉, 이 제 2 풀다운 스위칭소자(Pd2)는 제 2 리세트 노드(Qb2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 n번째 스테이지(ST_n)의 출력단자(OT)와 방전용전원라인을 서로 연결시킨다.

이와 같이 구성된 쉬프트 레지스터의 동작을 설명하기로 한다. 여기서, 쉬프트 레지스터에 구비된 스테이지들의 구성은 모두 동일하며, 또한 그 구동 동작 역시 동일하므로, 도 2 및 도 3을 참조하여, n번째 스테이지(ST_n)의 동작을 대표적으로 설명한다.

1) 세트 기간( TS )

n번째 스테이지(ST_n)의 세트 시점(TS)에, n-1번째 스테이지로부터 하이 상태의 스캔펄스(Vg_n-1)가 n번째 스테이지(ST_n)의 제 1 스위칭소자(Tr1)로 공급된다. 이에 따라, 이 제 1 스위칭소자(Tr1)가 턴-온되고, 이 턴-온된 제 1 스위칭소자(Tr1)를 통해 충전용전압(Vdd)이 n번째 스테이지(ST_n)의 세트 노드(Q)로 공급된다. 따라서, 이 세트 노드(Q)의 전압(도 2의 V_Q)이 충전되고, 이 충전된 세트 노드(Q)에 게이트전극을 통해 접속된 풀업 스위칭소자(Pu), 제 7 스위칭소자(Tr7) 및 제 8 스위칭소자(Tr8)가 턴-온된다.

턴-온된 제 7 스위칭소자(Tr7)를 통해, 방전용전압(Vss)이 n번째 스테이지(ST_n)의 제 1 리세트 노드(Qb1)로 공급된다. 또한, 턴-온된 제 8 스위칭소자(Tr8)를 통해, 방전용전압(Vss)이 n번째 스테이지(ST_n)의 제 2 리세트 노드(Qb2)로 공급된다. 여기서, 도 2에 도시된 바와 같이, 이 프레임 기간 동안 제 1 교류전압(Vac1)이 고전압으로, 그리고 제 2 교류전압(Vac2)이 저전압으로 유지되므로, 제 1 교류전원라인에 다이오드연결방식으로 접속된 제 5 스위칭소자(Tr5)는 이 프레임 기간 동안 항상 턴-온 상태를 유지하는 반면, 제 2 교류전원라인에 다이오드연결방식으로 접속된 제 6 스위칭소자(Tr6)는 항상 턴-오프 상태를 유지한다. 이에 따라, 제 1 리세트 노드(Qb1)는 제 5 스위칭소자(Tr5)를 통해 제공되는 하이 상태의 제 1 교류전압(Vac1)과, 그리고 제 7 스위칭소자(Tr7)를 통해 제공되는 로우 상태의 방전용전압(Vss)이 함께 공급되게 된다. 그런데, 제 7 스위칭소자(Tr7)가 제 5 스위칭소자(Tr5)보다 더 큰 사이즈(즉, 더 큰 채널폭)를 가지므로, 이 세트 기간에 제 1 리세트 노드(Qb1)는 보다 큰 사이즈를 갖는 제 7 스위칭소자(Tr7)를 통해 인가되는 방전용전압(Vss)에 의해 방전 상태를 유지한다. 마찬가지 방식으로, 제 8 스위칭소자(Tr8)가 제 6 스위칭소자(Tr6)보다 더 큰 사이즈(즉, 더 큰 채널폭)를 갖는다.

따라서, 이 세트 기간(TS)에 제 1 및 제 2 리세트 노드(Qb1, Qb2)가 모두 방전되며, 이 방전된 제 1 리세트 노드(Qb1)에 게이트전극을 통해 접속된 제 3 스위칭소자(Tr3) 및 제 1 풀다운 스위칭소자(Pd1), 그리고 방전된 제 2 리세트 노드(Qb2)에 게이트전극을 통해 접속된 제 4 스위칭소자(Tr4) 및 제 2 풀다운 스위칭소자(Pd2)가 모두 턴-오프된다.

한편, 이 세트 기간(TS)에 n+1번째 스테이지(ST_n+1)로부터는 스캔펄스가 로우 상태이므로(즉, n+1번째 스테이지(ST_n+1)로부터 방전용전압(Vss)이 출력되므로), 이를 공급받는 n번째 스테이지(ST_n)의 제 2 스위칭소자(Tr2)는 턴-오프된다.

이와 같이, 이 n번째 스테이지(ST_n)의 세트 기간에, 세트 노드(Q)는 충전되고, 제 1 및 제 2 리세트 노드(Qb1, Qb2)는 방전된다.

2) 출력 기간( TO )

n번째 스테이지(ST_n)의 출력 기간(TO)에, 제 1 클럭펄스(CLK1)가 풀업 스위칭소자(Pu)의 드레인전극으로 인가된다. 이 출력 기간에는 n-1번째 스테이지(ST_n-1)로부터 로우 상태의 스캔펄스가 출력되므로(즉, n-1번째 스테이지(ST_n-1)로부터 방전용전압(Vss)이 출력되므로) 제 1 스위칭소자(Tr1)가 턴-오프되며, 이에 의해 세트 노드(Q)가 플로팅(floating) 상태로 된다. 따라서, 이 출력 기간(TO)에 풀업 스위칭소자(Pu)는 여전히 턴-온 상태이다. 이때, 풀업 스위칭소자(Pu)로 인가된 클럭펄스(CLK1)에 의해 발생된 커플링(coupling) 현상에 의해, 도 2에 도시된 바와 같이, 플로팅 상태의 세트 노드(Q)의 전압이 부트스트랩핑(bootstrapping)된다. 이에 따라 풀업 스위칭소자(Pu)가 거의 완전히 턴-온된 상태를 유지하고, 이 턴-온된 풀업 스위칭소자(Pu)를 통해 클럭펄스(CLK1)가 스캔펄스(Vg_n)로서 출력된다. 이때 이 스캔펄스(Vg_n)는 n번째 스테이지(ST_n)의 출력단자(OT)를 통해 n번째 게이트 라인, n+1번째 스테이지(ST_n+1)의 제 1 스위칭소자(Tr1), 그리고 n-1번째 스테이지(ST_n-1)의 제 2 스위칭소자(Tr2)로 공급된다.

3) 리세트 기간( TR )

n번째 스테이지(ST_n)의 리세트 기간(TR)에, n+1번째 스테이지(ST_n+1)로부터의 스캔펄스(Vg_n+1)가 하이 상태가 된다. 이에 따라 이 스캔펄스(Vg_n+1)를 공급받는 n번째 스테이지(ST_n)의 제 2 스위칭소자(Tr2)가 턴-온된다. 그러면, 이 턴-온된 제 2 스위칭소자(Tr2)를 통해, 방전용전압(Vss)이 세트 노드(Q)로 공급된다. 따라서, 이 세트 노드(Q)가 방전되며, 이 방전된 세트 노드(Q)에 게이트전극을 통해 접속된 풀업 스위칭소자(Pu), 제 7 스위칭소자(Tr7) 및 제 8 스위칭소자(Tr8)가 턴-오프된다.

이때, 제 7 스위칭소자(Tr7)가 턴-오프됨에 따라 제 1 리세트 노드(Qb1)로 더 이상 방전용전압(Vss)이 인가되지 못하는 바, 이에 따라 이 제 1 리세트 노드(Qb1)는 이 프레임 기간 동안 항상 턴-온 상태인 제 5 스위칭소자(Tr5)로부터의 제 1 교류전압(Vac1)(고전압 상태의 제 1 교류전압(Vac1))에 의해 충전된다. 반면, 제 2 리세트 노드(Qb2)는 방전된 상태 그대로 유지된다.

전술된 바와 같이 제 1 리세트 노드(Qb1)가 충전됨에 따라, 이 충전된 제 1 리세트 노드(Qb1)에 게이트전극을 통해 접속된 제 3 스위칭소자(Tr3) 및 제 1 풀다운 스위칭소자(Pd1)가 턴-온된다. 그러면, 턴-온된 제 3 스위칭소자(Tr3)를 통해 방전용전압(Vss)이 세트 노드(Q)로 인가되며, 또한 턴-온된 제 1 풀다운 스위칭소자(Pd1)를 통해 방전용전압(Vss)이 출력된다. 이 제 1 풀다운 스위칭소자(Pd1)를 통해 출력된 방전용전압(Vss)은 n번째 스테이지(ST_n)의 출력단자(OT)를 통해 n번째 게이트 라인, n+1번째 스테이지(ST_n+1)의 제 1 스위칭소자(Tr1), 그리고 n-1번째 스테이지(ST_n-1)의 제 2 스위칭소자(Tr2)로 공급된다.

나머지 스테이지들 역시 전술된 바와 같은 n번째 스테이지(ST_n)와 동일한 방식으로 동작한다. 단, 1번째 스테이지 및 마지막 번째 스테이지는, 전단 스캔펄스 및 후단 스캔펄스 대신 스타트 펄스를 공급 받아 동작한다.

전술된 제 1 내지 제 8 스위칭소자들(Tr1 내지 Tr8), 풀업 스위칭소자(Pu), 제 1 풀다운 스위칭소자(Pd1), 그리고 제 2 풀다운 스위칭소자(Pd2)는 모두 게이트전극, 소스전극, 드레인전극 및 반도체층을 포함하는 트랜지스터로서, 이때 이 반도체층은 옥사이드(oxide) 물질로 형성된다. 예를 들어, 이 옥사이드 물질은 a-IGZO(amorphous Indium-Gallium-Zinc-Oxide), a-ITZO(amorphous Indium-Tin-Zinc-Oxide), IZO(Indium-Zinc-Oxide), ZnO(Zinc-Oxide), IGO(Indium-Gallium-Oxide) 및 IAZO(Indium-Aluminum-Zinc-Oxide) 중 어느 하나가 될 수 있다.

한편, 전술된 바와 같이 본 발명에 따른 쉬프트 레지스터는 액정패널의 비표시부에 형성되는 바, 이때 이 쉬프트 레지스터에 구성된 스위칭소자들과 표시부의 화소 스위칭소자(게이트 신호에 따라 데이터 라인으로부터의 데이터전압을 화소전극으로 전달하는 스위칭소자)들은 그 액정패널의 하부 기판에 동일한 공정으로 동시에 제조된다. 즉, 이 화소 스위칭소자들 역시 전술된 바와 같은 옥사이드 계열의 물질을 포함하는 반도체층을 포함한다.

본 발명에 따르면, 쉬프트 레지스터내에 구성된 모든 스위칭소자들 또는 일부 스위칭소자들에 적용되는 디자인 룰(degine rule)이 화소 스위칭소자와 다르게 적용될 수 있는 바, 이를 구체적으로 설명하면 다음과 같다.

먼저, 도 4를 통해 옥사이드 물질로 구성된 반도체층을 갖는 트랜지스터(이하, 옥사이드 트랜지스터)의 일반적인 특성을 살펴본다.

도 4는 스트레스 유형에 따른 옥사이드 트랜지스터의 문턱전압 변동률을 나타낸 도면이다.

즉, 도 4에는 N타입의 옥사이드 트랜지스터에 3가지 유형의 스트레스를 가할 때, 이 옥사이드 트랜지스터의 문턱전압 변동률(ΔVth)이 나타나 있는 바, 여기서 3가지 유형의 스트레스는 PBTIS(Positive Bias Temperature Illuminance Stress), Dark NBTS(Negative Bias Temperature Stress) 및 NBTIS(Negative Bias Temperature Illuminance Stress)를 포함한다. PBTIS는 정극성의 바이어스 전압, 일정 온도 및 일정 조도의 광에 따른 스트레스를 의미하며, Dark NBTS는 부극성의 바이어스 전압 및 일정 온도에 따른 스트레스를 의미하며, 그리고 NBTIS는 부극성의 바이어스 전압, 일정 온도 및 일정 조도의 광에 따른 스트레스를 의미한다.

도 4에는, 옥사이드 트랜지스터가 75 ℃ 의 환경에서 +30[V] (또는 -30[V])의 전압을 1000초 동안 인가받을 때 이의 문턱전압 변동률이 나타나 있는 바, 이때 주파수가 0일 때는 그 해당 전압이 1000초 동안 끊임없이 옥사이드 트랜지스터의 게이트전극으로 인가된 것을 의미한다. 즉, 주파수가 0일 때는 그 전압이 직류 형태로 인가된 것이다. 한편, 주파수가 0이 아닌 어떤 값을 가질 때, 이는 그 해당 전압이 1000초에 상당하는 시간만큼 주기적으로 그 옥사이드 트랜지스터의 게이트전극으로 인가된 것을 의미한다. 즉, 주파수가 0이 아닌 특정 값을 가질 때 그 전압이 교류 형태로 인가되는 바, 그 전압이 인가되지 않는 기간 동안 그 옥사이드 트랜지스터의 게이트전극으로는 0의 전압이 인가된다.

여기서, PBTIS 조건에서 N타입의 옥사이드 트랜지스터가 구동될 때, 도 4에 도시된 바와 같이 주파수가 0 또는 이와 거의 근접한 값을 가질 때, 이 옥사이드 트랜지스터의 문턱전압 변동률은 약 2.5[V]이다. 이는 +30[V]의 직류 전압이 이 옥사이드 트랜지스터의 게이트전극으로 1000초 동안 끊임없이 인가되었을 때, PBTIS(정극성의 바이어스 전압(+30[V]), 일정 온도(75 ℃) 및 일정 조도의 광)에 의해 이 옥사이드 트랜지스터의 문턱전압이 정상 대비 정의 방향으로 약 2.5[V]정도 변동되었음을 의미하는 것이다. 한편, PBTIS의 조건을 그대로 유지한 상태에서 주파수를 증가시켜도, 이의 문턱전압 변동률에 거의 변화가 없음을 알 수 있다.

한편, Dark NBTS 조건에서 N타입의 옥사이드 트랜지스터가 구동될 때, 도 4에 도시된 바와 같이 주파수가 0 또는 이와 거의 근접한 값을 가질 때, 이 옥사이드 트랜지스터의 문턱전압 변동률은 약 0.5[V]이다. 이는 -30[V]의 직류 전압이 이 옥사이드 트랜지스터의 게이트전극으로 1000초 동안 끊임없이 인가되었을 때, Dark NBTS(부극성의 바이어스 전압(+30[V]) 및 일정 온도(75 ℃))에 의해 이 옥사이드 트랜지스터의 문턱전압이 정상 대비 음의 방향으로 약 0.5[V]정도 변동되었음을 의미하는 것이다. 한편, Dark NBTS의 조건을 그대로 유지한 상태에서 주파수를 증가시켜도, 이의 문턱전압 변동률에 거의 변화가 없음을 알 수 있다.

한편, NBTIS 조건에서 N타입의 옥사이드 트랜지스터가 구동될 때, 도 4에 도시된 바와 같이 주파수가 0 또는 이와 거의 근접한 값을 가질 때, 이 옥사이드 트랜지스터의 문턱전압 변동률은 약 0.5[V]이다. 이는 -30[V]의 직류 전압이 이 옥사이드 트랜지스터의 게이트전극으로 1000초 동안 끊임없이 인가되었을 때, NBTIS(부극성의 바이어스 전압(+30[V]), 일정 온도(75 ℃) 및 일정 조도의 광)에 의해 이 옥사이드 트랜지스터의 문턱전압이 정상 대비 음의 방향으로 약 7.5[V]정도 변동되었음을 의미하는 것이다. 한편, NBTIS의 조건을 그대로 유지한 상태에서 주파수를 증가시킬 때, 이의 문턱전압 변동률이 대체적으로 선형적인 증가 추세를 보이고 있음을 알 수 있다.

도 4에 나타난 특성에 따르면, 옥사이드 트랜지스터가 NBTIS 조건에서는 광에 민감하게 반응함을 알 수 있다. 즉, NBTIS 조건에서, 옥사이드 트랜지스터의 문턱전압 변동율이 광에 따라 크게 변동함을 알 수 있다.

본 발명에서는 이러한 옥사이드 트랜지스터의 특성을 근거로 하여 쉬프트 레지스터에 구비된 스위칭소자들 전부 또는 일부에 대한 디자인 룰(Design Rule)을 변경하는 바, 이를 도 5 및 도 6을 참조하여 구체적으로 설명한다.

도 5는 본 발명에 따른 스위칭소자의 구성을 나타낸 도면이고, 도 6은 도 5의 I-I'의 선상에 따른 단면도이다.

스위칭소자(Tr)는, 도 5 및 도 6에 도시된 바와 같이, 기판(SUB)상에 형성된 게이트전극(GE), 이 게이트전극(GE)을 포함한 기판(SUB)의 전면에 형성된 게이트절연막(GI), 게이트전극(GE)을 중첩하도록 게이트절연막(GI) 상에 형성된 옥사이드 반도체층(SML), 이 옥사이드 반도체층(SML)상에 형성된 에치스타퍼(ES; etch stopper), 게이트전극(GE)을 중첩하며 옥사이드 반도체층(SML)의 일측에 연결된 소스전극(SE), 게이트전극(GE)을 중첩하며 옥사이드 반도체층(SML)의 타측에 연결된 드레인전극(DE), 그리고 소스전극(SE) 및 드레인전극(DE)을 포함한 기판(SUB)의 전면에 형성된 보호막(PAS)을 포함한다.

이때, 도 5에 도시된 바와 같이, 옥사이드 반도체층(SML)의 일부 가장자리와 이에 인접한 게이트전극(GE)의 가장자리간의 거리(D1)가 상당히 작다. 또한 옥사이드 반도체층(SML)의 다른 일부 가장자리와 이에 대응되는 게이트전극(GE)의 가장자리간의 거리(D2)가 상당히 작다. 즉, 쉬프트 레지스터에 구비된 스위칭소자(Tr)에서의 옥사이드 반도체층(SML)의 일 가장자리와 이에 대응되는 게이트전극(GE)의 일 가장자리간의 거리는, 화소 스위칭소자(Tr)에서의 옥사이드 반도체층(SML)의 일 가장자리와 이에 대응되는 게이트전극(GE)의 일 가장자리간의 거리보다 더 작게 형성된다. 예를 들어, D1과 D2는 2um 또는 이보다 더 작은 값을 가질 수 있다.

이와 같이 본 발명에서는, 옥사이드 반도체층(SML)의 가장자리가 게이트전극(GE)의 가장자리와 더욱 근접하게 되도록 옥사이드 반도체층(SML)의 면적을 증가시키거나 또는 게이트전극(GE)의 면적을 감소시킴으로써, 옥사이드 반도체층(SML)이 백라이트로부터의 광(L)에 더 많이 노출될 수 있도록 한다. 즉, 옥사이드 반도체층(SML)은 게이트전극(GE)에 의해 대부분 가려져 있는 바, 본 발명에서는 이 옥사이드 반도체층(SML)의 일 가장자리를 게이트전극(GE)의 일 가장자리 부근으로 더 연장시킴으로써 그 백라이트로부터의 광(L)이 그 옥사이드 반도체층(SML)으로 좀 더 용이하게 전달될 수 있도록 한다. 이때, 옥사이드 반도체층(SML)이 게이트전극(GE)에 의해 가려져 있더라도, 그 가장자리들이 상당히 근접해 있기 때문에, 광(L)의 굴절 현상에 의해 그 광(L)이 좀 더 용이하게 옥사이드 반도체층(SML)으로 인가될 수 있다.

한편, 옥사이드 반도체층(SML)으로 더 많은 양의 광(L)을 효과적으로 공급하기 위해, 게이트전극(GE)의 일부에 이를 관통하는 홀(H)가 더 형성될 수 있다. 이때, 이 홀(H)은 그 옥사이드 반도체층(SML)과 게이트전극(GE)이 중첩된 부분에 위치한다. 이와 같은 경우, 도 6에 도시된 바와 같이, 그 홀(H)을 통해 백라이트로부터의 광(L)이 반도체층(SML)으로 인가될 수 있다. 이 광(L)은 기판(SUB) 및 게이트절연막(GI)을 통해 옥사이드 반도체층(SML)으로 인가된다.

한편, 다른 실시예로서, 스위칭소자(Tr)는 도 7에 도시된 바와 같은 구조를 가질 수 있다.

도 7은 본 발명에 따른 스위칭소자(Tr)의 또 다른 구성을 나타낸 도면이다.

도 7에 도시된 바와 같이, 옥사이드 반도체층(SML)이 게이트전극(GE)의 어느 한 가장자리를 중첩하도록, 이 옥사이드 반도체층(SML)의 어느 한 가장자리가 게이트전극(GE)의 가장자리보다 더 외곽쪽으로 연장될 수도 있다. 이와 같은 경우, 홀(H)이 없더라도 옥사이드 반도체층(SML)의 가장자리가 광(L)에 노출될 수 있다. 한편, 도 7의 구조에 홀을 더 형성하는 것도 가능하다.

전술된 도 5 내지 도 7의 구조는, 예를 들어 열화 정도가 비교적 심한 제 3 스위칭소자(Tr3), 제 4 스위칭소자(Tr4), 제 1 풀다운 스위칭소자(Pd1) 및 제 2 풀다운 스위칭소자(Pd2)에 적용될 수 있다.

예를 들어, 제 1 풀다운 스위칭소자(Pd1)는, 전술된 리세트 기간(TR)부터 거의 한 프레임 기간 동안 고전압으로 유지되는 바, 이에 따라 제 1 풀다운 스위칭소자(Pd1)의 문턱전압이 정의 방향으로 크게 변동될 수 있다. 그러나, 다음 프레임 기간에 제 1 교류전압(Vac1)이 저전압으로 되어 제 5 스위칭소자(Tr5)가 턴-오프되면, 제 1 리세트 노드(Qb1)가 방전용전압(VSS; 부극성 바이어스 전압)으로 방전되면서 제 1 풀다운 스위칭소자(Pd1)가 부극성으로 바이어스된다. 이때, 전술된 바와 같이 이 제 1 풀다운 스위칭소자(Pd1)를 도 5 또는 도 7과 같은 구조로 형성할 경우, 제 1 풀다운 스위칭소자(Pd1)의 옥사이드 반도체층(SML)으로 광(L)이 인가되기 때문에 전술된 다음 프레임 기간에 제 1 풀다운 스위칭소자(Pd1)의 문턱전압이 음의 방향으로 변동된다. 따라서, 이 제 1 풀다운 스위칭소자(Pd1)의 문턱전압이 원래의 값으로 회복될 수 있다.

이와 같이, 본 발명에서는 옥사이드 반도체층(SML)의 가장자리와 게이트전극(GE)의 가장자리간의 거리를 알맞게 조절하고(또는 홀(H)의 크기를 적당히 조절하고), 그리고 전술된 제 1 교류전압(Vac1) 및 제 2 교류전압(Vac2)의 변동 주기를 조절하여(즉, 제 1 및 제 2 교류전압(Vac1, Vac2)의 주파수를 조절하여) 스위칭소자(Tr)들의 열화를 방지할 수 있다.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

GE: 게이트전극 SE: 소스전극
DE: 드레인전극 SML: 옥사이드 반도체층
ES: 에치스타퍼 H: 홀
Tr: 스위칭소자 D1, D2: 거리

Claims (7)

1. 삭제
2. 스캔펄스를 순차적으로 출력하는 쉬프트 레지스터에 있어서,
   상기 쉬프트 레지스터에 구비된 적어도 하나의 스위칭소자가 게이트전극 및 옥사이드 물질로 형성된 반도체층을 포함하며,
   상기 게이트전극의 일부에 이를 관통하는 적어도 하나의 홀이 형성됨을 특징으로 하는 쉬프트 레지스터.
3. 제 2 항에 있어서,
   상기 적어도 하나의 홀은 상기 게이트전극과 반도체층이 중첩하는 부분에 위치함을 특징으로 하는 쉬프트 레지스터.
4. 제 2 항에 있어서,
   상기 쉬프트 레지스터는 순차적으로 스캔펄스를 출력하는 다수의 스테이지들을 포함하며;
   각 스테이지는,
   전단 스테이지로부터의 스캔펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 세트 노드 사이에 접속된 제 1 스위칭소자;
   다음단 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 세트 노드와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 제 2 스위칭소자;
   제 1 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 방전용전원라인 사이에 접속된 제 3 스위칭소자;
   제 2 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 방전용전원라인 사이에 접속된 제 4 스위칭소자;
   제 1 교류전원라인으로부터의 제 1 교류전압에 따라 제어되며, 상기 제 1 교류전원라인과 제 1 리세트 노드 사이에 접속된 제 5 스위칭소자;
   제 2 교류전원라인으로부터의 제 2 교류전압에 따라 제어되며, 상기 제 2 교류전원라인과 제 2 리세트 노드 사이에 접속된 제 6 스위칭소자;
   상기 세트 노드의 전압에 따라 제어되며, 상기 제 1 리세트 노드와 상기 방전용전원라인 사이에 접속된 제 7 스위칭소자;
   상기 세트 노드의 전압에 따라 제어되며, 상기 제 2 리세트 노드와 상기 방전용전원라인 사이에 접속된 제 8 스위칭소자;
   상기 세트 노드의 전압에 따라 제어되며, 어느 하나의 클럭펄스를 전송하는 하나의 클럭전송라인과 출력단자 사이에 접속된 풀업 스위칭소자;
   상기 제 1 리세트 노드의 전압에 따라 제어되며, 상기 출력단자와 상기 방전용전원라인 사이에 접속된 제 1 풀다운 스위칭소자;
   상기 제 2 리세트 노드의 전압에 따라 제어되며, 상기 출력단자와 상기 방전용전원라인 사이에 접속된 제 2 풀다운 스위칭소자를 포함하며;
   상기 제 2 교류전압은 제 1 교류전압에 대하여 반전된 형태를 가지며;
   상기 적어도 하나의 스위칭소자는 상기 제 3 스위칭소자, 제 4 스위칭소자, 제 1 풀다운 스위칭소자 및 제 2 풀다운 스위칭소자 중 적어도 하나를 포함함을 특징으로 하는 쉬프트 레지스터.
5. 제 2 항에 있어서,
   상기 반도체층을 구성하는 옥사이드 물질은 a-IGZO, a-ITZO, IZO, ZnO, IGO 및 IAZO 중 어느 하나인 것을 특징으로 하는 쉬프트 레지스터.
6. 제 2 항에 있어서,
   상기 반도체층이 상기 게이트전극의 어느 한 가장자리를 중첩하도록 상기 반도체층의 어느 한 가장자리가 상기 게이트전극의 가장자리보다 더 외곽쪽으로 연장된 것을 특징으로 하는 쉬프트 레지스터.
   
   
   
7. 제 2 항에 있어서,
   상기 반도체층의 어느 한 가장자리와 게이트전극의 어느 한 가장자리간의 최단 거리가 2um보다 작거나 같은 것을 특징으로 하는 쉬프트 레지스터.

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