WO2016068038A1 - 単位シフトレジスタ回路、シフトレジスタ回路、単位シフトレジスタ回路の制御方法及び表示装置 - Google Patents

単位シフトレジスタ回路、シフトレジスタ回路、単位シフトレジスタ回路の制御方法及び表示装置 Download PDF

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WO2016068038A1
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shift register
gate terminal
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terminal
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PCT/JP2015/079955
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山本　薫
小川　康行
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シャープ株式会社
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Definitions

  • the present invention relates to a unit shift register circuit, a shift register circuit, a method for controlling a unit shift register circuit, and a display device.
  • the threshold voltage of the TFT may change depending on the passage of time or temperature.
  • the following may be a problem in a shift register circuit used in a scanning line driver circuit.
  • the shift register circuit operates by boosting the gate of the output TFT that drives the scanning line to a high voltage by bootstrap.
  • a diode-connected TFT is used as the setting TFT.
  • the precharge voltage of the output TFT is a value that is lowered by the threshold voltage of the TFT.
  • a TFT using an oxide semiconductor such as indium gallium zinc oxide has a characteristic in which the threshold voltage fluctuates due to voltage stress applied to the gate electrode. The precharge voltage of the gate electrode of the output TFT by the TFT for use decreases accordingly.
  • the shift register operation becomes unstable.
  • a shift register having a bidirectional scan function that enables a scanning line driving circuit to perform a bidirectional shift operation by switching between a forward direction and a reverse direction.
  • the scanning line driving circuit shifts in the reverse direction so that the top and bottom of the image displayed on the display unit can be easily inverted.
  • An example of a shift register circuit capable of performing such a bidirectional shift operation is described in Patent Document 1.
  • Each stage of the shift register circuit described in FIG. 2 of Patent Document 1 (hereinafter referred to as “unit shift register circuit” including the embodiment of the present invention) includes an output TFT (T1) and a set TFT.
  • T2 It includes a TFT (T2), a reset TFT (T3), a set TFT (T4), and a reset TFT (T5).
  • T2 the drain terminal and the source terminal are diode-connected, connected to the output of the previous stage, and the source terminal is connected to the gate terminal of T1.
  • T3 the drain terminal is connected to the gate terminal of T1
  • the gate terminal is connected to the output of the subsequent stage
  • the source terminal is connected to the VSS (power supply voltage VSS) terminal.
  • T4 the drain terminal and the source terminal are diode-connected, connected to the output of the subsequent stage, and the source terminal is connected to the gate terminal of T1.
  • the drain terminal is connected to the gate terminal of T1
  • the gate terminal is connected to the output of the previous stage
  • the source terminal is connected to the VSS terminal.
  • the unit shift register circuit having such a configuration performs a set operation in which T2 precharges (charges) the gate terminal of T1 in a forward shift operation (from the preceding stage to the subsequent stage). However, a reset operation is performed to pull down (discharge) the gate terminal of T1.
  • T4 performs a set operation for precharging the gate terminal of T1
  • T5 performs a reset operation for pulling down the gate terminal of T1.
  • the scanning order of the gate bus lines can be switched without using a select signal for switching the scanning order by adopting such a configuration.
  • the present invention is a unit shift register circuit, a shift register circuit, a unit shift register circuit control method, and a display device capable of bidirectional shift operation, which can reduce the influence of characteristic deterioration with a small number of circuit elements. .
  • the unit shift register circuit of the present invention is a unit shift register circuit constituting each stage of the shift register circuit, and includes a first gate terminal, a first source terminal, and a first drain terminal, and a predetermined clock signal is transmitted to the unit shift register circuit.
  • a third transistor for inputting a third input signal to the third drain terminal and a fourth input signal to the third gate terminal, and in a forward shift operation,
  • the second input signal that is higher than the voltage of the first input signal is input to the second gate terminal, and the first gate terminal of the first transistor
  • the fourth input signal which is higher than the voltage of the third input signal when discharging the signal, is input to the third gate terminal, and in the reverse shift operation, the first gate terminal of the first transistor
  • the fourth input signal which is higher than the voltage of the third input signal when the battery is charged, is input to the third gate terminal, and the first gate terminal of the first transistor is discharged.
  • the second input signal as a voltage higher than the voltage of the first input signal inputted to the second gate terminal.
  • the first input signal is an output signal of a unit shift register circuit preceding the unit shift register circuit
  • the second input signal is input before the unit shift register circuit.
  • a signal of the first gate terminal of the first transistor of each stage of the unit shift register circuit, and the third input signal is an output signal of the unit shift register circuit of the stage subsequent to the unit shift register circuit
  • the fourth input signal is a signal of the first gate terminal of the first transistor of the unit shift register circuit in the second stage after the unit shift register circuit.
  • the first input signal is shifted by a quarter cycle from the clock signal when the first input signal is shifted in the forward direction, and is shifted when the first input signal is shifted in the reverse direction.
  • the clock signal is a clock signal whose period is shifted by a quarter period
  • the second input signal is the first gate terminal of the first transistor of the unit shift register circuit in the previous stage of the unit shift register circuit.
  • the third input signal deviates from the clock signal by a quarter cycle, and in the reverse shift operation, the third input signal has a cycle of four minutes.
  • the fourth input signal is the first signal of the first transistor of the unit shift register circuit in the second stage after the unit shift register circuit. It is a signal of the over door terminal.
  • the voltage of the first gate terminal is controlled by the voltage charged in the parasitic capacitance between the first source terminal and the first gate terminal of the first transistor.
  • the output signal is boosted by a bootstrap operation for boosting.
  • another unit shift register circuit of the present invention includes a capacitive element connected between the first gate terminal and the first source terminal of the first transistor.
  • another unit shift register circuit of the present invention includes a pull-down circuit that pulls down the output signal of the unit shift register circuit according to a clock signal having a phase opposite to that of the clock signal.
  • another unit shift register circuit of the present invention includes a transistor that connects the first gate terminal and the first source terminal of the first transistor according to the clock signal.
  • another unit shift register circuit of the present invention includes a pull-down circuit that pulls down the first gate terminal of the first transistor according to the voltage of the first gate terminal.
  • the pull-down circuit includes an inverter circuit having the first gate terminal as an input, an output of the inverter circuit is input to the gate, and a drain terminal is connected to the first gate. And pulls down the first gate terminal in accordance with the voltage of the first gate terminal.
  • a unit shift register circuit includes a pull-down circuit that pulls down the first gate terminal of the first transistor according to a clock signal having a phase opposite to that of the clock signal and a voltage of the first gate terminal.
  • the pull-down circuit includes a push-pull circuit for the clock signal and an anti-phase clock signal, and the first gate terminal for pulling down an output node of the push-pull circuit is a gate.
  • another unit shift register circuit of the present invention is connected in parallel with the second transistor, and in the forward shift operation, the period is shifted by a quarter of the period from the clock signal, and the shift in the reverse direction is performed.
  • the clock signal is connected in parallel to the transistor to which the clock signal whose period is shifted by a quarter of a period before is input to the gate and the third transistor, and in the forward shift operation, the clock signal Includes a transistor in which a clock signal whose period is shifted by a quarter cycle is input to the gate in the reverse shift operation.
  • another unit shift register circuit of the present invention includes a pull-down circuit that pulls down the output signal of the unit shift register circuit and the first gate terminal of the first transistor according to a predetermined clear signal.
  • the transistor connected to the gate terminal of the first transistor is composed of a plurality of cascode-connected transistors.
  • another unit shift register circuit of the present invention includes a pull-down circuit that pulls down an output signal of the unit shift register circuit with respect to the clock signal in accordance with a clock signal having an opposite phase to the clock signal.
  • At least the first transistor, the second transistor, and the third transistor include an oxide semiconductor in a semiconductor layer.
  • the oxide semiconductor may be indium gallium zinc oxide (In—Ga—Zn—O based semiconductor; indium (In), gallium (Ga), zinc (Zn), and oxygen.
  • the oxide semiconductor has crystallinity.
  • the shift register circuit of the present invention has the unit shift register circuit connected in multiple stages.
  • a four-phase clock signal is sequentially input to the unit shift register circuit in each stage as the clock signal with a period shifted by a quarter period.
  • the unit shift register circuit control method of the present invention is a method for controlling a unit shift register circuit constituting each stage of the shift register circuit, wherein the unit shift register circuit includes a first gate terminal and a first source terminal.
  • the fourth input signal which is higher than the voltage of the third input signal, is input to the third gate terminal, and the shift in the reverse direction is performed.
  • the fourth input signal that is higher than the voltage of the third input signal is input to the third gate terminal.
  • said second input signal comprising a voltage higher than the voltage of said first input signal when discharging the first gate terminal of the first transistor is inputted to the second gate terminal.
  • the display device of the present invention is a unit shift register circuit that constitutes each stage of a plurality of pixels, a plurality of scanning lines to which the plurality of pixels are connected, and a shift register circuit, and includes a first gate terminal, A first transistor having a first source terminal and a first drain terminal; inputting a predetermined clock signal to the first drain terminal; and outputting an output signal from the first source terminal; a second gate terminal; A transistor having a source terminal and a second drain terminal, wherein the second source terminal is connected to the first gate terminal of the first transistor, and a first input signal is input to the second drain terminal; A second transistor for inputting a second input signal to the second gate terminal; a third gate terminal; a third source terminal; and a third drain terminal; and the first gate of the first transistor.
  • a plurality of unit shift register circuits each of which includes a first shift signal that is higher than a voltage of the first input signal when charging the first gate terminal of the first transistor in a forward shift operation.
  • the fourth input signal that is higher than the voltage of the third input signal is supplied to the third gate.
  • the fourth voltage that becomes higher than the voltage of the third input signal when charging the first gate terminal of the first transistor.
  • the second transistor when the unit shift register circuit is forward-shifted, the second transistor can be a set transistor and the third transistor can be a reset transistor, and when the unit shift register circuit is reverse-shifted, the third transistor Can be used as a setting transistor, and the second transistor can be used as a resetting transistor.
  • different first and second input signals where the voltage of the first input signal ⁇ the first input signal ⁇ the second input terminal and the second gate terminal of the second transistor serving as the setting transistor. 2), the first gate terminal of the first transistor, which is an output transistor, can be charged (ie, precharged).
  • different third and fourth input signals are applied to the third source terminal and the third gate terminal of the third transistor serving as the setting transistor. 4 input signal voltage
  • the first gate terminal of the first transistor which is an output transistor can be charged.
  • the signal of the first gate terminal of the output transistor of another unit shift register circuit can be used as the second input signal or the fourth input signal, so that the precharge voltage of the output transistor is set. Since the voltage does not drop by the threshold voltage of the transistor, the influence due to characteristic deterioration can be reduced.
  • the unit shift register circuit of the present invention it is possible to provide a unit shift register circuit capable of a bidirectional shift operation that can easily reduce the influence of characteristic deterioration with a small number of circuit elements.
  • FIG. 4 is an operation timing chart in the FWD direction of the unit shift register circuit 122 (first embodiment) shown in FIG. 3.
  • 4 is an operation timing chart in the BWD direction of the unit shift register circuit 122 (first embodiment) shown in FIG. 3. It is explanatory drawing for demonstrating the effect of the unit shift register circuit 122 (1st Embodiment) of this invention.
  • FIG. 13 is an operation timing chart of the unit shift register circuit 122c (fourth embodiment) shown in FIG. It is a block diagram which shows the structural example (5th Embodiment) of the shift register circuit by this invention.
  • FIG. 15 is a block diagram showing a configuration example (fifth embodiment) of a unit shift register circuit 122d shown in FIG. 16 is an operation timing chart in the FWD direction of the unit shift register circuit 122d (fifth embodiment) shown in FIG. 16 is an operation timing chart in the BWD direction of the unit shift register circuit 122d (fifth embodiment) shown in FIG. It is an operation
  • FIG. 30 is a block diagram illustrating a configuration example (9th embodiment) of a unit shift register circuit 122h illustrated in FIG. 29.
  • FIG. 31 is an operation timing chart in the FWD direction of the unit shift register circuit 122h (9th embodiment) shown in FIG. 30.
  • FIG. 31 is an operation timing chart in the BWD direction of the unit shift register circuit 122h (9th embodiment) shown in FIG. It is the characteristic view (description figure of 10th Embodiment) which showed an example of the characteristic of TFT which contains an oxide semiconductor in a semiconductor layer.
  • FIG. 1 is a conceptual diagram illustrating a configuration example of a liquid crystal display device according to an embodiment of the present invention.
  • the active matrix type liquid crystal display device 100 shown in FIG. 1 includes a plurality of signal lines SL1, SL2,..., SLm, a plurality of scanning lines GL1, GL2,. , SL2,..., SLm and a plurality of pixel portions PIX provided corresponding to the intersections of the plurality of scanning lines GL1, GL2,..., GLn (collectively referred to as GL). .
  • Each pixel unit PIX has a thin film transistor (TFT) 114, which is a switching element in which a gate terminal is connected to a scanning line passing through a corresponding intersection and a source terminal is connected to a signal line passing through the intersection, and a video signal.
  • TFT thin film transistor
  • a pixel capacitor 115 having one end connected to the common substrate Tcom for holding is included.
  • the liquid crystal display device 100 is provided with a signal line driving circuit 130 for driving the signal lines SL1, SL2,..., SLm and a scanning line driving circuit 120 for driving the scanning lines GL1, GL2,.
  • the scanning line driving circuit 120 includes a shift register circuit 121, and the shift register circuit 121 generates a driving signal for each scanning line GL1, GL2,.
  • FIG. 2 is a block diagram showing a configuration example (first embodiment) of the shift register circuit according to the present invention.
  • FIG. 2 shows five unit shift register circuits 122 included in the shift register circuit 121 shown in FIG. 1 and their input / output signal lines. This number is merely an example.
  • the shift register circuit 121 includes a plurality of stages (stages) connected in cascade (that is, multistage connection).
  • the unit shift register circuit 122 constituting each stage includes a clock terminal CKA, a clock terminal CKB, a terminal S, a terminal VS connected to the gate terminal of the transistor T2, an output terminal OUT, a terminal VC connected to the node VC, and a transistor T3.
  • the terminal VR is connected to the gate terminal, and the terminal R is provided.
  • the signal name input / output to / from each terminal is the same as the terminal name, or the node name connected to each terminal is the same as the terminal name.
  • the signal lines GLn-3, GLn-2, GLn-1, GLn, GLn + 1, GLn + 2, and GLn + 3 connected to the output terminal OUT, terminal R, and terminal S are a plurality of scanning lines GL shown in FIG. Corresponds to seven scanning lines arranged in succession. Further, subscripts such as “n-3” and “n” indicate “the number of stages” of the unit shift register circuit 122 that outputs the subscripts. In the example shown in FIG. 2, the central unit shift register circuit 122 has n stages, the upper two unit shift register circuits 122 have n-2 and n-1 stages in order from the top, and the lower two unit shift register circuits.
  • 122 is an n + 1 stage and an n + 2 stage in order from the top.
  • the n-2 stage and the n-1 stage are referred to as the preceding stage (or the preceding two stages) and the preceding stage, respectively, and the n + 1 stage and the n + 2 stage are respectively the next stage and the second stage. Called the stage.
  • the n + 1 stage, the n + 2 stage, and the like are collectively referred to as the subsequent stage of the n stage.
  • VCn-4, VCn-3, VCn-2, VCn-1, VCn, VCn + 1, VCn + 2, VCn + 3, and VCn + 4 are n-4, n-3, n-2, n-1, n, n + 1, respectively. , N + 2, n + 3, and n + 4 stage unit shift register circuit 122.
  • the unit shift register circuit 122 capable of bidirectional shift operation, the shift operation from the front stage to the rear stage direction is referred to as a forward direction (FWD) operation, and the shift operation from the rear stage to the front stage direction is performed in the reverse direction (BWD). This is called operation.
  • FWD forward direction
  • BWD reverse direction
  • the output GLn ⁇ 1 of the previous stage is input as the signal S that is the input signal of the terminal S of the Nth stage, and the signal VS that is the input signal of the terminal VS of the Nth stage is input.
  • the output VCn ⁇ 2 of the second stage is input, the output GLn + 1 of the next stage is input as the signal R that is the input signal of the terminal R of the Nth stage, and the input signal of the terminal VR of the Nth stage
  • the output VCn + 2 at the second stage is input as the signal VR.
  • the clock signal CKA and the clock signal CKB are clock signals having opposite phases.
  • FIG. 3 is a block diagram showing a configuration example (first embodiment) of a unit shift register circuit according to the present invention.
  • the unit shift register circuit 122 is referred to as a TFT T1 (hereinafter referred to as “transistor T1” or simply “T1”) connected to the GL (OUT) that drives each scanning line (for other TFTs).
  • T1 transistor T1
  • T4 transistors T2 and T3 connected to the node VC which is the gate terminal of T1.
  • the gate terminal of T2 is connected to the signal VS, and the drain terminal is connected to the signal S.
  • the gate terminal of T3 is connected to the signal VR, and the drain terminal is connected to the signal R.
  • the transistors T1 to T4 are N-channel TFTs (thin film transistors).
  • T1 is an output transistor for outputting a pulse signal to the output terminal OUT.
  • T1 includes a drain terminal (first drain terminal) connected to the clock terminal CKA, a gate terminal (first gate terminal) connected to the node VC, and a source terminal (first source terminal) connected to the output terminal OUT.
  • T1 performs an operation of boosting the output signal OUT by a bootstrap operation of boosting the gate voltage by the voltage charged in the capacitor Cbst (capacitance element) between the source terminal and the gate terminal shown in FIG.
  • the capacitor Cbst may be a parasitic capacitor or a capacitor provided between the source terminal and the gate terminal.
  • the capacitance Cbst between the source terminal and the gate terminal functions as a push-up capacitance during the bootstrap operation. Therefore, the pushing-up efficiency is increased and the driving force can be improved. Further, during the non-selection operation, it works to stabilize the potential of the node VC (that is, to prevent oscillation), and it is possible to prevent the node VC from being lifted by coupling with the CKA pulse.
  • T2 has a gate terminal (second gate terminal) connected to the terminal VS, a drain terminal (second drain terminal) connected to the terminal S, and a source terminal (second source terminal) connected to the node VC.
  • T2 is a set TFT during FWD operation (FWD scan). T2 is sufficiently high so that a threshold voltage can be secured even when the input signal VS is higher than the input signal S of the terminal S in the set operation (VC node precharge (charge of the gate terminal of T1)). Voltage) is input to the terminal VS, and the set operation is performed. Thereby, the input voltage of the terminal S can be supplied to the node VC as it is.
  • T2 is a reset TFT during BWD operation (BWD scan). T2 performs a reset operation by inputting an input signal VS having a voltage higher than the input signal S of the terminal S to the terminal VS in a reset operation (VC node pull-down (discharge of the gate terminal of T1)).
  • T3 has a gate terminal (third gate terminal) connected to the terminal VR, a drain terminal (third drain terminal) connected to the terminal R, and a source terminal (third source terminal) connected to the node VC.
  • T3 becomes a reset TFT during FWD operation (FWD scan).
  • T3 performs the reset operation by inputting an input signal VR having a voltage higher than the input signal R of the terminal R to the terminal VR in the reset operation.
  • T3 is a set TFT during BWD operation (BWD scan).
  • T3 performs the set operation by inputting, to the terminal VR, an input signal VR having a voltage higher than the input signal R of the terminal R (for example, a sufficiently high voltage that can ensure a threshold voltage even when T3 deteriorates). Thereby, the input voltage of the terminal R can be supplied to the node VR as it is.
  • T4 has a gate connected to the clock terminal CKB, a drain connected to the output terminal OUT, and a source connected to the terminal VSS (that is, the power supply voltage VSS).
  • the power supply voltage VSS is a reference voltage in the operation of the unit shift register circuit 122.
  • T4 acts as a TFT that pulls down the output terminal OUT (scanning line GL) by CKB having a phase opposite to that of CKA. That is, since the OUT terminal is pulled down by the CKB signal during non-selection (that is, during a period when T1 does not output the output signal OUT), noise such as GL floating is reduced.
  • the transistor T1 is one of the configuration examples of the “first transistor”.
  • the transistor T2 is one of the configuration examples of the “second transistor”.
  • the transistor T3 is one of the configuration examples of the “third transistor”.
  • the signal S input to the terminal S corresponds to the “first input signal”
  • the signal VS input to the terminal VS corresponds to the “second input signal”
  • the signal R input to the terminal R is the “third input signal”.
  • the signal VR corresponding to the “input signal” and the signal VR input to the terminal VR corresponds to the “fourth input signal”.
  • FIG. 4 is an operation timing chart in the FWD direction of the unit shift register circuit 122 (first embodiment) shown in FIG.
  • FIG. 4 is a timing chart showing an operation example of the n-th unit shift register circuit 122.
  • the four-phase clocks CK1 to CK4 are sequentially input to the unit shift register circuit 122 in each stage with a shift of a quarter cycle, and drive the unit shift register circuit 122.
  • numbers “n ⁇ 6” to “n + 3” of the clock signals CK1 to CK4 indicate the number of stages of the unit shift register circuit 122 in which the pulse acts as a clock signal. That is, the number of unit shift register circuits 122 that are sequentially selected in the operation in the FWD direction so as to output the output signal OUT by the clock signal CK is shown.
  • the unit shift register circuit 122 in the previous stage operates, and the boosted node VCn-2 (the voltage thereof) is input to the terminal VS. .
  • the unit shift register circuit 122 in the previous stage operates and the output of GLn ⁇ 1 is input to the terminal S.
  • VS is a boosted voltage
  • the input signal from S is directly charged to the node VC.
  • the CK pulse is output to the terminal OUT, that is, GLn.
  • the output OUT is input to the terminal S of the next stage, and the output of the next stage is output to GLn + 1 at the rising edge of CK2.
  • the node VC of the next two stages is further precharged by GLn + 1.
  • the output OUT is pulled down at the falling edge of CK1, and the voltage at the node VC is lowered to the value before boosting.
  • FIG. 5 is an operation timing chart in the BWD direction of the unit shift register circuit 122 (first embodiment) shown in FIG.
  • FIG. 5 is a timing chart showing an operation example of the unit shift register circuit 122 in the nth stage.
  • the four-phase clocks CK1 to CK4 are sequentially input to the unit shift register circuit 122 at each stage with a shift of a quarter cycle, and drive the unit shift register circuit 122.
  • the numbers “n + 5” to “n ⁇ 4” of the clock signals CK1 to CK4 indicate the number of stages of the unit shift register circuit 122 in which the pulse acts as a clock signal.
  • the number of unit shift register circuits 122 that are sequentially selected in the operation in the BWD direction so as to output the output signal OUT by the clock signal CK is shown.
  • the operation in the FWD direction interchanges the order in which the clock signals are input and the order in which the input signal VS and the input signal VR are input. This enables the function of upside down without adding a signal.
  • the unit shift register circuit 122 of the second stage is operated, and the boosted node VCn + 2 (the voltage thereof) is input to the terminal VR. .
  • the unit shift register circuit 122 of the next stage operates, and the output of GLn + 1 is input to the terminal R.
  • VR is a boosted voltage
  • the input signal from R is directly charged to the node VC.
  • the CK pulse is output to the terminal OUT, that is, GLn.
  • the output OUT is input to the terminal S of the previous stage, and the output of the previous stage is output to GLn ⁇ 1 at the rise of CK4.
  • the previous node VC is precharged by GLn-1.
  • the output OUT is pulled down at the falling edge of CK1, and the voltage at the node VC is lowered to the value before boosting.
  • T2 is operated as a setting transistor and T3 is operated as a reset transistor in the FWD operation, while T3 is set as a setting transistor in the BWD operation and T2 is set as T2.
  • Operate as a reset transistor That is, by switching between a set transistor for setting and a resetting transistor, an FWD operation and a BWD operation can be performed. Therefore, according to the unit shift register circuit of the present invention, a unit shift register circuit capable of bidirectional shift operation with a small number of circuit elements can be realized.
  • FIGS. 6 and 7 are explanatory diagrams for comparing and explaining the configuration and operation of the present embodiment and a diode connection method (for example, a method equivalent to that described in Patent Document 1).
  • FIG. 6 is an explanatory diagram for explaining the effect of the unit shift register circuit 122 (first embodiment) of the present invention.
  • FIG. 6A is a diagram showing the configuration of the unit shift register circuit 122 according to the present embodiment, in which the boost capacitor Cb is clearly shown. 6A, the same reference numerals are used for the same components as those shown in FIG.
  • FIG. 6B is a timing chart showing an operation example of the configuration shown in FIG.
  • FIG. 6B is the same as the timing chart of FIG.
  • FIG. 6C is a configuration diagram showing a configuration example of the unit shift register circuit 222 by a diode connection method. In this case, the drain and gate of T2 are connected to the terminal S.
  • FIG. 6D is a timing chart showing an operation example of the configuration shown in FIG.
  • the voltage precharged to the node VC drops by the threshold voltage of the transistor T2, and the transistor T1 is turned on by the lowered voltage. Since it is determined whether or not bootstrap is applied, it is affected by the threshold shift of T1 and T2. In this case, assuming that the clock amplitude of the terminal S is Vck and the threshold voltages of T1 and T2 are Vt1 and Vt2, the operating condition is Vck ⁇ Vt2 ⁇ Vt1.
  • FIG. 7 is another explanatory diagram for explaining the effect of the unit shift register circuit 122 (first embodiment) of the present invention.
  • the horizontal axis represents the threshold voltage of the TFT
  • the vertical axis represents the operable clock amplitude voltage (lower limit value of the CK amplitude voltage).
  • the relationship between the threshold voltage of the TFT and the lower limit value of the CK amplitude voltage can be approximated by a line segment.
  • the operating condition is expressed using the threshold voltages of T1 and T2 as described above. Therefore, the lower limit value of the CK amplitude voltage that can be operated with respect to the threshold voltage of the TFT is 2 or more.
  • the lower limit value of the CK amplitude voltage operable with respect to the threshold voltage of the TFT is reduced to a slope of 1. .
  • the lower limit value of the CK amplitude voltage in this embodiment does not change much compared to the lower limit value of the CK amplitude voltage in the diode connection method.
  • the operation margin for the threshold voltage shift is significantly improved as compared with the diode connection method.
  • the operation margin is improved, so that a panel with higher reliability can be realized.
  • the drive voltage can be lowered by the margin of the operation margin, a panel with lower power consumption can be realized while maintaining reliability.
  • the above comparison is made by comparing theoretical limit values, and it is assumed that the TFT of this embodiment and the diode connection method has sufficient driving force. In other words, it does not take into account that it will not move due to lack of ability.
  • FIG. 8 is a block diagram showing a configuration example (second embodiment) of the unit shift register circuit 122a.
  • FIG. 9 is an operation timing chart of the unit shift register circuit 122a (second embodiment) shown in FIG.
  • the unit shift register circuit 122a of the second embodiment connects the output terminal OUT and the node VC as compared with the unit shift register circuit 122 of the first embodiment shown in FIG.
  • Transistor T5 is added.
  • T5 is of the same conductivity type as the other T1 to T4.
  • the configuration of the shift register circuit and the configuration of the liquid crystal display device when a plurality of unit shift register circuits 122a are used are the same as those in the first embodiment.
  • a circuit having a function for initializing the internal node VC is configured by T5.
  • T5 has a drain connected to the node VC, a gate connected to the clock signal CKA, and a source connected to the output terminal OUT.
  • T1 output OUT
  • the voltage between Vg and Vs of T1 becomes the same potential, and T1 maintains the OFF state.
  • T1 output OUT
  • timing (2) in FIG. 9 since the node VC is at the H (high) level, T1 is turned on when CKA is input and charges the node OUT. .
  • the gate potential Vg and the source potential Vs of T5 become almost the same voltage, so that it is turned off.
  • the internal node VC can be stabilized with only one transistor T5.
  • T1 output OUT
  • the GL node is connected to the node VC (that is, the node OUT is connected to the node VC via T5), so that the large capacitance of the GL It becomes visible from the VC, and the rise (noise) of the node VC due to the coupling capacitance between VC and CKA of T1, that is, the gate-drain of T1, can be suppressed.
  • the node VC can be completely prevented from being lifted by the coupling due to the CKA pulse, the clock noise at which the CKA noise is output to the GL can be suppressed.
  • FIG. 10 is a block diagram showing a configuration example (third embodiment) of the unit shift register circuit 122b of the present invention.
  • FIG. 11 is an operation timing chart of the unit shift register circuit 122b (third embodiment) shown in FIG.
  • the unit shift register circuit 122b of the third embodiment is a circuit (DC for pulling down the node VC) compared to the unit shift register circuit 122 of the first embodiment shown in FIG. The difference is that it has a configuration of a pull-down circuit.
  • the configuration of the shift register circuit and the configuration of the liquid crystal display device when a plurality of unit shift register circuits 122b are used are the same as those in the first embodiment.
  • the DC pull-down circuit includes T5, T6, and T7.
  • the drain and gate of T6 are connected to the VDD power source, and the source is connected to the drain of T7 and the gate of T5 (ie, node VX).
  • T7 has a source connected to the VSS power supply and a gate connected to the node VC.
  • T5 has a drain connected to the node VC and a source connected to the VSS power supply. That is, the DC pull-down circuit of this embodiment includes an inverter circuit (T6, T7) having a first gate terminal as an input, and a transistor in which an output of the inverter circuit is input to the gate and a drain terminal is connected to the first gate. (T5) and pulls down the first gate terminal in accordance with the voltage of the first gate terminal.
  • T6 and T7 are circuits for generating a VX signal (node VX signal).
  • the threshold of T6 is determined from the potential of the VDD power supply via T6.
  • the node VX is precharged to a voltage reduced by the voltage, and the node VC is always pulled down to the VSS level by T5 to which the node VX is connected (timing (1) in FIG. 11).
  • T7 is turned ON to lower the node VX to near the VSS level (timing (2) in FIG. 11).
  • the VX potential at this time is determined by the ratio of T6 and T7, and can be realized by increasing the capability of T7 with respect to T6.
  • noise resistance can be improved by eliminating the period during which the node VC is in a floating state when not selected.
  • the node VC can be completely prevented from being lifted by the coupling due to the CKA pulse, the clock noise at which the CKA noise is output to the GL can be suppressed.
  • the gate voltage of T7 since a voltage drop due to the threshold voltage of the precharge voltage level during the set operation can be avoided, the gate voltage of T7 does not need to be large in consideration of the voltage drop after deterioration.
  • the size can be reduced.
  • the circuit area can be reduced accordingly.
  • FIG. 12 is a block diagram showing a configuration example (fourth embodiment) of the unit shift register circuit 122c of the present invention.
  • FIG. 13 is an operation timing chart of the unit shift register circuit 122c (fourth embodiment) shown in FIG.
  • the unit shift register circuit 122c of the fourth embodiment is a circuit (AC) for pulling down the node VC as compared with the unit shift register circuit 122 of the first embodiment shown in FIG. The difference is that it has a configuration of a pull-down circuit.
  • the configuration of the shift register circuit and the configuration of the liquid crystal display device when a plurality of unit shift register circuits 122c are used are the same as those in the first embodiment.
  • the AC pull-down circuit includes T5, T6, T7, and T8.
  • T6 has a drain and a gate connected to CKB, and a source connected to the drains of T7 and T8 and the gate of T5 (ie, node VX).
  • T7 has a source connected to the VSS power supply and a gate connected to the node VC.
  • T5 has a drain connected to the node VC and a source connected to the VSS power supply.
  • T8 has a gate connected to CKA and a source connected to the VSS power supply.
  • the push-pull circuit (T6, T8) of the clock signal and the anti-phase clock signal and the first gate terminal that pulls down the output node of the push-pull circuit are input to the gate terminal.
  • T6 is diode-connected and CKB is input
  • CKB is H level (here, CK3 is H level, timing (2) in FIG. 13).
  • VX is precharged.
  • T8 has CKA connected to the gate and VSS connected to the source.
  • CKA becomes H level (here, CK1 is H level, timing (1) in FIG. 13)
  • VX is discharged to VSS level.
  • T5 the node VX is connected to the gate, and the VC node is pulled down to the VSS level (AC pull-down) with 50% duty (timing (3) in FIG. 13).
  • T7 is turned on and the node VX is lowered to near the VSS level (timing (4) in FIG. 13).
  • the VX potential at this time is determined by the ratio of T6 and T7, and can be realized by increasing the capability of T7 with respect to T6.
  • the node VC since the pull-down is performed according to the level of the node VX, the node VC can be pulled down with a 50% duty when not selected, and noise resistance is improved. At this time, since the gate stress of T5 is also 50% duty, the gate stress of T5 can be reduced as compared with the case of pulling down at 100%.
  • the gate voltage of T7 since a voltage drop due to the threshold voltage of the precharge voltage level during the set operation can be avoided, the gate voltage of T7 does not need to be large in consideration of the voltage drop after deterioration.
  • the size can be reduced.
  • the circuit area can be reduced accordingly.
  • FIG. 14 is a block diagram showing a configuration example (fifth embodiment) of a shift register circuit according to the present invention.
  • FIG. 14 shows five unit shift register circuits 122d and their input / output signal lines, but this number is merely an example.
  • the shift register circuit 121a includes a plurality of cascaded stages.
  • the unit shift register circuit 122d constituting each stage has a clock terminal CKA, a clock terminal CKB, a clock terminal CKC, a clock terminal CKD, a terminal S, a terminal VS connected to the gate terminal of the transistor T2, an output terminal OUT, and a node VC. It has a connected terminal VC, a terminal VR connected to the gate terminal of the transistor T3, and a terminal R.
  • the output GLn-1 of the previous stage is input as the signal S that is an input signal of the terminal S of the Nth stage, and the signal VS that is the input signal of the terminal VS of the Nth stage is input.
  • the output VCn ⁇ 2 of the second stage is input, the output GLn + 1 of the next stage is input as the signal R that is the input signal of the terminal R of the Nth stage, and the input signal of the terminal VR of the Nth stage
  • the output VCn + 2 at the second stage is input as the signal VR.
  • the clock signal CKA input to the clock terminal CKA, the clock signal CKB input to the clock terminal CKB, the clock signal CKC input to the clock terminal CKC, and the clock signal CKD input to the clock terminal CKD are four-phase clock signals
  • the clock signal CKA and the clock signal CKB are clock signals having opposite phases.
  • the clock signal CKA, the clock signal CKD, the clock signal CKB, and the clock signal CKC are shifted in the order of one-quarter cycle in the order, and in the BWD operation, the clock signal CKA and the clock signal CKD are advanced. Then, the clock signal CKB and the clock signal CKC are shifted in order by a quarter cycle in the order of the clock signal CKC.
  • FIG. 15 is a block diagram showing a configuration example (fifth embodiment) of the unit shift register circuit 122d shown in FIG.
  • the unit shift register circuit 122d includes T1 and T4 connected to GL (OUT) that drives each scanning line, and transistors T2 and T3 connected to a node VC that is a gate terminal of T1. , T5 and T6.
  • the gate terminal of T2 is connected to the signal VS, and the drain terminal is connected to the signal S.
  • the gate terminal of T3 is connected to the signal VR, and the drain terminal is connected to the signal R.
  • the clock signal CKD is connected to the gate terminal of T5, and the signal S is connected to the drain terminal.
  • the clock signal CKC is connected to the gate terminal of T6, and the signal R is connected to the drain terminal.
  • T1 is an output transistor for outputting a pulse signal to the output terminal OUT.
  • T1 has a drain connected to the clock terminal CKA, a gate connected to the node VC, and a source connected to the output terminal OUT.
  • T2 has a gate connected to the terminal VS, a drain connected to the terminal S, and a source connected to the node VC.
  • T3 has a gate connected to the terminal VR, a drain connected to the terminal R, and a source connected to the node VC.
  • T4 has a gate connected to the clock terminal CKB, a drain connected to the output terminal OUT, and a source connected to the terminal VSS.
  • the power supply voltage VSS is a reference voltage in the operation of the unit shift register circuit 122.
  • T5 is a transistor for connecting the node VC to the terminal S while the H level is input to the terminal CKD.
  • T5 has a gate connected to the clock terminal CKD, a drain connected to the terminal S, and a source connected to the node VC.
  • T6 is a transistor for connecting the node VC to the terminal R while the H level is input to the terminal CKC.
  • T6 has a gate connected to the clock terminal CKC, a drain connected to the terminal R, and a source connected to the node VC.
  • the relationship between the configuration shown in FIG. 15 and the configuration of the present invention described in the claims is as follows.
  • the transistor T5 is connected in parallel with the transistor T2 (second transistor). In the forward shift operation, the cycle is shifted by 1 ⁇ 4 from the clock signal CKA. In the reverse shift operation, the transistor T5 is different from the clock signal CKA. This is a transistor in which a clock signal CKD having a period shifted by 1/4 is input to the gate.
  • the transistor T6 is connected in parallel with the transistor T3 (third transistor), and in the forward shift operation, the period is shifted from the clock signal CKA by 1/4, and in the reverse shift operation, the clock signal CKA is different from the clock signal CKA. This is a transistor in which a clock signal CKC whose cycle is shifted backward by 1/4 is input to the gate.
  • FIG. 16 is an operation timing chart in the FWD direction of the unit shift register circuit 122d (fifth embodiment) shown in FIG.
  • the unit shift register circuit 122d in the preceding stage operates, and the boosted node VCn-2 (the voltage thereof) is input to the terminal VS. .
  • the unit shift register circuit 122d in the previous stage operates, and the output node of GLn ⁇ 1 is input to the terminal S.
  • VS is a boosted voltage
  • the input signal from S is directly charged to the node VC.
  • the CK pulse is output to the terminal OUT, that is, GLn.
  • the output OUT is input to the terminal S of the next stage, and the output of the next stage is output to GLn + 1 at the rising edge of CK2.
  • the node VC at the second stage is further precharged by GLn + 1.
  • the output OUT is pulled down at the pulse falling edge of CK1, and the voltage at the node VC is lowered to the value before boosting.
  • FIG. 17 is an operation timing chart in the BWD direction of the unit shift register circuit 122d (fifth embodiment) shown in FIG.
  • the unit shift register circuit 122d of the second stage operates, and the boosted node VCn + 2 (the voltage thereof) is input to the terminal VR. .
  • the unit shift register circuit 122d of the next stage operates, and the output node of GLn + 1 is input to the terminal R.
  • VR is a boosted voltage
  • the input signal from R is directly charged to the node VC.
  • the CK pulse is output to the terminal OUT, that is, GLn.
  • the output OUT is input to the terminal S of the previous stage, and the output of the previous stage is output to GLn-1 at the rising edge of CK4.
  • the previous node VC is further precharged by GLn-1.
  • the output OUT is pulled down at the falling edge of CK1, and the voltage at the node VC is lowered to the value before boosting.
  • FIG. 18 is an operation timing chart in the FWD direction for explaining the effect of the unit shift register circuit 122d (fifth embodiment) of the present invention.
  • FIG. 18 shows periods (1) to (6) instead of timings (1) to (10) in the operation timing chart in the FWD direction shown in FIG.
  • the effect of the unit shift register circuit 122d in each period will be described with reference to FIGS.
  • FIGS. 19 to 23 are diagrams showing an N-th unit shift register circuit 122d, a part of the preceding unit shift register circuit 122d, and a part of the next unit shift register circuit 122d. is there.
  • FIGS. 19 to 23 show voltage application states of the N-stage unit shift register circuit 122d and the preceding and following N-stage unit shift register circuits 122d in periods (1) to (6), and the voltage in the voltage application state. It is a figure for demonstrating an input / output path
  • FIG. 19 is a diagram showing a voltage application state during the period (1) and its input / output path in the operation timing chart shown in FIG. FIG. 19 shows the voltage application state of the set operation when T1 (output OUT) is selected and its input / output path.
  • the output from the previous stage GLn ⁇ 1 is set to VCn via the Nth stage T2.
  • the potential of the node VC two stages before is input to the gate of T2, and the voltage is a boosted value (for example, 30V). As 10V). Therefore, even if the threshold voltage of T2 is positively shifted due to stress, the set voltage (10 V) does not drop.
  • FIG. 20 is a diagram showing a voltage application state during the period (2) and its input / output path in the operation timing chart shown in FIG. FIG. 20 shows the voltage application state of the boost operation when T1 (output OUT) is selected and its input / output path.
  • T1 output OUT
  • FIG. 20 shows the voltage application state of the boost operation when T1 (output OUT) is selected and its input / output path.
  • VCn is set (here, 10V)
  • CK1 of the selected stage (Nth stage) rises from L (low) to H (high)
  • the node VCn is driven to a high voltage (here Then, it is pushed up to 30V)
  • GLn rises here, 10V
  • T2 and T5 have a gate of 10V and a source of 10V (equal to GLn-1 in the previous stage), and GLn ⁇ via T2 and T5 from VCn. No leak to 1 occurs.
  • T3 and T6 also have a gate of ⁇ 10 V and a source of ⁇ 10 V (equal to GLn + 1 in the next stage), and no leak occurs from VCn through T3 and T6. Therefore, the boosted voltage of VCn during the bootstrap operation can be maintained at a high voltage, thereby increasing the driving force of T1.
  • FIG. 21 is a diagram showing a voltage application state during the period (3) and its input / output path in the operation timing chart shown in FIG. FIG. 21 shows the voltage application state of the GL pull-down operation when T1 (output OUT) is selected, and its input / output path.
  • T1 output OUT
  • CK1 falls from 10V to -10V
  • GLn is also pulled down from 10V to -10V.
  • the potential of VCn that has been boosted to 30V by the bootstrap decreases from 30V to 10V.
  • VCn is in a floating state
  • T2 and T5 have a gate of ⁇ 10 V and a source of ⁇ 10 V (equal to GLn ⁇ 1 in the previous stage), and go to GLn ⁇ 1 via T2 and T5 from VCn.
  • T3 and T6 have a gate of 10V and a source of 10V (equal to GLn + 1 in the next stage), and leakage from VCn through T3 and T6 does not occur. Therefore, VCn can always be maintained at 10 V or higher, so that the fall of GLn from 10 V to ⁇ 10 V is reliably performed.
  • FIG. 22 is a diagram showing a voltage application state during the period (4) in the operation timing chart shown in FIG. 18 and its input / output path.
  • FIG. 22 shows the voltage application state of the node VC reset operation when T1 (output OUT) is selected, and its input / output path. From the state where the output from GLn + 1 of the next stage (here, 10V) is set to VCn via T3 of the Nth stage, GLn + 1 of the next stage is reset and falls from 10V to ⁇ 10V Then, VCn at the Nth stage is also pulled down to ⁇ 10V via T3 and T6.
  • the boosted potential of the node VC of the second stage is input to the gate of T3, T3 is pulled down with a large driving force, and GLn + 1 of the next stage also has a large driving force. Pulled down through T1. Therefore, even if the threshold voltage of T3 is positively shifted due to stress, the node VCn is reset with a sufficient margin.
  • FIG. 23 is a diagram showing a voltage application state during the periods (5) and (6) in the operation timing chart shown in FIG.
  • FIG. 23 shows the voltage application state of the node VC during the non-selection period of T1 (output OUT) and its input / output path.
  • CK4 H (high level, here high level is 10V)
  • the previous stage GLn-1 and the node VCn are connected via T5.
  • T6 is passed through.
  • the GLn + 1 of the next stage and the node VCn are connected. Therefore, since the node VCn is pulled down with 100% duty, noise resistance is improved.
  • the noise of the node VCn is most affected by the voltage change of the CK1, but the node VCn is either the previous stage or the next one at the timing when the CK1 rises from L (low) to H and the timing when the CK1 falls from H to L. It is connected to the stage, and not only the node VCn but also the capacitance of GL contributes as parasitic capacitance as parasitic capacitance of VCn.
  • the coupling capacitance between CK1 and VCn is C1
  • the total capacitance of the node VCn is C2
  • the GL capacitance is C3
  • the voltage variation of the node VCn at the time of CK1 variation is Vck ⁇ C1 / (C1 + C2 + C3).
  • this function is realized in both directions of UP-DOWN (FWD shift operation and BWD shift operation).
  • FIG. 24 is another diagram for explaining the effect of the unit shift register circuit 122d (fifth embodiment) of the present invention.
  • the normal waveform is a waveform that transitions between the H potential (Vgh) and the L potential (Vgl) of the CK amplitude, but in the equalized waveform, for example, VSP and VSN are used as the internal power supply of the IC driver.
  • the power consumption of the drive can be suppressed by short-circuiting (or charge sharing) with the VSN and VSP power sources during the transition from Vgl to Vgh. it can. In this case, however, the rising and falling transition times of the CK waveform are extended (the waveform is rounded).
  • the clock is driven with a four-phase clock, and as described with reference to FIG.
  • the node VCn is connected to the GL of the preceding stage and the succeeding stage by CK2 and CK4 whose phases are shifted by 90 degrees (quarter cycle) with respect to CK1, respectively. Even if the rise / fall transition time becomes longer due to equalization (even if the H period of CK becomes shorter than 50% duty), the node VCn is always kept stable at the rise and fall of CK1. It becomes possible.
  • the unit shift register circuit 122e of the sixth embodiment pulls down the output terminal OUT and the node VC compared to the unit shift register circuit 122d of the fifth embodiment shown in FIG.
  • the configuration of this circuit is different.
  • the configuration of the shift register circuit and the configuration of the liquid crystal display device when a plurality of unit shift register circuits 122e are used are the same as those in the fifth embodiment.
  • the clock signal CKA is the same as the clock signal CKA of the fifth embodiment.
  • the clock signal CKB is the same as the clock signal CKB of the fifth embodiment.
  • the unit shift register circuit 122e of the sixth embodiment adds a CLR signal (predetermined clear signal) in addition to the pull-down circuit of the fifth embodiment, and the CLR signal is input to the gate.
  • T7 and T8 are connected to node VC and node OUT, respectively.
  • the drain is connected to the node VC and the source is connected to the node OUT.
  • T8 has a drain connected to the node OUT and a source connected to the VSS power supply.
  • the CLR signal is a signal input from the outside of the unit shift register circuit 122e.
  • a shift register circuit When a shift register circuit is configured by using a plurality of unit shift register circuits 122e of the sixth embodiment, all stages of the shift register circuit can be initialized collectively. For example, by clearing at the beginning of the scanning period, it is possible to operate from an initialized state, and unexpected operations and outputs can be suppressed. In addition, by clearing at the end of the scanning period, the circuit is initialized, and charge is removed from each node. Therefore, it is possible to prevent the TFT from being deteriorated due to the remaining charge when the operation is stopped.
  • the unit shift register circuit 122f of the seventh embodiment has T2, T3, T5, T6, and T7 as compared with the unit shift register circuit 122f of the sixth embodiment shown in FIG.
  • the configuration is different.
  • the configuration of the shift register circuit and the configuration of the liquid crystal display device when a plurality of unit shift register circuits 122f are used are the same as in the fifth embodiment.
  • a feature of the unit shift register circuit 122f of the seventh embodiment is that it has a dual configuration including a plurality of transistors in which T2, T3, T5, T6, and T7 in the sixth embodiment are cascode-connected. That is, in the unit shift register circuit 122f of the seventh embodiment, T2 is cascode-connected, that is, in this case, a plurality of gates connected to each other and connected to the drain of one transistor and the source of the other transistor. Transistors T21 and T22. The signal VS is input to the gates of T21 and T22, the signal S is input to the drain of T21, and the source of T22 is connected to the node VC.
  • T3 is constituted by a plurality of transistors T31 and T32 which are cascode-connected, that is, in this case, the gates of each other are connected and the drain of one transistor and the source of the other transistor are connected.
  • the signal VR is input to the gates of T31 and T32
  • the signal R is input to the drain of T32
  • the source of T31 is connected to the node VC.
  • T5 is constituted by a plurality of transistors T51 and T52 which are cascode-connected, that is, in this case, the gates of the transistors are connected to each other and the drain of one transistor is connected to the source of the other transistor.
  • the clock signal CKD is input to the gates of T51 and T52, the signal S is input to the drain of T51, and the source of T52 is connected to the node VC.
  • T6 is constituted by a plurality of transistors T61 and T62 which are cascode-connected, that is, in this case, the gates of the transistors are connected to each other and the drain of one transistor is connected to the source of the other transistor.
  • the clock signal CKC is input to the gates of T61 and T62, the signal R is input to the drain of T62, and the source of T61 is connected to the node VC.
  • T7 is constituted by a plurality of transistors T71 and T72 which are cascode-connected, that is, in this case, which are connected to each other's gate and to the drain of one transistor and the source of the other transistor.
  • T71 and T72 to which the CLR signal is input to the gate are connected to the node VC and the node OUT, respectively.
  • the drain of T71 is connected to the node VC
  • the source of T72 is connected to the node OUT.
  • TFTs T2, T3, T5, T6, and T7
  • the potential difference (drain-source voltage) applied between the VDSs of the TFTs is reduced. It can be halved and the breakdown voltage can be improved.
  • the gate voltage to the TFT is input to the TFT in both the set operation and the reset operation, a sufficient driving force is obtained. The impact of TFT size is lost.
  • FIG. 27 is a block diagram showing a configuration example (eighth embodiment) of the unit shift register circuit 122g of the present invention.
  • FIG. 28 is an operation timing chart of the unit shift register circuit 122g (eighth embodiment) shown in FIG.
  • the unit shift register circuit 122g of the eighth embodiment is a circuit for pulling down the output terminal OUT (compared to the unit shift register circuit 122e of the sixth embodiment shown in FIG.
  • the configuration of the pull-down circuit is different.
  • the configuration of the shift register circuit and the configuration of the liquid crystal display device when a plurality of unit shift register circuits 122g are used are the same as in the fifth embodiment.
  • the clock signal CKA is the same as the clock signal CKA of the fifth embodiment.
  • the clock signal CKB is the same as the clock signal CKB of the fifth embodiment.
  • the pull-down circuit is composed of T4 and T8.
  • T4 has a gate connected to CKB, a source connected to CKA, and a drain connected to node OUT.
  • T8 has a gate connected to CLR, a source connected to CKA, and a drain connected to node OUT.
  • the unit shift register circuit 122g according to the eighth embodiment performs GL pull-down on CKA not by VSS (constant voltage source) but by CKB with a phase difference of 180 degrees. As a result, T4 can perform the same function as T4 of the first to seventh embodiments.
  • FIG. 28 shows a case where the duty of the H period of the clock is 50%, but CKA and CKB are signals that are 180 degrees out of phase and do not overlap (the duty of the H period of the clock is 50% or less). By doing so, pull-down is possible even without VSS.
  • the number of terminals in the wiring area and the panel and the size of the terminal area can be reduced, so that the frame size on the terminal side and the frame size around the panel gate driver can be reduced.
  • FIG. 29 is a block diagram showing a configuration example (9th embodiment) of a shift register circuit according to the present invention.
  • FIG. 29 shows five unit shift register circuits 122h and their input / output signal lines.
  • the shift register circuit 121b includes a plurality of stages connected in cascade.
  • the unit shift register circuit 122h constituting each stage is connected to a clock terminal CKA, a clock terminal CKB, a clock terminal CKC, a clock terminal CKD, a terminal VS connected to the gate terminal of the transistor T2, an output terminal OUT, and a node VC.
  • a terminal VR is connected to the terminal VC and the gate terminal of the transistor T3.
  • the output VCn-2 of the previous stage is input as the signal VS that is the input signal of the terminal VS of the Nth stage, and the signal VR that is the input signal of the terminal VR of the Nth stage.
  • the output VCn + 2 of the second stage is input.
  • the clock signal CKA input to the clock terminal CKA, the clock signal CKB input to the clock terminal CKB, the clock signal CKC input to the clock terminal CKC, and the clock signal CKD input to the clock terminal CKD are four-phase clock signals,
  • the unit shift register circuit 122 is connected as follows.
  • the clock signal CKA and the clock signal CKB are clock signals having opposite phases.
  • the clock signal CKA, the clock signal CKD, the clock signal CKB, and the clock signal CKC are shifted in the order of one-quarter cycle in the order, and in the BWD operation, the clock signal CKA and the clock signal CKD are advanced. Then, the clock signal CKB and the clock signal CKC are shifted in order by a quarter cycle in the order of the clock signal CKC.
  • FIG. 30 is a block diagram showing a configuration example (9th embodiment) of the unit shift register circuit 122h shown in FIG.
  • the unit shift register circuit 122h includes T1 and T4 connected to GL (OUT) that drives each scanning line, and transistors T2 and T3 connected to a node VC that is a gate terminal of T1. It consists of The gate terminal of T2 is connected to the signal VS, and the drain terminal is connected to the clock signal CKD. The gate terminal of T3 is connected to the signal VR, and the drain terminal is connected to the clock signal CKC.
  • T1 is an output transistor for outputting a pulse signal to the output terminal OUT.
  • T1 has a drain connected to the clock terminal CKA, a gate connected to the node VC, and a source connected to the output terminal OUT.
  • T2 has a gate connected to the terminal VS, a drain connected to the clock terminal CKD, and a source connected to the node VC.
  • T3 has a gate connected to the terminal VR, a drain connected to the clock terminal CKC, and a source connected to the node VC.
  • T4 has a gate connected to the clock terminal CKB, a drain connected to the output terminal OUT, and a source connected to the terminal VSS.
  • the power supply voltage VSS is a reference voltage in the operation of the unit shift register circuit 122.
  • FIG. 31 is an operation timing chart in the FWD direction of the unit shift register circuit 122h (9th embodiment) shown in FIG.
  • the unit shift register circuit 122h in the previous stage operates, and the boosted node VCn-2 (the voltage thereof) is input to the terminal VS. .
  • CK4 is input to CKD.
  • VS is a boosted voltage
  • the input signal from CKD is charged to the node VC as it is.
  • the CK pulse is output to the terminal OUT, that is, GLn.
  • CK2 is input to CKC, and the output of the next stage is output to GLn + 1 at the rising edge of CK2.
  • the node VC at the second stage is precharged by the rising edge of CKC.
  • the output OUT is pulled down at the falling edge of the pulse of CK1, and the voltage at the node VC is lowered to the value before boosting.
  • FIG. 32 is an operation timing chart in the BWD direction of the unit shift register circuit 122h (9th embodiment) shown in FIG.
  • the unit shift register circuit 122h in the second stage operates, and the boosted node VCn + 2 (the voltage thereof) is input to the terminal VR. .
  • CK2 is input to CKC.
  • VR is a boosted voltage
  • the input signal from the CKC is charged to the node VC as it is.
  • the node VC is boosted to a sufficiently high voltage, so that the CK pulse is output to the terminal OUT, that is, GLn.
  • CK4 is input to CKD, and the output of the previous stage is output to GLn-1 at the rise of CK4.
  • the node VC in the previous stage is further precharged by GLn-1.
  • the output OUT is pulled down at the falling edge of the pulse CK1, and the voltage at the node VC is lowered to the value before boosting.
  • the input S is CKD
  • the input R is CKC and T2
  • the connection method of T3 is changed.
  • CKD and CKC are input, the voltage stress on the TFTs (T2, T3) increases, but the set voltage and the reset voltage are not GL potentials but clock signals, so the GL waveform is rounded due to stress degradation. The effect of not receiving the influence of.
  • the unit shift register circuit 122a second embodiment shown in FIG. 8
  • the unit shift register circuit 122b third embodiment shown in FIG. 10
  • the unit shift register circuit 122c fourth embodiment shown in FIG.
  • Unit shift register circuit 122d (fifth embodiment shown in FIG. 15), unit shift register circuit 122e (sixth embodiment shown in FIG. 25), unit shift register circuit 122f (seventh embodiment shown in FIG. 26), unit shift
  • the register circuit 122g (eighth embodiment shown in FIG. 27) may change the connection method of the input S to CKD and the input R to CKC, T2, and T3. In either case, the basic operations and effects remain the same.
  • FIG. 33 is a characteristic diagram (an explanatory diagram of the tenth embodiment) illustrating an example of characteristics of a TFT including an oxide semiconductor in a semiconductor layer.
  • the tenth embodiment is characterized by the material of the semiconductor layer of the TFT in the unit shift register circuits 122, 122a, 122b, 122c, 122d, 122e, 122f, 122g, and 122h. That is, the TFT used in each of the above embodiments includes indium gallium zinc oxide (In—Ga—Zn—O-based semiconductor; indium (In), gallium (Ga), zinc (Zn), and oxygen (O) in the semiconductor layer. An oxide semiconductor) or the like.
  • the oxide semiconductor layer is, for example, an In—Ga—Zn—O-based semiconductor layer.
  • the oxide semiconductor layer includes, for example, an In—Ga—Zn—O-based semiconductor.
  • an In—Ga—Zn—O-based semiconductor film containing In, Ga, and Zn at a ratio of 1: 1: 1 is used as a semiconductor layer of a TFT.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than 1/1000 that of an a-Si TFT). It is suitably used as a drive TFT and a pixel TFT.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer is used, power consumption of the display device can be significantly reduced.
  • FIG. 33 is a characteristic diagram showing the correspondence between the gate voltage and the drain / source current.
  • the horizontal axis indicates the gate voltage Vg
  • the vertical axis indicates the drain-source current Ids.
  • FIG. 33 also shows the correspondence between the gate voltage versus drain / source current characteristics of a TFT having an In—Ga—Zn—O-based semiconductor layer as a semiconductor layer and a TFT using amorphous silicon a-Si.
  • the In—Ga—Zn—O-based semiconductor may be amorphous, may include a crystalline portion, and may have crystallinity.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • Such a crystal structure of an In—Ga—Zn—O-based semiconductor is disclosed in, for example, Japanese Patent Laid-Open No. 2012-134475. For reference, the entire disclosure of Japanese Patent Application Laid-Open No. 2012-134475 is incorporated herein by reference.
  • the above-described oxide semiconductor layer may contain another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • Zn—O based semiconductor ZnO
  • In—Zn—O based semiconductor IZO (registered trademark)
  • Zn—Ti—O based semiconductor ZTO
  • Cd—Ge—O based semiconductor Cd—Pb—O based
  • CdO cadmium oxide
  • Mg—Zn—O based semiconductor Mg—Zn—O based semiconductor
  • In—Sn—Zn—O based semiconductor eg In 2 O 3 —SnO 2 —ZnO
  • In—Ga—Sn—O based semiconductor etc.
  • the second transistor when the unit shift register circuit is operated in a forward shift operation, the second transistor can be a set transistor and the third transistor can be a reset transistor.
  • the third transistor when the direction shift operation is performed, the third transistor can be a set transistor and the second transistor can be a reset transistor.
  • different first and second input signals where the voltage of the first input signal ⁇ the first input signal ⁇ the second input terminal and the second gate terminal of the second transistor serving as the setting transistor). 2
  • the first gate terminal of the first transistor which is an output transistor, can be charged (ie, precharged).
  • different third and fourth input signals are applied to the third source terminal and the third gate terminal of the third transistor serving as the setting transistor. 4 input signal voltage
  • the first gate terminal of the first transistor which is an output transistor can be charged.
  • the signal of the first gate terminal of the output transistor of another unit shift register circuit can be used as the second input signal or the fourth input signal, so that the precharge voltage of the output transistor is set. Since the voltage does not drop by the threshold voltage of the transistor, the influence due to characteristic deterioration can be reduced.
  • the unit shift register circuit of the present invention it is possible to provide a unit shift register circuit capable of a bidirectional shift operation that can easily reduce the influence of characteristic deterioration with a small number of circuit elements.
  • the embodiment of the present invention is not limited to the above.
  • changes that combine the configurations of the above-described embodiments or omit a part of the configuration in each of the above-described embodiments can be made as appropriate.
  • Liquid crystal display device 110 Display area 120 Scan line drive circuits 121, 121a, 121b Shift register circuit 130 Signal line drive circuit PIX Pixels GL1-GLn Scan lines 122, 122a-122h Unit shift register circuits T1-T10 TFT Cbst, Cb capacitive element

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Abstract

順方向のシフト動作においては、トランジスタＴ１の第１ゲート端子を充電する際に第１入力信号Ｓの電圧より高い電圧となる第２入力信号ＶＳをトランジスタＴ２の第２ゲート端子に入力し、トランジスタＴ１の第１ゲート端子を放電する際に第３入力信号Ｒの電圧より高い電圧となる第４入力信号ＶＲをトランジスタＴ３の第３ゲート端子に入力し、逆方向のシフト動作においては、トランジスタＴ１の第１ゲート端子を充電する際に第３入力信号Ｒの電圧より高い電圧となる第４入力信号ＶＲをトランジスタＴ３の第３ゲート端子に入力し、トランジスタＴ１の第１ゲート端子を放電する際に第１入力信号Ｓの電圧より高い電圧となる第２入力信号ＶＳをトランジスタＴ２の第２ゲート端子に入力する。

Description

単位シフトレジスタ回路、シフトレジスタ回路、単位シフトレジスタ回路の制御方法及び表示装置
　本発明は、単位シフトレジスタ回路、シフトレジスタ回路、単位シフトレジスタ回路の制御方法及び表示装置に関する。
　本願は、２０１４年１０月２８日に、日本に出願された特願２０１４－２１９６２２号に基づき優先権を主張し、その内容をここに援用する。
　近年、携帯電話などのモバイル機器のディスプレイの高精細化および狭額縁化が急激に進展し、画素密度が４００ｐｐｉ（ｐｉｘｅｌ　ｐｅｒ　ｉｎｃｈ）を超えるものが多く製品化されている。これらの製品を実現するキーテクノロジとして、ガラス基板上に駆動回路を形成する、いわゆるモノリシック回路技術が用いられている。また、これらのバックプレーン（回路基板）としては酸化インジウムガリウム亜鉛（Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体；インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）及び酸素（Ｏ）を含む酸化物半導体）等の酸化物半導体を用いたＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；薄膜トランジスタ）による回路が使われ始めている。
　上記のようなモノリシック回路技術を用いて形成した駆動回路は、ＴＦＴの閾値電圧が時間の経過や温度に依存して変化する場合があることが知られている。特に走査線駆動回路で用いられるシフトレジスタ回路では次のようなことが問題となる場合がある。
　シフトレジスタ回路は、走査線を駆動する出力用ＴＦＴのゲートをブートストラップにより高電圧に昇圧して動作する。出力用ＴＦＴのゲート電極をプリチャージし、かつ、ブースト時にリークしないようにするため、ダイオード接続のＴＦＴがセット用ＴＦＴとして用いられている。ダイオード接続のセット用ＴＦＴを用いた場合、出力用ＴＦＴのプリチャージ電圧はＴＦＴの閾値電圧分降下した値となる。
　酸化インジウムガリウム亜鉛等の酸化物半導体を用いたＴＦＴは、ゲート電極に印加される電圧ストレスにより、閾値電圧が変動する特性をもつため、時間経過に従って特性劣化が進み、ダイオード接続で構成されたセット用ＴＦＴによる出力用ＴＦＴのゲート電極のプリチャージ電圧はその分低下する。プリチャージ電圧が低下していくと、ブートストラップにより昇圧される電圧も低下し、出力用ＴＦＴの駆動力が低下し、出力波形がなまることがあり、さらに劣化がすすむと、出力電圧が低下して、シフトレジスタ動作が不安定となる。
　また、走査線駆動回路が順方向と逆方向とを切り替えて、双方向にシフト動作することが可能となる双方向スキャン機能を持ったシフトレジスタが必要とされている。例えば、走査線駆動回路が逆方向にシフト動作することにより、表示部に表示される画像の上下を容易に反転するためである。
　このような双方向にシフト動作することが可能となるシフトレジスタ回路の一例が特許文献１に記載されている。特許文献１の図２に記載されているシフトレジスタ回路の各々の段（以下、本発明の実施形態を含めて「単位シフトレジスタ回路」と呼ぶ）は、出力用ＴＦＴ（Ｔ１）と、セット用ＴＦＴ（Ｔ２）と、リセット用ＴＦＴ（Ｔ３）と、セット用ＴＦＴ（Ｔ４）と、リセット用ＴＦＴ（Ｔ５）とを有する。Ｔ２は、ドレイン端子とソース端子とがダイオード接続されており、前段の出力に接続され、ソース端子がＴ１のゲート端子に接続される。Ｔ３は、ドレイン端子がＴ１のゲート端子に接続され、ゲート端子が後段の出力に接続され、ソース端子がＶＳＳ（電源電圧ＶＳＳ）端子に接続されている。Ｔ４は、ドレイン端子とソース端子とがダイオード接続されており、後段の出力に接続され、ソース端子がＴ１のゲート端子に接続される。Ｔ５は、ドレイン端子がＴ１のゲート端子に接続され、ゲート端子が前段の出力に接続され、ソース端子がＶＳＳ端子に接続されている。このような構成を有する単位シフトレジスタ回路は、シフトレジスタ回路として、順方向（前段から後段方向）のシフト動作において、Ｔ２が、Ｔ１のゲート端子をプリチャージ（充電）するセット動作を行い、Ｔ３が、Ｔ１のゲート端子をプルダウン（放電）するリセット動作を行う。一方、逆方向（後段から前段方向）のシフト動作において、Ｔ４が、Ｔ１のゲート端子をプリチャージするセット動作を行い、Ｔ５が、Ｔ１のゲート端子をプルダウンするリセット動作を行う。特許文献１に記載されている単位シフトレジスタ回路では、このような構成にすることにより、走査順序切り替え用のセレクト信号を用いることなく、ゲートバスラインの走査順序の切り替えが可能となっている。
特表２００１－５０６０４４号公報
　しかしながら、特許文献１に記載されている単位シフトレジスタ回路では、セット用ＴＦＴ（Ｔ２）、セット用ＴＦＴ（Ｔ４）がダイオード接続されているため、出力用ＴＦＴのプリチャージ電圧がセット用ＴＦＴの閾値電圧分電圧降下するため、特性劣化が進むという問題がある。
　また、双方向のシフト動作における切り替え動作を可能とするため、二組のセット用ＴＦＴとリセット用ＴＦＴとが必要となり、回路素子数が増加するという問題がある。
　本発明は、少ない回路素子数で特性劣化による影響を小さくすることができる、双方向でのシフト動作が可能な単位シフトレジスタ回路、シフトレジスタ回路、単位シフトレジスタ回路の制御方法及び表示装置である 。
　本発明の単位シフトレジスタ回路は、シフトレジスタ回路の各段を構成する単位シフトレジスタ回路であって、第１ゲート端子、第１ソース端子及び第１ドレイン端子を有し、所定のクロック信号を前記第１ドレイン端子に入力し、前記第１ソース端子から出力信号を出力する第１トランジスタと、第２ゲート端子、第２ソース端子及び第２ドレイン端子を有し、前記第１トランジスタの前記第１ゲート端子に前記第２ソース端子が接続されたトランジスタであって、第１入力信号を前記第２ドレイン端子に入力し、第２入力信号を前記第２ゲート端子に入力する第２トランジスタと、第３ゲート端子、第３ソース端子及び第３ドレイン端子を有し、前記第１トランジスタの前記第１ゲート端子に前記第３ソース端子が接続されたトランジスタであって、第３入力信号を前記第３ドレイン端子に入力し、第４入力信号を前記第３ゲート端子に入力する第３トランジスタと、を備え、順方向のシフト動作においては、前記第１トランジスタの前記第１ゲート端子を充電する際に前記第１入力信号の電圧より高い電圧となる前記第２入力信号を前記第２ゲート端子に入力し、前記第１トランジスタの前記第１ゲート端子を放電する際に前記第３入力信号の電圧より高い電圧となる前記第４入力信号を前記第３ゲート端子に入力し、逆方向のシフト動作においては、前記第１トランジスタの前記第１ゲート端子を充電する際に前記第３入力信号の電圧より高い電圧となる前記第４入力信号を前記第３ゲート端子に入力し、前記第１トランジスタの前記第１ゲート端子を放電する際に前記第１入力信号の電圧より高い電圧となる前記第２入力信号を前記第２ゲート端子に入力する 。
　また、本発明の他の単位シフトレジスタ回路は、前記第１入力信号が前記単位シフトレジスタ回路の前段の単位シフトレジスタ回路の出力信号であり、前記第２入力信号が前記単位シフトレジスタ回路の前々段の単位シフトレジスタ回路の第１トランジスタの前記第１ゲート端子の信号であり、前記第３入力信号が前記単位シフトレジスタ回路の１つ後の段の単位シフトレジスタ回路の出力信号であり、前記第４入力信号が前記単位シフトレジスタ回路の２つ後の段の単位シフトレジスタ回路の第１トランジスタの前記第１ゲート端子の信号である。
　また、本発明の他の単位シフトレジスタ回路は、前記第１入力信号が順方向のシフト動作においては前記クロック信号とは周期が４分の１周期後ろにずれ、逆方向のシフト動作においては前記クロック信号とは周期が４分の１周期前にずれたクロック信号であり、前記第２入力信号が前記単位シフトレジスタ回路の前々段の単位シフトレジスタ回路の第１トランジスタの前記第１ゲート端子の信号であり、前記第３入力信号が順方向のシフト動作においては前記クロック信号とは周期が４分の１周期前にずれ、逆方向のシフト動作においては前記クロック信号とは周期が４分の１周期後ろにずれたクロック信号であり、前記第４入力信号が前記単位シフトレジスタ回路の２つ後の段の単位シフトレジスタ回路の第１トランジスタの前記第１ゲート端子の信号である。
　また、本発明の他の単位シフトレジスタ回路は、順方向のシフト動作においては、前記第２トランジスタが前記第１トランジスタの前記第１ゲート端子を充電する際に、前記第１入力信号および前記第２入力信号が立ち上がり、前記第１ゲート端子を充電後、前記第１入力信号の電圧の立ち下がりより先に前記第２入力信号の電圧が立ち下がり、逆方向のシフト動作においては、前記第３トランジスタが前記第１トランジスタの前記第１ゲート端子を充電する際に、前記第３入力信号および前記第４入力信号が立ち上がり、前記第１ゲート端子を充電後、前記第３入力信号の電圧の立ち下がりより先に前記第４入力信号の電圧が立ち下がる。
　また、本発明の他の単位シフトレジスタ回路は、前記第１トランジスタが、前記第１ソース端子と前記第１ゲート端子との間の寄生容量に充電された電圧によって前記第１ゲート端子の電圧を昇圧するブートストラップ動作により前記出力信号を昇圧する。
　また、本発明の他の単位シフトレジスタ回路は、順方向のシフト動作においては、前記第３トランジスタが前記第１トランジスタの前記第１ゲート端子を放電する際に、前記第３入力信号および前記第４入力信号が立ち上がり、前記第１ゲート端子を放電後、前記第４入力信号の電圧の立ち下がりより先に前記第３入力信号の電圧が立ち下がり、逆方向のシフト動作においては、前記第２トランジスタが前記第１トランジスタの前記第１ゲート端子を放電する際に、前記第１入力信号および前記第２入力信号が立ち上がり、前記第１ゲート端子を放電後、前記第２入力信号の電圧の立ち下がりより先に前記第１入力信号の電圧が立ち下がる。
　また、本発明の他の単位シフトレジスタ回路は、前記第１トランジスタの前記第１ゲート端子と前記第１ソース端子との間に接続された容量素子を備える。
　また、本発明の他の単位シフトレジスタ回路は、前記単位シフトレジスタ回路の出力信号を前記クロック信号の逆位相のクロック信号に応じてプルダウンするプルダウン回路を備える。
　また、本発明の他の単位シフトレジスタ回路は、前記第１トランジスタの前記第１ゲート端子と前記第１ソース端子を前記クロック信号に応じて接続するトランジスタを備える。
　また、本発明の他の単位シフトレジスタ回路は、前記第１トランジスタの前記第１ゲート端子を該第１ゲート端子の電圧に応じてプルダウンするプルダウン回路を備える。
　また、本発明の他の単位シフトレジスタ回路は、前記プルダウン回路が、前記第１ゲート端子を入力とするインバータ回路と該インバータ回路の出力がゲートに入力され、ドレイン端子が該第１ゲートに接続されたトランジスタとを有し、該第１ゲート端子の電圧に応じて該第１ゲート端子をプルダウンする。
　また、本発明の他の単位シフトレジスタ回路は、前記第１トランジスタの前記第１ゲート端子を前記クロック信号の逆位相のクロック信号と該第１ゲート端子の電圧とに応じてプルダウンするプルダウン回路を備える。
　また、本発明の他の単位シフトレジスタ回路は、前記プルダウン回路が、前記クロック信号および逆位相のクロック信号のプッシュプル回路と、該プッシュプル回路の出力ノードをプルダウンする前記第１ゲート端子がゲート端子に入力されるトランジスタと、該プッシュプル回路の出力ノードがゲートに入力され、ドレイン端子が該第１ゲートに接続されたトランジスタとを有し、該第１ゲート端子の電圧に応じて該第１ゲート端子をプルダウンする。
　また、本発明の他の単位シフトレジスタ回路は、前記第２トランジスタと並列に接続され、順方向のシフト動作においては前記クロック信号とは周期が４分の１周期後ろにずれ、逆方向のシフト動作においては前記クロック信号とは周期が４分の１周期前にずれたクロック信号がゲートに入力されるトランジスタと、前記第３トランジスタと並列に接続され、順方向のシフト動作においては前記クロック信号とは周期が４分の１周期前にずれ、逆方向のシフト動作においては前記クロック信号とは周期が４分の１周期後ろにずれたクロック信号がゲートに入力されるトランジスタと、を備える。
　また、本発明の他の単位シフトレジスタ回路は、前記単位シフトレジスタ回路の出力信号と前記第１トランジスタの前記第１ゲート端子とを所定のクリア信号に応じてプルダウンするプルダウン回路を備える。
　また、本発明の他の単位シフトレジスタ回路は、前記第１トランジスタのゲート端子に接続されているトランジスタが、カスコード接続した複数のトランジスタから構成されている。
　また、本発明の他の単位シフトレジスタ回路は、前記単位シフトレジスタ回路の出力信号を前記クロック信号の逆位相のクロック信号に応じて前記クロック信号に対してプルダウンするプルダウン回路を備える。
　また、本発明の他の単位シフトレジスタ回路は、少なくとも前記第１トランジスタ、前記第２トランジスタ及び前記第３トランジスタが、半導体層に酸化物半導体を含む。
　また、本発明の他の単位シフトレジスタ回路は、前記酸化物半導体が、酸化インジウムガリウム亜鉛（Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体；インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）及び酸素（Ｏ）を含む酸化物半導体）である。
　また、本発明の他の単位シフトレジスタ回路は、前記酸化物半導体が、結晶性を有する。
　また、本発明のシフトレジスタ回路は、上記単位シフトレジスタ回路を多段接続した。
　また、本発明の他のシフトレジスタ回路は、各段の前記単位シフトレジスタ回路に対し、前記クロック信号として、４相クロック信号が４分の１周期ずつ周期をずらして順に入力される。
　また、本発明の他のシフトレジスタ回路は、各段の前記単位シフトレジスタ回路に対し、順方向のシフト動作と逆方向のシフト動作とでは、前記クロック信号の入力する順番と、前記第２入力信号と前記第４入力信号の入力する順番を入れ替える。
　また、本発明の単位シフトレジスタ回路の制御方法は、シフトレジスタ回路の各段を構成する単位シフトレジスタ回路の制御方法であって、前記単位シフトレジスタ回路が、第１ゲート端子、第１ソース端子及び第１ドレイン端子を有し、所定のクロック信号を前記第１ドレイン端子に入力し、前記第１ソース端子から出力信号を出力する第１トランジスタと、第２ゲート端子、第２ソース端子及び第２ドレイン端子を有し、前記第１トランジスタの前記第１ゲート端子に前記第２ソース端子が接続されたトランジスタであって、第１入力信号を前記第２ドレイン端子に入力し、第２入力信号を前記第２ゲート端子に入力する第２トランジスタと、第３ゲート端子、第３ソース端子及び第３ドレイン端子を有し、前記第１トランジスタの前記第１ゲート端子に前記第３ソース端子が接続されたトランジスタであって、第３入力信号を前記第３ドレイン端子に入力し、第４入力信号を前記第３ゲート端子に入力する第３トランジスタと、を備え、順方向のシフト動作においては、前記第１トランジスタの前記第１ゲート端子を充電する際に前記第１入力信号の電圧より高い電圧となる前記第２入力信号を前記第２ゲート端子に入力し、前記第１トランジスタの前記第１ゲート端子を放電する際に前記第３入力信号の電圧より高い電圧となる前記第４入力信号を前記第３ゲート端子に入力し、逆方向のシフト動作においては、前記第１トランジスタの前記第１ゲート端子を充電する際に前記第３入力信号の電圧より高い電圧となる前記第４入力信号を前記第３ゲート端子に入力し、前記第１トランジスタの前記第１ゲート端子を放電する際に前記第１入力信号の電圧より高い電圧となる前記第２入力信号を前記第２ゲート端子に入力する。
　また、本発明の表示装置は、複数の画素と、前記複数の画素が接続された複数の走査線と、シフトレジスタ回路の各段を構成する単位シフトレジスタ回路であって、第１ゲート端子、第１ソース端子及び第１ドレイン端子を有し、所定のクロック信号を前記第１ドレイン端子に入力し、前記第１ソース端子から出力信号を出力する第１トランジスタと、第２ゲート端子、第２ソース端子及び第２ドレイン端子を有し、前記第１トランジスタの前記第１ゲート端子に前記第２ソース端子が接続されたトランジスタであって、第１入力信号を前記第２ドレイン端子に入力し、第２入力信号を前記第２ゲート端子に入力する第２トランジスタと、第３ゲート端子、第３ソース端子及び第３ドレイン端子を有し、前記第１トランジスタの前記第１ゲート端子に前記第３ソース端子が接続されたトランジスタであって、第３入力信号を前記第３ドレイン端子に入力し、第４入力信号を前記第３ゲート端子に入力する第３トランジスタと、をそれぞれが備える複数の単位シフトレジスタ回路とを備え、順方向のシフト動作においては、前記第１トランジスタの前記第１ゲート端子を充電する際に前記第１入力信号の電圧より高い電圧となる前記第２入力信号を前記第２ゲート端子に入力し、前記第１トランジスタの前記第１ゲート端子を放電する際に前記第３入力信号の電圧より高い電圧となる前記第４入力信号を前記第３ゲート端子に入力し、逆方向のシフト動作においては、前記第１トランジスタの前記第１ゲート端子を充電する際に前記第３入力信号の電圧より高い電圧となる前記第４入力信号を前記第３ゲート端子に入力し、前記第１トランジスタの前記第１ゲート端子を放電する際に前記第１入力信号の電圧より高い電圧となる前記第２入力信号を前記第２ゲート端子に入力する。
　本発明によれば、単位シフトレジスタ回路を順方向シフト動作させるときには、第２トランジスタをセット用トランジスタに、第３トランジスタをリセット用トランジスタにすることができ、逆方向シフト動作させるときには、第３トランジスタをセット用トランジスタに、第２トランジスタをリセット用トランジスタにすることができる。また、順方向シフト動作させるときに、セット用トランジスタとなる第２トランジスタの第２ソース端子と第２ゲート端子に異なる第１入力信号と第２入力信号（ただし、第１入力信号の電圧＜第２入力信号の電圧）を入力することで、出力用トランジスタである第１トランジスタの第１ゲート端子を充電（すなわちプリチャージ）することができる。また、逆方向シフト動作させるときに、セット用トランジスタとなる第３トランジスタの第３ソース端子と第３ゲート端子に異なる第３入力信号と第４入力信号（ただし、第３入力信号の電圧＜第４入力信号の電圧）を入力することで、出力用トランジスタである第１トランジスタの第１ゲート端子を充電することができる。この場合、第２入力信号または第４入力信号には、例えば他の単位シフトレジスタ回路の出力用トランジスタの第１ゲート端子の信号を用いることができるので、出力用トランジスタのプリチャージ電圧がセット用トランジスタの閾値電圧分電圧降下することはないため、特性劣化による影響を小さくすることができる。
　また、双方向のシフト動作における切り替え動作を可能とするため、二組のセット用ＴＦＴとリセット用ＴＦＴとが必要となることはないため、少ない回路素子数にすることができる。よって、本発明の単位シフトレジスタ回路によれば、少ない回路素子数で特性劣化による影響を容易に小さくすることができる、双方向でのシフト動作が可能な単位シフトレジスタ回路を提供できる。
本発明の一実施形態の液晶表示装置の構成例を示す概念図である。 本発明によるシフトレジスタ回路の構成例（第１実施形態）を示すブロック図である。 本発明による単位シフトレジスタ回路の構成例（第１実施形態）を示すブロック図である。 図３に示した単位シフトレジスタ回路１２２（第１実施形態）のＦＷＤ方向の動作タイミングチャートである。 図３に示した単位シフトレジスタ回路１２２（第１実施形態）のＢＷＤ方向の動作タイミングチャートである。 本発明の単位シフトレジスタ回路１２２（第１実施形態）の効果を説明するための説明図である。 本発明の単位シフトレジスタ回路１２２（第１実施形態）の効果を説明するための他の説明図である。 単位シフトレジスタ回路１２２ａの構成例（第２実施形態）を示すブロック図である。 図８に示した単位シフトレジスタ回路１２２ａ（第２実施形態）の動作タイミングチャートである。 本発明の単位シフトレジスタ回路１２２ｂの構成例（第３実施形態）を示すブロック図である。 図１０に示した単位シフトレジスタ回路１２２ｂ（第３実施形態）の動作タイミングチャートである。 本発明の単位シフトレジスタ回路１２２ｃの構成例（第４実施形態）を示すブロック図である。 図１２に示した単位シフトレジスタ回路１２２ｃ（第４実施形態）の動作タイミングチャートである。 本発明によるシフトレジスタ回路の構成例（第５実施形態）を示すブロック図である。 図１４に示した単位シフトレジスタ回路１２２ｄの構成例（第５実施形態）を示すブロック図である。 図１５に示した単位シフトレジスタ回路１２２ｄ（第５実施形態）のＦＷＤ方向の動作タイミングチャートである。 図１５に示した単位シフトレジスタ回路１２２ｄ（第５実施形態）のＢＷＤ方向の動作タイミングチャートである。 本発明の単位シフトレジスタ回路１２２ｄ（第５実施形態）の効果を説明するためのＦＷＤ方向の動作タイミングチャートである。 図１８に示す動作タイミングチャートにおける（１）の期間の電圧印加状態と、その入出経路を示す図である。 図１８に示す動作タイミングチャートにおける（２）の期間の電圧印加状態と、その入出経路を示す図である。 図１８に示す動作タイミングチャートにおける（３）の期間の電圧印加状態と、その入出経路を示す図である。 図１８に示す動作タイミングチャートにおける（４）の期間の電圧印加状態と、その入出経路を示す図である。 図１８に示す動作タイミングチャートにおける（５）及び（６）の期間の電圧印加状態と、その入出経路を示す図である。 本発明の単位シフトレジスタ回路１２２ｄ（第５実施形態）の効果を説明するための他の図である。 本発明の単位シフトレジスタ回路１２２ｅの構成例（第６実施形態）を示すブロック図である。 本発明の単位シフトレジスタ回路１２２ｆの構成例（第７実施形態）を示すブロック図である。 本発明の単位シフトレジスタ回路１２２ｇの構成例（第８実施形態）を示すブロック図である。 図２７に示した単位シフトレジスタ回路１２２ｇ（第８実施形態）の動作タイミングチャートである。 本発明によるシフトレジスタ回路の構成例（第９実施形態）を示すブロック図である。 図２９に示した単位シフトレジスタ回路１２２ｈの構成例（第９実施形態）を示すブロック図である。 図３０に示した単位シフトレジスタ回路１２２ｈ（第９実施形態）のＦＷＤ方向の動作タイミングチャートである。 図３０に示した単位シフトレジスタ回路１２２ｈ（第９実施形態）のＢＷＤ方向の動作タイミングチャートである。 酸化物半導体を半導体層に含むＴＦＴの特性の一例を示した特性図（第１０実施形態の説明図）である。
　以下、図面を参照して本発明の実施の形態について説明する。
〔第１実施形態〕
　まず、図１を用いて本発明の実施形態に係る液晶表示装置の構成例を説明する。図１は、本発明の一実施形態の液晶表示装置の構成例を示す概念図である。図１に示すアクティブマトリクス型の液晶表示装置１００には、複数本の信号線ＳＬ１、ＳＬ２、…、ＳＬｍと、複数本の走査線ＧＬ１、ＧＬ２、…、ＧＬｎと、それら複数本の信号線ＳＬ１、ＳＬ２、…、ＳＬｍと複数本の走査線ＧＬ１、ＧＬ２、…、ＧＬｎ（総称する場合ＧＬとする）との交差点にそれぞれ対応して設けられた複数個の画素部ＰＩＸとが含まれている。これらの画素部ＰＩＸはマトリクス状に配置されて表示領域１１０を構成する。各画素部ＰＩＸは、対応する交差点を通過する走査線にゲート端子が接続されるとともに、交差点を通過する信号線にソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）１１４や、映像信号を保持するための共通基板Ｔｃｏｍに一端が接続された画素容量１１５などを含む。また、液晶表示装置１００には信号線ＳＬ１、ＳＬ２、…、ＳＬｍを駆動する信号線駆動回路１３０と走査線ＧＬ１、ＧＬ２、…、ＧＬｎを駆動する走査線駆動回路１２０とが設けられている。この走査線駆動回路１２０は、シフトレジスタ回路１２１を備え、そしてシフトレジスタ回路１２１は、各走査線ＧＬ１、ＧＬ２、…、ＧＬｎの駆動信号を生成する。
　次に、図２及び図３を参照して、図１に示したシフトレジスタ回路１２１の構成例について説明する。図２は、本発明によるシフトレジスタ回路の構成例（第１実施形態）を示すブロック図である。図２は、図１に示したシフトレジスタ回路１２１に含まれる５個の単位シフトレジスタ回路１２２とその入出力信号線を示しているが、この個数は例示である。
　図２に示した構成例で、シフトレジスタ回路１２１は、縦続接続（すなわち多段接続）された複数のステージ（段）で構成される。各段を構成する単位シフトレジスタ回路１２２は、クロック端子ＣＫＡ、クロック端子ＣＫＢ、端子Ｓ、トランジスタＴ２のゲート端子に接続された端子ＶＳ、出力端子ＯＵＴ、ノードＶＣに接続された端子ＶＣ、トランジスタＴ３のゲート端子に接続された端子ＶＲ、及び端子Ｒを有している。なお、以下の記述では、各端子に入出力される信号名を端子名と同一としたり、各端子に接続されたノード名を端子名と共通のものとしたりする。図２において、出力端子ＯＵＴ、端子Ｒ、端子Ｓに接続された信号線ＧＬｎ－３、ＧＬｎ－２、ＧＬｎ－１、ＧＬｎ、ＧＬｎ＋１、ＧＬｎ＋２及びＧＬｎ＋３は、図１に示した複数の走査線ＧＬのうちの連続して並んだ７本の走査線に対応している。また、「ｎ－３」、「ｎ」等の添え字は、それを出力する単位シフトレジスタ回路１２２の「段数」を示している。図２に示した例では、中央の単位シフトレジスタ回路１２２をｎ段として、上２つの単位シフトレジスタ回路１２２を上から順にｎ－２段及びｎ－１段とし、下２つの単位シフトレジスタ回路１２２を上から順にｎ＋１段及びｎ＋２段としている。また、ｎ段に対して、ｎ－２段及びｎ－１段をそれぞれ前々段（あるいは２段前）及び前段と呼び、そしてｎ＋１段及びｎ＋２段をそれぞれ１つ後の段、２つ後の段と呼ぶ。また、ｎ＋１段、ｎ＋２段等はまとめてｎ段の後段であると称する。また、ＶＣｎ－４、ＶＣｎ－３、ＶＣｎ－２、ＶＣｎ－１、ＶＣｎ、ＶＣｎ＋１、ＶＣｎ＋２、ＶＣｎ＋３、及びＶＣｎ＋４は、それぞれｎ－４、ｎ－３、ｎ－２、ｎ－１、ｎ、ｎ＋１、ｎ＋２、ｎ＋３、及びｎ＋４段の単位シフトレジスタ回路１２２の端子ＶＣの出力信号である。また、双方向でのシフト動作が可能な単位シフトレジスタ回路１２２として、前段から後段方向のシフト動作を順方向（ＦＷＤ）の動作と呼び、後段から前段方向のシフト動作を逆方向（ＢＷＤ）の動作と呼ぶ。
　Ｎ段目の単位シフトレジスタ回路１２２では、Ｎ段目の端子Ｓの入力信号である信号Ｓとして前段の出力ＧＬｎ－１が入力され、Ｎ段目の端子ＶＳの入力信号である信号ＶＳとして前々段の出力ＶＣｎ－２が入力され、Ｎ段目の端子Ｒの入力信号である信号Ｒとして１つ後の段の出力ＧＬｎ＋１が入力され、そして、Ｎ段目の端子ＶＲの入力信号である信号ＶＲとして２つ後の段の出力ＶＣｎ＋２が入力される。
　クロック端子ＣＫＡに入力されるクロック信号ＣＫＡ（所定のクロック信号）、クロック端子ＣＫＢに入力されるクロック信号ＣＫＢは４相クロック信号で、単位シフトレジスタ回路１２２の４段毎にＣＫＡ＝ＣＫ１及びＣＫＢ＝ＣＫ３、ＣＫＡ＝ＣＫ２及びＣＫＢ＝ＣＫ４、ＣＫＡ＝ＣＫ３及びＣＫＢ＝ＣＫ１、ＣＫＡ＝ＣＫ４及びＣＫＢ＝ＣＫ２、ＣＫＡ＝ＣＫ１及びＣＫＢ＝ＣＫ３、ＣＫＡ＝ＣＫ２及びＣＫＢ＝ＣＫ４、…の順に接続される。ここでクロック信号ＣＫＡとクロック信号ＣＫＢは互いに逆位相のクロック信号である。
　図３は、本発明による単位シフトレジスタ回路の構成例（第１実施形態）を示すブロック図である。
　図３に示したように、単位シフトレジスタ回路１２２は、各走査線を駆動するＧＬ（ＯＵＴ）に接続されるＴＦＴ　Ｔ１（以下、「トランジスタＴ１」または単に「Ｔ１」と呼ぶ（他のＴＦＴについても同様））及びＴ４と、Ｔ１のゲート端子であるノードＶＣに接続されるトランジスタＴ２及びＴ３で構成されている。Ｔ２のゲート端子は信号ＶＳ、ドレイン端子は信号Ｓがそれぞれ接続されている。また、Ｔ３のゲート端子は信号ＶＲ、ドレイン端子は信号Ｒがそれぞれ接続されている。なお、トランジスタＴ１ないしＴ４は、Ｎチャネル型ＴＦＴ（薄膜トランジスタ）である。
　Ｔ１は、出力端子ＯＵＴにパルス信号を出力するための出力トランジスタである。Ｔ１は、ドレイン端子（第１ドレイン端子）がクロック端子ＣＫＡに接続され、ゲート端子（第１ゲート端子）がノードＶＣに接続され、ソース端子（第１ソース端子）が出力端子ＯＵＴに接続されている。Ｔ１は、図３に示すソース端子とゲート端子間の容量Ｃｂｓｔ（容量素子）に充電される電圧によってゲート電圧を昇圧するブートストラップ動作により出力信号ＯＵＴを昇圧する動作を行う。なお、容量Ｃｂｓｔは、寄生容量であってもよく、ソース端子とゲート端子間に設けられる容量であってもよい。ソース端子とゲート端子間の容量Ｃｂｓｔは、ブートストラップ動作時の突き上げ容量として働く。したがって、突き上げ効率が上昇し、駆動力を向上できる。また、非選択動作時は、ノードＶＣの電位を安定させるように働き（すなわち発振を防止し）、ＣＫＡのパルスでカップリングによりノードＶＣが浮き上がるのを防ぐことが可能である。
　Ｔ２は、ゲート端子（第２ゲート端子）が端子ＶＳに接続され、ドレイン端子（第２ドレイン端子）が端子Ｓに接続され、ソース端子（第２ソース端子）がノードＶＣに接続されている。Ｔ２は、ＦＷＤの動作時（ＦＷＤスキャン時）には、セット用ＴＦＴとなる。
　Ｔ２は、セット動作（ＶＣノードのプリチャージ（Ｔ１のゲート端子の充電））において、端子Ｓの入力信号Ｓよりも高い電圧の入力信号ＶＳ（例えばＴ２の劣化時にも閾値電圧を確保できる十分高い電圧）を端子ＶＳに入力することでセット動作を行う。これにより、端子Ｓの入力電圧をそのままノードＶＣに供給できる。また、Ｔ２は、ＢＷＤの動作時（ＢＷＤスキャン時）には、リセット用ＴＦＴとなる。Ｔ２は、リセット動作（ＶＣノードのプルダウン（Ｔ１のゲート端子の放電））において、端子Ｓの入力信号Ｓよりも高い電圧の入力信号ＶＳを端子ＶＳに入力することでリセット動作を行う。
　Ｔ３は、ゲート端子（第３ゲート端子）が端子ＶＲに接続され、ドレイン端子（第３ドレイン端子）が端子Ｒに接続され、ソース端子（第３ソース端子）がノードＶＣに接続されている。Ｔ３は、ＦＷＤの動作時（ＦＷＤスキャン時）には、リセット用ＴＦＴとなる。Ｔ３は、リセット動作において、端子Ｒの入力信号Ｒよりも高い電圧の入力信号ＶＲを端子ＶＲに入力することでリセット動作を行う。また、Ｔ３は、ＢＷＤの動作時（ＢＷＤスキャン時）には、セット用ＴＦＴとなる。Ｔ３は、セット動作において、端子Ｒの入力信号Ｒよりも高い電圧（例えばＴ３の劣化時にも閾値電圧を確保できる十分高い電圧）の入力信号ＶＲを端子ＶＲに入力することでセット動作を行う。これにより、端子Ｒの入力電圧をそのままノードＶＲに供給できる。
　Ｔ４は、ゲートがクロック端子ＣＫＢに接続され、ドレインが出力端子ＯＵＴに接続され、ソースが端子ＶＳＳ（すなわち電源電圧ＶＳＳ）に接続されている。電源電圧ＶＳＳは、単位シフトレジスタ回路１２２の動作において基準となる電圧である。Ｔ４がＣＫＡと逆位相のＣＫＢによって出力端子ＯＵＴ（走査線ＧＬ）をプルダウンするＴＦＴとして作用する。つまり、非選択中（すなわちＴ１が出力信号ＯＵＴを出力していない期間）、ＣＫＢ信号によりＯＵＴ端子をプルダウンするため、ＧＬの浮き上がりなどのノイズが低減される。
　なお、図３に示した構成と、特許請求の範囲に記載の本発明の構成との関係は次の通りである。トランジスタＴ１が「第１トランジスタ」の構成例の１つである。トランジスタＴ２が「第２トランジスタ」の構成例の１つである。トランジスタＴ３が「第３トランジスタ」の構成例の１つである。端子Ｓに入力される信号Ｓが「第１入力信号」に対応し、端子ＶＳに入力される信号ＶＳが「第２入力信号」に対応し、端子Ｒに入力される信号Ｒが「第３入力信号」に対応し、そして、端子ＶＲに入力される信号ＶＲが「第４入力信号」に対応している。
　次に、図４及び図５を参照して、図３に示した単位シフトレジスタ回路１２２の動作例について説明する。図４は、図３に示した単位シフトレジスタ回路１２２（第１実施形態）のＦＷＤ方向の動作タイミングチャートである。図４はｎ段目の単位シフトレジスタ回路１２２の動作例を示すタイミングチャートである。４相クロックＣＫ１～４は、４分の１周期ずつずれて順次各段の単位シフトレジスタ回路１２２に入力され、単位シフトレジスタ回路１２２を駆動する。図４において、クロック信号ＣＫ１～ＣＫ４の番号「ｎ－６」～「ｎ＋３」は当該パルスがクロック信号として作用する単位シフトレジスタ回路１２２の段数を示している。すなわち、当該クロック信号ＣＫによって出力信号ＯＵＴを出力するようにＦＷＤ方向の動作において順番に選択される単位シフトレジスタ回路１２２の段数を示している。
　Ｎ（＝ｎ）段目の単位シフトレジスタ回路１２２の駆動は、次のように行われる。
　図４に（１）及び関連する点線の矢印で示したタイミングでは、前々段の単位シフトレジスタ回路１２２が動作して、ブーストされたノードＶＣｎ－２（の電圧）が端子ＶＳに入力される。
　次に、図４に（２）で示したタイミングでは、前段の単位シフトレジスタ回路１２２が動作して、ＧＬｎ－１の出力が端子Ｓに入力される。
　ここで、図４に（３）で示したタイミングでは、ＶＳはブーストされた電圧であり、Ｓからの入力信号をそのままノードＶＣに充電する。
　次に、図４に（４）で示したタイミングでは、Ｔ１のゲート端子が充電された状態で、ＣＫ１のパルスが入ると、ブートストラップ動作により、ノードＶＣはブーストされて高電位となる。
　ここで、図４に（５）で示したタイミングでは、ノードＶＣが十分高い電圧に昇圧されるので、ＣＫパルスが端子ＯＵＴ、つまりＧＬｎに出力される。
　同時に、図４に（６）で示したタイミングでは、出力ＯＵＴは１つ後の段の端子Ｓに入力され、ＣＫ２の立上りで１つ後の段の出力がＧＬｎ＋１に出力される。
　図４に（７）で示したタイミングでは、さらにＧＬｎ＋１によって、２つ後の段のノードＶＣがプリチャージされる。
　図４に（８）で示したタイミングでは、ＣＫ１のパルス立下りで、出力ＯＵＴがプルダウンされ、またノードＶＣの電圧が昇圧前の値まで低下する。
　図４に（９）で示したタイミングでは、ＶＲがブーストされると、Ｒからの出力でノードＶＣが固定される。
　図４に（１０）で示したタイミングでは、ノードＲがプルダウンされると、ノードＶＣもプルダウンされる。
　上記動作では、トランジスタＴ２がトランジスタＴ１のゲート端子を充電する際に、入力信号Ｓおよび入力信号ＶＳが立ち上がり、トランジスタＴ１のゲート端子を充電後、入力信号Ｓの電圧の立ち下がりより先に入力信号ＶＳの電圧が立ち下がる。そのため、ダイオード接続を挿入しなくても他の段への逆流が発生することなく、充電されたゲート端子の電圧低下を防止することができる。また、トランジスタＴ３がトランジスタＴ１のゲート端子を放電する際に、入力信号Ｒおよび入力信号ＶＲが立ち上がり、トランジスタＴ１のゲート端子を放電後、入力信号ＶＲの電圧の立ち下がりより先に入力信号Ｒの電圧が立ち下がる。そのため、リセット動作の確実な実施が可能となる。
　図５は、図３に示した単位シフトレジスタ回路１２２（第１実施形態）のＢＷＤ方向の動作タイミングチャートである。図５はｎ段目の単位シフトレジスタ回路１２２の動作例を示すタイミングチャートである。４相クロックＣＫ１～ＣＫ４は、４分の１周期ずつずれて順次各段の単位シフトレジスタ回路１２２に入力され、単位シフトレジスタ回路１２２を駆動する。図５において、クロック信号ＣＫ１～ＣＫ４の番号「ｎ＋５」～「ｎ－４」は当該パルスがクロック信号として作用する単位シフトレジスタ回路１２２の段数を示している。すなわち、当該クロック信号ＣＫによって出力信号ＯＵＴを出力するようにＢＷＤ方向の動作において順番に選択される単位シフトレジスタ回路１２２の段数を示している。また、ＢＷＤ方向の動作では、各段の単位シフトレジスタ回路に対し、ＦＷＤ方向の動作とは、クロック信号の入力する順番と、入力信号ＶＳと入力信号ＶＲの入力する順番を入れ替える。これにより、信号の追加なしで上下反転する機能を可能にしている。
　Ｎ（＝ｎ）段目の単位シフトレジスタ回路１２２の駆動は、次のように行われる。
　図５に（１）及び関連する点線の矢印で示したタイミングでは、２つ後の段の単位シフトレジスタ回路１２２が動作して、ブーストされたノードＶＣｎ＋２（の電圧）が端子ＶＲに入力される。
　次に、図５に（２）で示したタイミングでは、１つ後の段の単位シフトレジスタ回路１２２が動作して、ＧＬｎ＋１の出力が端子Ｒに入力される。
　ここで、図５に（３）で示したタイミングでは、ＶＲはブーストされた電圧であり、Ｒからの入力信号をそのままノードＶＣに充電する。
　次に、図５に（４）で示したタイミングでは、Ｔ１のゲート端子が充電された状態で、ＣＫ１のパルスが入ると、ブートストラップ動作により、ノードＶＣはブーストされて高電位となる。
　ここで、図５に（５）で示したタイミングでは、ノードＶＣが十分高い電圧に昇圧されるので、ＣＫパルスが端子ＯＵＴ、つまりＧＬｎに出力される。
　同時に、図５に（６）で示したタイミングでは、出力ＯＵＴは前段の端子Ｓに入力され、ＣＫ４の立上りで前段の出力がＧＬｎ－１に出力される。
　図５に（７）で示したタイミングでは、さらにＧＬｎ－１によって、前々段のノードＶＣがプリチャージされる。
　図５に（８）で示したタイミングでは、ＣＫ１のパルス立下りで、出力ＯＵＴがプルダウンされ、またノードＶＣの電圧が昇圧前の値まで低下する。
　図５に（９）で示したタイミングでは、ＶＳがブーストされると、Ｓからの出力でノードＶＣが固定される。
　図５に（１０）で示したタイミングでは、ノードＳがプルダウンされると、ノードＶＣもプルダウンされる。
　上記動作では、トランジスタＴ３がトランジスタＴ１のゲート端子を充電する際に、入力信号Ｒおよび入力信号ＶＲが立ち上がり、トランジスタＴ１のゲート端子を充電後、入力信号Ｒの電圧の立ち下がりより先に入力信号ＶＲの電圧が立ち下がる。そのため、ダイオード接続を挿入しなくても他の段への逆流が発生することなく、充電されたゲート端子の電圧低下を防止することができる。また、トランジスタＴ２がトランジスタＴ１のゲート端子を放電する際に、入力信号Ｓおよび入力信号ＶＳが立ち上がり、トランジスタＴ１のゲート端子を放電後、入力信号ＶＳの電圧の立ち下がりより先に入力信号Ｓの電圧が立ち下がる。そのため、リセット動作の確実な実施が可能となる。
　以上、図５及び図６を参照して説明したように、ＦＷＤ動作においてはＴ２をセット用トランジスタとし、Ｔ３をリセット用トランジスタとして動作させる一方、ＢＷＤ動作においてはＴ３をセット用トランジスタとし、Ｔ２をリセット用トランジスタとして動作させる。すなわち、一組のセット用トランジスタとリセット用トランジスタとを切り替えれば、ＦＷＤ動作とＢＷＤ動作とが行うことができる。よって、本発明の単位シフトレジスタ回路によれば、少ない回路素子数で双方向でのシフト動作が可能な単位シフトレジスタ回路を実現できる。
　次に、図６及び図７を参照して、第１実施形態の効果について説明する。図６及び図７は、本実施形態と、ダイオード接続方式（例えば特許文献１で説明されたものと同等の方式）とによる構成及び作用を比較して説明するための説明図である。図６は、本発明の単位シフトレジスタ回路１２２（第１実施形態）の効果を説明するための説明図である。図６（ａ）は本実施形態による単位シフトレジスタ回路１２２の構成を、ブースト用コンデンサＣｂを明示して示した構成図である。図６（ａ）では図３に示した構成と同一のものには同一の符号を用いている。図６（ｂ）は図６（ａ）に示した構成の動作例を示したタイミングチャートである。なお、図６（ｂ）は、図４のタイミングチャートと同じものであるが、ダイオード接続方式との比較のために再度掲載してある。図６（ｃ）はダイオード接続方式による単位シフトレジスタ回路２２２の構成例を示した構成図である。この場合、Ｔ２は端子Ｓにドレインとゲートが接続されている。そして、図６（ｄ）は図６（ｃ）に示した構成の動作例を示したタイミングチャートである。
　図６（ｃ）及び（ｄ）に示したように、ダイオード接続方式では、ノードＶＣにプリチャージされる電圧がトランジスタＴ２の閾値電圧分降下し、さらに、その降下した電圧により、トランジスタＴ１がＯＮしてブートストラップがかかるかどうか決まるため、Ｔ１およびＴ２の閾値シフトの影響をうける。この場合、端子Ｓのクロック振幅をＶｃｋとし、Ｔ１およびＴ２の閾値電圧をＶｔ１およびＶｔ２とすると、動作条件は、Ｖｃｋ－Ｖｔ２≧Ｖｔ１となる。
　それに対し、図６（ａ）及び（ｂ）に示したように、本実施形態では、トランジスタＴ２による閾値電圧分の電圧降下がないため、トランジスタＴ１の閾値にのみ影響される。
　動作条件は、Ｖｃｋ≧Ｖｔ１である。
　図７は、本発明の単位シフトレジスタ回路１２２（第１実施形態）の効果を説明するための他の説明図である。図７において、横軸はＴＦＴの閾値電圧を示し、縦軸は動作可能なクロックの振幅電圧（ＣＫ振幅電圧の下限値）を示す。ＴＦＴの閾値電圧とＣＫ振幅電圧の下限値との関係は、線分で近似することができる。
　ダイオード接続方式では、上述のように動作条件がＴ１及びＴ２の閾値電圧を用いて表されるため、ＴＦＴの閾値電圧に対して動作可能なＣＫ振幅電圧の下限値は、傾き２以上となる。一方、本実施形態では、上述のように動作条件がＴ１の閾値電圧を用いて表されるため、ＴＦＴの閾値電圧に対して動作可能なＣＫ振幅電圧の下限値は、傾き１まで削減される。
　従って、図７に示す特性図から、ＴＦＴの閾値電圧がシフトした場合、本実施形態のＣＫ振幅電圧の下限値は、ダイオード接続方式におけるＣＫ振幅電圧の下限値に比べて、大きく変化しないことが判る。つまり、本実施形態ではダイオード接続方式に比べて大幅に閾値電圧シフトに対する動作マージンが向上する。
　ＣＫ振幅電圧の下限値が削減されることにより、動作マージンが向上するため、より高信頼性のパネルを実現できる。あるいは、その動作マージンの余裕ができた分だけ駆動電圧を下げられるため、信頼性を維持したまま、より低消費電力のパネルを実現できる。
　ただし、上記の比較は、理論限界値を比較したものであり、本実施形態とダイオード接続方式でのＴＦＴは十分な駆動力があるものとしている。すなわち、能力不足で動かなくなるということは考慮していない。
〔第２実施形態〕
　次に、図８及び図９を参照して、本発明の第２実施形態について説明する。図８は、単位シフトレジスタ回路１２２ａの構成例（第２実施形態）を示すブロック図である。また、図９は、図８に示した単位シフトレジスタ回路１２２ａ（第２実施形態）の動作タイミングチャートである。図８に示したように、第２実施形態の単位シフトレジスタ回路１２２ａは、図３に示した第１実施形態の単位シフトレジスタ回路１２２と比較して、出力端子ＯＵＴ及びノードＶＣを接続するためのトランジスタＴ５が追加されている。Ｔ５は他のＴ１～Ｔ４と同じ導電型のものである。単位シフトレジスタ回路１２２ａを複数用いた場合のシフトレジスタ回路の構成や液晶表示装置の構成は第１実施形態と同様である。
　図８に示したように、第２実施形態の単位シフトレジスタ回路１２２ａは、内部ノードＶＣを初期化するための機能を有する回路が、Ｔ５により構成される。Ｔ５はドレインがノードＶＣに接続され、ゲートがクロック信号ＣＫＡに接続され、ソースが出力端子ＯＵＴに接続される。
　図９に示したように、Ｔ１（出力ＯＵＴ）の非選択時（図９の（１）のタイミング）では、ＣＫＡ＝ＨのタイミングでＴ５がオンし、ノードＶＣと、自分の段のノードＯＵＴとを接続する。このときＴ１のＶｇ－Ｖｓ間電圧は同電位となり、Ｔ１はオフ状態を維持する。
　一方、Ｔ１（出力ＯＵＴ）の選択時（図９の（２）のタイミング）では、ノードＶＣがＨ（ハイ）レベルであるので、Ｔ１はＣＫＡが入力されるとオンとなり、ノードＯＵＴを充電する。ＯＵＴ電位が上昇すると、Ｔ５のゲート電位Ｖｇとソース電位Ｖｓがほぼ同電圧となるのでオフとなる。
　第２実施形態では、Ｔ５の１つのトランジスタのみで内部ノードＶＣの安定化を実施することが可能となる。この回路により、Ｔ１（出力ＯＵＴ）の非選択時に、ノードＶＣにＧＬノードを接続することで（すなわち、ノードＶＣにノードＯＵＴを、Ｔ５を介して接続することで）、ＧＬの大きな容量がノードＶＣから見えるようになり、Ｔ１のＶＣ－ＣＫＡ間、すなわち、Ｔ１のゲート・ドレイン間のカップリング容量によるノードＶＣの浮き上がり（ノイズ）を抑えることができる。つまり、ＣＫＡのパルスにより、カップリングでノードＶＣが浮き上がるのを完全に止めることができるので、ＣＫＡのノイズがＧＬに出力されるクロックノイズを抑制できる。
〔第３実施形態〕
　次に、図１０及び図１１を参照して、本発明の第３実施形態について説明する。図１０は、本発明の単位シフトレジスタ回路１２２ｂの構成例（第３実施形態）を示すブロック図である。また、図１１は、図１０に示した単位シフトレジスタ回路１２２ｂ（第３実施形態）の動作タイミングチャートである。図１０に示したように、第３実施形態の単位シフトレジスタ回路１２２ｂは、図３に示した第１実施形態の単位シフトレジスタ回路１２２と比較して、ノードＶＣをプルダウンするための回路（ＤＣプルダウン回路）の構成を有する点が異なる。単位シフトレジスタ回路１２２ｂを複数用いた場合のシフトレジスタ回路の構成や液晶表示装置の構成は第１実施形態と同様である。
　図１０に示したように、第３実施形態の単位シフトレジスタ回路１２２ｂは、ＤＣプルダウン回路が、Ｔ５、Ｔ６及びＴ７により構成される。Ｔ６はドレインとゲートがＶＤＤ電源に接続され、ソースがＴ７のドレインとＴ５のゲート（すなわちノードＶＸ）に接続される。Ｔ７はソースがＶＳＳ電源に接続され、ゲートがノードＶＣに接続される。Ｔ５はドレインがノードＶＣに接続され、ソースがＶＳＳ電源に接続される。すなわち、本実施形態のＤＣプルダウン回路は、第１ゲート端子を入力とするインバータ回路（Ｔ６，Ｔ７）と該インバータ回路の出力がゲートに入力され、ドレイン端子が該第１ゲートに接続されたトランジスタ（Ｔ５）とを有し、該第１ゲート端子の電圧に応じて該第１ゲート端子をプルダウンする。
　図１０に示したように、Ｔ６およびＴ７はＶＸ信号（ノードＶＸの信号）を生成する回路であり、Ｔ１（出力ＯＵＴ）の非選択時は、Ｔ６を介してＶＤＤ電源の電位からＴ６の閾値電圧分低下した電圧にノードＶＸがプリチャージされ、ノードＶＸが接続されるＴ５によって、ノードＶＣが常にＶＳＳレベルにプルダウンされる（図１１の（１）のタイミング）。選択時はプリチャージ動作でノードＶＣが充電されると、Ｔ７がＯＮしてノードＶＸをＶＳＳレベル近くに引き下げる（図１１の（２）のタイミング）。このときのＶＸ電位は、Ｔ６とＴ７のレシオできまり、Ｔ６に対して、Ｔ７の能力を大きくすることで実現できる。
　第３実施形態では、ノードＶＸの直流電圧ＤＣのレベルに応じてプルダウンするので、非選択時に、ノードＶＣがフローティングとなる期間をなくすことで、ノイズ耐性を向上させることができる。つまり、ＣＫＡのパルスにより、カップリングでノードＶＣが浮き上がるのを完全に止めることができるので、ＣＫＡのノイズがＧＬに出力されるクロックノイズを抑制できる。
　また、本実施形態ではセット動作時のプリチャージ電圧レベルの閾値電圧による電圧降下を避けられるため、Ｔ７のゲート電圧は、劣化後の電圧降下を考慮して大きいサイズにする必要がないため、ＴＦＴサイズを小さくすることができる。その分、回路面積を削減できる。
〔第４実施形態〕
　次に、図１２及び図１３を参照して、本発明の第４実施形態について説明する。図１２は、本発明の単位シフトレジスタ回路１２２ｃの構成例（第４実施形態）を示すブロック図である。また、図１３は、図１２に示した単位シフトレジスタ回路１２２ｃ（第４実施形態）の動作タイミングチャートである。図１２に示したように、第４実施形態の単位シフトレジスタ回路１２２ｃは、図３に示した第１実施形態の単位シフトレジスタ回路１２２と比較して、ノードＶＣをプルダウンするための回路（ＡＣプルダウン回路）の構成を有する点が異なる。単位シフトレジスタ回路１２２ｃを複数用いた場合のシフトレジスタ回路の構成や液晶表示装置の構成は第１実施形態と同様である。
　図１２に示したように、第４実施形態の単位シフトレジスタ回路１２２ｃは、ＡＣプルダウン回路が、Ｔ５、Ｔ６、Ｔ７及びＴ８により構成される。Ｔ６はドレインとゲートがＣＫＢに接続され、ソースがＴ７及びＴ８のドレインとＴ５のゲート（すなわちノードＶＸ）に接続される。Ｔ７はソースがＶＳＳ電源に接続され、ゲートがノードＶＣに接続される。Ｔ５はドレインがノードＶＣに接続され、ソースがＶＳＳ電源に接続される。Ｔ８は、ゲートがＣＫＡに接続され、ソースがＶＳＳ電源に接続される。すなわち、本実施形態のＡＣプルダウン回路は、クロック信号および逆位相のクロック信号のプッシュプル回路（Ｔ６，Ｔ８）と、該プッシュプル回路の出力ノードをプルダウンする第１ゲート端子がゲート端子に入力されるトランジスタ（Ｔ７）と、該プッシュプル回路の出力ノードがゲートに入力され、ドレイン端子が該第１ゲートに接続されたトランジスタ（Ｔ５）とを有し、該第１ゲート端子の電圧に応じて該第１ゲート端子をプルダウンする。
　図１３に示したように、Ｔ１（出力ＯＵＴ）の非選択時は、Ｔ６はダイオード接続でＣＫＢが入力され、ＣＫＢがＨレベル（ここでは、ＣＫ３がＨレベル、図１３の（２）のタイミング）となるとＶＸがプリチャージされる。また、Ｔ８はゲートにＣＫＡ、ソースにＶＳＳが接続されており、ＣＫＡがＨレベル（ここでは、ＣＫ１がＨレベル、図１３の（１）のタイミング）となるとＶＸをＶＳＳレベルにディスチャージする。Ｔ５はこのノードＶＸがゲートに接続されており、５０％デューティー（ｄｕｔｙ）でＶＣノードをＶＳＳレベルにプルダウン（ＡＣプルダウン）する（図１３の（３）のタイミング）。選択時はプリチャージ動作でノードＶＣが充電されると、Ｔ７がオンしてノードＶＸをＶＳＳレベル近くに引き下げる（図１３の（４）のタイミング）。このときのＶＸ電位は、Ｔ６とＴ７のレシオできまり、Ｔ６に対して、Ｔ７の能力を大きくすることで実現できる。
　第４実施形態では、ノードＶＸのレベルに応じてプルダウンするので、非選択時に、ノードＶＣを５０％デューティーでプルダウンすることができ、ノイズ耐性が向上する。また、このとき、Ｔ５のゲートストレスも５０％デューティーとなるため、１００％でプルダウンする場合にくらべて、Ｔ５のゲートストレスを低減できる。
　また、本実施形態ではセット動作時のプリチャージ電圧レベルの閾値電圧による電圧降下を避けられるため、Ｔ７のゲート電圧は、劣化後の電圧降下を考慮して大きいサイズにする必要がないため、ＴＦＴサイズを小さくすることができる。その分、回路面積を削減できる。
〔第５実施形態〕
　次に、図１４及び図１５を参照して、本発明の第５実施形態について説明する。図１４は、本発明によるシフトレジスタ回路の構成例（第５実施形態）を示すブロック図である。図１４は、５個の単位シフトレジスタ回路１２２ｄとその入出力信号線を示しているが、この個数は例示である。
　図１４に示した構成例で、シフトレジスタ回路１２１ａは、縦続接続された複数のステージ（段）で構成される。各段を構成する単位シフトレジスタ回路１２２ｄは、クロック端子ＣＫＡ、クロック端子ＣＫＢ、クロック端子ＣＫＣ、クロック端子ＣＫＤ、端子Ｓ、トランジスタＴ２のゲート端子に接続された端子ＶＳ、出力端子ＯＵＴ、ノードＶＣに接続された端子ＶＣ、トランジスタＴ３のゲート端子に接続された端子ＶＲ、及び端子Ｒを有している。
　Ｎ段目の単位シフトレジスタ回路１２２ｄでは、Ｎ段目の端子Ｓの入力信号である信号Ｓとして前段の出力ＧＬｎ－１が入力され、Ｎ段目の端子ＶＳの入力信号である信号ＶＳとして前々段の出力ＶＣｎ－２が入力され、Ｎ段目の端子Ｒの入力信号である信号Ｒとして１つ後の段の出力ＧＬｎ＋１が入力され、そして、Ｎ段目の端子ＶＲの入力信号である信号ＶＲとして２つ後の段の出力ＶＣｎ＋２が入力される。
　クロック端子ＣＫＡに入力されるクロック信号ＣＫＡ、クロック端子ＣＫＢに入力されるクロック信号ＣＫＢ、クロック端子ＣＫＣに入力されるクロック信号ＣＫＣ、クロック端子ＣＫＤに入力されるクロック信号ＣＫＤは４相クロック信号で、次のように単位シフトレジスタ回路１２２に接続される。すなわち、単位シフトレジスタ回路１２２ｄの４段毎にＣＫＡ＝ＣＫ１、ＣＫＢ＝ＣＫ３、ＣＫＣ＝ＣＫ２及びＣＫＤ＝ＣＫ４；ＣＫＡ＝ＣＫ２、ＣＫＢ＝ＣＫ４、ＣＫＣ＝ＣＫ３及びＣＫＤ＝ＣＫ１；ＣＫＡ＝ＣＫ３、ＣＫＢ＝ＣＫ１、ＣＫＣ＝ＣＫ４及びＣＫＤ＝ＣＫ２；ＣＫＡ＝ＣＫ４、ＣＫＢ＝ＣＫ２、ＣＫＣ＝ＣＫ１及びＣＫＤ＝ＣＫ３；ＣＫＡ＝ＣＫ１、ＣＫＢ＝ＣＫ３、ＣＫＣ＝ＣＫ２及びＣＫＤ＝ＣＫ４；ＣＫＡ＝ＣＫ２、ＣＫＢ＝ＣＫ４、ＣＫＣ＝ＣＫ３及びＣＫＤ＝ＣＫ１；…の順に接続される。ここでクロック信号ＣＫＡとクロック信号ＣＫＢは互いに逆位相のクロック信号である。また、ＦＷＤ動作においては、クロック信号ＣＫＡ、クロック信号ＣＫＤ、クロック信号ＣＫＢ、クロック信号ＣＫＣの順番に周期が４分の１周期後ろにずれて進み、ＢＷＤ動作においては、クロック信号ＣＫＡ、クロック信号ＣＫＤ、クロック信号ＣＫＢ、クロック信号ＣＫＣの順番に周期が４分の１周期前にずれて進む。
　図１５は、図１４に示した単位シフトレジスタ回路１２２ｄの構成例（第５実施形態）を示すブロック図である。
　図１５に示したように、単位シフトレジスタ回路１２２ｄは、各走査線を駆動するＧＬ（ＯＵＴ）に接続されるＴ１及びＴ４と、Ｔ１のゲート端子であるノードＶＣに接続されるトランジスタＴ２、Ｔ３、Ｔ５及びＴ６で構成されている。Ｔ２のゲート端子は信号ＶＳ、ドレイン端子は信号Ｓがそれぞれ接続されている。また、Ｔ３のゲート端子は信号ＶＲ、ドレイン端子は信号Ｒがそれぞれ接続されている。また、Ｔ５のゲート端子はクロック信号ＣＫＤ、ドレイン端子は信号Ｓがそれぞれ接続されている。また、Ｔ６のゲート端子はクロック信号ＣＫＣ、ドレイン端子は信号Ｒがそれぞれ接続されている。
　Ｔ１は、出力端子ＯＵＴにパルス信号を出力するための出力トランジスタである。Ｔ１は、ドレインがクロック端子ＣＫＡに接続され、ゲートがノードＶＣに接続され、ソースが出力端子ＯＵＴに接続されている。
　Ｔ２は、ゲートが端子ＶＳに接続され、ドレインが端子Ｓに接続され、ソースがノードＶＣに接続されている。
　Ｔ３は、ゲートが端子ＶＲに接続され、ドレインが端子Ｒに接続され、ソースがノードＶＣに接続されている。
　Ｔ４は、ゲートがクロック端子ＣＫＢに接続され、ドレインが出力端子ＯＵＴに接続され、ソースが端子ＶＳＳに接続されている。電源電圧ＶＳＳは、単位シフトレジスタ回路１２２の動作において基準となる電圧である。
　Ｔ５は、端子ＣＫＤにＨレベルが入力する期間、ノードＶＣを端子Ｓに接続するためのトランジスタである。Ｔ５は、ゲートがクロック端子ＣＫＤに接続され、ドレインが端子Ｓに接続され、ソースがノードＶＣに接続されている。
　Ｔ６は、端子ＣＫＣにＨレベルが入力する期間、ノードＶＣを端子Ｒに接続するためのトランジスタである。Ｔ６は、ゲートがクロック端子ＣＫＣに接続され、ドレインが端子Ｒに接続され、ソースがノードＶＣに接続されている。
　なお、図１５に示した構成と、特許請求の範囲に記載の本発明の構成との関係は次の通りである。トランジスタＴ５は、トランジスタＴ２（第２トランジスタ）と並列に接続され、順方向のシフト動作においてはクロック信号ＣＫＡとは周期が１／４後ろにずれ、逆方向のシフト動作においてはクロック信号ＣＫＡとは周期が１／４前にずれたクロック信号ＣＫＤがゲートに入力されるトランジスタである。トランジスタＴ６は、トランジスタＴ３（第３トランジスタ）と並列に接続され、順方向のシフト動作においてはクロック信号ＣＫＡとは周期が１／４前にずれ、逆方向のシフト動作においてはクロック信号ＣＫＡとは周期が１／４後ろにずれたクロック信号ＣＫＣがゲートに入力されるトランジスタである。
　次に、図１６及び図１７を参照して、図１５に示した単位シフトレジスタ回路１２２ｄの動作例について説明する。図１６は、図１５に示した単位シフトレジスタ回路１２２ｄ（第５実施形態）のＦＷＤ方向の動作タイミングチャートである。Ｎ（＝ｎ）段目の単位シフトレジスタ回路１２２ｄの駆動は、次のように行われる。
　図１６に（１）及び関連する点線の矢印で示したタイミングでは、前々段の単位シフトレジスタ回路１２２ｄが動作して、ブーストされたノードＶＣｎ－２（の電圧）が端子ＶＳに入力される。
　次に、図１６に（２）で示したタイミングでは、前段の単位シフトレジスタ回路１２２ｄが動作して、ＧＬｎ－１の出力ノードが端子Ｓに入力される。
　ここで、図１６に（３）で示したタイミングでは、ＶＳはブーストされた電圧であり、Ｓからの入力信号をそのままノードＶＣに充電する。
　次に、図１６に（４）で示したタイミングでは、Ｔ１のゲート端子が充電された状態で、ＣＫ１のパルスが入ると、ブートストラップ動作により、ノードＶＣはブーストされて高電位となる。このとき、Ｔ５はＣＫＤがＨレベル（ＣＫＤ＝Ｈ）、端子ＳがＨレベル（Ｓ＝Ｈ）であり、ノードＶＣからのリークはない。
　ここで、図１６に（５）で示したタイミングでは、ノードＶＣが十分高い電圧に昇圧されるので、ＣＫパルスが端子ＯＵＴ、つまりＧＬｎに出力される。
　同時に、図１６に（６）で示したタイミングでは、出力ＯＵＴは１つ後の段の端子Ｓに入力され、ＣＫ２の立上りで１つ後の段の出力がＧＬｎ＋１に出力される。
　図１６に（７）で示したタイミングでは、さらにＧＬｎ＋１によって、２つ後の段のノードＶＣがプリチャージされる。このとき、Ｔ６はＣＫＣがＨレベル（ＣＫＣ＝Ｈ）、端子ＲがＨレベル（Ｒ＝Ｈ）であり、ノードＶＣからのリークはない。
　図１６に（８）で示したタイミングでは、ＣＫ１のパルス立下りで、出力ＯＵＴがプルダウンされ、またノードＶＣの電圧が昇圧前の値まで低下する。
　図１６に（９）で示したタイミングでは、ＶＲがブーストされると、Ｒからの出力でノードＶＣが固定される。
　図１６に（１０）で示したタイミングでは、ノードＲがプルダウンされると、ノードＶＣもプルダウンされる。
　図１７は、図１５に示した単位シフトレジスタ回路１２２ｄ（第５実施形態）のＢＷＤ方向の動作タイミングチャートである。Ｎ（＝ｎ）段目の単位シフトレジスタ回路１２２ｄの駆動は、次のように行われる。
　図１７に（１）及び関連する点線の矢印で示したタイミングでは、２つ後の段の単位シフトレジスタ回路１２２ｄが動作して、ブーストされたノードＶＣｎ＋２（の電圧）が端子ＶＲに入力される。
　次に、図１７に（２）で示したタイミングでは、１つ後の段の単位シフトレジスタ回路１２２ｄが動作して、ＧＬｎ＋１の出力ノードが端子Ｒに入力される。
　ここで、図１７に（３）で示したタイミングでは、ＶＲはブーストされた電圧であり、Ｒからの入力信号をそのままノードＶＣに充電する。
　次に、図１７に（４）で示したタイミングでは、Ｔ１のゲート端子が充電された状態で、ＣＫ１のパルスが入ると、ブートストラップ動作により、ノードＶＣはブーストされて高電位となる。このとき、Ｔ６はＣＫＣ＝Ｈ、Ｒ＝Ｈであり、ノードＶＣからのリークはない。
　ここで、図１７に（５）で示したタイミングでは、ノードＶＣが十分高い電圧に昇圧されるので、ＣＫパルスが端子ＯＵＴ、つまりＧＬｎに出力される。
　同時に、図１７に（６）で示したタイミングでは、出力ＯＵＴは前段の端子Ｓに入力され、ＣＫ４の立上りで前段の出力がＧＬｎ－１に出力される。
　図１７に（７）で示したタイミングでは、さらにＧＬｎ－１によって、前々段のノードＶＣがプリチャージされる。このとき、Ｔ５はＣＫＤ＝Ｈ、Ｓ＝Ｈであり、ノードＶＣからのリークはない。
　図１７に（８）で示したタイミングでは、ＣＫ１のパルス立下りで、出力ＯＵＴがプルダウンされ、またノードＶＣの電圧が昇圧前の値まで低下する。
　図１７に（９）で示したタイミングでは、ＶＳがブーストされると、Ｓからの出力でノードＶＣが固定される。
　図１７に（１０）で示したタイミングでは、ノードＳがプルダウンされると、ノードＶＣもプルダウンされる。
　次に、図１８～図２４を参照して、第５実施形態の効果について説明する。図１８は、本発明の単位シフトレジスタ回路１２２ｄ（第５実施形態）の効果を説明するためのＦＷＤ方向の動作タイミングチャートである。なお、図１８は、図１６に示したＦＷＤ方向の動作タイミングチャートにおいてタイミング（１）～（１０）に代えて期間（１）～（６）を示している。これらの各期間における単位シフトレジスタ回路１２２ｄの効果を図１９～図２３を用いて説明する。図１９～図２３は、Ｎ段目の単位シフトレジスタ回路１２２ｄと、その前段の単位シフトレジスタ回路１２２ｄの一部と、１つ後の段の単位シフトレジスタ回路１２２ｄの一部を示した図である。図１９～図２３は、期間（１）～（６）におけるＮ段目の単位シフトレジスタ回路１２２ｄと前後のＮ段目の単位シフトレジスタ回路１２２ｄの電圧印加状態と、その電圧印加状態における電圧の入出力経路を説明するための図である。なお、図１９～図２３において、オフしているトランジスタは×印で示している。
　図１９は、図１８に示す動作タイミングチャートにおける（１）の期間の電圧印加状態と、その入出力経路を示す図である。図１９は、Ｔ１（出力ＯＵＴ）の選択時のセット動作の電圧印加状態と、その入出力経路を示している。図１８に示す動作タイミングチャートにおける（１）の期間において、前段のＧＬｎ－１からの出力が、Ｎ段目のＴ２を介してＶＣｎにセットされる。このとき、Ｔ２のゲートには２段前のノードＶＣの電位が入力され、その電圧は昇圧された値（例として、３０Ｖ）であるため、ＶＣｎの電位は、ＧＬｎ－１と同電位（例として、１０Ｖ）に充電される。よって、Ｔ２の閾値電圧がストレスによりプラスシフトしたとしても、セット電圧（１０Ｖ）が電圧降下することはない。
　このとき、Ｔ５はＶＣｎの電位が低い状態のときは、充電に寄与するが、ＶＣｎの電位が１４Ｖ－Ｖｔｈ（Ｔ５の閾値電圧）より高くなると、オフ状態となる。ゲート-ソース間は同電位のため、Ｖｇｓ＝０Ｖの状態でオフとなる。
　図２０は、図１８に示す動作タイミングチャートにおける（２）の期間の電圧印加状態と、その入出力経路を示す図である。図２０は、Ｔ１（出力ＯＵＴ）の選択時のブースト動作の電圧印加状態と、その入出力経路を示している。ＶＣｎがセットされた状態（ここでは、１０Ｖ）で、選択段（Ｎ段目）のＣＫ１がＬ（ロウ）からＨ（ハイ）に立ち上がると、ブートストラップ動作により、ノードＶＣｎは、高い電圧（ここでは、３０Ｖ）に突き上げられ、ＧＬｎが立ち上がる（ここでは、１０Ｖ）。このとき、ＶＣｎは高い電位に昇圧されているが、Ｔ２、Ｔ５はゲートが１０Ｖ、ソースが１０Ｖ（前段のＧＬｎ－１と等しい）となっており、ＶＣｎからのＴ２、Ｔ５を介してＧＬｎ－１へのリークは発生しない。また、Ｔ３、Ｔ６も、ゲートが－１０Ｖ、ソースが－１０Ｖ（１つ後の段のＧＬｎ＋１と等しい）となっており、ＶＣｎからＴ３、Ｔ６を介してのリークは発生しない。よって、ブートストラップ動作時のＶＣｎの電位はブーストされた高い電圧を維持することができ、それによって、Ｔ１の駆動力を高めることができる。
　図２１は、図１８に示す動作タイミングチャートにおける（３）の期間の電圧印加状態と、その入出力経路を示す図である。図２１は、Ｔ１（出力ＯＵＴ）の選択時のＧＬプルダウン動作の電圧印加状態と、その入出力経路を示している。ＣＫ１が１０Ｖから－１０Ｖに立ち下がると、ＧＬｎも１０Ｖから－１０Ｖにプルダウンされる。同時に、ブートストラップで３０ＶにブーストされていたＶＣｎの電位は３０Ｖから１０Ｖまで低下する。
　このとき、ＶＣｎはフローティング状態であり、Ｔ２、Ｔ５はゲートが－１０Ｖ、ソースが－１０Ｖ（前段のＧＬｎ－１と等しい）となっており、ＶＣｎからのＴ２、Ｔ５を介してＧＬｎ－１へのリークは発生しない。また、Ｔ３、Ｔ６は、ゲートが１０Ｖ、ソースが１０Ｖ（１つ後の段のＧＬｎ＋１と等しい）となっており、ＶＣｎからＴ３、Ｔ６を介してのリークは発生しない。よって、ＶＣｎは常に１０Ｖ以上を維持できることで、ＧＬｎの１０Ｖから－１０Ｖへの立下りが確実に行われる。
　図２２は、図１８に示す動作タイミングチャートにおける（４）の期間の電圧印加状態と、その入出力経路を示す図である。図２２は、Ｔ１（出力ＯＵＴ）の選択時のノードＶＣリセット動作の電圧印加状態と、その入出力経路を示している。１つ後の段のＧＬｎ＋１からの出力（ここでは１０Ｖ）が、Ｎ段目のＴ３を介してＶＣｎにセットされた状態から、１つ後の段のＧＬｎ＋１がリセットされ１０Ｖから－１０Ｖに立ち下がると、Ｎ段目のＶＣｎもＴ３、Ｔ６を介して－１０Ｖにプルダウンされる。このとき、Ｔ３のゲートには２つ後の段のノードＶＣの昇圧された電位が入力されており、Ｔ３は大きな駆動力でプルダウンされ、さらに、１つ後の段のＧＬｎ＋１も大きな駆動力をもったＴ１を介してプルダウンされる。よって、Ｔ３の閾値電圧がストレスによりプラスシフトしたとしても、ノードＶＣｎのリセットは十分マージンをもって行われる。
　図２３は、図１８に示す動作タイミングチャートにおける（５）及び（６）の期間の電圧印加状態と、その入出経路を示す図である。図２３は、Ｔ１（出力ＯＵＴ）の非選択期間のノードＶＣの電圧印加状態と、その入出力経路を示している。非選択期間では、ＣＫ４＝Ｈ（ハイレベル、ここではハイレベルは１０Ｖ）、ＣＫ２＝Ｌ（ロウレベル、ここではロウレベルは－１０Ｖ）の期間（図２３に示す左側の状態、図１８に示すタイミングチャートの（５）の期間）では、Ｔ５を介して前段のＧＬｎ－１とノードＶＣｎが接続されている。また、ＣＫ４＝Ｌ（ここでは－１０Ｖ），ＣＫ２＝Ｈ（ここでは１０Ｖ）の期間（図２３に示す右側の状態、図１８に示すタイミングチャートの（６）の期間）では、Ｔ６を介して１つ後の段のＧＬｎ＋１とノードＶＣｎが接続される。よって、１００％デューティーでノードＶＣｎがプルダウンされるため、ノイズ耐性が向上する。
　ノードＶＣｎのノイズとしては、ＣＫ１の電圧変化の影響を一番うけるが、ＣＫ１がＬ（ロウ）からＨへ立ち上がるタイミング、ＨからＬへ立ち下がるタイミングのいずれもノードＶＣｎは前段あるいは１つ後の段に接続されており、ＶＣｎの寄生容量としてノードＶＣｎだけでなくＧＬの容量も寄生容量として寄与する。つまり、ＣＫ１－ＶＣｎ間のカップリング容量をＣ１、ノードＶＣｎのトータル容量をＣ２、ＧＬ容量をＣ３とすると、ＣＫ１変動時のノードＶＣｎの電圧変動は、Ｖｃｋ×Ｃ１／（Ｃ１＋Ｃ２＋Ｃ３）となる。ここで、Ｃ１＜＜Ｃ３という関係であるので、ＣＫによってノードＶＣｎの電圧はほぼ変動しない。本実施形態では、この機能を、ＵＰ－ＤＯＷＮの双方向（ＦＷＤのシフト動作とＢＷＤのシフト動作）で実現している。
　一般的なＩＣドライバ等では、クロック等の高周波の信号をドライブする際、低消費電力化などを目的として、イコライズされた信号を出力できる。図２４は、本発明の単位シフトレジスタ回路１２２ｄ（第５実施形態）の効果を説明するための他の図である。図２４に示すように、通常波形では、ＣＫ振幅のＨ電位（Ｖｇｈ）とＬ電位（Ｖｇｌ）を遷移する波形であるが、イコライズされた波形では、例えば、ＩＣドライバの内部電源としてＶＳＰ、ＶＳＮという電源（ＣＫ電源より絶対値の小さい電圧源）がある場合に、ＶｇｌからＶｇｈに遷移する途中で、ＶＳＮ、ＶＳＰ電源とショート（またはチャージシェア）することで、駆動の消費電力を抑えることができる。ただしこの場合、ＣＫ波形の立上り、立下りの遷移時間はのびる（波形がなまる）。
　以上のような、イコライズされたクロック波形にて駆動される場合、本実施形態では、クロックを４相クロックで駆動しており、図２３を用いて説明したように、非選択動作時に、Ｎ段のノードＶＣｎは、ＣＫ１に対して９０度ずつ（４分の１周期）前後に位相のずれたＣＫ２およびＣＫ４にてそれぞれ前段および１つ後の段のＧＬに接続されるため、ＣＫ１の信号がイコライズにより、立上り、立下り遷移時間が長くなったとしても（ＣＫのＨ期間が５０％デューティー以下に短くなったとしても）、必ず、ＣＫ１の立上り、立下り時はノードＶＣｎを安定的に保つことが可能となる。
〔第６実施形態〕
　次に、図２５を参照して、本発明の第６実施形態について説明する。図２５に示したように、第６実施形態の単位シフトレジスタ回路１２２ｅは、図１５に示した第５実施形態の単位シフトレジスタ回路１２２ｄと比較して、出力端子ＯＵＴ及びノードＶＣをプルダウンするための回路（プルダウン回路）の構成が異なっている。単位シフトレジスタ回路１２２ｅを複数用いた場合のシフトレジスタ回路の構成や液晶表示装置の構成は第５実施形態と同様である。クロック信号ＣＫＡは第５実施形態のクロック信号ＣＫＡと同じである。また、クロック信号ＣＫＢは第５実施形態のクロック信号ＣＫＢと同じである。
　図２５に示したように、第６実施形態の単位シフトレジスタ回路１２２ｅは、第５実施形態のプルダウン回路に加えて、ＣＬＲ信号（所定のクリア信号）を追加し、ＣＬＲ信号がゲートに入力されるＴ７およびＴ８を、それぞれ、ノードＶＣおよびノードＯＵＴに接続する。ここでＴ７はドレインがノードＶＣ、ソースがノードＯＵＴに接続されている。
　また、Ｔ８はドレインがノードＯＵＴに接続され、ソースがＶＳＳ電源に接続されている。この構成によれば、ＣＬＲ信号＝Ｈとすることで、ノードＶＣおよび出力ノードＯＵＴ（ＧＬ）をプルダウンできる。このＣＬＲ信号は、単位シフトレジスタ回路１２２ｅの外部から入力する信号である。
　第６実施形態の単位シフトレジスタ回路１２２ｅを複数用いてシフトレジスタ回路を構成した場合、シフトレジスタ回路の全段を一括で初期化することができる。例えば、走査期間の最初にクリアすることで、初期化された状態から動作可能で、予期しない動作や出力を抑えられる。また、走査期間の最後にクリアすることで、回路を初期化し、各ノードの電荷抜きが行われる。よって、動作休止時の電荷残りによるＴＦＴの劣化を防ぐことができる。
〔第７実施形態〕
　次に、図２６を参照して、本発明の第７実施形態について説明する。図２６に示したように、第７実施形態の単位シフトレジスタ回路１２２ｆは、図２５に示した第６実施形態の単位シフトレジスタ回路１２２ｆと比較して、Ｔ２、Ｔ３、Ｔ５、Ｔ６及びＴ７の構成が異なっている。単位シフトレジスタ回路１２２ｆを複数用いた場合のシフトレジスタ回路の構成や液晶表示装置の構成は第５実施形態と同様である。
　第７実施形態の単位シフトレジスタ回路１２２ｆでは、第６実施形態におけるＴ２、Ｔ３、Ｔ５、Ｔ６及びＴ７をカスコード接続した複数のトランジスタからなるデュアル構成としている点が特徴である。すなわち、第７実施形態の単位シフトレジスタ回路１２２ｆでは、Ｔ２が、カスコード接続した、すなわち、この場合、互いのゲートを接続するとともに一方のトランジスタのドレインと他方のトランジスタのソースとを接続した、複数のトランジスタＴ２１及びＴ２２から構成されている。Ｔ２１及びＴ２２のゲートに信号ＶＳを入力し、Ｔ２１のドレインに信号Ｓを入力し、Ｔ２２のソースをノードＶＣに接続する。また、Ｔ３が、カスコード接続した、すなわち、この場合、互いのゲートを接続するとともに一方のトランジスタのドレインと他方のトランジスタのソースとを接続した、複数のトランジスタＴ３１及びＴ３２から構成されている。Ｔ３１及びＴ３２のゲートに信号ＶＲを入力し、Ｔ３２のドレインに信号Ｒを入力し、Ｔ３１のソースをノードＶＣに接続する。また、Ｔ５が、カスコード接続した、すなわち、この場合、互いのゲートを接続するとともに一方のトランジスタのドレインと他方のトランジスタのソースとを接続した、複数のトランジスタＴ５１及びＴ５２から構成されている。Ｔ５１及びＴ５２のゲートにクロック信号ＣＫＤを入力し、Ｔ５１のドレインに信号Ｓを入力し、Ｔ５２のソースをノードＶＣに接続する。また、Ｔ６が、カスコード接続した、すなわち、この場合、互いのゲートを接続するとともに一方のトランジスタのドレインと他方のトランジスタのソースとを接続した、複数のトランジスタＴ６１及びＴ６２から構成されている。Ｔ６１及びＴ６２のゲートにクロック信号ＣＫＣを入力し、Ｔ６２のドレインに信号Ｒを入力し、Ｔ６１のソースをノードＶＣに接続する。また、Ｔ７が、カスコード接続した、すなわち、この場合、互いのゲートを接続するとともに一方のトランジスタのドレインと他方のトランジスタのソースとを接続した、複数のトランジスタＴ７１及びＴ７２から構成されている。ＣＬＲ信号がゲートに入力されるＴ７１およびＴ７２を、それぞれ、ノードＶＣおよびノードＯＵＴに接続する。ここでＴ７１はドレインがノードＶＣ、Ｔ７２はソースがノードＯＵＴに接続されている。
　ＴＦＴ（Ｔ２、Ｔ３、Ｔ５、Ｔ６及びＴ７）をデュアルにすることで、動作時、ブートストラップによりノードＶＣがブーストされた際に、ＴＦＴのＶＤＳ間にかかる電位差（ドレイン－ソース間電圧）を約半分にでき、耐圧向上が可能となる。デュアル構成にすることで駆動力がおちるものの、本実施形態では、セット動作およびリセット動作ともＴＦＴへのゲート電圧は昇圧された電圧が入力されるため、十分な駆動力が得られているので、ＴＦＴサイズのインパクトはなくなる。
〔第８実施形態〕
　次に、図２７及び図２８を参照して、本発明の第８実施形態について説明する。図２７は、本発明の単位シフトレジスタ回路１２２ｇの構成例（第８実施形態）を示すブロック図である。また、図２８は、図２７に示した単位シフトレジスタ回路１２２ｇ（第８実施形態）の動作タイミングチャートである。図２７に示したように、第８実施形態の単位シフトレジスタ回路１２２ｇは、図２５に示した第６実施形態の単位シフトレジスタ回路１２２ｅと比較して、出力端子ＯＵＴをプルダウンするための回路（プルダウン回路）の構成が異なっている。単位シフトレジスタ回路１２２ｇを複数用いた場合のシフトレジスタ回路の構成や液晶表示装置の構成は第５実施形態と同様である。クロック信号ＣＫＡは第５実施形態のクロック信号ＣＫＡと同じである。また、クロック信号ＣＫＢは第５実施形態のクロック信号ＣＫＢと同じである。
　図２７に示したように、第８実施形態の単位シフトレジスタ回路１２２ｇは、プルダウン回路が、Ｔ４及びＴ８により構成される。Ｔ４はゲートがＣＫＢに接続され、ソースがＣＫＡに接続され、ドレインがノードＯＵＴに接続される。Ｔ８はゲートがＣＬＲに接続され、ソースがＣＫＡに接続され、ドレインがノードＯＵＴに接続される。第８実施形態の単位シフトレジスタ回路１２２ｇは、ＧＬのプルダウンをＶＳＳ（定電圧源）に対してではなく、１８０度位相の異なるＣＫＢによりＣＫＡに対して行う。これにより、Ｔ４は、実施形態１～７のＴ４と同様の働きを行うことが可能となる。
　ＣＫＡ＝ＣＫ１、ＣＫＢ＝ＣＫ３が接続される場合、図２８に点線の矢印で示したタイミングでは、ＣＫＢ＝Ｈの期間、ＯＵＴはＴ４を介してＣＫＡに接続される。図２８では、クロックのＨ期間のデューティーが５０％の場合を示しているが、ＣＫＡとＣＫＢは位相が１８０度ずれた信号でかつ重なりがない信号（クロックのＨ期間のデューティーが５０％以下）とすることで、ＶＳＳがなくてもプルダウンが可能となる。
　第８実施形態では、配線領域およびパネルの端子数削減、端子領域サイズが削減できることで、端子辺側の額縁サイズ、パネルのゲートドライバがおかれている周辺の額縁サイズが縮小できる。
〔第９実施形態〕
　次に、図２９及び図３０を参照して、本発明の第９実施形態について説明する。図２９は、本発明によるシフトレジスタ回路の構成例（第９実施形態）を示すブロック図である。図２９は、５個の単位シフトレジスタ回路１２２ｈとその入出力信号線を示している。
　図２９に示した構成例で、シフトレジスタ回路１２１ｂは、縦続接続された複数のステージ（段）で構成される。各段を構成する単位シフトレジスタ回路１２２ｈは、クロック端子ＣＫＡ、クロック端子ＣＫＢ、クロック端子ＣＫＣ、クロック端子ＣＫＤ、トランジスタＴ２のゲート端子に接続された端子ＶＳ、出力端子ＯＵＴ、ノードＶＣに接続された端子ＶＣ及びトランジスタＴ３のゲート端子に接続された端子ＶＲを有している。
　Ｎ段目の単位シフトレジスタ回路１２２ｈでは、Ｎ段目の端子ＶＳの入力信号である信号ＶＳとして前々段の出力ＶＣｎ－２が入力され、Ｎ段目の端子ＶＲの入力信号である信号ＶＲとして２つ後の段の出力ＶＣｎ＋２が入力される。
　クロック端子ＣＫＡに入力されるクロック信号ＣＫＡ、クロック端子ＣＫＢに入力されるクロック信号ＣＫＢ、クロック端子ＣＫＣに入力されるクロック信号ＣＫＣ、クロック端子ＣＫＤに入力されるクロック信号ＣＫＤは４相クロック信号で、次のように単位シフトレジスタ回路１２２に接続される。すなわち、単位シフトレジスタ回路１２２ｄの４段毎にＣＫＡ＝ＣＫ１、ＣＫＢ＝ＣＫ３、ＣＫＣ＝ＣＫ２及びＣＫＤ＝ＣＫ４；ＣＫＡ＝ＣＫ２、ＣＫＢ＝ＣＫ４、ＣＫＣ＝ＣＫ３及びＣＫＤ＝ＣＫ１；ＣＫＡ＝ＣＫ３、ＣＫＢ＝ＣＫ１、ＣＫＣ＝ＣＫ４及びＣＫＤ＝ＣＫ２；ＣＫＡ＝ＣＫ４、ＣＫＢ＝ＣＫ２、ＣＫＣ＝ＣＫ１及びＣＫＤ＝ＣＫ３；ＣＫＡ＝ＣＫ１、ＣＫＢ＝ＣＫ３、ＣＫＣ＝ＣＫ２及びＣＫＤ＝ＣＫ４；ＣＫＡ＝ＣＫ２、ＣＫＢ＝ＣＫ４、ＣＫＣ＝ＣＫ３及びＣＫＤ＝ＣＫ１；…の順に接続される。ここでクロック信号ＣＫＡとクロック信号ＣＫＢは互いに逆位相のクロック信号である。また、ＦＷＤ動作においては、クロック信号ＣＫＡ、クロック信号ＣＫＤ、クロック信号ＣＫＢ、クロック信号ＣＫＣの順番に周期が４分の１周期後ろにずれて進み、ＢＷＤ動作においては、クロック信号ＣＫＡ、クロック信号ＣＫＤ、クロック信号ＣＫＢ、クロック信号ＣＫＣの順番に周期が４分の１周期前にずれて進む。
　図３０は、図２９に示した単位シフトレジスタ回路１２２ｈの構成例（第９実施形態）を示すブロック図である。
　図３０に示したように、単位シフトレジスタ回路１２２ｈは、各走査線を駆動するＧＬ（ＯＵＴ）に接続されるＴ１及びＴ４と、Ｔ１のゲート端子であるノードＶＣに接続されるトランジスタＴ２及びＴ３で構成されている。Ｔ２のゲート端子は信号ＶＳ、ドレイン端子はクロック信号ＣＫＤがそれぞれ接続されている。また、Ｔ３のゲート端子は信号ＶＲ、ドレイン端子はクロック信号ＣＫＣがそれぞれ接続されている。
　Ｔ１は、出力端子ＯＵＴにパルス信号を出力するための出力トランジスタである。Ｔ１は、ドレインがクロック端子ＣＫＡに接続され、ゲートがノードＶＣに接続され、ソースが出力端子ＯＵＴに接続されている。
　Ｔ２は、ゲートが端子ＶＳに接続され、ドレインがクロック端子ＣＫＤに接続され、ソースがノードＶＣに接続されている。
　Ｔ３は、ゲートが端子ＶＲに接続され、ドレインがクロック端子ＣＫＣに接続され、ソースがノードＶＣに接続されている。
　Ｔ４は、ゲートがクロック端子ＣＫＢに接続され、ドレインが出力端子ＯＵＴに接続され、ソースが端子ＶＳＳに接続されている。電源電圧ＶＳＳは、単位シフトレジスタ回路１２２の動作において基準となる電圧である。
　次に、図３１及び図３２を参照して、図３０に示した単位シフトレジスタ回路１２２ｈの動作例について説明する。図３１は、図３０に示した単位シフトレジスタ回路１２２ｈ（第９実施形態）のＦＷＤ方向の動作タイミングチャートである。Ｎ（＝ｎ）段目の単位シフトレジスタ回路１２２ｈの駆動は、次のように行われる。
　図３１に（１）及び関連する点線の矢印で示したタイミングでは、前々段の単位シフトレジスタ回路１２２ｈが動作して、ブーストされたノードＶＣｎ－２（の電圧）が端子ＶＳに入力される。
　次に、図３１に（２）で示したタイミングでは、ＣＫ４がＣＫＤに入力される。
　ここで、図３１に（３）で示したタイミングでは、ＶＳはブーストされた電圧であり、ＣＫＤからの入力信号をそのままノードＶＣに充電する。
　次に、図３１に（４）で示したタイミングでは、Ｔ１のゲート端子が充電された状態で、ＣＫ１のパルスが入ると、ブートストラップ動作により、ノードＶＣはブーストされて高電位となる。
　ここで、図３１に（５）で示したタイミングでは、ノードＶＣが十分高い電圧に昇圧されるので、ＣＫパルスが端子ＯＵＴ、つまりＧＬｎに出力される。
　同時に、図３１に（６）で示したタイミングでは、ＣＫ２がＣＫＣに入力され、ＣＫ２の立上りで１つ後の段の出力がＧＬｎ＋１に出力される。
　図３１に（７）で示したタイミングでは、ＣＫＣの立ち上がりにより、２つ後の段のノードＶＣがプリチャージされる。
　図３１に（８）で示したタイミングでは、ＣＫ１のパルス立下りで、出力ＯＵＴがプルダウンされ、またノードＶＣの電圧が昇圧前の値まで低下する。
　図３１に（９）で示したタイミングでは、ＶＲがブーストされると、ＣＫＣによりノードＶＣが固定される。
　図３１に（１０）で示したタイミングでは、ノードＣＫＣがプルダウンされると、ノードＶＣもプルダウンされる。
　図３２は、図３０に示した単位シフトレジスタ回路１２２ｈ（第９実施形態）のＢＷＤ方向の動作タイミングチャートである。Ｎ（＝ｎ）段目の単位シフトレジスタ回路１２２ｈの駆動は、次のように行われる。
　図３２に（１）及び関連する点線の矢印で示したタイミングでは、２つ後の段の単位シフトレジスタ回路１２２ｈが動作して、ブーストされたノードＶＣｎ＋２（の電圧）が端子ＶＲに入力される。
　次に、図３２に（２）で示したタイミングでは、ＣＫ２がＣＫＣに入力される。
　ここで、図３２に（３）で示したタイミングでは、ＶＲはブーストされた電圧であり、ＣＫＣからの入力信号をそのままノードＶＣに充電する。
　次に、図３２に（４）で示したタイミングでは、Ｔ１のゲート端子が充電された状態で、ＣＫ１のパルスが入ると、ブートストラップ動作により、ノードＶＣはブーストされて高電位となる。
　ここで、図３２に（５）で示したタイミングでは、ノードＶＣが十分高い電圧に昇圧されるので、ＣＫパルスが端子ＯＵＴ、つまりＧＬｎに出力される。
　同時に、図３２に（６）で示したタイミングでは、ＣＫ４がＣＫＤに入力され、ＣＫ４の立上りで前段の出力がＧＬｎ－１に出力される。
　図３２に（７）で示したタイミングでは、さらにＧＬｎ－１によって、前々段のノードＶＣがプリチャージされる。
　図３２に（８）で示したタイミングでは、ＣＫ１のパルス立下りで、出力ＯＵＴがプルダウンされ、またノードＶＣの電圧が昇圧前の値まで低下する。
　図３２に（９）で示したタイミングでは、ＶＳがブーストされると、ＣＫＤからの出力でノードＶＣが固定される。
　図３２に（１０）で示したタイミングでは、ノードＣＫＤがプルダウンされると、ノードＶＣもプルダウンされる。
　単位シフトレジスタ回路１２２ｈ（図３０に示す第９実施形態）では、単位シフトレジスタ回路１２２（図３に示す第１実施形態）と比較して、入力ＳがＣＫＤに、入力ＲがＣＫＣとＴ２、Ｔ３の接続方法を変えている。ＣＫＤ、ＣＫＣが入力される場合は、ＴＦＴ（Ｔ２、Ｔ３）への電圧ストレスは大きくなるものの、セット電圧、リセット電圧は、ＧＬ電位ではなく、クロック信号となるので、ストレス劣化によるＧＬ波形のなまりの影響をうけないという効果がある。なお、単位シフトレジスタ回路１２２ａ（図８に示す第２実施形態）、単位シフトレジスタ回路１２２ｂ（図１０に示す第３実施形態）、単位シフトレジスタ回路１２２ｃ（図１２に示す第４実施形態）、単位シフトレジスタ回路１２２ｄ（図１５に示す第５実施形態）、単位シフトレジスタ回路１２２ｅ（図２５に示す第６実施形態）、単位シフトレジスタ回路１２２ｆ（図２６に示す第７実施形態）、単位シフトレジスタ回路１２２ｇ（図２７に示す第８実施形態）についても、単位シフトレジスタ回路１２２ｈと同様に、入力ＳをＣＫＤに、入力ＲをＣＫＣとＴ２、Ｔ３の接続方法を変えてもよい。いずれの場合でも、基本的な動作および効果はそのまま変わらない。
〔第１０実施形態〕
　次に、図３３を参照して、本発明の第１０実施形態について説明する。図３３は、酸化物半導体を半導体層に含むＴＦＴの特性の一例を示した特性図（第１０実施形態の説明図）である。第１０実施形態は、上述した単位シフトレジスタ回路１２２、１２２ａ、１２２ｂ、１２２ｃ、１２２ｄ、１２２ｅ、１２２ｆ、１２２ｇ、１２２ｈ内のＴＦＴの半導体層の材料に特徴を有する。すなわち、上記各実施形態で用いるＴＦＴは、半導体層に酸化インジウムガリウム亜鉛（Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体；インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）及び酸素（Ｏ）を含む酸化物半導体）等の酸化物半導体を用いて構成されたものである。
　その場合、酸化物半導体層は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体層である。酸化物半導体層は、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。本実施形態では、例えばＩｎ、ＧａおよびＺｎを１：１：１の割合で含むＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜をＴＦＴの半導体層に用いる。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１０００分の１未満）を有しているので、駆動ＴＦＴおよび画素ＴＦＴとして好適に用いられる。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴを用いれば、表示装置の消費電力を大幅に削減することが可能になる。図３３はゲート電圧とドレイン・ソース電流との対応関係を示した特性図である。図３３において、横軸はゲート電圧Ｖｇを示し、縦軸はドレイン・ソース電流Ｉｄｓを示す。図３３には、半導体層としてＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴとアモルファスシリコンａ－Ｓｉを用いたＴＦＴのゲート電圧対ドレイン・ソース電流特性の対応関係をも対照して示す。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、アモルファスでもよいし、結晶質部分を含み、結晶性を有していてもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体が好ましい。このようなＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体の結晶構造は、例えば、特開２０１２－１３４４７５号公報に開示されている。参考のために、特開２０１２－１３４４７５号公報の開示内容の全てを本明細書に援用する。
　上述の酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＺｎ－Ｏ系半導体（ＺｎＯ）、Ｉｎ－Ｚｎ－Ｏ系半導体（ＩＺＯ（登録商標））、Ｚｎ－Ｔｉ－Ｏ系半導体（ＺＴＯ）、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドニウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ―Ｓｎ―Ｚｎ―Ｏ系半導体（例えばＩｎ２Ｏ３－ＳｎＯ２－ＺｎＯ）、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体などを含んでいてもよい。
　以上のように、本発明の各実施形態によれば、単位シフトレジスタ回路を順方向シフト動作させるときには、第２トランジスタをセット用トランジスタに、第３トランジスタをリセット用トランジスタにすることができ、逆方向シフト動作させるときには、第３トランジスタをセット用トランジスタに、第２トランジスタをリセット用トランジスタにすることができる。また、順方向シフト動作させるときに、セット用トランジスタとなる第２トランジスタの第２ソース端子と第２ゲート端子に異なる第１入力信号と第２入力信号（ただし、第１入力信号の電圧＜第２入力信号の電圧）を入力することで、出力用トランジスタである第１トランジスタの第１ゲート端子を充電（すなわちプリチャージ）することができる。また、逆方向シフト動作させるときに、セット用トランジスタとなる第３トランジスタの第３ソース端子と第３ゲート端子に異なる第３入力信号と第４入力信号（ただし、第３入力信号の電圧＜第４入力信号の電圧）を入力することで、出力用トランジスタである第１トランジスタの第１ゲート端子を充電することができる。この場合、第２入力信号または第４入力信号には、例えば他の単位シフトレジスタ回路の出力用トランジスタの第１ゲート端子の信号を用いることができるので、出力用トランジスタのプリチャージ電圧がセット用トランジスタの閾値電圧分電圧降下することはないため、特性劣化による影響を小さくすることができる。
　また、双方向のシフト動作における切り替え動作を可能とするため、二組のセット用ＴＦＴとリセット用ＴＦＴとが必要となることはないため、少ない回路素子数にすることができる。よって、本発明の単位シフトレジスタ回路によれば、少ない回路素子数で特性劣化による影響を容易に小さくすることができる、双方向でのシフト動作が可能な単位シフトレジスタ回路を提供できる。
　なお、本発明の実施の形態は、上記のものに限定されない。例えば、上記各実施形態の構成を組み合わせたり、上記各実施形態内における構成の一部を省略したりする変更を適宜行うことができる。
１００　液晶表示装置
１１０　表示領域
１２０　走査線駆動回路
１２１、１２１ａ、１２１ｂ　シフトレジスタ回路
１３０　信号線駆動回路
ＰＩＸ　画素
ＧＬ１～ＧＬｎ　走査線
１２２、１２２ａ～１２２ｈ　単位シフトレジスタ回路
Ｔ１～Ｔ１０　ＴＦＴ
Ｃｂｓｔ、Ｃｂ　容量素子

Claims (25)

  1. 　シフトレジスタ回路の各段を構成する単位シフトレジスタ回路であって、
    　第１ゲート端子、第１ソース端子及び第１ドレイン端子を有し、所定のクロック信号を前記第１ドレイン端子に入力し、前記第１ソース端子から出力信号を出力する第１トランジスタと、
    　第２ゲート端子、第２ソース端子及び第２ドレイン端子を有し、前記第１トランジスタの前記第１ゲート端子に前記第２ソース端子が接続されたトランジスタであって、第１入力信号を前記第２ドレイン端子に入力し、第２入力信号を前記第２ゲート端子に入力する第２トランジスタと、
    　第３ゲート端子、第３ソース端子及び第３ドレイン端子を有し、前記第１トランジスタの前記第１ゲート端子に前記第３ソース端子が接続されたトランジスタであって、第３入力信号を前記第３ドレイン端子に入力し、第４入力信号を前記第３ゲート端子に入力する第３トランジスタと、
    　を備え、
    　順方向のシフト動作においては、前記第１トランジスタの前記第１ゲート端子を充電する際に前記第１入力信号の電圧より高い電圧となる前記第２入力信号を前記第２ゲート端子に入力し、前記第１トランジスタの前記第１ゲート端子を放電する際に前記第３入力信号の電圧より高い電圧となる前記第４入力信号を前記第３ゲート端子に入力し、
    　逆方向のシフト動作においては、前記第１トランジスタの前記第１ゲート端子を充電する際に前記第３入力信号の電圧より高い電圧となる前記第４入力信号を前記第３ゲート端子に入力し、前記第１トランジスタの前記第１ゲート端子を放電する際に前記第１入力信号の電圧より高い電圧となる前記第２入力信号を前記第２ゲート端子に入力する
    　単位シフトレジスタ回路。
  2. 　前記第１入力信号が前記単位シフトレジスタ回路の前段の単位シフトレジスタ回路の出力信号であり、
    　前記第２入力信号が前記単位シフトレジスタ回路の前々段の単位シフトレジスタ回路の第１トランジスタの前記第１ゲート端子の信号であり、
    　前記第３入力信号が前記単位シフトレジスタ回路の１つ後の段の単位シフトレジスタ回路の出力信号であり、
    　前記第４入力信号が前記単位シフトレジスタ回路の２つ後の段の単位シフトレジスタ回路の第１トランジスタの前記第１ゲート端子の信号である
    　請求項１に記載の単位シフトレジスタ回路。
  3. 　前記第１入力信号が順方向のシフト動作においては前記クロック信号とは周期が４分の１周期後ろにずれ、逆方向のシフト動作においては前記クロック信号とは周期が４分の１周期前にずれたクロック信号であり、
    　前記第２入力信号が前記単位シフトレジスタ回路の前々段の単位シフトレジスタ回路の第１トランジスタの前記第１ゲート端子の信号であり、
    　前記第３入力信号が順方向のシフト動作においては前記クロック信号とは周期が４分の１周期前にずれ、逆方向のシフト動作においては前記クロック信号とは周期が４分の１周期後ろにずれたクロック信号であり、
    　前記第４入力信号が前記単位シフトレジスタ回路の２つ後の段の単位シフトレジスタ回路の第１トランジスタの前記第１ゲート端子の信号である
    　請求項１に記載の単位シフトレジスタ回路。
  4. 　順方向のシフト動作においては、
    　前記第２トランジスタが前記第１トランジスタの前記第１ゲート端子を充電する際に、前記第１入力信号および前記第２入力信号が立ち上がり、前記第１ゲート端子を充電後、前記第１入力信号の電圧の立ち下がりより先に前記第２入力信号の電圧が立ち下がり、
    　逆方向のシフト動作においては、
    　前記第３トランジスタが前記第１トランジスタの前記第１ゲート端子を充電する際に、前記第３入力信号および前記第４入力信号が立ち上がり、前記第１ゲート端子を充電後、前記第３入力信号の電圧の立ち下がりより先に前記第４入力信号の電圧が立ち下がる
    　請求項１から請求項３のいずれか１項に記載の単位シフトレジスタ回路。
  5. 　前記第１トランジスタが、前記第１ソース端子と前記第１ゲート端子との間の寄生容量に充電された電圧によって前記第１ゲート端子の電圧を昇圧するブートストラップ動作により前記出力信号を昇圧する
    　請求項１から請求項４のいずれか１項に記載の単位シフトレジスタ回路。
  6. 　順方向のシフト動作においては、
    　前記第３トランジスタが前記第１トランジスタの前記第１ゲート端子を放電する際に、前記第３入力信号および前記第４入力信号が立ち上がり、前記第１ゲート端子を放電後、前記第４入力信号の電圧の立ち下がりより先に前記第３入力信号の電圧が立ち下がり、
    　逆方向のシフト動作においては、
    　前記第２トランジスタが前記第１トランジスタの前記第１ゲート端子を放電する際に、前記第１入力信号および前記第２入力信号が立ち上がり、前記第１ゲート端子を放電後、前記第２入力信号の電圧の立ち下がりより先に前記第１入力信号の電圧が立ち下がる
    　請求項１から請求項５のいずれか１項に記載の単位シフトレジスタ回路。
  7. 　前記第１トランジスタの前記第１ゲート端子と前記第１ソース端子との間に接続された容量素子を備える
    　請求項１から請求項６のいずれか１項に記載の単位シフトレジスタ回路。
  8. 　前記単位シフトレジスタ回路の出力信号を前記クロック信号の逆位相のクロック信号に応じてプルダウンするプルダウン回路を備える
    　請求項１から請求項７のいずれか１項に記載の単位シフトレジスタ回路。
  9. 　前記第１トランジスタの前記第１ゲート端子と前記第１ソース端子を前記クロック信号に応じて接続するトランジスタを備える
    　請求項１から請求項８のいずれか１項に記載の単位シフトレジスタ回路。
  10. 　前記第１トランジスタの前記第１ゲート端子を該第１ゲート端子の電圧に応じてプルダウンするプルダウン回路を備える
    　請求項１から請求項９のいずれか１項に記載の単位シフトレジスタ回路。
  11. 　前記プルダウン回路は、前記第１ゲート端子を入力とするインバータ回路と該インバータ回路の出力がゲートに入力され、ドレイン端子が該第１ゲートに接続されたトランジスタとを有し、該第１ゲート端子の電圧に応じて該第１ゲート端子をプルダウンする
    　請求項１０に記載の単位シフトレジスタ回路。
  12. 　前記第１トランジスタの前記第１ゲート端子を前記クロック信号の逆位相のクロック信号と該第１ゲート端子の電圧とに応じてプルダウンするプルダウン回路を備える
    　請求項１から請求項１１のいずれか１項に記載の単位シフトレジスタ回路。
  13. 　前記プルダウン回路は、前記クロック信号および逆位相のクロック信号のプッシュプル回路と、該プッシュプル回路の出力ノードをプルダウンする前記第１ゲート端子がゲート端子に入力されるトランジスタと、該プッシュプル回路の出力ノードがゲートに入力され、ドレイン端子が該第１ゲートに接続されたトランジスタとを有し、該第１ゲート端子の電圧に応じて該第１ゲート端子をプルダウンする
    　請求項１２に記載の単位シフトレジスタ回路。
  14. 　前記第２トランジスタと並列に接続され、順方向のシフト動作においては前記クロック信号とは周期が４分の１周期後ろにずれ、逆方向のシフト動作においては前記クロック信号とは周期が４分の１周期前にずれたクロック信号がゲートに入力されるトランジスタと、
    　前記第３トランジスタと並列に接続され、順方向のシフト動作においては前記クロック信号とは周期が４分の１周期前にずれ、逆方向のシフト動作においては前記クロック信号とは周期が４分の１周期後ろにずれたクロック信号がゲートに入力されるトランジスタと、
    　を備える
    　請求項１から請求項１３のいずれか１項に記載の単位シフトレジスタ回路。
  15. 　前記単位シフトレジスタ回路の出力信号と前記第１トランジスタの前記第１ゲート端子とを所定のクリア信号に応じてプルダウンするプルダウン回路を備える
    　請求項１から請求項１４のいずれか１項に記載の単位シフトレジスタ回路。
  16. 　前記第１トランジスタのゲート端子に接続されているトランジスタが、カスコード接続した複数のトランジスタから構成されている
    　請求項１から１５のいずれか１項に記載の単位シフトレジスタ回路。
  17. 　前記単位シフトレジスタ回路の出力信号を前記クロック信号の逆位相のクロック信号に応じて前記クロック信号に対してプルダウンするプルダウン回路を備える
    　請求項１から請求項９及び請求項１４から請求項１６のいずれか１項に記載の単位シフトレジスタ回路。
  18. 　少なくとも前記第１トランジスタ、前記第２トランジスタ及び前記第３トランジスタが、半導体層に酸化物半導体を含む
    　請求項１から１７のいずれか１項に記載の単位シフトレジスタ回路。
  19. 　前記酸化物半導体が、酸化インジウムガリウム亜鉛（Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体；インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）及び酸素（Ｏ）を含む酸化物半導体）である
    　請求項１８に記載の単位シフトレジスタ回路。
  20. 　前記酸化物半導体が、結晶性を有する
    　請求項１９に記載の単位シフトレジスタ回路。
  21. 　請求項１から２０のいずれか１項に記載の単位シフトレジスタ回路を多段接続したシフトレジスタ回路。
  22. 　各段の前記単位シフトレジスタ回路に対し、前記クロック信号として、４相クロック信号が４分の１周期ずつ周期をずらして順に入力される
    　請求項２１に記載のシフトレジスタ回路。
  23. 　各段の前記単位シフトレジスタ回路に対し、順方向のシフト動作と逆方向のシフト動作とでは、前記クロック信号の入力する順番と、前記第２入力信号と前記第４入力信号の入力する順番を入れ替える
    　請求項２１に記載のシフトレジスタ回路。
  24. 　シフトレジスタ回路の各段を構成する単位シフトレジスタ回路の制御方法であって、
    　前記単位シフトレジスタ回路が、
    　第１ゲート端子、第１ソース端子及び第１ドレイン端子を有し、所定のクロック信号を前記第１ドレイン端子に入力し、前記第１ソース端子から出力信号を出力する第１トランジスタと、
    　第２ゲート端子、第２ソース端子及び第２ドレイン端子を有し、前記第１トランジスタの前記第１ゲート端子に前記第２ソース端子が接続されたトランジスタであって、第１入力信号を前記第２ドレイン端子に入力し、第２入力信号を前記第２ゲート端子に入力する第２トランジスタと、
    　第３ゲート端子、第３ソース端子及び第３ドレイン端子を有し、前記第１トランジスタの前記第１ゲート端子に前記第３ソース端子が接続されたトランジスタであって、第３入力信号を前記第３ドレイン端子に入力し、第４入力信号を前記第３ゲート端子に入力する第３トランジスタと、
    　を備え、
    　順方向のシフト動作においては、前記第１トランジスタの前記第１ゲート端子を充電する際に前記第１入力信号の電圧より高い電圧となる前記第２入力信号を前記第２ゲート端子に入力し、前記第１トランジスタの前記第１ゲート端子を放電する際に前記第３入力信号の電圧より高い電圧となる前記第４入力信号を前記第３ゲート端子に入力し、
    　逆方向のシフト動作においては、前記第１トランジスタの前記第１ゲート端子を充電する際に前記第３入力信号の電圧より高い電圧となる前記第４入力信号を前記第３ゲート端子に入力し、前記第１トランジスタの前記第１ゲート端子を放電する際に前記第１入力信号の電圧より高い電圧となる前記第２入力信号を前記第２ゲート端子に入力する
    　単位シフトレジスタ回路の制御方法。
  25. 　複数の画素と、
    　前記複数の画素が接続された複数の走査線と、
    　シフトレジスタ回路の各段を構成する単位シフトレジスタ回路であって、
    　第１ゲート端子、第１ソース端子及び第１ドレイン端子を有し、所定のクロック信号を前記第１ドレイン端子に入力し、前記第１ソース端子から出力信号を出力する第１トランジスタと、
    　第２ゲート端子、第２ソース端子及び第２ドレイン端子を有し、前記第１トランジスタの前記第１ゲート端子に前記第２ソース端子が接続されたトランジスタであって、第１入力信号を前記第２ドレイン端子に入力し、第２入力信号を前記第２ゲート端子に入力する第２トランジスタと、
    　第３ゲート端子、第３ソース端子及び第３ドレイン端子を有し、前記第１トランジスタの前記第１ゲート端子に前記第３ソース端子が接続されたトランジスタであって、第３入力信号を前記第３ドレイン端子に入力し、第４入力信号を前記第３ゲート端子に入力する第３トランジスタと、
    　をそれぞれが備える複数の単位シフトレジスタ回路と
    　を備え、
    　順方向のシフト動作においては、前記第１トランジスタの前記第１ゲート端子を充電する際に前記第１入力信号の電圧より高い電圧となる前記第２入力信号を前記第２ゲート端子に入力し、前記第１トランジスタの前記第１ゲート端子を放電する際に前記第３入力信号の電圧より高い電圧となる前記第４入力信号を前記第３ゲート端子に入力し、
    　逆方向のシフト動作においては、前記第１トランジスタの前記第１ゲート端子を充電する際に前記第３入力信号の電圧より高い電圧となる前記第４入力信号を前記第３ゲート端子に入力し、前記第１トランジスタの前記第１ゲート端子を放電する際に前記第１入力信号の電圧より高い電圧となる前記第２入力信号を前記第２ゲート端子に入力する
    　表示装置。
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