KR102167138B1 - 쉬프트 레지스터 및 그를 이용한 표시 장치 - Google Patents

Abstract

본 발명은 로직 회로 구성을 단순화하여 회로 면적을 감소시킬 수 있는 쉬프트 레지스터 및 그를 이용한 표시 장치에 관한 것으로, 본 발명의 쉬프트 레지스터는 포워드 스캔과 백워드 스캔이 선택적으로 수행되는 다수의 스테이지를 포함하고, 각 스테이지는 제1 내지 제4 클럭을 이용한다. 각 스테이지는 제어 노드의 제어에 따라 상기 제1 클럭을 출력으로 발생시키는 풀-업 트랜지스터와, 상기 제3 클럭의 제어에 따라 게이트 오프 전압을 출력으로 발생시키는 풀-다운 트랜지스터와, 상기 제4 클럭의 제어에 따라 이전 스테이지의 출력 신호를 이용하여, 상기 포워드 스캔시 상기 제어 노드를 세트 및 리셋시키고, 상기 백워드 스캔시 상기 제어 노드를 리셋시키는 제1 트랜지스터와, 상기 제2 클럭의 제어에 따라 다음 스테이지의 출력 신호를 이용하여, 상기 백워드 스캔시 상기 제어 노드를 세트 및 리셋시키고, 상기 포워드 스캔시 상기 제어 노드를 리셋시키는 제2 트랜지스터를 구비한다.

Description

쉬프트 레지스터 및 그를 이용한 표시 장치{SHIFT REGISTER AND DISPLAY DEVICE USING THE SANE}

본 발명은 쉬프트 레지스터에 관한 것으로, 특히 로직 회로 구성을 단순화하여 회로 면적을 감소시킬 수 있는 쉬프트 레지스터 및 그를 이용한 표시 장치에 관한 것이다.

최근 표시 장치로 각광 받고 있는 평판 표시 장치로는 액정을 이용한 액정 표시 장치(Liquid Crystal Display; LCD), 유기 발광 다이오드(Organic Light Enitting Diode; OLED)를 이용한 OLED 표시 장치, 전기영동 입자를 이용한 전기영동 표시 장치(ElectroPhoretic Display; EPD) 등이 대표적이다.

평판 표시 장치는 각 픽셀이 박막 트랜지스터(Thin Filn Transistor; TFT)에 의해 독립적으로 구동되는 픽셀 매트릭스를 통해 영상을 표시하는 표시 패널과, 표시 패널을 구동하는 패널 드라이버와, 패널 드라이버를 제어하는 타이밍 컨트롤러 등을 포함한다. 패널 드라이버는 표시 패널의 게이트 라인들을 구동하는 게이트 드라이버와, 표시 패널의 데이터 라인들을 구동하는 데이터 드라이버를 포함한다.

최근 제조 원가 절감 및 베젤 폭 감소를 위하여, 게이트 드라이버가 픽셀 매트릭스의 TFT 어레이와 함께 기판 상에 형성됨으로써 패널에 내장된 게이트-인-패널(Gate In Panel; GIP) 방식을 주로 이용하고 있다. GIP 방식의 게이트 드라이버는 베젤 폭을 더욱 감소시키기 위하여 회로 면적을 줄이는 방향으로 발전하고 있다.

게이트 드라이버는 쉬프트 레지스터를 이용하여 게이트 라인들을 각각 구동하는 스캔 펄스들을 출력한다. 쉬프트 레지스터는 다수의 게이트 라인을 각각 구동하는 다수의 스테이지로 구성되고, 각 스테이지는 출력부 및 노드 제어부를 구비한다. 각 스테이지의 출력부는 기본적으로 Q노드의 제어에 따라 어느 하나의 클럭을 게이트 라인으로 출력하는 풀-업 TFT와, QB노드의 제어에 따라 게이트 로우 전압을 게이트 라인으로 출력하는 풀-다운 TFT를 포함한다. 각 스테이지의 노드 제어부는 제어 신호에 응답하여 Q노드의 충방전과 QB노드의 충방전을 상반되게 제어하는 다수의 TFT를 포함하며, 특히 QB노드를 하이 상태로 유지시키기 위한 TFT들을 상대적으로 많이 포함하고 있다.

또한, 포워드 스캔(Forward scan)과 백워드(Backward scan)을 선택적으로 이용할 수 있도록 바이-스캔(Bi-scan)이 가능한 쉬프트 레지스터는 각 스테이지가 더욱 많은 TFT들을 포함해야 한다.

이로 인하여, 종래의 쉬프트 레지스터는 다소 많은 수의 TFT들로 구성됨으로써 회로 면적을 감소시키는 것이 곤란하므로 네로우 베젤(narrow bezel) 구현에 한계가 있다는 문제점이 있다.

본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로, 본 발명이 해결하고자 하는 과제는 로직 회로 구성을 단순화하여 회로 면적을 감소시킬 수 있는 쉬프트 레지스터 및 그를 이용한 표시 장치를 제공하는 것이다.

상기 과제를 해결하기 위하여, 본 발명의 실시예에 따른 쉬프트 레지스터는 포워드 스캔과 백워드 스캔이 선택적으로 수행되는 다수의 스테이지를 포함하고, 각 스테이지는 제1 내지 제4 클럭을 이용한다. 각 스테이지는 제어 노드의 제어에 따라 상기 제1 클럭을 출력으로 발생시키는 풀-업 트랜지스터와, 상기 제3 클럭의 제어에 따라 게이트 오프 전압을 출력으로 발생시키는 풀-다운 트랜지스터와, 상기 제4 클럭의 제어에 따라 이전 스테이지의 출력 신호를 이용하여, 상기 포워드 스캔시 상기 제어 노드를 세트 및 리셋시키고, 상기 백워드 스캔시 상기 제어 노드를 리셋시키는 제1 트랜지스터와, 상기 제2 클럭의 제어에 따라 다음 스테이지의 출력 신호를 이용하여, 상기 백워드 스캔시 상기 제어 노드를 세트 및 리셋시키고, 상기 포워드 스캔시 상기 제어 노드를 리셋시키는 제2 트랜지스터를 구비한다.

제1 내지 제4 클럭 각각은 2H 기간의 펄스폭과, 4H 기간의 주기와, 인접한 클럭과 1H의 오버랩 기간을 갖는다.

포워드 스캔시, 제1 클럭, 제2 클럭, 제3 클럭, 제4 클럭의 순서로 위상 쉬프트되면서 순환된다.

백워드 스캔시에는, 제4 클럭, 제3 클럭, 제2 클럭, 제1 클럭의 순서로 위상 쉬프트되면서 순환되도록 위상이 가변된다.

포워드 스캔시, 상기 제1 트랜지스터는 상기 풀-업 트랜지스터가 상기 제1 클럭을 출력하기 이전에, 상기 제4 클럭의 제어에 따라, 상기 제어 노드를 상기 이전 스테이지의 출력 신호를 이용하여 세트시키고, 상기 풀-업 트랜지스터가 상기 제1 클럭을 출력한 이후에, 상기 제4 클럭의 제어에 따라, 상기 제어 노드를 상기 이전 스테이지의 출력 신호를 이용하여 리셋시키고, 상기 제2 트랜지스터는 상기 제2 클럭의 제어에 따라, 상기 다음 스테이지의 출력 신호를 이용하여 상기 제1 트랜지스터와 교번적으로 상기 제어 노드를 리셋시킨다.

백워드 스캔시, 상기 제2 트랜지스터는 상기 풀-업 트랜지스터가 상기 제1 클럭을 출력하기 이전에, 상기 제2 클럭의 제어에 따라, 상기 제어 노드를 상기 다음 스테이지의 출력 신호를 이용하여 세트시키고, 상기 풀-업 트랜지스터가 상기 제1 클럭을 출력한 이후에, 상기 제2 클럭의 제어에 따라, 상기 제어 노드를 상기 다음 스테이지의 출력 신호를 이용하여 리셋시키고, 상기 제1 트랜지스터는 상기 제4 클럭의 제어에 따라, 상기 이전 스테이지의 출력 신호를 이용하여 상기 제2 트랜지스터와 교번적으로 상기 제어 노드를 리셋시킨다.

본 발명의 다른 실시예에 따른 쉬프트 레지스터는 다수의 스테이지를 포함하고, 각 스테이지는 제어 노드의 제어에 따라 다수의 클럭 중 제1 클럭을 출력으로 발생시키는 풀-업 트랜지스터와, 상기 다수의 클럭 중 상기 제1 클럭과 위상 반전된 제2 클럭의 제어에 따라 게이트 오프 전압을 출력으로 발생시키는 풀-다운 트랜지스터와, 상기 제2 클럭의 제어에 따라 이전 스테이지의 출력 신호를 이용하여, 상기 제어 노드를 세트 및 리셋시키는 제1 트랜지스터와, 상기 제1 클럭의 제어에 따라 다음 스테이지의 출력 신호를 이용하여, 상기 제어 노드를 상기 제1 트랜지스터와 교번적으로 리셋시키는 제2 트랜지스터를 구비한다.

상기 제어 노드는 상기 제1 및 제2 트랜지스터와 접속된 제1 제어 노드와, 상기 풀-업 트랜지스터와 접속된 제2 제어 노드를 포함한다.

상기 각 스테이지는 게이트 온 전압 및 상기 제3 클럭 중 어느 하나의 제어에 따라 상기 제1 및 제2 제어 노드를 연결하는 저항 트랜지스터와, 비정상적인 전원 오프 검출 신호에 따라 상기 각 스테이지의 출력 단자를 통해 해당 게이트 라인을 구동하는 바이어스 트랜지스터와, 상기 풀-업 트랜지스터와 상기 풀-다운 트랜지스터 사이의 제1 노드와, 상기 게이트 오프 전압의 공급 라인과 상기 풀-다운 트랜지스터 사이의 제2 노드 중 어느 하나에 일단이 접속되고, 상기 제2 제어 노드에 타단이 접속된 커패시터를 추가로 구비한다.

본 발명의 실시예에 따른 표시 장치는 상기 쉬프트 레지스터를 이용하여 표시 패널의 게이트 라인을 구동한다.

본 발명에 따른 쉬프트 레지스터는 싱글 스캔 스테이지 또는 바이-스캔 스테이지를 포함하더라도 회로 구성이 상대적으로 간단하여 회로 면적을 감소시킬 수 있다.

또한, 본 발명에 따른 표시 장치는 간단한 회로 구성을 갖는 쉬프트 레지스터를 내장 게이트 드라이버로 이용하여 게이트 드라이버가 형성되는 베젤 폭을 감소시킬 수 있으므로 네로우 베젤을 구현할 수 있다.

도 1은 본 발명에 따른 쉬프트 레지스터의 기본 구조를 나타낸 블록도이다.
도 2는 본 발명의 제1 실시예에 따른 바이-스캔 쉬프트 레지스터에서 한 스테이지를 나타낸 회로도이다.
도 3은 도 2에 도시된 스테이지의 포워드 스캔을 위한 구동 파형도이다.
도 4는 도 2에 도시된 스테이지의 백워드 스캔을 위한 구동 파형도이다.
도 5는 본 발명의 제2 실시예에 따른 바이-스캔 쉬프트 레지스터에서 한 스테이지를 나타낸 회로도이다.
도 6은 도 5에 도시된 스테이지의 포워드 스캔을 위한 구동 파형도이다.
도 7은 도 5에 도시된 스테이지의 백워드 스캔을 위한 구동 파형도이다.
도 8은 본 발명의 제3 실시예에 따른 바이-스캔 쉬프트 레지스터에서 한 스테이지를 나타낸 회로도이다.
도 9는 본 발명의 제4 실시예에 따른 쉬프트 레지스터에서 한 스테이지를 나타낸 회로도이다.
도 10은 도 9에 도시된 스테이지의 구동 파형도이다.
도 11은 본 발명에 따른 쉬프트 레지스터를 이용한 표시 장치를 개략적으로 나타낸 블록도이다.

도 1은 본 발명에 따른 쉬프트 레지스터의 기본 구조를 나타낸 블록도이다.

도 1에 도시된 쉬프트 레지스터는 액티브 매트릭스형 표시 장치의 내장 게이트 드라이버로 사용되는 것으로, 다수의 게이트 라인{GL(n-2) ~ GL(n+2)}을 각각 구동하는 다수의 스테이지{ST(n-2) ~ ST(n+2)}를 포함한다. 다수의 스테이지{ST(n-2) ~ ST(n+2)}는 다수의 게이트 라인{GL(n-2) ~ GL(n+2)}을 포워드 방향으로 스캔하거나, 백워드 방향으로 스캔한다.

다수의 스테이지{ST(n-2) ~ ST(n+2)} 각각에는 게이트 하이 전압(VGH) 및 저전위 전압(VSS)이 공급되는 것이 일반적이지만, 경우에 따라 게이트 하이 전압(VGH)은 공급되지 않고 어느 한 클럭의 하이 전압을 대신 이용할 수 있다. 게이트 하이 전압(VGH)은 게이트 온 전압으로 표현될 수 있고, 저전위 전압(VSS)은 게이트 로우 전압 또는 게이트 오프 전압으로 표현될 수 있다.

다수의 스테이지{ST(n-2) ~ ST(n+2)} 각각에는 위상차를 갖는 다수의 클럭(CLKs)이 공급된다. 예를 들면, 다수의 스테이지{ST(n-2) ~ ST(n+2)} 각각은 4상 클럭(CLKs)을 각각 전송하는 4개의 클럭 라인과 접속된다.

다수의 스테이지{ST(n-2) ~ ST(n+2)} 각각에는 이전 스테이지들 중 어느 하나의 스테이지로부터 출력되는 스캔 신호와, 다음 스테이지들 중 어느 하나의 스테이지로부터 출력되는 스캔 신호가, 출력부를 제어하는 Q노드에 충방전 신호로 공급된다.

예를 들면, n번째 스테이지{ST(n)}에는 n-1번째 스테이지{ST(n-1)}로부터 출력되는 n-1번째 스캔 신호{G(n-2)}와, n+1번째 스테이지{ST(n+1)}로부터 출력되는 n+1번째 스캔 신호{G(n+1)}가 Q노드의 충방전 신호로 공급된다.

이하에서 Q노드의 하이 상태는 게이트 온 상태를 의미하는 것으로 세트(set) 상태로 표현될 수 있고, Q노드의 로우 상태는 게이트 오프 상태를 의미하는 것으로 리셋(reset) 상태로 표현될 수 있다.

도 2는 본 발명의 제1 실시예에 따른 바이-스캔 쉬프트 레지스터에서 한 스테이지를 나타낸 회로도이고, 도 3 및 도 4는 도 2에 도시된 스테이지의 포워드 스캔 및 백워드 스캔 각각을 위한 구동 파형도이다.

도 2에 도시된 n번째 스테이지{ST(n)}는 n번째 게이트 라인을 구동하는 것으로, 다른 스테이지에도 동일하게 적용된다.

n번째 스테이지{ST(n)}는 풀-업 TFT(Tpu) 및 풀-다운 TFT(Tpd)와 커패시터(CQ)를 포함하는 출력부와, 제1 및 제2 TFT(T1, T2)를 포함하는 노드 제어부를 구비한다.

n번째 스테이지{ST(n)}는 노드 제어부의 출력 노드인 Q1 노드와, 출력부의 제어 노드인 Q2 노드 사이에 접속되어 저항 역할을 하는 저항 TFT(Td)를 더 구비한다.

n번째 스테이지{ST(n)}는 비정상적으로 전원이 오프될 때, 픽셀 매트릭스의 신속한 방전을 위해 게이트 라인을 구동하는 바이어스 TFT(Tab)를 더 구비할 수 있다.

n번째 스테이지{ST(n)}는 순차적으로 위상 쉬프트되면서 순환되는 4상 클럭{CLK(n), CLK(n+1), CLK(n+2), CLK(n-1)}을 공급받으며, 포워드 스캔시와 백워드 스캔시 쉬프트 순서가 가변되도록 4상 클럭{CLK(n), CLK(n+1), CLK(n+2), CLK(n-1)} 각각의 위상이 가변된다.

예를 들면, 4상 클럭{CLK(n), CLK(n+1), CLK(n+2), CLK(n-1)}은 도 3 및 도 4와 같이 순차적으로 1H 기간씩 쉬프트되면서 순환되는 형태를 갖는다. 4상 클럭{CLK(n), CLK(n+1), CLK(n+2), CLK(n-1)} 각각은 2H 기간의 하이 상태와 2H 기간의 로우 상태를 포함하는 4H의 주기를 갖으며, 인접한 클럭과 하이 상태의 1H 기간이 서로 오버랩하는 형태를 갖는다. CLK(n)은 CLK(n+2)과 위상이 상반되고, CLK(n+1)은 CLK(n-1)과 위상이 상반된다.

포워드 스캔시, 4상 클럭은 도 3 같이 CLK(n), CLK(n+1), CLK(n+2), CLK(n-1)의 순서로 1H 기간씩 쉬프트되면서 순환된다. 반면에, 백워드 스캔시, 4상 클럭은 도 4와 같이 CLK(n-1), CLK(n+2), CLK(n+1), CLK(n)의 순서로 1H 기간씩 쉬프트되면서 순환되도록 위상이 가변된다.

예를 들면, 포워드 스캔시 도 3과 같이 4상 클럭(CLK1~CLK4)은 CLK2, CLK3, CLK4, CLK1의 순서로 1H 기간씩 쉬프트되면서 순환된다. 백워드 스캔시, 도 3에 도시된 CLK2, CLK3, CLK4, CLK1의 위상이 도 4와 같이 CLK3, CLK2, CLK1, CLK4로 각각 가변됨으로써 CLK4, CLK1, CLK2, CLK3의 순서로 1H 기간씩 쉬프트되는 형태를 갖는다.

풀-업 TFT(Tpu)는 Q2 노드의 제어에 따라 스위칭되어 n 클럭{CLK(n)} 을 출력 노드(N1)를 통해 n번째 게이트 라인으로 공급한다. 이에 따라, 도 3 및 도 4와 같이 t2-t3 기간에서, n 클럭{CLK(n)}의 하이 전압이 풀-업 TFT(Tpu)를 통해 n번째 스캔 신호{G(n)}의 게이트 온 전압(게이트 하이 전압)으로 공급된다. 스캔 신호{G(n)}는 각 프레임마다 n 클럭{CLK(n)}에 의해 2H 기간의 게이트 온 전압을 출력하고, 나머지 기간에는 게이트 오프 전압을 공급하며, 인접한 스캔 신호와는 1H 기간씩 게이트 온 전압이 오버랩하는 형태를 갖는다.

풀-다운 TFT(Tpd)는 n 클럭{CLK(n)}과 위상이 상반된 n+2 클럭{CLK(n+2)}의 제어에 따라 스위칭되어 저전위 전압(VSS)을 출력 노드(N1)를 통해 n번째 게이트 라인으로 공급한다. 이에 따라, 도 3 및 도 4와 같이 t4 기간부터 2H 기간에서, 풀-다운 TFT(Tpd)를 통해 저전위 전압(VSS)이 n번째 스캔 신호{G(n)}의 게이트 오프 전압(게이트 로우 전압)으로 공급된다.

제1 TFT(T1)는 n-1 클럭{CLK(n-1)}의 제어에 따라 스위칭되어 n-1번째 스테이지로부터 출력되는 n-1번째 스캔 신호{G(n-1)}를 Q1 노드로 공급한다. 이에 따라, 저항 TFT(Td)를 통해 연결된 Q1, Q2 노드는 제1 TFT(T1)를 통해 n-1번째 스캔 신호{G(n-1)}의 게이트 온 전압에 의해 충전되거나 게이트 오프 전압에 의해 방전된다. n번째 스테이지{ST(n)}이가 제1 스테이지인 경우 n-1번째 스캔 신호{G(n-1)}로는 도 3 및 도 4에 도시된 스타트 펄스(Vst)가 공급된다.

구체적으로, 도 3과 같이 포워드 스캔시, n 클럭{CLK(n)} 보다 1H 기간이 앞서는 n-1 클럭{CLK(n-1)}의 제어에 의해, 풀-업 TFT(Tpu)가 n 클럭{CLK(n)}을 출력하기 이전의 t1 기간부터 n 클럭{CLK(n)}을 출력하고 있는 t2 기간까지 제1 TFT(T1)가 턴-온되어 n-1번째 스캔 신호{G(n-1)}의 게이트 온 전압을 공급함으로써 Q1, Q2 노드를 하이 상태로 세트시킨다.

또한, 도 3과 같이 포워드 스캔시, 풀-업 TFT(Tpu)가 n 클럭{CLK(n)}을 출력한 이후에, n-1 클럭{CLK(n-1)}의 제어에 의해 제1 TFT(T1)가 턴-온되어 n-1번째 스캔 신호{G(n-1)}의 게이트 오프 전압을 공급함으로써 Q1, Q2 노드를 로우 상태로 리셋시킨다.

한편, 도 4와 같이 백워드 스캔시, n 클럭{CLK(n)} 보다 1H 기간이 지연되는 n-1 클럭{CLK(n-1)}의 제어에 의해, 풀-업 TFT(Tpu)가 n 클럭{CLK(n)}을 출력하고 있는 t3 기간부터 n 클럭{CLK(n)}이 출력된 이후의 t4 기간까지 제1 TFT(T1)가 턴-온되어 n-1번째 스캔 신호{G(n-1)}의 게이트 온 전압을 Q1, Q2 노드로 공급한다. 이에 따라, 풀-업 TFT(Tpu)를 통해 t3 기간에서는 n 클럭{CLK(n)}의 하이 전압이 출력 노드(N1)로 공급되게 하고, t4 기간에서는 n 클럭{CLK(n)}의 로우 전압이 출력 노드(N1)로 공급되게 한다.

또한, 도 3의 포워드 스캔이나 도 4의 백워드 스캔과 상관없이, n-1번째 스캔 신호{G(n-1)}가 게이트 오프 상태일 때, 제1 TFT(T1)는 n-1 클럭{CLK(n-1)}의 제어에 따라 주기적으로 턴-온되어 n-1번째 스캔 신호{G(n-1)}의 게이트 오프 전압을 공급함으로써 Q1, Q2 노드의 리셋 상태를 유지시킨다.

제2 TFT(T2)는 n+1 클럭{CLK(n+1)}의 제어에 따라 스위칭되어 n+1번째 스테이지로부터 출력되는 n+1번째 스캔 신호{G(n+1)}를 Q1 노드로 공급한다. 이에 따라, Q1, Q2 노드는 제2 TFT(T2)를 통해 n+1번째 스캔 신호{G(n+1)}의 게이트 오프 전압에 의해 충전되거나 게이트 온 전압에 의해 방전된다. n번째 스테이지{ST(n)}이가 마지막 스테이지인 경우 n+1번째 스캔 신호{G(n+1)}로는 도 3 및 도 4에 도시된 스타트 펄스(Vst)가 공급된다.

구체적으로, 도 4와 같이 백워드 스캔시, n 클럭{CLK(n)} 보다 1H 기간이 앞서는 n+1 클럭{CLK(n+1)}의 제어에 의해, 풀-업 TFT(Tpu)가 n 클럭{CLK(n)}을 출력하기 이전의 t1 기간부터 n 클럭{CLK(n)}을 출력하고 있는 t2 기간까지 제2 TFT(T2)가 턴-온되어 n+1번째 스캔 신호{G(n+1)}의 게이트 온 전압을 공급함으로써 Q1, Q2 노드를 하이 상태로 세트시킨다.

또한, 도 4와 같이 백워드 스캔시, 풀-업 TFT(Tpu)가 n 클럭{CLK(n)}을 출력한 이후에, n+1 클럭{CLK(n+1)}의 제어에 의해 제2 TFT(T2)가 턴-온되어 n+1번째 스캔 신호{G(n+1)}의 게이트 오프 전압을 공급함으로써 Q1, Q2 노드를 로우 상태로 리셋시킨다.

한편, 도 3과 같이 포워드 스캔시, n 클럭{CLK(n)} 보다 1H 기간이 지연되는 n+1 클럭{CLK(n+1)}의 제어에 의해, 풀-업 TFT(Tpu)가 n 클럭{CLK(n)}을 출력하고 있는 t3 기간부터 n 클럭{CLK(n)}이 출력된 이후의 t4 기간까지 제1 TFT(T1)가 턴-온되어 n+1번째 스캔 신호{G(n+1)}의 게이트 온 전압을 Q1, Q2 노드로 공급한다. 이에 따라, 풀-업 TFT(Tpu)를 통해 t3 기간에서는 n 클럭{CLK(n)}의 하이 전압이 출력 노드(N1)로 공급되게 하고, t4 기간에서는 n 클럭{CLK(n)}의 로우 전압이 출력 노드(N1)로 공급되게 한다.

또한, 도 3의 포워드 스캔이나 도 4의 백워드 스캔과 상관없이, n+1번째 스캔 신호{G(n+1)}가 게이트 오프 상태일 때, 제2 TFT(T2)는 n+1 클럭{CLK(n+1)}의 제어에 따라 주기적으로 턴-온되어 n+1번째 스캔 신호{G(n+1)}의 게이트 오프 전압을 공급함으로써 Q1, Q2 노드의 리셋 상태를 유지시킨다.

저항 TFT(Td)는 게이트 하이 전압(VGH)에 따라 항상 턴-온되어 Q1 노드 및 Q2 노드를 연결하고 있지만, Q1 노드의 전압과 Q2 노드의 전압이 서로 달라지게 하는 저항 역할을 한다. 이에 따라, Q2 노드의 전압이 n 클럭{CLK(n)}을 따라 부트스트랩핑되어 상승될 때, 저항 TFT(Td)에 의해 Q1 노드의 전압은 Q2 노드의 전압보다 낮게 상승되므로, 부트스트랩핑으로 인한 Q1 노드의 핫 캐리어 스트레스(hot carrier stress)를 감소시킬 수 있다.

바이어스 TFT(Tab)는 비정상적으로 전원이 오프될 때 전원 회로로부터 공급되는 비정상 검출 신호(ABNORNAL)에 따라 턴-온되어 해당 게이트 라인을 구동한다. 이때, 비정상 검출 신호(ABNORNAL)에 따라 모든 스테이지의 바이어스 TFT(Tab)가 모든 게이트 라인들을 동시 구동하므로, 픽셀 매트릭스의 TFT들은 동시 턴-온되어 각 서브픽셀에 충전된 전하들이 턴-온된 TFT를 통해 신속하게 방전될 수 있다. 이에 따라, 배터리 분리 등으로 인하여 비정상적으로 전원이 오프되더라도 픽셀 매트릭스 내의 전하들이 신속하게 방전되므로 불충분한 방전으로 인한 플리커를 방지할 수 있다.

커패시터(CQ)는 풀-업 TFT(Tpu)의 게이트와 드레인 사이, 즉 Q2 노드와 출력 노드(N1) 사이에 접속되어 풀-업 TFT(Tpu)가 턴-온일 때에는 n 클럭{CLK(n)}을 따라 Q2 노드의 전압을 상승시키는 부트스트랩핑 역할을 한다. 또한, 커패시터(CQ)는 풀-업 TFT(Tpu)가 턴-오프일 때에는 n 클럭{CLK(n)}을 따라 Q 노드가 흔들리는 것을 감소시키는 리플 감소 역할을 하며, 이를 위하여 커패시터(CQ)의 용량이 상대적으로 크게 형성된다.

제1 TFT(T1)를 제어하는 n-1 클럭{CLK(n-1)}은, 포워드 스캔시에는 n 클럭{CLK(n)} 보다 1H 기간이 앞서서 공급되고, 백워드 스캔시에는 n 클럭{CLK(n)} 보다 1H 기간이 지연되도록 공급된다.

이와 반대로, 제2 TFT(T2)를 제어하는 n+1 클럭{CLK(n+1)}은, 백워드 스캔시에는 n 클럭{CLK(n)} 보다 1H 기간이 앞서서 공급되고, 포워드 스캔시에는 n 클럭{CLK(n)} 보다 1H 기간이 지연되도록 공급된다.

이에 따라, 제1 및 제2 TFT(T1, T1)를 각각 제어하는 n-1 클럭{CLK(n-1)}과 n+1 클럭{CLK(n+1)}의 위상 반전을 통해 포워드 스캔 방향과 백워드 스캔 방향을 제어할 수 있다. 따라서, 스캔 방향을 제어하기 위한 별도의 방향 제어 신호나 방향 제어용 TFT가 필요하지 않다.

도 3을 참조하여 도 2에 도시된 스테이지의 포워드 스캔 동작을 구체적으로 살펴 보면 다음과 같다.

t1-t2 기간에서, n-1 클럭{CLK(n-1)}(CLK1)의 제어에 의해 제1 TFT(T1)가 턴-온되어 n-1번째 스캔 신호{G(n-1)}의 게이트 온 전압이 공급됨으로써 Q1, Q2 노드가 하이 상태로 세트되어 풀-업 TFT(Tpu)가 턴-온된다. t1 기간에서 풀-업 TFT(Tpu)를 통해 n 클럭{CLK(n)}(CLK2)의 로우 전압이 출력 노드(N1)로 공급되고, n+2 클럭{CLK(n+2)}(CLK4)의 제어에 의해 풀-다운 TFT(Tpd)도 턴-온되어 저전위 전압(VSS)이 출력 노드(N1)로 공급되므로, n번째 게이트 라인의 스캔 신호{G(n)}는 게이트 오프 전압을 출력한다. 이어서, t2 기간에서 풀-업 TFT(Tpu)를 통해 공급된 n 클럭{CLK(n)}(CLK2)의 하이 전압이 출력 노드(N1)를 통해 n번째 스캔 신호{G(n)}의 게이트 온 전압으로 출력된다.

t3, t4 기간에서, n+1 클럭{CLK(n+1)}(CLK3)의 제어에 의해 제2 TFT(T2)가 턴-온되어 n+1번째 스캔 신호{G(n+1)}의 게이트 온 전압이 공급됨으로써 Q1, Q2 노드는 하이 상태를 유지하고 풀-업 TFT(Tpu)가 턴-온 상태를 유지한다. 상기 t2 기간에 이어진 t3 기간에서도 풀-업 TFT(Tpu)를 통해 공급된 n 클럭{CLK(n)}(CLK2)의 하이 전압이 출력 노드(N1)를 통해 n번째 스캔 신호{G(n)}의 게이트 온 전압으로 출력된다. 이어서, t4 기간에서 풀-업 TFT(Tpu)를 통해 n 클럭{CLK(n)}(CLK2)의 로우 전압이 출력 노드(N1)로 공급되고, n+2 클럭{CLK(n+2)}(CLK4)의 제어에 의해 풀-다운 TFT(Tpd)도 턴-온되어 저전위 전압(VSS)이 출력 노드(N1)로 공급되므로, n번째 게이트 라인의 스캔 신호{G(n)}는 게이트 오프 전압을 출력한다.

그리고, t4 기간 이후에, 제1 및 제2 TFT(T1, T2)가 서로 교번하는 n-1 클럭{CLK(n-1)}(CLK1) 및 n+1 클럭{CLK(n+1)}(CLK3)의 제어에 의해 교번적으로 턴-온된다. 이에 따라, n-1번째 스캔 신호{G(n-1)}의 게이트 오프 전압과, n+1번째 스캔 신호{G(n+1)}의 게이트 오프 전압이 교번적으로 Q1, Q2 노드로 공급되어 Q1, Q2 노드가 리셋 상태를 유지한다. n+2 클럭{CLK(n+2)}(CLK4)에 따라 풀-다운 TFT(Tpd)가 주기적으로 턴-온되어 n번째 게이트 라인의 스캔 신호{G(n)}는 게이트 오프 전압을 유지한다.

도 4를 참조하여 도 2에 도시된 스테이지의 백워드 스캔 동작을 구체적으로 살펴보면 다음과 같다.

도 4를 참조하면, 도 3에 도시된 포워드 스캔시 CLK(n), CLK(n+1), CLK(n+2), CLK(n-1)의 순서로 1H 기간씩 쉬프트되면서 순환하던 4상 클럭이, 도 4에 도시된 백워드 스캔시에는 CLK(n-1), CLK(n+2), CLK(n+1), CLK(n)의 순서로 1H 기간씩 쉬프트되면서 순환되도록 위상이 가변되었음을 알 수 있다.

t1-t2 기간에서, n+1 클럭{CLK(n+1)}(CLK2)의 제어에 의해 제2 TFT(T2)가 턴-온되어 n+1번째 스캔 신호{G(n+1)}의 게이트 온 전압이 공급됨으로써 Q1, Q2 노드가 하이 상태로 세트되어 풀-업 TFT(Tpu)가 턴-온된다. t1 기간에서 풀-업 TFT(Tpu)를 통해 n 클럭{CLK(n)}(CLK3)의 로우 전압이 출력 노드(N1)로 공급되고, n+2 클럭{CLK(n+2)}(CLK1)의 제어에 의해 풀-다운 TFT(Tpd)도 턴-온되어 저전위 전압(VSS)이 출력 노드(N1)로 공급되므로, n번째 게이트 라인의 스캔 신호{G(n)}는 게이트 오프 전압을 출력한다. 이어서, t2 기간에서 풀-업 TFT(Tpu)를 통해 공급된 n 클럭{CLK(n)}(CLK3)의 하이 전압이 출력 노드(N1)를 통해 n번째 스캔 신호{G(n)}의 게이트 온 전압으로 출력된다.

t3, t4 기간에서, n-1 클럭{CLK(n-1)}(CLK4)의 제어에 의해 제1 TFT(T1)가 턴-온되어 n-1번째 스캔 신호{G(n-1)}의 게이트 온 전압이 공급됨으로써 Q1, Q2 노드는 하이 상태를 유지하고 풀-업 TFT(Tpu)가 턴-온 상태를 유지한다. 상기 t2 기간에 이어진 t3 기간에서도 풀-업 TFT(Tpu)를 통해 공급된 n 클럭{CLK(n)}(CLK3)의 하이 전압이 출력 노드(N1)를 통해 n번째 스캔 신호{G(n)}의 게이트 온 전압으로 출력된다. 이어서, t4 기간에서 풀-업 TFT(Tpu)를 통해 n 클럭{CLK(n)}(CLK3)의 로우 전압이 출력 노드(N1)로 공급되고, n+2 클럭{CLK(n+2)}(CLK1)의 제어에 의해 풀-다운 TFT(Tpd)도 턴-온되어 저전위 전압(VSS)이 출력 노드(N1)로 공급되므로, n번째 게이트 라인의 스캔 신호{G(n)}는 게이트 오프 전압을 출력한다.

그리고, t4 기간 이후에, 제2 및 제1 TFT(T2, T1)가 서로 교번하는 n+1 클럭{CLK(n+1)}(CLK2) 및 n-1 클럭{CLK(n-1)}(CLK4)의 제어에 의해 교번적으로 턴-온된다. 이에 따라, n+1번째 스캔 신호{G(n+1)}의 게이트 오프 전압과, n-1번째 스캔 신호{G(n-1)}의 게이트 오프 전압이 교번적으로 Q1, Q2 노드로 공급되어 Q1, Q2 노드가 리셋 상태를 유지한다. n+2 클럭{CLK(n+2)}(CLK1)에 따라 풀-다운 TFT(Tpd)가 주기적으로 턴-온되어 n번째 게이트 라인의 스캔 신호{G(n)}는 게이트 오프 전압을 유지한다.

이와 같이, 본 발명의 제1 실시예에 따른 쉬프트 레지스터는 제1 및 제2 TFT(T1, T2)과 풀-다운 TFT(Tpd)를 서로 다른 클럭으로 각각 제어함으로써 풀-다운 TFT를 제어하는 종래의 QB노드 및 그 QB노드를 제어하는 다수의 TFT들을 생략할 수 있음과 아울러 Q 노드의 로우 상태를 유지시키는 다수의 TFT들로 생략할 수 있다.

또한, 제1 및 제2 TFT(T1, T1)를 각각 제어하는 n-1 클럭{CLK(n-1)}과 n+1 클럭{CLK(n+1)}의 위상 반전을 통해 포워드 스캔 방향과 백워드 스캔 방향을 제어할 수 있으므로, 스캔 방향을 제어하기 위한 별도의 방향 제어 신호나 방향 제어용 TFT를 생략할 수 있다.

이 결과, 각 스테이지가 바이-스캔이 가능하면서도 최대 6개 TFT(T1, T2, Tpu, Tpd, Td, Tab)와 1개 커패시터(CQ)로 구성되므로, 종래보다 회로 구성이 간단하여 회로 면적을 현저하게 감소시킬 수 있다.

예를 들면, 종래의 쉬프트 레지스터는 싱글 스캔 스테이지가 12개 TFT 및 2개 커패시터로 구성됨으로써 베젤 폭을 0.6mm 이하로 감소시키는데 한계가 있었고, 바이-스캔 스테이지는 스캐닝 방향을 제어하는 TFT가 추가되어 베젤 폭이 더욱 증가해야 하는 문제점이 있었다. 그러나, 본 발명의 쉬프트 레지스터는 바이-스캔 스테이지가 6개 TFT 및 1개 커패시터로 단순화됨으로써 0.25mm까지 베젤 폭을 현저하게 감소시킬 수 있다.

도 5는 본 발명의 제2 실시예에 따른 바이-스캔 쉬프트 레지스터에서 한 스테이지를 나타낸 회로도이고, 도 6 및 도 7은 도 5에 도시된 스테이지의 포워드 스캔 및 백워드 스캔 각각을 위한 구동 파형도이다.

이하에서는 설명의 편의상 제1 실시예와 중복되는 구성에 대한 설명은 생략하거나 간단히 언급하기로 하며, 제1 실시예와 대비하여 차이가 있는 구성을 위주로 설명하기로 한다.

도 5에 도시된 제2 실시예와, 도 2에 도시된 제1 실시예를 대비하면, 저항 TFT(Td)를 제어하는 제어 신호로 제1 실시예의 게이트 하이 전압(VGH) 대신 n+2 클럭{CLK(n+2)}가 공급된다는 점에서 차이가 있다. 저항 TFT(Td)가 n+2 클럭{CLK(n+2)}에 의해 제어됨으로써 풀-업 TFT(Tup)가 n 클럭{CLK(n)}의 하이 전압을 출력하는 기간(t3)에서 Q2 노드의 전위가 제1 및 제2 TFT(T1, T2) 중 어느 하나의 턴-오프 동작에 의해 낮아지는 것을 방지할 수 있다.

구체적으로, 도 3 및 도 4를 참조하면, 풀-업 TFT(Tup)가 n 클럭{CLK(n)}의 하이 전압을 출력하는 기간(t3)에서, 서로 위상이 상반된 n-1 클럭{CLK(n-1)}과 n+1 클럭{CLK(n+1)}에 제1 및 제2 TFT(T1, T2) 중 어느 하나가 턴-오프되고 나머지 하나가 턴-온되는 과정에서 턴-오프되는 TFT의 누설 전류에 의해 Q1, Q2 노드의 전위가 다소 감소할 수 있다. 이로 인하여, t3기간에서 Q2 노드의 전위 감소에 의해 풀-업 TFT(Tup)를 통한 스캔 신호{G(n)}의 출력이 감소할 수 있다.

이를 방지하기 위하여, 도 5에 도시된 제2 실시예에서는 풀-업 TFT(Tup)가 n 클럭{CLK(n)}의 하이 전압을 출력하는 기간(t2-t3)에서, 저항 TFT(Td)가 n+2 클럭{CLK(n+2)}의 제어에 의해 턴-오프되어 Q2 노드를 Q1 노드와 분리시킴으로써 Q2 노드가 제1 및 제2 TFT(T1, T2)의 영향을 받지 않게 한다.

구체적으로, 도 6 및 도 7을 참조하면, t1 기간에서 저항 TFT(Td)는 n+2 클럭{CLK(n+2)}의 제어에 의해 턴-온되어 Q1, Q2를 연결시킴으로써 제1 TFT(T1) 및 제2 TFT(T2) 중 어느 하나의 제어에 의해 Q1, Q2 노드는 하이 상태로 세트된다.

그 다음, t2-t3 기간에서 저항 TFT(Td)는 n+2 클럭{CLK(n+2)}의 제어에 의해 턴-오프되어 Q1, Q2를 분리시킴으로써 Q2 노드가 n 클럭{CLK(n)}의 하이 전압을 따라 부트스트랩핑된 안정된 하이 상태를 유지한다. 이에 따라, 풀-업 TFT(Tup)를 통해 n 클럭{CLK(n)}이 스캔 신호{G(n)}로 안정적으로 출력된다.

이어서, t4 기간에서 저항 TFT(Td)는 n+2 클럭{CLK(n+2)}의 제어에 의해 턴-온되어 Q1, Q2를 연결시킴으로써 제1 TFT(T1) 및 제2 TFT(T2) 중 어느 하나의 제어에 의해 Q1, Q2 노드가 로우 상태로 리셋된다.

도 8은 본 발명의 제3 실시예에 따른 바이-스캔 쉬프트 레지스터에서 한 스테이지를 나타낸 회로도이다.

도 8에 도시된 제3 실시예와, 도 5에 도시된 제2 실시예를 대비하면, 커패시터(CQ)가 출력 노드(N1) 대신 풀-다운 TFT(Tpd)와 저전위 전압(VSS)의 공급 라인 사이의 노드(N2)에 접속된다는 점에서 차이가 있다.

도 5에 도시된 제2 실시예와 같이, Q2 노드와 출력 노드(N1) 사이에 접속된 커패시터(CQ)는 풀-업 TFT(Tpu)의 임계 전압(Vth) 변동에 민감하게 반응한다. 이로 인하여, 풀-업 TFT(Tpu)의 임계 전압(Vth)이 포지티브 값에서 네거티브 값으로 쉬프트되면 Q2 노드의 전위가 민감하게 변동하여 스캔 신호{G(n)}의 출력이 불안정해질 수 있는 단점이 있다.

반면에, 도 8에 도시된 제3 실시예와 같이, 커패시터(CQ)의 타측단을 풀-업 TFT(Tpu)의 소스 노드 대신, 저전위 전압(VSS)의 공급 라인과 접속된 풀-다운 TFT(Tpd)의 소스 노드(N2)와 접속시킴으로써 커패시터(CQ)가 풀-업 TFT(Tpu)의 임계 전압(Vth) 변동에 둔감해지게 된다. 이에 따라, 풀-업 TFT(Tpu)의 임계 전압(Vth)이 포지티브 값에서 네거티브 값으로 쉬프트되더라도 Q2 노드 전위의 변동을 최소화함으로써 스캔 신호{G(n)}의 출력을 안정화할 수 있다.

도 9는 본 발명의 제4 실시예에 따른 쉬프트 레지스터에서 한 스테이지를 나타낸 회로도이고, 도 10은 도 9에 도시된 스테이지의 구동 파형도이다.

도 9에 도시된 제4 실시예와, 도 5에 도시된 제1 실시예를 대비하면, 제1 TFT(T1)가 n-1 클럭{CLK(n-1)} 대신 n+2 클럭{CLK(n+2)}에 의해 제어되고, 제2 TFT(T2)가 n+1 클럭{CLK(n+1)} 대신 n 클럭{CLK(n)}에 의해 제어된다는 점에서 차이가 있다. 이 차이에 의해 도 9에 도시된 제4 실시예는 도 10과 같이 포워드 방향으로 싱글-스캔만 가능하다.

물론, 도 9에서 커패시터(CQ)는 도 8과 같이 타측단을 풀-업 TFT(Tpu)의 소스 노드 대신, 저전위 전압(VSS)의 공급 라인과 접속된 풀-다운 TFT(Tpd)의 소스 노드(N2)와 접속될 수 있다.

한 스테이지에는 도 10에 도시된 4상 클럭{CLK(n), CLK(n+1), CLK(n+2), CLK(n-1)} 중 서로 상반된 위상을 갖는 2상 클럭{CLK(n), CLK(n+2)}이 공급된다. 인접한 이전 또는 다음 스테이지에는 나머지 2상 클럭{CLK(n+1), CLK(n-1)}이 공급된다.

도 9 및 도 10을 참조하면, t1 기간에서, n+2 클럭{CLK(n+2)}의 제어에 의해 제1 TFT(T1), 저항 TFT(Td), 풀-다운 TFT(Tpd)가 턴-온된다. Q1, Q2 노드는 n-1번째 스캔 신호{G(n-1)}의 게이트 온 전압에 의해 하이 상태로 세트된다.

t2 기간에서, n+2 클럭{CLK(n+2)}의 제어에 의해 제1 TFT(T1), 저항 TFT(Td), 풀-다운 TFT(Tpd)는 턴-오프되고, n 클럭{CLK(n)}의 제어에 의해 제2 TFT(T2)가 턴-온되고, 풀-업 TFT(Tpu)는 n 클럭{CLK(n)}을 출력한다. 이때, Q1 노드는 제2 TFT(T2)를 통한 n+1번째 스캔 신호{G(n+1)}의 게이트 오프 전압에 의해 로우 상태로 리셋되는 반면, Q1 노드와 분리된 Q2 노드는 풀-업 TFT(Tpu)에 공급된 n 클럭{CLK(n)}을 따라 상승하여 n 클럭{CLK(n)}을 안정적으로 출력한다.

t3 기간에서, Q1 노드와 분리된 Q2 노드는 t2와 같은 하이 상태를 유지하여 풀-업 TFT(Tpu)에 공급된 n 클럭{CLK(n)}을 안정적으로 출력한다. 이때, n 클럭{CLK(n)}의 제어에 의해 턴-온된 제2 TFT(T2)를 통해 n+1번째 스캔 신호{G(n+1)}의 게이트 온 전압이 공급되어 Q1 노드도 하이 상태가 된다.

t4 기간에서, n+2 클럭{CLK(n+2)}의 제어에 의해 제1 TFT(T1), 저항 TFT(Td), 풀-다운 TFT(Tpd)가 턴-온된다. 저항 TFT(Td)를 통해 연결된 Q1, Q2 노드는 제1 TFT(T1)을 통해 공급된 n-1번째 스캔 신호{G(n-1)}의 게이트 오프 전압에 의해 리셋되고, 풀-다운 TFT(Tpd)를 통해 공급된 저전위 전압(VSS)이 출력 노드(N1)를 통해 게이트 오프 전압으로 출력된다.

나머지 기간에서, 제1 TFT(T1) 및 제2 TFT(T2)는 n-1번째 스캔 신호{G(n-1)}와 n+1번째 스캔 신호{G(n+1)}를 교번적으로 공급함으로써 Q1, Q2 노드의 리셋 상태를 유지시킨다.

이 결과, 포워드 방향으로 싱글-스캐닝되는 각 스테이지가 최대 6개 TFT(T1, T2, Tpu, Tpd, Td, Tab)와 1개 커패시터(CQ)로 구성되므로, 종래보다 회로 구성이 간단하여 회로 면적을 현저하게 감소시킬 수 있다.

도 11은 본 발명의 실시예에 따른 표시 장치를 나타낸 블록도이다.

도 11에 도시된 표시 장치는 표시 영역(DA) 및 게이트 드라이버(40)를 포함하는 표시 패널(30), 데이터 드라이버(20), 타이밍 컨트롤러(10) 등을 구비한다.

표시 패널(30)은 표시 영역(DA)에 형성된 픽셀 매트릭스를 통해 영상을 표시한다. 픽셀 매트릭스의 각 픽셀은 통상 R(Red), G(Green), B(Blue) 서브픽셀의 조합으로 원하는 색을 구현하고, 휘도 향상을 위한 W(White) 서브픽셀을 추가로 구비하기도 한다. 각 서브픽셀은 적어도 하나의 TFT에 의해 독립적으로 구동된다. 표시 패널(30)로는 액정 패널, OLED 패널 등이 이용될 수 있다.

예를 들면, 액정 패널의 각 서브픽셀은 게이트 라인의 스캔 펄스에 응답하여 데이터 라인으로부터 공급된 데이터 전압에 따라 액정의 배향 방향이 가변되어 광투과율을 조절하는 액정셀로 구성된다. OLED 패널의 각 서브픽셀은 게이트 라인의 스캔 펄스에 응답하여 데이터 라인으로부터 공급된 데이터 전압에 따른 전류에 비례하여 발광하는 발광셀로 구성된다.

게이트 드라이버(40)는 표시 패널(30)의 비표시 영역에 내장된 GIP 타입이며, 표시 영역(DA)의 TFT 어레이와 함께 기판 상에 형성된 다수의 TFT를 포함한다. 표시 영역(DA) 및 게이트 드라이버(40)에 포함된 TFT는 LTPS TFT를 이용할 수 있으나, 이에 한정되지 않고 아몰퍼스 실리콘(Anorphous Silicon) TFT, 또는 산화물 TFT 등이 이용될 수 있다.

게이트 드라이버(40)는 도 1 내지 도 10에서 전술한 제1 내지 제4 실시예에 따른 쉬프트 레지스터 중 어느 하나를 포함하고, 타이밍 컨트롤러(10)로부터의 게이트 제어 신호에 응답하여 픽셀 매트릭스의 게이트 라인들을 구동한다. 게이트 드라이버(40)는 각 게이트 라인의 스캔 기간에 게이트 온 전압의 스캔 펄스를 공급하여 해당 게이트 라인에 접속된 TFT들을 턴-온시키고, 각 게이트 라인의 나머지 기간에는 게이트 오프 전압을 공급하여 해당 게이트 라인과 접속된 TFT들을 턴-오프시킨다.

게이트 드라이버(40)는 표시 영역(DA)의 일측부에 형성되어 각 게이트 라인의 일측단을 통해 스캔 신호를 공급하거나, 표시 영역(DA)의 양측부에 형성되어 각 게이트 라인의 양측단을 통해 스캔 신호를 공급할 수 있다. 게이트 드라이버(40)는 다수의 게이트 라인을 포워드 스캔으로 구동하거나, 포워드 스캔과 백워드 스캔을 선택적으로 이용하여 구동할 수 있다.

타이밍 컨트롤러(10)와 게이트 드라이버(40) 사이에 레벨 쉬프터(미도시)가 추가로 구비될 수 있다. 레벨 쉬프터는 타이밍 컨트롤러(10)로부터의 게이트 제어 신호, 즉 스타트 펄스 및 다수 클럭의 TTL(Transistor Transistor Logic) 전압을 표시 패널(30)의 TFT 구동을 위한 게이트 하이 전압(VGH) 및 게이트 로우 전압(VGL=VSS)으로 레벨 쉬프팅하여 게이트 드라이버(40)인 쉬프트 레지스터로 공급한다.

데이터 드라이버(20)는 타이밍 컨트롤러(10)로부터의 데이터 제어 신호에 응답하여 타이밍 컨트롤러(10)로부터의 영상 데이터를 표시 패널(30)의 다수의 데이터 라인(DL)에 공급한다. 데이터 드라이버(20)는 타이밍 컨트롤러(10)로부터의 데이터를 감마 전압 생성부(미도시)로부터의 감마 전압을 이용하여 아날로그 데이터 신호로 변환하고, 각 게이트 라인이 구동될 때마다 데이터 신호를 데이터 라인으로 공급한다. 데이터 드라이버(20)는 적어도 하나의 데이터 IC로 구성되어 TCP(Tape Carrier Package), COF(Chip On Filn), FPC(Flexible Print Circuit) 등과 같은 회로 필름에 실장되어 표시 패널(30)에 TAB(Tape Autonatic Bonding) 방식으로 부착되거나, COG(Chip On Glass) 방식으로 표시 패널(30)의 비표시 영역 상에 실장될 수 있다.

타이밍 컨트롤러(10)는 외부로부터 공급된 영상 데이터와 함께 다수의 동기 신호를 입력한다. 다수의 동기 신호는 도트 클럭 및 데이터 이네이블 신호를 포함하거나, 수평 동기 신호 및 수직 동기 신호를 더 포함할 수 있다. 타이밍 컨트롤러(10)는 화질 향상이나 소비 전력 감소를 위한 다양한 데이터 처리 방법을 이용하여 입력 데이터를 보정하여 데이터 드라이버(20)로 출력한다. 타이밍 컨트롤러(10)는 동기 신호들을 이용하여 데이터 드라이버(20)의 구동 타이밍을 제어하는 데이터 제어 신호와, 게이트 드라이버(40)의 구동 타이밍을 제어하는 게이트 제어 신호를 생성한다.

이와 같이, 본 발명에 따른 표시 장치는 간단한 회로 구성을 갖는 쉬프트 레지스터를 게이트 드라이버로 이용함으로써 게이트 드라이버가 형성되는 베젤 폭을 감소시킬 수 있으므로 네로우 베젤을 구현할 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정하여져야만 할 것이다.

VGH: 게이트 하이 전압 VSS: 저전위 전압
ST(n-2) ~ ST(n+2): 스테이지
CLKs, CLK(n-1), CLK(n), CLK(n+1), CLK(n+2): 클럭
Tpu: 풀-업 TFT Tpd: 풀-다운 TFT
T1: 제1 TFT T2: 제2 TFT
Td: 저항 TFT Tab: 바이어스 TFT
ABNORNAL: 비정상 검출 신호 10: 타이밍 컨트롤러
20: 데이터 드라이버 30: 표시 패널
40: 게이트 드라이버 DA: 표시 영역

Claims (8)

1. 포워드 스캔과 백워드 스캔이 선택적으로 수행되는 다수의 스테이지를 포함하는 쉬프트 레지스터에 있어서,
   제1 내지 제4 클럭을 이용하는 상기 다수의 스테이지 각각은
   제어 노드의 제어에 따라 상기 제1 클럭을 출력으로 발생시키는 풀-업 트랜지스터와,
   상기 제3 클럭의 제어에 따라 게이트 오프 전압을 출력으로 발생시키는 풀-다운 트랜지스터와,
   상기 제4 클럭의 제어에 따라 이전 스테이지의 출력 신호를 이용하여, 상기 포워드 스캔시 상기 제어 노드를 세트 및 리셋시키고, 상기 백워드 스캔시 상기 제어 노드를 리셋시키는 제1 트랜지스터와,
   상기 제2 클럭의 제어에 따라 다음 스테이지의 출력 신호를 이용하여, 상기 백워드 스캔시 상기 제어 노드를 세트 및 리셋시키고, 상기 포워드 스캔시 상기 제어 노드를 리셋시키는 제2 트랜지스터와,
   상기 제어 노드에 포함된, 상기 제1 및 제2 트랜지스터와 접속된 제1 제어 노드와, 상기 풀-업 트랜지스터와 접속된 제2 제어 노드를, 게이트 온 전압 및 상기 제3 클럭 중 어느 하나의 제어에 따라 연결하는 저항 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
2. 청구항 1에 있어서
   상기 각 스테이지는
   비정상적인 전원 오프 검출 신호에 따라 상기 각 스테이지의 출력 단자를 통해 해당 게이트 라인을 구동하는 바이어스 트랜지스터와,
   상기 풀-업 트랜지스터와 상기 풀-다운 트랜지스터 사이의 제1 노드와, 상기 게이트 오프 전압의 공급 라인과 상기 풀-다운 트랜지스터 사이의 제2 노드 중 어느 하나에 일단이 접속되고, 상기 제2 제어 노드에 타단이 접속된 커패시터를 추가로 구비하는 것을 특징으로 하는 쉬프트 레지스터.
3. 청구항 1에 있어서,
   상기 제1 내지 제4 클럭 각각은 2H 기간의 펄스폭과, 4H 기간의 주기와, 인접한 클럭과 1H의 오버랩 기간을 갖으며,
   상기 포워드 스캔시, 상기 제1 클럭, 제2 클럭, 제3 클럭, 제4 클럭의 순서로 위상 쉬프트되면서 순환되고,
   상기 백워드 스캔시에는, 상기 제4 클럭, 제3 클럭, 제2 클럭, 제1 클럭의 순서로 위상 쉬프트되면서 순환되도록 위상이 가변되는 것을 특징으로 하는 쉬프트 레지스터.
4. 청구항 3에 있어서,
   상기 포워드 스캔시,
   상기 제1 트랜지스터는
   상기 풀-업 트랜지스터가 상기 제1 클럭을 출력하기 이전에, 상기 제4 클럭의 제어에 따라, 상기 제어 노드를 상기 이전 스테이지의 출력 신호를 이용하여 세트시키고,
   상기 풀-업 트랜지스터가 상기 제1 클럭을 출력한 이후에, 상기 제4 클럭의 제어에 따라, 상기 제어 노드를 상기 이전 스테이지의 출력 신호를 이용하여 리셋시키고,
   상기 제2 트랜지스터는 상기 제2 클럭의 제어에 따라, 상기 다음 스테이지의 출력 신호를 이용하여 상기 제1 트랜지스터와 교번적으로 상기 제어 노드를 리셋시키는 것을 특징으로 하는 쉬프트 레지스터.
5. 청구항 3에 있어서,
   상기 백워드 스캔시,
   상기 제2 트랜지스터는
   상기 풀-업 트랜지스터가 상기 제1 클럭을 출력하기 이전에, 상기 제2 클럭의 제어에 따라, 상기 제어 노드를 상기 다음 스테이지의 출력 신호를 이용하여 세트시키고,
   상기 풀-업 트랜지스터가 상기 제1 클럭을 출력한 이후에, 상기 제2 클럭의 제어에 따라, 상기 제어 노드를 상기 다음 스테이지의 출력 신호를 이용하여 리셋시키고,
   상기 제1 트랜지스터는 상기 제4 클럭의 제어에 따라, 상기 이전 스테이지의 출력 신호를 이용하여 상기 제2 트랜지스터와 교번적으로 상기 제어 노드를 리셋시키는 것을 특징으로 하는 쉬프트 레지스터.
6. 다수의 스테이지를 포함하는 쉬프트 레지스터에 있어서,
   상기 다수의 스테이지 각각은
   제어 노드의 제어에 따라 다수의 클럭 중 제1 클럭을 출력으로 발생시키는 풀-업 트랜지스터와,
   상기 다수의 클럭 중 상기 제1 클럭과 위상 반전된 제2 클럭의 제어에 따라 게이트 오프 전압을 출력으로 발생시키는 풀-다운 트랜지스터와,
   상기 제2 클럭의 제어에 따라 이전 스테이지의 출력 신호를 이용하여, 상기 제어 노드를 세트 및 리셋시키는 제1 트랜지스터와,
   상기 제1 클럭의 제어에 따라 다음 스테이지의 출력 신호를 이용하여, 상기 제어 노드를 상기 제1 트랜지스터와 교번적으로 리셋시키는 제2 트랜지스터와,
   상기 제어 노드에 포함된, 상기 제1 및 제2 트랜지스터와 접속된 제1 제어 노드와, 상기 풀-업 트랜지스터와 접속된 제2 제어 노드를, 상기 제2 클럭의 제어에 따라 연결하는 저항 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
7. 청구항 6에 있어서
   상기 각 스테이지는
   비정상적인 전원 오프 검출 신호에 따라 상기 각 스테이지의 출력 단자를 통해 해당 게이트 라인을 구동하는 바이어스 트랜지스터와,
   상기 풀-업 트랜지스터와 상기 풀-다운 트랜지스터 사이의 제1 노드와, 상기 게이트 오프 전압의 공급 라인과 상기 풀-다운 트랜지스터 사이의 제2 노드 중 어느 하나에 일단이 접속되고, 상기 제2 제어 노드에 타단이 접속된 커패시터를 추가로 구비하는 것을 특징으로 하는 쉬프트 레지스터.
8. 청구항 1 내지 7 중 어느 한 청구항에 기재된 쉬프트 레지스터를 이용하여 표시 패널의 게이트 라인을 구동하는 것을 특징으로 하는 표시 장치.

Images