KR20220034470A - 스캔 드라이버 및 이를 포함하는 유기 발광 표시 장치 - Google Patents

스캔 드라이버 및 이를 포함하는 유기 발광 표시 장치 Download PDF

Info

Publication number
KR20220034470A
KR20220034470A KR1020200116874A KR20200116874A KR20220034470A KR 20220034470 A KR20220034470 A KR 20220034470A KR 1020200116874 A KR1020200116874 A KR 1020200116874A KR 20200116874 A KR20200116874 A KR 20200116874A KR 20220034470 A KR20220034470 A KR 20220034470A
Authority
KR
South Korea
Prior art keywords
node
transistor
clock signal
low voltage
gate
Prior art date
Application number
KR1020200116874A
Other languages
English (en)
Inventor
박용석
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020200116874A priority Critical patent/KR20220034470A/ko
Priority to CN202110598138.6A priority patent/CN114170970A/zh
Priority to US17/343,624 priority patent/US11508310B2/en
Publication of KR20220034470A publication Critical patent/KR20220034470A/ko
Priority to US17/953,792 priority patent/US11961480B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery

Abstract

본 발명은 네로우 베젤을 구현할 수 있는 스캔 드라이버 및 이를 포함하는 유기 발광 표시 장치에 관한 것으로, 본 발명에 따른 스캔 드라이버는 다수의 스테이지들을 구비하며, 다수의 스테이지들 각각은 QB노드가 활성화되는 동안 게이트 로우 전압을 스캔 신호로 출력하는 트랜지스터 T7과; Q2노드가 활성화되는 동안 게이트 하이 전압의 출력 클럭 신호를 스캔 신호로 출력하고, 상기 Q2노드가 상기 게이트 로우 전압보다 낮은 전압으로 제1 부트 스트랩핑될 때부터 게이트 로우 전압의 출력 클럭 신호를 스캔 신호로 출력하는 트랜지스터 T6을 구비함으로써, 네로우 베젤을 구현할 수 있다.

Description

스캔 드라이버 및 이를 포함하는 유기 발광 표시 장치{SCAN DRIVER AND ORGANIC LIGHT EMITTING DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 스캔 드라이버 및 이를 포함하는 유기 발광 표시 장치에 관한 것으로, 특히 네로우 베젤을 구현할 수 있는 스캔 드라이버 및 이를 포함하는 유기 발광 표시 장치에 관한 것이다.
최근 표시 장치로 각광 받고 있는 평판 표시 장치로는 액정을 이용한 액정 표시 장치(Liquid Crystal Display; LCD), 유기 발광 다이오드(Organic Light Emitting Diode; OLED)를 이용한 OLED 표시 장치, 전기영동 입자를 이용한 전기영동 표시 장치(ElectroPhoretic Display; EPD) 등이 대표적이다.
평판 표시 장치는 각 화소가 박막 트랜지스터(Thin Film Transistor; TFT)에 의해 독립적으로 구동되는 화소 어레이를 영상을 표시하는 표시 패널과, 표시 패널의 스캔 라인들을 구동하는 스캔 드라이버와, 표시 패널의 데이터 라인들을 구동하는 데이터 드라이버와, 스캔 드라이버 및 데이터 드라이버를 제어하는 타이밍 컨트롤러 등을 포함한다.
스캔 드라이버는 표시 패널의 스캔 라인들을 개별 구동하는 스테이지들을 포함하는 스캔 드라이버로 구성되고, 각 스테이지는 다수의 TFT로 구성된다. 최근 스캔 드라이버는 화소 어레이의 TFT 어레이와 함께 형성되어 표시 패널에 내장된 게이트-인-패널(Gate In Panel; GIP) 방식을 주로 이용하고 있다.
이 경우, 표시 패널에서 스캔 드라이버가 차지하는 면적으로 인해 네로우 베젤(narrow bezel) 표시장치를 구현하는데 어려움이 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로서, 본 발명은 네로우 베젤을 구현할 수 있는 스캔 드라이버 및 이를 포함하는 유기 발광 표시 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 스캔 드라이버는 다수의 스테이지들을 구비하며, 다수의 스테이지들 각각은 위상이 서로 반대되는 제1 및 제2 클럭 신호를 이용하여 Q1노드의 전위를 제어하는 Q1 노드 제어부와; 상기 제1 및 제2 클럭 신호, 출력 클럭 신호 및 스타트 신호를 이용하여 QB노드의 전위를 제어하는 QB노드 제어부와; 상기 QB노드가 활성화되는 동안 게이트 로우 전압을 스캔 신호로 출력하는 트랜지스터 T7과; Q2노드가 활성화되는 동안 게이트 하이 전압의 출력 클럭 신호를 스캔 신호로 출력하고, 상기 Q2노드가 상기 게이트 로우 전압보다 낮은 전압으로 제1 부트 스트랩핑될 때부터 게이트 로우 전압의 출력 클럭 신호를 스캔 신호로 출력하는 트랜지스터 T6을 구비한다.
또한, 상기 스테이지들 각각은 상기 트랜지스터 6과 출력 클럭 단자 사이에 접속된 커패시터 CQ를 더 구비하며, 상기 커패시터 CQ는 상기 스캔 신호가 게이트 하이 전압에서 게이트 로우 전압으로 변할 때, 상기 출력 클럭 단자의 전위 변화를 상기 Q2노드에 반영하여 상기 Q2노드를 제1 부트스트래핑시킨다.
또한, 상기 QB노드 제어부는 상기 QB노드와 스타트 신호의 입력단 사이에 직렬로 접속된 트랜지스터 1 및 트랜지스터 2와; 상기 Q1노드의 전위에 따라 게이트 하이 전압을 커패시터 CQB에 공급하는 트랜지스터 5와; 상기 Q1노드의 전위에 따라 제1 클럭 신호를 커패시터 CQB에 공급하는 트랜지스터 8를 구비하며, 상기 트랜지스터 1은 상기 출력 클럭 신호에 응답하여 상기 스타트 신호를 상기 트랜지스터 2에 공급하며, 상기 트랜지스터 2는 상기 제2 클럭 신호에 응답하여 상기 스타트 신호를 상기 QB 노드에 공급한다.
또한, 상기 Q1노드 제어부는 상기 QB노드의 전위에 따라 제2 클럭 신호를 Q1 노드에 공급하는 트랜지스터 3와, 상기 제2 클럭 신호에 따라 상기 게이트 로우 전압을 Q1 노드에 공급하는 트랜지스터 4와, 상기 제1 클럭 신호에 따라 상기 게이트 로우 전압을 Q1 노드에 공급하는 트랜지스터 9를 구비한다.
또한, 상기 스테이지들 각각은 상기 Q1 노드와 상기 Q2노드 사이에 배치되는 트랜지스터 10과; 상기 Q2 노드와 트랜지스터 1 사이에 배치되는 트랜지스터 11을 더 구비하며, 상기 트랜지스터 10 및 트랜지스터 11은 상기 Q2 노드가 상기 제1 부트스트랩핑되는 동안 턴-오프된다.
이 때, 상기 스테이지들 각각은 상기 QB노드 및 트랜지스터 8 사이에 접속된 커패시터 CQB를 더 구비하며, 상기 커패시터 CQB는 상기 스캔 신호가 게이트 로우 전압을 유지할 때, 상기 트랜지스터 8의 드레인 단자의 전위 변화를 상기 QB노드에 반영하여 상기 QB노드를 제2 부트스트래핑시킨다.
또한, 본 발명에 따른 유기 발광 표시 장치는 화소 어레이가 배치되는 표시 영역과, 그 표시 영역의 적어도 일측에 배치되는 비표시 영역을 포함하는 표시 패널과; 상기 화소 어레이의 스캔 라인들에, 스테이지를 통해 생성된 스캔 신호를 공급하는 스캔 드라이버를 구비한다.
이 때, 상기 스캔 드라이버 내에 포함되는 다수의 트랜지스터들은 다결정 실리콘 트랜지스터로 구현되며, 상기 화소 어레이에 포함되는 다수의 트랜지스터들은 산화물 반도체 트랜지스터로 구현된다.
본 발명은 스캔 드라이버의 각 스테이지가 11개의 트랜지스터(T1~T11)와 2개 커패시터(CQ,CQB)로 구성되어 회로 구성이 간단해진다. 이에 따라, 표시 패널(300)에서 스테이지(ST)가 차지하는 면적을 축소시킬 수 있으므로 베젤 영역의 선폭을 최소 100㎛를 줄여 네로우 베젤을 구현할 수 있다.
또한, 본 발명은 각 스캔 라인들에 공급되는 스캔 신호들이 중첩없이 1Hz의 주파수로 쉬프트되어 출력되므로, 스캔 라인들 별로 저주파수 구동이 가능해진다.
또한, 본 발명에서는 제1 커패시터를 통한 제1 부트 스트래핑 동작에 의해 게이트 하이 전압에서 게이트 로우 전압으로 변동하는 스캔 신호의 폴링 타임을 개선할 수 있다.
뿐만 아니라, 본 발명에서는 제2 커패시터를 통한 부트 스트래핑 동작에 의해 QB 노드가 주기적으로 활성화됨으로써 저주파수 구동시 게이트 로우 전압을 안정적으로 유지할 수 있다.
도 1은 본 발명에 따른 표시 장치를 나타내는 블럭도이다.
도 2는 도 1에 도시된 화소 어레이에 배치되는 서브 화소를 나타내는 회로도이다.
도 3은 도 1에 도시된 스캔 드라이버에 포함된 스테이지의 구성을 나타내는 도면이다.
도 4는 도 3에 도시된 최상단 스테이지를 나타내는 회로도이다.
도 5a 내지 도 5f는 본 발명에 따른 최상단 스테이지인 제1 스테이지의 제1 내지 6 기간들의 동작을 설명하기 위한 도면들이다.
도 6은 본 발명에 따른 최상단 스테이지인 제1 스테이지의 Q 노드에 인가되는 전압을 보여주는 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명한다.
도 1은 본 발명에 따른 표시 장치를 나타내는 블록도이다.
도 1에 도시된 표시 장치는 화소 어레이(100) 및 스캔 드라이버(200)를 포함하는 표시 패널(300), 데이터 드라이버(400), 타이밍 컨트롤러(500)를 구비한다.
타이밍 컨트롤러(500)는 호스트 세트로부터 공급된 영상 데이터와 함께 기본 타이밍 제어 신호를 입력한다. 타이밍 컨트롤러(500)는 화질 보상이나 소비 전력 감소 등을 위한 다양한 데이터 처리 방법을 이용하여 영상 데이터를 변조하고 변조된 영상 데이터를 데이터 드라이버(400)로 출력한다.
타이밍 컨트롤러(500)는 기본 타이밍 제어 신호를 이용하여 데이터 드라이버(400)의 동작 타이밍을 제어하는 데이터 제어 신호를 생성하여 데이터 드라이버(400)로 공급하고, 스캔 드라이버(200)의 동작 타이밍을 제어하는 게이트 제어 신호를 생성하여 스캔 드라이버(200)로 공급한다. 기본 타이밍 제어 신호는 도트 클럭(Dot Clock) 및 데이터 인에이블(Data Enable) 신호를 포함하고 수평 동기 신호 및 수직 동기 신호를 더 포함할 수 있다. 데이터 제어 신호는 데이터 드라이버(400)에서 영상 데이터의 래치 타이밍을 제어하는 소스 스타트 펄스(Source Start Pulse) 및 소스 쉬프트 클럭(Source Shift Clock)과, 영상 데이터 신호의 출력 기간을 제어하는 소스 출력 인에이블(Source Output Enable) 신호 등을 포함한다. 게이트 제어 신호는 스캔 드라이버(200)의 동작 시점을 제어하는 게이트 스타트 펄스와, 출력 신호나 쉬프트 제어 신호로 이용되는 게이트용 클럭들 등을 포함한다.
타이밍 컨트롤러(500)와 스캔 드라이버(200) 사이에는 레벨 쉬프터가 추가로 구비될 수 있으며, 레벨 쉬프터는 전원부(미도시)에 내장될 수 있다. 레벨 쉬프터는 타이밍 컨트롤러(500)로부터의 게이트 제어신호, 즉 게이트용 스타트 펄스 및 클럭들의 TTL(Transistor Transistor Logic) 전압을 화소 어레이(100)의 트랜지스터 구동을 위한 게이트 하이 전압(게이트 온 전압) 및 게이트 로우 전압(저전위 전압, 게이트 오프 전압)으로 레벨 쉬프팅하여 스캔 드라이버(200)로 공급한다.
데이터 드라이버(400)는 타이밍 컨트롤러(500)로부터의 데이터 제어 신호 및 영상 데이터를 공급받는다. 데이터 드라이버(400)는 데이터 제어 신호에 따라 구동되어, 감마 전압 생성부로부터 공급된 레퍼런스 감마 전압 세트를 데이터의 계조값에 각각 대응하는 계조 전압들로 세분화한 다음, 세분화된 계조 전압들을 이용하여 디지털 영상 데이터를 각각 아날로그 영상 데이터 신호로 변환하고, 아날로그 영상 데이터 신호를 표시 패널(300)의 데이터 라인들로 각각 공급한다.
데이터 드라이버(400)는 표시 패널(300)의 데이터 라인들을 분할 구동하는 다수의 데이터 드라이브 IC로 구성되고, 각 데이터 드라이브 IC는 TCP(Tape Carrier Package), COF(Chip On Film), FPC(Flexible Print Circuit)등과 같은 회로 필름에 실장되어 표시 패널(300)에 TAB(Tape Automatic Bonding) 방식으로 부착되거나, COG(Chip On Glass) 방식으로 표시 패널(300) 상에 실장될 수 있다.
표시 패널(300)은 화소들이 매트릭스형으로 배치된 화소 어레이(100)를 통해 영상을 표시한다. 화소 어레이(100)의 각 화소는 통상 R(Red), G(Green), B(Blue) 서브화소의 조합으로 원하는 색을 구현하고, 휘도 향상을 위한 W(White) 서브화소를 추가로 구비하기도 한다.
각 서브화소는 도 2에 도시된 바와 같이 발광 소자(OLED), 구동 트랜지스터(TD), 스위치 트랜지스터(TS) 및 스토리지 커패시터(Cst)를 포함한다.
발광 소자(OLED)는 구동 트랜지스터(TD)에 접속된 애노드전극과, 저전위 전원(VSS)의 입력단에 접속된 캐소드전극과, 애노드 전극과 캐소드전극 사이에 위치하는 유기화합물층을 포함한다. 구동 트랜지스터(TD)는 게이트-소스 간 전압차에 따라 발광 소자(OLED)에 흐르는 구동 전류를 제어하여 발광 소자(OLED)가 발광할 수 있도록 한다. 스위치 트랜지스터(TS)는 스캔 라인(SL)을 통해 공급되는 스캔 신호에 따라 턴 온 되어, 데이터라인(DL)에 충전되어 있는 데이터전압을 노드(N)에 인가한다. 스토리지 커패시터(Cst)는 노드(N)를 통해 구동 트랜지스터(TD)의 게이트에 연결된 일측 전극 및 구동 트랜지스터(DT)의 소스에 연결된 타측 전극을 포함한다. 스토리지 커패시터(Cst)는 발광 소자(OLED)가 발광하는 동안 구동 트랜지스터(TD)의 게이트-소스 전압을 일정하게 유지시킨다.
스캔 드라이버(200)는 표시 패널(300)의 비표시 영역, 즉 화소 어레이(100)의 일측 또는 양측과 인접한 비표시 영역에 내장된 GIP 타입으로 구성되어 GIP 회로라고 하기도 한다. 스캔 드라이버(200)는 화소 어레이(100)의 스캔 라인들(SL1,SL2,SL3,??)을 개별 구동하고 서로 종속적으로 연결된 다수의 스테이지들(ST1~ST4,??)을 구비하고, 각 스테이지(ST)는 화소 어레이(100)의 트랜지스터와 함께 기판 상에 형성된 다수의 트랜지스터들로 구성된다. 각 스테이지와 화소 어레이에 포함된 트랜지스터는 산화물 반도체 트랜지스터, 다결정 실리콘 트랜지스터 및 비정질 실리콘 트랜지스터 중 적어도 어느 하나로 구현될 수 있다. 예를 들어, 각 서브 화소의 트랜지스터는 오프 전류 특성이 좋은 산화물 반도체 트랜지스터로 구현되고, 스캔 드라이버(200)에 포함되는 트랜지스터는 온 전류 및 신뢰성 특성이 우수한 다결정 실리콘 트랜지스터로 구현될 수 있다. 다만, 이는 예시적인 것으로서, 트랜지스터의 구조가 이에 한정되는 것은 아니다.
스테이지들(ST1~ST4,...)은 도 3에 도시된 바와 같이 스타트 신호에 따라 순차적으로 동작이 활성화되어 각 스캔 라인(SL1~SL4,??)에 스캔 신호(SCAN)를 출력한다. 최상단 스테이지(ST1)는 외부 스타트 신호(VST)에 따라 동작이 활성화되고, 차상단 스테이지(ST2) 내지 최하단 스테이지는 전단 스테이지의 스캔 신호에 따라 동작이 활성화된다. 전단 스테이지의 스캔 신호는 내부 스타트 신호로서, 캐리 신호(CRY)가 된다. 여기서, "전단 스테이지"란, 기준이 되는 스테이지의 상부에 위치하여 기준 스테이지에서 출력되는 스캔 신호에 비해 위상이 앞선 스캔 신호를 생성하는 스테이지를 의미한다.
스테이지들(ST1~ST4,...)은 스캔 신호(SCAN)를 출력하기 위해, 레벨 쉬프터로부터 스타트 신호(VST)와, 제1 및 제2 클럭 신호(CLK1,CLK2)와, 제1 및 제2 출력 클럭 신호(OCLK1,OCLK2)를 입력 받는다. 스타트 신호(VST), 제1 및 제2 클럭 신호(CLK1,CLK2)와, 제1 및 제2 출력 클럭 신호(OCLK1,OCLK2)는 모두 게이트 오프 전압(VEH)과 게이트 온 전압(VEL) 사이에서 스윙할 수 있다.
외부 스타트 신호(VST)는 최상단 스테이지(ST1)에 입력되고, 제1 및 제2 클럭 신호(CLK1,CLK2)는 모든 스테이지들(ST1~ST4,...)에 입력되고, 제1 출력 클럭 신호(OCLK1)는 기수번째 스테이지들(ST1,ST3,??)에 입력되고, 제2 출력 클럭 신호(OCLK2)는 우수번째 스테이지들(ST2,ST4,??)에 입력된다.
제1 및 제2 출력 클럭 신호(OCLK1,OCLK2)는 서로 반대 위상을 가지며, 2수평 기간(2H)의 주기를 가진다.
제1 및 제2 클럭 신호(CLK1,CLK2)는 서로 반대 위상을 가지며, 2수평 기간(2H)의 주기를 가진다. 제1 및 제2 클럭 신호(CLK1,CLK2) 각각의 하이 레벨 기간의 펄스폭은 로우 레벨 기간의 펄스폭보다 길다.
스테이지들(ST1~ST4,...) 각각은 매 프레임마다 스타트단자에 인가되는 스타트 신호(VSt)에 따라 노드 Q의 동작을 활성화한다. 여기서, 노드가 활성화된다는 의미는 그 노드에 게이트 온 전압(VEL) 또는 그보다 낮은 전압이 인가된다는 것을 의미한다. 그리고, 노드가 비 활성화된다는 의미는 그 노드에 게이트 오프 전압(VEH) 또는 그보다 높은 전압이 인가된다는 것을 의미한다.
도 4는 도 3의 게이트 쉬프트 레지스터에 포함된 최상단 스테이지(ST1)인 제1 스테이지를 나타내는 회로도이다.
최상단 스테이지(ST1)를 제외한 나머지 기수 스테이지들(ST3,ST5,??)은 스타트 신호(VST) 대신에 내부 스타트 신호(CRY)가 인가받는 것과, 위상이 다른 스캔 신호를 출력하는 것을 제외하고 나머지 구성은 동일하다. 또한, 우수 스테이지들(ST2,ST4,??)은 스타트 신호(VST) 대신에 내부 스타트 신호(CRY)가 인가받는 것과, 제1 출력 클럭 신호(OCLK1) 대신에 제2 출력 클럭 신호(OCLK2)를 인가받는 것과, 위상이 다른 스캔 신호를 출력하는 것을 제외하고 나머지 구성은 동일하다.
도 4에 도시된 스테이지는 출력 버퍼부와, 안정화부, QB 노드 제어부, Q1 노드 제어부, 제1 및 제2 커패시터(CQ,CQB)를 구비한다.
출력 버퍼부는 제6 및 제7 트랜지스터(T6,T7)와 제1 커패시터(CQ)를 포함한다. 제6 트랜지스터(T6)는 Q2 노드에 의해 제어되어 출력 클럭 단자(OCLK)와 출력 단자(OUT) 사이의 전류 패스를 스위칭한다. 이 제6 트랜지스터(T6)는 Q2 노드의 전압이 게이트 로우 전압(VGL)일 때 턴-온되어 출력 클럭 단자(OUT)로 공급되는 출력 클럭 신호(OCLK)를 스캔 신호로 공급한다. 제7 트랜지스터(T7)는 QB 노드에 의해 제어되어 게이트 로우 전압(VGL)의 입력단자와 출력 단자(OUT) 사이의 전류패스를 스위칭한다. 제7 트랜지스터(T7)은 QB 노드의 전압이 게이트 로우 전압일 때 턴-온되어 게이트 로우 전압(VGL)의 입력 단자로부터 공급되는 게이트 로우 전압(VGL)을 스캔 신호로 공급한다.
제1 커패시터(CQ)는 출력 클럭 신호(OCLK)의 전압 변화를 Q2노드의 전위에 반영하여 Q2노드를 부트스트랩핑시키는 역할을 한다. 제10 트랜지스터(T10)의 턴오프로 Q노드가 플로팅되면, 게이트 로우 전압(VGL)의 출력 클럭 신호(OCLK1)가 입력되어 Q2노드의 전위가 커패시터(CQ)의 커플링 효과에 의해 게이트 로우 전압(VGL)보다 더 낮은 제1 부트스트래핑 전압(Vb1)으로 부트스트랩핑된다. 이와 같이, 커패시터(CQ)를 노드 Q의 전압을 부트스트랩핑시키면, 게이트 로우 전압이 노드 Q에 빠르게 인가되어 제1 출력 클럭 신호의 게이트 로우 전압인 스캔 신호의 출력 지연이 최소화된다.
안정화부는 Q2 노드에 연결된 제10 및 제11 트랜지스터(T10,T11)를 구비한다.
제10 트랜지스터(T10)는 Q2노드의 전위가 부트스트래핑되는 동안 턴오프되어 Q1노드와 Q2노드 사이의 전류를 차단한다. Q2노드의 전위가 부트스트래핑되더라도 그 영향이 Q1 노드에 연결된 제3, 제4 및 제5 트랜지스터(T3,T4,T5)에 가해지지 않게 된다. 따라서, Q2 노드의 부트스트래핑 전위에 의해 제3, 제4 및 제5 트랜지스터(T3,T4,T5)의 드레인-소스 간 전압이 증가되는 것이 방지된다. 즉, Q2 노드가 부트 스트랩핑될 때 제3, 제4 및 제5 트랜지스터(T3,T4,T5)의 드레인-소스 간 전압이 임계치 이상으로 증가되는 것을 방지하여 과부하로 인해 소자 파괴 현상, 소위 브레이크 다운(Break down) 현상 발생을 방지할 수 있다.
제11 트랜지스터(T11)는 Q2노드의 전위가 부트스트래핑되는 동안 턴오프되어 Q2 노드와 제1 트랜지스터(T1) 사이의 전류 패스를 차단한다. Q2노드의 전위가 부트스트래핑되더라도 그 영향이 제1 트랜지스터(T1)에 가해지지 않게 된다.
QB노드 제어부는 출력 버퍼부의 QB노드의 전위를 제어하는 제1, 제2, 제5 및 제8 트랜지스터(T1,T2,T5,T8) 와 커패시터(CQB)를 구비한다.
제1 트랜지스터(T1)는 제1 출력 클럭 신호(OCLK1)에 의해 제어되어 스타트 신호 단자와 제2 트랜지스터(T2) 사이의 전류 패스를 스위칭한다. 제1 트랜지스터(T1)는 제1 출력 클럭 신호(OCLK1)의 게이트 로우 전압에 응답하여 스타트 신호(Vst)를 제2 트랜지스터(T2)에 공급한다. 제2 트랜지스터(T2)는 제2 클럭 신호(CLK2)에 의해 제어되어 QB노드와 제1 트랜지스터(T1) 사이의 전류 패스를 스위칭한다. 제2 트랜지스터(T2)는 제2 클럭 신호(CLK2)의 게이트 로우 전압에 응답하여 제1 트랜지스터(T1)로부터의 스타트 신호의 게이트 로우 전압을 QB노드에 공급한다. 제5 트랜지스터(T5)는 Q1 노드의 전위에 의해 제어되어 게이트 하이 전압(VGH)의 입력단자와 제2 커패시터(CQB) 사이의 전류 패스를 스위칭한다. 제8 트랜지스터(T8)은 Q1 노드의 전위에 의해 제어되어 제1 클럭신호(CLK1)의 입력 단자와 제2 커패시터(CQB) 사이의 전류 패스를 스위칭한다.
제2 커패시터(CQ)는 제1 클럭 신호(CLK1)의 전압 변화를 QB노드의 전위에 반영하여 QB노드를 부트스트랩핑시키는 역할을 한다. 제2 트랜지스터(T2)의 턴오프로 QB노드가 플로팅되고, 게이트 로우 전압의 제1 클럭 신호(CLK1)가 입력되면 QB노드의 전위가 커패시터(CQB)의 커플링 효과에 의해 게이트 로우 전압(VGL)보다 더 낮은 제2 부트스트래핑 전압(Vb2)으로 부트스트랩핑된다.
Q1 노드 제어부는 출력 버퍼부의 Q1노드의 전위를 제어하는 제3, 제4 및 제9 트랜지스터(T3,T4,T9)를 구비한다.
제3 트랜지스터(T3)는 QB노드에 의해 제어되어 제2 클럭신호(CLK2)의 입력 단자와 Q1 노드 사이의 전류 패스를 스위칭한다. 제3 트랜지스터(T3)는 QB노드의 게이트 로우 전압에 응답하여 제2 클럭 신호(CLK2)의 게이트 로우 전압 또는 게이트 하이 전압을 Q1노드에 공급한다.
제4 트랜지스터(T4)는 제2 클럭 신호(CLK2)에 의해 제어되어 게이트 로우 전압(VGL)의 입력 단자와 Q1 노드 사이의 전류 패스를 스위칭한다. 제4 트랜지스터(T4)는 게이트 로우 전압의 제2 클럭 신호(CLK2)에 응답하여 게이트 로우 전압(VGL)을 Q1 노드에 공급한다.
제9 트랜지스터(T9)는 제1 클럭 신호(CLK1)에 의해 제어되어 게이트 로우 전압(VGL)의 입력 단자와 Q1 노드 사이의 전류 패스를 스위칭한다. 제9 트랜지스터(T9)는 게이트 로우 전압의 제1 클럭 신호(CLK1)에 응답하여 게이트 로우 전압(VGL)을 Q1 노드에 공급한다.
도 5a 및 도 5f는 본 발명에 따른 최상단 스테이지인 제1 스테이지의 제1 내지 6 기간들의 동작을 설명하기 위한 도면들이다.
도 5a에 도시된 제1 기간(t1) 동안 제1 스테이지(ST1)에는 게이트 로우 전압의 제1 스타트 신호(Vst), 게이트 로우 전압의 제1 클럭 신호(CLK1), 게이트 하이 전압의 제2 클럭 신호(CLK2) 및 게이트 하이 전압의 제1 출력 클럭 신호(OCLK1)가 인가된다. 이 때, 제1 스테이지(ST1)를 제외한 기수번째 스테이지(ST3,ST5,??)의 출력 클럭 단자에는 게이트 하이 전압의 제1 출력 클럭 신호(OCLK1)가 인가되고, 우수번째 스테이지(ST2,ST4,??)의 출력 클럭 단자에는 게이트 로우 전압의 제2 출력 클럭 신호(OCLK2)가 인가된다.
게이트 하이 전압의 출력 클럭 신호(OCLK1)에 응답하여 제1 트랜지스터(T1)는 턴-오프되고, 게이트 하이 전압의 제2 클럭 신호(CLK2)에 응답하여 제2 및 제4 트랜지스터(T2,T4)는 턴-오프되고, 게이트 로우 전압의 제1 클럭 신호(CLK1)에 응답하여 제9 및 제10 트랜지스터(T9,T10)는 턴-온된다.
QB노드는 제1 및 제2 트랜지스터(T1,T2)의 턴-오프에 의해 플로팅된다. 이 때, QB노드의 전위는 제8 트랜지스터(T8)에 커플링된 제2 커패시터(CQB)에 의해 안정화됨으로써, QB노드의 전위는 게이트 로우 전압(VGL)로 활성화된다. 이러한 QB 노드에 응답하여 제3, 제7, 제8 및 제11트랜지스터(T3,T7,T8,T11)는 턴-온된다.
Q1 노드는 턴-온된 제3 트랜지스터(T3)을 통해 게이트 하이 전압의 제2 클럭 신호(CLK2)와, 턴-온된 제9 트랜지스터(T9)를 통해 게이트 로우 전압(VGL)이 모두 공급된다. 이 때, 게이트 하이 전압의 제2 클럭 신호(CLK2)가 게이트 로우 전압(VGL)보다 매우 큰 값을 가지므로, Q1 노드에는 게이트 하이 전압의 제2 클럭 신호(CLK2)가 공급됨으로써 게이트 하이 전압으로 비활성화된다.
Q2 노드는 턴-온된 제10 트랜지스터(T10)를 통해 인가되는 제2 클럭 신호(CLK2)에 의해 게이트 하이 전압으로 비활성화된다. 이러한 Q2 노드에 응답하여 제6 트랜지스터(T6)는 턴-오프된다.
이에 따라, 제1 기간(t1)에서 턴-온된 제7 트랜지스터(T7)를 통해 게이트 로우 전압(VGL)의 스캔 신호가 출력 단자(OUT)로 출력된다.
도 5b에 도시된 제2 기간(t2) 동안, 제1 스테이지(ST1)에는 게이트 하이 전압의 스타트 신호(Vst), 게이트 하이 전압의 제1 클럭 신호(CLK1), 게이트 로우 전압의 제2 클럭 신호(CLK2) 및 게이트 로우 전압의 제1 출력 클럭 신호(OCLK1)가 인가된다. 이 때, 제1 스테이지(ST1)를 제외한 기수번째 스테이지(ST3,ST5,??)의 출력 클럭 단자에는 게이트 로우 전압의 제1 출력 클럭 신호(OCLK1)가 인가되고, 우수번째 스테이지(ST2,ST4,??)의 출력 클럭 단자에는 게이트 하이 전압의 제2 출력 클럭 신호(OCLK2)가 인가된다.
게이트 로우 전압의 제1 출력 클럭 신호(OCLK1)에 응답하여 제1 트랜지스터가 턴-온되고, 게이트 로우 전압의 제2 클럭 신호(CLK2)에 응답하여 제2 및 제4 트랜지스터(T2,T4)가 턴-온되고, 게이트 하이 전압의 제1 클럭 신호(CLK1)에 응답하여 제9 및 제10 트랜지스터(T9,T10)는 턴-오프된다.
QB 노드는 턴-온된 제1 및 제2 트랜지스터(T1,T2)를 통해 게이트 하이 전압의 스타트 신호(Vst)로 비활성화된다. QB노드에 인가된 게이트 하이 전압의 스타트 신호(Vst)에 의해 제3, 제7, 제8 및 제11트랜지스터(T3,T7,T8,T11)는 턴오프된다.
Q1 노드는 턴-온된 제4 트랜지스터(T4)를 통해 인가되는 게이트 로우 전압(VGL)에 의해 활성화된다.
Q2 노드는 턴-오프된 제10 트랜지스터(T10)에 의해 플로팅된다. 이 때, Q2 노드는 커패시터(CQ)에 의해 게이트 로우 전압의 출력 클럭 신호(OCLK1)로 활성화됨으로써 제6 트랜지스터(T6)는 턴온된다.
이에 따라, 제2 기간(t2)에서 턴온된 제6 트랜지스터(T6)를 통해 출력 클럭 신호(OCLK1)의 게이트 로우 전압(VGL)이 스캔 신호로 출력 단자(OUT)에 출력된다.
도 5c에 도시된 제3 기간(t3) 동안, 제1 스테이지(ST1)에는 게이트 로우 전압의 스타트 신호(Vst), 게이트 로우 전압의 제1 클럭 신호(CLK1), 게이트 하이 전압의 제2 클럭 신호(CLK2) 및 게이트 하이 전압의 제1 출력 클럭 신호(OCLK1)가 인가된다. 이 때, 제1 스테이지(ST1)를 제외한 기수번째 스테이지(ST3,ST5,??)의 출력 클럭 단자에는 게이트 하이 전압의 제1 출력 클럭 신호(OCLK1)가 인가되고, 우수번째 스테이지(ST2,ST4,??)의 출력 클럭 단자에는 게이트 로우 전압의 제2 출력 클럭 신호(OCLK2)가 인가된다.
게이트 하이 전압의 제1 출력 클럭 신호(OCLK1)에 응답하여 제1 트랜지스터(T1)가 턴-오프되고, 게이트 하이 전압의 제2 클럭 신호(CLK2)에 응답하여 제2 및 제4 트랜지스터(T2,T4)가 턴-오프되고, 게이트 로우 전압의 제1 클럭 신호(CLK1)에 응답하여 제9 및 제10 트랜지스터(T9,T10)는 턴-온된다.
QB 노드는 턴-오프된 제2 트랜지스터(T2)에 의해 플로팅되어 이전 기간인 제2 기간(t2)의 게이트 하이 전압(VGH)을 유지함으로써 게이트 하이 전압으로 비활성화된다. 이러한 QB노드의 게이트 하이 전압(VGH)에 응답하여 제3, 제7, 제8 및 제11 트랜지스터(T3,T7,T8,T11)는 턴오프된다.
Q1 노드는 턴-오프된 제3 및 제4 트랜지스터(T3,T4)에 의해 플로팅되어 이전 기간인 제2 기간(t2)의 게이트 로우 전압(VGL)을 유지함으로써, 게이트 로우 전압으로 활성화된다.
Q2 노드는 턴온된 제10 트랜지스터(T10)를 통해 Q1 노드와 연결됨으로써, Q2 노드는 게이트 로우 전압(VGL)으로 활성화된다. Q2 노드의 게이트 로우 전압(VGL)에 의해 제6 트랜지스터(T6)는 턴-온된다.
이에 따라, 제3 기간(t3)에서 턴-온된 제6 트랜지스터(T6)를 통해 출력 클럭 신호(OCLK1)의 게이트 하이 전압(VGH)이 스캔 신호로 출력 단자(OUT)에 출력된다.
도 5d에 도시된 제4 기간(t4) 동안, 제1 스테이지(ST1)에는 게이트 로우 전압의 스타트 신호(Vst), 게이트 하이 전압의 제1 클럭 신호(CLK1), 게이트 로우 전압의 제2 클럭 신호(CLK2) 및 게이트 로우 전압의 제1 출력 클럭 신호(OCLK1)가 인가된다. 이 때, 제1 스테이지(ST1)를 제외한 기수번째 스테이지(ST3,ST5,??)의 출력 클럭 단자에는 게이트 로우 전압의 제1 출력 클럭 신호(OCLK1)가 인가되고, 우수번째 스테이지(ST2,ST4,??)의 출력 클럭 단자에는 게이트 하이 전압의 제2 출력 클럭 신호(OCLK2)가 인가된다.
게이트 로우 전압의 제1 출력 클럭 신호(OCLK1)에 응답하여 제1 트랜지스터(T1)는 턴-온되고, 게이트 로우 전압의 제2 클럭 신호(CLK2)에 응답하여 제2 및 제4 트랜지스터(T2,T4)는 턴-온되고, 게이트 하이 전압의 제1 클럭 신호(CLK1)에 응답하여 제9 및 제10 트랜지스터(T9,T10)는 턴-오프된다.
QB 노드는 턴-온된 제1 및 제2 트랜지스터(T1,T2)를 통해 게이트 로우 전압의 스타트 신호(Vst)로 활성화된다. QB노드에 인가된 게이트 로우 전압의 스타트 신호(Vst)에 의해 제8 트랜지스터(T8)는 턴온된다. 이 때, 제3 트랜지스터(T3)의 소스 단자에는 이전 제3 기간(t3)동안 게이트 하이 전압의 제2 클릭 신호(CLK2)가 인가되었으므로, 제4 기간(t4)에 게이트 로우 전압의 제2 클럭 신호(CLK2) 인가시, 제3 트랜지스터(T3)의 게이트-소스 간의 전압(Vgs)이 0V가 되기 전까지 제3 트랜지스터(T3)는 턴-온 상태를 유지하고, 제3 트랜지스터(T3)의 게이트-소스 간의 전압(Vgs)이 0V가 되면 제3 트랜지스터(T3)는 턴-오프 상태가 된다. 제11 트랜지스터(T11)의 소스 단자에도 이전 제3 기간(t3)동안 게이트 하이 전압의 제1 출력 클럭 신호(OCLK1)가 인가되었으므로, 제4 기간(t4)에 게이트 하이 전압의 제1 출력 클럭 신호(OCLK1) 인가시, 제11 트랜지스터(T11)의 게이트-소스 간의 전압(Vgs)이 0V가 되기 전까지 제11 트랜지스터(T11)는 턴-온 상태를 유지하고, 제11 트랜지스터(T11)의 게이트-소스 간의 전압(Vgs)이 0V가 되면 제11 트랜지스터(T11)는 턴-오프 상태가 된다. 제7 트랜지스터(T7)의 소스 단자에는 이전 제3 기간(t3)동안 게이트 로우 전압의 입력단자로부터 게이트 로우 전압(VGL)이 인가되었으므로, 제4 기간(t4)에 제7 트랜지스터(T7)의 게이트-소스 간의 전압이 동일(Vgs=0V)해져, 제7 트랜지스터(T7)는 턴-오프된다.
Q1 노드는 턴-온된 제4 트랜지스터(T4)를 통해 인가되는 게이트 로우 전압(VGL)에 의해 활성화된다.
Q2 노드는 턴-오프된 제10 트랜지스터(T10)에 의해 플로팅된다. 이 때, Q2 노드는 제1 커패시터(CQ)에 의해 출력 클럭 신호(OCLK1)의 게이트 로우 전압보다 낮은 제1 부트스트래핑 전압(Vb1)으로 부트스트래핑된다. 즉, 제1 커패시터는 제6 트랜지스터가 턴온되는 기간에서 게이트 로우 전압을 제1 부트 스트래핑 전압(Vb1)으로 낮추기 때문에, Q2 노드에 연결된 제 제6 트랜지스터(T6)는 안정적으로 턴온된다.
이에 따라, 제4 기간(t4)에서 턴온된 제6 트랜지스터(T6)를 통해 출력 클럭 신호(OCLK1)의 게이트 로우 전압(VGL)이 스캔 신호로 출력 단자(OUT)에 출력된다.
이와 같이, 제1 스캔 라인(SL1)에 게이트 하이 전압의 스캔 신호(Vout1)가 공급된 후, 게이트 로우 전압의 스캔 신호가 공급되는 기간에서 Q노드의 전위는 제1 게이트 로우 전압의 제1 출력 클럭 신호(OCLK1)가 입력될 때 부트스트래핑된다. 이러한 부트 스트래핑 동작을 통해 제6 트랜지스터(T6)의 게이트-소스 간 전압이 커지므로, 스캔 신호의 출력 전압인 게이트 로우 전압(VGL)을 안정적으로 출력할 수 있다.
도 5e에 도시된 제5 기간(t5) 동안, 제1 스테이지(ST1)에는 게이트 로우 전압의 스타트 신호(Vst), 게이트 로우 전압의 제1 클럭 신호(CLK1), 게이트 하이 전압의 제2 클럭 신호(CLK2) 및 게이트 하이 전압의 제1 출력 클럭 신호(OCLK1)가 인가된다. 이 때, 제1 스테이지(ST1)를 제외한 기수번째 스테이지(ST3,ST5,??)의 출력 클럭 단자에는 게이트 하이 전압의 제1 출력 클럭 신호(OCLK1)가 인가되고, 우수번째 스테이지(ST2,ST4,??)의 출력 클럭 단자에는 게이트 로우 전압의 제2 출력 클럭 신호(OCLK2)가 인가된다.
게이트 하이 전압의 제1 출력 클럭 신호(OCLK1)에 응답하여 제1 트랜지스터(T1)는 턴-오프되고, 게이트 하이 전압의 제2 클럭 신호(CLK2)에 응답하여 제2 및 제4 트랜지스터(T2,T4)는 턴-오프되고, 게이트 로우 전압의 제1 클럭 신호(CLK1)에 응답하여 제9 및 제10 트랜지스터(T9,T10)는 턴-온된다.
QB 노드는 턴-오프된 제1 및 제2 트랜지스터(T1,T2)를 통해 플로팅된다. 이 때, QB 노드는 커패시터(CQB)에 의해 제1 클럭 신호(CLK1)의 게이트 로우 전압보다 낮은 제2 부트스트래핑 전압(Vb2)으로 부트스트래핑된다. 즉, 제2 커패시터(CQB)는 제7 트랜지스터(T7)가 턴 온되는 기간에서 게이트 로우 전압(VGL)을 제2 부트 스트래핑 전압(Vb2)으로 낮추기 때문에, QB 노드에 연결된 제7 트랜지스터(T7)는 안정적으로 턴온된다.
Q1 노드는 턴온된 제3 트랜지스터(T3)을 통해 하이 레벨의 제2 클럭 신호(CLK2)와, 턴-온된 제9 트랜지스터(T9)를 통해 게이트 로우 전압(VGL)이 모두 공급된다. 이 때, 하이 레벨의 제2 클럭 신호(CLK2)가 게이트 로우 전압(VGL)보다 매우 큰 값을 가지므로, Q1 노드에는 하이 레벨의 제2 클럭 신호(CLK2)가 공급됨으로써 게이트 하이 전압으로 비활성화된다.
Q2 노드는 턴온된 제10 트랜지스터(T10)를 통해 인가되는 제2 클럭 신호(CLK2)에 의해 게이트 하이 전압으로 비활성화된다. 이러한 Q2 노드에 응답하여 제6 트랜지스터(T6)는 턴-오프된다.
이에 따라, 제5 기간(t5)에서 제7 트랜지스터(T7)를 통해 게이트 로우 전압(VGL)의 스캔 신호가 출력 단자(OUT)로 출력된다.
이와 같이, 제5 기간(t5) 동안, 제2 커패시터(CQB)를 통한 제2 부트스트래핑 동작을 통해 제7 트랜지스터(T7)의 게이트-소스 간 전압이 커지므로, 스캔 신호의 출력 전압이 게이트 로우 전압의 레벨을 일정하게 유지할 수 있다.
도 5f에 도시된 제6 기간(t6) 동안, 제1 스테이지(ST)에는 게이트 로우 전압의 스타트 신호(Vst), 게이트 하이 전압의 제1 클럭 신호(CLK1), 게이트 로우 전압의 제2 클럭 신호(CLK2) 및 게이트 로우 전압의 제1 출력 클럭 신호(OCLK1)가 인가된다. 이 때, 제1 스테이지(ST1)를 제외한 기수번째 스테이지(ST3,ST5,??)의 출력 클럭 단자에는 게이트 로우 전압의 제1 출력 클럭 신호(OCLK1)가 인가되고, 우수번째 스테이지(ST2,ST4,??)의 출력 클럭 단자에는 게이트 하이 전압의 제2 출력 클럭 신호(OCLK2)가 인가된다.
게이트 로우 전압의 제1 출력 클럭 신호(OCLK1)에 응답하여 제1 트랜지스터(T1)는 턴-온되고, 게이트 로우 전압의 제2 클럭 신호(CLK2)에 응답하여 제2 및 제4 트랜지스터(T2,T4)는 턴-온되고, 게이트 하이 전압의 제1 클럭 신호(CLK1)에 응답하여 제9 및 제10 트랜지스터(T9,T10)는 턴-오프된다.
QB 노드는 턴-온된 제1 및 제2 트랜지스터(T1,T2)를 통해 게이트 로우 전압의 스타트 신호(Vst)로 활성화된다. QB노드에 인가된 게이트 로우 전압의 스타트 신호(Vst)에 의해 제8 트랜지스터(T8)는 턴온된다. 이 때, 제3 트랜지스터(T3)의 소스 단자에는 이전 제5 기간(t5)동안 게이트 하이 전압의 제2 클릭 신호(CLK2)가 인가되었으므로, 제6 기간(t6)에 게이트 로우 전압의 제2 클럭 신호(CLK2) 인가시, 제3 트랜지스터(T3)의 게이트-소스 간의 전압(Vgs)이 0V가 되기 전까지 제3 트랜지스터(T3)는 턴-온 상태를 유지하고, 제3 트랜지스터(T3)의 게이트-소스 간의 전압(Vgs)이 0V가 되면 제3 트랜지스터(T3)는 턴-오프 상태가 된다. 제11 트랜지스터(T11)의 소스 단자에도 이전 제5 기간(t5)동안 게이트 하이 전압의 제1 출력 클럭 신호(OCLK1)가 인가되었으므로, 제6 기간(t6)에 게이트 하이 전압의 제1 출력 클럭 신호(OCLK1) 인가시, 제11 트랜지스터(T11)의 게이트-소스 간의 전압(Vgs)이 0V가 되기 전까지 제11 트랜지스터(T11)는 턴-온 상태를 유지하고, 제11 트랜지스터(T11)의 게이트-소스 간의 전압(Vgs)이 0V가 되면 제11 트랜지스터(T11)는 턴-오프 상태가 된다. 제7 트랜지스터(T7)의 소스 단자에는 이전 제5 기간(t5)동안 게이트 로우 전압의 입력단자로부터 게이트 로우 전압(VGL)이 인가되었으므로, 제6 기간(t6)에 제7 트랜지스터(T7)의 게이트-소스 간의 전압이 동일(Vgs=0V)해져, 제7 트랜지스터(T7)는 턴-오프된다.
Q1 노드는 턴-온된 제4 트랜지스터(T4)를 통해 인가되는 게이트 로우 전압(VGL)에 의해 활성화된다.
Q2 노드는 턴-오프된 제10 트랜지스터(T10)에 의해 플로팅된다. 이 때, Q2 노드는 커패시터(CQ)에 의해 게이트 로우 전압의 출력 클럭 신호(OCLK1)로 활성화됨으로써 제6 트랜지스터(T6)는 턴온된다.
이에 따라, 제6 기간(t6)에서 턴온된 제6 트랜지스터(T6)를 통해 출력 클럭 신호(OCLK1)의 게이트 로우 전압(VGL)이 스캔 신호로 출력 단자(OUT)에 출력된다.
도 6은 본 발명에 따른 제1 스테이지(ST1)의 Q 노드에 인가되는 전압을 보여주는 그래프이다.
도 6에 도시된 바와 같이 제1 스캔 라인(SL1)에 게이트 하이 전압(VGH)의 스캔 신호(Vout1)가 공급된 후, 출력 클럭 신호(OCLK)를 이용한 부트스트래핑 현상에 의해 Q노드의 전위가 게이트 로우 전압(VGL)보다 낮은 제1 부트스트래핑 전압(Vb1)이 됨을 알 수 있다. 이에 따라, 제6 트랜지스터(T6)가 턴온되지 않거나 턴온이 지연되는 것을 방지되므로, 스캔 신호의 폴링 타임(Falling)이 개선되어 게이트 로우 전압의 스캔 신호의 출력 지연을 방지할 수 있다.
이와 같이, 본 발명에서는 제1 커패시터(CQ)를 통한 제1 부트 스트래핑 동작에 의해 게이트 하이 전압에서 게이트 로우 전압으로 변동하는 스캔 신호의 폴링 타임을 1㎲이하로 개선할 수 있다.
또한, 본 발명에 따른 스캔 드라이버(200)는 각 스테이지가 11개의 트랜지스터(T1~T11)와 2개 커패시터(CQ,CQB)로 구성되어 회로 구성이 간단해진다. 이에 따라, 표시 패널(300)에서 스테이지(ST)가 차지하는 면적을 축소시킬 수 있으므로 베젤 영역의 선폭을 최소 100㎛를 줄여 네로우 베젤을 구현할 수 있다.
또한, 본원의 각 스테이지에 포함된 트랜지스터의 개수보다 많은 트랜지스터를 포함하는 비교예와 대비하여, 본원의 각 스테이지에 포함된 트랜지스터는 비교예의 스테이지에 포함된 트랜지스터와 유사한 문턱전압 마진을 확보할 수 있다.
또한, 본 발명은 각 스캔 라인들에 공급되는 스캔 신호들이 중첩없이 1Hz의 주파수로 쉬프트되어 출력되므로, 스캔 라인들 별로 저주파수 구동이 가능해진다.
뿐만 아니라, 본 발명에서는 제2 커패시터(CQB)를 통한 부트 스트래핑 동작에 의해 QB 노드가 주기적으로 활성화됨으로써 저주파수 구동시 게이트 로우 전압을 안정적으로 유지할 수 있다.
한편, 본 발명에서는 유기 발광 표시 장치를 예로 들어 설명하였지만, 이외에도 스캔 라인을 구비하는 전자 장치에 적용될 수도 있다.
이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.
100: 화소 어레이 200: 스캔 드라이버
300: 표시 패널 400: 데이터 드라이버
500: 타이밍 컨트롤러

Claims (8)

  1. 다수의 스테이지들을 구비하며,
    다수의 스테이지들 각각은
    위상이 서로 반대되는 제1 및 제2 클럭 신호를 이용하여 Q1노드의 전위를 제어하는 Q1 노드 제어부와;
    상기 제1 및 제2 클럭 신호, 출력 클럭 신호 및 스타트 신호를 이용하여 QB노드의 전위를 제어하는 QB노드 제어부와;
    상기 QB노드가 활성화되는 동안 게이트 로우 전압을 스캔 신호로 출력하는 트랜지스터 T7과;
    Q2노드가 활성화되는 동안 게이트 하이 전압의 출력 클럭 신호를 스캔 신호로 출력하고, 상기 Q2노드가 상기 게이트 로우 전압보다 낮은 전압으로 제1 부트 스트랩핑될 때부터 게이트 로우 전압의 출력 클럭 신호를 스캔 신호로 출력하는 트랜지스터 T6을 구비하는 스캔 드라이버.
  2. 제 1 항에 있어서,
    상기 스테이지들 각각은
    상기 트랜지스터 6과 출력 클럭 단자 사이에 접속된 커패시터 CQ를 더 구비하며,
    상기 커패시터 CQ는 상기 스캔 신호가 게이트 하이 전압에서 게이트 로우 전압으로 변할 때, 상기 출력 클럭 단자의 전위 변화를 상기 Q2노드에 반영하여 상기 Q2노드를 제1 부트스트래핑시키는 스캔 드라이버.
  3. 제 1 항에 있어서,
    상기 QB노드 제어부는
    상기 QB노드와 스타트 신호의 입력단 사이에 직렬로 접속된 트랜지스터 1 및 트랜지스터 2와;
    상기 Q1노드의 전위에 따라 게이트 하이 전압을 커패시터 CQB에 공급하는 트랜지스터 5와;
    상기 Q1노드의 전위에 따라 제1 클럭 신호를 커패시터 CQB에 공급하는 트랜지스터 8를 구비하며,
    상기 트랜지스터 1은 상기 출력 클럭 신호에 응답하여 상기 스타트 신호를 상기 트랜지스터 2에 공급하며,
    상기 트랜지스터 2는 상기 제2 클럭 신호에 응답하여 상기 스타트 신호를 상기 QB 노드에 공급하는 스캔 드라이버.
  4. 제 3 항에 있어서,
    상기 Q1노드 제어부는
    상기 QB노드의 전위에 따라 제2 클럭 신호를 Q1 노드에 공급하는 트랜지스터 3와;
    상기 제2 클럭 신호에 따라 상기 게이트 로우 전압을 Q1 노드에 공급하는 트랜지스터 4와;
    상기 제1 클럭 신호에 따라 상기 게이트 로우 전압을 Q1 노드에 공급하는 트랜지스터 9를 구비하는 스캔 드라이버.
  5. 제 4 항에 있어서,
    상기 스테이지들 각각은
    상기 Q1 노드와 상기 Q2노드 사이에 배치되는 트랜지스터 10과;
    상기 Q2 노드와 트랜지스터 1 사이에 배치되는 트랜지스터 11을 더 구비하며,
    상기 트랜지스터 10 및 트랜지스터 11은 상기 Q2 노드가 상기 제1 부트스트랩핑되는 동안 턴-오프되는 스캔 드라이버.
  6. 제 4 항에 있어서,
    상기 스테이지들 각각은
    상기 QB노드 및 트랜지스터 8 사이에 접속된 커패시터 CQB를 더 구비하며,
    상기 커패시터 CQB는 상기 스캔 신호가 게이트 로우 전압을 유지할 때, 상기 트랜지스터 8의 드레인 단자의 전위 변화를 상기 QB노드에 반영하여 상기 QB노드를 제2 부트스트래핑시키는 스캔 드라이버.
  7. 화소 어레이가 배치되는 표시 영역과, 그 표시 영역의 적어도 일측에 배치되는 비표시 영역을 포함하는 표시 패널과;
    상기 화소 어레이의 스캔 라인들에, 제 1 항 내지 제6 항 중 어느 한 항의 스테이지를 통해 생성된 스캔 신호를 공급하는 스캔 드라이버를 구비하는 유기 발광 표시 장치.
  8. 제 7 항에 있어서.
    상기 스캔 드라이버 내에 포함되는 다수의 트랜지스터들은 다결정 실리콘 트랜지스터로 구현되며,
    상기 화소 어레이에 포함되는 다수의 트랜지스터들은 산화물 반도체 트랜지스터로 구현되는 유기 발광 표시 장치.
KR1020200116874A 2020-09-11 2020-09-11 스캔 드라이버 및 이를 포함하는 유기 발광 표시 장치 KR20220034470A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020200116874A KR20220034470A (ko) 2020-09-11 2020-09-11 스캔 드라이버 및 이를 포함하는 유기 발광 표시 장치
CN202110598138.6A CN114170970A (zh) 2020-09-11 2021-05-31 扫描驱动器及包括扫描驱动器的有机发光显示设备
US17/343,624 US11508310B2 (en) 2020-09-11 2021-06-09 Scan driver and organic light emitting display apparatus including the same
US17/953,792 US11961480B2 (en) 2020-09-11 2022-09-27 Scan driver and organic light emitting display apparatus including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200116874A KR20220034470A (ko) 2020-09-11 2020-09-11 스캔 드라이버 및 이를 포함하는 유기 발광 표시 장치

Publications (1)

Publication Number Publication Date
KR20220034470A true KR20220034470A (ko) 2022-03-18

Family

ID=80476392

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200116874A KR20220034470A (ko) 2020-09-11 2020-09-11 스캔 드라이버 및 이를 포함하는 유기 발광 표시 장치

Country Status (3)

Country Link
US (1) US11508310B2 (ko)
KR (1) KR20220034470A (ko)
CN (1) CN114170970A (ko)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101137852B1 (ko) * 2004-05-31 2012-04-20 엘지디스플레이 주식회사 구동 회로가 내장된 액정 표시 패널
KR101641312B1 (ko) * 2009-12-18 2016-07-21 삼성디스플레이 주식회사 표시 패널
CN202677790U (zh) * 2012-04-13 2013-01-16 京东方科技集团股份有限公司 移位寄存器单元、移位寄存器和显示装置
KR102167138B1 (ko) * 2014-09-05 2020-10-16 엘지디스플레이 주식회사 쉬프트 레지스터 및 그를 이용한 표시 장치
CN104537991B (zh) * 2014-12-30 2017-04-19 深圳市华星光电技术有限公司 正反向扫描的栅极驱动电路
KR102507421B1 (ko) * 2016-06-27 2023-03-10 엘지디스플레이 주식회사 표시장치
KR102631976B1 (ko) * 2017-12-18 2024-01-31 엘지디스플레이 주식회사 게이트 드라이버와 이를 포함한 표시장치
CN108831400A (zh) * 2018-07-26 2018-11-16 深圳市华星光电技术有限公司 包括goa电路的液晶面板及其驱动方法
CN111326096A (zh) * 2020-04-07 2020-06-23 武汉华星光电技术有限公司 Goa电路及显示面板

Also Published As

Publication number Publication date
US20230020231A1 (en) 2023-01-19
CN114170970A (zh) 2022-03-11
US20220084470A1 (en) 2022-03-17
US11508310B2 (en) 2022-11-22

Similar Documents

Publication Publication Date Title
US10586494B2 (en) Scan driver, display device, and method of driving display device
US10078983B2 (en) Scan driver, display device, and method of driving display device
KR102175905B1 (ko) 스캔 구동부 및 이를 이용한 표시장치
KR20180128123A (ko) 게이트 쉬프트 레지스터와 이를 포함한 유기발광 표시장치
KR20160029488A (ko) 쉬프트 레지스터 및 그를 이용한 표시 장치
US10403203B2 (en) Organic light emitting display device
KR102484502B1 (ko) 게이트 드라이버와 이를 포함한 표시장치
CN109427297B (zh) 栅极驱动器和包括该栅极驱动器的显示装置
CN109559669B (zh) 选通驱动器和具有该选通驱动器的显示面板
KR102649203B1 (ko) 인버터를 갖는 쉬프트 레지스터 및 그를 이용한 표시 장치
KR20120138924A (ko) 유기발광다이오드 표시장치
KR20180072269A (ko) 게이트 드라이버 및 그를 이용한 표시 장치
KR102578712B1 (ko) 발광 제어 드라이버 및 그를 이용한 유기 발광 다이오드 표시 장치
KR20180036396A (ko) 쉬프트 레지스터 및 그를 이용한 표시 장치
KR20150086771A (ko) 게이트 드라이버 및 그것을 포함하는 표시 장치
KR20160019301A (ko) 쉬프트 레지스터 및 그를 이용한 표시 장치
KR102380765B1 (ko) 게이트 쉬프트 레지스터와 이를 포함한 유기발광 표시장치
KR20200030422A (ko) 외부 보상용 게이트 드라이버와 이를 포함한 유기 발광 표시장치
KR20050122688A (ko) 주사 구동부와 이를 이용한 발광 표시장치 및 그의 구동방법
US11508310B2 (en) Scan driver and organic light emitting display apparatus including the same
US11961480B2 (en) Scan driver and organic light emitting display apparatus including the same
KR102420492B1 (ko) 시리얼 인터페이스를 이용한 레벨 쉬프터부를 갖는 디스플레이 장치
KR102658432B1 (ko) 발광 제어 신호 발생부 및 이를 포함하는 발광 표시 장치
KR20200030423A (ko) 외부 보상용 게이트 드라이버와 이를 포함한 유기 발광 표시장치
US11699402B2 (en) Display device and data driving circuit

Legal Events

Date Code Title Description
A201 Request for examination