KR102649203B1 - 인버터를 갖는 쉬프트 레지스터 및 그를 이용한 표시 장치 - Google Patents

인버터를 갖는 쉬프트 레지스터 및 그를 이용한 표시 장치 Download PDF

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Abstract

본 발명은 멀티 출력 불량을 방지할 수 있는 인버터를 갖는 쉬프트 레지스터 및 그를 이용한 표시 장치에 관한 것으로, 일 실시예에 따른 각 스테이지는 제1 클럭과 캐리 신호에 의해 제어되어, 풀업부가 제1 클럭을 출력하는 제1 기간을 제외한 제2 기간 동안, 제1 클럭과 동기하는 인버터 출력을 인버터 출력 노드를 통해 출력하는 인버터를 구비한다. 인버터는 제1 클럭 단자와 인버터 제어 노드 사이에 다이오드 구조로 접속되어 제1 클럭을 인버터 제어 노드로 공급하는 제1 인버터용 TFT와, 인버터 제어 노드에 충전된 전압에 의해 제어되어, 제1 클럭을 인버터 출력 노드를 통해 인버터 출력으로 공급하는 제2 인버터용 TFT와, 캐리 신호에 의해 제어되어, 인버터 제어 노드를 저전위 전압으로 방전시키는 제3 인버터용 TFT와, 인버터 제어 노드와 인버터 출력 노드 사이에 접속된 커패시터를 구비한다.

Description

인버터를 갖는 쉬프트 레지스터 및 그를 이용한 표시 장치{SHIFT REGISTER WITH INVERTER AND DISPLAY DEVICE USING THE SAME}
본 발명은 멀티 출력 불량을 방지할 수 있는 인버터를 갖는 쉬프트 레지스터 및 그를 이용한 표시 장치에 관한 것이다.
최근 표시 장치로 각광 받고 있는 평판 표시 장치로는 액정을 이용한 액정 표시 장치(Liquid Crystal Display; LCD), 유기 발광 다이오드(Organic Light Emitting Diode; OLED)를 이용한 OLED 표시 장치, 전기영동 입자를 이용한 전기영동 표시 장치(ElectroPhoretic Display; EPD) 등이 대표적이다.
평판 표시 장치는 각 화소가 박막 트랜지스터(Thin Film Transistor; TFT)에 의해 독립적으로 구동되는 화소 어레이를 영상을 표시하는 표시 패널과, 표시 패널을 구동하는 패널 구동부와, 패널 구동부를 제어하는 타이밍 컨트롤러 등을 포함한다. 패널 구동부는 표시 패널의 게이트 라인들을 구동하는 게이트 구동부와, 표시 패널의 데이터 라인들을 구동하는 데이터 구동부를 포함한다.
게이트 구동부는 표시 패널의 게이트 라인들을 개별 구동하는 스테이지들로 구성된 쉬프트 레지스터를 구비하고, 각 스테이지는 다수의 TFT로 구성된다. 최근 게이트 구동부는 화소 어레이의 TFT 어레이와 함께 형성되어 표시 패널에 내장된 게이트-인-패널(Gate In Panel; GIP) 방식을 주로 이용하고 있다.
각 스테이지에서 풀업 TFT는 Q 노드의 제어에 의해 풀업 기간 동안 동작하여 해당 클럭을 스캔 출력 및 캐리 신호로 공급하고, 풀다운 TFT가 동작하는 풀다운 기간 동안에는 턴-오프된다. 그러나, 풀다운 기간 동안 풀업 TFT에 인가되는 클럭이 트랜지션할 때마다 기생 커패시터의 커플링에 의해 Q 노드에 리플이 발생하여 풀업 TFT를 비정상적으로 구동시킴으로써 출력 단자 및 캐리 출력 단자를 통해 멀티 출력 불량이 발생하는 문제점이 있으며, 이러한 멀티 출력 불량은 초기 구동시 주로 발생한다.
멀티 출력 불량을 방지하기 위하여, 각 스테이지에 풀다운 기간 동안 Q 노드의 리플을 제거하는데 이용되는 인버터를 추가하는 방안이 제안되었다. 그러나, 종래의 인버터는 TFT의 임계 전압(이하 Vth)에 의해 입력 신호 대비 출력 신호의 효율이 좋지 않을 뿐만 아니라 TFT의 Vth가 커질수록 출력 신호가 감소함으로써 Q 노드의 리플이 안정적으로 제거되지 못하여 멀티 출력 불량이 발생할 수 있는 문제점이 있다.
본 발명은 각 스테이지에서 발생하는 멀티 출력 불량을 방지할 수 있는 인버터를 갖는 쉬프트 레지스터 및 그를 이용한 표시 장치를 제공한다.
본 발명의 실시예에 따른 쉬프트 레지스터에서 각 스테이지는 Q 노드에 충전된 전압에 의해 제어되어 제1 클럭 단자에 공급되는 제1 클럭을 출력 단자를 통해 스캔 출력으로 출력하고 캐리 단자를 통해 캐리 신호로 출력하는 풀업부와; 제1 클럭과 캐리 신호에 의해 제어되어, 풀업부가 제1 클럭을 출력하는 제1 기간을 제외한 제2 기간 동안, 제1 클럭과 동기하는 인버터 출력을 인버터 출력 노드를 통해 출력하는 인버터를 포함한다.
일 실시예에 따른 인버터는 제1 클럭 단자와 인버터 제어 노드 사이에 다이오드 구조로 접속되어 제1 클럭을 인버터 제어 노드로 공급하는 제1 인버터용 TFT와, 인버터 제어 노드에 충전된 전압에 의해 제어되어, 제1 클럭을 인버터 출력 노드를 통해 인버터 출력으로 공급하는 제2 인버터용 TFT와, 캐리 신호에 의해 제어되어, 인버터 제어 노드를 저전위 전압으로 방전시키는 제3 인버터용 TFT와, 인버터 제어 노드와 인버터 출력 노드 사이에 접속된 커패시터를 구비한다. 또한, 인버터는 캐리 신호에 의해 제어되어, 인버터 출력 노드를 저전위 전압으로 방전시키는 제4 인버터용 TFT를 추가로 구비할 수 있다.
일 실시예에 따른 풀업부는 Q 노드에 충전된 전압에 의해 제어되며, 제1 클럭을 출력 단자를 통해 스캔 출력으로 출력하는 제1 풀업 TFT와, 제1 클럭을 캐리 단자를 통해 캐리 신호로 출력하는 제2 풀업 TFT를 구비한다.
일 실시예에 따른 각 스테이지는 풀다운부를 추가로 포함하고, 풀다운부는 제1 클럭과 위상이 반전된 제2 클럭에 의해 제어되며, 출력 단자로 게이트 로우 전압을 출력하는 제1 풀다운 TFT와, 캐리 단자로 게이트 로우 전압보다 낮은 저전위 전압을 출력하는 제2 풀다운 TFT를 구비한다.
일 실시예에 따른 각 스테이지는 세트 단자의 세트 신호에 의해 제어되어 Q 노드를 충전하는 세트부를 더 포함한다.
일 실시예에 따른 각 스테이지는 리셋 단자의 리셋 신호에 의해 제어되어 Q 노드를 방전시키는 리셋부를 더 포함한다.
일 실시예에 따른 각 스테이지는 인버터 출력에 의해 제어되어 Q 노드를 저전위 전압으로 방전시키는 제1 노이즈 제거부를 더 포함한다.
일 실시예에 따른 각 스테이지는 인버터 출력에 의해 제어되어 출력 단자를 게이트 로우 전압으로 방전시키고, 캐리 단자를 저전위 전압으로 방전시키는 제2 노이즈 제거부를 추가로 구비한다.
일 실시예에 따른 각 스테이지는 수직 동기 신호의 블랭크 기간에 공급되는 안정화 신호에 의해 제어되며, Q 노드와, 캐리 단자와, 인버터 출력 노드와, 인버터 제어 노드를 저전위 전압으로 방전시키고, 출력 단자를 게이트 로우 전압으로 방전시키는 안정화부를 추가로 구비한다.
일 실시예에 따른 각 스테이지는 Q 노드와 출력 단자 사이에 접속된 스캔 커패시터와, Q 노드와 캐리 단자 사이에 접속된 캐리 커패시터를 추가로 구비한다.
쉬프트 레지스터에는 하이 구간이 부분적으로 오버랩하면서 순차적으로 위상이 지연되는 8상 클럭이 공급되고, 8상 클럭 각각은 4H 기간의 하이 구간과, 4H 기간의 로우 구간이 교번되는 파형을 갖는다.
스테이지가 N번째 스테이지일 때, 제1 클럭은 상기 8상 클럭 중 N번째(N은 자연수) 위상을 갖는 클럭이고, 제2 클럭은 제1 클럭보다 4H 기간 지연된 N+4번째 위상을 갖는 클럭이다. 세트 단자에는 N-4번째 전단 스테이지로부터 공급되는 N-4번째 캐리 신호 또는 스타트 신호가 공급된다. 리셋 단자에는 N+4번째 후단 스테이지로부터 공급되는 N+4번째 캐리 신호 또는 리셋 신호가 공급된다.
일 실시예에 따른 표시 장치는 표시 패널의 비표시 영역에 내장되어 표시 패널의 게이트 라인들을 개별 구동하는 전술한 쉬프트 레지스터를 구비한다.
본 발명의 일 실시예에 따른 쉬프트 레지스터 및 그를 이용한 표시 장치는 인버터의 출력 TFT인 제2 인버터용 TFT의 게이트 전극과 소스 전극(인버터 출력 노드) 사이에 커패시터를 구비함으로써 인버터가 해당 클럭의 하이 전압을 출력할 때마다 커패시터의 커플링에 의해 제2 인버터용 TFT의 게이트 전극에 인가되는 전압이 상승되므로 인버터 출력 전압 감소를 개선할 수 있다. 다.
이에 따라, 안정적인 인버터 출력 전압에 의해 제어되는 제1 노이즈 제거부는 Q 노드의 리플을 신속하고 안정적으로 제거하여 멀티 출력 불량을 방지할 수 있으므로 스캔 출력의 신뢰성을 향상시킬 수 있고, 나아가 쉬프트 레지스터의 수명을 증가시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 쉬프트 레지스터를 내장한 표시 장치의 구성을 개략적으로 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 쉬프트 레지스터에서 N번째 스테이지의 구성을 나타낸 회로도이다.
도 3은 도 2에 도시된 N번째 스테이지의 구동 파형도이다.
도 4는 도 2에 도시된 N번째 스테이지에서 인버터의 구동 파형도이다.
도 5는 본 발명의 일 실시예에 따른 인버터가 커패시터를 구비하지 않은 경우와 구비한 경우의 구동 파형에 대한 시뮬레이션 결과를 나타낸 도면이다.
이하, 본 발명의 바람직한 실시예들을 첨부 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 쉬프트 레지스터를 내장한 표시 장치의 구성을 개략적으로 나타낸 블록도이고, 도 2는 본 발명의 일 실시예에 따른 쉬프트 레지스터의 어느 한 스테이지를 나타낸 회로도이고, 도 3은 도 2에 도시된 스테이지의 구동 파형도이고, 도 4는 도 2에 도시된 N번째 스테이지에서 인버터의 구동 파형도이다.
도 1에 도시된 표시 장치는 화소 어레이(600) 및 게이트 구동부(400)를 포함하는 표시 패널(500), 데이터 구동부(300), 타이밍 컨트롤러(100)와, 도시하지 않은 전원부 등을 구비한다.
타이밍 컨트롤러(100)는 호스트 세트로부터 공급된 영상 데이터와 함께 기본 타이밍 제어 신호를 입력한다. 타이밍 컨트롤러(100)는 화질 보상이나 소비 전력 감소 등을 위한 다양한 데이터 처리 방법을 이용하여 영상 데이터를 변조하고 변조된 영상 데이터를 데이터 구동부(300)로 출력한다.
타이밍 컨트롤러(100)는 기본 타이밍 제어 신호를 이용하여 데이터 구동부(300)의 동작 타이밍을 제어하는 데이터 제어 신호와, 게이트 구동부(400)의 동작 타이밍을 제어하는 게이트 제어 신호를 생성하고, 데이터 구동부(300)에 데이터 제어 신호를 공급하고 게이트 구동부(400)에 게이트 제어 신호를 공급한다. 기본 타이밍 제어 신호는 도트 클럭(Dot Clock) 및 데이터 인에이블(Data Enable) 신호를 포함하고 수평 동기 신호 및 수직 동기 신호를 더 포함할 수 있다. 데이터 제어 신호는 데이터 구동부(300)에서 영상 데이터의 래치 타이밍을 제어하는 소스 스타트 펄스(Source Start Pulse) 및 소스 쉬프트 클럭(Source Shift Clock)과, 영상 데이터 신호의 출력 기간을 제어하는 소스 출력 인에이블(Source Output Enable) 신호 등을 포함한다. 게이트 제어 신호는 게이트 구동부(400)의 동작 시점을 제어하는 게이트용 스타트 펄스와, 출력 신호나 쉬프트 제어 신호로 이용되는 게이트용 클럭들 등을 포함한다.
타이밍 컨트롤러(100)와 게이트 구동부(400) 사이에는 레벨 쉬프터(LS; 200)가 추가로 구비될 수 있으며, 레벨 쉬프터(200)는 전원부(미도시)에 내장될 수 있다. 레벨 쉬프터(200)는 타이밍 컨트롤러(100)로부터의 게이트 제어 신호, 즉 게이트용 스타트 펄스 및 클럭들의 TTL(Transistor Transistor Logic) 전압을 화소 어레이(600)의 TFT 구동을 위한 게이트 하이 전압(게이트 온 전압) 및 게이트 로우 전압(게이트 오프 전압)으로 레벨 쉬프팅하여 게이트 구동부(400)로 공급한다.
데이터 구동부(300)는 타이밍 컨트롤러(100)로부터의 데이터 제어 신호 및 영상 데이터를 공급받는다. 데이터 구동부(300)는 데이터 제어 신호에 따라 구동되어, 감마 전압 생성부로부터 공급된 레퍼런스 감마 전압 세트를 데이터의 계조값에 각각 대응하는 계조 전압들로 세분화한 다음, 세분화된 계조 전압들을 이용하여 디지털 영상 데이터를 각각 아날로그 영상 데이터 신호로 변환하고, 아날로그 영상 데이터 신호를 표시 패널(500)의 데이터 라인들로 각각 공급한다.
데이터 구동부(300)는 표시 패널(500)의 데이터 라인들을 분할 구동하는 다수의 데이터 드라이브 IC로 구성되고, 각 데이터 드라이브 IC는 TCP(Tape Carrier Package), COF(Chip On Film), FPC(Flexible Print Circuit) 등과 같은 회로 필름에 실장되어 표시 패널(500)에 TAB(Tape Automatic Bonding) 방식으로 부착되거나, COG(Chip On Glass) 방식으로 표시 패널(500) 상에 실장될 수 있다.
표시 패널(500)은 화소들이 매트릭스형으로 배치된 화소 어레이(600)를 통해 영상을 표시한다. 화소 어레이(600)의 각 화소는 통상 R(Red), G(Green), B(Blue) 서브화소의 조합으로 원하는 색을 구현하고, 휘도 향상을 위한 W(White) 서브화소를 추가로 구비하기도 한다. 각 서브화소는 TFT에 의해 독립적으로 구동된다. TFT로는 비정질 실리콘 반도체층을 이용하는 비정질 TFT를 이용하거나, 폴리 실리콘 반도체층을 이용하는 폴리 TFT를 이용하거나, 금속 산화물 반도체층을 이용하는 옥사이드(Oxide) TFT를 이용한다. 표시 패널(500)로는 액정 표시 장치(LCD), 유기 발광 다이오드(OLED) 표시 장치, 또는 전기영동 표시 장치(EPD) 등이 이용될 수 있다.
게이트 구동부(400)는 표시 패널(500)의 비표시 영역, 즉 화소 어레이(600)의 일측 또는 양측과 인접한 비표시 영역에 내장된 GIP 타입의 쉬프트 레지스터를 구비한다. 쉬프트 레지스터는 화소 어레이(600)의 게이트 라인들을 개별 구동하고 서로 종속적으로 연결된 다수의 스테이지들(ST1, ST2, ST3 등)을 구비하고, 각 스테이지(ST)는 화소 어레이(600)의 TFT 어레이와 함께 기판 상에 형성된 다수의 TFT들로 구성된다. 각 스테이지를 구성하는 TFT들은 비정질 TFT, 폴리 TFT, 또는 옥사이드 TFT를 이용한다.
각 스테이지(ST)는 스타트 신호 또는 어느 하나의 전단 스테이지로부터 공급된 전단 캐리 신호에 의해 세트되어 해당 클럭을 스캔 출력 및 캐리 신호로 출력한다. 각 스테이지(ST)는 리셋 신호 또는 어느 하나의 후단 스테이지로부터 공급된 후단 캐리 신호에 의해 리셋되어 스캔 출력 및 캐리 신호의 게이트 오프 전압을 출력한다.
이하에서 "전단 스테이지"는 해당 스테이지의 이전(상부)에 위치하는 적어도 하나의 스테이지들 중 어느 하나를 의미하고, "후단 스테이지"는 해당 스테이지의 이후(하부)에 위치하는 적어도 하나의 스테이지들 중 어느 하나를 의미한다.
도 2를 참조하면, N번째(N은 자연수) 스테이지는 세트부(410), 리셋부(420), 풀업부(430), 풀다운부(440), 제1 노이즈 제거부(450), 제2 노이즈 제거부(460), 안정화부(470), 인버터(480)를 구비한다.
N번째(N은 자연수) 스테이지는 위상이 서로 다른 i상(i는 짝수)의 클럭 신호들 중 복수의 클럭 신호들을 공급받는다. 예를 들면, 도 3에 도시된 바와 같이 순차적으로 위상이 지연되면서 하이 논리 구간이 서로 부분적으로 오버랩하는 8상 클럭 신호(CLK1~CLK8) 중 서로 오버랩하지 않는 2개의 클럭 신호를 N번째 스테이지는 공급받을 수 있다.
도 3을 참조하면, 8상 클럭 신호(CLK1~CLK8) 각각에서는 4H 기간의 하이 논리(게이트 온 전압) 구간과 4H 기간의 로우 논리(게이트 오프 전압) 구간이 교번적으로 반복된다. 8상 클럭 신호들(CLK1~CLK8)은 하이 논리 구간이 1H 기간씩 순차적으로 위상 지연되며 각 클럭 신호는 하이 논리 구간 중 3H 기간, 2H 기간, 1H 기간이 인접한 다른 클럭들 각각의 하이 논리 구간과 오버랩할 수 있다. 이러한 8상 클럭 신호들(CLK1~CLK8)은 순차적으로 스캔 출력(Gout)으로 출력되어 각 스캔 출력(Gout)도 4H 기간의 하이 구간을 갖으므로 고속 구동시 충분한 충전 시간을 제공할 수 있다. 8상 클럭 신호들(CLK1~CLK8)에서 N번째 위상을 갖는 클럭과 N+4번째 위상을 갖는 클럭, 예를 들면 제1 클럭(CLK)과 제5 클럭(CLK)은 서로 위상 반전된 형태를 갖는다.
도 3은 N번째 스테이지에서 스캔 출력(Gout(N)) 및 캐리 신호(CRY(N))로 출력하는 N번째 위상을 갖는 클럭 신호(CLK(N))가 제5 클럭(CLK5)인 경우를 예시한 것이다. N번째 위상을 갖는 클럭 신호(CLK(N); CLK5)는, 세트 신호로 이용되는 N-4번째 전단 캐리 신호(CRY(N-4))와, 리셋 신호로 이용되는 N+4번째 후단 캐리 신호(CRY(N+4))와, 풀다운부(440)를 제어하는 N+4번째 위상을 갖는 클럭(CLK(N+4); CLK1)과 하이 구간이 오버랩하지 않는다.
세트부(410)는 세트 단자(S)에 스타트 신호 또는 N-4번째의 전단 스테이지로부터 공급된 (N-4)번째 캐리 신호(CRY(N-4))를 세트 신호로 공급받을 수 있다. 세트부(410)는 세트 신호의 제어에 응답하여 Q 노드를 하이 전압으로 세트(충전)한다. 편의상 이하에서는 세트 단자(S)에 N-4번째 캐리 신호(CRY(N-4))가 세트 신호로 공급된 경우를 설명하기로 한다. 세트부(410)는 적어도 하나의 세트 TFT(TS)를 구비한다. 세트 TFT(TS)는 세트 단자(S)에 게이트 전극 및 드레인 전극이 접속된 다이오드 구조이고, Q 노드에 소스 전극이 접속된다. 세트 TFT(TS)는 세트 신호로 공급되는 N-4번째 캐리 신호(CRY(N-4))의 하이 전압 기간(t1) 동안 턴-온되어 Q 노드를 N-4번째 캐리 신호(CRY(N-4))의 하이 전압으로 충전한다.
리셋부(420)는 리셋 단자(R)에 리셋 펄스 또는 N+4번째의 후단 스테이지로부터 공급된 N+4번째 캐리 신호(CRY(N+4))를 리셋 신호로 공급받을 수 있다. 리셋부(420)는 리셋 신호의 제어에 응답하여 Q 노드와, 스캔 출력(Gout(N))을 출력하는 출력 단자(OUT)와, 캐리 신호(CRY(N))를 출력하는 캐리 단자(CR)를 리셋(방전)시킨다. 편의상 이하에서는 리셋 단자(R)에 N+4번째 캐리 신호(CRY(N+4))가 리셋 신호로 공급된 경우를 설명하기로 한다. 리셋부(420)는 리셋 신호(CRY(N+4))에 의해 제어되어 Q 노드 및 출력 단자(OUT)와 캐리 단자(CR)를 각각 리셋시키는 제1 내지 제3 리셋 TFT(Trs1, Trs2, Trs3)를 구비한다. 제1 내지 제3 리셋 TFT(Trs1, Trs2, Trs3)는 리셋 신호로 공급되는 N+4번째 캐리 신호(CRY(N+4))의 하이 전압 기간(t3) 동안 동시에 턴-온된다. 제1 리셋 TFT(Trs1)는 Q노드를 저전위 전압(VSS)으로 방전시킨다. 제2 리셋 TFT(Trs2)는 출력 단자(OUT)를 게이트 로우 전압(VGL)으로 방전시킨다. 제3 리셋 TFT(Trs3)는 캐리 단자(CR)를 저전위 전압(VSS)으로 방전시킨다.
풀업부(430)는 Q 노드의 제어에 의해 풀-업되어, 제1 클럭 단자(CK1)에 공급된 N번째 위상을 갖는 클럭 신호(CLK(N))를 스캔 출력(Gout(N))으로 출력함과 아울러 캐리 신호(CRY(N))로 출력한다. 풀업부(430)는 제1 및 제2 풀업 TFT(Tpu1, Tpu2)를 구비한다. 제1 풀업 TFT(Tpu1)는 Q 노드에 게이트 전극이 접속되고, 제1 클럭 단자(CK1)에 드레인 전극이 접속되며, 출력 단자(OUT)에 소스 전극이 접속된다. 제2 풀업 TFT(Tpu2)는 Q 노드에 게이트 전극이 접속되고, 제1 클럭 단자(CK1)에 드레인 전극이 접속되며, 캐리 단자(CR)에 소스 전극이 접속된다. 제1 풀업 TFT(Tpu1)는 Q 노드의 하이 전압에 의해 턴-온되어 N번째 위상을 갖는 클럭 신호(CLK(N))를 출력 단자(OUT)를 통해 스캔 출력(Gout(N))으로 출력하고, 제2 풀업 TFT(Tpu2)는 Q 노드의 하이 전압에 의해 턴-온되어 N번째 위상을 갖는 클럭 신호(CLK(N))를 캐리 단자(CR)를 통해 캐리 신호(CRY(N))로 출력한다. 제1 및 제2 풀업 TFT(Tpu1, Tpu2)는 Q 노드의 하이 전압 기간(t1, t2) 동안 턴-온되고, 제1 기간(t1)에는 N번째 위상을 갖는 클럭 신호(CLK(N))의 로우 전압을 스캔 출력(Gout(N)) 및 캐리 신호(CRY(N))의 로우 전압으로 출력하고, 제2 기간(t2)에는 N번째 위상을 갖는 클럭 신호(CLK(N))의 하이 전압을 스캔 출력(Gout(N)) 및 캐리 신호(CRY(N))의 하이 전압으로 출력한다.
풀다운부(440)는 제2 클럭 단자(CK2)에 N+4번째 위상을 갖는 클럭 신호(CLK(N+4))를 공급받을 수 있다. 풀다운부(440)는 클럭 신호(CLK(N+4))의 제어에 의해 풀다운되어 출력 단자(OUT) 및 캐리 단자(CR)에 게이트 로우 전압(VGL)과 저전위 전압(VSS)을 각각 출력한다. 풀다운부(440)는 제1 및 제2 풀다운 TFT(Tpd1, Tpd2)를 구비한다. 제1 풀다운 TFT(Tpd1)는 제2 클럭 단자(CK2)에 게이트 전극이 접속되고, 출력 단자(OUT)에 드레인 전극이 접속되며, 게이트 로우 전압(VGL)의 공급 단자(PT1)에 소스 전극이 접속된다. 제2 풀다운 TFT(Tpd2)는 제2 클럭 단자(CK2)에 게이트 전극이 접속되고, 캐리 단자(CR)에 드레인 전극이 접속되며, 저전위 전압(VSS)의 공급 단자(PT2)에 소스 전극이 접속된다. 제1 풀다운 TFT(Tpd1)는 N+4번째 위상을 갖는 클럭 신호(CLK(N+4); CLK1)의 하이 전압에 의해 제3 기간(t3) 동안 턴-온되어 게이트 로우 전압(VGL)을 스캔 출력(Gout(N))의 로우 전압으로 출력하고, 제2 풀다운 TFT(Tpd2)는 N+4번째 위상을 갖는 클럭 신호(CLK(N+4); CLK4)의 하이 전압에 의해 제3 기간(t3) 동안 턴-온되어 저전위 전압(VSS)을 캐리 신호(CRY(N))의 로우 전압으로 출력한다. 제2 클럭 단자(CK2)에 공급되는 N+4번째 위상을 갖는 클럭 신호(CLK(N+4))는 제1 클럭 단자(CK1)에 공급되는 N번째 위상을 갖는 클럭 신호(CLK(N))과 반전된 위상을 갖는다.
인버터(480)는 제1 클럭 단자(CK1)를 통해 N번째 위상을 갖는 클럭 신호(CLK(N))를 공급받고, 캐리 단자(CR)를 통해 캐리 신호(CRY(N))를 공급받는다. 인버터(480)는 도 3 및 도 4에 도시된 바와 같이 풀업부(430)가 N번째 위상을 갖는 클럭 신호(CLK(N))의 하이 전압을 스캔 출력(Gout(N)) 및 캐리 신호(CRY(N))로 출력하는 풀업 기간(t2)을 제외한 나머지의 풀다운 기간 동안, N번째 위상을 갖는 클럭 신호(CLK(N))를 이용하여 그 클럭 신호(CLK(N))와 동기하는 인버터 출력(Vinv(N))을 인버터 출력 노드(VN)를 통해 출력한다.
인버터(480)는 제1 내지 제3 인버터용 TFT(Ti1~Ti3)와 커패시터(CBi)를 구비한다. 또한, 인버터(480)는 제4 인버터용 TFT(Ti4)를 추가로 구비할 수 있다.
제1 인버터용 TFT(Ti1)는 N번째 위상을 갖는 클럭 신호(CLK(N))가 공급되는 제1 클럭 단자(CK)에 게이트 전극 및 드레인 전극이 접속된 다이오드 구조이고, 인버터 제어 노드(CN)에 소스 전극이 접속된다. 제2 인버터용 TFT(Ti2)은 인버터 제어 노드(CN)에 게이트 전극이 접속되고, 제1 클럭 단자(CK1)에 드레인 전극이 접속되며, 인버터 출력 노드(VN)에 소스 전극이 접속된다. 제3 인버터용 TFT(Ti3)는 캐리 단자(CR)에 게이트 전극이 접속되고 인버터 제어 노드(CN)에 드레인 전극이 접속되며 저전위 전압(VSS)의 공급 단자(PT2)에 소스 전극이 접속된다. 커패시터(CBi)는 제2 인버터용 TFT(Ti2)의 게이트 전극 및 소스 전극이 각각 접속된 인버터 제어 노드(CN)와 인버터 출력 노드(VN) 사이에 접속된다. 제4 인버터용 TFT(Ti4)는 캐리 단자(CR)에 게이트 전극이 접속되고 인버터 출력 노드(VN)에 드레인 전극이 접속되며 저전위 전압(VSS)의 공급 단자(PT2)에 소스 전극이 접속된다.
제1 인버터용 TFT(Ti1)는 N번째 위상을 갖는 클럭 신호(CLK(N))의 하이 전압을 인버터 제어 노드(CN)에 충전하고, 충전된 인버터 제어 노드(CN)에 의해 제2 인버터용 TFT(Ti2)가 턴-온되어 N번째 위상을 갖는 클럭 신호(CLK(N))를 인버터 출력 (Vinv(N))으로 출력한다. 제3 인버터용 TFT(Ti3)는 캐리 신호(CRY(N))에 의해 턴-온되어 인버터 제어 노드(CN)를 저전위 전압(VSS)으로 방전시키고, 제4 인버터용 TFT(Ti4)는 캐리 신호(CRY(N))에 의해 턴-온되어 인버터 출력 노드(VN)를 저전위 전압(VSS)으로 방전시킨다. 따라서, 풀업부(430)가 N번째 위상을 갖는 클럭 신호(CLK(N))의 하이 전압을 출력하는 풀업 기간(t2) 동안 제1 및 제2 인버터용 TFT(Ti1, Ti2)가 턴-온되더라도, 턴-온된 제3 및 제4 인버터용 TFT(Ti3, Ti4)에 의해 인버터 출력 (Vinv(N))은 도 3 및 도 4와 같이 저전위 전압(VSS)을 출력한다.
도 3 및 4를 참조하면, 로우 전압의 캐리 신호(CRY(N))에 의해 제3 및 제4 인버터용 TFT(Ti3, Ti4)가 턴-오프 상태를 유지하는 풀다운 기간 동안, 제1 및 제2 인버터용 TFT(Ti1, Ti2)가 N번째 위상을 갖는 클럭 신호(CLK(N))가 하이 전압일 때마다 턴-온되어, 인버터 출력 노드(VN)는 해당 클럭 신호(CLK(N))를 이용한 하이 전압을 출력한다.
제1 인버터용 TFT(Ti1)는 N번째 위상을 갖는 클럭 신호(CLK(N))가 게이트 전극과 드레인 전극에 인가되는 다이오드 구조를 갖는다. 그 결과, 제1 인버터용 TFT(Ti1)의 소스 전극 즉, 인버터 제어 노드(CN)에 충전되는 전압은 제1 인버터용 TFT(Ti1)가 갖는 임계전압(Vth)에 의해 전압 레벨 감소가 발생하게 된다.
본 발명의 일 실시예에 따른 인버터(480)는 제2 인버터용 TFT(Ti2)의 게이트 전극 및 소스 전극 사이에 위치하는 커패시터(CBi)를 구비함으로써, 인버터 출력 노드(VN)가 하이 전압을 출력할 때, 커패시터(CBi)의 커플링 작용에 의해 인버터 제어 노드(CN)의 하이 전압이 상승하고 인버터 출력 노드(VN)의 하이 전압도 상승하게 되므로, 인버터 출력 노드(VN)는 제1 및 제2 인버터용 TFT(Ti1, Ti2)의 임계전압(Vth)에 의한 전압 레벨의 감소없이 클럭 신호(CLK(N))의 하이 전압과 동등한 하이 전압을 인버터 출력(Vinv(N))으로 출력할 수 있을 뿐만 아니라 인버터 출력(Vinv(N))의 라이징 타임을 감소시킬 수 있다.
다시 말하여, 인버터(480)에 커패시터(CBi)가 없는 경우, 제1 및 제2 인버터용 TFT(Ti1, Ti2)가 클럭 신호(CLK(N))의 하이 전압을 이용하여 인버터 출력 노드(VN)에 하이 전압을 출력할 때, 제1 인버터용 TFT(Ti1)의 Vth와 제2 인버터용 TFT(Ti2)의 Vth에 의해, 클럭 신호(CLK(N))의 하이 전압과 대비하여 인버터 출력(Vinv(N))의 하이 전압이 감소하고 라이징 타임이 증가할 수 있다.
이를 방지하기 위하여, 본 발명의 일 실시예에 따른 인버터(480)는 제2 인버터용 TFT(Ti2)의 게이트 전극 및 소스 전극 사이, 즉 인버터 제어 노드(CN) 및 인버터 출력 노드(VN) 사이에 접속된 커패시터(CBi)를 구비한다. 이에 따라, 인버터(480)가 클럭 신호(CLK(N))의 하이 전압을 출력할 때 커패시터(CBi)의 커플링 작용에 의해 인버터 제어 노드(CN) 및 인버터 출력 노드(VN)의 전압이 모두 상승함으로써 클럭 신호(CLK(N))와 동등한 하이 전압을 인버터 출력(Vinv(N))으로 안정적으로 출력할 수 있을 뿐만 아니라 인버터 출력(Vinv(N))의 라이징 타임을 감소시킬 수 있다.
제1 노이즈 제거부(450)는 인버터 출력 노드(VN)를 통해 N번째 인버터 출력(Vinv(N))를 공급받고, N번째 인버터 출력(Vinv(N))의 제어에 응답하여 Q 노드를 저전위 전압(VSS)으로 방전시킨다. 제1 노이즈 제거부(450)는 적어도 하나의 제1 노이즈 제거 TFT(Tnq)를 구비한다. 제1 노이즈 제거 TFT(Tnq)는 인버터 출력 노드(VN)에 게이트 전극이 접속되고, Q 노드에 드레인이 접속되며, 저전위 전압(VSS) 공급 단자(PT2)에 소스 전극이 접속된다. 제1 노이즈 제거 TFT(Tnq)는 풀다운 기간 동안 N번째 위상을 갖는 클럭 신호(CLK(N))와 동기하여 N번째 인버터 출력(Vinv(N))의 하이 전압이 공급될 때마다 턴-온되어 Q 노드를 저전위 전압(VSS)으로 방전시킴으로써 N번째 위상을 갖는 클럭 신호(CLK(N))의 커플링에 의한 Q 노드의 리플을 제거할 수 있다.
특히, 풀다운 기간 동안 인버터(480)가 커패시터(CBi)의 커플링 작용에 의해 N번째 위상을 갖는 클럭 신호(CLK(N))의 하이 전압과 동등한 전압 레벨을 갖고 라이징 타임이 감소된 인버터 출력(Vinv(N))을 공급함으로써 제1 노이즈 제거 TFT(Tnq)는 빠르고 안정적으로 턴-온되어 Q 노드의 리플을 신속하게 제거할 수 있으므로 Q 노드의 리플을 방지할 수 있다.
제2 노이즈 제거부(460)는 N번째 인버터 출력(Vinv(N))의 제어에 응답하여 캐리 단자(CR) 및 출력 단자(OUT)를 방전시킨다. 제2 노이즈 제거부(460)는 N번째 인버터 출력(Vinv(N))에 의해 제어되어 캐리 단자(CR)를 저전위 전압(VSS)으로 방전시키는 제2-1 노이즈 제거 TFT(Tnc)와, N번째 인버터 출력(Vinv(N))에 의해 제어되어 출력 단자(OUT)를 게이트 로우 전압(VGL)으로 방전시키는 제2-2 노이즈 제거 TFT(Tno)를 구비한다. 이에 따라, 풀다운 기간 동안 N번째 위상을 갖는 클럭 신호(CLK(N))와 동기하여 N번째 인버터 출력(Vinv(N))의 하이 전압이 공급될 때마다, 제2-1 노이즈 제거 TFT(Tnc)와 제2-2 노이즈 제거 TFT(Tno)가 턴-온되어 캐리 신호(CRY(N)) 및 스캔 출력(Gout(N))의 멀티 출력을 제거한다.
안정화부(470)는 안정화 신호(Vstable)에 응답하여 Q 노드, 캐리 단자(CR), 출력 단자(OUT), 인버터 출력 노드(VN), 인버터 제어 노드(CN)를 각각 리셋시키는 제1 내지 제5 안정화 TFT(Tst1~ Tst5)를 구비한다. 제1 내지 제5 안정화 TFT(Tst1~Tst5)는 수직 동기 신호의 수직 블랭크 기간마다 안정화 단자(ST)에 공급되는 안정화 신호(Vstable)에 의해 동시에 턴-온된다. 제1 안정화 TFT(Tst1)는 Q 노드를 저전위 전압(VSS)으로 방전시키고, 제2 안정화 TFT(Tst2)는 캐리 단자(CR)를 저전위 전압(VSS)으로 방전시키고, 제3 안정화 TFT(Tst3)는 출력 단자(OUT)를 게이트 로우 전압(VGL)으로 방전시키고, 제4 안정화 TFT(Tst4)는 인버터 출력 노드(VN)를 저전위 전압(VSS)으로 방전시키고, 제5 안정화 TFT(Tst5)는 인버터 제어 노드(CN)를 저전위 전압(VSS)으로 방전시킴으로써 스테이지의 주요 노드를 모두 초기화시킨다.
각 스테이지에 공급되는 게이트 로우 전압(VGL)과 저전위 전압(VSS)은 TFT를 턴-오프시킬 수 있는 부극성의 저전위 전압으로 제1 및 제2 게이트 오프 전압으로 각각 표현될 수 있다. 저전위 전압(VSS)은 캐리 신호에 이용되는 제2 게이트 오프 전압으로 스캔 출력에 이용되는 게이트 로우 전압(VGL), 즉 제1 게이트 오프 전압 보다 낮은 전압이 이용된다. 이에 따라, 캐리 신호를 세트 신호 또는 리셋 신호와 같은 제어 신호로 이용하는 다른 스테이지에서 캐리 신호의 저전위 전압(VSS)은 해당 TFT를 안정적으로 턴-오프시킴으로써 누설 전류를 감소시킬 수 있다.
풀업부(430)는 제1 풀업 TFT(Tpu1)의 Q 노드 및 출력 단자(OUT) 사이에 접속된 스캔 커패시터(CBo)와, 제2 풀업 TFT(Tpu2)의 Q 노드 및 캐리 단자(CR) 사이에 접속된 캐리 커패시터(CBc)를 포함하는 듀얼 커패시터를 구비한다.
스캔 커패시터(CBo) 및 캐리 커패시터(CBc)는 제1 및 제2 풀업 TFT(Tpu1, Tpu2)가 Q 노드의 제어에 의해 풀업되어 해당 클럭 신호(CLK(N))의 하이 전압을 출력할 때 Q 노드의 하이 전압을 증폭시켜 Q 노드 전압의 라이징 타임을 감소시킬 수 있다. 이 결과, Q 노드 전압의 빠른 상승에 의해 제1 및 제2 풀업 TFT(Tpu1, Tpu2)는 해당 클럭 신호(CLK(N))의 하이 전압을 보다 빠르게 스캔 출력(Gout(N))과 캐리 신호(CRY(N))로 공급하므로 스캔 출력(Gout(N)) 및 캐리 신호(CRY(N))의 라이징 타임을 감소시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 인버터가 커패시터를 구비하지 않은 경우와 구비한 경우의 구동 파형에 대한 시뮬레이션 결과를 나타낸 도면이다.
도 5를 참조하면, 인버터(480)가 커패시터(CBi)를 구비한 경우(b), 그 커패시터(CBi)를 구비하지 않은 경우(a)와 대비하여, 제2 인버터용 TFT(Ti2)의 게이트 전압 레벨과, 인버터 출력 노드(VN)의 전압 레벨이 상승함과 아울러 인버터 출력(Vinv(N))의 라이징 타임이 감소하였음을 알 수 있다. 인버터 출력(Vinv(N))의 전압 레벨이 상승하고 라이징 타임이 감소하면 제1 노이즈 제거부(450)를 통해 Q 노드의 리플을 빠르고 안정적으로 제거할 수 있으므로 멀티 출력 불량을 방지할 수 있다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 쉬프트 레지스터 및 그를 이용한 표시 장치는 인버터의 출력 TFT인 제2 인버터용 TFT의 게이트 전극과 소스 전극(인버터 출력 노드) 사이에 커패시터를 구비함으로써 인버터가 해당 클럭의 하이 전압을 출력할 때마다 커패시터의 커플링에 의해 인버터 출력 전압을 상승시킬 수 있고 라이징 타임을 단축시킬 수 있다.
이에 따라, 인버터 출력에 의해 제어되는 제1 노이즈 제거부를 통해 Q 노드의 리플을 신속하고 안정적으로 제거하여 멀티 출력 불량을 방지할 수 있으므로 스캔 출력의 신뢰성을 향상시킬 수 있고 나아가 쉬프트 레지스터가 신뢰성을 갖는 수명을 증가시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정하여져야만 할 것이다.
100: 타이밍 컨트롤러 200: 레벨 쉬프터(LS)
300: 데이터 구동부 400: 게이트 구동부
500: 표시 패널 600: 화소 어레이
410: 세트부 420: 리셋부
430: 풀업부 440: 풀다운부
450: 제1 노이즈 제거부 460: 제2 노이즈 제거부
470: 안정화부 480: 인버터

Claims (13)

  1. 서로 종속적으로 접속된 다수의 스테이지를 갖는 쉬프트 레지스터에서,
    각 스테이지는,
    Q 노드에 충전된 전압에 의해 제어되어 제1 클럭 단자에 공급되는 제1 클럭을 출력 단자를 통해 스캔 출력으로 출력하고 캐리 단자를 통해 캐리 신호로 출력하는 풀업부와;
    상기 제1 클럭과, 상기 캐리 신호에 의해 제어되어, 상기 풀업부가 상기 제1 클럭을 출력하는 제1 기간을 제외한 제2 기간 동안, 상기 제1 클럭과 동기하는 인버터 출력을 인버터 출력 노드를 통해 출력하는 인버터를 포함하고,
    상기 인버터는
    상기 제1 클럭 단자와 인버터 제어 노드 사이에 다이오드 구조로 접속되어 상기 제1 클럭을 상기 인버터 제어 노드로 공급하는 제1 인버터용 TFT와,
    상기 인버터 제어 노드에 충전된 전압에 의해 제어되어, 상기 제1 클럭을 상기 인버터 출력 노드를 통해 상기 인버터 출력으로 공급하는 제2 인버터용 TFT와,
    상기 캐리 신호에 의해 제어되어, 상기 인버터 제어 노드를 저전위 전압으로 방전시키는 제3 인버터용 TFT와,
    상기 인버터 제어 노드와 상기 인버터 출력 노드 사이에 접속된 커패시터를 구비하고,
    상기 각 스테이지는
    수직 동기 신호의 블랭크 기간에 공급되는 안정화 신호에 의해 제어되며, 상기 Q 노드와, 상기 캐리 단자와, 상기 인버터 출력 노드와, 상기 인버터 제어 노드를 상기 저전위 전압으로 방전시키고, 상기 출력 단자를 게이트 로우 전압으로 방전시키는 안정화부를 구비하는 쉬프트 레지스터.
  2. 청구항 1에 있어서,
    상기 인버터는
    상기 캐리 신호에 의해 제어되어, 상기 인버터 출력 노드를 상기 저전위 전압으로 방전시키는 제4 인버터용 TFT를 추가로 구비하는 쉬프트 레지스터.
  3. 청구항 1에 있어서,
    상기 각 스테이지는
    세트 단자에 공급되는 세트 신호에 의해 제어되어 상기 Q 노드를 충전하는 세트부를 더 포함하는 쉬프트 레지스터.
  4. 청구항 1에 있어서,
    상기 각 스테이지는
    리셋 단자에 공급되는 리셋 신호에 의해 제어되어 상기 Q 노드를 방전시키는 리셋부를 더 포함하는 쉬프트 레지스터.
  5. 청구항 1에 있어서,
    상기 각 스테이지는
    상기 인버터 출력에 의해 제어되어 상기 Q 노드를 저전위 전압으로 방전시키는 제1 노이즈 제거부를 더 포함하는 쉬프트 레지스터.
  6. 청구항 1에 있어서,
    상기 풀업부는
    상기 Q 노드에 의해 제어되며, 상기 제1 클럭을 상기 출력 단자를 통해 상기 스캔 출력으로 출력하는 제1 풀업 TFT와, 상기 제1 클럭을 상기 캐리 단자를 통해 상기 캐리 신호로 출력하는 제2 풀업 TFT를 구비하는 쉬프트 레지스터.
  7. 청구항 1에 있어서,
    상기 각 스테이지는 풀다운부를 추가로 포함하고,
    상기 풀다운부는
    상기 제1 클럭과 위상이 반전된 제2 클럭에 의해 제어되며, 상기 출력 단자로 게이트 로우 전압을 출력하는 제1 풀다운 TFT와, 상기 캐리 단자로 상기 게이트 로우 전압보다 낮은 상기 저전위 전압을 출력하는 제2 풀다운 TFT를 구비하는 쉬프트 레지스터.
  8. 청구항 1에 있어서,
    상기 각 스테이지는
    상기 인버터 출력에 의해 제어되어 상기 출력 단자는 게이트 로우 전압으로 방전시키고, 상기 캐리 단자는 상기 저전위 전압으로 방전시키는 제2 노이즈 제거부를 추가로 구비하는 쉬프트 레지스터.
  9. 삭제
  10. 청구항 1에 있어서,
    상기 각 스테이지는
    상기 Q 노드와 상기 출력 단자 사이에 접속된 스캔 커패시터와,
    상기 Q 노드와 상기 캐리 단자 사이에 접속된 캐리 커패시터를 추가로 구비하는 쉬프트 레지스터.
  11. 청구항 1에 있어서,
    상기 쉬프트 레지스터에는 하이 구간이 부분적으로 오버랩하면서 순차적으로 위상이 지연되는 8상 클럭이 공급되고,
    상기 8상 클럭 각각은 4H 기간의 하이 구간과, 4H 기간의 로우 구간이 교번되는 파형을 갖고,
    상기 스테이지가 N번째 스테이지일 때,
    상기 제1 클럭은 상기 8상 클럭 중 N번째(N은 자연수) 위상을 갖는 클럭이고, 제2 클럭은 상기 제1 클럭보다 4H 기간 지연된 N+4번째 위상을 갖는 클럭이며,
    세트 단자에는 N-4번째 전단 스테이지로부터 공급되는 N-4번째 캐리 신호 또는 스타트 신호가 공급되고,
    리셋 단자에는 N+4번째 후단 스테이지로부터 공급되는 N+4번째 캐리 신호 또는 리셋 신호가 공급되는 쉬프트 레지스터.
  12. 표시 패널과;
    상기 표시 패널의 비표시 영역에 내장되어 상기 표시 패널의 게이트 라인들을 개별 구동하는 청구항 1 내지 8, 청구항 10 및 11 중 어느 한 청구항에 기재된 상기 쉬프트 레지스터를 구비하는 표시 장치.
  13. 청구항 1에 있어서,
    상기 안정화부는
    상기 Q 노드를 상기 저전위 전압으로 방전시키는 제1안정화 TFT와, 상기 캐리 단자를 상기 저전위 전압으로 방전시키는 제2안정화 TFT와, 상기 출력 단자를 상기 게이트 로우 전압으로 방전시키는 제3 안정화 TFT와, 상기 인버터 출력 노드를 상기 저전위 전압으로 방전시키는 제4 안정화 TFT 와, 상기 인버터 제어 노드를 상기 저전위 전압으로 방전시키는 제5 안정화 TFT를 구비하는 쉬프트 레지스터.
KR1020160171299A 2016-12-15 2016-12-15 인버터를 갖는 쉬프트 레지스터 및 그를 이용한 표시 장치 KR102649203B1 (ko)

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