KR20150136194A - 쉬프트 레지스터, 이를 이용한 표시장치 및 그 구동방법 - Google Patents

쉬프트 레지스터, 이를 이용한 표시장치 및 그 구동방법 Download PDF

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KR20150136194A
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Abstract

본 발명은 쉬프트 레지스터, 이를 이용한 표시장치 및 그 구동방법에 관한 것으로서, 특히, 스캔펄스가 출력되지 않는 동안에, 게이트 오프 전압이 지속적으로 안정되게 게이트 라인으로 출력되도록 할 수 있는, 쉬프트 레지스터, 이를 이용한 표시장치 및 그 구동방법을 제공하는 것을 기술적 과제로 한다. 이를 위해, 본 발명에 따른 쉬프트 레지스터는, 패널에 내장되어 있으며, 상기 패널에 형성된 게이트 라인들로 스캔펄스를 차례로 출력하는 복수의 스테이지들을 포함하고, 상기 스테이지들 각각은, 제n클럭을 이용하여 패널에 형성되어 있는 게이트 라인으로 스캔펄스를 출력하는 스캔펄스 출력부; 및 상기 스캔펄스가 출력된 후, 또 다른 클럭 및 상기 제n클럭을 교번적으로 이용하여, 상기 게이트 라인으로 게이트 오프 전압을 출력하는 게이트 오프 전압 출력부를 포함한다.

Description

쉬프트 레지스터, 이를 이용한 표시장치 및 그 구동방법{SHIFT RESISTER, DISPLAY DEVICE USING THE SAME AND METHOD OF DRIVING THE SAME}
본 발명은 쉬프트 레지스터에 관한 것으로서, 특히, 패널에 내장되어 있는 쉬프트 레지스터, 이를 이용한 표시장치 및 그 구동방법에 관한 것이다.
휴대전화, 테블릿PC, 노트북 등을 포함한 다양한 종류의 전자제품에는 평판표시장치(Flat Panel Display)가 이용되고 있다. 평판표시장치에는, 액정표시장치(Liquid Crystal Display), 플라즈마 디스플레이 패널(Plasma Display Panel), 유기발광표시장치(Organic Light Emitting Display Device) 등이 있으며, 최근에는 전기영동표시장치(EPD : ELECTROPHORETIC DISPLAY)도 널리 이용되고 있다.
평판표시장치(이하, 간단히 '표시장치'라 함)들 중에서, 액정표시장치는 액정의 광학적 이방성을 이용하여 영상을 표시하는 장치로서, 박형, 소형, 저소비전력 및 고화질 등의 장점이 있기 때문에, 널리 이용되고 있다.
표시장치들 중에서, 유기발광표시장치는, 스스로 발광하는 자발광소자를 이용하고 있으며, 이에 따라, 빠른 응답속도, 높은 발광효율, 높은 휘도 및 큰 시야각과 같은 장점을 가지고 있기 때문에, 차세대 평판표시장치로 주목받고 있다.
표시장치는 게이트 드라이버, 데이터 드라이버, 패널 및 타이밍 컨트롤러 등을 포함한다. 상기 패널은 유기발광패널 또는 액정패널일 수 있다.
상기 게이트 드라이버는 집적회로(IC)로 구성된 후, 칩온필름(COF) 또는 테이프 캐리어 패키지(TCP) 등의 형태로 상기 패널에 장착될 수 있으나, 최근에는, 상기 패널에 상기 게이트 드라이버가 내장되는 게이트 인 패널(GIP) 방식의 게이트 드라이버도 널리 이용되고 있다.
도 1은 종래의 게이트 인 패널 방식의 게이트 드라이버에 적용되는 스테이지의 회로도이다.
게이트 인 패널 방식의 게이트 드라이버는 쉬프트 레지스터를 포함하고 있으며, 쉬프트 레지스터는 각각의 게이트 라인으로 스캔펄스를 출력하는 복수의 스테이지들을 포함하고 있다.
상기 스테이지는 다양한 형태로 구성될 수 있으며, 특히, 도 1에 도시된 바와 같이, 클럭(CLK)을 이용하여 각각의 트랜지스터들이 구동되도록 구성될 수도 있다.
종래의 스테이지에서는, 자기 타이밍에 스캔펄스를 출력한 후, 게이트 라인을 로우(low) 레벨로 잡아주지 못하는 플로팅 구간이 발생되고 있다.
예를 들어, 도 1에 도시된 스테이지는 제n클럭(CLK(n))이 입력될 때 스캔펄스(Vout(n))를 제6트랜지스터(T6)를 통해 게이트 라인으로 출력하며, 제n+4클럭(CLK(n+4))이 입력될 때, 로우 레벨의 게이트 오프 전압을 제7C1트랜지스터(T7C1)를 통해 게이트 라인으로 출력한다. 이 경우, 제n+4클럭(CLK(n+4))이 입력되지 않는 경우, 상기 게이트 라인은 플로팅 상태가 된다.
부연하여 설명하면, 도 1에 도시된 바와 같은 종래의 스테이지는, 자기 타이밍에 스캔펄스를 출력한 후, 자기 클락(CLKn)의 반대 위상의 시간에 동작되는 트랜지스터(T7C1)로 인해 로우 레벨의 게이트 오프 전압을 출력한다. 그러나, 종래의 스테이지가 적용되는 표시장치에서는, 그 이외의 시간 동안에는 게이트 라인이 플로팅되어, 노이즈가 발생되며, 이로 인해, 표시장치가 이상동작을 할 수도 있다.
본 발명은 상술한 문제점을 해결하기 위해 제안된 것으로서, 스캔펄스가 출력되지 않는 동안에, 게이트 오프 전압이 지속적으로 안정되게 게이트 라인으로 출력되도록 할 수 있는, 쉬프트 레지스터, 이를 이용한 표시장치 및 그 구동방법을 제공하는 것을 기술적 과제로 한다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 패널에 내장되어 있으며, 상기 패널에 형성된 게이트 라인들로 스캔펄스를 차례로 출력하는 복수의 스테이지들을 포함하고, 상기 스테이지들 각각은, 제n클럭을 이용하여 패널에 형성되어 있는 게이트 라인으로 스캔펄스를 출력하는 스캔펄스 출력부; 및 상기 스캔펄스가 출력된 후, 또 다른 클럭 및 상기 제n클럭을 교번적으로 이용하여, 상기 게이트 라인으로 게이트 오프 전압을 출력하는 게이트 오프 전압 출력부를 포함한다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 표시장치는, 게이트 라인들과 데이터 라인들이 형성되어 있는 패널; 상기 게이트 라인들로 순차적으로 스캔펄스를 출력하는 복수의 스테이지들을 포함하며, 상기 패널에 내장되어 있는 쉬프트 레지스터; 상기 데이터 라인들로 데이터 전압을 공급하기 위한 데이터 드라이버; 및 상기 게이트 드라이버와 상기 데이터 드라이버를 제어하는 타이밍 컨트롤러를 포함하며, 상기 스테이지들 각각은, 제n클럭을 이용하여 패널에 형성되어 있는 게이트 라인으로 스캔펄스를 출력하는 스캔펄스 출력부; 및 상기 스캔펄스가 출력된 후, 또 다른 클럭 및 상기 제n클럭을 교번적으로 이용하여, 상기 게이트 라인으로 게이트 오프 전압을 출력하는 게이트 오프 전압 출력부를 포함한다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 표시장치 구동방법은, 게이트 라인들과 데이터 라인들이 형성되어 있는 패널; 상기 게이트 라인들로 순차적으로 스캔펄스를 출력하는 복수의 스테이지들을 포함하며, 상기 패널에 내장되어 있는 쉬프트 레지스터; 상기 데이터 라인들로 데이터 전압을 공급하기 위한 데이터 드라이버; 및 상기 게이트 드라이버와 상기 데이터 드라이버를 제어하는 타이밍 컨트롤러를 포함하며, 상기 스테이지들 각각은, 제n클럭을 이용하여 패널에 형성되어 있는 게이트 라인으로 스캔펄스를 출력하는 스캔펄스 출력부; 및 상기 스캔펄스가 출력된 후, 또 다른 클럭 및 상기 제n클럭을 교번적으로 이용하여, 상기 게이트 라인으로 게이트 오프 전압을 출력하는 게이트 오프 전압 출력부를 포함한다.
본 발명에 의하면, 스캔펄스가 출력되지 않는 동안에, 게이트 오프 전압이 지속적으로 안정되게 게이트 라인으로 출력될 수 있다.
또한, 본 발명에 의하면, 스캔펄스가 출력되는 동안에는, 게이트 오프 전압이 게이트 라인으로 출력되지 않는다.
도 1은 종래의 게이트 인 패널 방식의 게이트 드라이버에 적용되는 스테이지의 회로도이다.
도 2는 본 발명에 따른 표시장치의 구성을 나타낸 일예시도이다.
도 3은 본 발명에 따른 쉬프트 레지스터의 구성을 개략적으로 나타낸 예시도이다.
도 4는 본 발명에 따른 쉬프트 레지스터에 적용되는 스테이지의 구성을 개략적으로 나타낸 예시도이다.
도 5는 본 발명에 따른 쉬프트 레지스터에 적용되는 클럭들 및 스캔신호의 파형을 나타내는 일실시예 파형도이다.
도 6은 본 발명에 따른 쉬프트 레지스터가 스캔펄스를 출력하는 상태를 나타낸 회로도 및 파형도이다.
도 7은 본 발명에 따른 쉬프트 레지스터가 게이트 오프 전압을 출력하는 상태를 나타낸 회로도 및 파형도이다.
도 8은 본 발명에 따른 쉬프트 레지스터가 게이트 오프 전압을 출력하는 상태를 나타낸 또 다른 회로도 및 파형도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 2는 본 발명에 따른 표시장치의 구성을 나타낸 일예시도이다.
본 발명에 따른 표시장치는, 도 2에 도시된 바와 같이, 게이트 라인들(GL1 to GLg)과 데이터 라인들(DL1 to DLd)의 교차영역마다 픽셀(P)이 형성되어 있는 패널(100), 상기 게이트 라인들로 순차적으로 스캔펄스를 출력하는 복수의 스테이지들을 포함하며, 상기 패널에 내장되어 있는 쉬프트 레지스터(600), 상기 데이터 라인들로 데이터 전압을 공급하기 위한 데이터 드라이버(200) 및 상기 게이트 드라이버와 상기 데이터 드라이버를 제어하는 타이밍 컨트롤러(400)를 포함한다. 여기서, 상기 쉬프트 레지스터(600)는 게이트 드라이버(200)가 될 수도 있으며, 또는 상기 게이트 드라이버(200)에 포함될 수도 있다.
우선, 상기 패널(100)에는 복수의 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역마다 픽셀(P)이 형성되어 있다.
상기 픽셀(P)의 구조는 상기 표시장치의 종류에 따라 다양하게 변경될 수 있다.
상기 표시장치가 유기발광표시장치인 경우, 각 픽셀(P)은, 유기발광다이오드, 데이터 라인(DL)과 게이트 라인(GL)에 접속되어 유기발광다이오드를 제어하기 위한 복수의 박막트랜지스터들, 및 스토리지 커패시터(Cst) 등을 포함하여 구성될 수 있다.
상기 픽셀(P)을 구동하기 위해, 하나의 스캔신호만이 요구될 수도 있으나, 두 개의 스캔신호들이 요구될 수도 있으며, 세 개 이상의 스캔신호들이 요구될 수도 있다.
또한, 상기 픽셀(P)에는 상기 스캔신호 이외에도, 에미션 박막트랜지스터를 제어하기 위한 에미션신호(EM)와 같은 다양한 종류의 제어신호들이 공급될 수 있다.
여기서, 상기 스캔신호는, 상기 픽셀에 형성되어 있는 상기 박막트랜지스터를 턴온시키는 스캔펄스를 포함한다. 상기 스캔펄스는, 상기 게이트 라인들을 통해 순차적으로 상기 픽셀들에 공급된다.
상기 스캔펄스는, 상기 게이트 드라이버(200)를 구성하는 상기 쉬프트 레지스터(600)를 통해, 각 게이트 라인으로 순차적으로 공급된다.
상기 스캔펄스가 공급되지 않는 동안, 상기 게이트 라인으로는, 상기 박막트랜지스터를 턴오프시키는 게이트 오프 전압이 공급된다. 상기 게이트 오프 전압 역시, 상기 쉬프트 레지스터(600)를 통해, 각 게이트 라인으로 공급된다.
상기 스캔펄스와 상기 게이트 오프 전압을 총칭하여 스캔신호라 한다.
상기 표시장치가 액정표시장치(LCD)인 경우, 상기 패널(100)은, 두 장의 유리기판 사이에 액정층이 형성되어 있는 액정패널이 될 수 있다.
이 경우, 상기 패널(100)의 하부 유리기판에는, 다수의 데이터 라인들(DL1 to DLd), 상기 데이터 라인들과 교차되는 다수의 게이트 라인들(GL1 to GLg), 상기 데이터 라인들과 상기 게이트 라인들의 교차부들 각각에 의해 정의되는 픽셀(P)에 형성되는 다수의 박막트랜지스터(TFT : Thin Film Transistor)들, 상기 픽셀에 형성되어 있으며 데이터 전압을 충전시키기 위한 다수의 픽셀전극들(미도시) 및 상기 픽셀전극과 함께 액정층에 충전된 액정을 구동하기 위한 터치전극(510)이 형성된다. 즉, 상기 패널(100)에는, 상기 데이터 라인들과 상기 게이트 라인들의 교차 영역마다, 상기 픽셀(110)들이 매트릭스 형태로 배치된다.
상기 패널(100)의 비표시영역에는 상기 쉬프트 레지스터(600)를 포함하는 상기 게이트 드라이버(200)가 내장되어 있다.
다음, 상기 타이밍 컨트롤러(400)는, 미도시된 외부시스템으로부터 입력되는 타이밍 신호, 즉, 수직동기신호(Vsync), 수평동기신호(Hsync) 및 데이터 인에이블 신호(DE) 등을 이용하여, 상기 게이트 드라이버(200)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GCS)와 상기 데이터 드라이버(300)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DCS)를 생성하며, 상기 데이터 드라이버(300)로 전송될 영상데이터를 생성한다.
이를 위해, 상기 타이밍 컨트롤러(400)는, 상기 외부시스템으로부터 입력영상데이터 및 타이밍 신호들을 수신하기 위한 수신부, 각종 제어신호들을 생성하기 위한 제어신호 생성부, 상기 입력영상데이터를 재정렬하여, 재정렬된 영상데이터를 생성하기 위한 데이터 정렬부 및 상기 제어신호들과 상기 영상데이터를 상기 데이터 드라이버(300)와 상기 게이트 드라이버(200)로 출력하기 위한 출력부를 포함한다.
즉, 상기 타이밍 컨트롤러(400)는, 상기 외부시스템으로부터 입력되는 입력영상데이터를 상기 패널(100)의 구조 및 특성에 맞게 재정렬시켜, 재정렬된 상기 영상데이터를 상기 데이터 드라이버(300)로 전송한다. 이러한 기능은, 상기 데이터 정렬부에서 실행될 수 있다.
상기 타이밍 컨트롤러(400)는 상기 외부시스템으로부터 전송되어온 타이밍 신호들, 즉, 수직동기신호(Vsync), 수평동기신호(Hsync) 및 데이터인에이블신호(DE) 등을 이용하여, 상기 데이터 드라이버(300)를 제어하기 위한 데이터 제어신호(DCS) 및 상기 게이트 드라이버(200)를 제어하기 위한 게이트 제어신호(GCS)를 생성하여, 상기 제어신호들을 상기 데이터 드라이브(300)와 상기 게이트 드라이버(200)로 전송하는 기능을 수행한다. 이러한 기능은, 상기 제어신호 생성부에서 실행될 수 있다.
상기 제어신호 생성부에서 생성되는 데이터 제어신호(DCS)들에는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 인에이블 신호(SOE) 등이 포함된다. 상기 제어신호 생성부에서 생성되는 게이트 제어신호(GCS)들로는 게이트 스타트 펄스(GSP), 게이트 스타트 신호(VST), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 게이트 스타트신호(VST), 게이트 클럭(GCLK) 등이 있다.
다음, 상기 데이터 드라이버(300)는, 상기 타이밍 컨트롤러(400)로부터 전송되어온 디지털 영상데이터를 아날로그 데이터 전압으로 변환하여, 상기 게이트 라인에 상기 게이트 온 신호(VGH)가 공급되는 1수평기간마다 1수평라인분의 상기 데이터 전압을 상기 데이터 라인들에 공급한다.
상기 데이터 드라이버(300)는, 칩온필름(COF) 형태로 상기 패널(100)에 연결될 수 있으며, 상기 패널 상에 직접 장착되거나, 또는 상기 패널 상에 직접 형성될 수도 있다. 상기 데이터 드라이버(300)의 갯수는 상기 패널의 크기, 상기 패널의 해상도 등에 따라 다양하게 설정될 수 있다.
상기 데이터 드라이버(300)는, 감마전압 발생부(도시하지 않음)로부터 공급되는 감마전압들을 이용하여, 상기 영상데이터를 상기 데이터 전압으로 변환시킨 후, 상기 데이터 전압을, 상기 데이터 라인으로 공급한다. 이를 위해, 상기 데이터 드라이버(300)는, 쉬프트 레지스터부, 래치부, 디지털 아날로그 변환부(DAC) 및 출력버퍼를 포함하고 있다.
상기 쉬프트 레지스터부는, 상기 타이밍 컨트롤러(400)로부터 수신된 데이터 제어신호들(SSC, SSP 등)을 이용하여 샘플링 신호를 출력한다.
상기 래치부는 상기 타이밍 컨트롤러(400)로부터 순차적으로 수신된 상기 디지털 영상데이터(Data)를 래치하고 있다가, 상기 디지털 아날로그 변환부(DAC)(330)로 동시에 출력하는 기능을 수행한다.
상기 디지털 아날로그 변환부는 상기 래치부로부터 전송되어온 상기 영상데이터들을 동시에 상기 데이터 전압으로 변환하여, 출력한다. 즉, 상기 디지털 아날로그 변환부는, 상기 감마전압 발생부(도시하지 않음)로부터 공급되는 감마전압을 이용하여, 상기 영상데이터들을 상기 데이터 전압으로 변환한 후, 상기 데이터 전압을 상기 데이터 라인들로 출력한다.
상기 출력버퍼는 상기 디지털 아날로그 변환부로부터 전송되어온 상기 데이터 전압을, 상기 타이밍 컨트롤러(400)로부터 전송되어온 소스 출력 인에이블 신호(SOE)에 따라, 상기 패널의 데이터 라인(DL)들로 출력한다.
상기 데이터 드라이버(300)는, 상기 타이밍 컨트롤러(400)와 함께 하나의 집적회로(IC)로 형성될 수도 있다.
마지막으로, 상기 게이트 드라이버(200)는, 상기 패널(100) 내에 실장되어 있는 게이트 인 패널(Gate In Panel : GIP) 방식으로 구성되어 있다. 이 경우, 상기 게이트 드라이버(200)를 제어하기 위한 상기 게이트 제어신호들에는 스타트신호(VST) 및 게이트클럭(GCLK) 등이 포함될 수 있다.
상기 게이트 드라이버(200)는, 상기 타이밍 컨트롤러(400)로부터 입력되는 상기 게이트 제어신호에 응답하여, 상기 패널(100)의 상기 게이트 라인들(GL1 to GLg)에 스캔펄스를 순차적으로 공급한다. 이에 따라, 상기 스캔펄스가 입력되는 해당 수평라인의 각각의 픽셀에 형성되어 있는 박막트랜지스터(TFT)들이 턴온되어, 각 픽셀(P)로 영상이 출력될 수 있다.
상기한 바와 같은 기능은 특히, 상기 게이트 드라이버(200)를 구성하는 본 발명에 따른 쉬프트 레지스터(600)에서 이루어진다.
즉, 상기 쉬프트 레지스터(600)는, 상기 타이밍 컨트롤러(400)로부터 전송되어온 스타트 신호(VST) 및 게이트클럭(GCLK) 등을 이용하여, 1프레임 동안, 상기 게이트 라인들에, 상기 스캔펄스를 순차적으로 공급한다. 여기서, 1프레임이란, 상기 패널(100)을 통해 하나의 이미지가 출력되는 기간을 말한다.
상기 스캔펄스는, 상기 픽셀에 형성되어 있는 스위칭소자(박막트랜지스터)를 턴온시킬 수 있는 턴온전압을 가지고 있다.
상기 쉬프트 레지스터(600)는, 1프레임 중, 상기 스캔펄스가 공급되지 않는 나머지 기간 동안에는, 상기 게이트 라인에, 상기 스위칭소자를 턴오프시킬 수 있는 게이트 오프 전압을 공급한다.
이하의 설명에서는, 상기 스캔펄스와 상기 게이트 오프 전압을 총칭하여 상기 스캔신호라 한다.
즉, 상기 스캔신호는, 상기 게이트 라인에 연결되어 있는 각 픽셀의 스위칭소자를 턴온시킬 수 있는 턴온전압을 갖는 스캔펄스와, 1프레임의 나머지 기간 동안 상기 스위칭소자를 턴오프 상태로 유지시키기 위한 게이트 오프 전압을 포함한다.
도 3은 본 발명에 따른 쉬프트 레지스터의 구성을 개략적으로 나타낸 예시도이다.
본 발명에 따른 쉬프트 레지스터(600)는, 도 3에 도시된 바와 같이, g개의 스테이지(690)들(ST1 내지 STg)을 포함한다.
본 발명에 따른 쉬프트 레지스터(600)는, 하나의 수평라인에 형성되어 있는 하나의 게이트 라인을 통해, 하나의 스캔신호(SS)를, 상기 하나의 수평라인에 형성되어 있는 픽셀(P)들로 전송하며, 상기 스테이지들 각각에는 상기 게이트 라인이 하나씩 연결되어 있다.
따라서, 도 2에 도시된 상기 패널(100)에, g개의 게이트 라인들(GL1 to GLg)이 형성되어 있기 때문에, 상기 쉬프트 레지스터(600)에는 g개의 스테이지들(ST1 to STg)이 형성되어 있다.
즉, 본 발명에 따른 쉬프트 레지스터(600)는, 도 3에 도시된 바와 같이, 상기 패널(100)에 형성된 게이트 라인들로 스캔펄스를 차례로 출력하는 복수의 스테이지(690)들을 포함하고 있다. 상기 스테이지(690)들 각각은, Q노드의 논리상태에 따라 턴온 또는 턴오프되고, 턴온시 상기 스캔펄스를 출력하는 풀업 박막트랜지스터 및 상기 스캔펄스가 출력되지 않는 동안 상기 게이트 오프 전압을 출력하기 위한 하나 이상의 풀다운 트랜지를 포함한다.
상기 스테이지(690)의 내부 구성 및 기능은, 도 4를 참조하여 상세히 설명된다.
도 4는 본 발명에 따른 쉬프트 레지스터에 적용되는 스테이지의 구성을 개략적으로 나타낸 예시도이다. 도 5는 본 발명에 따른 쉬프트 레지스터에 적용되는 클럭들 및 스캔신호의 파형을 나타내는 일실시예 파형도로서, 특히, n이 5인 경우의 스캔신호 및 Q노드 전압을 나타내고 있다.
본 발명에 따른 쉬프트 레지스터(600)는, 상기한 바와 같이, 상기 패널(100)의 비표시영역에 내장되어 있으며, 상기 패널(100)에 형성된 게이트 라인들로 스캔펄스를 차례로 출력하는 복수의 스테이지(690)들을 포함한다.
상기 스테이지(690)들 각각은, 도 4에 도시된 바와 같이, 제n클럭(CLK(n))을 이용하여 상기 패널(100)에 형성되어 있는 상기 게이트 라인으로 스캔펄스(Vout(n))를 출력하는 스캔펄스 출력부(710) 및 상기 스캔펄스가 출력된 후, 또 다른 클럭(CLK(n+4)) 및 상기 제n클럭(CLK(n))을 교번적으로 이용하여, 상기 게이트 라인으로 게이트 오프 전압을 출력하는 게이트 오프 전압 출력부(720)를 포함한다.
첫째, 상기 스캔펄스 출력부(710)는 상기 제n클럭(CLK(n))이 공급될 때, 전단의 출력신호(스캔펄스(Vout(n-4))에 의해 구동되어, 상기 제n클럭(CLK(n))을 상기 스캔펄스(Vout(n))로 출력한다. 즉, 상기 스캔펄스 출력부(710)는 전단 스테이지에서 스캔펄스(Vout(n-4))가 출력된 이후에 입력되는 상기 제n클럭(CLK(n))을 이용하여 자신의 스캔펄스(Vout(n))를 게이트 라인으로 출력한다. 또한, 상기 스캔펄스 출력부(710)는 상기 스캔펄스가 출력된 이후에는, 다음단의 출력신호(스캔펄스(Vout(n+4))에 의해 리셋된다.
상기 스캔펄스 출력부(710) 및 상기 게이트 오프 전압 출력부(720)로 구성되는 상기 스테이지(690)들을 포함하는 본 발명에 따른 쉬프트 레지스터(600)는 적어도 두 개 이상의 클럭(CLK)을 이용하여 구동될 수 있다. 이하에서는, 특히, 상기 쉬프트 레지스터(600)가, 도 5에 도시된 바와 같은, 8개의 클럭들을 이용하여 구동되는 경우를 일예로 하여 본 발명이 설명된다. 또한, 이하에서는, 제n스테이지가 제n클럭(CLK(n))을 이용하여 제n스캔펄스(Vout(n))를 출력하는 경우를 일예로 하여 본 발명이 설명된다. 이 경우, 도 5에 도시된 Vout(n)은 상기 제n스캔펄스가 될 수도 있으며, 또는 상기 제n스캔펄스가 출력되지 않는 기간들 동안 지속적으로 출력되는 게이트 오프 전압이 될 수도 있다.
상기 스캔펄스 출력부(710)의 구성 및 기능을 상세히 설명하면 다음과 같다.
우선, 제1트랜지스터(T1)는 제n-4스테이지에서 출력되는 스캔펄스(Vout(n-4))를 입력으로 받아, 상기 제n스캔펄스(Vout(n))가 출력되는 풀업 트랜지스터(제6트랜지스터, T6)의 게이트(Q-node)를 충전시켜주는 기능을 수행한다.
다음, 상기 제6트랜지스터(T6)는, 자기 타이밍에 입력되는 상기 제n클럭(CLK(n))을, 충전된 상기 Q노드에 의해 부스팅(Boostrapping)시켜, 출력단자로, 상기 제n스캔펄스를 출력한다. 이하의 설명에서, 자기 타이밍이란, 상기 제n스테이지를 입력받아 상기 제n스캔펄스(Vout(n))를 출력하는 타이밍을 의미한다.
다음, 제3N트랜지스터(T3N)는, 다음 단 스테이지, 예를 들어, 제n+4스테이지로부터 출력되는 제n+4스캔펄스(Vout(n+4))를 입력받아, 상기 Q노드에 충전되어 있는 전하를 방전시키는 기능을 수행한다.
다음, 제3R트랜지스터(T3R)는 상기 쉬프트 레지스터(600) 전체의 Q노드의 전하를 방전시키는 기능을 수행한다.
마지막으로, 제3C트랜지스터(T3C)는 제n-2클럭(CLK(n-2))이 입력되는 타이밍에 동작하여, 상기 Q노드의 전하를 제n-2스테이지에 연결되어 있는 게이트 라인으로 방전시키는 기능을 수행한다.
상기한 바와 같은 기능을 수행하기 위해, 상기 제1트랜지스터(T1)는 상기 Q노드에 연결되어 있다. 상기 제3R트랜지스터(T3R) 및 상기 제3N트랜지스터(T3N)들의 제1전극은 상기 Q노드에 연결되어 있으며, 제2전극은 저준위 전압(VSS) 공급단자에 연결되어 있다. 상기 제3C트랜지스터(T3C)의 제1전극은 상기 Q노드에 연결되어 있으며, 제2전극은 전단 스테이지의 게이트 라인에 연결되어 있다. 상기 Q노드는 상기 제6트랜지스터(T6)의 게이트에 연결되어 있다. 상기 제6트랜지스터(T6)의 제1전극은 상기 제n클럭(CLK(n))이 공급되는 단자와 연결되어 있고, 제2전극은 게이트라인과 연결되어 있으며, 게이트는 상기한 바와 같이 상기 Q노드에 연결되어 있다.
둘째, 상기 게이트 오프 전압 출력부(720)는, 상기 스캔펄스가 출력된 후, 또 다른 클럭 및 상기 제n클럭을 교번적으로 이용하여, 상기 게이트 라인으로 게이트 오프 전압을 출력하는 게이트 오프 전압 출력부를 포함하는 기능을 수행한다.
상기 기능을 수행하기 위해, 상기 게이트 오프 전압 출력부(720)는, 상기 제n스캔펄스(Vout(n)))가 출력된 후, 또 다른 클럭, 예를 들어, 도 4에 도시된 바와 같이, 제n+4클럭(CLK(n+4))을 이용하여 상기 게이트 오프 전압을 출력하는 제1출력부(721) 및, 상기 또 다른 클럭(CLK(n+4) 이후에 입력되는 상기 제n클럭(CLK(n))을 이용하여 상기 게이트 오프 전압을 출력하는 제2출력부(720)를 포함한다. 상기에서 설명된 바와 같이, 도 4에 도시된 Vout(n)은 상기 제n스캔펄스가 될 수도 있으며, 상기 게이트 오프 전압이 될 수도 있다. 즉, 상기 제n스캔펄스와 상기 게이트 오프 전압은 상기 게이트 라인으로 출력되는 스캔신호이다.
상기 제1출력부(721)와 상기 제2출력부(722)는 교번적으로 상기 게이트 오프 전압을 출력한다.
상기 제2출력부(722)는, 상기 제n클럭(CLK(n))에 의해 턴온되어 상기 제n클럭(CLK(n))을 공급하는 다이오드 트랜지스터(T41) 및 상기 제n스캔펄스를 출력하는 상기 제n클럭이 공급되는 동안에는, 상기 스캔펄스 출력부(710)로부터 공급되는 Q노드 전압에 의해 턴온되는 제1보조 트랜지스터(T8Q)에 의해 턴오프되며, 상기 제n스캔펄스가 출력된 후 공급되는 상기 제n클럭에 의해 턴온되어 상기 게이트 오프 전압을 출력하는 풀다운 트랜지스터(T7C2)를 포함한다.
상기 풀다운 트랜지스터(T7C2)는, 상기 제1출력부(721)가 상기 게이트 오프 전압을 출력하는 동안에는, 상기 또 다른 클럭(CLK(n+4))에 의해 턴온되는 제2보조 트랜지스터(T8C)에 의해 턴오프된다.
상기 게이트 오프 전압 출력부(720)는, 상기 제n클럭(CLK(n))에 의해 상기 제n스캔펄스가 출력되는 동안에는, 상기 제n클럭을 이용하여, 상기 게이트 오프 전압이 출력되는 것을 차단한다.
상기 게이트 오프 전압 출력부(720)의 구성 및 기능을 상세히 설명하면 다음과 같다.
첫째, 상기 제1출력부(721)를 구성하는, 제7C1트랜지스터(T7C1)는 상기 제n클럭(CLK(n))과 반대되는 위상을 갖는 또 다른 클럭, 즉, 제n+4클럭(CLK(n+4))에 의해 턴온되어, 상기 저준위 전압(VSS)을 상기 게이트 라인으로 출력한다. 상기 저준위 전압(VSS)은 상기 게이트 오프 전압이다. 즉, 상기 제7C1트랜지스터(T7C1)는, 도 5에 도시된 바와 같이, 상기 제n클럭에 의해 상기 제n스캔펄스가 출력된 직후, 상기 게이트 라인으로 상기 게이트 오프 전압을 출력한다. 상기 제n스캔펄스는, 도 5에서 X1기간에 출력되며, X2기간에는 상기 제1출력부(721)에 의해, 상기 게이트 라인으로 상기 게이트 오프 전압이 출력된다.
둘째, 상기 제1출력부(721)를 구성하는, 제7D트랜지스터(T7D)는 상기 제7C1트랜지스터(T7C1)로부터 전송되는 상기 저준위 전압이 게이트와 제1전극(게이트 라인과 연결되어 있음)으로 공급되도록 구성되어 있으며, 제2전극으로는 상기 제n클럭(CLK(n))이 입력된다. 상기 제7D트랜지스터(T7D)는 다이오드 형태로 구성되어, 상기 게이트 라인의 노이즈를 제거하는 기능을 수행한다.
셋째, 상기 제2출력부(722)를 구성하는, 제T41트랜지스터(다이오드 트랜지스터)는, 게이트와 제1전극으로 상기 제n클럭이 공급되며, 제2전극은 상기 풀다운 트랜지스터(T7C2)와 연결되어 있다.
넷째, 상기 제2출력부(722)를 구성하는, 상기 풀다운 트랜지스터(T7C2)는 상기 제n스캔펄스를 출력하는 상기 제n클럭이 공급되는 동안에는, 상기 스캔펄스 출력부(710)로부터 공급되는 Q노드 전압에 의해 턴온되는 제1보조 트랜지스터(T8Q)에 의해 턴오프된다. 또한, 상기 풀다운 트랜지스터(T7C2)는, 상기 제n스캔펄스가 출력된 후 공급되는 상기 제n클럭에 의해 턴온되어 상기 게이트 오프 전압을 출력한다. 상기 풀다운 트랜지스터(T7C2)에 의해 출력되는 게이트 오프 전압은 도 5에 도시된 X3기간에 게이트 라인으로 출력된다.
부연하여 설명하면, 도 5에 도시된 바와 같이, 자기 타이밍에 입력되는 상기 제n클럭에 의해 X1기간 동안 상기 제n스캔펄스가 출력되고, 상기 제n스캔펄스가 출력된 후 X2기간 동안에는 상기 제1출력부(721)로부터 상기 게이트 오프 전압이 출력되며, 상기 제1출력부(721)로부터 상기 게이트 오프 전압이 출력된 후 X3기간에는 상기 제2출력부(721)로부터 상기 게이트 오프 전압이 출력된다. 상기 제2출력부(722)로부터 상기 게이트 오프 전압이 출력된 이후에는, 상기 제1출력부(721)와 상기 제2출력부(7222)가 교번적으로 동작하여 상기 게이트 오프 전압을 출력한다.
상기 예에서와 같이, 상기 스테이지들이 8상의 클럭들을 이용하여 구동되는 경우, 상기 스캔펄스 출력부(710)는 제n-4스테이지로부터 출력되는 제n-4스캔펄스에 의해 구동되며, 상기 제n클럭을 이용하여 상기 스캔펄스를 출력한다.
또한, 상기 게이트 오프 전압 출력부(720)는 제n+4클럭 및 상기 제n클럭을 교번적으로 이용하여 상기 게이트 오프 전압을 출력한다.
한편, 도 5에서 W는 펄스폭을 나타낸다. 도 5에서, 상기 펄스폭(W)은, 제1클럭(CLK1)이 로우레벨로 변경될 때, 제5클럭(CLK5)이 하이레벨로 변경되도록 형성되어 있다. 그러나, 상기 펄스폭(W)은 도 5에 도시된 길이보다 작게 형성될 수도 있다.
이하에서는, 도 4 내지 도 8을 참조하여 본 발명이 상세히 설명된다. 특히, 이하에서는, 8개의 클럭들을 이용하여 구동되는 쉬프트 레지스터를 구성하는 제n스테이지를 일예로 하여 본 발명이 설명된다. 이 경우, 상기 n이 5인 경우를 일예로 하여 본 발명이 설명된다. 즉, 도 5에 도시된 스캔신호(Vout)는 제5스테이지에서 출력되는 제5스캔신호를 나타내는 것으로서, 도 6 내지 도 8에 도시된 제5스캔신호는 상기 제5클럭 및 제1클럭(또 다른 클럭)에 의해 생성되는 신호이다.
도 6은 본 발명에 따른 쉬프트 레지스터가 스캔펄스를 출력하는 상태를 나타낸 회로도 및 파형도로서, 제n스테이지가 제n클럭(CLK(n))을 이용하여 X1기간 동안 제n스캔펄스(Vout(n))를 출력하는 상태를 나타낸다. 도 7은 본 발명에 따른 쉬프트 레지스터가 게이트 오프 전압을 출력하는 상태를 나타낸 회로도 및 파형도로서, 제n스테이지가 또 다른 클럭(CLK1)을 이용하여 X2기간 동안 게이트 오프 전압을 출력하는 상태를 나타낸다. 도 8은 본 발명에 따른 쉬프트 레지스터가 게이트 오프 전압을 출력하는 상태를 나타낸 또 다른 회로도 및 파형도로서, 제n스테이지가 제5클럭(CLK5)을 이용하여 X3기간 동안 게이트 오프 전압을 출력하는 상태를 나타낸다. 상기 도면들에서, (a)는 회로도이며, (b)는 파형도이다. 이하의 설명 중, 상기에서 설명된 내용과 동일하거나 유사한 내용은 생략되거나 또는 간단히 설명된다.
우선, 도 6을 참조하면, 상기 제n스테이지는, 제n클럭(CLK(n))을 이용하여 상기 패널(100)에 형성되어 있는 게이트 라인으로 제n스캔펄스(Vout(n))를 출력한다. 상기 제n스캔펄스는 상기 스캔펄스 출력부(710)로부터 출력된다.
예를 들어, n이 5인 경우, (a)에 도시된 바와 같이, 제1스테이지로부터 출력되는 제1스캔펄스(Vout(n-4)에 의해 상기 제6트랜지스터(T6)가 턴온되고, 상기 제6트랜지스터가 턴온됨에 따라 하이레벨의 제5클럭이 부스팅되어, 제6스캔펄스로 변환되면, 상기 제5스캔펄스(Vout(n))이 게이트 라인으로 출력된다.
상기 제5스캔펄스(Vout(5))는 도 5 및 도 6의 (b)에 도시된 바와 같이, X1기간에 상기 게이트 라인으로 출력된다.
상기 제5스캔펄스가 출력되는 동안 상기 패널에 형성되어 있는 데이터 라인들로 데이터 전압이 공급되어, 상기 패널에서 영상이 출력된다.
다음, 도 7을 참조하면, 상기 제n스테이지는, 상기 제n스캔펄스(Vout(n))가 출력된 후, 또 다른 클럭(CLK(n+4))을 이용하여 상기 게이트 라인으로 게이트 오프 전압을 출력한다. 상기 게이트 오프 전압은 상기 게이트 오프 전압 출력부(720) 중 특히, 상기 제1출력부(721)로부터 출력된다.
예를 들어, n이 5인 경우, (a) 및 (b)에 도시된 바와 같이, 하이레벨의 제1클럭(CLK(n+4))이 상기 제1출력부(721)를 구성하는 제7C1트랜지스터(T7C1)로 공급되어, 상기 제7C1트랜지스터(T7C1)가 턴온된다. 이에 따라, 상기 제7C1트랜지스터(T7C1)를 통해 상기 저준위 전압(VSS)이 상기 게이트 오프 전압으로 출력된다.
상기 게이트 오프 전압은, 도 5 및 도 7의 (b)에 도시된 바와 같이, X2기간에 상기 게이트 라인으로 출력된다. 여기서, 상기 쉬프트 레지스터(600)가 8상 클럭들로 구동되기 때문에, n이 5인 경우, 제1클럭이 입력된다.
다음, 도 8을 참조하면, 상기 제n스테이지는, 상기 또 다른 클럭(CLK(n+4)) 이후에 입력되는 상기 제n클럭(CLK(n))을 이용하여 상기 게이트 라인으로 게이트 오프 전압을 출력한다. 상기 게이트 오프 전압은 상기 게이트 오프 전압 출력부(720) 중, 특히, 상기 2출력부(722)로부터 출력된다.
예를 들어, n이 5인 경우, (a) 및 (b)에 도시된 바와 같이, 하이레벨의 제5클럭(CLK5)이 상기 풀 다운 트랜지스터(T7C2)의 게이트로 공급되어, 상기 풀 다운 트랜지스터(T7C2)가 턴온된다. 이에 따라, 상기 풀 다운 트랜지스터(T7C2)를 통해 상기 저준위 전압(VSS)이 상기 게이트 오프 전압으로 출력된다.
상기 게이트 오프 전압은, 도 5 및 도 8의 (b)에 도시된 바와 같이, X3기간에 상기 게이트 라인으로 출력된다.
마지막으로, 상기 또 다른 클럭(CLK(n+4))과 상기 제n클럭(CLK(n))을 이용하여 상기 게이트 오프 전압이 출력되는 과정을, 1프레임 동안 반복적으로 수행된다. 즉, 자기 타이밍에 입력되는 상기 제n클럭(CLK(n))에 의해, 상기 제n스테이지가 또 다른 제n스캔펄스를 출력할 때 까지, 상기 제1출력부(721)와 상기 제2출력부(722)는 교번적으로 구동되어, 상기 게이트 오프 전압을 상기 게이트 라인으로 출력한다.
한편, 상기 과정들 중, 상기 게이트 라인으로 상기 제n스캔펄스(Vout(n))이출력되는 동안, 상기 제2출력부는, 상기 제n클럭을 이용하여, 상기 게이트 오프 전압이 상기 게이트 라인으로 출력되는 것을 차단한다.
예를 들어, 도 6의 (a)에서, 상기 제n클럭(CLK(n))은 상기 다이오드 트랜지스터(T41)을 통해 상기 풀 다운 트랜지스터(T7C2)의 게이트로 공급된다. 이 경우, 상기 Q노드로 인가되는 전압이 제1보조 트랜지스터(T8Q)에도 인가된다. 따라서, 상기 제1보조 트랜지스터(T8Q)가 턴온된다. 상기 제1보조 트랜지스터(T8Q)가 턴온되면, 상기 저준위 전압(VSS)이 상기 풀 다운 트랜지스터(T7C2)의 게이트에 공급된다. 따라서, 상기 제2출력부(722)로 공급된 상기 제n클럭(CLK(n))은 상기 풀 다운 트랜지스터(T7C2)의 게이트로 공급되지 못하며, 상기 풀 다운 트랜지스터(T7C2)의 게이트에는 상기 저준위 전압(VSS)이 공급된다.
상기 풀 다운 트랜지스터(T7C2)의 게이트에 상기 저준위 전압(VSS)이 공급되면, 상기 풀 다운 트랜지스터(T7C2)가 턴오프되며, 이에 따라, 상기 게이트 오프 전압이 차단될 수 있다.
본 발명의 특징을 간단히 정리하면 다음과 같다.
상기한 바와 같이, 본 발명은 스캔펄스가 출력되지 않는 동안에는, 자기 클락(CLK)과 동일한 타이밍에 게이트 라인을 로우 레벨로 동작시킬 수 있는 새로운 풀 다운 트랜지스터(T7C2)를 이용하고 있다.
또한, 본 발명에는, 상기 풀 다운 트랜지스터(T7C2)와 함께, 상기 풀 다운 트랜지스터를 동작시키는 다이오드 타입의 다이오드 트랜지스터(T41), 자기 출력을 내는 타이밍에 상기 풀 다운 트랜지스터를 오프시키는 제1보조 트랜지스터(T8Q) 및 자기 클락과 반대 위상에서 상기 풀 다운 트랜지스터를 오프시키는 제2보조 트랜지스터(T8C)가 추가됨으로써, 본 발명에 따른 쉬프트 레지스터는 안정적으로 동작될 수 있다.
본 발명에 따른 쉬프트 레지스터(600)에 형성되는 박막트랜지스터는, a-Si, Oxide, LTPS들 모두가 적용될 수 있다. 또한, 본 발명은, Mobile, Tablet, NBPC, MNT, TV 등에 모두 적용될 수 있다. 또한, 본 발명에서는, 8상 클럭들뿐만 아니라, 6상 이상의 클럭들이 이용될 수도 있다.
본 발명은 쉬프트 레지스터를 구성하는 트랜지스터의 문턱전압(threshold voltage)의 초기 특성이, 마이너스를 가지고 있어도, 종래의 쉬프트 레지스터와 비교할 때, 안정적으로 동작될 수 있다. 또한, 본 발명의 멀티 출력에 대한 동작 마진은, 종래의 쉬프트 레지스터보다 우수한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.　 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 패널 200 : 게이트 드라이버
300 : 데이터 드라이버 400 : 타이밍 컨트롤러
600 : 쉬프트 레지스터 690 : 스테이지

Claims (10)

  1. 패널에 내장되어 있으며, 상기 패널에 형성된 게이트 라인들로 스캔펄스를 차례로 출력하는 복수의 스테이지들을 포함하고,
    상기 스테이지들 각각은,
    제n클럭을 이용하여 패널에 형성되어 있는 게이트 라인으로 스캔펄스를 출력하는 스캔펄스 출력부; 및
    상기 스캔펄스가 출력된 후, 또 다른 클럭 및 상기 제n클럭을 교번적으로 이용하여, 상기 게이트 라인으로 게이트 오프 전압을 출력하는 게이트 오프 전압 출력부를 포함하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 게이트 오프 전압 출력부는,
    상기 스캔펄스가 출력된 후, 상기 또 다른 클럭을 이용하여 상기 게이트 오프 전압을 출력하는 제1출력부; 및,
    상기 또 다른 클럭 이후에 입력되는 상기 제n클럭을 이용하여 상기 게이트 오프 전압을 출력하는 제2출력부를 포함하는 쉬프트 레지스터.
  3. 제 2 항에 있어서,
    상기 제1출력부와 상기 제2출력부는 교번적으로 상기 게이트 오프 전압을 출력하는 것을 특징으로 하는 쉬프트 레지스터.
  4. 제 2 항에 있어서,
    상기 제2출력부는,
    상기 제n클럭에 의해 턴온되어 상기 제n클럭을 공급하는 다이오드 트랜지스터; 및
    상기 스캔펄스를 출력하는 상기 제n클럭이 공급되는 동안에는, 상기 스캔펄스 출력부로부터 공급되는 Q노드 전압에 의해 턴온되는 제1보조 트랜지스터에 의해 턴오프되며, 상기 스캔펄스가 출력된 후 공급되는 상기 제n클럭에 의해 턴온되어 상기 게이트 오프 전압을 출력하는 풀다운 트랜지스터를 포함하는 쉬프트 레지스터.
  5. 제 4 항에 있어서,
    상기 풀다운 트랜지스터는, 상기 제1출력부가 상기 게이트 오프 전압을 출력하는 동안에는, 상기 또 다른 클럭에 의해 턴온되는 제2보조 트랜지스터에 의해 턴오프되는 것을 특징으로 하는 쉬프트 레지스터.
  6. 제 1 항에 있어서,
    상기 게이트 오프 전압 출력부는,
    상기 제n클럭에 의해 상기 스캔펄스가 출력되는 동안에는, 상기 제n클럭을 이용하여, 상기 게이트 오프 전압이 출력되는 것을 차단하는 것을 특징으로 하는 쉬프트 레지스터.
  7. 제 1 항에 있어서,
    상기 스테이지들은 8상의 클럭들을 이용하여 구동되고,
    상기 스캔펄스 출력부는 제n-4스테이지로부터 출력되는 제n-4스캔펄스에 의해 구동되며, 상기 제n클럭을 이용하여 상기 스캔펄스를 출력하고,
    상기 게이트 오프 전압 출력부는 제n+4클럭 및 상기 제n클럭을 교번적으로 이용하여 상기 게이트 오프 전압을 출력하는 것을 특징으로 하는 쉬프트 레지스터.
  8. 게이트 라인들과 데이터 라인들이 형성되어 있는 패널;
    상기 게이트 라인들로 순차적으로 스캔펄스를 출력하는 복수의 스테이지들을 포함하며, 상기 패널에 내장되어 있는 쉬프트 레지스터;
    상기 데이터 라인들로 데이터 전압을 공급하기 위한 데이터 드라이버; 및
    상기 게이트 드라이버와 상기 데이터 드라이버를 제어하는 타이밍 컨트롤러를 포함하며,
    상기 스테이지들 각각은,
    제n클럭을 이용하여 패널에 형성되어 있는 게이트 라인으로 스캔펄스를 출력하는 스캔펄스 출력부; 및
    상기 스캔펄스가 출력된 후, 또 다른 클럭 및 상기 제n클럭을 교번적으로 이용하여, 상기 게이트 라인으로 게이트 오프 전압을 출력하는 게이트 오프 전압 출력부를 포함하는 표시장치.
  9. 제n클럭을 이용하여 패널에 형성되어 있는 게이트 라인으로 스캔펄스를 출력하는 단계;
    상기 스캔펄스가 출력되는 동안 상기 패널에 형성되어 있는 데이터 라인들로 데이터 전압을 공급하는 단계;
    상기 스캔펄스가 출력된 후, 또 다른 클럭을 이용하여 상기 게이트 라인으로 게이트 오프 전압을 출력하는 단계;
    상기 또 다른 클럭 이후에 입력되는 상기 제n클럭을 이용하여 상기 게이트 라인으로 게이트 오프 전압을 출력하는 단계; 및
    상기 또 다른 클럭과 상기 제n클럭을 이용하여 상기 게이트 오프 전압을 출력하는 과정을, 1프레임 동안 반복적으로 수행하는 단계를 포함하는 표시장치 구동방법.
  10. 제 9 항에 있어서,
    상기 게이트 라인으로 상기 스캔펄스를 출력하는 단계는,
    상기 제n클럭에 의해 상기 스캔펄스가 출력되는 동안에는, 상기 제n클럭을 이용하여, 상기 게이트 오프 전압이 출력되는 것을 차단하는 것을 특징으로 하는 쉬프트 레지스터.
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