KR20170015704A - 게이트 드라이버 및 이를 이용한 표시장치 - Google Patents

게이트 드라이버 및 이를 이용한 표시장치 Download PDF

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Abstract

본 발명은 게이트 드라이버 및 이를 이용한 표시장치에 관한 것이며, 특히, 스타트 제어용 트랜지스터의 문턱전압이 네가티브 방향으로 쉬프트되는 것을 방지할 수 있는, 게이트 드라이버 및 이를 이용한 표시장치를 제공하는 것을 기술적 과제로 한다. 이를 위해 본 발명에 따른 게이트 드라이버는, 복수의 스테이지들을 포함하고 있으며, 스테이지들 각각은, 풀업 트랜지스터를 턴온시키는, 스타트 제어용 트랜지스터를 포함한다. 스테이지들 중, 제n스테이지에 구비된 제n스타트 제어용 트랜지스터에는 제n스타트 신호 및 제n스타트 신호와 동일한 파형을 갖고 제n스타트 신호의 위상보다 늦은 위상을 갖는 제m스타트 신호가 입력된다.

Description

게이트 드라이버 및 이를 이용한 표시장치{GATE DRIVER AND DISPLAY APPARATUS USING THE SAME}
본 발명은 게이트 드라이버에 관한 것이며, 특히, 패널에 내장되어 있는 게이트 드라이버 및 이를 이용한 표시장치에 관한 것이다.
휴대전화, 테블릿PC, 노트북 등을 포함한 다양한 종류의 전자제품에는 평판표시장치(Flat Panel Display)가 이용되고 있다. 평판표시장치(이하, 간단히 '표시장치'라 함)에는, 액정표시장치(Liquid Crystal Display) 및 유기발광표시장치(Organic Light Emitting Display Device) 등이 널리 이용되고 있다.
표시장치는 게이트 드라이버, 데이터 드라이버, 패널 및 제어부 등을 포함한다. 상기 패널은 유기발광패널 또는 액정패널일 수 있다.
상기 게이트 드라이버는 집적회로(IC)로 구성된 후, 칩온필름(COF) 또는 테이프 캐리어 패키지(TCP) 등의 형태로 상기 패널에 장착될 수 있으나, 최근에는, 상기 패널에 상기 게이트 드라이버가 내장되는 게이트 인 패널(GIP) 방식의 게이트 드라이버가 널리 이용되고 있다.
도 1은 일반적인 게이트 인 패널 방식의 게이트 드라이버에 적용되는 스타트 제어용 트랜지스터의 구성도이며, 도 2는 도 1에 도시된 스타트 제어용 트랜지스터의 세 개의 단자들로 입출력되는 신호들의 파형을 나타낸 예시도이다.
게이트 인 패널 방식의 게이트 드라이버는 복수의 스테이지들을 포함하며, 각각의 스테이지는, 게이트 라인으로, 스캔펄스를 출력한다.
상기 스테이지들 각각에는, 스테이지를 구동시키는 스타트신호가 입력되는 스타트 제어용 트랜지스터가 구비된다.
상기 스타트 제어용 트랜지스터(Tvst)는, 도 1에 도시된 바와 같이, 세 개의 단자들(A, B, C)을 포함한다. 도 1에 도시된 상기 스타트 제어용 트랜지스터가 N타입이라고 할 때, 상기 세 개의 단자들 중, 게이트(A)에는 스타트 신호(VST)가 입력되고, 드레인(B)에는 고전압(VGH)이 입력되며, 소스(C)는 Q노드와 연결된다. 상기 Q노드는 상기 스캔펄스를 출력하는 풀업 트랜지스터의 게이트와 연결된다. 이 경우, 상기 스타트 제어용 트랜지스터(Tvst)는 상기 Q노드를 충전시켜, 상기 풀업 트랜지스터를 턴온시키는 기능을 수행한다.
그러나, 스타트 제어용 트랜지스터(Tvst)가 구동될 때, 상기 스타트 제어용 트랜지스터(Tvst)에 네가티브 게이트-소스 전압(Negative VGS)이 강하게 공급되며, 따라서, 게이트 드라이버가 장시간 이용되면, 상기 스타트 제어용 트랜지스터(Tvst)의 문턱전압(Vth)이 네가티브 쪽으로 쉬프트된다.
예를 들어, 도 2에 도시된 바와 같이, 상기 게이트(A)에는 펄스 형태의 스타트신호(VST)가 공급되며, 상기 드레인(B)에는 직류 고전압(VGH)이 공급된다.
우선, 상기 스타트신호(VST)가 -10V이고, 상기 고전압(VGH)이 28V인 (a)기간에, 상기 소스(C)에는 -10V가 공급되며, 이 경우, 게이트와 소스간의 차전압인 게이트-소스 전압(VGS)은 0V이다.
다음, 상기 게이트(A)에 28V의 전압이 공급되는 (b)기간에, 상기 스타트 제어용 트랜지스터(Tvst)가 턴온되어, 상기 소스(C)로는 25V가 공급된다. 이 경우, 게이트-소스 전압(VGS)은 3(=28-25)V이다.
다음, 상기 게이트(A)에 -10V의 전압이 공급되는 (c)기간에, 상기 소스(C)로는 45V가 공급된다. 이 경우, 상기 소스(C)의 전압(45V)이 상기 드레인(B)의 전압(28V)보다 높기 때문에, 실질적으로는, 상기 소스(C)가 드레인이 되며, 상기 드레인(B)이 소스가 된다. 따라서, 게이트-소스 전압(VGS)은 -38(=-10-28)V가 된다.
다음, 상기 게이트(A)에 -10V의 전압이 공급되는 (d)기간에, 상기 소스(C)로는 23V가 공급된다. 이 경우, 다시 상기 소스(C)의 전압이 상기 드레인(B)의 전압보다 낮아진다. 따라서, 게이트-소스 전압(VGS)은 -33(=-10-23)V가 된다.
마지막으로, 상기 게이트(A)에 -10V의 전압이 공급되는 (e)기간에, 상기 소스로는 -10V가 공급된다. 따라서, 게이트-소스 전압(VGS)은 0(=-10-(-10))V가 된다.
상기에서 설명된 바와 같이, (c)기간 및 (d)기간에서는, 상기 스타트 제어용 트랜지스터에, 강한 네가티브 게이트-소스 전압(VGS)이 공급된다. 따라서, 게이트 드라이버가 장시간 이용되면, 상기 스타트 제어용 트랜지스터(Tvst)의 문턱전압(Vth)이 네가티브 쪽으로 쉬프트된다.
상기 스타트 제어용 트랜지스터(Tvst)의 문턱전압이 네가티브 방향으로 쉬프트되면, 상기 스타트 제어용 트랜지스터(Tvst)에서 누설 전류가 증가한다. 누설 전류가 임계 전류를 넘어가면, 상기 스타트 제어용 트랜지스터(Tvst)에 고전압(VGH)을 공급하는 고전압 공급원과, 상기 스타트 제어용 트랜지스터(Tvst)의 소스(C)로 저전압(VGL)을 공급하는 저전압 공급원 사이에 쇼트가 발생할 수 있으며, 이에 따라, 상기 스타트 제어용 트랜지스터(Tvst)가 오동작을 할 수 있다.
상기 누설 전류를 낮추어 상기 오동작을 방지하기 위해, 상기 고전압(VGH)을 조정하는 방법이 이용될 수 있다.
그러나, 일반적인 게이트 드라이버에서, 상기 고전압(VGH)을 공급하는 고전압 공급원에 의해, 상기 스테이지로 공급되는 상기 고전압(VGH)뿐만 아니라, 상기 스테이지로 공급되는 클럭 및 기타 다양한 전압들이 생성된다. 따라서, 상기 고전압(VGH)을 조정하여, 상기 누설 전류를 낮추기 위해서는, 상기 스타트 제어용 트랜지스터(Tvst)로 공급되는 고전압을 생성하는 전압 공급원이 별도로 추가되어야 한다. 이에 따라, 표시장치의 제조 비용이 증가될 수 있으며, 회로구성이 복잡해 질 수 있다.
본 발명은 상술한 문제점을 해결하기 위해 제안된 것으로서, 스타트 제어용 트랜지스터의 문턱전압이 네가티브 방향으로 쉬프트되는 것을 방지할 수 있는, 게이트 드라이버 및 이를 이용한 표시장치를 제공하는 것을 기술적 과제로 한다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 게이트 드라이버는, 복수의 스테이지들을 포함하고 있으며, 상기 스테이지들 각각은, 풀업 트랜지스터를 턴온시키는, 스타트 제어용 트랜지스터를 포함한다. 복수의 스테이지들 중, 제n스테이지에 구비된 제n스타트 제어용 트랜지스터에는 제n스타트 신호 및 상기 제n스타트 신호와 동일한 파형을 갖고 상기 제n스타트 신호의 위상보다 늦은 위상을 갖는 제m스타트 신호가 입력된다.
여기서, 상기 제n스타트 제어용 트랜지스터의 게이트는, 상기 제n스타트 신호가 공급되는 단자와 연결되고, 상기 제n스타트 제어용 트랜지스터의 드레인은, 상기 제m스타트 신호가 공급되는 단자와 연결되며, 상기 제n스타트 제어용 트랜지스터의 소스는, 상기 풀업 트랜지스터의 게이트와 연결된다.
특히, 상기 제n스타트 제어용 트랜지스터의 게이트로 입력되는 상기 제n스타트 신호가 로우 레벨로 떨어진 후, 상기 제m스타트 신호가 로우 레벨로 떨어질 때까지, 상기 스타트 제어용 트랜지스터의 게이트와 소스의 전압차는 네가티브 값을 갖는다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 표시장치는, 상기 게이트 드라이버, 패널 및 데이터 드라이버를 포함한다. 상기 게이트 드라이버를 구성하는 복수의 스테이지들 중, 제n스테이지에 구비된 제n스타트 제어용 트랜지스터에는 제n스타트 신호 및 상기 제n스타트 신호와 동일한 파형을 갖고 상기 제n스타트 신호의 위상보다 늦은 위상을 갖는 제m스타트 신호가 입력된다.
본 발명에 의하면, 스타트 제어용 트랜지스터의 게이트와 소스의 차전압이 네가티브 방향으로 크게 떨어지는 것이 방지될 수 있으며, 이에 따라 상기 스타트 제어용 트랜지스터에서의 누설 전류가 감소될 수 있다. 따라서, 상기 스타트 제어용 트랜지스터의 문턱전압이 네가티브 방향으로 쉬프트되는 것이 방지될 수 있으며, 이에 따라, 상기 스타트 제어용 트랜지스터의 오동작이 방지될 수 있다.
또한, 본 발명에 의하면, 상기 스타트 제어용 트랜지스터의 게이트와 소스의 차전압이 네가티브 방향으로 크게 떨어지는 기간이 짧아질 수 있으며, 이에 따라, 상기 스타트 제어용 트랜지스터의 오동작이 방지될 수 있다.
또한, 본 발명에 의하면, 회로의 추가 없이도, 상기 스타트 제어용 트랜지스터의 문턱전압의 쉬프트가 방지될 수 있다. 따라서, 상기 스타트 제어용 트랜지스터의 문턱전압의 쉬프트를 방지하기 위해, 별도의 회로가 추가되는 일반적인 표시장치들과 비교할 때, 본 발명에 따른 표시장치의 제조 비용이 절감될 수 있으며, 또한 회로구성이 간소화될 수 있다.
도 1은 일반적인 게이트 인 패널 방식의 게이트 드라이버에 적용되는 스타트 제어용 트랜지스터의 구성도.
도 2는 도 1에 도시된 스타트 제어용 트랜지스터의 세 개의 단자들로 입출력되는 신호들의 파형을 나타낸 예시도.
도 3은 본 발명에 따른 표시장치의 구성을 나타낸 예시도.
도 4는 본 발명에 따른 게이트 드라이버의 구성을 개략적으로 나타낸 예시도.
도 5는 본 발명에 따른 게이트 드라이버에 적용되는 스테이지의 구성을 개략적으로 나타낸 예시도.
도 6은 본 발명에 따른 게이트 드라이버에 적용되는 스타트 신호 및 스캔펄스들의 파형을 나타낸 예시도.
도 7은 본 발명에 따른 게이트 드라이버에 적용되는 스타트 제어용 트랜지스터의 세 개의 단자들로 입출력되는 신호들의 파형을 나타낸 예시도.
이하, 첨부된 도면을 참조하여 본 발명이 상세히 설명된다.
도 3은 본 발명에 따른 표시장치의 구성을 나타낸 예시도이다.
본 발명에 따른 표시장치는, 도 3에 도시된 바와 같이, 게이트 라인들(GL1 to GLg)과 데이터 라인들(DL1 to DLd)이 구비되어 있는 패널(100), 상기 패널에 내장되어 있으며, 스캔펄스를 생성한 후, 상기 게이트 라인들(GL1 to GLg)로 상기 스캔펄스를 순차적으로 출력하는 게이트 드라이버(200), 상기 데이터 라인들(DL1 to DLd)로 데이터 전압을 공급하는 데이터 드라이버(300) 및 상기 게이트 드라이버(200)와 상기 데이터 드라이버(300)를 제어하는 제어부(400)를 포함한다.
우선, 상기 패널(100)에는 복수의 게이트 라인(GL)들과 데이터 라인(DL)들이 구비되며, 복수의 픽셀(P)들이 구비된다.
상기 픽셀(P)의 구조는 상기 표시장치의 종류에 따라 다양하게 변경될 수 있다.
예를 들어, 상기 표시장치가 유기발광표시장치인 경우, 각 픽셀(P)은, 유기발광다이오드, 데이터 라인(DL)과 게이트 라인(GL)에 접속되어 상기 유기발광다이오드를 제어하기 위한 복수의 트랜지스터들, 및 스토리지 커패시터(Cst) 등을 포함하여 구성될 수 있다. 상기 트랜지스터들 중 스위칭 트랜지스터는 상기 게이트 라인 및 상기 데이터 라인과 연결된다.
또한, 상기 표시장치가 액정표시장치인 경우, 각 픽셀(P)은, 액정, 공통전극, 픽셀전극 및 스위칭 트랜지스터를 포함하여 구성될 수 있다. 상기 스위칭 트랜지스터는 상기 게이트 라인, 상기 데이터 라인 및 상기 픽셀전극과 연결된다.
본 발명에 따른 표시장치에 구비되는 트랜지스터들은 박막트랜지스터가 될 수 있다.
상기 스위칭 트랜지스터를 구동하기 위해, 상기 게이트 드라이버(200)로부터 스캔신호가 공급된다.
상기 스캔신호는, 상기 스위칭 트랜지스터를 턴온시키는 스캔펄스 및 상기 스위칭 트랜지스터를 턴오프시키는 풀다운 신호를 포함한다. 이 경우, 상기 스캔펄스와 상기 풀다운 신호를 총칭하여 스캔신호(SS)라 한다.
상기 스캔펄스는, 상기 게이트 드라이버(200)로부터 상기 게이트 라인들을 통해 상기 픽셀들에 공급된다. 상기 스캔펄스는 각 게이트 라인으로 순차적으로 공급된다.
상기 스캔펄스가 공급되지 않는 동안, 상기 게이트 라인으로는, 상기 트랜지스터를 턴오프시키는 상기 풀다운 신호가 공급된다. 상기 풀다운 신호 역시, 상기 게이트 드라이버(200)를 통해, 각 게이트 라인으로 공급된다.
상기 패널(100)의 비표시영역에는 상기 게이트 드라이버(200)가 내장되어 있다.
다음, 상기 타이밍 컨트롤러(400)는, 미도시된 외부시스템으로부터 입력되는 타이밍 신호, 즉, 수직동기신호(Vsync), 수평동기신호(Hsync) 및 데이터 인에이블 신호(DE) 등을 이용하여, 상기 게이트 드라이버(200)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GCS)와 상기 데이터 드라이버(300)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DCS)를 생성하며, 상기 데이터 드라이버(300)로 전송될 영상데이터를 생성한다.
이를 위해, 상기 타이밍 컨트롤러(400)는, 상기 외부시스템으로부터 입력영상데이터 및 타이밍 신호들을 수신하기 위한 수신부, 각종 제어신호들을 생성하기 위한 제어신호 생성부, 상기 입력영상데이터를 재정렬하여, 재정렬된 영상데이터를 생성하기 위한 데이터 정렬부 및 상기 제어신호들과 상기 영상데이터를 상기 데이터 드라이버(300)와 상기 게이트 드라이버(200)로 출력하기 위한 출력부를 포함한다.
상기 타이밍 컨트롤러(400)는, 상기 외부시스템으로부터 입력되는 입력영상데이터를 상기 패널(100)의 구조 및 특성에 맞게 재정렬시켜, 재정렬된 상기 영상데이터를 상기 데이터 드라이버(300)로 전송한다. 이러한 기능은, 상기 데이터 정렬부에서 실행될 수 있다.
상기 타이밍 컨트롤러(400)는 상기 외부시스템으로부터 전송되어온 타이밍 신호들, 즉, 수직동기신호(Vsync), 수평동기신호(Hsync) 및 데이터인에이블신호(DE) 등을 이용하여, 상기 데이터 드라이버(300)를 제어하기 위한 데이터 제어신호(DCS) 및 상기 게이트 드라이버(200)를 제어하기 위한 게이트 제어신호(GCS)를 생성하여, 상기 제어신호들을 상기 데이터 드라이브(300)와 상기 게이트 드라이버(200)로 전송하는 기능을 수행한다. 이러한 기능은, 상기 제어신호 생성부에서 실행될 수 있다.
상기 제어신호 생성부에서 생성되는 데이터 제어신호(DCS)들에는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 인에이블 신호(SOE) 등이 포함된다. 상기 제어신호 생성부에서 생성되는 게이트 제어신호(GCS)들에는, 스타트 신호(VST), 게이트 출력 인에이블 신호(GOE) 및 게이트 클럭(CLK) 등이 포함된다.
다음, 상기 데이터 드라이버(300)는, 상기 타이밍 컨트롤러(400)로부터 전송되어온 디지털 영상데이터를 아날로그 데이터 전압으로 변환하여, 상기 게이트 라인에 상기 스캔펄스가 공급되는 기간마다 1수평라인분의 상기 데이터 전압을 상기 데이터 라인들에 공급한다. 상기 데이터 드라이버(300)는, 감마전압 발생부(도시하지 않음)로부터 공급되는 감마전압들을 이용하여, 상기 영상데이터를 상기 데이터 전압으로 변환시킨 후, 상기 데이터 전압을, 상기 데이터 라인으로 공급한다. 상기 데이터 드라이버(300)는, 상기 타이밍 컨트롤러(400)와 함께 하나의 집적회로(IC)로 형성될 수도 있다.
마지막으로, 상기 게이트 드라이버(200)는, 상기 패널(100) 내에 실장되어 있는 게이트 인 패널(Gate In Panel : GIP) 방식으로 구성된다. 이 경우, 상기 게이트 드라이버(200)를 제어하기 위해, 상기 타이밍 컨트롤러(400)로부터 상기 게이트 드라이버(200)로 전송되는 상기 게이트 제어신호들에는 스타트신호(VST) 및 게이트클럭(CLK) 등이 포함될 수 있다.
상기 게이트 드라이버(200)는, 상기 타이밍 컨트롤러(400)로부터 입력되는 상기 게이트 제어신호에 응답하여, 상기 패널(100)의 상기 게이트 라인들(GL1 to GLg)에 스캔펄스를 순차적으로 공급한다. 이에 따라, 상기 스캔펄스가 입력되는 해당 수평라인의 각각의 픽셀에 형성되어 있는 스위칭 트랜지스터(TFT)들이 턴온되어, 각 픽셀(P)로 영상이 출력될 수 있다.
상기 게이트 드라이버(200)는, 상기 스타트 신호(VST) 및 상기 게이트클럭(CLK) 등을 이용하여, 1프레임 동안, 상기 게이트 라인들에, 상기 스캔펄스를 순차적으로 공급한다. 여기서, 1프레임이란, 상기 패널(100)을 통해 하나의 이미지가 출력되는 기간을 말한다.
상기 스캔펄스는, 상기 픽셀에 형성되어 있는 상기 스위칭 트랜지스터를 턴온시킬 수 있는 턴온전압을 가지고 있다.
상기 게이트 드라이버(200)는, 1프레임 중, 상기 스캔펄스가 공급되지 않는 나머지 기간 동안에는, 상기 게이트 라인에, 상기 스위칭 트랜지스터를 턴오프시킬 수 있는 상기 풀다운 신호를 공급한다. 상기한 바와 같이, 상기 스캔펄스와 상기 풀다운 신호를 총칭하여 상기 스캔신호라 한다.
즉, 상기 스캔신호는, 상기 게이트 라인에 연결되어 있는 각 픽셀의 스위칭 트랜지스터를 턴온시킬 수 있는 턴온전압을 갖는 스캔펄스와, 1프레임의 나머지 기간 동안 상기 스위칭 트랜지스터를 턴오프 상태로 유지시키기 위한 풀다운 신호를 포함한다.
도 4는 본 발명에 따른 게이트 드라이버의 구성을 개략적으로 나타낸 예시도이다.
본 발명에 따른 게이트 드라이버(200)는, 도 4에 도시된 바와 같이, g개의 스테이지(690)들(Stage 1 내지 Stage g)을 포함한다.
본 발명에 따른 게이트 드라이버(200)는, 하나의 수평라인에 형성되어 있는 하나의 게이트 라인을 통해, 하나의 스캔신호(SS)를, 상기 하나의 수평라인에 형성되어 있는 픽셀(P)들로 전송하며, 상기 스테이지들 각각에는 상기 게이트 라인이 적어도 하나씩 연결되어 있다.
따라서, 도 3에 도시된 상기 패널(100)에, g개의 게이트 라인들(GL1 to GLg)이 형성되어 있기 때문에, 상기 게이트 드라이버(200)에는 g개의 스테이지들(Stage 1 to Stage g)이 형성될 수 있다. 따라서, 상기 게이트 드라이버(200)는, g개의 스캔신호들(SS1 to SSg)을 출력하며, 특히, g개의 스캔펄스들을 순차적으로 출력한다.
이 경우, 상기 스테이지(690)들 각각은, Q노드로 공급되는 전압의 크기에 따라 턴온 또는 턴오프되고, 턴온시 상기 스캔펄스를 출력하는 풀업 트랜지스터 및 상기 스캔펄스가 출력되지 않는 동안 상기 풀업신호를 출력하기 위한 하나 이상의 풀다운 트랜지를 포함한다.
도 5는 본 발명에 따른 게이트 드라이버에 적용되는 스테이지의 구성을 개략적으로 나타낸 예시도이다. 도 6은 본 발명에 따른 게이트 드라이버에 적용되는 스타트 신호 및 스캔펄스들의 파형을 나타낸 예시도이며, 특히, 제1스캔펄스(SP1) 내지 제5스캔펄스(SP5)를 나타낸다. 상기 게이트 드라이버(200)를 구성하는 스테이지들 각각은 스타트 신호에 의해 구동을 시작한다. 특히, 상기 게이트 드라이버(200)를 구성하는 특정 스테이지는, 상기 타이밍 컨트롤러(400)로부터 전송되는 스타트 신호에 의해 구동을 시작하며, 나머지 스테이지들 각각은, 전단 스테이지 또는 후단 스테이지로부터 출력되는 신호를 스타트 신호로 이용할 수 있다. 도 6에 도시된 VST는 상기 타이밍 컨트롤러(400)에서 상기 게이트 드라이버로 공급되는 스타트 신호를 의미한다. 상기 타이밍 컨트롤러(400)로부터 공급되는 상기 스타트 신호에 의해, 상기 게이트 드라이버(200)가 구동을 시작한다. 또한, 도 6에 도시된 SP 내지 SP5는 상기 게이트 라인들로 출력되는 스캔펄스들을 의미하며, 또한, 이웃한 스테이지들로 공급되는 스타트 신호를 의미한다. 또한, SP1 내지 SP5는 상기 게이트 드라이버(200)로 공급되는 게이트 클럭을 의미할 수도 있다. 예를 들어, 상기 게이트 드라이버(200)로 공급된 상기 게이트 클럭은, 상기 스캔펄스로서 출력될 수 있다.
본 발명에 따른 게이트 드라이버(200)는, 상기한 바와 같이, 상기 패널(100)의 비표시영역에 내장되어 있으며, 상기 패널(100)에 형성된 게이트 라인들로 스캔펄스를 순차적으로 출력하는 복수의 스테이지(690)들을 포함한다.
상기 스테이지(690)들 각각은, 상기 스캔펄스를 출력하는 풀업 트랜지스터(Tup), 스타트 신호(VST)에 의해 구동되어 상기 풀업 트랜지스터(Tup)를 턴온시키는 스타트 제어용 트랜지스터(Tvst), 상기 풀업 트랜지스터(Tup)를 리셋시키는 리셋 트랜지스터(Treset) 및 상기 풀다운 신호를 출력하는 풀다운 트랜지스터(Td)를 포함한다.
특히, 도 5에 도시된 스테이지가, 상기 게이트 드라이버를 구성하는 스테이지들 중 제n스테이지(stage n)라고 할 때, 상기 제n스테이지(stage n)에 구비된 제n스타트 제어용 트랜지스터(Tvst)에는 제n스타트 신호(VST(n)) 및 상기 제n스타트 신호(VST(n))와 동일한 파형을 갖고 상기 제n스타트 신호(VST(n))의 위상보다 늦은 위상을 갖는 제m스타트 신호(VST(m)가 입력된다.
상기 제n스타트 신호(VST(n)) 및 상기 제m스타트 신호(VST(m))에 의해, 상기 제n스타트 제어용 트랜지스터(Tvst)의 게이트와 소스의 차전압이 네가티브 방향으로 크게 떨어지는 것이 방지될 수 있으며, 이에 따라 상기 스타트 제어용 트랜지스터에서의 누설 전류가 감소될 수 있다. 따라서, 상기 제n스타트 제어용 트랜지스터의 문턱전압이 네가티브 방향으로 쉬프트되는 것이 방지될 수 있으며, 이에 따라, 상기 제n스타트 제어용 트랜지스터의 오동작이 방지될 수 있다.
또한, 상기 제n스타트 신호(VST(n)) 및 상기 제m스타트 신호(VST(m))에 의해, 상기 제n스타트 제어용 트랜지스터의 게이트와 소스의 차전압이 네가티브 방향으로 크게 떨어지는 기간이 짧아질 수 있으며, 이에 따라, 상기 제n스타트 제어용 트랜지스터의 오동작이 방지될 수 있다.
상기 제n스테이지(Stage n)에서, 상기 제n스타트 제어용 트랜지스터(Tvst)의 게이트(G)는, 상기 제n스타트 신호(VST(n))가 공급되는 단자(11)와 연결되고, 상기 제n스타트 제어용 트랜지스터(Tvst)의 드레인(D)은, 상기 제m스타트 신호(VST(m))가 공급되는 단자(12)와 연결되며, 상기 제n스타트 제어용 트랜지스터(Tvst)의 소스(S)는, 상기 풀업 트랜지스터(Tup)의 게이트와 연결된다. 상기 소스(S)와 상기 풀업 트랜지스터(Tup)가 연결되는 노드는 Q노드라 한다.
상기 제m스타트 신호(VST(m))는, 상기 제n스타트 신호(VST(n))와 동일한 파형을 갖고 상기 제n스타트 신호(VST(n))의 위상보다 늦은 위상을 갖는다. 따라서, 상기 제n스타트 신호(VST(n)) 및 상기 제m스타트 신호(VST(m))에 의해, 상기 제n스타트 제어용 트랜지스터(Tvst)의 게이트(G)와 소스(S)의 차전압이 네가티브 방향으로 크게 떨어지는 기간이 짧아질 수 있으며, 이에 따라, 상기 제n스타트 제어용 트랜지스터(Tvst)의 오동작이 방지될 수 있다. 이에 대해서는, 도 7을 참조하여 상세히 설명된다.
상기 제m스타트 신호(VST(m))는, 제m스테이지에 구비된 제m스타트 제어용 트랜지스터의 게이트로 입력되는 신호이다. 여기서, m은 n보다 크다.
예를 들어, m은 n+1이 될 수 있다. 이 경우, 제m스타트 신호(VST(m))는, 제n스테이지의 다음단에 연결된 제n+1스테이지의 제n+1스타트 제어용 트랜지스터의 게이트로 입력되는 신호이다.
부연하여 설명하면, 제n+1스테이지에 구비된 제n+1스타트 제어용 트랜지스터의 게이트로 입력되어, 상기 제n+1스테이지의 스타트 신호로 이용되는 상기 제m(=n+1)스타트 신호는, 상기 제n스테이지에 구비된 상기 제n스타트 제어용 트랜지스터(Tvst)의 상기 드레인(D)으로도 공급된다.
상기 제m스타트 신호는, 상기 스테이지들 중 어느 하나에서 출력되는 스캔펄스일 수 있다.
상기 제m스타트 신호(VST(m))가, 제m스테이지에 구비된 제m스타트 제어용 트랜지스터의 게이트로 입력되며, m이 n보다 크다는 것은, 상기 제m스타트 신호(VST(m))의 위상이, 상기 제n스타트 신호(VST(n))의 위상보다 늦다는 것을 의미한다.
따라서, 상기 제n스타트 신호(VST(n)) 및 상기 제m스타트 신호(VST(m))에 의해, 상기 제n스타트 제어용 트랜지스터(Tvst)의 게이트(G)와 소스(S)의 차전압이 네가티브 방향으로 크게 떨어지는 기간이 짧아질 수 있으며, 이에 따라, 상기 제n스타트 제어용 트랜지스터(Tvst)의 오동작이 방지될 수 있다.
이 경우, 상기 제m스타트 신호의 위상은, 상기 제n스타트 신호의 위상보다 적어도 1H 만큼 늦을 수 있다. 여기서, 상기 1H는, 상기 데이터 전압이 상기 데이터 라인으로 출력되는 수평기간을 의미할 수도 있으며, 또는, 상기 스캔펄스(SP)의 폭을, 1/k로 나눈 기 설정된 기간을 의미할 수도 있다. 여기서, k는 상기 게이트 드라이버의 구동 조건에 따라, 다양하게 변경될 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 다섯 개의 스캔펄스들(SP1 to SP5)이 서로 중첩되는 경우, 상기 1H는 상기 스캔펄스의 폭을 5등분한 기간을 의미할 수 있다.
상기 스캔펄스들은, 상기 게이트 클럭 단자(15)로 입력되는 게이트 클럭에 의해 생성된다. 예를 들어, 도 5에 도시된 상기 제n스타트 제어용 트랜지스터(Tvst)가, 상기 제n스타트 신호에 의해 턴온되면, 상기 제m스타트 신호가 상기 Q노드를 통해 상기 풀업 트랜지스터(Tup)의 게이트로 공급된다.
이에 따라, 상기 풀업 트랜지스터(Tup)가 턴온되면, 상기 게이트 클럭 단자(15)로 공급되는 게이트 클럭(CLK)이, 제n스캔펄스로 출력된다.
상기 제n스캔펄스는, 또 다른 스테이지의 스타트 제어용 트랜지스터의 게이트로 공급되어 상기 또 다른 스테이지를 구동시킬 수 있으며, 또는, 또 다른 스테이지의 스타트 제어용 트랜지스터의 드레인으로 공급될 수 있다.
부연하여 설명하면, 어느 하나의 스테이지로부터 출력된 스캔펄스는 상기 제m스테이지의 상기 제m스타트 제어용 트랜지스터의 게이트로 공급될 수 있으며, 이와 동시에, 상기 제n스테이지의 상기 제n스타트 제어용 트랜지스터의 드레인(D)으로 공급될 수 있다.
상기 제n스캔펄스가 출력된 후, 리셋 트랜지스터(Tr)와 연결된 단자(13)로 공급되는 리셋전압(Vreset)에 의해 상기 리셋 트랜지스터(Tr)가 턴온된다. 이에 따라, 저전압 단자(14)를 통해, 저전압(VSS)이 상기 풀업 트랜지스터(Tup)로 공급되어, 상기 풀업 트랜지스터(Tup)가 턴오프되며, 따라서, 상기 제n스캔펄스는 출력되지 않는다.
이 경우, 풀다운 트랜지스터(Td)의 게이트와 연결된 단자(16)를 통해 풀다운 전압(Vd)이 공급되며, 이에 따라, 상기 풀다운 트랜지스터(Td)가 턴온된다. 상기 풀다운 트랜지스터(Td)가 턴온되면, 상기 저전압(VSS)이, 풀다운 트랜지스터(Td)를 통해 게이트 라인으로 출력된다. 상기 풀다운 트랜지스터(Td)를 통해 출력되는 상기 저전압은 상기 풀다운 신호라 한다.
본 발명에서는, 상기 제n스타트 신호(VST(n)) 및 상기 제m스타트 신호(VST(m))에 의해, 상기 제n스타트 제어용 트랜지스터(Tvst)의 게이트와 소스의 차전압이 네가티브 방향으로 크게 떨어지는 것이 방지될 수 있다. 이에 대해서는, 이하에서, 도 7을 참조하여 상세히 설명된다.
도 7은 본 발명에 따른 게이트 드라이버에 적용되는 스타트 제어용 트랜지스터의 세 개의 단자들로 입출력되는 신호들의 파형을 나타낸 예시도이다. 특히, 도 7은 도 5에 도시된 상기 제n스테이지에 구비된 상기 제n스타트 제어용 트랜지스터의 세 개의 단자들로 입출력되는 신호들의 파형을 나타낸다.
상기 제n스타트 제어용 트랜지스터(Tvst)는, 도 5에 도시된 바와 같이, 세 개의 단자들, 즉, 게이트(G), 드레이(D) 및 소스(S)를 포함한다. 도 5에 도시된 상기 제n스타트 제어용 트랜지스터가 N타입이라고 할 때, 상기 세 개의 단자들 중, 상기 게이트(G)에는 제n스타트 신호(VST(n))가 입력되고, 상기 드레인(D)에는 상기 제m스타트 신호(VST(m))가 입력되며, 상기 소스(S)는 상기 Q노드와 연결된다. 상기 Q노드는 상기 풀업 트랜지스터(Tup)의 게이트와 연결된다.
이하에서는, m이 n+1인 경우를 일예로 하여 본 발명이 설명된다. 부연하여 설명하면, 제n+1스테이지에 구비된 제n+1스타트 제어용 트랜지스터의 게이트로 공급되어 상기 제n+1스테이지를 구동시키는 스타트 신호로 이용되는 제n+1스타트 신호가, 상기 제n스타트 제어용 트랜지스터(Tvst)의 상기 드레인(D)으로 공급된다.
따라서, 도 7에 도시된 바와 같이, 상기 게이트(G)에는 상기 제n스타트 신호(VST(n))가 공급되며, 상기 드레인(D)에는, 상기 제n스타트 신호(VST(n))보다 1H만큼 위상이 지연된 상기 제n+1스타트 신호(VST(n+1))가 공급된다. 상기 소스(S)는 상기에서 설명된 바와 같이, 상기 Q노드와 연결된다.
우선, 상기 제n스타트신호(VST(n))가 -10V이고, 상기 제n+1스타트 신호(VST(n+1))가 -10V인 (a)기간에, 상기 소스(C)에는 -10V가 공급되며, 이 경우, 게이트와 소스간의 차전압인 게이트-소스 전압(VGS)은 0(=(-10)-(-10))V이다.
다음, 상기 제n스타트신호(VST(n))가 28V이고, 상기 제n+1스타트 신호(VST(n+1))가 -10V인 (b)기간에, 상기 소스(C)에는 -10V가 공급되며, 이 경우, 게이트와 소스간의 차전압인 게이트-소스 전압(VGS)은 38(=28-(-10))V이다.
다음, 상기 제n스타트신호(VST(n))가 28V이고, 상기 제n+1스타트 신호(VST(n+1))가 28V인 (c)기간에, 상기 소스(C)에는 24V가 공급되며, 이 경우, 게이트와 소스간의 차전압인 게이트-소스 전압(VGS)은 4(=28-24)V이다.
다음, 상기 제n스타트신호(VST(n))가 -10V이고, 상기 제n+1스타트 신호(VST(n+1))가 28V인 (d)기간에, 상기 소스(C)에는 44V가 공급된다. 이 경우, 상기 소스(C)의 전압(44V)이 상기 드레인(B)의 전압(28V)보다 높기 때문에, 실질적으로는, 상기 소스(C)가 드레인이 되며, 상기 드레인(B)이 소스가 된다. 따라서, 게이트-소스 전압(VGS)은 -38(=(-10)-(28))V가 된다.
다음, 상기 제n스타트신호(VST(n))가 -10V이고, 상기 제n+1스타트 신호(VST(n+1))가 -10V인 (e)기간에, 상기 소스(C)에는 44V가 공급된다. 이 경우, 상기 소스(C)의 전압(44V)이 상기 드레인(B)의 전압(-10V)보다 높기 때문에, 실질적으로는, 상기 소스(C)가 드레인이 되며, 상기 드레인(B)이 소스가 된다. 따라서, 게이트-소스 전압(VGS)은 0(=(-10)-(-10))V가 된다.
다음, 상기 제n스타트신호(VST(n))가 -10V이고, 상기 제n+1스타트 신호(VST(n+1))가 -10V인 (f)기간에, 상기 소스(C)에는 22V가 공급된다. 이 경우, 상기 소스(C)의 전압(22V)이 상기 드레인(B)의 전압(-10V)보다 높기 때문에, 실질적으로는, 상기 소스(C)가 드레인이 되며, 상기 드레인(B)이 소스가 된다. 따라서, 게이트-소스 전압(VGS)은 0(=(-10)-(-10))V가 된다.
마지막으로, 상기 제n스타트신호(VST(n))가 -10V이고, 상기 제n+1스타트 신호(VST(n+1))가 -10V인 (g)기간에, 상기 소스(S)에는 -10V가 공급된다. 이 경우, 게이트와 소스간의 차전압인 게이트-소스 전압(VGS)은 0(=(-10)-(-10))V이다.
상기에서 설명된 바와 같이, 상기 (d), (e), (f)기간에서는, 상기 소스(C)가 드레인으로 동작하며, 상기 드레인(D)이 소스로 동작된다. 그러나, (e), (f)기간에서는, 상기 게이트-소스 전압(VGS)이 0V이며, 상기 (d)기간에서만 상기 게이트-소스 전압(VGS)이 -38V가 되어, 강한 네가티브 게이트-소스 전압(VGS)이 상기 제n스타트 제어용 트랜지스터(Tvst)에 공급된다.
부연하여 설명하면, 상기 제n스타트 제어용 트랜지스터(Tvst)의 게이트(G)로 입력되는 상기 제n스타트 신호가 로우 레벨로 떨어진 후, 상기 제m(=n+1)스타트 신호가 로우 레벨로 떨어질 때까지의 (d)기간 동안, 상기 스타트 제어용 트랜지스터의 게이트와 소스의 전압차는 강한 네가티브 값을 갖는다.
그러나, 도 7에 도시된 상기 (d)기간은, 상기 1H에 대응되는 기간이며, 특히, 도 2에 도시된 (c) 및 (d)기간을 합친 기간보다는 짧다.
예를 들어, 일반적인 스테이지에서는, 강한 네가티브 게이트-소스 전압(VGS)이 도 2에 도시된 바와 같은 (c) 및 (d)기간에 지속적으로 발생된다. 그러나, 본 발명에 의하면, 강한 네가티브 게이트-소스 전압(VGS)이 도 7에 도시된 바와 같이, (d)기간에만 짧게 발생된다. 상기 (d)기간은, 상기 게이트 클럭들의 갯수를 조정하여 임의로 조정될 수 있는 기간이며, 특히, 도 2에 도시된 (c) 및 (d)기간보다 짧게 설정될 수 있다.
상기에서 설명된 내용은, 상기 게이트 드라이버(200)를 구성하는 모든 스테이지들 각각에 구비된 스타트 제어용 트랜지스터에 동일하게 적용될 수 있다.
따라서, 본 발명에 따른 상기 게이드 드라이버(200)가 장시간 이용되더라도, 상기 스타트 제어용 트랜지스터(Tvst)의 문턱전압(Vth)이 네가티브 쪽으로 쉽게 쉬프트되지 않는다.
따라서, 누설 전류가 증가되지 않고, 상기 스타트 제어용 트랜지스터(Tvst)에 상기 제m스타트 신호를 공급하는 고전압 공급원과, 상기 제n스타트 제어용 트랜지스터(Tvst)의 소스(C)로 저전압(VGL)을 공급하는 저전압 공급원 사이에 쇼트가 발생되지 않으며, 이에 따라, 상기 스타트 제어용 트랜지스터(Tvst)가 오동작을 하지 않는다.
따라서, 상기 게이트 드라이버가 안정적으로 구동될 수 있다.
이하, 상기에서 설명된 본 발명을 간단히 정리하면 다음과 같다.
본 발명은 패널 내장형 게이트 드라이버 구동 시, 스타트 제어용 트랜지스터(Tvst)의 문턱전압이 네가티브 방향으로 쉬트트되는 것을 방지하기 위한 것이다.
이를 위해, 본 발명에 적용되는 제n스타트 제어용 트랜지스터의 게이트에는 제n스타트 신호가 공급되고, 드레인에는 제m스타트 신호가 공급되며, 소스는 Q노드와 연결된다. 여기서, m은 n보다 큰 자연수이다.
본 발명은 강한 네가티브 게이트-소스 전압(VGS)이 스타트 제어용 트랜지스터에 공급되는 타이밍을 최소화함으로써, 상기 스타트 제어용 트랜지스터의 누설전류를 감소시켜, 상기 스타트 제어용 트랜지스터의 오동작을 방지할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.　 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 패널 200 : 게이트 드라이버
300 : 데이터 드라이버 400 : 제어부
Tvst : 스타트 제어용 트랜지스터

Claims (7)

  1. 패널에 내장되어 있으며, 상기 패널에 형성된 게이트 라인들로 스캔펄스를 순차적으로 출력하는 복수의 스테이지들을 포함하고,
    상기 스테이지들 각각은, 스타트 신호에 의해 구동되어 상기 스캔펄스를 출력하는 풀업 트랜지스터를 턴온시키는, 스타트 제어용 트랜지스터를 포함하며,
    제n스테이지에 구비된 제n스타트 제어용 트랜지스터에는 제n스타트 신호 및 상기 제n스타트 신호와 동일한 파형을 갖고 상기 제n스타트 신호의 위상보다 늦은 위상을 갖는 제m스타트 신호가 입력되는 게이트 드라이버.
  2. 제 1 항에 있어서,
    상기 제n스타트 제어용 트랜지스터의 게이트는, 상기 제n스타트 신호가 공급되는 단자와 연결되고,
    상기 제n스타트 제어용 트랜지스터의 드레인은, 상기 제m스타트 신호가 공급되는 단자와 연결되며,
    상기 제n스타트 제어용 트랜지스터의 소스는, 상기 풀업 트랜지스터의 게이트와 연결되는 게이트 드라이버.
  3. 제 1 항에 있어서,
    상기 제m스타트 신호는, 제m스테이지에 구비된 제m스타트 제어용 트랜지스터의 게이트로 입력되는 게이트 드라이버.
  4. 제 1 항에 있어서,
    m은 n보다 큰 게이트 드라이버.
  5. 제 1 항에 있어서,
    상기 제n스타트 제어용 트랜지스터의 게이트로 입력되는 상기 제n스타트 신호가 로우 레벨로 떨어진 후, 상기 제m스타트 신호가 로우 레벨로 떨어질 때까지, 상기 스타트 제어용 트랜지스터의 게이트와 소스의 전압차는 네가티브 값을 갖는 게이트 드라이버.
  6. 패널;
    상기 패널에 내장되며, 상기 패널에 형성된 게이트 라인들로 스캔펄스를 순차적으로 출력하는 게이트 드라이버; 및
    상기 패널에 형성된 데이터 라인들로 데이터 전압을 출력하는 데이터 드라이버를 포함하고,
    상기 게이트 드라이버는, 상기 패널에 형성된 상기 게이트 라인들로 스캔펄스를 순차적으로 출력하는 복수의 스테이지들을 포함하고,
    상기 스테이지들 각각은, 스타트 신호에 의해 구동되어 상기 스캔펄스를 출력하는 풀업 트랜지스터를 턴온시키는, 스타트 제어용 트랜지스터를 포함하며,
    제n스테이지에 구비된 제n스타트 제어용 트랜지스터에는 제n스타트 신호 및 상기 제n스타트 신호와 동일한 파형을 갖고 상기 제n스타트 신호의 위상보다 늦은 위상을 갖는 제m스타트 신호가 입력되는 표시장치.
  7. 제 6 항에 있어서,
    상기 제n스타트 제어용 트랜지스터의 게이트는, 상기 제n스타트 신호가 공급되는 단자와 연결되고,
    상기 제n스타트 제어용 트랜지스터의 드레인은, 상기 제m스타트 신호가 공급s되는 단자와 연결되며,
    상기 제n스타트 제어용 트랜지스터의 소스는, 상기 풀업 트랜지스터의 게이트와 연결되는 표시장치.
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