KR102294690B1 - 게이트 쉬프트 레지스터 및 이를 이용한 표시 장치 - Google Patents

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Abstract

본 발명은 스캔 펄스의 폴링 타임을 줄여 게이트 라인을 보다 빠르게 구동할 수 있는 게이트 쉬프트 레지스터 및 이를 이용한 표시 장치에 관한 것으로, 본 발명에 따른 게이트 쉬프트 레지스터 및 이를 이용한 표시 장치는 제 1 및 제 2 노드의 전압 레벨에 따라 제 1 게이트 오프 전압, 게이트 온 전압 및 제 1 게이트 오프 전압보다 낮은 제 2 게이트 오프 전압을 순환 반복하는 스캔 신호를 출력하는 출력부, 및 제 2 캐리 신호에 응답하여 스캔 신호의 폴링 시점에 제 2 게이트 오프 전압을 출력 단자에 인가하는 폴링 제어 트랜지스터를 구비할 수 있고, 제 1 노드가 프리차징되는 제 1 기간 및 부트스트래핑되는 제 2 기간 동안, 제 1 풀업 트랜지스터는 입력된 고전위 전압을 출력 단자에 스캔 신호의 게이트 온 전압으로 공급하고, 제 2 풀업 트랜지스터는 입력된 클럭 신호를 캐리 출력 단자에 캐리 신호로 공급할 수 있다.

Description

게이트 쉬프트 레지스터 및 이를 이용한 표시 장치{GATE SHIFT REGISTER AND DISPLAY DEVICE USING THE SAME}
본 발명은 게이트 쉬프트 레지스터에 관한 것으로, 보다 구체적으로는 스캔 펄스의 폴링 타임을 줄여 게이트 라인을 보다 빠르게 구동할 수 있는 게이트 쉬프트 레지스터 및 이를 이용한 표시 장치에 관한 것이다.
최근 많이 이용되는 표시 장치(Display Device)로는 액정 표시 장치(Liquid Crystal Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등이 있다.
일반적으로, 표시 장치는 영상을 표시하는 표시 패널과, 표시 패널의 게이트 라인들에 스캔 펄스를 공급하기 위한 게이트 드라이버와, 표시 패널의 데이터 라인들에 데이터 전압을 공급하기 위한 데이터 드라이버와, 게이트 드라이버 및 데이터 드라이버를 제어하는 타이밍 컨트롤러를 포함한다.
상기 게이트 드라이버는 다수의 게이트 라인을 구동하기 위한 게이트 쉬프트 레지스터로 구성되며, 상기 게이트 쉬프트 레지스터는 스캔 펄스를 순차적으로 출력하는 다수의 스테이지를 포함하여 구성된다.
한편, 최근의 표시 장치는 점점 대형화되고, 해상도가 증가하며 프레임 주파수가 증가하고 있다. 따라서, 게이트 라인을 보다 빠르게 구동할 수 있는 기술이 지속적으로 요구되고 있다.
본 발명은 전술한 문제점을 해결하고자 안출된 것으로, 스캔 펄스의 폴링 타임을 줄여 게이트 라인을 보다 빠르게 구동할 수 있는 게이트 쉬프트 레지스터 및 이를 이용한 표시 장치를 제공하는 것을 기술적 과제로 한다.
위에서 언급된 본 발명의 기술적 과제 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
전술한 기술적 과제를 달성하기 위한 본 발명에 따른 게이트 쉬프트 레지스터 및 이를 이용한 표시 장치는 이전단 스테이지로부터 제공된 제 1 캐리 신호에 응답하여 제 1 및 제 2 노드의 전압을 제어하는 노드 제어부, 제 1 및 제 2 노드의 전압 레벨에 따라, 제 1 게이트 오프 전압, 게이트 온 전압 및 제 1 게이트 오프 전압보다 낮은 제 2 게이트 오프 전압을 순환 반복하는 스캔 신호를 출력하는 출력부; 및 다음단 스테이지로부터 제공된 제 2 캐리 신호에 응답하여 스캔 신호의 폴링 시점에 제 2 게이트 오프 전압 전압을 출력 단자에 인가하는 폴링 제어 트랜지스터를 구비할 수 있다.
출력부는 제 1 노드의 전압 레벨에 따라 동작하는 제 1 및 제 2 풀업 트랜지스터와, 제 2 노드의 전압 레벨에 따라 동작하는 제 1 및 제 2 풀다운 트랜지스터를 포함할 수 있다.
제 1 노드가 프리차징되는 제 1 기간 및 부트스트래핑되는 제 2 기간 동안, 제 1 풀업 트랜지스터는 입력된 고전위 전압을 출력 단자에 스캔 신호의 게이트 온 전압으로 공급하고, 제 2 풀업 트랜지스터는 입력된 클럭 신호를 캐리 출력 단자에 캐리 신호로 공급할 수 있다.
상기 과제의 해결 수단에 의하면, 본 발명은 다음과 같은 효과가 있다.
본 발명은 스캔 펄스의 폴링 타임을 줄여 게이트 라인을 보다 빠르게 구동할 수 있다.
위에서 언급된 본 발명의 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 예에 따른 게이트 쉬프트 레지스터를 갖는 표시 장치의 구성도이다.
도 2는 도 1에 도시된 게이트 드라이버(4)를 구성하는 게이트 쉬프트 레지스터의 구성도이다.
도 3은 본 발명의 일 예에 따른 클럭 펄스(CLKs)의 출력 파형도이다.
도 4는 도 2에 도시된 임의의 k 번째 스테이지의 구성도이다.
도 5는 도 4에 도시된 제 2 노드 제어부의 구성도이다.
도 6은 도 4에 도시된 스테이지의 구동 파형도이다.
도 7a 내지 도 7d는 도 4에 도시된 스테이지의 구동 방법을 단계적으로 설명한 회로도이다.
본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다. 단수의 표현은 문맥상 명백하게 다르게 정의하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "제 1", "제 2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. "포함하다" 또는 "가지다" 등의 용어는 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. "적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다. "상에"라는 용어는 어떤 구성이 다른 구성의 바로 상면에 형성되는 경우 뿐만 아니라 이들 구성들 사이에 제 3의 구성이 개재되는 경우까지 포함하는 것을 의미한다.
이하에서는 본 발명에 따른 게이트 쉬프트 레지스터 및 이를 이용한 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 예에 따른 게이트 쉬프트 레지스터를 갖는 표시 장치의 구성도이다.
도 1에 도시된 표시 장치는 표시 패널(2)과, 게이트 드라이버(4)와, 데이터 드라이버(6)와, 타이밍 컨트롤러(8)를 포함하여 구성된다.
상기 표시 패널(2)은 서로 교차하는 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)을 구비하고, 이들(GL, DL)의 교차 영역에는 다수의 화소(P)들이 구비된다. 각 화소(P)들은 게이트 라인(GL)으로부터 공급되는 스캔 펄스(G)에 응답하여 데이터 라인(DL)으로부터 공급되는 영상 신호(데이터 전압)에 따른 영상을 표시한다. 이러한 표시 패널(2)은 액정 표시 패널, 전계 방출 표시 패널, 플라즈마 디스플레이 패널, 유기 발광 다이오드 표시 패널, 전기 영동 표시 패널 등이 될 수 있다.
상기 게이트 드라이버(4)는 GIP(gate in panel)형 게이트 드라이버로서, 표시 패널(2)의 비표시 영역에 배치된다. 이러한 게이트 드라이버(4)는 타이밍 컨트롤러(8)로부터 제공된 다수의 게이트 제어 신호(GCS)에 따라 다수의 게이트 라인(GL)에 스캔 펄스(G)를 공급하는 게이트 쉬프트 레지스터로 구성된다. 다수의 게이트 제어신호(GCS)는 서로 다른 위상을 갖는 다수의 클럭 신호(CLKs)와, 게이트 드라이버(4)의 구동 시작을 지시하는 게이트 스타트 신호(VST)를 포함한다.
상기 게이트 쉬프트 레지스터는 다수의 클럭 신호가 공급되는 라인들에 선택적으로 접속되어 스캔 펄스를 순차적으로 출력하고, 복수개의 트랜지스터로 구성된 다수의 스테이지로 이루어진다. 특히, 본 발명은 스캔 펄스(G)가 제 1 내지 제 3 전압을 순환 반복하도록 출력된다. 이러한 본 발명은 스캔 펄스(G)의 폴링 타임을 줄여 게이트 라인을 보다 빠르게 구동할 수 있다. 이때, 각 스테이지를 구성하는 복수개의 트랜지스터로 이루어진 노드 제어부를 구비하는데, 이러한 노드 제어부는 스캔 펄스(G)의 폴링 시점에 제 1 내지 제 3 전압 중 가장 낮은 제 3 전압을 출력 단자에 인가하는 폴링 제어부를 갖는다. 이와 같은 본 발명의 게이트 쉬프트 레지스터와 관하여서는 도 2 내지 도 7을 참조하여 구체적으로 후술한다.
상기 데이터 드라이버(6)는 타이밍 컨트롤러(8)로부터 입력되는 디지털 영상 데이터(RGB)를 기준 감마 전압을 이용하여 데이터 전압으로 변환하고, 변환된 데이터 전압을 다수의 데이터 라인(DL)에 공급한다. 이러한 데이터 드라이버(6)는 타이밍 컨트롤러(8)로부터 제공된 다수의 데이터 제어 신호(DCS)에 따라 제어된다.
상기 타이밍 컨트롤러(8)는 외부로부터 입력되는 영상 데이터(RGB)를 표시 패널(2)의 크기 및 해상도에 알맞게 정렬하여 데이터 드라이버(6)에 공급한다. 타이밍 컨트롤러(8)는 외부로부터 입력되는 동기 신호(SYNC)들, 예를 들어 도트클럭(DCLK), 데이터 인에이블 신호(DE), 수평 동기신호(Hsync), 수직 동기신호(Vsync)를 이용해 다수의 게이트 및 데이터 제어신호(GCS, DCS)를 생성하여 게이트 드라이버(4) 및 데이터 드라이버(6)에 각각 공급한다.
도 2는 도 1에 도시된 게이트 드라이버(4)를 구성하는 게이트 쉬프트 레지스터의 구성도이다. 도 3은 본 발명의 일 예에 따른 클럭 펄스(CLKs)의 출력 파형도이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터는 종속적으로 접속된 다수의 스테이지(ST1~STn)를 포함한다.
상기 스테이지(ST1~STn)는 복수개의 클럭 펄스(CLKs) 중에서 어느 하나와, 고전위 전압(VDD)과, 제 1 및 제 2 저전위 전압(VSS1, VSS2)이 입력된다. 고전위 전압(VDD)은 제 1 및 제 2 저전위 전압(VSS1, VSS2)보다 높은 전압으로 설정되는데, 고전위 전압(VDD)은 게이트 온 전압(VGH)으로서 전술한 제 2 전압으로 정의된다. 그리고 제 2 저전위 전압(VSS2)은 게이트 오프 전압(VGL)으로서 전술한 제 1 전압으로 정의된다. 그리고 제 1 저전위 전압(VSS1)은 제 2 저전위 전압(VSS2)보다 낮은 전압으로서 전술한 제 3 전압으로 정의된다.
상기 복수개의 클럭 펄스(CLKs)는 도 3에 도시된 바와 같이, 1 수평 기간씩 쉬프트되고, 4 수평 기간 동안이 서로 오버랩되는 8상의 클럭 펄스(CLKs)로 구성될 수 있다. 하지만, 본 발명은 8상의 클럭 펄스(CLKs)에 국한되는 것은 아니다.
상기 스테이지(ST1~STn)는 2개의 입력 단자와 2개의 출력 단자를 구비하고, 출력 단자를 통해 스캔 펄스(G; G1, G2, G3, ...)와 제 1 및 제 2 캐리 신호(CR1, CR2)를 출력한다. 상기 제 1 캐리 신호(CR1)는 적어도 하나의 다음단 스테이지로 공급되고, 상기 제 2 캐리 신호(CR2)는 적어도 하나의 이전단 스테이지로 공급된다. 여기서, "이전단 스테이지"는 기준이 되는 스테이지(ST)의 상부에 위치하는 것으로, 예컨대 제 k(1<k<n) 스테이지(STk)에 기준한 전단 스테이지는 "제 1 스테이지(ST1)~제k-1 스테이지(STk-1)" 중 어느 하나를 의미한다. 그리고 "다음단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것으로, 예컨대 제k 스테이지(STk)에 기준한 후단 스테이지는 "제k+1 스테이지(STk+1)~제n 스테이지(STn)" 중 어느 하나를 의미한다.
상기 각 스테이지(ST1~STn)는 이전단 스테이지로부터의 제 1 캐리 신호(CR1)와, 다음단 스테이지로부터의 제 2 캐리 신호(CR2)에 응답하여 동작한다.
도시된 예에서는 임의의 k 번째 스테이지로부터 출력되는 캐리 신호가 제 1 캐리 신호(CR1)로서 k+4 번째 스테이지에 공급됨과 아울러 제 2 캐리 신호(CR2)로서 k-4 번째 스테이지에 공급되는 것으로 설명하였다. 이 경우, 제 1 내지 제 4 스테이지(ST1~ST4) 각각에는 서로 다른 게이트 스타트 신호(VSTs)가 제 1 캐리 신호(CR1)로서 공급된다.
도 4는 도 2에 도시된 임의의 k 번째 스테이지의 구성도이다. 도시된 예에서는 k 번째 스테이지에 8상의 클럭 펄스 중에서 제 5 클럭 펄스(CLK5)가 공급되는 것으로 설명하였다.
도 4를 참조하면, 상기 각 스테이지(ST)는 k-4 번째 스테이지로부터 제공된 제 1 캐리 신호(CR1)와 k+4 번째 스테이지로부터 제공된 제 2 캐리 신호(CR2)에 응답하여 제 1 및 제 2 노드(Q, QB)의 전압을 제어하는 노드 제어부와, 제 1 및 제 2 노드(Q, QB)의 전압에 따라 제 1 내지 제 3 전압을 순환 반복하는 스캔 펄스(Gk)를 출력하는 출력부(S2)를 포함한다.
상기 노드 제어부는 제 1 캐리 신호(CR1)에 응답하여 제 1 노드(Q)의 전압을 충전시킴과 동시에 제 2 노드(QB)의 전압을 방전시킨다. 또한, 노드 제어부는 제 2 캐리 신호(CR2)에 응답하여 제 1 노드(Q)의 전압을 방전시킴과 동시에 제 2 노드(QB)의 전압을 충전한다. 그리고 노드 제어부는 각 스테이지로부터 출력되는 스캔 펄스의 폴링 시점에 제 1 내지 제 3 전압 중 가장 낮은 제 3 전압을 출력 단자에 인가한다. 이를 위해, 노드 제어부는 제 1 노드(Q)의 전압을 제어하는 제 1 노드 제어부(S1)와, 제 2 노드(QB)의 전압을 제어하는 제 2 노드 제어부(10)와, 스캔 펄스의 폴링 타임을 제어하는 폴링 제어부를 포함한다.
상기 제 1 노드 제어부(S1)는 제 1, 제 3, 제 4 트랜지스터(T1, T3, T4)를 포함한다. 상기 제 1 트랜지스터(T1)는 제 1 캐리 신호(CR1)에 응답하여 고전위 전압(VDD)을 제 1 노드(Q)에 공급한다. 상기 제 3 및 제 4 트랜지스터(T3, T4)는 제 2 노드(QB)의 전압 레벨에 따라 제 1 저전위 전압(VSS1)을 제 1 노드(Q)에 공급한다. 도시된 예에서, 제 2 노드(QB)는 홀수 프레임 기간 동안 구동되는 QB1 노드(QB1)와, 짝수 프레임 기간 동안 구동되는 QB2 노드(QB2)를 포함한다.
도 5는 도 4에 도시된 제 2 노드 제어부의 구성도이다.
도 5를 참조하면, 상기 제 2 노드 제어부(10)는 제 5 내지 제 9 트랜지스터(T5~T9)를 포함한다. 상기 제 5 트랜지스터(T5)는 상기 제 1 캐리 신호(CR1)에 응답하여 제 1 저전위 전압(VSS1)을 상기 QB1 노드(QB1)에 공급한다.
상기 제 6 트랜지스터(T6)는 상기 제 1 캐리 신호(CR1)에 응답하여 제 1 저전위 전압(VSS1)을 상기 QB2 노드(QB2)에 공급한다. 상기 제 7 트랜지스터(T7)는 홀수 프레임 기간에 공급되는 홀수 고전위 전압(VDD_O)에 응답하여 홀수 고전위 전압(VDD_O)을 상기 QB1 노드(QB1)에 공급한다. 상기 제 8 트랜지스터(T8)는 짝수 프레임 기간에 공급되는 짝수 고전위 전압(VDD_E)에 응답하여 짝수 고전위 전압(VDD_E)을 상기 QB2 노드(QB2)에 공급한다. 상기 제 9 트랜지스터(T9)는 제 1 노드(Q)의 전압 레벨에 따라 제 1 저전위 전압(VSS1)을 상기 QB1 및 QB2 노드(QB1, QB2)에 공급한다.
상기 폴링 제어부는 도 4에 도시된 바와 같이, 제 2 캐리 신호(CR2)에 응답하여 제 3 전압, 즉 제 1 저전위 전압(VSS1)을 출력 단자에 공급하는 제 2 트랜지스터(T2)를 포함하여 구성된다.
상기 출력부(S2)는 제 1 및 제 2 풀업 트랜지스터(PU1, PU2)와, 제 1 및 제 2 풀다운 트랜지스터(PD1, PD2)를 포함한다.
상기 제 1 풀업 트랜지스터(PU1)는 제 1 노드(Q)의 전압 레벨에 따라 고전위 전압(VDD)을 상기 출력 단자에 공급한다.
상기 제 2 풀업 트랜지스터(PU2)는 제 1 노드(Q)의 전압 레벨에 따라 입력된 클럭 펄스(CLK5)를 상기 출력 단자에 공급한다.
상기 제 1 풀다운 트랜지스터(PD1)는 상기 제 2 노드(QB)의 전압 레벨에 따라 제 1 전압, 즉 제 2 저전위 전압(VSS2)을 캐리 신호 출력 단자에 공급한다. 이를 위해, 제 1 풀다운 트랜지스터(PD1)는 상기 QB1 노드(QB1)에 의해 제어되는 제 1 서브 풀다운 트랜지스터(PDO1)와, 상기 QB2 노드(QB2)에 의해 제어되는 제 2 서브 풀다운 트랜지스터(PDE1)를 포함한다.
상기 제 2 풀다운 트랜지스터(PD2)는 상기 제 2 노드(QB)의 전압 레벨에 따라 제 3 전압, 즉 제 1 저전위 전압(VSS1)을 상기 캐리 신호 출력 단자에 공급한다. 이를 위해, 제 2 풀다운 트랜지스터(PD2)는 상기 QB1 노드(QB1)에 의해 제어되는 제 3 서브 풀다운 트랜지스터(PDO2)와, 상기 QB2 노드(QB2)에 의해 제어되는 제 4 서브 풀다운 트랜지스터(PDE2)를 포함한다.
상기 캐리 신호 출력 단자를 통해 출력되는 캐리 신호는 상기 제 1 캐리 신호(CR1)로서 적어도 하나의 다음단 스테이지에 공급됨과 아울러 상기 제 2 캐리 신호(CR2)로서 적어도 하나의 이전단 스테이지에 공급된다.
도 6은 도 4에 도시된 스테이지의 구동 파형도이다. 도 7a 내지 도 7d는 도 4에 도시된 스테이지의 구동 방법을 단계적으로 설명한 회로도이다.
이하, 본 발명의 일 예에 따른 게이트 쉬프트 레지스터의 구동 방법을 도 6 내지 도 7을 결부하여 설명한다.
먼저, 제 1 기간(P1)에는 이전단 스테이지로부터 제공된 제 1 캐리 신호(CR1)나, 게이트 스타트 신호가 스테이지로 공급된다. 그러면, 노드 제어부의 제 1 캐리 신호(CR1)에 응답하여 제 1 노드(Q)의 전압을 프리 차징하고, 제 2 노드(QB)의 전압을 방전시킨다.
이어서, 제 2 기간(P2)에는 상기 다수의 클럭 펄스(CLKs) 중 어느 하나, 예를 들어, 제 5 클럭 신호(CLK5)가 게이트 온 전압(VGH) 상태로 제 2 풀업 트랜지스터(PU2)의 드레인 전극에 공급된다. 그러면, 제 1 노드(Q)의 전압 레벨은 제 2 풀업 트랜지스터(PU2)의 기생 용량에 의해, 부트스트래핑(bootstrapping)되어 게이트 온 전압(VGH)보다 높은 레벨로 상승된다. 이에 따라, 제 1 및 제 2 풀업 트랜지스터(PU1, PU2)는 완전한 턴-온 상태가 되고, 출력 단자 및 캐리 신호 출력 단자를 통해 제 2 전압, 즉 게이트 온 전압(VGH) 상태의 펄스가 출력된다.
이어서, 제 3 기간(P3)에는 다음단 스테이지로부터 제공된 제 2 캐리 신호(CR2)가 스테이지로 공급된다. 그러면, 상기 폴링 제어부, 즉 제 2 트랜지스터(T2)가 턴-온되어 제 1 저전위 전압(VSS1)을 상기 출력 단자로 공급한다. 이에 따라, 상기 출력 단자는 게이트 오프 전압(VGL)보다 낮은 제 3 전압으로 방전된다. 이러한 본 발명은 스캔 펄스의 폴링 타임을 줄여 게이트 라인을 보다 빠르게 구동할 수 있게 된다. 구체적으로, 실험 결과 종래 기술에 따른 게이트 쉬프트 레지스터로부터 출력되는 스캔 펄스는 폴링 타임이 약 768.39 ns 였는 반면, 본 발명이 적용된 게이트 쉬프트 레지스터는 스캔 펄스의 폴링 타임이 약 665.72 ns로 줄어든 것을 확인할 수 있었다.
한편, 상기 제 3 기간(P3)에는 제 2 노드 제어부로부터 제 2 노드(QB)가 충전되며, 이에 따라 제 1 노드(Q)는 제 1 저전위 전압(VSS1)으로 방전된다.
이어서, 제 4 기간(P4)에는 제 3 기간(P3)에 충전된 제 2 노드(QB)에 따라 제 1 및 제 2 풀다운 트랜지스터(PD1, PD2)가 동작한다. 즉, 제 1 풀다운 트랜지스터(PD1)는 제 2 노드(QB2)의 전압 레벨에 따라 턴-온 되어 제 2 저전위 전압(VSS2)을 상기 출력 단자에 공급한다. 그리고 제 2 풀다운 트랜지스터(PD2)는 제 2 노드(QB2)의 전압 레벨에 따라 턴-온 되어 제 1 저전위 전압(VSS1)을 상기 캐리 신호 출력 단자에 공급한다.
상술한 바와 같이, 본 발명은 상기 스캔 펄스의 폴링 시점에 게이트 오프 전압보다 낮은 전압을 출력 단자에 인가하함으로써, 스캔 펄스의 폴링 타임을 줄일 수 있다. 따라서 본 발명은 게이트 라인을 보다 빠르게 구동할 수 있다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
T2: 제 2 트랜지스터(폴링 제어부)
Q: 제 1 노드
QB1, QB2: 제 2 노드
10: 제 2 노드 제어부

Claims (6)

  1. 이전단 스테이지로부터 제공된 제 1 캐리 신호에 응답하여 제 1 및 제 2 노드의 전압을 제어하는 노드 제어부;
    상기 제 1 및 제 2 노드의 전압 레벨에 따라, 제 1 게이트 오프 전압, 게이트 온 전압 및 상기 제 1 게이트 오프 전압보다 낮은 제 2 게이트 오프 전압을 순환 반복하는 스캔 신호를 출력하는 출력부; 및
    다음단 스테이지로부터 제공된 제 2 캐리 신호에 응답하여 상기 스캔 신호의 폴링 시점에 상기 제 2 게이트 오프 전압을 출력 단자에 인가하는 폴링 제어 트랜지스터를 구비하고,
    상기 출력부는 상기 제 1 노드의 전압 레벨에 따라 동작하는 제 1 및 제 2 풀업 트랜지스터와, 상기 제 2 노드의 전압 레벨에 따라 동작하는 제 1 및 제 2 풀다운 트랜지스터를 포함하고,
    상기 제 1 노드가 프리차징되는 제 1 기간 및 부트스트래핑되는 제 2 기간 동안,
    상기 제 1 풀업 트랜지스터는 입력된 고전위 전압을 상기 출력 단자에 상기 스캔 신호의 게이트 온 전압으로 공급하고,
    상기 제 2 풀업 트랜지스터는 입력된 클럭 신호를 캐리 출력 단자에 캐리 신호로 공급하는 게이트 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 제 2 노드는 홀수 프레임 기간 동안 구동되는 제 2-1 노드 및 짝수 프레임 기간 동안 구동되는 제 2-2 노드를 포함하고,
    상기 노드 제어부는
    상기 제 1 캐리 신호에 응답하여 상기 제 1 기간 동안 상기 고전위 전압을 상기 제 1 노드에 공급하는 제1 트랜지스터;
    상기 제 2-1 노드의 전압 레벨에 응답하여, 상기 홀수 프레임 기간에서 상기 제 1 기간 및 제 2 기간과 다른 제 3 기간 동안 상기 제 2 게이트 오프 전압을 상기 제 1 노드에 공급하는 제 3 트랜지스터; 및
    상기 제 2-2 노드의 전압 레벨에 응답하여, 상기 짝수 프레임 기간에서의 상기 제 3 기간 동안 상기 제 2 게이트 오프 전압을 상기 제 1 노드에 공급하는 제 4 트랜지스터를 포함하는 게이트 쉬프트 레지스터.
  3. 제 2 항에 있어서,
    상기 노드 제어부는
    상기 제 1 캐리 신호에 응답하여 상기 제 2 게이트 오프 전압을 상기 제 2-1 노드에 공급하는 제 5 트랜지스터;
    상기 제 1 캐리 신호에 응답하여 상기 제 2 게이트 오프 전압을 상기 제 2-2 노드에 공급하는 제 6 트랜지스터;
    상기 홀수 프레임 기간에 공급되는 홀수 고전위 전압을 상기 제 2-1 노드에 공급하는 제 7 트랜지스터;
    상기 짝수 프레임 기간에 공급되는 짝수 고전위 전압을 상기 제 2-2 노드에 공급하는 제 8 트랜지스터; 및
    상기 제 1 노드의 전압 레벨에 따라 상기 제 2 게이트 오프 전압을 상기 제 2-1 및 제 2-2 노드에 공급하는 제 9 트랜지스터를 더 포함하는 게이트 쉬프트 레지스터.
  4. 제 2 항에 있어서,
    상기 제 1 풀다운 트랜지스터는, 상기 제 2-1 노드의 전압 레벨에 따라 상기 제 1 게이트 오프 전압을 상기 출력 단자에 공급하는 제 1-1 풀다운 트랜지스터; 및 상기 제 2-2 노드의 전압 레벨에 따라 상기 제 1 게이트 오프 전압을 상기 출력 단자에 공급하는 제 1-2 풀다운 트랜지스터를 포함하고,
    상기 제 2 풀다운 트랜지스터는, 상기 제 2-1 노드의 전압 레벨에 따라 상기 제 2 게이트 오프 전압을 상기 캐리 출력 단자에 공급하는 제 2-1 풀다운 트랜지스터; 및 상기 제 2-2 노드의 전압 레벨에 따라 상기 제 2 게이트 오프 전압을 상기 캐리 출력 단자에 공급하는 제 2-2 풀다운 트랜지스터를 포함하는 게이트 쉬프트 레지스터.
  5. 제 1 항에 있어서,
    상기 스캔 신호는 상기 제 1 및 제 2 기간 동안 상기 게이트 온 전압이 계단 형으로 증가하는 하이 전압 레벨로 출력되고,
    상기 캐리 신호는 상기 제 1 기간 동안 로우 전압 레벨로 출력되고 상기 제 2 기간 동안 하이 전압 레벨로 출력되는 게이트 쉬프트 레지스터.
  6. 다수의 게이트 라인을 구비한 표시 패널; 및
    상기 표시 패널의 비표시 영역에 내장되어 상기 다수의 게이트 라인을 구동하는, 제 1 항 내지 제 5 항 중 어느 한 항에 기재된 게이트 쉬프트 레지스터를 포함하는 표시 장치.
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