KR102578837B1 - 게이트 구동 회로와 이를 이용한 표시장치 - Google Patents

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Abstract

본 발명은 게이트 구동 회로와 이를 이용한 표시장치에 관한 것으로, 이 게이트 구동 회로는 제1 스타트 단자를 통해 제1 캐리 신호가 입력될 때 제1 Q 노드의 전압이 충전되어 제1 출력 단자의 전압이 높아지고, 제1 QB 노드의 전압이 충전될 때 상기 제1 출력 단자의 전압이 낮아져 상기 제1 출력 단자를 통해 제1 게이트 펄스가 출력되는 제1 스테이지, 및 제2 스타트 단자를 통해 상기 제1 캐리 신호가 입력될 때 제2 Q 노드의 전압이 충전되어 제2 및 제3 출력 단자들의 전압이 높아지고 제2 QB 노드의 전압이 충전될 때 상기 제2 및 제3 출력 단자들의 전압이 낮아져 상기 제2 출력 단자를 통해 제2 게이트 펄스가 출력됨과 동시에 다음 두 스테이지들로 전달되는 제2 캐리 신호가 제3 출력 단자를 통해 출력되는 제2 스테이지를 구비한다. 상기 제1 및 제2 스타트 단자들은 캐리 공유 노드를 통해 서로 연결되고, 상기 제1 및 제2 QB 노드들은 QB 공유 노드를 통해 서로 연결된다. 상기 제1 게이트 로우 전압이 상기 제2 게이트 로우 전압 보다 높고 상기 게이트 하이 전압 보다 낮다.

Description

게이트 구동 회로와 이를 이용한 표시장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE USING THE SAME}
본 발명은 게이트 구동 회로와 이를 이용한 표시장치에 관한 것이다.
표시장치는 픽셀 어레이의 데이터 라인들에 데이터 신호를 공급하는 데이터 구동 회로, 데이터 신호에 동기되는 게이트 펄스(또는 스캔 펄스)를 픽셀 어레이의 게이트 라인들(또는 스캔 라인들)에 순차적으로 공급하는 게이트 구동 회로(또는 스캔 구동 회로), 데이터 구동 회로와 게이트 구동 회로를 제어하는 타이밍 콘트롤러 등을 포함한다.
픽셀들 각각은 게이트 펄스에 응답하여 데이터 라인의 전압을 픽셀 전극에 공급하는 박막트랜지스터(Thin Film Transistor, TFT)를 포함할 수 있다. 게이트 펄스는 게이트 하이 전압(Gate High Voltage, VGH)와 게이트 로우 전압(Gate Low Voltage, VGL) 사이에서 스윙한다. 게이트 하이 전압(VGH)은 픽셀 TFT의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 로우 전압(VGH)은 픽셀 TFT의 문턱 전압 보다 낮은 전압으로 설정된다.
최근, 게이트 구동 회로를 픽셀 어레이와 함께 표시패널에 내장하는 기술이 적용되고 있다. 이하에서 표시패널에 내장된 게이트 구동 회로를 "GIP(Gate In Panel) 회로"로 칭하기로 한다. GIP 회로는 시프트 레지스터(shift register)를 포함한다. 시프트 레지스터는 종속적으로 접속된 다수의 스테이지들(stage)을 포함한다. 스테이지들은 스타트 펄스에 응답하여 Q 노드를 충전하고 시프트 클럭이 입력될 때 출력을 발생하고 다음 스테이지로 캐리 신호를 스타트 펄스로서 전달한다.
시프트 레지스터의 스테이지들 각각은 게이트 라인을 충전시키는 Q 노드와, 게이트 라인을 방전시키는 QB 노드, Q 노드와 QB 노드에 연결된 스위치 회로를 포함한다. 스위치 회로는 스타트 펄스 또는 앞단 스테이지의 출력에 응답하여 Q 노드를 충전시키고, 다음 스테이지로부터의 캐리 신호 또는 리셋 펄스에 응답하여 Q 노드를 방전시킨다.
스위치 회로는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터들을 포함한다. 이러한 트랜지스터들은 직류 게이트 바이어스 스트레스(DC gate bias stress)에 의해 소자 특성이 열화된다.
도 1은 트랜지스터의 직류 게이트 바이어스 스트레스로 인하여 트랜지스터의 문턱 전압이 시프트된 예를 보여 주는 도면이다. 도 1에서 Vgs(V)는 MOSFET의 게이트-소스 간 전압이다. Ids(A)는 MOSFET의 드레인-소스 간 전류이다.
직류 게이트 바이어스 스트레스는 트랜지스터의 게이트(gate)에 인가되는 직류 전압이 높을수록 그리고 그 인가 시간이 길수록 커진다. 또한, 직류 게이트 바이어스 스트레스는 온도가 높을수록 심해진다. 트랜지스터들은 도 1에서 Vgs가 양인 정극성 전압이 트랜지스터의 게이트에 지속적으로 인가되면, 도 1과 같이 그 트랜지스터의 문턱 전압이 포지티브 게이트 바이어스 스트레스(Positive gate bias stress)에 의해 그 문턱 전압(Threshold voltage, Vth)이 커지는 방향으로 시프트(shift)되어 온 전류(On current)가 감소된다. 특히, 고온에서 직류 게이트 바이어스 스트레스로 인한 문턱 전압 시프트가 상온 보다 더 커져 고온 환경에서 제품의 신뢰성에 더 큰 악영향을 끼친다. 여기서, 고온 환경은 제품의 응용 분야에 따라 사용 온도가 다르기 때문에 응용 분야에 따라 고온 환경의 온도가 다르게 정의될 수 있다.
GIP 회로는 많은 스위치 소자들을 포함하고 있고 직류 게이트 바이어스 스트레스로 인한 풀업 및 풀다운 트랜지스터의 영향을 줄이기 위하여 그 트랜지스터들을 크게 제작하고 있다. 트랜지스터의 채널 크기가 커지면 트랜지스터의 채널 용량이 커져 전류양이 많아지기 때문에 문턱 전압이 시프트될 때 그 트랜지스터들의 출력이 민감하게 변하지 않는다. 따라서, 종래 기술은 GIP 회로에서 풀업/풀다운 트래지스터의 크기를 줄이기가 어려워 표시장치의 네로우 베젤(Narrow bezel)을 구현하기가 어렵다.
본 발명은 표시장치의 네로우 베젤을 구현할 수 있는 게이트 구동 회로와 이를 이용한 표시장치를 제공한다.
본 발명의 게이트 구동 회로는 제1 스타트 단자를 통해 제1 캐리 신호가 입력될 때 제1 Q 노드의 전압이 충전되어 제1 출력 단자의 전압이 높아지고, 제1 QB 노드의 전압이 충전될 때 상기 제1 출력 단자의 전압이 낮아져 상기 제1 출력 단자를 통해 제1 게이트 펄스가 출력되는 제1 스테이지, 및 제2 스타트 단자를 통해 상기 제1 캐리 신호가 입력될 때 제2 Q 노드의 전압이 충전되어 제2 및 제3 출력 단자들의 전압이 높아지고 제2 QB 노드의 전압이 충전될 때 상기 제2 및 제3 출력 단자들의 전압이 낮아져 상기 제2 출력 단자를 통해 제2 게이트 펄스가 출력됨과 동시에 다음 두 스테이지들로 전달되는 제2 캐리 신호가 제3 출력 단자를 통해 출력되는 제2 스테이지를 구비한다.
상기 제1 및 제2 스타트 단자들은 캐리 공유 노드를 통해 서로 연결되고, 상기 제1 및 제2 QB 노드들은 QB 공유 노드를 통해 서로 연결된다. 상기 제1 및 제2 게이트 펄스가 공급되는 게이트 라인들의 전압은 제2 게이트 로우 전압으로부터 게이트 하이 전압으로 상승하는 제1 구간과, 제1 게이트 로우 전압을 유지하는 제2 구간을 포함한다. 상기 제1 게이트 로우 전압이 상기 제2 게이트 로우 전압 보다 높고 상기 게이트 하이 전압 보다 낮다.
상기 게이트 구동 회로는 상기 제1 및 제2 스테이지에 종속적으로 접속된 다수의 더미 스테이지들, 및 상기 더미 스테이지들 중 적어도 하나의 의 Q 노드에 연결된 제1 모니터링 트랜지스터, 및 상기 더미 스테이지들 중 적어도 하나의 Q 노드에 연결된 제2 모니터링 트랜지스터를 더 구비한다.
상기 제1 및 제2 Q 노드들을 충전하기 위한 제1 전압이 상기 제1 모니터링 트랜지스터의 열화 센싱 결과에 따라 변한다. 상기 제1 및 제2 QB 노드들을 충전하기 위한 제2 전압이 상기 제2 모니터링 트랜지스터의 열화 센싱 결과에 따라 변한다.
상기 제1 스테이지는 상기 제1 Q 노드의 전압에 응답하여 상기 제1 출력 단자를 충전하여 상기 제1 게이트 펄스의 전압을 높이는 제1 풀업 트랜지스터, 상기 제1 QB 노드의 전압에 응답하여 상기 제1 출력 단자의 전압을 상기 제1 게이트 로우 전압까지 방전시켜 상기 제1 게이트 펄스의 전압을 낮추는 제1 풀다운 트랜지스터, 상기 제1 캐리 신호에 응답하여 상기 제1 Q 노드를 제1 전압으로 충전하는 제1 트랜지스터, 제3 캐리 신호에 응답하여 상기 제1 Q 노드를 상기 제2 게이트 로우 전압까지 방전시키는 제2 트랜지스터, 상기 제1 QB 노드의 전압에 응답하여 상기 제1 Q 노드를 방전시키는 제3 트랜지스터, 상기 제1 및 제2 QB 노드들을 제2 전압으로 충전하는 제4 트랜지스터, 및 상기 제1 Q 노드의 전압에 응답하여 상기 제1 및 제2 QB 노드들을 방전시키는 제5 트랜지스터를 구비한다. 상기 제2 캐리 신호가 상기 제1 캐리 신호 후에 그리고, 상기 제3 캐리 신호 보다 앞서 발생된다.
상기 제2 스테이지는 상기 제2 Q 노드의 전압에 응답하여 상기 제2 출력 단자를 충전하여 상기 제2 게이트 펄스의 전압을 높이는 제2 풀업 트랜지스터, 상기 제2 QB 노드의 전압에 응답하여 상기 제2 출력 단자의 전압을 상기 제1 게이트 로우 전압까지 방전시켜 상기 제2 게이트 펄스의 전압을 낮추는 제2 풀다운 트랜지스터, 상기 제2 Q 노드의 전압에 응답하여 상기 제3 출력 단자를 충전하여 상기 제2 캐리 신호의 전압을 높이는 제3 풀업 트랜지스터, 상기 제2 QB 노드의 전압에 응답하여 상기 제3 출력 단자의 전압을 상기 제2 게이트 로우 전압까지 방전시켜 상기 제2 캐리 신호의 전압을 낮추는 제3 풀다운 트랜지스터, 상기 제1 캐리 신호에 응답하여 상기 제2 Q 노드를 VDD1 전압으로 충전하는 제6 트랜지스터, 상기 제3 캐리 신호에 응답하여 상기 제2 Q 노드의 전압을 상기 제2 게이트 로우 전압까지 낮추는 제7 트랜지스터, 상기 제2 QB 노드의 전압에 응답하여 상기 제2 Q 노드를 방전시키는 제8 트랜지스터, 및 상기 제3 출력 단자의 전압에 응답하여 상기 제2 QB 노드(QB2)를 방전시키는 제9 트랜지스터를 구비한다.
상기 게이트 구동 회로는 상기 제1 모니터링 트랜지스터의 전류 변화를 감지하는 제1 비교기, 및 상기 제2 모니터링 트랜지스터의 전류 변화를 감지하는 제2 비교기를 더 구비한다. 상기 제1 모니터링 트랜지스터의 전류 변화는 저항을 통해 제1 모니터링 전압으로 변환되어 상기 제1 비교기의 제1 입력단자에 입력된다. 상기 제2 모니터링 트랜지스터의 전류 변화는 저항을 통해 제2 모니터링 전압으로 변환되어 상기 제2 비교기의 제1 입력단자에 입력된다. 상기 제1 및 제2 비교기들 각각의 제2 입력 단자에 소정의 기준 전압이 공급된다.
상기 제1 비교기는 상기 제1 모니터링 전압과 상기 기준 전압의 차를 증폭하여 상기 제1 전압을 변경한다. 상기 제2 비교기는 상기 제2 모니터링 전압과 상기 기준 전압의 차를 증폭하여 상기 제2 전압을 변경한다.
본 발명의 표시장치는 상기 게이트 구동 회로를 이용하여 표시패널의 게이트 라인에 게이트 펄스를 공급한다.
본 발명은 GIP 회로에서 이웃한 두 스테이지들의 QB 노드와 캐리 신호를 공유하여 회로 구성을 간소화하고, 전압 레벨이 다른 제1 및 제2 게이트 로우 전압을 이용하여 풀업 및 풀다운 트랜지스터의 포지티브 스트레스를 네가티브 스트레스로 보상한다. 나아가, 본 발명은 트랜지스터의 열화 센싱 결과를 바탕으로 Q 노드와 QB 노드 각각을 충전하는 전압들을 가변함으로써 GIP 회로의 Q 노드와 QB 노드에 연결된 풀업 및 풀다운 트랜지스터의 크기를 줄일 수 있다. 그 결과, 본 발명은 GIP 회로의 크기를 줄여 표시장치의 네로우 베젤을 구현할 수 있다.
도 1은 트랜지스터의 직류 게이트 바이어스 스트레스로 인하여 트랜지스터의 문턱 전압이 포지티브 시프트된 예를 보여 주는 도면이다.
도 2는 본 발명의 실시예에 따른 표시장치를 개략적으로 보여 주는 블록도이다.
도 3은 본 발명의 GIP 회로를 보여 주는 블록도이다.
도 4는 표시패널 내의 모니터링 트랜지스터를 보여 주는 도면이다.
도 5는 GIP 회로의 게이트 출력 스테이지를 개략적으로 보여 주는 블록도이다.
도 6은 도 5에 도시된 게이트 출력 스테이지 회로를 상세히 보여 주는 회로도이다.
도 7 및 도 8은 GIP 회로의 동작을 보여 주는 파형도들이다.
도 9는 모니터링 트랜지스터와 비교기를 상세히 보여 주는 회로도이다.
도 10은 모니터링 트랜지스터들과 비교기 사이에 배치된 전압 선택기를 보여 주는 도면이다.
도 11은 GIP 회로의 출력 전압을 보여 주는 파형도이다.
도 12는 도 11에 도시된 제1 구간의 PBTS를 보여 주는 도면이다.
도 13은 도 11에 도시된 제2 구간의 NBTS를 보여 주는 도면이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
본 발명의 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 유기발광 다이오드 표시장치(Organic Light Emitting Display, OLED Display) 등의 평판 표시장치로 구현될 수 있다. 이하의 실시예에서, 평판 표시장치의 일 예로서 액정표시장치를 중심으로 설명하지만, 본 발명은 이에 한정되지 않는다. 예컨대, 본 발명의 게이트 구동 회로는 게이트 구동 회로가 필요한 어떠한 표시장치에도 적용될 수 있다.
본 발명의 게이트 구동 회로에서 스위치 소자들은 n 타입 또는 p 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터로 구현될 수 있다. 이하의 실시예에서 n 타입 트랜지스터를 예시하였지만, 본 발명은 이에 한정되지 않는다는 것에 주의하여야 한다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 MOSFET(NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 MOSFET에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 MOSFET(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 MOSFET에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 이하의 실시예 설명에서 트랜지스터의 소스와 드레인은 제1 및 제2 전극으로 칭하기로 한다. 이하의 설명에서 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다는 것에 주의하여야 한다.
본 발명의 게이트 구동 회로를 구성하는 트랜지스터들은 산화물 반도체를 포함한 트랜지스터, 비정질 실리콘(a-Si)을 포함한 트랜지스터, 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 트랜지스터 중 하나 이상으로 구현될 수 있다.
도 2 내지 도 4를 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(PNL)과, 표시패널(PNL)의 픽셀 어레이(pixel array)에 입력 영상의 데이터를 기입하기 위한 표시패널 구동 회로를 구비한다.
표시패널(PNL)은 데이터 라인들(12), 데이터 라인들(12)과 직교하는 게이트 라인들(14), 및 데이트 라인들(12)과 게이트 라인들(14)에 의해 정의된 매트릭스 형태로 픽셀들이 배치된 픽셀 어레이를 포함한다. 입력 영상은 픽셀 어레이에 표시된다.
픽셀 어레이의 픽셀들은 컬러 구현을 위하여, 적색(R), 녹색(G), 및 청색(B) 서브 픽셀들을 포함할 수 있다. 픽셀들은 RGB 서브 픽셀들 이외에 백색(White, W) 서브 픽셀을 더 포함할 수 있다.
표시패널(PNL)의 픽셀 어레이는 TFT 어레이와 컬러 필터 어레이로 나뉘어질 수 있다. 표시패널(PNL)의 하판에 TFT 어레이가 형성될 수 있다. TFT 어레이는 데이터라인들(12)과 게이트라인들(14)의 교차부들에 형성된 TFT들(Thin Film Transistor), 데이터전압을 충전하는 픽셀 전극, 픽셀 전극에 접속되어 데이터 전압을 유지하는 스토리지 커패시터(Storage Capacitor, Cst) 등을 포함하여 입력 영상을 표시한다.
표시패널(PNL)의 상판 또는 하판에 컬러 필터 어레이가 형성될 수 있다. 컬러 필터 어레이는 블랙매트릭스(black matrix), 컬러 필터(color filter) 등을 포함한다. COT(Color Filter on TFT)　또는 TOC(TFT on Color Filter)　모델의 경우에, TFT 어레이에 컬러 필터와 블랙 매트릭스가 배치될 수 있다.
표시패널(PNL)에 인셀 타입의 터치 센서(In-cell touch sensor)를 활용한 터치 스크린이 구현될 수 있다. 인셀 타임의 터치 센서는 표시패널(PNL)의 픽셀 어레이 내에 내장된다. 터치 센서들은 온셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널(PNL)에 배치될 수도 있다. 터치 센서는 정전 용량 타입의 터치 센서 예를 들면, 상호 용량(mutual capacitance) 센서 또는 자기 용량(Self capacitance) 센서로 구현될 수 있다.
표시패널 구동 회로는 데이터 구동부(SIC)와 게이트 구동 회로를 포함하여 입력 영상의 데이터를 표시패널(100)의 픽셀들에 기입한다.
데이터 구동부(SIC)는 하나 이상의 소스 드라이브 IC를 포함한다. 소스 드라이브 IC는 도 4와 같은 연성 회로 기판인 COF(Chip on film) 상에 실장되어 표시패널(PNL)과 PCB(Printed Circuit Board)에 연결될 수 있다. 소스 드라이브 IC(SIC)는 COG(Chip on glass) 공정으로 표시패널(PNL)의 기판 상에 직접 접착될 수도 있다.
데이터 구동부(SIC)는 타이밍 콘트롤러(Timing controller, TCON)로부터 수신되는 입력 영상의 디지털 비디오 데이터를 감마보상전압으로 변환하여 데이터전압을 출력한다. 데이터 구동부(SIC)로부터 출력된 데이터전압은 데이터 라인들(12)에 공급된다. 데이터 구동부(SIC)와 데이터 라인들(12) 사이에 도시하지 않은 멀티플렉서(Multiplexer)가 배치될 수 있다. 멀티플렉서는 타이밍 콘트롤러(TCON)의 제어 하에 데이터 구동부(SIC)로부터 입력되는 데이터 전압을 데이터 라인들(12)에 분배한다. 1:2 멀티플렉서의 경우에, 멀티플렉서는 데이터 구동부(SIC)의 한 개 출력 채널을 통해 입력되는 데이터 전압을 시분할하여 두 개의 데이터 라인들로 시분할 공급한다. 따라서, 1:2 멀티플렉서를 사용하면, 소스 드라이브 IC(SIC)의 채널 수를 1/2로 줄일 수 있다.
게이트 구동 회로는 표시패널(PNL)에서 TFT 어레이 기판 상에 직접 실장되는 GIP 회로(18A, 18B)와, 타이밍 콘트롤러(TCON)와 GIP 회로(18A, 18B) 사이에 배치된 레벨 시프터(Level shifter, LS)를 포함한다.
GIP 회로(18A, 18B)는 시프트 레지스터를 포함한다. GIP 회로(18A, 18B)는 픽셀 어레이 밖에서 표시패널(PNL)의 일측 가장자리의 베젤(Bezel, BZ)에 형성되거나 양측 가장자리의 베젤(BZ)에 형성될 수 있다. 레벨 시프터(LS)는 게이트 타이밍 제어신호 전압의 스윙폭을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 크게 하여 GIP 회로(18A, 18B)로 출력한다.
GIP 회로(18A, 18B)는 시프트 클럭(CLK)에 따라 게이트 펄스를 시프트하여 게이트 라인들(14)에 게이트 펄스를 순차적으로 공급한다. 게이트 펄스는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙한다. 게이트 하이 전압(VGH)은 픽셀 어레이에 배치된 TFT들의 문턱 전압 보다 높은 전압이다. 게이트 로우 전압(VGL)은 게이트 하이 전압(VGH) 보다 낮고 픽셀 어레이에 배치된 TFT들의 문턱 전압 보다 낮은 전압이다. 픽셀 어레이의 TFT들은 게이트 펄스의 게이트 하이 전압(VGH)에 응답하여 턴-온(turn-on)되어 데이터 라인들(12)로부터의 데이터 전압을 픽셀 전극에 공급한다.
GIP 회로(18A, 18B)의 시프트 레지스터는 종속적으로 접속(cascade connection)되어 시프트 클럭(CLK) 타이밍에 출력을 시프트하는 스테이지들을 포함한다. 스테이지들 각각은 Q 노드의 전압에 응답하여 게이트 라인들(14)에 게이트 펄스를 출력하고, 캐리 신호(Carry signal)를 다른 스테이지로 전달한다. 게이트 펄스와 캐리 신호는 하나의 출력 단자를 통해 출력되는 같은 신호이거나 서로 다른 출력 단자를 통해 분리된 신호들일 수 있다.
스테이지들 각각의 Q 노드는 스타트 펄스 또는 앞단 스테이지로부터의 캐리 신호에 따라 충전되어 풀업 트랜지스터(Pull-up transistor)의 게이트를 프리 차징(pre-charging)한다. Q 노드는 프리 차징된 상태에서 시프트 클럭(CLK)이 입력될 때 풀업 트랜지스터의 게이트와 드레인 사이의 기생 용량을 통해 Q 노드가 부트스트래핑(bootstrap)된다. Q 노드의 전압이 부트스트래핑으로 상승될 때, 풀업 트랜지스터가 턴-온(turn-on)되어 출력 단자의 전압이 게이트 하이 전압(VGH)으로 상승되어 게이트 펄스가 출력되기 시작한다. 게이트 펄스는 게이트 라인들(14)에 공급되어 데이터 전압이 기입되는 라인의 TFT들을 동시에 턴-온시킨다. 스테이지들의 QB 노드는 풀다운 트랜지스터(Pull-up transistor)를 턴-온시켜 스테이지의 출력 단자 전압을 방전시킨다.
GIP 회로(18A, 18B)는 도 3과 같이 게이트 펄스를 출력하는 게이트 출력 스테이지들(ST(2), ST(4)…ST(N))과, 게이트 펄스를 출력하지 않는 더미 스테이지들(DUM)을 포함한다. 게이트 출력 스테이지들(ST(2), ST(4)…ST(N))은 게이트 라인들(14)에 연결되어 그 게이트 라인들(14)에 게이트 펄스를 순차적으로 공급한다. GIP 회로(18A, 18B)가 표시패널(PNL)의 양측 가장자리에 배치되는 경우, 제1 GIP 회로(18A)의 게이트 출력 스테이지들(ST(2), ST(4)…ST(N))은 도 3과 같이 짝수 번째 게이트 펄스(Vgout(2), Vgout(4)…Vgout(N))를 순차적으로 출력한다. 도시하지 않은 제2 GIP 회로(18B)의 게이트 출력 스테이지들은 홀수 번째 게이트 펄스를 순차적으로 출력할 수 있다. 이와 다른 방법으로 GIP 회로(18A, 18B)는 게이트 라인(14)의 양측에서 동시에 게이트 펄스를 인가할 수 있다. 따라서, GIP 회로(18A, 18B)는 도 3에 한정되지 않는다는 것에 주의하여야 한다.
더미 스테이지들(DUM)은 게이트 라인(14)에 연결되지 않는다. 더미 스테이지들(DUM)은 게이트 펄스를 출력하지 않고, 캐리 신호만 출력한다. 더미 스테이지들(DUM)은 게이트 출력 스테이지들(ST(2), ST(4)… ST(N))에 종속적으로 연결되고, 그 스테이지들(ST(2), ST(4)… ST(N))과 실질적으로 동일한 회로 구성을 갖는다.
상부 더미 스테이지들(DUM)의 캐리 신호는 게이트 출력 스테이지들(ST(2), ST(4))의 스타트 단자(또는 VST 단자)에 인가되어 그 스테이지들(ST(2), ST(4))의 Q 노드 프리 차징(Charging) 타이밍을 제어한다. 하부 더미 스테이지들(DUM)의 캐리 신호는 게이트 출력 스테이지들(ST(N-2), ST(N))의 리셋 단자(또는 VNEXT 단자)에 인가되어 그 스테이지들(ST(2), ST(4))의 Q 노드 방전 타이밍을 제어한다.
타이밍 콘트롤러(TCON)는 도시하지 않은 호스트 시스템으로부터 수신되는 입력 영상의 디지털 비디오 데이터를 데이터 구동부(SIC)로 전송한다. 타이밍 콘트롤러(TCON)는 입력 영상 데이터에 동기하여 수신되는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력 받아 데이터 구동부(SIC)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호와, GIP 회로(18A, 18B)의 동작 타이밍을 동작 타이밍을 제어시키기 위한 게이트 타이밍 제어신호를 출력한다.
게이트 타이밍 제어신호는 스타트 펄스(VST), 시프트 클럭(Gate Shift Clock, CLK), 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 출력 인에이블신호(Gate Output Enable, GOE)는 생략될 수 있다. 스타트 펄스(VST)는 시프트 레지스터에서 제1 더미 스테이지의 VST 단자에 입력되어 1 프레임 기간에서 가장 먼저 발생하는 제1 게이트 펄스의 출력 타이밍을 제어한다. 시프트 클럭(CLK)은 스테이지들 각각에서 게이트 펄스의 출력 타이밍을 제어하여 게이트 펄스의 시프트 타이밍을 제어한다.
호스트 시스템은 텔레비전 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나로 구현될 수 있다. 호스트 시스템은 입력 영상의 디지털 비디오 데이터를 표시패널(100)에 표시하기에 적합한 포맷으로 변환한다. 호스트 시스템은 입력 영상의 디지털 비디오 데이터와 함께 타이밍 신호들(Vsync, Hsync, DE, MCLK)을 타이밍 콘트롤러(TCON)으로 전송한다. 호스트 시스템은 도시하지 않은 터치 센싱회로로부터 수신된 터치 입력의 좌표 정보와 연계된 응용 프로그램을 실행한다.
본 발명의 실시예에 따른 표시장치는 도 5와 같이 표시패널(PNL) 상에 형성된 하나 이상의 모니터링 트랜지스터(Monitoring Transistor, Tm)와, 모니터링 트랜지스터(Tm)의 전압을 소정의 기준전압과 비교하여 고전위 전압(VDD1, VDD2)을 발생하는 비교기(COMP)를 구비한다.
모니터링 트랜지스터(Tm)는 도 5에서 표시패널(PNL) 상에서 분산되어 4 개소에 배치될 수 있으나 이에 한정되지 않는다.
모니터링 트랜지스터(Tm)는 도 9와 같이 더미 스테이지들(DUM) 중 적어도 하나의 Q 노드와 QB 노드에 연결될 수 있으나 이에 한정되지 않는다. 모니터링 트랜지스터(Tm)는 게이트 펄스 출력 스테이지의 Q 노드 및/또는 QB 노드에 연결될 수도 있다.
모니터링 트랜지스터(Tm)는 Q 노드 및/또는 QB 노드의 전압에 따라 턴-온되어 모니터링 전압(Vm)을 비교기(COMP)에 공급한다. 모니터링 트랜지스터(Tm) 각각은 도 4와 같이 표시패널(PNL), COF의1 더미 채널 배선, 및 PCB를 경유하는 배선(17)을 통해 비교기(COMP)에 연결될 수 있다. 모니터링 트랜지스터들(Tm) 각각은 도 9와 같이 Q 노드에 연결된 제1 모니터링 트랜지스터(Tm_Q)와, QB 노드에 연결된 제2 모니터링 트랜지스터(Tm_QB)를 포함할 수 있다.
비교기(COMP)는 모니터링 트랜지스터(Tm)로부터의 모니터링 전압(Vm)을 기준 전압(Vr)과 비교하여 그 차를 증폭하여 고전위 전압(VDD1, VDD2)을 출력한다. 제1 및 제2 고전위 전압(VDD1, VDD2) 각각은 게이트 하이 전압(VGH)과 같은 전압 레벨로 발생된다. 제1 고전위 전압(VDD1)은 Q 노드(Q)를 충전하기 위한 전압이다. 제2 고전위 전압(VDD2)은 QB 노드(QB)를 충전하기 위한 전압이다.
비교기(COMP)는 도 4와 같이 타이밍 콘트롤러(TCON)와 레벨 시프터(LS)와 함께 PCB 상에 배치될 수 있다. 비교기(COMP)는 모니터링 전압(Vm)과 기준 전압(Vr)의 차를 증폭하고, 그 차에 비례하여 제1 및 제2 고전위 전압(VDD1, VDD2)을 조정한다. 따라서, 제1 및 제2 고전위 전압(VDD1, VDD2)은 비교기(COMP)에 의해 모니터링 전압(Vm)과 기준 전압(Vr)의 차에 비례하여 가변되는 전압으로 발생된다.
제1 및 제2 고전위 전압(VDD1, VDD2)은 Q 노드 및 QB 노드에 연결된 풀업/풀다운 트랜지스터들의 문턱 전압 시프트에 비례하여 그 전압이 커진다. 이렇게 가변되는 제1 및 제2 고전위 전압(VDD1, VDD2)은 Q 노드와 QB 노드에 연결된 트랜지스터들의 문턱 전압 시프트를 저감하여 그 트랜지스터들의 크기를 줄일 수 있으므로 베젤 크기 감소를 가능하게 한다.
도 5는 GIP 회로의 게이트 출력 스테이지를 개략적으로 보여 주는 블록도이다. 도 6은 도 5에 도시된 게이트 출력 스테이지 회로를 상세히 보여 주는 회로도이다. 도 7 및 도 8은 GIP 회로의 동작을 보여 주는 파형도들이다.
도 5 내지 도 8을 참조하면, 본 발명의 GIP 회로는 캐리 공유 노드(15)와 QB 공유 노드(16)를 공유하는 이웃한 게이트 출력 스테이지들(ST(n), ST(n+2))을 구비한다. 캐리 공유 노드(15)는 이웃한 게이트 출력 스테이지들(ST(n), ST(n+2))의 VST 단자에 연결된다. QB 공유 노드(16)는 이웃한 게이트 출력 스테이지들(ST(n), ST(n+2)) 각각의 QB 노드들(QB1, QB2)을 연결한다.
이웃한 게이트 출력 스테이지들(ST(n), ST(n+2))은 동일한 캐리 신호에 응답하여 Q 노드들이 동시에 충전되기 시작하고, 순차적으로 발생되는 클럭(CLK(n), CLK(n+2))에 응답하여 출력을 순차적으로 발생되는 스테이지들이다. 스테이지들의 출력은 게이트 라인(14)에 인가되는 게이트 펄스(Vgout(n), Vgout(n+2))와, 다른 스테이지로 전달되는 제2 캐리 신호(CAR(n+2))로 나뉘어진다.
이웃한 게이트 출력 스테이지들(ST(n), ST(n+2))은 도 5 및 도 6의 예에서 제n(n은 0 보다 큰 양의 정수) 스테이지(ST(n))와, 제n+2 스테이지(ST(n+2))로 예시되었으나 이에 한정되지 않는다. GIP 회로가 표시패널(PNL)의 일측에 형성되는 경우에, 이웃한 게이트 출력 스테이지들은 제n 및 제n+1 스테이지일 수 있다. 이하에서, 제n 스테이지(ST(n))를 제1 스테이지로, 제n+2 스테이지(ST(n+2))를 제2 스테이지로 칭하기로 한다.
제1 스테이지(ST(n))는 제1 Q 노드(Q1)의 전압이 충전될 때 제1 출력 단자(21)의 전압을 높이고 제1 QB 노드(QB1)의 전압이 충전될 때 제1 출력 단자(21)의 전압을 낮춘다. 따라서, 제1 스테이지(ST(n))는 제1 출력 단자(21)를 통해 제1 게이트 펄스를 출력한다. 제1 게이트 펄스는 표시패널(PNL1)의 제1 게이트 라인에 공급된다. 제1 스테이지(ST(n))는 캐리 신호를 출력하지 않는다. 제1 Q 노드(Q1)의 전압은 제1 스테이지(ST(n))의 제1 스타트 단자를 통해 스타트 펄스 또는 앞단 스테이지로부터의 제1 캐리 신호(CAR(n02))가 입력될 때 충전된다.
제2 스테이지(ST(n+2))는 제2 Q 노드(Q2)의 전압이 충전될 때 제2 및 제3 출력 단자들(22, 23)의 전압을 높이고 제2 QB 노드(22, 23)의 전압이 충전될 때 제2 및 제3 출력 단자들(22, 23)의 전압을 낮추어 제2 출력 단자(22)를 통해 제2 게이트 펄스를 출력함과 동시에 다음 두 스테이지들로 전달되는 제2 캐리 신호(CAR(n+2))를 제3 출력 단자(23)를 통해 출력한다. 제2 Q 노드(Q2)의 전압은 제2 스테이지(ST(n+2))의 제2 스타트 단자를 통해 제1 캐리 신호(CAR(n02))가 입력될 때 충전된다. 제2 게이트 펄스는 표시패널(PNL1)의 제2 게이트 라인에 공급된다. 따라서, 본 발명의 GIP 회로는 기수 번째 스테이지들(ST(n-4), ST(n))은 게이트 펄스만 출력하고, 우수 번째 스테이지들(ST(n-2), ST(n+2))는 게이트 펄스와 캐리 신호를 출력한다.
제1 및 제2 스테이지들(ST(n), ST(n+2))의 VST 단자들은 QB 공유 노드(16)를 통해 서로 연결된다. 따라서, 제1 및 제2 스테이지들(ST(n), ST(n+2))의 Q 노드들(Q1, Q2)은 캐리 신호(n-2)가 입력될 때 동시에 충전된다.
제1 및 제2 스테이지들(ST(n), ST(n+2))의 QB 노드들(QB1, QB2)은 QB 공유 노드(16)를 통해 서로 연결되기 때문에 동시에 충방전된다.
제1 스테이지(ST(n))는 제1 Q 노드(Q)의 전압에 응답하여 제1 게이트 라인에 연결된 제1 출력 단자(21)를 충전하여 제1 게이트 펄스(Vgout(n))를 라이징시키는 제1 풀업 트랜지스터(T61), 제1 QB 노드(QB1)의 전압에 응답하여 제1 출력 단자(21)의 전압을 VGL1까지 방전하도록 하여 제1 게이트 펄스(Vgout(n))를 폴링시키는 제1 풀다운 트랜지스터(T71), 제1 캐리 신호(CAR(n-2))에 응답하여 제1 Q 노드(Q1)를 VDD1 전압으로 충전하는 제1 트랜지스터(T1), 제3 캐리 신호(CAC(n+6))에 응답하여 제1 Q 노드(Q1)를 VGL2까지 방전시키는 제2 트랜지스터(T3N), 제1 QB 노드(QB1)의 전압에 응답하여 제1 Q 노드(Q1)를 방전시키는 제3 트랜지스터(T3), 제1 및 제2 QB 노드들(QB1, QB2)을 VDD2 전압으로 충전하는 제4 트랜지스터(T4), 및 제1 Q 노드(Q1)의 전압에 응답하여 QB 노드들(QB1, QB2)을 방전시키는 제5 트랜지스터(T5q)를 포함한다.
제1 스테이지(ST(n))는 캐리 공유 노드(15)와 QB 공유 노드(16)를 통해 제2 스테이지(ST(n+2))에 연결된다. 캐리 공유 노드(15)는 캐리 신호(CAR(n-2))를 이웃한 두 스테이지들(ST(n), ST(n+2))에 전송한다. QB 공유 노드(16)는 이웃한 두 스테이지들(ST(n), ST(n+2)) 각각의 QB 노드들(QB1, QB2)을 연결한다. 따라서, 본 발명은 GIP 회로(18A, 18B)에서 캐리 공유 노드의 개수와, QB 노드들(QB1, QB2)의 충전을 위한 트랜지스터와 배선 수를 줄일 수 있다. 그 결과, 본 발명은 GIP 회로의 크기를 줄일 수 있으므로 그 만큼 표시장치의 베젤 크기를 줄일 수 있다.
제2 스테이지(ST(n+2))는 제1 스테이지(ST(n))와 QB 노드를 공유하기 때문에 제2 QB 노드(QB2)를 충전하기 위한 트랜지스터를 필요로 하지 않는다. 제2 스테이지(ST(n+2))는 다음 스테이지들의 스타트 펄스로 작용하는 제2 캐리 신호(CAR(n+2))를 출력한다.
제2 스테이지(ST(n+2))는 제2 Q 노드(Q2)의 전압에 응답하여 제2 게이트 라인에 연결된 제2 출력 단자(22)를 충전하여 제2 게이트 펄스(Vgout(n+2))를 라이징시키는 제2 풀업 트랜지스터(T62), 제2 QB 노드(QB2)의 전압에 응답하여 제2 출력 단자(22)의 전압을 VGL1까지 방전하도록 하여 제2 게이트 펄스(Vgout(n+2))를 폴링시키는 제2 풀다운 트랜지스터(T72), 제2 Q 노드(Q2)의 전압에 응답하여 제3 출력 단자(23)를 충전하여 제2 캐리 신호(CAR(n+2))를 라이징시키는 제3 풀업 트랜지스터(T6C), 제2 QB 노드(QB2)의 전압에 응답하여 제3 출력 단자(22)의 전압을 VGL2까지 방전하도록 하여 제2 캐리 신호(CAR(n+2))를 폴링시키는 제3 풀다운 트랜지스터(T7C), 제1 캐리 신호(CAR(n-2))에 응답하여 제2 Q 노드(Q2)를 VDD1 전압으로 충전하는 제6 트랜지스터(T1), 제3 캐리 신호(CAC(n+6))에 응답하여 제2 Q 노드(Q2)를 VGL2까지 방전시키는 제7 트랜지스터(T3N), 제2 QB 노드(QB2)의 전압에 응답하여 제2 Q 노드(Q2)를 방전시키는 제8 트랜지스터(T3), 및 제3 출력 단자(23)의 전압에 응답하여 제2 QB 노드(QB2)를 방전시키는 제9 트랜지스터(T5i)를 포함한다.
제1 캐리 신호(CAR(n-2))는 제1 스테이지(ST(n))에 앞서 출력을 발생하는 앞단 스테이지 예컨대, 제N-2 스테이지(ST(n-2))일 수 있으나 이에 한정되지 않는다. 제3 캐리 신호(CAR(n+6))는 제2 스테이지(ST(n+2) 이후에 출력을 발생하는 다음 단 스테이지 예컨대, 제N+6 스테이지(ST(n+6))일 수 있으나 이에 한정되지 않는다. 제2 스테이지(ST(n+2))로부터 출력되는 제2 캐리 신호(CAR(n+2))는 제1 캐리 신호(CAR(n-2)) 후에 그리고, 제3 캐리 신호(CAR(n+6)) 보다 앞서 발생된다. 제3 출력 단자(34)는 캐리 공유 노드(15)를 통해 다음 두 스테이지들의 VST 단자에 연결된다. 따라서, 제2 캐리 신호(CAR(n+2))는 다음 두 스테이지들의 VST 단자에 동시에 인가된다.
VDD1과 VDD2 각각은 게이트 하이 전압(VGH) 이상의 전압으로 발생될 수 있다. VDD1은 Q 노드(Q1, Q2)를 충전하기 위한 전압이다. VDD2는 QB 노드(QB1, QB2)를 충전하기 위한 전압이다. VGL1과 VGL2는 전압 레벨이 서로 다른 게이트 로우 전압(VGL)이다. VGL1은 VGL2 보다 높고 VGH 보다 낮은 전압으로 설정된다. VGL1은 풀업 트랜지스터(T61, T62)의 게이트 보다 소스 전압을 높임으로써 그 트랜지스터들에 네가티브 바이어스 스트레스를 인가하여 포지티브 스트레스로 인한 트래지스터의 열화를 줄인다. 따라서, 본 발명은 트랜지스터의 포지티브 스트레스를 네가티브 스트레스로 보상하여 트랜지스터들의 스트레스를 저감하여 트랜지스터의 크기를 줄일 수 있다. 그 결과, 본 발명은 표시장치의 베젤 크기를 줄일 수 있다.
GIP 회로의 스테이지들을 구성하는 트랜지스터들(T1, T3, T3N, T4, T5q, T5i, T61, T62, T6C, T71, T72, T7C)와 모니터링 트랜지스터(Tm)는 동일 타입의 MOSFET로 구현될 수 있다. 이 트랜지스터들은 NMOS 또는 PMOS로 구현될 수 있으나 이에 한정되지 않는다. 트랜지스터들(T1, T3N, T3R, T3C, T6, T7C, T7D, T7B)은 PMOS 트랜지스터들일 수 있다. 예컨대, 이 트랜지스터들은 산화물 반도체 채널을 갖는 NMOS로 구현될 수 있다.
이하에서, 제1 및 제2 스테이지들(ST(n), ST(n+2))의 회로 구성을 트랜지스터들의 연결 관계를 중심으로 상세히 설명하기로 한다.
제1 풀업 트랜지스터(T61)는 제1 Q 노드(Q1)의 전압이 VDD1 전압으로 충전된 상태에서 제1 CLK 단자를 통해 제1 시프트 클럭(CLK(n))이 입력될 때 제1 시프트 클럭(CLK(n))의 VGH 전압까지 제1 출력 단자(21)를 충전한다. 제1 Q 노드(Q1)의 전압은 VDD1 전압으로 인하여 VGH 전압까지 충전된 후에 제1 시프트 클럭(CLK(n))이 발생될 때 제1 풀업 트랜지스터(T61)의 게이트와 제1 전극 간 기생 용량을 통해 부트스트랩(bootstrap)되어 2VGH까지 상승하여 제1 풀업 트랜지스터(T61)를 턴-온시킨다. 제1 풀업 트랜지스터(T61)에 의해 제1 출력 단자(21)가 충전될 때, 제1 게이트 펄스가 제1 게이트 라인(14)에 공급되기 시작한다. 제1 풀업 트랜지스터(T61)는 제1 Q 노드(Q1)에 연결된 게이트, 제1 CLK 단자에 연결된 제1 전극, 및 제1 출력 단자(21)에 연결된 제2 전극을 포함한다.
제1 풀다운 트랜지스터(T71)는 제1 QB 노드(QB1)의 전압에 응답하여 제1 출력 단자(21)의 전압을 VGL1까지 방전시킨다. 제1 풀다운 트랜지스터(T71)는 제1 QB 노드(QB1)에 연결된 게이트, 제1 출력 단자(21)에 연결된 제1 전극, 및 VGL1 단자에 연결된 제2 전극을 포함한다.
제1 및 제6 트랜지스터들(T1) 각각은 스타트 펄스 또는 제1 캐리 신호(CAR(n-2))에 응답하여 VDD1을 Q 노드에 인가하여 Q 노드(Q1 또는 Q2)를 프리 차징한다. Q 노드(Q, Q2)의 전압은 제1 트랜지스터(T1)를 통해 인가되는 전압을 충전하여 VGH 전압까지 부스트(boost)된다. 제1 트랜지스터들(T1) 각각은 VST 단자에 연결된 게이트, VDD1 단자에 연결된 제1 전극, 및 Q 노드(Q1 또는 Q2)에 연결된 제2 전극을 포함한다.
제2 및 제7 트랜지스터들(T3N) 각각은 제3 캐리 신호(CAR(n+6))에 응답하여 Q 노드(Q1 또는 Q2)를 VGL2 단자에 연결하여 Q 노드(Q1 또는 Q2)를 VGL2까지 방전시킨다. 제2 트랜지스터들(T3N) 각각은 제3 캐리 신호(CAR(n+6))이 입력되는 게이트, Q 노드(Q1 또는 Q2)에 연결된 제1 전극, 및 VGL2 단자에 연결된 제2 전극을 포함한다.
제3 및 제8 트랜지스터들(T3) 각각은 QB 노드(QB1, QB2)의 전압에 응답하여 Q 노드(Q1 또는 Q2)를 VGL2까지 방전시킨다. 제3 트랜지스터들(T3) 각각은 QB 노드(QB1, QB1)에 연결된 게이트, Q 노드(Q1 또는 Q2)에 연결된 제1 전극, 및 VGL2 단자에 연결된 제2 전극을 포함한다.
제4 트랜지스터(T4)는 다이오드로 동작하여 VDD2를 QB 노드들(QB1, QB2)에 공급한다. 제4 트랜지스터(T4)의 게이트와 제1 전극은 VDD2 단자에 연결된다. 제4 트랜지스터(T4)의 제2 전극은 QB 노드들(QB1, QB2)에 연결된다.
제1 스테이지(ST(n))의 제5 트랜지스터(T5q)는 제1 Q 노드(Q1)에 응답하여 QB 노드(QB1, QB2)를 VGL2 단자에 연결하여 QB 노드(QB1, QB2)를 방전시킨다. 제5 트랜지스터(T5q)는 제1 Q 노드(Q1)에 연결된 게이트, QB 노드(QB1, QB2)에 연결된 제1 전극, 및 VGL2 단자에 연결된 제2 전극을 포함한다.
제2 풀업 트랜지스터(T62)는 제2 Q 노드(Q2)의 전압이 VDD1 전압으로 충전된 상태에서 제2 CLK 단자를 통해 제2 시프트 클럭(CLK(n+2))이 입력될 때 제2 시프트 클럭(CLK(n+2))의 VGH 전압까지 제2 출력 단자(22)를 충전한다. 제2 Q 노드(Q2)의 전압은 VDD1 전압으로 인하여 VGH 전압까지 충전된 후에 제2 시프트 클럭(CLK(n+2))이 발생될 때 제2 풀업 트랜지스터(T62)의 게이트와 제1 전극 간 기생 용량을 통해 부트스트랩되어 2VGH까지 상승하여 제2 풀업 트랜지스터(T62)를 턴-온시킨다. 제2 풀업 트랜지스터(T62)에 의해 제2 출력 단자(22)가 충전될 때, 제2 게이트 펄스가 제2 게이트 라인(14)에 공급되기 시작한다. 제2 풀업 트랜지스터(T62)는 제2 Q 노드(Q2)에 연결된 게이트, 제2 CLK 단자에 연결된 제1 전극, 및 제2 출력 단자(22)에 연결된 제2 전극을 포함한다.
제2 풀다운 트랜지스터(T72)는 제2 QB 노드(QB2)의 전압에 응답하여 제2 출력 단자(22)의 전압을 VGL1까지 방전시킨다. 제2 풀다운 트랜지스터(T72)는 제2 QB 노드(QB2)에 연결된 게이트, 제2 출력 단자(22)에 연결된 제1 전극, 및 VGL1 단자에 연결된 제2 전극을 포함한다.
제3 풀업 트랜지스터(T6C)는 제2 Q 노드(Q2)의 전압이 VDD1 전압으로 충전된 상태에서 제2 CLK 단자를 통해 제2 시프트 클럭(CLK(n+2))이 입력될 때 제2 시프트 클럭(CLK(n+2))의 VGH 전압까지 제3 출력 단자(23)를 충전한다. 제2 Q 노드(Q2)의 전압은 VDD1 전압으로 인하여 VGH 전압까지 충전된 후에 제2 시프트 클럭(CLK(n+2))이 발생될 때 제3 풀업 트랜지스터(T6C)의 게이트와 제1 전극 간 기생 용량을 통해 부트스트랩되어 2VGH까지 상승하여 제3 풀업 트랜지스터(T6C)를 턴-온시킨다. 제3 풀업 트랜지스터(T6C)에 의해 제3 출력 단자(23)가 충전될 때, 제2 캐리 신호(CAR(n+2))가 발생되어 다음 스테이지들(ST(n+4), ST(n+6))의 Q 노드를 충전시킨다. 제3 풀업 트랜지스터(T6C)는 제2 Q 노드(Q2)에 연결된 게이트, 제2 CLK 단자에 연결된 제1 전극, 및 제3 출력 단자(23)에 연결된 제2 전극을 포함한다.
제3 풀다운 트랜지스터(T7C)는 제2 QB 노드(QB2)의 전압에 응답하여 제3 출력 단자(23)의 전압을 VGL2까지 방전시킨다. 제3 풀다운 트랜지스터(T7C)는 제2 QB 노드(QB2)에 연결된 게이트, 제3 출력 단자(23)에 연결된 제1 전극, 및 VGL2 단자에 연결된 제2 전극을 포함한다.
제9 트랜지스터(T5i)는 제3 출력 단자(23)의 전압에 응답하여 QB 노드(QB1, QB2)를 VGL2 단자에 연결하여 QB 노드(QB1, QB2)를 방전시킨다. 제9 트랜지스터(T5i)는 제3 출력 단자(23)에 연결된 게이트, QB 노드(QB1, QB2)에 연결된 제1 전극, 및 VGL2 단자에 연결된 제2 전극을 포함한다.
시프트 클럭(CLK(n), CLK(n+2))은 VGH와 VGL2 사이에서 스윙할 수 있다. VGH = 20V, VGL1 = -5V, VGL2 = -10V일 때 GIP 회로(18A, 18B)의 입출력 파형은 도 8과 같다. 제1 및 제2 출력 단자(21, 22)를 통해 출력되는 게이트 전압(Vgout(n), Vgout(n+2))은 Q 노드(Q1, Q2)가 VGH 이상으로 충전되어 있을 때 QB 노드(QB1, QB2)가 VGH 전위로 충전된 기간 동안 VGL1으로 유지되고 시프트 클럭(CLK(n), CLK(n+2))의 VGL2(-10V)로 인하여 VGL2까지 떨어진 후에 게이트 펄스의 VGH(20V)로 상승한다. 이에 비하여, 제3 출력 단자(23)를 통해 출력되는 캐리 신호(CAR(n-2), CAR(n+2), CAR(n+6))의 전압은 QB 노드(QB1, QB2)가 VGH 이상으로 충전되어 있을 때 VGL2(-10V)로 유지되고, 제2 Q 노드(Q2)가 제2 시프트 클럭(CLK(n+2))에 의해 부트스트래핑될 때 VGH 전압으로 상승한다.
도 9는 모니터링 트랜지스터와 비교기를 상세히 보여 주는 회로도이다. 도 10은 모니터링 트랜지스터들과 비교기 사이에 배치된 전압 선택기를 보여 주는 도면이다.
도 9 및 도 10을 참조하면, 모니터링 트랜지스터들(Tm) 각각은 GIP 회로(18A, 18B)의 Q 노드에 연결된 제1 모니터링 트랜지스터(Tm_Q)와, GIP 회로(18A, 18B)의 QB 노드에 연결된 제2 모니터링 트랜지스터(Tm_QB)를 포함한다. 모니터링 트랜지스터들(Tm_QB)은 더미 스테이지(DUM)의 Q 노드와 QB 노드에 연결될 수 있으나 이에 한정되지 않는다. 더미 스테이지(DUM)의 출력 전압(Vout)은 캐리 신호의 전압으로서 다른 스테이지로 전달된다.
제1 모니터링 트랜지스터(Tm_Q)는 풀업 트랜지스터(Tup)와 실질적으로 동일한 구조의 트랜지스터로서 풀업 트랜지스터(Tup)의 게이트와 함께 Q 노드에 연결된 게이트를 포함한다. 풀업 트랜지스터(Tup)가 게이트 바이어스 스트레스로 인하여 열화되면, 같은 Q 노드를 공유한 제1 모니터링 트랜지스터(Tm_Q)도 풀업 트랜지스터(Tup)가 받는 스트레스를 받기 때문에 풀업 트랜지스터(Tup)의 열화와 같은 수준으로 열화된다. 따라서, 제1 모니터링 트랜지스터(Tm_Q)는 풀업 트랜지스터(Tup)의 열화를 감지하는 용도로 이용될 수 있다.
제2 모니터링 트랜지스터(Tm_QB)는 풀다운 트랜지스터(Tdn)와 실질적으로 동일한 구조의 트랜지스터로서 풀다운 트랜지스터(Tdn)의 게이트와 함께 QB 노드에 연결된 게이트를 포함한다. 풀다운 트랜지스터(Tdn)가 게이트 바이어스 스트레스로 인하여 열화되면, 같은 QB 노드를 공유한 제2 모니터링 트랜지스터(Tm_QB)도 풀다운 트랜지스터(Tdn)가 받는 스트레스를 받기 때문에 풀다운 트랜지스터(Tdn)의 열화와 같은 수준으로 열화된다. 따라서, 제2 모니터링 트랜지스터(Tm_QB)는 풀다운 트랜지스터(Tdn)의 열화를 감지하는 용도로 이용될 수 있다.
비교기(COMP)는 제1 모니터링 트랜지스터(Tm_Q)의 열화를 감지하여 VDD1을 가변하는 제1 비교기(31)와, 제2 모니터링 트랜지스터(Tm_QB)의 열화를 감지하여 VDD2를 가변하는 제2 비교기(32)를 구비한다.
제1 비교기(31)와 제2 비교기(32)의 회로 구성 및 동작 원리는 실질적으로 동일하다. 제2 비교기(32)를 중심으로 비교기(COMP)의 동작을 설명하기로 한다.
비교기(31, 32)는 두 입력 신호의 차를 증폭하는 연산 증폭기(OP_AMP)를 구비한다.
연산 증폭기(OP-AMP)의 비반전 입력 단자(+)에 기준 전압(Vr)이 인가된다. 연산 증폭기(OP-AMP)의 반전 입력 단자(-)는 제2 모니터링 트랜지스터(Tm_QB)의 제1 전극이 연결된다. 모니터링 트랜지스터(Tm_Q, Tm_QB)로부터 모니터링 전압(Vm)이 연산 증폭기(OP-AMP)의 반전 입력 단자(-)에 인가된다. 연산 증폭기(OP-AMP)의 반전 입력 단자(-)와 출력 단자 사이에 피드백 커패시터(Cfb)가 연결된다. 연산 증폭기(OP-AMP)의 반전 입력 단자(-)에 저항(Rset)을 통해 초기 셋팅 전압(Vset)이 인가된다. 연산 증폭기(OP-AMP)는 두 입력 신호의 차를 증폭하여 VDD(VDD1, VDD2)를 출력한다. 모니터링 전압(Vm)이 기준 전압(Vr) 대비 차이가 커질수록 연산 증폭기(OP-AMP)로부터 출력되는 VDD(VDD1, VDD2)의 전압 레벨이 상승한다. 따라서, 게이트 바이어스 스트레스로 인하여 모니터링 트랜지스터(Tm_Q, Tm_QB)의 문턱 전압이 시프트(shift)되어 Vm이 낮아지면, 연산 증폭기(OP-AMP)는 Vm과 Vr 이 동일하게 될 때까지 VDD(VDD1, VDD2)를 높인다.
비교기(31, 32)는 VDD(VDD1, VDD2)의 초기 낮은 전압부터 모니터링 트랜지스터(Tm_Q, Tm_QB)의 열화를 감지한다. 이를 위하여, Vr = -11V로, V1 = -10V로 설정될 수 있으나 이에 한정되지 않는다. 초기 셋팅 전압 Vset = -15V로 설정될 수 있으나 이에 한정되지 않는다. Vset, Vr, V1 등의 전압은 VDD(VDD1, VDD2)의 초기 낮은 전압부터 모니터링 트랜지스터(Tm_Q, Tm_QB)의 열화가 감지될 수 있도록 비교기(31, 32)의 초기 동작에 무리가 없어야 하고, 사용 환경에서 GIP 회로(18A, 18B)의 열화에 대응 가능한 전압으로 설정된다. 이 전압들(Vset Vr, V1)은 표시장치의 모델이나 구동 특성에 따라 달라질 수 있으므로 실험적으로 결정된다.
비교기(31, 32)는 모니터링 트랜지스터(Tm_Q, Tm_QB)의 초기 온 전류(On current, Ion) 대비 그 트랜지스터(Tm_Q, Tm_QB)의 전류 저하를 바탕으로 열화 정도를 센싱하여 Vset 값부터 시작하여 VDD(VDD1, VDD2)를 높인다. 모니터링 트랜지스터(Tm_Q, Tm_QB)가 게이트 바이어스 스트레스로 인하여 열화되면서 전류(Ion)가 떨어지게 되고, 그 전류 저하는 저항(Rset)을 통해 전압(Vm)으로 변환되어 연산 증폭기(OP-AMP)에 입력되어 기준 전압(Vref)과 비교된다. 연산 증폭기(OP-AMP)는 Vm이 Vref과 같아질 때 VDD(VDD1, VDD2)를 증가시킨다. 이렇게 상향 조정된 VDD(VDD1, VDD2)는 Q 노드와 QB 노드의 전압을 높임으로써 모니터링 트랜지스터(Tm_Q, Tm_QB)의 게이트 전압을 높여 채널 저항을 줄이고 그 결과, Vm이 상승한다. VDD(VDD1, VDD2)는 연산 증폭기(OP-AMP)에 의해 Vm이 Vref과 같아질 때까지 상승된다.
모니터링 트랜지스터들(Tm)은 도 4에 도시된 바와 같이 표시패널(PNL) 내에서 다수 배치될 수 있다. 비교기(31, 31)는 모니터링 트랜지스터들(Tm) 중에서 어느 하나로부터의 Vm을 입력 받아 VDD(VDD1, VDD2)를 조정하거나, 도 10과 같이 다수의 모니터링 트랜지스터들(Tm)로부터의 Vm들을 입력 받아 VDD(VDD1, VDD2)를 조정할 수 있다.
본 발명은 Q 노드와 QB 노드를 충전하는 전압(VDD1, VDD2)을 트랜지스터들(Tm_Q, Tm_QB)의 열화에 따라 조정하여 GIP 회로(18A, 18B)의 풀업 및 풀다운 트랜지스터들의 스트레스를 보상할 수 있다. 따라서, 본 발명은 풀업 및 풀다운 트랜지스터들의 크기를 줄일 수 있으므로 표시장치의 베젤 크기 감소를 가능하게 한다.
도 10을 참조하면, 본 발명의 표시장치는 다수의 제1 모니터링 트랜지스터들(Tm_Q1 ~ Tm_Q4)과 제1 비교기(31) 사이에 배치된 제1 선택기(41)와, 다수의 제2 모니터링 트랜지스터들(Tm_QB1 ~ Tm_QB4)과 제2 비교기(32) 사이에 배치된 제2 선택기(42)를 구비한다.
제1 선택기(41)는 제1 모니터링 트랜지스터들(Tm_Q1 ~ Tm_Q4)로부터의 Vm1_Q ~ Vm4_Q의 합 또는 그들 중 최대 변화 전압을 선택하여 제1 비교기(31)에 공급한다. 최대 변화 전압은 Vm1_Q ~ Vm4_Q 중에서 다른 전압들에 비하여 차이가 가장 큰 전압이다. 제2 선택기(42)는 제2 모니터링 트랜지스터들(Tm_QB1 ~ Tm_QB4)로부터의 Vm1_QB ~ Vm4_QB의 합 또는 그들 중 최대 변화량을 선택하여 제2 비교기(32)에 공급한다. 이를 위하여, 제1 및 제2 선택기들(41, 42) 각각은 수신된 Vm들(Vm1_Q ~ Vm4_Q, Vm1_Q ~ Vm4_Q) 각각을 디지털 데이터로 변환하는 ADC(Analog to Digital Converter), ADC로부터의 수신된 데이터들을 더하여 그 합산 결과 또는 그 데이터들 중에서 최대 변화 전압의 데이터를 선택하는 로직부, 로직부로부터 출력된 데이터를 아날로그 전압 Vm으로 변환하는 DAC(Digital to Analog Converter) 등을 포함한다. 전압 선택기(41)에 의해 선택된 전압에 따라 도 9에서 Rset이 가변될 수 있다.
도 11 내지 도 13은 VGL1 및 VGL2를 이용하여 트랜지스터의 스트레스를 보상하는 방법을 보여 주는 도면이다. 도 11은 GIP 회로의 출력 전압을 보여 주는 파형도이다. 도 12는 도 11에 도시된 제1 구간(SEC1)의 PBTS를 보여 주는 도면이다. 도 13은 도 11에 도시된 제2 구간(SEC2)의 NBTS를 보여 주는 도면이다.
도 11 내지 도 13을 참조하면, GIP 회로(18A, 18B)로부터 출력되는 게이트 펄스의 파형은 제1 구간(SEC1)과 제2 구간(SEC2)으로 나뉘어질 수 있다. 제1 구간(SEC1)은 게이트 펄스들 각각이 VGL2(-10V)로부터 VGH(20V)로 상승하는 구간이다. 제2 구간(SEC2)은 게이트 펄스 이후 게이트 라인(14)의 전압이 VGL1을 유지하는 구간이다.
60Hz의 프레임 레이트(frame rate)의 1 프레임 기간(약 16.67ms)에서, 구간1은 약 62μs이고, 구간2는 약 16.6ms일 수 있다.
구간1은 도 12와 같이 트랜지스터(T6)의 게이트 전압이 소스 전압 보다 높기 때문에 포지티브 바이어스 스트레스(PBTS)이다. 반면에, 구간2는 도 13과 같이 트랜지스터(T6)의 게이트 전압이 소스 전압 보다 낮기 때문에 네가티브 바이어스 스트레스(NBTS)이다. PBTS(Positive bias temperature stress)와 NBTS(Negative bias temperature stress)는 트랜지스터의 열화를 판단하는 지표이다. PBTS와 NBTS는 온도에 대한 가속 팩터를 적용한 트랜지스터의 게이트 바이어스 스트레스를 의미한다.
본 발명은 구간1의 PBTS를 구간2의 NBTS로 보상하여 트랜지스터(T6)의 크기를 줄일 수 있으므로 그 만큼 표시장치의 베젤 크기를 줄일 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
12 : 데이터 라인 14 : 게이트 라인
15 : 캐리 공유 노드 16 : QB 공유 노드
SIC : 데이터 구동 회로 GIP : GIP 회로(게이트 구동 회로)
TCON : 타이밍 콘트롤러 PNL : 표시패널
LS : 레벨 시프터 COMP, 31, 32 : 비교기
41, 42 : 전압 선택기 Tm, Tm_Q, Tm_QB : 모니터링 트랜지스터
T1, T3, T3N, T4, T5q, T5i, T61, T62, T6C, T71, T72, T7C : GIP 회로의 트랜지스터

Claims (12)

  1. 제1 스타트 단자를 통해 제1 캐리 신호가 입력될 때 제1 Q 노드의 전압이 충전되어 제1 출력 단자의 전압이 높아지고, 제1 QB 노드의 전압이 충전될 때 상기 제1 출력 단자의 전압이 낮아져 상기 제1 출력 단자를 통해 제1 게이트 펄스가 출력되는 제1 스테이지; 및
    제2 스타트 단자를 통해 상기 제1 캐리 신호가 입력될 때 제2 Q 노드의 전압이 충전되어 제2 및 제3 출력 단자들의 전압이 높아지고 제2 QB 노드의 전압이 충전될 때 상기 제2 및 제3 출력 단자들의 전압이 낮아져 상기 제2 출력 단자를 통해 제2 게이트 펄스가 출력됨과 동시에 다음 두 스테이지들로 전달되는 제2 캐리 신호가 제3 출력 단자를 통해 출력되는 제2 스테이지를 구비하고,
    상기 제1 및 제2 스타트 단자들은 캐리 공유 노드를 통해 서로 연결되고,
    상기 제1 및 제2 QB 노드들은 QB 공유 노드를 통해 서로 연결되며,
    상기 제1 및 제2 게이트 펄스가 공급되는 게이트 라인들의 전압은 제2 게이트 로우 전압으로부터 게이트 하이 전압으로 상승하는 제1 구간과, 제1 게이트 로우 전압을 유지하는 제2 구간을 포함하고,
    상기 제1 게이트 로우 전압이 상기 제2 게이트 로우 전압 보다 높고 상기 게이트 하이 전압 보다 낮은 게이트 구동 회로.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 스테이지에 종속적으로 접속된 다수의 더미 스테이지들; 및
    상기 더미 스테이지들 중 적어도 하나의 의 Q 노드에 연결된 제1 모니터링 트랜지스터; 및
    상기 더미 스테이지들 중 적어도 하나의 QB 노드에 연결된 제2 모니터링 트랜지스터를 더 구비하고,
    상기 제1 및 제2 Q 노드들을 충전하기 위한 제1 전압이 상기 제1 모니터링 트랜지스터의 열화 센싱 결과에 따라 변하고,
    상기 제1 및 제2 QB 노드들을 충전하기 위한 제2 전압이 상기 제2 모니터링 트랜지스터의 열화 센싱 결과에 따라 변하고,
    상기 더미 스테이지들 중 적어도 하나는, 캐리 신호를 출력하는 풀업 트랜지스터와 풀다운 트랜지스터, 상기 풀업 트랜지스터의 게이트에 연결된 상기 Q 노드, 및 상기 풀다운 트랜지스터의 게이트에 연결된 상기 QB 노드를 포함하는 게이트 구동 회로.
  3. 제 2 항에 있어서,
    상기 제1 스테이지는,
    상기 제1 Q 노드의 전압에 응답하여 상기 제1 출력 단자를 충전하여 상기 제1 게이트 펄스의 전압을 높이는 제1 풀업 트랜지스터;
    상기 제1 QB 노드의 전압에 응답하여 상기 제1 출력 단자의 전압을 상기 제1 게이트 로우 전압까지 방전시켜 상기 제1 게이트 펄스의 전압을 낮추는 제1 풀다운 트랜지스터;
    상기 제1 캐리 신호에 응답하여 상기 제1 Q 노드를 제1 전압으로 충전하는 제1 트랜지스터;
    제3 캐리 신호에 응답하여 상기 제1 Q 노드를 상기 제2 게이트 로우 전압까지 방전시키는 제2 트랜지스터;
    상기 제1 QB 노드의 전압에 응답하여 상기 제1 Q 노드를 방전시키는 제3 트랜지스터;
    상기 제1 및 제2 QB 노드들을 제2 전압으로 충전하는 제4 트랜지스터; 및
    상기 제1 Q 노드의 전압에 응답하여 상기 제1 및 제2 QB 노드들을 방전시키는 제5 트랜지스터를 구비하고,
    상기 제2 캐리 신호가 상기 제1 캐리 신호 후에 그리고, 상기 제3 캐리 신호 보다 앞서 발생되는 게이트 구동 회로.
  4. 제 3 항에 있어서,
    상기 제2 스테이지는,
    상기 제2 Q 노드의 전압에 응답하여 상기 제2 출력 단자를 충전하여 상기 제2 게이트 펄스의 전압을 높이는 제2 풀업 트랜지스터;
    상기 제2 QB 노드의 전압에 응답하여 상기 제2 출력 단자의 전압을 상기 제1 게이트 로우 전압까지 방전시켜 상기 제2 게이트 펄스의 전압을 낮추는 제2 풀다운 트랜지스터;
    상기 제2 Q 노드의 전압에 응답하여 상기 제3 출력 단자를 충전하여 상기 제2 캐리 신호의 전압을 높이는 제3 풀업 트랜지스터;
    상기 제2 QB 노드의 전압에 응답하여 상기 제3 출력 단자의 전압을 상기 제2 게이트 로우 전압까지 방전시켜 상기 제2 캐리 신호의 전압을 낮추는 제3 풀다운 트랜지스터;
    상기 제1 캐리 신호에 응답하여 상기 제2 Q 노드를 상기 제1 전압으로 충전하는 제6 트랜지스터;
    상기 제3 캐리 신호에 응답하여 상기 제2 Q 노드의 전압을 상기 제2 게이트 로우 전압까지 낮추는 제7 트랜지스터;
    상기 제2 QB 노드의 전압에 응답하여 상기 제2 Q 노드를 방전시키는 제8 트랜지스터; 및
    상기 제3 출력 단자의 전압에 응답하여 상기 제2 QB 노드를 방전시키는 제9 트랜지스터를 구비하는 게이트 구동 회로.
  5. 제 2 항에 있어서,
    상기 제1 모니터링 트랜지스터의 전류 변화를 감지하는 제1 비교기; 및
    상기 제2 모니터링 트랜지스터의 전류 변화를 감지하는 제2 비교기를 더 구비하고,
    상기 제1 모니터링 트랜지스터의 전류 변화는 저항을 통해 제1 모니터링 전압으로 변환되어 상기 제1 비교기의 제1 입력단자에 입력되고,
    상기 제2 모니터링 트랜지스터의 전류 변화는 저항을 통해 제2 모니터링 전압으로 변환되어 상기 제2 비교기의 제1 입력단자에 입력되고,
    상기 제1 및 제2 비교기들 각각의 제2 입력 단자에 소정의 기준 전압이 공급되고,
    상기 제1 비교기는 상기 제1 모니터링 전압과 상기 기준 전압의 차를 증폭하여 상기 제1 전압을 변경하고,
    상기 제2 비교기는 상기 제2 모니터링 전압과 상기 기준 전압의 차를 증폭하여 상기 제2 전압을 변경하는 게이트 구동 회로.
  6. 데이터 라인과 게이트 라인을 포함하는 표시패널; 및
    출력 단자를 통해 상기 게이트 라인에 게이트 펄스를 공급하는 게이트 구동회로를 구비하고,
    상기 게이트 구동회로는,
    제1 스타트 단자를 통해 제1 캐리 신호가 입력될 때 제1 Q 노드의 전압이 충전되어 제1 출력 단자의 전압이 높아지고, 제1 QB 노드의 전압이 충전될 때 상기 제1 출력 단자의 전압이 낮아져 상기 제1 출력 단자를 통해 제1 게이트 펄스가 출력되는 제1 스테이지; 및
    제2 스타트 단자를 통해 상기 제1 캐리 신호가 입력될 때 제2 Q 노드의 전압이 충전되어 제2 및 제3 출력 단자들의 전압이 높아지고 제2 QB 노드의 전압이 충전될 때 상기 제2 및 제3 출력 단자들의 전압이 낮아져 상기 제2 출력 단자를 통해 제2 게이트 펄스가 출력됨과 동시에 다음 두 스테이지들로 전달되는 제2 캐리 신호가 제3 출력 단자를 통해 출력되는 제2 스테이지를 구비하고,
    상기 제1 및 제2 스타트 단자들은 캐리 공유 노드를 통해 서로 연결되고,
    상기 제1 및 제2 QB 노드들은 QB 공유 노드를 통해 서로 연결되며,
    상기 제1 및 제2 게이트 펄스가 공급되는 게이트 라인들의 전압은 제2 게이트 로우 전압으로부터 게이트 하이 전압으로 상승하는 제1 구간과, 제1 게이트 로우 전압을 유지하는 제2 구간을 포함하고,
    상기 제1 게이트 로우 전압이 상기 제2 게이트 로우 전압 보다 높고 상기 게이트 하이 전압 보다 낮은 표시장치.
  7. 제 6 항에 있어서,
    상기 제1 및 제2 스테이지에 종속적으로 접속된 다수의 더미 스테이지들; 및
    상기 더미 스테이지들 중 적어도 하나의 의 Q 노드에 연결된 제1 모니터링 트랜지스터; 및
    상기 더미 스테이지들 중 적어도 하나의 QB 노드에 연결된 제2 모니터링 트랜지스터를 더 구비하고,
    상기 제1 및 제2 Q 노드들을 충전하기 위한 제1 전압이 상기 제1 모니터링 트랜지스터의 열화 센싱 결과에 따라 변하고,
    상기 제1 및 제2 QB 노드들을 충전하기 위한 제2 전압이 상기 제2 모니터링 트랜지스터의 열화 센싱 결과에 따라 변하고,
    상기 더미 스테이지들 중 적어도 하나는, 캐리 신호를 출력하는 풀업 트랜지스터와 풀다운 트랜지스터, 상기 풀업 트랜지스터의 게이트에 연결된 상기 Q 노드, 및 상기 풀다운 트랜지스터의 게이트에 연결된 상기 QB 노드를 포함하는 표시장치.
  8. 제 7 항에 있어서,
    상기 제1 스테이지는,
    상기 제1 Q 노드의 전압에 응답하여 상기 제1 출력 단자를 충전하여 상기 제1 게이트 펄스의 전압을 높이는 제1 풀업 트랜지스터;
    상기 제1 QB 노드의 전압에 응답하여 상기 제1 출력 단자의 전압을 상기 제1 게이트 로우 전압까지 방전시켜 상기 제1 게이트 펄스의 전압을 낮추는 제1 풀다운 트랜지스터;
    상기 제1 캐리 신호에 응답하여 상기 제1 Q 노드를 제1 전압으로 충전하는 제1 트랜지스터;
    제3 캐리 신호에 응답하여 상기 제1 Q 노드를 상기 제2 게이트 로우 전압까지 방전시키는 제2 트랜지스터;
    상기 제1 QB 노드의 전압에 응답하여 상기 제1 Q 노드를 방전시키는 제3 트랜지스터;
    상기 제1 및 제2 QB 노드들을 제2 전압으로 충전하는 제4 트랜지스터; 및
    상기 제1 Q 노드의 전압에 응답하여 상기 제1 및 제2 QB 노드들을 방전시키는 제5 트랜지스터를 구비하고,
    상기 제2 캐리 신호가 상기 제1 캐리 신호 후에 그리고, 상기 제3 캐리 신호 보다 앞서 발생되는 표시장치.
  9. 제 8 항에 있어서,
    상기 제2 스테이지는,
    상기 제2 Q 노드의 전압에 응답하여 상기 제2 출력 단자를 충전하여 상기 제2 게이트 펄스의 전압을 높이는 제2 풀업 트랜지스터;
    상기 제2 QB 노드의 전압에 응답하여 상기 제2 출력 단자의 전압을 상기 제1 게이트 로우 전압까지 방전시켜 상기 제2 게이트 펄스의 전압을 낮추는 제2 풀다운 트랜지스터;
    상기 제2 Q 노드의 전압에 응답하여 상기 제3 출력 단자를 충전하여 상기 제2 캐리 신호의 전압을 높이는 제3 풀업 트랜지스터;
    상기 제2 QB 노드의 전압에 응답하여 상기 제3 출력 단자의 전압을 상기 제2 게이트 로우 전압까지 방전시켜 상기 제2 캐리 신호의 전압을 낮추는 제3 풀다운 트랜지스터;
    상기 제1 캐리 신호에 응답하여 상기 제2 Q 노드를 상기 제1 전압으로 충전하는 제6 트랜지스터;
    상기 제3 캐리 신호에 응답하여 상기 제2 Q 노드의 전압을 상기 제2 게이트 로우 전압까지 낮추는 제7 트랜지스터;
    상기 제2 QB 노드의 전압에 응답하여 상기 제2 Q 노드를 방전시키는 제8 트랜지스터; 및
    상기 제3 출력 단자의 전압에 응답하여 상기 제2 QB 노드(QB2)를 방전시키는 제9 트랜지스터를 구비하는 표시장치.
  10. 제 7 항에 있어서,
    상기 제1 모니터링 트랜지스터의 전류 변화를 감지하는 제1 비교기; 및
    상기 제2 모니터링 트랜지스터의 전류 변화를 감지하는 제2 비교기를 더 구비하고,
    상기 제1 모니터링 트랜지스터의 전류 변화는 저항을 통해 제1 모니터링 전압으로 변환되어 상기 제1 비교기의 제1 입력단자에 입력되고,
    상기 제2 모니터링 트랜지스터의 전류 변화는 저항을 통해 제2 모니터링 전압으로 변환되어 상기 제2 비교기의 제1 입력단자에 입력되고,
    상기 제1 및 제2 비교기들 각각의 제2 입력 단자에 소정의 기준 전압이 공급되고,
    상기 제1 비교기는 상기 제1 모니터링 전압과 상기 기준 전압의 차를 증폭하여 상기 제1 전압을 변경하고,
    상기 제2 비교기는 상기 제2 모니터링 전압과 상기 기준 전압의 차를 증폭하여 상기 제2 전압을 변경하는 표시장치.
  11. 제 10 항에 있어서,
    상기 제1 및 제2 모니터링 트랜지스터들 각각은 상기 표시패널 상에 분산되어 다수 배치되는 표시장치.
  12. 제 11 항에 있어서,
    상기 다수의 제1 모니터링 트랜지스터들로부터의 제1 모니터링 전압들의 합 또는 상기 제1 모니터링 전압들 중 최대 변화 전압을 선택하여 상기 제1 비교기로 공급하는 제1 전압 선택기; 및
    상기 다수의 제2 모니터링 트랜지스터들로부터의 제2 모니터링 전압들의 합 또는 상기 제2 모니터링 전압들 중 최대 변화 전압을 선택하여 상기 제2 비교기로 공급하는 제2 전압 선택기를 더 구비하는 표시장치.
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