CN110619838B - 移位寄存器单元电路及驱动方法、栅极驱动器和显示装置 - Google Patents

Abstract

本公开涉及一种移位寄存器单元电路，其包括第一子单元电路、第二子单元电路、第三子单元电路和第四子单元电路。通过提供相应的输入脉冲和时钟信号，该移位寄存器单元电路可输出第一、第二、第三和第四输出信号。该移位寄存器单元电路配置成：至少在所述复位脉冲有效期间，所述第五节点与所述第二节点导通。此外，本公开还涉及驱动该移位寄存器单元电路的方法，以及还提供了包括该移位寄存器单元电路的栅极驱动器和包括该栅极驱动器的显示装置。

Description

移位寄存器单元电路及驱动方法、栅极驱动器和显示装置

技术领域

本公开涉及栅极驱动信号的生成，尤其涉及一种移位寄存器单元电路及其驱动方法、包括该移位寄存器单元电路的栅极驱动器、以及包括该栅极驱动器的显示装置。

背景技术

包括多个级联的移位寄存器单元电路的栅极驱动器（也称为GOA）可以操作来生成和向显示面板的像素阵列供应栅极驱动信号。在显示领域，特别是在液晶显示器（LCD）和有机发光二极管（也称为OLED）显示技术中，栅极驱动电路是减少面板不良和降低成本的有效手段。目前的OLED显示装置中采用的栅极驱动电路通常包括三个子电路，即：检测子电路、显示子电路以及输出两者复合脉冲的连接子电路。然而，这种电路的结构非常复杂，无法满足显示装置的高分辨率和窄边框的要求。因此，本领域中一直期望提供一种简化GOA电路结构，同时还期望避免因为简化电路带来的输出波形异常问题。

发明内容

根据本公开的一个方面，提供了一种移位寄存器单元电路，包括：

第一输入端，其配置成接收第一输入脉冲；第二输入端，其配置成接收第二输入脉冲；复位端，其配置成接收复位脉冲；第一时钟端，其配置成接收第一时钟信号；第二时钟端，其配置成接收第二时钟信号；第三时钟端，其配置成接收第三时钟信号；第四时钟端，其配置成接收第四时钟信号；第一输出端，其配置成输出第一输出信号；第二输出端，其配置成输出第二输出信号；第三输出端，其配置成输出第三输出信号；第四输出端，其配置成输出第四输出信号；第一电压端，其配置成被施加第一电压信号；第一子单元电路，包括：第一子单元输入电路，其配置成：响应于所述第一输入脉冲有效，使所述第一输入端与第一节点和第二节点导通，以及响应于所述第一输入脉冲无效，断开所述第一输入端与所述第一节点和所述第二节点之间的导通；第一子单元输出电路，其配置成：响应于所述第一节点处于有效电位，使所述第一时钟端与所述第一输出端导通，以及响应于所述第一节点处于无效电位，断开所述第一时钟端与所述第一输出端之间的导通；第一子单元复位电路，其配置成：响应于所述复位脉冲有效，使所述第一节点和所述第二节点与所述第一电压端导通，以及响应于所述复位脉冲无效，断开所述第一节点和所述第二节点与所述第一电压端之间的导通；第二子单元电路，包括：第二子单元输入电路，其配置成：响应于所述第一输入脉冲有效，使所述第二节点与第三节点导通，以及响应于所述第一输入脉冲无效，断开所述第二节点与所述第三节点之间的导通；第二子单元输出电路，其配置成：响应于所述第三节点处于有效电位，使所述第二时钟端与所述第二输出端导通，以及响应于所述第三节点处于无效电位，断开所述第二时钟端与所述第二输出端之间的导通；第二子单元复位电路，其配置成：响应于所述复位脉冲有效，使所述第三节点与所述第二节点导通，以及响应于所述复位脉冲无效，断开所述第三节点与所述第二节点之间的导通；第三子单元电路，包括：第三子单元输入电路，其配置成：响应于所述第二输入脉冲有效，使所述第二输入端与第四节点和第五节点导通，以及响应于所述第二输入脉冲无效，断开所述第二输入端与第四节点和第五节点之间的导通；第三子单元输出电路，其配置成：响应于所述第四节点处于有效电位，使所述第三时钟端与所述第三输出端导通，以及响应于所述第四节点处于无效电位，断开所述第三时钟端与所述第三输出端之间的导通；第三子单元复位电路，其配置成：响应于所述复位脉冲有效，使所述第四节点与所述第五节点导通，以及响应于所述复位脉冲无效，断开所述第四节点与所述第五节点之间的导通；第四子单元电路，包括：第四子单元输入电路，其配置成：响应于所述第二输入脉冲有效，使所述第五节点与第六节点导通，以及响应于所述第二输入脉冲无效，断开所述第五节点与所述第六节点之间的导通；第四子单元输出电路，其配置成：响应于所述第六节点处于有效电位，使所述第四时钟端与所述第四输出端导通，以及响应于所述第六节点处于无效电位，断开所述第四时钟端与所述第四输出端之间的导通；第四子单元复位电路，其配置成：响应于所述复位脉冲有效，使所述第六节点与所述第五节点导通，以及响应于所述复位脉冲无效，断开所述第六节点与所述第五节点之间的导通；其中，至少在所述复位脉冲有效期间，所述第五节点与所述第二节点导通。

在一些示例性实施例中，所述第五节点与所述第二节点通过导线连接在一起。

在一些示例性实施例中，还包括导通控制电路，其配置成：响应于所述第四节点和所述第六节点中的至少一个处于有效电位，使所述第五节点与所述第二节点导通，以及响应于所述第四节点和所述第六节点都处于无效电位，断开所述第五节点与所述第二节点之间的导通。

在一些示例性实施例中，所述导通控制电路包括：第十六晶体管，其第一电极连接到所述第二节点，其第二电极连接到所述第五节点，其控制电极连接到所述第四节点；第十七晶体管，其第一电极连接到所述第二节点，其第二电极连接到所述第五节点，其控制电极连接到所述第六节点。

在一些示例性实施例中，还包括导通控制电路，其配置成：响应于所述第五节点处于有效电位，使所述第五节点与所述第二节点导通，以及响应于所述第五节点处于无效电位，断开所述第五节点与所述第二节点之间的导通。

在一些示例性实施例中，所述导通控制电路包括第十八晶体管，其第一电极连接到所述第二节点，其第二电极和控制电极都连接到所述第五节点。

在一些示例性实施例中，所述第一子单元输入电路包括：第一晶体管，其第一电极和控制电极都连接到所述第一输入端，其第二电极连接到所述第二节点；第二晶体管，其第一电极连接到所述第二节点，其第二电极连接到所述第一节点，其控制电极连接到所述第一输入端；所述第一子单元输出电路包括：第三晶体管，其第一电极连接到所述第一时钟端，其第二电极连接到所述第一输出端，其控制电极连接到所述第一节点；第一电容器，其第一电极连接到所述第一节点，其第二电极连接到所述第一输出端；所述第一子单元复位电路包括：第四晶体管，其第一电极连接到所述第一节点，其第二电极连接到所述第二节点，其控制电极连接到所述复位端；第五晶体管，其第一电极连接到所述第二节点，其第二电极连接到所述第一电压端，其控制电极连接到所述复位端；所述第二子单元输入电路包括第六晶体管，其第一电极连接到所述第二节点，其第二电极连接到所述第三节点，其控制电极连接到所述第一输入端；所述第二子单元输出电路包括：

第七晶体管，其第一电极连接到所述第二时钟端，其第二电极连接到所述第二输出端，其控制电极连接到所述第三节点；第二电容器，其第一电极连接到所述第三节点，其第二电极连接到所述第二输出端；所述第二子单元复位电路包括第八晶体管，其第一电极连接到所述第三节点，其第二电极连接到所述第二节点，其控制电极连接到所述复位端；所述第三子单元输入电路包括：第九晶体管，其第一电极和控制电极都连接到所述第二输入端，其第二电极连接到所述第五节点；第十晶体管，其第一电极连接到所述第五节点，其第二电极连接到所述第四节点，其控制电极连接到所述第二输入端；所述第三子单元输出电路包括：第十一晶体管，其第一电极连接到所述第三时钟端，其第二电极连接到所述第三输出端，其控制电极连接到所述第四节点；第三电容器，其第一电极连接到所述第四节点，其第二电极连接到所述第三输出端；所述第三子单元复位电路包括第十二晶体管，其第一电极连接到所述第四节点，其第二电极连接到所述第五节点，其控制电极连接到所述复位端；所述第四子单元输入电路包括第十三晶体管，其第一电极连接到所述第五节点，其第二电极连接到所述第六节点，其控制电极连接到所述第二输入端所述第四子单元输出电路包括：第十四晶体管，其第一电极连接到所述第四时钟端，其第二电极连接到所述第四输出端，其控制电极连接到所述第六节点；第四电容器，其第一电极连接到所述第六节点，其第二电极连接到所述第四输出端；所述第四子单元复位电路包括第十五晶体管，其第一电极连接到所述第六节点，其第二电极连接到所述第五节点，其控制电极连接到所述复位端。

在一些示例性实施例中，还包括：第一传递端，其配置成输出第一传递信号；第二传递端，其配置成输出第二传递信号；第一传递时钟端，其配置成接收第一传递时钟信号；第二传递时钟端，其配置成接收第二传递时钟信号；第二电压端，其配置成被施加第二电压信号；第三电压端，其配置成被施加第三电压信号；所述第一子单元电路还包括：第一子单元传递电路，其配置成：响应于所述第一节点处于有效电位，使所述第一传递时钟端与所述第一传递端导通，以及响应于所述第一节点处于无效电位，断开所述第一传递时钟端与所述第一传递端之间的导通；第一子单元第一控制电路，其配置成：当所述第三电压端处于有效电位时，响应于所述第一节点和所述第四节点中的任一个处于有效电位，断开所述第三电压端与第七节点之间的导通，并且响应于所述第一节点处于有效电位，使所述第七节点与所述第一电压端导通，以及响应于所述第一节点和所述第四节点都处于无效电位，断开所述第七节点与所述第一电压端之间的导通并且使所述第七节点与所述第三电压端导通；当所述第三电压端处于无效电位时，响应于所述第一节点处于有效电位，使所述第七节点与所述第一电压端导通，以及响应于所述第一节点处于无效电位，断开所述第七节点与所述第一电压端之间的导通；第一子单元第二控制电路，其配置成：响应于所述第七节点处于有效电位，使所述第一传递端与所述第一电压端导通并且使所述第一输出端与所述第二电压端导通，以及响应于所述第七节点处于无效电位，断开所述第一传递端与所述第一电压端之间的导通，并且断开所述第一输出端与所述第二电压端之间的导通；第一子单元第三控制电路，其配置成：响应于所述第七节点处于有效电位，使所述第一节点和所述第二节点与所述第一电压端导通，以及响应于所述第七节点处于无效电位，断开所述第一节点和所述第二节点与所述第一电压端之间的导通；所述第二子单元电路还包括：第二子单元第一控制电路，其配置成：响应于所述第七节点处于有效电位，使所述第二输出端与所述第二电压端导通，以及响应于所述第七节点处于无效电位，断开所述第二输出端与所述第二电压端之间的导通；第二子单元第二控制电路，其配置成：响应于所述第七节点处于有效电位，使所述第三节点与所述第二节点导通，以及响应于所述第七节点处于无效电位，断开所述第三节点与所述第二节点之间的导通；所述第三子单元电路还包括：第三子单元传递电路，其配置成：响应于所述第四节点处于有效电位，使所述第二传递时钟端与所述第二传递端导通，以及响应于所述第四节点处于无效电位，断开所述第二传递时钟端与所述第二传递端之间的导通；第三子单元第一控制电路，其配置成：响应于所述第七节点处于有效电位，使所述第二传递端与所述第一电压端导通并且使所述第三输出端与所述第二电压端导通，以及响应于所述第七节点处于无效电位，断开所述第二传递端与所述第一电压端之间的导通，并且断开所述第三输出端与所述第二电压端之间的导通；第三子单元第二控制电路，其配置成：响应于所述第七节点处于有效电位，使所述第四节点与所述第五节点导通，以及响应于所述第七节点处于无效电位，断开所述第四节点与所述第五节点之间的导通；所述第四子单元电路还包括：第四子单元第一控制电路，其配置成：响应于所述第七节点处于有效电位，使所述第四输出端与所述第二电压端导通，以及响应于所述第七节点处于无效电位，断开所述第四输出端与所述第二电压端之间的导通；第四子单元第二控制电路，其配置成：响应于所述第七节点处于有效电位，使所述第五节点与所述第六节点导通，以及响应于所述第七节点处于无效电位，断开所述第五节点与所述第六节点之间的导通。

在一些示例性实施例中，所述第一子单元传递电路包括第二十三晶体管，其第一电极连接到所述第一传递时钟端，其第二电极连接到所述第一传递端，其控制电极连接到所述第一节点；所述第一子单元第一控制电路包括：第二十四晶体管，其第一电极连接到所述第三电压端，其第二电极连接到所述第七节点；第二十五晶体管，其第一电极和控制电极都连接到所述第三电压端；第二十六晶体管，其第二电极连接到所述第二电压端，其控制电极连接到所述第四节点；第二十七晶体管，其控制电极连接到所述第一节点，其第二电极连接到所述第二电压端；第二十八晶体管，其第一电极连接到所述第七节点，其第二电极连接到所述第一电压端，其控制电极连接到所述第一节点；其中，所述第二十四晶体管的控制电极、所述第二十五晶体管的第二电极、所述第二十六晶体管的第一电极、所述第二十七晶体管的第一电极彼此连接在一起；所述第一子单元第二控制电路包括：第十九晶体管，其第一电极连接到所述第一传递端，其第二电极连接到所述第一电压端，其控制电极连接到所述第七节点；第二十晶体管，其第一电极连接到所述第一输出端，其第二电极连接到所述第二电压端，其控制电极连接到所述第七节点；所述第一子单元第三控制电路包括：第二十一晶体管，其第一电极连接到所述第一节点，其第二电极连接到所述第二节点，其控制电极连接到所述第七节点；第二十二晶体管，其第一电极连接到所述第二节点，其第二电极连接到所述第一电压端，其控制电极连接到所述第七节点；所述第二子单元第一控制电路包括第二十九晶体管，其第一电极连接到所述第二输出端，其第二电极连接到所述第二电压端，其控制电极连接到所述第七节点；所述第二子单元第二控制电路包括第三十晶体管，其第一电极连接到所述第三节点，其第二电极连接到所述第二节点，其控制电极连接到所述第七节点；所述第三子单元传递电路包括第三十四晶体管，其第一电极连接到所述第二传递时钟端，其第二电极连接到所述第二传递端，其控制电极连接到所述第四节点；所述第三子单元第一控制电路包括：第三十一晶体管，其第一电极连接到所述第二传递端，其第二电极连接到所述第一电压端，其控制电极连接到所述第七节点；第三十二晶体管，其第一电极连接到所述第三输出端，其第二电极连接到所述第二电压端，其控制电极连接到所述第七节点；所述第三子单元第二控制电路包括第三十三晶体管，其第一电极连接到所述第四节点，其第二电极连接到所述第五节点，其控制电极连接到所述第七节点；所述第四子单元第一控制电路包括第三十六晶体管，其第一电极连接到所述第四输出端，其第二电极连接到所述第二电压端，其控制电极连接到所述第七节点；所述第四子单元第二控制电路包括第三十五晶体管，其第一电极连接到所述第六节点，其第二电极连接到所述第五节点，其控制电极连接到所述第七节点。

在一些示例性实施例中，还包括：第四电压端，其配置成被施加第四电压信号；所述第一子单元电路还包括：第一子单元第四控制电路，其配置成：响应于第八节点处于有效电位，使所述第一传递端与所述第一电压端导通并且使所述第一输出端与所述第二电压端导通，以及响应于所述第八节点处于无效电位，断开所述第一传递端与所述第一电压端之间的导通，并且断开所述第一输出端与所述第二电压端之间的导通；第一子单元第五控制电路，其配置成：响应于所述第八节点处于有效电位，使所述第一节点和所述第二节点与所述第一电压端导通，以及响应于所述第八节点处于无效电位，断开所述第一节点和所述第二节点与所述第一电压端之间的导通；所述第二子单元电路还包括：第二子单元第三控制电路，其配置成：响应于所述第八节点处于有效电位，使所述第二输出端与所述第二电压端导通，以及响应于所述第八节点处于无效电位，断开所述第二输出端与所述第二电压端之间的导通；第二子单元第四控制电路，其配置成：响应于所述第八节点处于有效电位，使所述第三节点与所述第二节点导通，以及响应于所述第八节点处于无效电位，断开所述第三节点与所述第二节点之间的导通；所述第三子单元电路还包括：第三子单元第三控制电路，其配置成：当所述第四电压端处于有效电位时，响应于所述第一节点和所述第四节点中的任一个处于有效电位，断开所述第四电压端与所述第八节点之间的导通，并且响应于所述第四节点处于有效电位，使所述第八节点与所述第一电压端导通，以及响应于所述第一节点和所述第四节点都处于无效电位，断开所述第八节点与所述第一电压端之间的导通并且使所述第八节点与所述第四电压端导通；当所述第四电压端处于无效电位时，响应于所述第四节点处于有效电位，使所述第八节点与所述第一电压端导通，以及响应于所述第四节点处于无效电位，断开所述第八节点与所述第一电压端之间的导通；第三子单元第四控制电路，其配置成：响应于第八节点处于有效电位，使所述第二传递端与所述第一电压端导通并且使所述第三输出端与所述第二电压端导通，以及响应于所述第八节点处于无效电位，断开所述第二传递端与所述第一电压端之间的导通，并且断开所述第三输出端与所述第二电压端之间的导通；第三子单元第五控制电路，其配置成：响应于所述第八节点处于有效电位，使所述第四节点与所述第五节点导通，以及响应于所述第八节点处于无效电位，断开所述第四节点与所述第五节点之间的导通；所述第四子单元电路还包括：第四子单元第三控制电路，其配置成：响应于所述第八节点处于有效电位，使所述第四输出端与所述第二电压端导通，以及响应于所述第八节点处于无效电位，断开所述第四输出端与所述第二电压端之间的导通；第四子单元第四控制电路，其配置成：响应于所述第八节点处于有效电位，使所述第五节点与所述第六节点导通，以及响应于所述第八节点处于无效电位，断开所述第五节点与所述第六节点之间的导通。

在一些示例性实施例中，所述第一子单元第四控制电路包括：第三十七晶体管，其第一电极连接到所述第一传递端，其第二电极连接到所述第一电压端，其控制电极连接到所述第八节点；第三十八晶体管，其第一电极连接到所述第一输出端，其第二电极连接到所述第二电压端，其控制电极连接到所述第八节点；所述第一子单元第五控制电路包括：第三十九晶体管，其第一电极连接到所述第一节点，其第二电极连接到所述第二节点，其控制电极连接到所述第八节点；第四十晶体管，其第一电极连接到所述第二节点，其第二电极连接到所述第一电压端，其控制电极连接到所述第八节点；所述第二子单元第三控制电路包括第四十二晶体管，其第一电极连接到所述第二输出端，其第二电极连接到所述第二电压端，其控制电极连接到所述第八节点；所述第二子单元第四控制电路包括第四十一晶体管，其第一电极连接到所述第三节点，其第二电极连接到所述第二节点，其控制电极连接到所述第八节点；所述第三子单元第三控制电路包括：第四十六晶体管，其第一电极连接到所述第四电压端，其第二电极连接到所述第八节点；第四十七晶体管，其第一电极和控制电极都连接到所述第四电压端；第四十八晶体管，其第二电极连接到所述第二电压端，其控制电极连接到所述第一节点；第四十九晶体管，其控制电极连接到所述第四节点，其第二电极连接到所述第二电压端；第五十晶体管，其第一电极连接到所述第八节点，其第二电极连接到所述第一电压端，其控制电极连接到所述第四节点；其中，所述第四十六晶体管的控制电极、所述第四十七晶体管的第二电极、所述第四十八晶体管的第一电极、所述第四十九晶体管的第一电极彼此连接在一起；所述第三子单元第四控制电路包括：第四十三晶体管，其第一电极连接到所述第二传递端，其第二电极连接到所述第一电压端，其控制电极连接到所述第八节点；第四十四晶体管，其第一电极连接到所述第三输出端，其第二电极连接到所述第二电压端，其控制电极连接到所述第八节点；所述第三子单元第五控制电路包括第四十五晶体管，其第一电极连接到所述第四节点，其第二电极连接到所述第五节点，其控制电极连接到所述第八节点；所述第四子单元第三控制电路包括第五十二晶体管，其第一电极连接到所述第四输出端，其第二电极连接到所述第二电压端，其控制电极连接到所述第八节点；所述第四子单元第四控制电路包括第五十一晶体管，其第一电极连接到所述第六节点，其第二电极连接到所述第五节点，其控制电极连接到所述第八节点。

在一些示例性实施例中，第五电压端，其配置成被施加第五电压信号；重置端，其配置成接收重置脉冲；所述第一子单元电路还包括：第一子单元第六控制电路，其配置成：响应于所述第一节点处于有效电位，使所述第二节点与所述第五电压端导通，并且响应于所述第一节点处于无效电位，断开所述第二节点与所述第五电压端之间的导通；第一子单元第七控制电路，其配置成：响应于所述第一输入脉冲有效，使所述第七节点与所述第一电压端导通，以及响应于所述第一输入脉冲无效，断开所述第七节点与所述第一电压端之间的导通；第一子单元重置电路，其配置成：响应于所述重置脉冲有效，使所述第一节点和所述第二节点与所述第一电压端导通，以及响应于所述重置脉冲无效，断开所述第一节点和所述第二节点与所述第一电压端之间的导通；所述第二子单元电路还包括第二子单元重置电路，其配置成：响应于所述重置脉冲有效，使所述第三节点与所述第二节点导通，以及响应于所述重置脉冲无效，断开所述第三节点与所述第二节点之间的导通；所述第三子单元电路还包括：第三子单元第六控制电路，其配置成：响应于所述第四节点处于有效电位，使所述第五节点与所述第五电压端导通，并且响应于所述第四节点处于无效电位，断开所述第五节点与所述第五电压端之间的导通；第三子单元第七控制电路，其配置成：响应于所述第二输入脉冲有效，使所述第八节点与所述第一电压端导通，以及响应于所述第二输入脉冲无效，断开所述第八节点与所述第一电压端之间的导通；第三子单元重置电路，其配置成：响应于所述重置脉冲有效，使所述第四节点与所述第五节点导通，以及响应于所述重置脉冲无效，断开所述第四节点和所述第五节点之间的导通；所述第四子单元电路还包括第四子单元重置电路，其配置成：响应于所述重置脉冲有效，使所述第五节点与所述第六节点导通，以及响应于所述重置脉冲无效，断开所述第五节点与所述第六节点之间的导通。

在一些示例性实施例中，所述第一子单元第六控制电路包括第五十四晶体管，其第一电极连接到所述第五电压端，其第二电极连接到所述第二节点，其控制电极连接到所述第一节点；所述第一子单元第七控制电路包括第五十三晶体管，其第一电极连接到所述第七节点，其第二电极连接到所述第一电压端，其控制电极连接到所述第一输入端；所述第一子单元重置电路包括：第五十五晶体管，其第一电极连接到所述第一节点，其第二电极连接到所述第二节点，其控制电极连接到所述重置端；第五十六晶体管，其第一电极连接到所述第二节点，其第二电极连接到所述第一电压端，其控制电极连接到所述重置端；所述第二子单元重置电路包括第五十七晶体管，其第一电极连接到所述第三节点，其第二电极连接到所述第二节点，其控制电极连接到所述重置端；所述第三子单元第六控制电路包括第五十九晶体管，其第一电极连接到所述第五电压端，其第二电极连接到所述第五节点，其控制电极连接到所述第四节点；所述第三子单元第七控制电路包括第五十八晶体管，其第一电极连接到所述第八节点，其第二电极连接到所述第一电压端，其控制电极连接到所述第二输入端；所述第三子单元重置电路包括第六十晶体管，其第一电极连接到所述第四节点，其第二电极连接到所述第五节点，其控制电极连接到所述重置端；所述第四子单元重置电路包括第六十一晶体管，其第一电极连接到所述第六节点，其第二电极连接到所述第五节点，其控制电极连接到所述重置端。

在一些示例性实施例中，检测控制信号端，其配置成被施加检测控制脉冲；检测脉冲端，其配置成被施加检测脉冲；所述第一子单元电路还包括：第一子单元第一检测控制电路，其配置成：响应于所述检测控制脉冲有效，使第九节点与所述第一输入端和所述第五电压端导通，以及响应于所述检测控制脉冲无效，断开所述第九节点与所述第一输入端和所述第五电压端之间的导通；第一子单元第二检测控制电路，其配置成：响应于所述第九节点处于有效电位并且所述检测脉冲有效，使所述检测脉冲端与所述第一节点和所述第二节点导通，以及响应于所述第九节点处于无效电位或者所述检测脉冲无效，断开所述检测脉冲端与所述第一节点和所述第二节点之间的导通；第一子单元第三检测控制电路，其配置成：响应于所述检测脉冲有效，使所述第七节点与所述第一电压端导通，以及响应于所述检测脉冲无效，断开所述第七节点与所述第一电压端之间的导通；所述第二子单元电路还包括第二子单元检测控制电路，其配置成：响应于所述检测脉冲有效，使所述第二节点与所述第三节点导通，以及响应于所述检测脉冲无效，断开所述第二节点与所述第三节点之间的导通；所述第三子单元电路还包括：第三子单元第一检测控制电路，其配置成：响应于所述检测控制脉冲有效，使第十节点与所述第二输入端和所述第五电压端导通，以及响应于所述检测控制脉冲无效，断开所述第十节点与所述第二输入端和所述第五电压端之间的导通；第三子单元第二检测控制电路，其配置成：响应于所述第十节点处于有效电位并且所述检测脉冲有效，使所述检测脉冲端与所述第四节点和所述第五节点导通，以及响应于所述第十节点处于无效电位或者所述检测脉冲无效，断开所述检测脉冲端与所述第四节点和所述第五节点之间的导通；第三子单元第三检测控制电路，其配置成：响应于所述检测脉冲有效，使所述第八节点与所述第一电压端导通，以及响应于所述检测脉冲无效，断开所述第八节点与所述第一电压端之间的导通；所述第四子单元电路还包括第四子单元检测控制电路，其配置成：响应于所述检测脉冲有效，使所述第五节点与所述第六节点导通，以及响应于所述检测脉冲无效，断开所述第五节点与所述第六节点之间的导通。

在一些示例性实施例中，所述第一子单元第一检测控制电路包括：第六十三晶体管，其第一电极连接到所述第一输入端，其控制电极连接到所述检测控制信号端；第六十四晶体管，其第二电极连接到所述第九节点，其控制电极连接到所述检测控制信号端；第六十五晶体管，其第一电极连接到所述第五电压端，其控制电极连接到所述第九节点；第五电容器，其第二电极连接到所述第一电压端；其中，所述第六十三晶体管的第二电极、所述第六十四晶体管的第一电极、所述第六十五晶体管的第二电极和所述第五电容器的第一电极连接在一起；所述第一子单元第二检测控制电路包括：第六十六晶体管，其第一电极连接到所述检测脉冲端，其控制电极连接到所述第九节点；第六十七晶体管，其第二电极连接到所述第二节点，其控制电极连接到所述检测脉冲端；第六十八晶体管，其第一电极连接到所述第二节点，其第二电极连接到所述第一节点，其控制电极连接到所述检测脉冲端；其中，所述第六十六晶体管的第二电极与所述第六十七晶体管的第一电极连接在一起；所述第一子单元第三检测控制电路包括第六十二晶体管，其第一电极连接到所述第七节点，其第二电极连接到所述第一电压端，其控制电极连接到所述检测脉冲端；所述第二子单元检测控制电路包括第六十九晶体管，其第一电极连接到所述第二节点，其第二电极连接到所述第三节点，其控制电极连接到所述检测脉冲端；所述第三子单元第一检测控制电路包括：第七十晶体管，其第一电极连接到所述第二输入端，其控制电极连接到所述检测控制信号端；第七十一晶体管，其第二电极连接到所述第十节点，其控制电极连接到所述检测控制信号端；第七十二晶体管，其第一电极连接到所述第五电压端，其控制电极连接到所述第十节点；第六电容器，其第二电极连接到所述第一电压端；其中，所述第七十晶体管的第二电极、所述第七十一晶体管的第一电极、所述第七十二晶体管的第二电极和所述第六电容器的第一电极连接在一起；所述第三子单元第二检测控制电路包括：第七十三晶体管，其第一电极连接到所述检测脉冲端，其控制电极连接到所述第十节点；第七十四晶体管，其第二电极连接到所述第五节点，其控制电极连接到所述检测脉冲端；第七十五晶体管，其第一电极连接到所述第五节点，其第二电极连接到所述第四节点，其控制电极连接到所述检测脉冲端；其中，所述第七十三晶体管的第二电极与所述第七十四晶体管的第一电极连接在一起；所述第三子单元第三检测控制电路包括第七十六晶体管，其第一电极连接到所述第八节点，其第二电极连接到所述第一电压端，其控制电极连接到所述检测脉冲端；所述第四子单元检测控制电路包括第七十七晶体管，其第一电极连接到所述第五节点，其第二电极连接到所述第六节点，其控制电极连接到所述检测脉冲端。

在一些示例性实施例中，所有晶体管为N型晶体管。

根据本公开的另一个方面，提供了一种栅极驱动器，其包括N个级联的如前面所述的移位寄存器单元电路，N为大于等于3的整数，其中所述N个移位寄存器单元电路中的第m个移位寄存器单元电路的第一输出端连接到第m+1个移位寄存器单元电路的第一输入端，第m个移位寄存器单元电路的第三输出端连接到第m+1个移位寄存器单元电路的第二输入端，m为整数且1≤m<N，并且其中，所述N个移位寄存器单元电路中的第n个移位寄存器单元电路的第一输出端连接到第n-2个移位寄存器单元电路的复位端，n为整数且2<n≤N。

根据本公开的另一个方面，提供了一种栅极驱动器，其包括N个级联的如前面所述的移位寄存器单元电路，N为大于等于3的整数，其中所述N个移位寄存器单元电路中的第m个移位寄存器单元电路的第一传递端连接到第m+1个移位寄存器单元电路的第一输入端，第m个移位寄存器单元电路的第二传递端连接到第m+1个移位寄存器单元电路的第二输入端，m为整数且1≤m<N，并且其中，所述N个移位寄存器单元电路中的第n个移位寄存器单元电路的第一输出端或第一传递端连接到第n-2个移位寄存器单元电路的复位端，n为整数且2<n≤N。

根据本公开的又一个方面，提供了一种OLED显示装置，其包括栅极驱动器，其中：所述栅极驱动器包括N个级联的如前面所述的移位寄存器单元电路，N为大于等于3的整数，其中N个移位寄存器单元电路中的第m个移位寄存器单元电路的第一传递端连接到第m+1个移位寄存器单元电路的第一输入端，第m个移位寄存器单元电路的第二传递端连接到第m+1个移位寄存器单元电路的第二输入端，m为整数且1≤m<N，并且其中所述N个移位寄存器单元电路中的第n个移位寄存器单元电路的第一输出端或第一传递端连接到第n-2个移位寄存器单元电路的复位端，n为整数且2<n≤N。

根据本公开的再一个方面，提供了一种驱动如前面所述的移位寄存器单元电路的方法，包括：向所述第一时钟端提供所述第一时钟信号，向所述第二时钟端提供所述第二时钟信号，向所述第三时钟端提供所述第三时钟信号，以及向所述第四时钟端提供所述第四时钟信号，其中，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号具有相同的占空比，并且所述占空比小于或等于4:9；向所述第一输入端提供所述第一输入脉冲，以及向所述第二输入端提供所述第二输入脉冲；向所述复位端提供所述复位脉冲；使所述第五节点与所述第二节点至少在所述复位脉冲有效期间导通。

附图说明

下面将结合附图对本公开的具体实施方式进行详细的描述，以便能够对本公开要解决的问题、上述以及其他目的、特征和优点具有更加充分的认识和理解，附图中：

图1是根据本公开的一个示例性实施例的移位寄存器单元电路的示意性框图；

图2是示意性地示出了图1所示的移位寄存器单元电路的一种示例性电路的电路图；

图3是根据本公开的另一个示例性实施例的移位寄存器单元电路的示意性框图；

图4是示意性地示出了图3所示的移位寄存器单元电路的一种示例性电路的电路图；

图5是根据本公开的另一个示例性实施例的移位寄存器单元电路的示意性框图；

图6是示意性地示出了图5所示的移位寄存器单元电路的一种示例性电路的电路图；

图7是用于图2、图4和图6中所示的移位寄存器单元电路的示例性电路的时序图；

图8是根据本公开的另一个示例性实施例的移位寄存器单元电路的示意性框图；

图9是示意性地示出了图8所示的移位寄存器单元电路的一种示例性电路的电路图；

图10是用于图9中所示的移位寄存器单元电路的示例性电路的时序图；

图11是根据本公开的另一个示例性实施例的移位寄存器单元电路的示意性框图；

图12是示意性地示出了图11所示的移位寄存器单元电路的一种示例性电路的电路图；

图13是用于图12中所示的移位寄存器单元电路的示例性电路的时序图；

图14是根据本公开的另一个示例性实施例的移位寄存器单元电路的示意性框图；

图15是示意性地示出了图14所示的移位寄存器单元电路的一种示例性电路的电路图；

图16是用于图14中所示的移位寄存器单元电路的示例性电路的时序图；

图17是根据本公开的另一个示例性实施例的移位寄存器单元电路的示意性框图；

图18是示意性地示出了图17所示的移位寄存器单元电路的一种示例性电路的电路图；

图19是用于图18中所示的移位寄存器单元电路的示例性电路的时序图；

图20示意性地示出了根据本公开的一个示例性实施例的栅极驱动器；

图21示意性地示出了根据本公开的另一个示例性实施例的栅极驱动器；

图22示意性地示出了根据本公开的另一个示例性实施例的栅极驱动器；

图23示意性地示出了根据本公开的另一个示例性实施例的栅极驱动器；

图24示意性地示出了根据本公开的另一个示例性实施例的栅极驱动器；

图25示意性地示出了包括根据本公开示例性实施例的栅极驱动器的显示装置；以及

图26示意性地示出了用于驱动根据本公开的示例性实施例的移位寄存器单元电路的方法。

需要指出的是，附图显示的内容仅仅是示意性的，因此其不必按照比例进行绘制。此外，贯穿全部附图，相同或者相似的器件、部分、部件和/或元件由相同的附图标记指示。

具体实施方式

将理解的是，尽管术语“第一”、“第二”、“第三”等等在本文中可以用来描述各种器件、元件、部件和/或部分，但是这些器件、元件、部件和/或部分不应当由这些术语限制。这些术语仅用来将一个器件、元件、部件或部分与另一个器件、元件、部件或部分相区分。因此，下面讨论的第一器件、元件、部件或部分也可以被称为第二或第三器件、元件、部件或部分而不偏离本公开的教导。

本文中使用的术语仅用于描述本公开的特定实施例的目的，并不意图限制本公开。如本文中使用的，单数形式“一个”、“一”和“该”旨在也包括复数形式，除非上下文清楚地另有指示。还要理解的是，术语“包括”和/或“包含”当在本公开的说明书中使用时，是指所述及的特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其群组的存在或者添加一个或多个其他特征、整体、步骤、操作、元件、部件和/或其群组。如本文中使用的，术语“和/或”包括相关联的列出项目中的一个或多个的任意和全部组合。

将理解的是，当元件被描述为“连接到另一个元件”或“耦合到另一个元件”时，其可以直接连接到另一个元件或直接耦合到另一个元件，或者可以存在中间元件。相反，当元件被描述为“直接连接到另一个元件”或“直接耦合到另一个元件”时，没有中间元件存在。

将理解的是，在本文中，当A和B被描述为“A与B导通”时，应当理解为A与B之间实现电学意义上的连通，即电信号能够在A与B之间传递，相应地，当A和B被描述为“断开A与B之间的导通”时，应当理解为断开A与B之间在电学意义上的连通，即电信号不能在A与B之间传递，但此时A和B在物理上可以是彼此断开的，也可以依然是彼此连接的。上文中，A和B可以是任何合适的元件、部件、部分、端口或信号端，等等。

除非另有定义，本文中使用的所有术语（包括技术术语和科学术语）具有与本公开所属领域的普通技术人员所通常理解的相同含义。还要理解的是，诸如那些在通常使用的字典中定义的之类的术语应当被解释为具有与其在相关领域和/或本说明书上下文中的含义相一致的含义，并且将不在理想化或过于正式的意义上进行解释，除非本文中明确地如此定义。

需要说明的是，在本公开的说明书的描述中，参考表述“一个实施例”、“一些实施例”、“示例性实施例”、“具体示例”、或“一些示例”等的描述，意指结合该示例性实施例或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个示例性实施例或示例中。因此，在本文中，针对上述表述的示意性描述不必仅针对相同的示例性实施例或示例。而是，所描述的具体特征、结构、材料或者特点可以在任一个或多个示例性实施例或示例中以任何合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同的示例性实施例或示例以及不同的示例性实施例或示例的特征进行结合和组合。

还需要指出的是，以下描述的方法中的步骤都是示例性的，它们不一定必须按照所列出的顺序执行，而是这些步骤中的一个或多个根据实际情况可以以不同的顺序或者同时被执行。此外，根据实际情况，以下描述的方法还可以包括其他的附加步骤。

为了清楚目的，本公开所属领域公知的某些技术、结构、材料未被详细描述，以避免使本申请变得冗长。

参见图1，其以框图的形式示意性地示出了根据本公开的一个示例性实施例的移位寄存器单元电路100的结构。如图1所示，移位寄存器单元电路100包括：配置成接收第一输入脉冲的第一输入端IN1；配置成接收第二输入脉冲的第二输入端IN2；配置成接收复位脉冲的复位端RST；配置成接收第一时钟信号的第一时钟端CLKE_1；配置成接收第二时钟信号的第二时钟端CLKE_2；配置成接收第三时钟信号的第三时钟端CLKE_3；配置成接收第四时钟信号的第四时钟端CLKE_4；配置成输出第一输出信号的第一输出端OUT1；配置成输出第二输出信号的第二输出端OUT2；配置成输出第三输出信号的第三输出端OUT3；配置成输出第四输出信号的第四输出端OUT4；以及配置成被施加第一电压信号的第一电压端VGL1。此外，移位寄存器单元电路100还包括第一子单元电路100a、第二子单元电路100b、第三子单元电路100c和第四子单元电路100d。

第一子单元电路100a包括被图示为方块的第一子单元输入电路1001a、第一子单元复位电路1002a和第一子单元输出电路1003a。

第一子单元输入电路1001a被配置成：响应于在第一输入端IN1处接收的第一输入脉冲有效，使第一输入端IN1与第一节点N1和第二节点N2导通，以及响应于在第一输入端IN1处接收的第一输入脉冲无效，断开第一输入端IN1与第一节点N1和第二节点N2之间的导通。第一子单元复位电路1002a被配置成：响应于在复位端RST处接收的复位脉冲有效，使第一节点N1和第二节点N2与第一电压端VGL1导通，以及响应于在复位端RST处接收的复位脉冲无效，断开第一节点N1和第二节点N2与第一电压端VGL1之间的导通。第一子单元输出电路1003a被配置成：响应于第一节点N1处于有效电位，使第一时钟端CLKE_1与第一输出端OUT1导通，以及响应于第一节点N1处于无效电位，断开第一时钟端CLKE_1与第一输出端OUT1之间的导通。

第二子单元电路100b包括被图示为方块的第二子单元输入电路1001b、第二子单元复位电路1002b和第二子单元输出电路1003b。

第二子单元输入电路1001b被配置成：响应于在第一输入端IN1处接收的第一输入脉冲有效，使第二节点N2与第三节点N3导通，以及响应于在第一输入端IN1处接收的第一输入脉冲无效，断开第二节点N2与第三节点N3之间的导通。第二子单元复位电路1002b被配置成：响应于在复位端RST处接收的复位脉冲有效，使第三节点N3与第二节点N2导通，以及响应于在复位端RST处接收的复位脉冲无效，断开第三节点N3与第二节点N2之间的导通。第二子单元输出电路1003b被配置成：响应于第三节点N3处于有效电位，使第二时钟端CLKE_2与第二输出端OUT2导通，以及响应于第三节点N3处于无效电位，断开第二时钟端CLKE_2与第二输出端OUT2之间的导通。

第三子单元电路100c包括被图示为方块的第三子单元输入电路1001c、第三子单元复位电路1002c和第三子单元输出电路1003c。

第三子单元输入电路1001c被配置成：响应于在第二输入端IN2处接收的第二输入脉冲有效，使第二输入端IN2与第四节点N4和第五节点N5导通，以及响应于在第二输入端IN2处接收的第二输入脉冲无效，断开第二输入端IN2与第四节点N4和第五节点N5之间的导通。第三子单元复位电路1002c被配置成：响应于在复位端RST处接收的复位脉冲有效，使第四节点N4与第五节点N5导通，以及响应于在复位端RST处接收的复位脉冲无效，断开第四节点N4与第五节点N5之间的导通。第三子单元输出电路1003c被配置成：响应于第四节点N4处于有效电位，使第三时钟端CLKE_3与第三输出端OUT3导通，以及响应于第四节点N4处于无效电位，断开第三时钟端CLKE_3与第三输出端OUT3之间的导通。

第四子单元电路100d包括被图示为方块的第四子单元输入电路1001d、第四子单元复位电路1002d和第四子单元输出电路1003d。

第四子单元输入电路1001d被配置成：响应于在第二输入端IN2处接收的第二输入脉冲有效，使第五节点N5与第六节点N6导通，以及响应于在第二输入端IN2处接收的第二输入脉冲无效，断开第五节点N5与第六节点N6之间的导通。第四子单元复位电路1002d被配置成：响应于在复位端RST处接收的复位脉冲有效，使第六节点N6与第五节点N5导通，以及响应于在复位端RST处接收的复位脉冲无效，断开第六节点N6与第五节点N5之间的导通。第四子单元输出电路1003d被配置成：响应于第六节点N6处于有效电位，使第四时钟端CLKE_4与第四输出端OUT4导通，以及响应于第六节点N6处于无效电位，断开第四时钟端CLKE_4与第四输出端OUT4之间的导通。

在图1所示的移位寄存器单元电路100中，第五节点N5和第二节点N2连接，从而使得至少在复位脉冲有效期间，第五节点N5与第二节点N2导通。

需要说明的是，本文使用的术语“有效电位”是指所涉及的电路元件（例如，晶体管）被启用所需的电位，并且本文使用的术语“无效电位”是指所涉及的电路元件被禁用时所处的电位。对于N型晶体管而言，有效电位是高电位，并且无效电位是低电位。对于P型晶体管而言，有效电位是低电位，并且无效电位是高电位。而且将理解的是，有效电位或无效电位并不意图是指某一个具体的电位，而是可以包括一个电位的范围。另外，在本文中，术语“电平”、“电压水平”和“电位”之间可以互换地使用。

参见图2，其示意性地示出了图1所示的移位寄存器单元电路100的一种示例性电路。下面参考图2并结合参考图1来详细描述移位寄存器单元电路100的示例性电路构造。

需要指出的是，本公开的各示例性实施例中所采用的晶体管可以为薄膜晶体管或场效应管或具有相同特性的其他器件。在各示例性实施例中，各晶体管典型地被制作成使得它们的源极和漏极可互换地使用，因此其源极、漏极在连接关系的描述上并无实质性区别。在本公开的各示例性实施例中，为区分晶体管的源极和漏极，将其中一极称为第一电极，将另一极称为第二电极，并且将栅极称为控制电极。在本公开的各示例性实施例中，虽然各晶体管被图示和描述为N型晶体管，但是P型晶体管也是可能的。容易理解，在N型晶体管的情况下，控制电极（即，栅极）的开启电压具有高电位，并且控制电极的关闭电压具有低电位。在本公开下面的描述中，作为非限制性示例，采用N型晶体管来进行描述。但容易理解的是，本领域的技术人员在本公开的教导下，可以采用P型晶体管来替换本公开各示例性实施例中的一个或多个或者全部N型晶体管，或者可以在本公开各示例性实施例中增加或去除一个或多个元器件，而不脱离本公开的精神和范围。此外，在不与本公开的教导相矛盾的情况下，还可以设想其他实施例。

如图2所示，移位寄存器单元电路100包括第一子单元电路100a、第二子单元电路100b、第三子单元电路100c和第四子单元电路100d。

第一子单元电路100a包括第一子单元输入电路1001a、第一子单元复位电路1002a和第一子单元输出电路1003a。第一子单元输入电路1001a可以包括第一晶体管M1和第二晶体管M2。第一晶体管M1的第一电极和控制电极都连接到第一输入端IN1，其第二电极连接到第二节点N2；第二晶体管M2的第一电极连接到第二节点N2，其第二电极连接到第一节点N1，其控制电极连接到第一输入端IN1。第一子单元输出电路1003a可以包括第三晶体管M3和第一电容器C1。第三晶体管M3的第一电极连接到第一时钟端CLKE_1，其第二电极连接到第一输出端OUT1，其控制电极连接到第一节点N1；第一电容器C1的第一电极连接到第一节点N1，其第二电极连接到第一输出端OUT1。第一电容器C1的存在是有利的，因为第一节点N1处的电位可以借助于第一电容器C1的自举效应而进一步升高，以使第三晶体管M3进一步开启，如后面将描述的。第一子单元复位电路1002a可以包括第四晶体管M4和第五晶体管M5。第四晶体管M4的第一电极连接到第一节点N1，其第二电极连接到第二节点N2，其控制电极连接到复位端RST；第五晶体管M5的第一电极连接到第二节点N2，其第二电极连接到第一电压端VGL1，其控制电极连接到复位端RST。

第二子单元电路100b包括第二子单元输入电路1001b、第二子单元复位电路1002b和第二子单元输出电路1003b。第二子单元输入电路1001b可以包括第六晶体管M6，其第一电极连接到第二节点N2，其第二电极连接到第三节点N3，其控制电极连接到第一输入端IN1。第二子单元输出电路1003b可以包括第七晶体管M7和第二电容器C2。第七晶体管M7的第一电极连接到第二时钟端CLKE_2，其第二电极连接到第二输出端OUT2，其控制电极连接到第三节点N3；第二电容器C2的第一电极连接到第三节点N3，其第二电极连接到第二输出端OUT2。第二电容器C2的存在是有利的，因为第三节点N3处的电位可以借助于第二电容器C2的自举效应而进一步升高，以使第七晶体管M7进一步开启，如后面将描述的。第二子单元复位电路1002b可以包括第八晶体管M8，其第一电极连接到第三节点N3，其第二电极连接到第二节点N2，其控制电极连接到复位端RST。

第三子单元电路100c包括第三子单元输入电路1001c、第三子单元复位电路1002c和第三子单元输出电路1003c。第三子单元输入电路1001c可以包括第九晶体管M9和第十晶体管M10。第九晶体管M9的第一电极和控制电极都连接到第二输入端IN2，其第二电极连接到第五节点N5；第十晶体管M10的第一电极连接到第五节点N5，其第二电极连接到第四节点N4，其控制电极连接到第二输入端IN2。第三子单元输出电路1003c可以包括第十一晶体管M11和第三电容器C3。第十一晶体管M11的第一电极连接到第三时钟端CLKE_3，其第二电极连接到第三输出端OUT3，其控制电极连接到第四节点N4；第三电容器C3的第一电极连接到第四节点N4，其第二电极连接到第三输出端OUT3。第三电容器C3的存在是有利的，因为第四节点N4处的电位可以借助于第三电容器C3的自举效应而进一步升高，以使第十一晶体管M11进一步开启，如后面将描述的。第三子单元复位电路1002c可以包括第十二晶体管M12，其第一电极连接到第四节点N4，其第二电极连接到第五节点N5，其控制电极连接到复位端RST。

第四子单元电路100d包括第四子单元输入电路1001d、第四子单元复位电路1002d和第四子单元输出电路1003d。第四子单元输入电路1001d可以包括第十三晶体管M13，其第一电极连接到第五节点N5，其第二电极连接到第六节点N6，其控制电极连接到第二输入端IN2。第四子单元输出电路1003d可以包括第十四晶体管M14和第四电容器C4。第十四晶体管M14的第一电极连接到第四时钟端CLKE_4，其第二电极连接到第四输出端OUT4，其控制电极连接到第六节点N6；第四电容器C4的第一电极连接到第六节点N6，其第二电极连接到第四输出端OUT4。第四电容器C4的存在是有利的，因为第六节点N6处的电位可以借助于第四电容器C4的自举效应而进一步升高，以使第十四晶体管M14进一步开启，如后面将描述的。第四子单元复位电路1002d可以包括第十五晶体管M15，其第一电极连接到第六节点N6，其第二电极连接到第五节点N5，其控制电极连接到复位端RST。

在图2所示的移位寄存器单元电路100的示例性电路中，第五节点N5和第二节点N2通过导线连接，从而能够使得至少在复位脉冲有效期间，第五节点N5与第二节点N2导通。由此，使得在复位脉冲有效期间，节点N1至N6都与第一电压端VGL1导通，从而实现对各子单元电路的复位操作。

参见图3，其以框图的形式示意性地示出了根据本公开的另一个示例性实施例的移位寄存器单元电路110的结构。与图1所示的移位寄存器单元电路100相比，图3中的移位寄存器单元电路110在结构上的不同仅在于还包括导通控制电路200。移位寄存器单元电路110的其余部分与图1所示的移位寄存器单元电路100中的对应部分相同，所以在此不再赘述。导通控制电路200被配置成：响应于第四节点N4和第六节点N6中的至少一个处于有效电位，使第五节点N5与第二节点N2导通，以及响应于第四节点N4和第六节点N6都处于无效电位，断开第五节点N5与第二节点N2之间的导通。

参见图4，其示意性地示出了图3所示的移位寄存器单元电路110的一种示例性电路。要指出的是，除导通控制电路200外，移位寄存器单元电路110的其余部分的电路与图2所示的移位寄存器单元电路100中对应部分的电路相同，所以在此不再赘述。如图4所示，导通控制电路200可以包括第十六晶体管M16和第十七晶体管M17。第十六晶体管M16的第一电极连接到第二节点N2，其第二电极连接到第五节点N5，其控制电极连接到第四节点N4；第十七晶体管M17的第一电极连接到第二节点N2，其第二电极连接到第五节点N5，其控制电极连接到第六节点N6。因此，当第四节点N4和第六节点N6中的至少一个处于有效电位时，第十六晶体管M16和第十七晶体管M17中的至少一个开启，从而使第五节点N5与第二节点N2导通；当第四节点N4和第六节点N6都处于无效电位时，第十六晶体管M16和第十七晶体管M17都关断，从而断开第五节点N5与第二节点N2之间的导通。

参见图5，其以框图的形式示意性地示出了根据本公开的另一个示例性实施例的移位寄存器单元电路120的结构。与图1所示的移位寄存器单元电路100和图3所示的移位寄存器单元电路110相比，图5中的移位寄存器单元电路120在结构上的不同仅在于包括导通控制电路210。移位寄存器单元电路120的其余部分与图1所示的移位寄存器单元电路100以及图3所示的移位寄存器单元电路110中的对应部分相同，所以在此不再赘述。导通控制电路210被配置成：响应于第五节点N5处于有效电位，使第五节点N5与第二节点N2导通，以及响应于第五节点N5处于无效电位，断开第五节点N5与第二节点N2之间的导通。

参见图6，其示意性地示出了图5所示的移位寄存器单元电路120的一种示例性电路。要指出的是，除导通控制电路210外，移位寄存器单元电路120的其余部分的电路与图2所示的移位寄存器单元电路100中对应部分的电路以及图4所示的移位寄存器单元电路110中对应部分的电路相同，所以在此不再赘述。如图6所示，导通控制电路210可以包括第十八晶体管M18，其第一电极连接到第二节点N2，其第二电极和控制电极都连接到第五节点N5。因此，当第五节点N5处于有效电位时，第十八晶体管M18开启，从而使第五节点N5与第二节点N2导通；当第五节点N5处于无效电位时，第十八晶体管M18关断，从而断开第五节点N5与第二节点N2之间的导通。

参见图7，其示出了可用于图2、图4和图6的移位寄存器单元电路的示例性电路的时序图。如图7所示，从第一时钟端CLKE_1接收的第一时钟信号、从第二时钟端CLKE_2接收的第二时钟信号、从第三时钟端CLKE_3接收的第三时钟信号以及从第四时钟端CLKE_4接收的第四时钟信号具有相同的周期和占空比。在本公开的一些示例性实施例中，时钟信号的占空比小于或等于4:9。而在本公开示出的各示例性实施例中，时钟信号的占空比为1:3。此外，如图7所示，第一、第二、第三和第四时钟信号在时序上彼此相差高电平脉冲信号的脉宽的四分之一。由此，可以使得移位寄存器单元电路中的每一个子单元电路都以相同（但是被“时移”）的时序操作，以便依次生成输出信号作为栅极开启脉冲。作为非限制性示例，从第一输入端IN1接收的第一输入脉冲和从第二输入端IN2接收的第二输入脉冲各自具有的脉宽与每一个时钟信号中的一个高电平脉冲信号的脉宽相等，并且第二输入脉冲比第一输入脉冲在时序上落后半个脉宽。此外，如图7所示，第一电压端VGL1始终被施加低电压水平。

下面参考图7来具体描述图2、图4和图6所示的移位寄存器单元电路的示例性电路的操作。在下文中，以1表示高电位，并且以0表示低电位。

在第一时间段T1中，IN1=0，IN2=0，VGL1=0，RST=0。虽然此时在第一、第二、第三、第三时钟端CLKE_1、CLKE_2、CLKE_3、CLKE_4处接收的第一、第二、第三和第四时钟信号具有相应的时钟脉冲，但是因为IN1=0，IN2=0，所以第一晶体管M1、第二晶体管M2、第六晶体管M6、第九晶体管M9、第十晶体管M10和第十三晶体管M13都关断，使得第一节点N1、第二节点N2、第三节点N3、第四节点N4、第五节点N5和第六节点N6都处于低电位。因为第一节点N1、第三节点N3、第四节点N4和第六节点N6都处于低电位，所以第三晶体管M3、第七晶体管M7、第十一晶体管M11和第十四晶体管M14关断，由此使得第一时间段T1中OUT1=0、OUT2=0、OUT3=0、OUT4=0。

在第二时间段T2中，VGL1=0，RST=0。此外，如图7所示，为了便于描述，将基于十一个时刻t1至t11来描述第二时间段T2，其中时刻t1是第二时间段T2开始的时刻，并且时刻t11是第二时间段T2结束的时刻。

在从时刻t1到时刻t2的时间段中，IN1=1，IN2=0。因为IN1=1，所以第一晶体管M1、第二晶体管M2开启，使得第一节点N1和第二节点N2与第一输入端IN1导通，从而使N1=1且N2=1，并且第六晶体管M6也开启，使得第二节点N2与第三节点N3导通，从而使N3=1，由此使得第一节点N1、第二节点N2和第三节点N3都处于高电位。因为N1=1、N3=1，所以第三晶体管M3、第七晶体管M7开启。但因为从时刻t1到时刻t2的时间段中，CLKE_1=0且CLKE_2=0，所以OUT1=0、OUT2=0。此外，因为IN2=0，所以第九晶体管M9、第十晶体管M10和第十三晶体管M13依然关闭，使得第四节点N4和第六节点N6依然处于低电位，继而使第十一晶体管M11和第十四晶体管M14依然关断，所以OUT3=0、OUT4=0。

在从时刻t2到时刻t3的时间段中，IN1=1，IN2=1。因为IN1=1，所以第一晶体管M1、第二晶体管M2、第六晶体管M6保持开启，使得第一节点N1和第二节点N2与第一输入端IN1导通，并且使得第二节点N2与第三节点N3导通，由此使N1=1、N3=1，继而使第三晶体管M3、第七晶体管M7保持开启。此外，因为IN2=1，所以第九晶体管M9、第十晶体管M10和第十三晶体管M13开启，使得第四节点N4和第五节点N5与第二输入端IN2导通，从而使N4=1且N5=1，并且使第六节点N6与第五节点N5导通，从而使N6=1，由此使得第四节点N4、第五节点N5和第六节点N6都处于高电位。因为N4=1、N6=1，所以第十一晶体管M11和第十四晶体管M14开启。但因为从时刻t2到时刻t3的时间段中CLKE_1=0、CLKE_2=0、CLKE_3=0、CLKE_4=0，所以OUT1=0、OUT2=0、OUT3=0、OUT4=0。

在从时刻t3到时刻t4的时间段中，IN1=0，IN2=1。因为IN1=0，所以第一晶体管M1、第二晶体管M2关断，从而断开第一节点N1、第二节点N2和第一输入端IN1之间的导通，第六晶体管M6关断，从而断开第二节点N2与第三节点N3之间的导通。但是，由于第一电容器C1和第二电容器C2的作用，所以第一节点N1和第三节点N3依然保持处于高电位，即N1=1且N3=1，使得第三晶体管M3、第七晶体管M7保持开启。此时，CLKE_1=1、CLKE_2=0，所以OUT1=1、OUT2=0。需要说明的是，当OUT1=1时，由于第一电容器C1的两个电极之间的电压不能瞬变，所以导致第一节点N1处的电位变得更高，从而使第三晶体管M3开启得更加充分。此外，因为IN2=1，所以N4=1、N6=1，使得第十一晶体管M11和第十四晶体管M14依然保持开启。但因为此时CLKE_3=0、CLKE_4=0，所以OUT3=0、OUT4=0。

在从时刻t4到时刻t5的时间段中，依然是IN1=0，IN2=1。因此，第三晶体管M3、第七晶体管M7、第十一晶体管M11和第十四晶体管M14依然保持开启。此时，因为CLKE_1=1、CLKE_2=1、CLKE_3=0、CLKE_4=0，所以OUT1=1、OUT2=1、OUT3=0、OUT4=0。需要说明的是，当OUT2=1时，由于第二电容器C2的两个电极之间的电压不能瞬变，所以导致第三节点N3处的电位变得更高，从而使第七晶体管M7开启得更加充分。

在从时刻t5到时刻t6的时间段中，IN1=0，IN2=0。虽然IN1=0，但是在第一电容器C1和第二电容器C2的作用下，第一节点N1和第三节点N3依然保持高电位，即N1=1且N3=1，使得第三晶体管M3、第七晶体管M7保持开启。因为IN2=0，所以第九晶体管M9、第十晶体管M10关断，从而断开第四节点N4和第五节点N5与第二输入端IN2之间的导通，第十三晶体管M13关断，从而断开第五节点N5与第六节点N6之间的导通。但是，在第三电容器C3和第四电容器C4的作用下，所以第四节点N4和第六节点N6依然保持处于高电位，即N4=1且N6=1，使得第十一晶体管M11、第十四晶体管M14保持开启。此时，因为CLKE_1=1、CLKE_2=1、CLKE_3=1、CLKE_4=0，所以OUT1=1、OUT2=1、OUT3=1、OUT4=0。还需要说明的是，当OUT3=1时，由于第三电容器C3的两个电极之间的电压不能瞬变，所以导致第四节点N4处的电位变得更高，从而使第十一晶体管M11开启得更加充分。

在从时刻t6到时刻t7的时间段中，IN1=0，IN2=0。但是，在第一、第二、第三和第四电容器C1、C2、C3、C4的作用下，N1=1、N3=1、N4=1且N6=1，所以第三晶体管M3、第七晶体管M7、第十一晶体管M11、第十四晶体管M14保持开启。此时，CLKE_1=1、CLKE_2=1、CLKE_3=1、CLKE_4=1，所以OUT1=1、OUT2=1、OUT3=1、OUT4=1。

在从时刻t7到时刻t8的时间段中，IN1=0，IN2=0。但是，在第一、第二、第三和第四电容器C1、C2、C3、C4的作用下，N1=1、N3=1、N4=1且N6=1，所以第三晶体管M3、第七晶体管M7、第十一晶体管M11、第十四晶体管M14保持开启。此时，CLKE_1=0、CLKE_2=1、CLKE_3=1、CLKE_4=1，所以OUT1=0、OUT2=1、OUT3=1、OUT4=1。

在从时刻t8到时刻t9的时间段中，IN1=0，IN2=0。但是，在第一、第二、第三和第四电容器C1、C2、C3、C4的作用下，N1=1、N3=1、N4=1且N6=1，所以第三晶体管M3、第七晶体管M7、第十一晶体管M11、第十四晶体管M14保持开启。此时，CLKE_1=0、CLKE_2=0、CLKE_3=1、CLKE_4=1，所以OUT1=0、OUT2=0、OUT3=1、OUT4=1。

在从时刻t9到时刻t10的时间段中，IN1=0，IN2=0。但是，在第一、第二、第三和第四电容器C1、C2、C3、C4的作用下，N1=1、N3=1、N4=1且N6=1，所以第三晶体管M3、第七晶体管M7、第十一晶体管M11、第十四晶体管M14保持开启。此时，CLKE_1=0、CLKE_2=0、CLKE_3=0、CLKE_4=1，所以OUT1=0、OUT2=0、OUT3=0、OUT4=1。

在从时刻t10到时刻t11的时间段中，IN1=0，IN2=0。但是，在第一、第二、第三和第四电容器C1、C2、C3、C4的作用下，N1=1、N3=1、N4=1且N6=1，所以第三晶体管M3、第七晶体管M7、第十一晶体管M11、第十四晶体管M14保持开启。此时，CLKE_1=0、CLKE_2=0、CLKE_3=0、CLKE_4=0，所以OUT1=0、OUT2=0、OUT3=0、OUT4=0。

在第三时间段T3中，IN1=0，IN2=0，VGL1=0，RST=1。因为RST=1，所以第四晶体管M4和第五晶体管M5开启，使第一节点N1和第二节点N2与第一电压端VGL1导通，从而使N1=0且N2=0，第八晶体管M8开启，使第二节点N2与第三节点N3导通，从而使N3=0。第十二晶体管M12开启，使第四节点N4与第五节点N5导通，第十五晶体管M15开启，使第五节点N5与第六节点N6导通。因为在RST=1的情况下，第五节点N5与第二节点N2导通，所以使得N5=0，由此使得N4=0且N6=0。由此，当RST=1时，第一节点N1、第二节点N2、第三节点N3、第四节点N4、第五节点N5和第六节点N6都与第一电压端VGL1导通，使得第一、第二、第三和第四电容器C1、C2、C3、C4放电，继而使N1=0、N3=0、N4=0、N6=0，从而使第三晶体管M3、第七晶体管M7、第十一晶体管M11、第十四晶体管M14关断。此时，OUT1=0、OUT2=0、OUT3=0、OUT4=0。

此后无论CLKE_1、CLKE_2、CLKE_3、CLKE_4如何变化，输出端OUT1、OUT2、OUT3、OUT4的输出信号都处于低电位。当第一输入端IN1和第二输入端IN2再次接收到输入脉冲时，根据本公开的移位寄存器单元电路将重复上述时间段的操作。

现在参见图8，其以框图的形式示意性地示出了根据本公开的另一个示例性实施例的移位寄存器单元电路130的结构。要指出的是，图8中的移位寄存器单元电路130在结构上与图5所示的移位寄存器单元电路120相似，因此下文中将仅关于图8中的移位寄存器单元电路130相对于图5所示的移位寄存器单元电路120在结构上的不同之处进行描述，而对两者之间相同的部分将不再赘述。

如图8所示，移位寄存器单元电路130还包括：第一传递端CR1，其配置成输出第一传递信号；第二传递端CR2，其配置成输出第二传递信号；第一传递时钟端CLKD_1，其配置成接收第一传递时钟信号；第二传递时钟端CLKD_2，其配置成接收第二传递时钟信号；第二电压端VGL2，其配置成被施加第二电压信号；第三电压端VDDA，其配置成被施加第三电压信号。要指出的是，在第一传递时钟端CLKD_1处接收的第一传递时钟信号可以与第一时钟端CLKE_1处接收的第一时钟信号具有相同的波形；在第二传递时钟端CLKD_2处接收的第二传递时钟信号可以与第三时钟端CLKE_3处接收的第三时钟信号具有相同的波形。因此，第一传递端CR1处输出的第一传递信号可以与第一输出端OUT1处输出的第一输出信号具有相同的波形，并且第二传递端CR2处输出的第二传递信号可以与第三输出端OUT3处输出的第三输出信号具有相同的波形。通过设置第一传递端CR1和第二传递端CR2，使得移位寄存器单元电路130中用于生成栅极驱动信号的输出信号与用于使移位寄存器单元电路130级联以形成栅极驱动器的传递信号彼此分开，从而可消除相应信号中的噪声，增强电路的带负载能力。此外，第一电压端VGL1和第二电压端VGL2都被施加低电位电压信号。在本公开的一些示例性实施例中，第二电压端VGL2处的电位可高于第一电压端VGL1处的电位。

继续参见图8，移位寄存器单元电路130的第一子单元电路130a还包括第一子单元传递电路1004a、第一子单元第一控制电路1006a、第一子单元第二控制电路1005a和第一子单元第三控制电路1007a。

第一子单元传递电路1004a被配置成：响应于第一节点N1处于有效电位，使第一传递时钟端CLKD_1与第一传递端CR1导通，以及响应于第一节点N1处于无效电位，断开第一传递时钟端CLKD_1与第一传递端CR1之间的导通。第一子单元第一控制电路1006a被配置成：当第三电压端VDDA处于有效电位时，响应于第一节点N1和第四节点N4中的任一个处于有效电位，断开第三电压端VDDA与第七节点N7之间的导通，并且响应于第一节点N1处于有效电位，使第七节点N7与第一电压端VGL1导通，以及响应于第一节点N1和第四节点N4都处于无效电位，断开第七节点N7与第一电压端VGL1之间的导通并且使第七节点N7与第三电压端VDDA导通；当第三电压端VDDA处于无效电位时，响应于第一节点N1处于有效电位，使第七节点N7与第一电压端VGL1导通，以及响应于第一节点N1处于无效电位，断开第七节点N7与第一电压端VGL1之间的导通。第一子单元第二控制电路1005a被配置成：响应于第七节点N7处于有效电位，使第一传递端CR1与第一电压端VGL1导通并且使第一输出端OUT1与第二电压端VGL2导通，以及响应于第七节点N7处于无效电位，断开第一传递端CR1与第一电压端VGL1之间的导通，并且断开第一输出端OUT1与第二电压端VGL2之间的导通。第一子单元第三控制电路1007a被配置成：响应于第七节点N7处于有效电位，使第一节点N1和第二节点N2与第一电压端VGL1导通，以及响应于第七节点N7处于无效电位，断开第一节点N1和第二节点N2与第一电压端VGL1之间的导通。

移位寄存器单元电路130的第二子单元电路130b还包括第二子单元第一控制电路1005b和第二子单元第二控制电路1007b。

第二子单元第一控制电路1005b被配置成：响应于第七节点N7处于有效电位，使第二输出端OUT2与第二电压端VGL2导通，以及响应于第七节点N7处于无效电位，断开第二输出端OUT2与第二电压端VGL2之间的导通。第二子单元第二控制电路1007b被配置成：响应于第七节点N7处于有效电位，使第三节点N3与第二节点N2导通，以及响应于第七节点N7处于无效电位，断开第三节点N3与第二节点N2之间的导通。

移位寄存器单元电路130的第三子单元电路130c还包括第三子单元传递电路1004c、第三子单元第一控制电路1005c和第三子单元第二控制电路1007c。

第三子单元传递电路1004c被配置成：响应于第四节点N4处于有效电位，使第二传递时钟端CLKD_2与第二传递端CR2导通，以及响应于第四节点N4处于无效电位，断开第二传递时钟端CLKD_2与第二传递端CR2之间的导通。第三子单元第一控制电路1005c被配置成：响应于第七节点N7处于有效电位，使第二传递端CR2与第一电压端VGL1导通并且使第三输出端OUT3与第二电压端VGL2导通，以及响应于第七节点N7处于无效电位，断开第二传递端CR2与第一电压端VGL1之间的导通，并且断开第三输出端OUT3与第二电压端VGL2之间的导通。第三子单元第二控制电路1007c被配置成：响应于第七节点N7处于有效电位，使第四节点N4与第五节点N5导通，以及响应于第七节点N7处于无效电位，断开第四节点N4与第五节点N5之间的导通。

移位寄存器单元电路130的第四子单元电路130d还包括第四子单元第一控制电路1005d和第四子单元第二控制电路1007d。

第四子单元第一控制电路1005d被配置成：响应于第七节点N7处于有效电位，使第四输出端OUT4与第二电压端VGL2导通，以及响应于第七节点N7处于无效电位，断开第四输出端OUT4与第二电压端VGL2之间的导通。第四子单元第二控制电路1007d被配置成：响应于第七节点N7处于有效电位，使第五节点N5与第六节点N6导通，以及响应于第七节点N7处于无效电位，断开第五节点N5与第六节点N6之间的导通。

参见图9，其示意性地示出了图8所示的移位寄存器单元电路130的一种示例性电路。要指出的是，图9中示出的移位寄存器单元电路130的示例性电路与图6所示的移位寄存器单元电路120的示例性电路相似，因此下文中将仅关于图9中的移位寄存器单元电路130的示例性电路相对于图6所示的移位寄存器单元电路120的示例性电路的不同之处进行描述，而对两者之间相同的部分将不再赘述。

第一子单元传递电路1004a可以包括第二十三晶体管M23，其第一电极连接到第一传递时钟端CLKD_1，其第二电极连接到第一传递端CR1，其控制电极连接到第一节点N1。

第一子单元第一控制电路1006a可以包括：第二十四晶体管M24，其第一电极连接到第三电压端VDDA，其第二电极连接到第七节点N7；第二十五晶体管M25，其第一电极和控制电极都连接到第三电压端VDDA；第二十六晶体管M26，其第二电极连接到第二电压端VGL2，其控制电极连接到第四节点N4；第二十七晶体管M27，其控制电极连接到第一节点N1，其第二电极连接到第二电压端VGL2；第二十八晶体管M28，其第一电极连接到第七节点N7，其第二电极连接到第一电压端VGL1，其控制电极连接到第一节点N1；其中，第二十四晶体管M24的控制电极、第二十五晶体管M25的第二电极、第二十六晶体管M26的第一电极、第二十七晶体管M27的第一电极彼此连接在一起。

要指出的是，第二十五晶体管M25和第二十七晶体管M27可以被设计成具有这样的宽长比（其决定了晶体管的等效导通电阻），即：使得第二十五晶体管M25的第二电极处的电位（也就是第二十七晶体管M27的第一电极和第二十四晶体管M24的控制电极处的电位）在第二十五晶体管M25和第二十七晶体管M27两者都被开启的情况下被设定处于无效电位。类似地，第二十五晶体管M25和第二十六晶体管M26也可以被设计成具有这样的宽长比，即：使得第二十五晶体管M25的第二电极处的电位（也就是第二十六晶体管M26的第一电极和第二十四晶体管M24的控制电极处的电位）在第二十五晶体管M25和第二十六晶体管M26两者都被开启的情况下被设定处于无效电位。

因此，对于第一子单元第一控制电路1006a，当第三电压端VDDA处于有效电位（例如，对于N型晶体管而言，处于高电位）时，第二十五晶体管M25开启。在这种情形下，当第一节点N1和第四节点N4中的至少一个处于有效电位时，第二十六晶体管M26和第二十七晶体管M27中的至少一个开启，由此使得第二十四晶体管M24的控制电极处的电位处于无效电位，使得第二十四晶体管M24关断，以断开第三电压端VDDA与第七节点N7之间的导通。此外，当第一节点N1处于有效电位时，第二十八晶体管M28开启，以使第七节点N7与第一电压端VGL1导通。当第一节点N1和第四节点N4都处于无效电位时，第二十六晶体管M26和第二十七晶体管M27都关断，由此使得第二十四晶体管M24的控制电极处的电位处于有效电位，从而使得第二十四晶体管M24开启，以使第三电压端VDDA与第七节点N7导通；并且，当第一节点N1处于无效电位时，第二十八晶体管M28关断，以断开第七节点N7与第一电压端VGL1之间的导通。

还要说明的是，对于第一子单元第一控制电路1006a，当第三电压端VDDA处于无效电位（例如，对于N型晶体管而言，处于低电位）时，第二十五晶体管M25关断，继而使第二十四晶体管M24也关断，因此断开了第三电压端VDDA与第七节点N7之间的导通，使得第七节点N7处的电位在这种情形下仅由第二十八晶体管M28控制。也就是说，在这种情况下，当第一节点N1处于有效电位时，第二十八晶体管M28开启，使得第七节点N7与第一电压端VGL1导通，当第一节点N1处于无效电位时，第二十八晶体管M28关断，以断开第七节点N7与第一电压端VGL1之间的导通。

第一子单元第二控制电路1005a可以包括：第十九晶体管M19，其第一电极连接到第一传递端CR1，其第二电极连接到第一电压端VGL1，其控制电极连接到第七节点N7；第二十晶体管M20，其第一电极连接到第一输出端OUT1，其第二电极连接到第二电压端VGL2，其控制电极连接到第七节点N7。

第一子单元第三控制电路1007a可以包括：第二十一晶体管M21，其第一电极连接到第一节点N1，其第二电极连接到第二节点N2，其控制电极连接到第七节点N7；第二十二晶体管M22，其第一电极连接到第二节点N2，其第二电极连接到第一电压端VGL1，其控制电极连接到第七节点N7。

第二子单元第一控制电路1005b可以包括第二十九晶体管M29，其第一电极连接到第二输出端OUT2，其第二电极连接到第二电压端VGL2，其控制电极连接到第七节点N7。第二子单元第二控制电路1007b可以包括第三十晶体管M30，其第一电极连接到第三节点N3，其第二电极连接到第二节点N2，其控制电极连接到第七节点N7。

第三子单元传递电路1004c可以包括第三十四晶体管M34，其第一电极连接到第二传递时钟端CLKD_2，其第二电极连接到第二传递端CR2，其控制电极连接到第四节点N4。第三子单元第一控制电路1005c可以包括：第三十一晶体管M31，其第一电极连接到第二传递端CR2，其第二电极连接到第一电压端VGL1，其控制电极连接到第七节点N7；第三十二晶体管M32，其第一电极连接到第三输出端OUT3，其第二电极连接到第二电压端VGL2，其控制电极连接到第七节点N7。第三子单元第二控制电路1007c可以包括第三十三晶体管M33，其第一电极连接到第四节点N4，其第二电极连接到第五节点N5，其控制电极连接到第七节点N7。

第四子单元第一控制电路1005d可以包括第三十六晶体管M36，其第一电极连接到第四输出端OUT4，其第二电极连接到第二电压端VGL2，其控制电极连接到第七节点N7。第四子单元第二控制电路1007d包括第三十五晶体管M35，其第一电极连接到第六节点N6，其第二电极连接到所述第五节点N5，其控制电极连接到第七节点N7。

参见图10，其示意性地示出了可用于图9中所示的移位寄存器单元电路130的示例性电路的时序图。需要说明的是，图10所示的时序图与图7所示的时序图相似，仅在其中添加了图9中所示的移位寄存器单元电路130中增加的信号端和节点处的信号。因此，以下关于图10所示的时序图的描述将仅就其与图7所示的时序图的不同之处进行描述，而对两者之间相同的部分将不再赘述。

从图10中可见，在第一传递时钟端CLKD_1处接收的第一传递时钟信号与在第一时钟端CLKE_1处接收的第一时钟信号具有相同的波形，在第二传递时钟端CLKD_2处接收的第二传递时钟信号与在第三时钟端CLKE_3处接收的第三时钟信号具有相同的波形；并且，从第一传递端CR1输出的第一传递信号与从第一输出端OUT1输出的第一输出信号具有相同的波形，从第二传递端CR2输出的第二传递信号与从第三输出端OUT3输出的第一输出信号具有相同的波形。此外，在所有的时间段中，第二电压端VGL2被施加以低电平电压信号，并且第三电压端VDDA被施加以高电平电压信号，由此使得在第二时间段T2期间由于第一节点N1和第四节点N4处于高电位，所以第七节点N7处于低电位，而在其余时间段期间第七节点N7处于高电位。因此，对于图9中所示的移位寄存器单元电路130的示例性电路，在第二时间段T2期间，因为N7=0，所以第一、第二、第三和第四输出端OUT1、OUT2、OUT3和OUT4以及第一、第二传递端CR1、CR2可以相应地输出输出信号和传递信号；而在其余的时间段期间，因为N7=1，所以第一、第二、第三和第四输出端OUT1、OUT2、OUT3和OUT4将与第二电压端VGL2导通，第一、第二传递端CR1、CR2将与第一电压端VGL1导通，并且第一、第二、第三、第四、第五、第六节点N1、N2、N3、N4、N5和N6都与第一电压端VGL1导通，由此可消除移位寄存器单元电路130在操作过程中的信号噪声，保持输出信号和传递信号具有干净的波形。

现在参见图11，其以框图的形式示意性地示出了根据本公开的另一个示例性实施例的移位寄存器单元电路140的结构。要指出的是，图11中的移位寄存器单元电路140在结构上与图8所示的移位寄存器单元电路130相似，因此下文中将仅关于图11中的移位寄存器单元电路140相对于图8所示的移位寄存器单元电路130在结构上的不同之处进行描述，而对两者之间相同的部分将不再赘述。

如图11所示，移位寄存器单元电路140还包括第四电压端VDDB，其配置成被施加第四电压信号。

移位寄存器单元电路140的第一子单元电路140a还包括第一子单元第四控制电路1008a和第一子单元第五控制电路1009a。第一子单元第四控制电路1008a被配置成：响应于第八节点N8处于有效电位，使第一传递端CR1与第一电压端VGL1导通并且使第一输出端OUT1与第二电压端VGL2导通，以及响应于第八节点N8处于无效电位，断开第一传递端CR1与第一电压端VGL1之间的导通，并且断开第一输出端OUT1与第二电压端VGL2之间的导通。第一子单元第五控制电路1009a被配置成：响应于第八节点N8处于有效电位，使第一节点N1和第二节点N2与第一电压端VGL1导通，以及响应于第八节点N8处于无效电位，断开第一节点N1和第二节点N2与第一电压端VGL1之间的导通。

移位寄存器单元电路140的第二子单元电路140b还包括第二子单元第三控制电路1008b和第二子单元第四控制电路1009b。第二子单元第三控制电路1008b被配置成：响应于第八节点N8处于有效电位，使第二输出端OUT2与第二电压端VGL2导通，以及响应于第八节点N8处于无效电位，断开第二输出端OUT2与第二电压端VGL2之间的导通。第二子单元第四控制电路1009b被配置成：响应于第八节点N8处于有效电位，使第三节点N3与第二节点N2导通，以及响应于第八节点N8处于无效电位，断开第三节点N3与第二节点N2之间的导通。

移位寄存器单元电路140的第三子单元电路140c还包括：第三子单元第三控制电路1006c、第三子单元第四控制电路1008c和第三子单元第五控制电路1009c。

第三子单元第三控制电路1006c被配置成：当第四电压端VDDB处于有效电位时，响应于第一节点N1和第四节点N4中的任一个处于有效电位，断开第四电压端VDDB与第八节点N8之间的导通，并且响应于第四节点N4处于有效电位，使第八节点N8与第一电压端VGL1导通，以及响应于第一节点N1和第四节点N4都处于无效电位，断开第八节点N8与第一电压端VGL1之间的导通并且使第八节点N8与第四电压VDDB端导通；当第四电压端VDDB处于无效电位时，响应于第四节点N4处于有效电位，使第八节点N8与第一电压端VGL1导通，以及响应于第四节点N4处于无效电位，断开第八节点N8与第一电压端VGL1之间的导通。第三子单元第四控制电路1008c被配置成：响应于第八节点N8处于有效电位，使第二传递端CR2与第一电压端VGL1导通并且使第三输出端OUT3与第二电压端VGL2导通，以及响应于第八节点N8处于无效电位，断开第二传递端CR2与第一电压端VGL1之间的导通，并且断开第三输出端OUT3与第二电压端VGL2之间的导通。第三子单元第五控制电路1009c被配置成：响应于第八节点N8处于有效电位，使第四节点N4与第五节点N5导通，以及响应于第八节点N8处于无效电位，断开第四节点N4与第五节点N5之间的导通。

移位寄存器单元电路140的第四子单元电路140d还包括第四子单元第三控制电路1008d和第四子单元第四控制电路1009d。

第四子单元第三控制电路1008d被配置成：响应于第八节点N8处于有效电位，使第四输出端OUT4与第二电压端VGL2导通，以及响应于第八节点N8处于无效电位，断开第四输出端OUT4与第二电压端VGL2之间的导通。第四子单元第四控制电路1009d被配置成：响应于第八节点N8处于有效电位，使第五节点N5与第六节点N6导通，以及响应于第八节点N8处于无效电位，断开第五节点N5与第六节点N6之间的导通。

参见图12，其示意性地示出了图11所示的移位寄存器单元电路140的一种示例性电路。要指出的是，图12中示出的移位寄存器单元电路140的示例性电路与图9所示的移位寄存器单元电路130的示例性电路相似，因此下文中将仅关于图12中的移位寄存器单元电路140的示例性电路相对于图9所示的移位寄存器单元电路130的示例性电路的不同之处进行描述，而对两者之间相同的部分将不再赘述。

第一子单元第四控制电路1008a可以包括：第三十七晶体管M37，其第一电极连接到第一传递端CR1，其第二电极连接到第一电压端VGL1，其控制电极连接到第八节点N8；以及第三十八晶体管M38，其第一电极连接到第一输出端OUT1，其第二电极连接到第二电压端VGL2，其控制电极连接到第八节点N8。第一子单元第五控制电路1009a可以包括：第三十九晶体管M39，其第一电极连接到第一节点N1，其第二电极连接到第二节点N2，其控制电极连接到第八节点N8；以及第四十晶体管M40，其第一电极连接到第二节点N2，其第二电极连接到第一电压端VGL1，其控制电极连接到第八节点N8。

第二子单元第三控制电路1008b可以包括第四十二晶体管M42，其第一电极连接到第二输出端OUT2，其第二电极连接到第二电压端VGL2，其控制电极连接到第八节点N8。第二子单元第四控制电路1009b可以包括第四十一晶体管M41，其第一电极连接到第三节点N3，其第二电极连接到第二节点N2，其控制电极连接到第八节点N8。

第三子单元第三控制电路1006c可以包括：第四十六晶体管M46，其第一电极连接到第四电压端VDDB，其第二电极连接到第八节点N8；第四十七晶体管M47，其第一电极和控制电极都连接到第四电压端VDDB；第四十八晶体管M48，其第二电极连接到第二电压端VGL2，其控制电极连接到第一节点N1；第四十九晶体管M49，其控制电极连接到第四节点N4，其第二电极连接到第二电压端VGL2；第五十晶体管M50，其第一电极连接到第八节点N8，其第二电极连接到第一电压端VGL1，其控制电极连接到第四节点N4；其中，第四十六晶体管M46的控制电极、第四十七晶体管M47的第二电极、第四十八晶体管M48的第一电极、第四十九晶体管M49的第一电极彼此连接在一起。

要指出的是，第四十七晶体管M47和第四十八晶体管M48可以被设计成具有这样的宽长比（其决定了晶体管的等效导通电阻），即：使得第四十七晶体管M47的第二电极处的电位（也就是第四十九晶体管M49的第一电极和第四十六晶体管M46的控制电极处的电位）在第四十七晶体管M47和第四十八晶体管M48两者都被开启的情况下被设定处于无效电位。类似地，第四十七晶体管M47和第四十九晶体管M49也可以被设计成具有这样的宽长比，即：使得第四十七晶体管M47的第二电极处的电位（也就是第四十八晶体管M48的第一电极和第四十六晶体管M46的控制电极处的电位）在第四十七晶体管M47和第四十九晶体管M49两者都被开启的情况下被设定处于无效电位。

因此，对于第三子单元第三控制电路1006c，当第四电压端VDDB处于有效电位（例如，对于N型晶体管而言，处于高电位）时，第四十七晶体管M47开启。当第一节点N1和第四节点N4中的至少一个处于有效电位时，第四十八晶体管M48和第四十九晶体管M49中的至少一个开启，由此使得第四十六晶体管M46的控制电极处的电位处于无效电位，使得第四十六晶体管M46关断，以断开第四电压端VDDB与第八节点N7之间的导通。此外，当第四节点N4处于有效电位时，第五十晶体管M50开启，以使第八节点N8与第一电压端VGL1导通。当第一节点N1和第四节点N4都处于无效电位时，第四十八晶体管M48和第四十九晶体管M49都关断，由此使得第四十六晶体管M46的控制电极处的电位处于有效电位，从而使得第四十六晶体管M46开启，以使第四电压端VDDB与第八节点N8导通；并且，当第四节点N4处于无效电位时，第五十晶体管M50关断，以断开第八节点N8与第一电压端VGL1之间的导通。

此外，对于第三子单元第三控制电路1006c，当第四电压端VDDB处于无效电位（例如，对于N型晶体管而言，处于低电位）时，第四十七晶体管M47关断，继而使第四十六晶体管M46也关断，因此断开了第四电压端VDDB与第八节点N8之间的导通，使得第八节点N7处的电位仅由第五十晶体管M50控制。也就是说，在这种情况下，当第四节点N4处于有效电位时，第五十晶体管M50开启，使得第八节点N8与第一电压端VGL1导通，当第四节点N4处于无效电位时，第五十晶体管M50关断，以断开第八节点N8与第一电压端VGL1之间的导通。

第三子单元第四控制电路1005c可以包括：第四十三晶体管M43，其第一电极连接到第二传递端CR2，其第二电极连接到第一电压端VGL1，其控制电极连接到第八节点N8；第四十四晶体管M44，其第一电极连接到第三输出端OUT3，其第二电极连接到第二电压端VGL2，其控制电极连接到第八节点N8。第三子单元第五控制电路1009c可以包括第四十五晶体管M45，其第一电极连接到第四节点N4，其第二电极连接到第五节点N5，其控制电极连接到第八节点N8。

第四子单元第三控制电路1008d可以包括第五十二晶体管M52，其第一电极连接到第四输出端OUT4，其第二电极连接到第二电压端VGL2，其控制电极连接到第八节点N8。第四子单元第四控制电路1009d可以包括第五十一晶体管M51，其第一电极连接到第六节点N6，其第二电极连接到第五节点N5，其控制电极连接到第八节点N8。

参见图13，其示意性地示出了可用于图12中所示的移位寄存器单元电路140的示例性电路的时序图。需要说明的是，图13所示的时序图与图10所示的时序图相似，仅在其中添加了图12中所示的移位寄存器单元电路140中增加的信号端和节点处的信号。因此，以下关于图13所示的时序图的描述将仅就其与图10所示的时序图的不同之处进行描述，而对两者之间相同的部分将不再赘述。

从图13中可以看到，在第四电压端VDDB处接收的第四电压信号与在第三电压端VDDA处接收的第三电压信号具有相反的相位，也就是说，当第三电压信号为高电位时，第四电压信号为低电位。此外，如图13所示，在移位寄存器单元电路140的工作期间，第三电压信号的电位和第四电压信号的电位可以互相转变，也就是说，第三电压信号可以从高电位变成低电位，并且第四电压信号可以从低电位变成高电位。由此使得在移位寄存器单元电路140的工作期间，第二十五晶体管M25和第四十七晶体管M47各自可以只在所述工作期间的大约50%的时间中开启，从而减轻了第二十五晶体管M25和第四十七晶体管M47的负载，可以延长它们的寿命。

如图13所示，当第三电压端VDDA被施加以高电平电压信号并且第四电压端VDDB被施加以低电平电压信号时，即VDDA=1且VDDB=0时，依然可以使第七节点N7在第二时间段T2期间处于低电位，而在其余时间段期间处于高电位，同时第八节点N8一直保持在低电位。因此，对于图12中所示的移位寄存器单元电路140的示例性电路，在第二时间段T2期间，因为N7=0、N8=0，所以第一、第二、第三和第四输出端OUT1、OUT2、OUT3和OUT4以及第一、第二传递端CR1、CR2可以相应地输出输出信号和传递信号；而在其余的时间段期间，因为N7=1、N8=0，所以第一、第二、第三和第四输出端OUT1、OUT2、OUT3和OUT4将与第二电压端VGL2导通，第一、第二传递端CR1、CR2将与第一电压端VGL1导通，并且第一、第二、第三、第四、第五、第六节点N1、N2、N3、N4、N5和N6都与第一电压端VGL1导通，由此可消除移位寄存器单元电路130中的信号噪声，保持输出信号和传递信号具有干净的波形。

容易认识到的是，当第三电压端VDDA被施加以低电平电压信号并且第四电压端VDDB被施加以高电平电压信号时，即VDDA=0且VDDB=1时，由于第三子单元第三控制电路1006c的缘故，可以使第八节点N8在第二时间段T2期间处于低电位，而在其余时间段期间处于高电位，同时第七节点N7一直保持在低电位。因此，对于图12中所示的移位寄存器单元电路140的示例性电路，在第二时间段T2期间，因为N7=0、N8=0，所以第一、第二、第三和第四输出端OUT1、OUT2、OUT3和OUT4以及第一、第二传递端CR1、CR2可以相应地输出输出信号和传递信号；而在其余的时间段期间，因为N7=0、N8=1，所以第一、第二、第三和第四输出端OUT1、OUT2、OUT3和OUT4将与第二电压端VGL2导通，第一、第二传递端CR1、CR2将与第一电压端VGL1导通，并且第一、第二、第三、第四、第五、第六节点N1、N2、N3、N4、N5和N6都与第一电压端VGL1导通。

因此，移位寄存器单元电路140还可以通过利用第八节点N8处的电位来控制第一、第二、第三和第四输出端OUT1、OUT2、OUT3和OUT4以及第一、第二传递端CR1、CR2的输出，以及控制第一、第二、第三、第四、第五、第六节点N1、N2、N3、N4、N5和N6的电位，进一步确保了消除移位寄存器单元电路130中的信号噪声，保持输出信号和传递信号具有干净的波形。同时，通过施加在第三电压端VDDA和第四电压端VDDB处的电压信号的变化，可以减少第二十五晶体管M25和第四十七晶体管M47的开启时间，从而减轻其负载，以延长它们的寿命。

现在参见图14，其以框图的形式示意性地示出了根据本公开的另一个示例性实施例的移位寄存器单元电路150的结构。要指出的是，图14中的移位寄存器单元电路150在结构上与图11所示的移位寄存器单元电路140相似，因此下文中将仅关于图14中的移位寄存器单元电路150相对于图11所示的移位寄存器单元电路140在结构上的不同之处进行描述，而对两者之间相同的部分将不再赘述。

如图14所示，移位寄存器单元电路150还包括第五电压端VDD和重置端STU。第五电压端VDD配置成被施加第五电压信号，并且重置端STU被配置成接收重置脉冲。重置脉冲通常在一帧图像数据所用的时间段的开始和结束时有效，以便重置所有移位寄存器单元电路150的各输出端、各传递端和各节点的电位。这将在下文中进行描述。第五电压端VDD处接收的第五电压信号用于在第一节点N1和第四节点N4处于有效电位时给第二节点N2和第五节点N5供电，以确保第二节点N2和第五节点N5处于并保持在有效电位。对于N型晶体管而言，在第五电压端VDD处施加的第五电压信号始终为高电平电压信号。

移位寄存器单元电路150的第一子单元电路150a还包括第一子单元第六控制电路1010a、第一子单元第七控制电路1011a和第一子单元重置电路1012a。

第一子单元第六控制电路1010a被配置成：响应于第一节点N1处于有效电位，使第二节点N2与第五电压端VDD导通，并且响应于第一节点N1处于无效电位，断开所述第二节点与所述第五电压端之间的导通。第一子单元第七控制电路1011a被配置成：响应于在第一输入端IN1处接收的第一输入脉冲有效，使第七节点N7与第一电压端VGL1导通，以及响应于在第一输入端IN1处接收的第一输入脉冲无效，断开第七节点N7与第一电压端VGL1之间的导通。第一子单元重置电路1012a被配置成：响应于在重置端STU处接收的重置脉冲有效，使第一节点N1和第二节点N2与第一电压端VGL1导通，以及响应于在重置端STU处接收的重置脉冲无效，断开第一节点N1和第二节点N2与第一电压端VGL1之间的导通。

移位寄存器单元电路150的第二子单元电路150b还包括第二子单元重置电路1012b，其配置成：响应于在重置端STU处接收的重置脉冲有效，使第三节点N3与第二节点N2导通，以及响应于在重置端STU处接收的重置脉冲无效，断开第三节点N3与第二节点N2之间的导通。

移位寄存器单元电路150的第三子单元电路150c还包括第三子单元第六控制电路1010c、第三子单元第七控制电路1011c和第三子单元重置电路1012c。

第三子单元第六控制电路1010c被配置成：响应于第四节点N4处于有效电位，使第五节点N5与第五电压端VDD导通，并且响应于第四节点N4处于无效电位，断开第五节点N5与第五电压端VDD之间的导通。第三子单元第七控制电路1011c被配置成：响应于在第二输入端IN2处接收的第二输入脉冲有效，使第八节点N8与第一电压端VGL1导通，以及响应于在第二输入端IN2处接收的第二输入脉冲无效，断开第八节点N8与第一电压端VGL1之间的导通。第三子单元重置电路1012c被配置成：响应于在重置端STU处接收的重置脉冲有效，使第四节点N4与第五节点N5导通，以及响应于在重置端STU处接收的重置脉冲无效，断开第四节点N4和第五节点N5之间的导通。

移位寄存器单元电路150的第四子单元电路150d还包括第四子单元重置电路1012d，其配置成：响应于在重置端STU处接收的重置脉冲有效，使第五节点N5与第六节点N6导通，以及响应于在重置端STU处接收的重置脉冲无效，断开第五节点N5与第六节点N6之间的导通。

现在参见图15，其示意性地示出了图14所示的移位寄存器单元电路150的一种示例性电路。要指出的是，图15中示出的移位寄存器单元电路150的示例性电路与图12所示的移位寄存器单元电路140的示例性电路相似，因此下文中将仅关于图15中的移位寄存器单元电路150的示例性电路相对于图12所示的移位寄存器单元电路140的示例性电路的不同之处进行描述，而对两者之间相同的部分将不再赘述。

第一子单元第六控制电路1010a可以包括第五十四晶体管M54，其第一电极连接到第五电压端VDD，其第二电极连接到第二节点N2，其控制电极连接到第一节点N1。第一子单元第七控制电路1011a可以包括第五十三晶体管M53，其第一电极连接到第七节点N7，其第二电极连接到第一电压端VGL1，其控制电极连接到第一输入端IN1。第一子单元重置电路1012a可以包括：第五十五晶体管M55，其第一电极连接到第一节点N1，其第二电极连接到第二节点N2，其控制电极连接到重置端STU；以及第五十六晶体管M56，其第一电极连接到第二节点N2，其第二电极连接到第一电压端VGL1，其控制电极连接到重置端STU。

第二子单元重置电路1012b可以包括第五十七晶体管M57，其第一电极连接到第三节点N3，其第二电极连接到第二节点N2，其控制电极连接到重置端STU。

第三子单元第六控制电路1010c可以包括第五十九晶体管M59，其第一电极连接到第五电压端VDD，其第二电极连接到第五节点N5，其控制电极连接到第四节点N4。第三子单元第七控制电路1011c可以包括第五十八晶体管M58，其第一电极连接到第八节点N8，其第二电极连接到第一电压端VGL1，其控制电极连接到第二输入端IN2。第三子单元重置电路1012c包括第六十晶体管M60，其第一电极连接到第四节点N4，其第二电极连接到第五节点N5，其控制电极连接到重置端STU。

第四子单元重置电路1012d可以包括第六十一晶体管M61，其第一电极连接到第六节点N6，其第二电极连接到第五节点N5，其控制电极连接到重置端STU。

参见图16，其示意性地示出了可用于图15中所示的移位寄存器单元电路150的示例性电路的时序图。需要说明的是，图16所示的时序图与图13所示的时序图相似，仅在其中添加了图15中所示的移位寄存器单元电路150中增加的信号端和节点处的信号。因此，以下关于图16所示的时序图的描述将仅就其与图13所示的时序图的不同之处进行描述，而对两者之间相同的部分将不再赘述。

图16示出了移位寄存器单元电路150针对一帧图像数据进行操作的操作时间1F。如图16所示，在操作时间1F期间，第五电压端VDD都被施加以高电平电压信号，因此VDD=1。从图16中还可见的是，在操作时间1F开始时，在重置端STU处接收的重置脉冲有效（图16中示出了该重置脉冲的上升沿与操作时间1F的开始时刻对齐，但这并非是限制性的；在另一些示例性实施例中，重置脉冲的上升沿可以不与一帧图像数据所用的操作时间的开始时刻对齐），以便对移位寄存器单元电路150的各输出端、各传递端和各节点的电位进行重置，以随后可以进行针对一帧图像数据的操作；在操作时间1F结束时，在重置端STU处接收的重置脉冲再次有效（图16中示出了该另一重置脉冲的下降沿与操作时间1F的结束时刻对齐，但这也并非是限制性的；在另一些示例性实施例中，重置脉冲的下降沿可以不与一帧图像数据所用的操作时间的结束时刻对齐），以便在操作时间1F结束时对移位寄存器单元电路150的各输出端、各传递端和各节点的电位再次进行重置，从而使移位寄存器单元电路150准备好用于下一次操作。在操作时间1F期间，VDD=1。

现在参见图17，其以框图的形式示意性地示出了根据本公开的另一个示例性实施例的移位寄存器单元电路160的结构。要指出的是，图17中的移位寄存器单元电路160在结构上与图14所示的移位寄存器单元电路150相似，因此下文中将仅关于图17中的移位寄存器单元电路160相对于图14所示的移位寄存器单元电路150在结构上的不同之处进行描述，而对两者之间相同的部分将不再赘述。

图17所示的移位寄存器单元电路160还包括检测控制信号端OE和检测脉冲端CLKA。检测控制信号端OE被配置成施加检测控制脉冲，检测脉冲端CLKA被配置成施加检测脉冲。

如图17所示，第一子单元电路160a还包括第一子单元第一检测控制电路1013a、第一子单元第二检测控制电路1014a和第一子单元第三检测控制电路1015a。第一子单元第一检测控制电路1013a被配置成：响应于在检测控制信号端OE处接收的检测控制脉冲有效，使第九节点N9与第一输入端IN1和第五电压端VDD导通，以及响应于在检测控制信号端OE处接收的检测控制脉冲无效，断开第九节点N9与第一输入端IN1和第五电压端VDD之间的导通。第一子单元第二检测控制电路1014a被配置成：响应于第九节点N9处于有效电位并且在检测脉冲端CLKA处接收的检测脉冲有效，使检测脉冲端CLKA与第一节点N1和第二节点N2导通，以及响应于第九节点N9处于无效电位或者在检测脉冲端CLKA处接收的检测脉冲无效，断开检测脉冲端CLKA与第一节点N1和第二节点N2之间的导通。第一子单元第三检测控制电路1015a被配置成：响应于在检测脉冲端CLKA处接收的检测脉冲有效，使第七节点N7与第一电压端VGL1导通，以及响应于在检测脉冲端CLKA处接收的检测脉冲无效，断开第七节点N7与第一电压端VGL1之间的导通。

第二子单元电路160b还包括第二子单元检测控制电路1014b，其配置成：响应于在检测脉冲端CLKA处接收的检测脉冲有效，使第二节点N2与第三节点N3导通，以及响应于在检测脉冲端CLKA处接收的检测脉冲无效，断开第二节点N2与第三节点N3之间的导通。

第三子单元电路160c还包括第三子单元第一检测控制电路1013c、第三子单元第二检测控制电路1014c和第三子单元第三检测控制电路1015c。第三子单元第一检测控制电路1013c被配置成：响应于在检测控制信号端OE处接收的检测控制脉冲有效，使第十节点N10与第二输入端IN2和第五电压端VDD导通，以及响应于在检测控制信号端OE处接收的检测控制脉冲无效，断开第十节点N10与第二输入端IN2和第五电压端VDD之间的导通。第三子单元第二检测控制电路1014c被配置成：响应于第十节点N10处于有效电位并且在检测脉冲端CLKA处接收的检测脉冲有效，使检测脉冲端CLKA与第四节点N4和第五节点N5导通，以及响应于第十节点N10处于无效电位或者在检测脉冲端CLKA处接收的检测脉冲无效，断开检测脉冲端CLKA与第四节点N4和第五节点N5之间的导通。第三子单元第三检测控制电路1015c被配置成：响应于在检测脉冲端CLKA处接收的检测脉冲有效，使第八节点N8与第一电压端VGL1导通，以及响应于在检测脉冲端CLKA处接收的检测脉冲无效，断开第八节点N8与第一电压端VGL1之间的导通。

第四子单元电路160d还包括第四子单元检测控制电路1014d，其配置成：响应于在检测脉冲端CLKA处接收的检测脉冲有效，使第五节点N5与第六节点N6导通，以及响应于在检测脉冲端CLKA处接收的检测脉冲无效，断开第五节点N5与第六节点N6之间的导通。

从图17以及从上面的描述可知，移位寄存器单元电路160的各个子单元电路除了关于先前的移位寄存器单元电路描述的各个电路之外，还包括相应的检测控制电路。因此，当移位寄存器单元电路160被选中以进行检测时，即在检测控制信号端OE处接收的检测控制脉冲有效且与第一输入端IN1处接收的有效的第一输入脉冲和/或第二输入端IN2处接收的有效的第二输入脉冲在时序上至少部分重合时，移位寄存器单元电路160将输出检测信号，以便对像素的驱动晶体管进行补偿。这将在下文中详细说明。容易理解的是，移位寄存器单元电路160可应用在对OLED显示装置进行驱动的栅极驱动电路中。

参见图18，其示意性地示出了图17所示的移位寄存器单元电路160的一种示例性电路。要指出的是，图18中示出的移位寄存器单元电路160的示例性电路与图15所示的移位寄存器单元电路150的示例性电路相似，因此下文中将仅关于图18中的移位寄存器单元电路160的示例性电路相对于图15所示的移位寄存器单元电路150的示例性电路的不同之处进行描述，而对两者之间相同的部分将不再赘述。

第一子单元第一检测控制电路1013a可以包括：第六十三晶体管M63，其第一电极连接到第一输入端IN1，其控制电极连接到检测控制信号端OE；第六十四晶体管M64，其第二电极连接到第九节点N9，其控制电极连接到检测控制信号端OE；第六十五晶体管M65，其第一电极连接到第五电压端VDD，其控制电极连接到第九节点N9；第五电容器C5，其第二电极连接到第一电压端VGL1；其中，第六十三晶体管M63的第二电极、第六十四晶体管M64的第一电极、第六十五晶体管M65的第二电极和第五电容器C5的第一电极连接在一起。第一子单元第二检测控制电路1014a可以包括：第六十六晶体管M66，其第一电极连接到检测脉冲端CLKA，其控制电极连接到第九节点N9；第六十七晶体管M67，其第二电极连接到第二节点N2，其控制电极连接到检测脉冲端CLKA；第六十八晶体管M68，其第一电极连接到第二节点N2，其第二电极连接到第一节点N1，其控制电极连接到检测脉冲端CLKA；其中，第六十六晶体管M66的第二电极与第六十七晶体管M67的第一电极连接在一起。第一子单元第三检测控制电路1015a可以包括第六十二晶体管M62，其第一电极连接到第七节点N7，其第二电极连接到第一电压端VGL1，其控制电极连接到检测脉冲端CLKA。

第二子单元检测控制电路1014b可以包括第六十九晶体管，其第一电极连接到第二节点N2，其第二电极连接到第三节点N3，其控制电极连接到检测脉冲端CLKA。

第三子单元第一检测控制电路1013c可以包括：第七十晶体管M70，其第一电极连接到第二输入端IN2，其控制电极连接到检测控制信号端OE；第七十一晶体管M71，其第二电极连接到第十节点N10，其控制电极连接到检测控制信号端OE；第七十二晶体管M72，其第一电极连接到第五电压端VDD，其控制电极连接到第十节点N10；第六电容器C6，其第二电极连接到第一电压端VGL1；其中，第七十晶体管M70的第二电极、第七十一晶体管M71的第一电极、第七十二晶体管M72的第二电极和第六电容器C6的第一电极连接在一起；第三子单元第二检测控制电路1014c可以包括：第七十三晶体管M73，其第一电极连接到检测脉冲端CLKA，其控制电极连接到第十节点N10；第七十四晶体管M74，其第二电极连接到第五节点N5，其控制电极连接到检测脉冲端CLKA；第七十五晶体管M75，其第一电极连接到第五节点N5，其第二电极连接到第四节点N4，其控制电极连接到检测脉冲端CLKA；其中，第七十三晶体管M73的第二电极与第七十四晶体管M74的第一电极连接在一起。第三子单元第三检测控制电路1015c可以包括第七十六晶体管M76，其第一电极连接到第八节点N8，其第二电极连接到第一电压端VGL1，其控制电极连接到检测脉冲端CLKA。

第四子单元检测控制电路1014d可以包括第七十七晶体管M77，其第一电极连接到第五节点N5，其第二电极连接到第六节点N6，其控制电极连接到检测脉冲端CLKA。

参见图19，其示例性地示出了可用于图18中所示的移位寄存器单元电路160的示例性电路的一种时序图。需要说明的是，图19所示的时序图与图16所示的时序图相似，仅在其中添加了图18中所示的移位寄存器单元电路160中增加的信号端和节点处的信号。因此，以下关于图19所示的时序图的描述将仅就其与图16所示的时序图的不同之处进行描述，而对两者之间相同的部分将不再赘述。

在图19所示的时序图中，针对一帧图像数据进行操作的操作时间1F被划分成显示时间D和消隐时间B两个部分。除了检测脉冲端CLKA、检测控制信号端OE、第九节点N9和第十节点N10之外，移位寄存器单元电路160在显示时间D中的时序与图16所示的时序图相似。

检测脉冲端CLKA处接收的检测脉冲在显示时间D期间保持为低电位，也就是说，在显示时间D期间，CLKA=0。在显示时间D期间，检测控制信号端OE处接收的检测控制脉冲在时刻t1至t3期间有效，由此使得检测控制脉冲有效的时间段与在第一输入端IN1处接收的第一输入脉冲有效的时间段重合，并且还与在第二输入端IN2处接收的第二输入脉冲有效的时间段部分重合（例如，如图19所示的是时刻t2至t3的时间段）。需要说明的是，图19示出的检测控制脉冲的波形是示例性的，并非是限制性的。检测控制信号端OE处接收的检测控制脉冲是通过外部设备生成的随机信号，其通过与移位寄存器单元电路160接收的第一输入脉冲和/或第二输入脉冲的有效时间段是否重合或部分重合来决定是否通过该移位寄存器单元电路输出检测信号，以对像素的驱动晶体管进行补偿。因此，在本公开的另一些示例性实施例中，检测控制脉冲有效的时间段可以不与第二输入脉冲有效的时间段重合，或者甚至可以不与第一输入脉冲有效的时间段重合，由此使得移位寄存器单元电路未被选中输出检测信号。容易理解的是，当多个移位寄存器单元电路160彼此级联以形成栅极驱动器时，通过检测控制信号端OE处接收的检测控制脉冲，可以随机地选择该栅极驱动器的任意一行或若干行输出检测信号，以便对相应行的像素的驱动晶体管进行补偿。

参见图19并结合参见图18，在t1至t3时刻，OE=1，所以第六十三晶体管M63和第六十四晶体管M64均开启，使第九节点N9与第一输入端IN1导通。此时，IN1=1，所以N9=1。因为N9=1，所以第六十五晶体管M65开启，从而使第九节点N9与第五电压端VDD导通。因为VDD=1，所以第五电压端VDD继续向第九节点N9供电，以将第九节点N9保持在高电位。而且因为N9=1，所以第五电容器C5被充电。在t3时刻之后，OE=0，使得第六十三晶体管M63和第六十四晶体管M64均关断，从而断开了第九节点N9与第一输入端IN1和第五电压端VDD之间的导通。但是，由于第五电容器C5的作用，所以第九节点N9依然保持在高电位。因为N9=1，所以第六十六晶体管M66开启。但是，由于CLKA=0，所以第六十七晶体管M67和第六十八晶体管M68关断，使得检测脉冲端CLKA无法与第一节点N1和第二节点N2导通。

继续参见图19并结合参见图18，在t2至t3时刻，OE=1，所以第七十晶体管M70和第七十一晶体管M71均开启，使第十节点N10与第二输入端IN2导通。此时，IN2=1，所以N10=1。因为N10=1，所以第七十二晶体管M72开启，从而使第十节点N10与第五电压端VDD导通。因为VDD=1，所以第五电压端VDD继续向第十节点N10供电，以将第十节点N10保持在高电位。而且因为N10=1，所以第六电容器C6被充电。在t3时刻之后，OE=0，使得第七十晶体管M70和第七十一晶体管M71均关断，从而断开了第十节点N10与第二输入端IN2和第五电压端VDD之间的导通。但是，由于第六电容器C6的作用，所以第十节点N10依然保持在高电位。因为N10=1，所以第七十三晶体管M73开启。但是，由于CLKA=0，所以第七十四晶体管M74和第七十五晶体管M75关断，使得检测脉冲端CLKA无法与第四节点N4和第五节点N5导通。

此外，因为CLKA=1，所以第六十九晶体管M69关断，使第二节点N2无法与第三节点N3导通；类似地，第七十七晶体管M77关断，使第五节点N5无法与第六N6导通。

因此，在显示时间D期间，尽管第九节点N9和第十节点N10从低电位变化并且保持在高电位，但因为CLKA=0，所以第九节点N9和第十节点N10的电位不会对移位寄存器单元电路160的输出产生任何影响。因而，在显示时间D期间，移位寄存器单元电路160的其他信号端和节点的信号时序与图16所示的时序图类似，在此不再赘述。

如图19所示，在消隐时间B期间，在第四时间段T4期间，在检测脉冲端CLKA处接收的检测脉冲脉冲有效，即CLKA=1。因为CLKA=1，所以第六十七晶体管M67、第六十八晶体管M68、第七十四晶体管M74、第七十五晶体管M75、第六十九晶体管M69和第七十七晶体管M77均开启，由此使得第一、第三、第四、第六节点N1、N3、N4、N6都处于高电位。在第五时间段T5期间，CLKA=0，但由于第一、第二、第三、第四电容器C1、C2、C3、C4的作用，第一、第三、第四、第六节点N1、N3、N4、N6依然保持在高电位。如图19所示，在第五时间段T5期间，第一时钟端CLKE_1处接收的第一时钟信号和第二时钟端CLKE_2处接收的第二时钟信号具有检测信号波形，由此使得第一输出端OUT1和第二时钟端OUT2相应地输出检测信号。在第六时间段T6期间，STU=1，OE=1。因为OE=1，所以第六十三晶体管M63和第六十四晶体管M64开启，此时IN1=0，所以第五电容器C5放电，从而令N9=0；类似地，第七十晶体管M70和第七十一晶体管M71开启，此时IN2=0，所以第六电容器C6放电，从而令N10=0。此外，如先前描述的，因为STU=1，所以第五十五晶体管M55、第五十六晶体管M56、第五十七晶体管M57、第六十晶体管M60、第六十一晶体管M61开启，使节点N1至N6均与第一电压端VGL1导通，从而使节点N1至N6均处于低电位。因为节点N1至N6均处于低电位，所以继而使第七节点N7和/或第八节点N8处于高电位，使得第一、第二、第三、第四输出端OUT1、OUT2、OUT3、OUT4以及第一、第二传递端CR1、CR2的输出都为低。由此，可以实现对移位寄存器单元电路160的重置。

现在参见图20，其示意性地示出了根据本公开的一个示例性实施例的栅极驱动器310。栅极驱动器310包括n个级联的移位寄存器单元电路SR(1)、SR(2), …, SR(n-1)和SR(n)，其每一个可以采取如上面关于图1至图6描述的移位寄存器单元电路100、110、120的形式，其中，n可以是大于或等于3的正整数。在栅极驱动器310中，除了第一个移位寄存器单元电路SR(1)之外，各移位寄存器单元电路中的每一个的第一输入端IN1连接到相邻的上一个移位寄存器单元电路的第一输出端OUT1，并且各移位寄存器单元电路中的每一个的第二输入端IN2连接到相邻的上一个移位寄存器单元电路的第三输出端OUT3。此外，对于栅极驱动器310而言，除了第n-1个移位寄存器单元电路SR(n-1)和第n个移位寄存器单元电路SR(n)之外，各移位寄存器单元电路中第m-2个移位寄存器单元电路SR(m-2)的复位端RST连接到第m个移位寄存器单元电路SR(m)的第一输出端OUT1，其中m为大于2且小于等于n的正整数。如图20所示，移位寄存器单元电路SR(1)的第一输入端IN1连接到第一初始信号端stv1，其第二输入端IN2则连接到第二初始信号端stv2。

栅极驱动器310中的n个移位寄存器单元电路SR(1), SR(2), …, SR(n-1)和SR(n)可以分别连接到4n条栅线G[1], G[2], …, G[4n-1]和G[4n]，其中各移位寄存器单元电路的四个输出端可以分别连接到一条栅线。各移位寄存器单元电路中每一个的第一电压端VGL1可以连接到可操作用于传送第一电压信号的第一电压线vgl1，并且各移位寄存器单元电路中每一个的时钟端可以连接到可操作用于传送相应的时钟信号的时钟线。具体地，栅极驱动器310中的n个移位寄存器单元电路SR(1), SR(2), …, SR(n-1)和SR(n)中，第3k-2个移位寄存器单元电路SR(3k-2)的第一时钟端CLKE_1可连接到第一时钟线c1，其第二时钟端CLKE_2可连接到第二时钟线c2，其第三时钟端CLKE_3可连接到第三时钟线c3，其第四时钟端CLKE_4可连接到第四时钟线c4；第3k-1个移位寄存器单元电路SR(3k-1)的第一时钟端CLKE_1可连接到第五时钟线c5，其第二时钟端CLKE_2可连接到第六时钟线c6，其第三时钟端CLKE_3可连接到第七时钟线c7，其第四时钟端CLKE_4可连接到第八时钟线c8；第3k个移位寄存器单元电路SR(3k)的第一时钟端CLKE_1可连接到第九时钟线c9，其第二时钟端CLKE_2可连接到第十时钟线c10，其第三时钟端CLKE_3可连接到第十一时钟线c11，其第四时钟端CLKE_4可连接到第十二时钟线c12；其中，k为正整数且3k小于等于n。对于通过第一时钟线c1到第十二时钟线c12传递的各时钟信号而言，其各自具有的占空比为1:3，并且从第一时钟线c1传递的第一时钟信号到第十二时钟线c12传递的第十二时钟信号，各时钟信号在时序上依次延迟的时长为每个周期中的高电平脉冲信号的脉宽的四分之一，由此使得每个移位寄存器单元电路能够都以相同（但是被“时移”）的时序操作，以便依次生成输出信号作为栅极开启脉冲。

参见图21，其示意性地示出了根据本公开的另一个示例性实施例的栅极驱动器320。栅极驱动器320包括n个级联的移位寄存器单元电路SS(1)、SS(2), …, SS(n-1)和SS(n)，其每一个可以采取如上面关于图8和图9描述的移位寄存器单元电路130的形式，其中，n可以是大于或等于3的正整数。与图20相比，移位寄存器单元电路SS(1)、SS(2), …, SS(n-1)和SS(n)中的每一个还包括第二电压端VGL2、第三电压端VDDA、第一传递端CR1、第二传递端CR2、第一传递时钟端CLKD_1和第二传递时钟端CLKD_2。因此，移位寄存器单元电路SS(1)、SS(2), …, SS(n-1)和SS(n)的每一个的第一输入端IN1可连接到相邻的上一个移位寄存器单元电路的第一传递端CR1，并且第二输入端IN2可连接到相邻的上一个移位寄存器单元电路的第二传递端CR2。此外，移位寄存器单元电路SS(1)、SS(2), …, SS(n-1)和SS(n)的每一个的第二电压端VGL2可连接到可操作用于传送第二电压信号的第二电压线vgl2，其第三电压端VDDA可连接到可操作用于传送第三电压信号的第三电压线vdda，其第一传递时钟端CLKD_1可连接到可操作用于传送第一传递时钟信号的第一传递时钟线ck1，并且其第二传递时钟端CLKD_2可连接到可操作用于传送第二传递时钟信号的第二传递时钟线ck2。第一传递时钟信号的波形可以与第一时钟信号相同，并且第二传递时钟信号的波形可以与第三时钟信号相同。如图21所示，对于栅极驱动器320而言，除了第n-1个移位寄存器单元电路SS(n-1)和第n个移位寄存器单元电路SS(n)之外，各移位寄存器单元电路中第m-2个移位寄存器单元电路SS(m-2)的复位端RST连接到第m个移位寄存器单元电路SS(m)的第一输出端OUT1，其中m为大于2且小于等于n的正整数。但容易理解的是，替代地，对于栅极驱动器320而言，除了第n-1个移位寄存器单元电路SS(n-1)和第n个移位寄存器单元电路SS(n)之外，各移位寄存器单元电路中第m-2个移位寄存器单元电路SS(m-2)的复位端RST也可以连接到第m个移位寄存器单元电路SS(m2)的第一传递端CR1，其中m为大于2且小于等于n的正整数。类似地，对于下文中将描述的带有第一传递端和第二传递端的移位寄存器单元电路而言，各移位寄存器单元电路的复位端可以连接到相应的移位寄存器单元电路的第一输出端或者第一传递端，因此下文中将不再就此赘述。此外，栅极驱动器320中的移位寄存器单元电路SS(1)、SS(2), …, SS(n-1)和SS(n)中每一个所具有的其他信号端的连接方式与图21中所示的栅极驱动器310中的n个移位寄存器单元电路SR(1), SR(2), …, SR(n-1)和SR(n)中每一个中的对应的信号端的连接方式相同，所以在此不再赘述。

参见图22，其示意性地示出了根据本公开的另一个示例性实施例的栅极驱动器330。栅极驱动器330包括n个级联的移位寄存器单元电路SV(1)、SV(2), …, SV(n-1)和SV(n)，其每一个可以采取如上面关于图11和图12描述的移位寄存器单元电路140的形式，其中，n可以是大于或等于3的正整数。与图21相比，移位寄存器单元电路SV(1)、SV(2), …,SV(n-1)和SV(n)中的每一个还包括第四电压端VDDB，因此移位寄存器单元电路SV(1)、SV(2), …, SV(n-1)和SV(n)的每一个的第四电压端VDDB可连接到可操作用于传送第四电压信号的第四电压线vddb。此外，栅极驱动器330中的移位寄存器单元电路SV(1)、SV(2), …,SV(n-1)和SV(n)中每一个所具有的其他信号端的连接方式与图21中所示的栅极驱动器320中的n个移位寄存器单元电路SS(1), SS(2), …, SS(n-1)和SS(n)中每一个的对应的信号端的连接方式相同，所以在此不再赘述。

参见图23，其示意性地示出了根据本公开的另一个示例性实施例的栅极驱动器340。栅极驱动器340包括n个级联的移位寄存器单元电路ST(1)、ST(2), …, ST(n-1)和ST(n)，其每一个可以采取如上面关于图14和图15描述的移位寄存器单元电路150的形式，其中，n可以是大于或等于3的正整数。与图22相比，移位寄存器单元电路ST(1)、ST(2), …,ST(n-1)和ST(n)中的每一个还包括重置端STU和第五电压端VDD，因此移位寄存器单元电路ST(1)、ST(2), …, ST(n-1)和ST(n)的每一个的重置端STU可连接到可操作用于传送重置脉冲的重置脉冲信号线stu，并且其第五电压端VDD可连接到可操作用于传送第五电压信号的第五电压线vdd。此外，栅极驱动器340中的移位寄存器单元电路ST(1)、ST(2), …, ST(n-1)和ST(n)中每一个所具有的其他信号端的连接方式与图22中所示的栅极驱动器330中的n个移位寄存器单元电路SV(1)、SV(2), …, SV(n-1)和SV(n)中每一个的对应的信号端的连接方式相同，所以在此不再赘述。

参见图24，其示意性地示出了根据本公开的另一个示例性实施例的栅极驱动器350。栅极驱动器340包括n个级联的移位寄存器单元电路SU(1)、SU(2), …, SU(n-1)和SU(n)，其每一个可以采取如上面关于图17和图18描述的移位寄存器单元电路160的形式，其中，n可以是大于或等于3的正整数。与图23相比，移位寄存器单元电路SU(1)、SU(2), …,SU(n-1)和SU(n)中的每一个还包括检测控制信号端OE和检测脉冲端CLKA，因此移位寄存器单元电路SU(1)、SU(2), …, SU(n-1)和SU(n)的每一个的检测控制信号端OE可连接到可操作用于传送检测控制信号的检测控制信号线oe，并且其检测脉冲端CLKA可连接到可操作用于传送检测脉冲的检测脉冲信号线cka。此外，栅极驱动器350中的移位寄存器单元电路SU(1)、SU(2), …, SU(n-1)和SU(n)中每一个所具有的其他信号端的连接方式与图23中所示的栅极驱动器340中的n个移位寄存器单元电路ST(1)、ST(2), …, ST(n-1)和ST(n)中每一个的对应的信号端的连接方式相同，所以在此不再赘述。

图25是根据本公开的示例性实施例的显示装置500的框图。参考图25，显示装置500可包括显示面板510、时序控制器520、栅极驱动器530、数据驱动器540和电压生成器550。栅极驱动器530可以采取上面关于图20至图24所述的栅极驱动电路310、320、330、340或350的形式，并且在图20至图24中示出的各时钟线、电压线和控制信号线在图25中为了图示的方便被省略。

显示面板510连接至在第一方向D1上延伸的多个栅极线GL和在与第一方向D1交叉（例如，基本垂直）的第二方向D2上延伸的多个数据线DL。显示面板510包括以矩阵形式排列的多个像素（未示出）。所述像素中的每一个可电连接至栅极线GL中的对应一条栅极线和数据线DL中的对应一条数据线。显示面板510可以是液晶显示面板、有机发光二极管（OLED）显示面板或任何其他合适类型的显示面板。

时序控制器520控制显示面板510、栅极驱动器530、数据驱动器540和电压生成器550的操作。时序控制器520从外部设备（例如，主机）接收输入图像数据RGBD和输入控制信号CONT。输入图像数据RGBD可包括用于多个像素的多个输入像素数据。每个输入像素数据可包括用于多个像素中的对应一个的红色灰度数据R、绿色灰度数据G和蓝色灰度数据B。输入控制信号CONT可包括主时钟信号、数据使能信号、垂直同步信号、水平同步信号等。时序控制器520基于输入图像数据RGBD和输入控制信号CONT生成输出图像数据RGBD’、第一控制信号CONT1和第二控制信号CONT2。时序控制器520的实现方式是本领域已知的。时序控制器520可以以许多方式（例如诸如利用专用硬件）实现以便执行本文讨论的各种不同的功能。“处理器”是采用一个或多个微处理器的时序控制器520的一个示例，所述微处理器可以使用软件（例如微代码）进行编程以便执行本文讨论的各种不同的功能。时序控制器520可以在采用或者在不采用处理器的情况下实现，并且也可以实现为执行一些功能的专用硬件和执行其他功能的处理器的组合。时序控制器520的示例包括但不限于常规的微处理器、专用集成电路（ASIC）以及现场可编程门阵列（FPGA）。

栅极驱动器530从时序控制器520接收第一控制信号CONT1。第一控制信号CONT1可以包括经由在图20至图24中示出的时钟线传送的各时钟信号。栅极驱动器530基于第一控制信号CONT1生成用于输出到栅极线GL的多个栅极驱动信号。栅极驱动器530可顺序地将多个栅极驱动信号施加至栅极线GL。

数据驱动器540从时序控制器520接收第二控制信号CONT2和输出图像数据RGBD’。数据驱动器540基于第二控制信号CONT2和输出图像数据RGBD’生成多个数据电压。数据驱动器540可将生成的多个数据电压施加至数据线DL。

电压生成器550向显示面板510、时序控制器520、栅极驱动器530、数据驱动器540以及可能的另外的组件供应电力。具体地，电压生成器550被配置成在时序控制器520的控制下供应分别经由在图21至图25中示出的各电压线传送的电压信号。电压生成器550的配置可以是本领域已知的。在一个示例性实现方式中，电压生成器550可以包括诸如DC/DC转换器之类的电压转换器和交叉开关（crossbar switch）。所述电压转换器从输入电压生成具有不同电压水平的多个输出电压。然后，所述交叉开关可以在时序控制器520的控制下将这些输出电压选择性地耦合到图20至图24中示出的各电压线，以便供应所要求的电压信号。

在各实施例中，栅极驱动器530和/或数据驱动器540可被设置在显示面板510上，或者可以借助例如带式载体封装（Tape Carrier Package，TCP）而连接至显示面板510。例如，栅极驱动器530可被集成在显示面板510中作为阵列基板行驱动（gate driver onarray，GOA）电路。

显示装置500的示例包括但不限于手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪。

现在参见图26，其示出了可用于驱动根据本公开的示例性实施例的移位寄存器单元电路的方法600。方法600可以包括以下步骤：

S601，向第一、第二、第三、第四时钟端分别提供第一、第二、第三、第四时钟信号，其中，第一、第二、第三、第四时钟信号具有相同的占空比，并且所述占空比小于或等于4:9；

S602，向第一输入端提供所述第一输入脉冲，以及向第二输入端提供所述第二输入脉冲；

S603，向复位端提供所述复位脉冲；以及

S604，使第五节点与第二节点至少在复位脉冲有效期间导通。

在本公开的一些示例性实施例中，各时钟信号具有的占空比可以是1:3。

以上是对本公开的示例性实施例的说明，其不应被解释为是对本公开的范围的限制。本技术领域的普通技术人员在不脱离本公开的精神的前提下可以对所描述的示例性实施例做出若干变型和修改，这些变型和修改也应视为被涵盖在本公开的范围之内。

Claims (18)

1.一种移位寄存器单元电路，包括：

第一输入端，其配置成接收第一输入脉冲；

第二输入端，其配置成接收第二输入脉冲；

复位端，其配置成接收复位脉冲；

第一时钟端，其配置成接收第一时钟信号；

第二时钟端，其配置成接收第二时钟信号；

第三时钟端，其配置成接收第三时钟信号；

第四时钟端，其配置成接收第四时钟信号；

第一输出端，其配置成输出第一输出信号；

第二输出端，其配置成输出第二输出信号；

第三输出端，其配置成输出第三输出信号；

第四输出端，其配置成输出第四输出信号；

第一电压端，其配置成被施加第一电压信号；

第一子单元电路，包括：

第一子单元输入电路，其配置成：响应于所述第一输入脉冲有效，使所述第一输入端与第一节点和第二节点导通，以及响应于所述第一输入脉冲无效，断开所述第一输入端与所述第一节点和所述第二节点之间的导通；

第一子单元输出电路，其配置成：响应于所述第一节点处于有效电位，使所述第一时钟端与所述第一输出端导通，以及响应于所述第一节点处于无效电位，断开所述第一时钟端与所述第一输出端之间的导通；

第一子单元复位电路，其配置成：响应于所述复位脉冲有效，使所述第一节点和所述第二节点与所述第一电压端导通，以及响应于所述复位脉冲无效，断开所述第一节点和所述第二节点与所述第一电压端之间的导通；

第二子单元电路，包括：

第二子单元输入电路，其配置成：响应于所述第一输入脉冲有效，使所述第二节点与第三节点导通，以及响应于所述第一输入脉冲无效，断开所述第二节点与所述第三节点之间的导通；

第二子单元输出电路，其配置成：响应于所述第三节点处于有效电位，使所述第二时钟端与所述第二输出端导通，以及响应于所述第三节点处于无效电位，断开所述第二时钟端与所述第二输出端之间的导通；

第二子单元复位电路，其配置成：响应于所述复位脉冲有效，使所述第三节点与所述第二节点导通，以及响应于所述复位脉冲无效，断开所述第三节点与所述第二节点之间的导通；

第三子单元电路，包括：

第三子单元输入电路，其配置成：响应于所述第二输入脉冲有效，使所述第二输入端与第四节点和第五节点导通，以及响应于所述第二输入脉冲无效，断开所述第二输入端与所述第四节点和所述第五节点之间的导通；

第三子单元输出电路，其配置成：响应于所述第四节点处于有效电位，使所述第三时钟端与所述第三输出端导通，以及响应于所述第四节点处于无效电位，断开所述第三时钟端与所述第三输出端之间的导通；

第三子单元复位电路，其配置成：响应于所述复位脉冲有效，使所述第四节点与所述第五节点导通，以及响应于所述复位脉冲无效，断开所述第四节点与所述第五节点之间的导通；

第四子单元电路，包括：

第四子单元输入电路，其配置成：响应于所述第二输入脉冲有效，使所述第五节点与第六节点导通，以及响应于所述第二输入脉冲无效，断开所述第五节点与所述第六节点之间的导通；

第四子单元输出电路，其配置成：响应于所述第六节点处于有效电位，使所述第四时钟端与所述第四输出端导通，以及响应于所述第六节点处于无效电位，断开所述第四时钟端与所述第四输出端之间的导通；

第四子单元复位电路，其配置成：响应于所述复位脉冲有效，使所述第六节点与所述第五节点导通，以及响应于所述复位脉冲无效，断开所述第六节点与所述第五节点之间的导通；

导通控制电路，其配置成：响应于所述第四节点和所述第六节点中的至少一个处于有效电位，使所述第五节点与所述第二节点导通，以及响应于所述第四节点和所述第六节点都处于无效电位，断开所述第五节点与所述第二节点之间的导通；

其中，至少在所述复位脉冲有效期间，所述第五节点与所述第二节点导通。

2.如权利要求1所述的移位寄存器单元电路，其中，所述导通控制电路包括：

第十六晶体管，其第一电极连接到所述第二节点，其第二电极连接到所述第五节点，其控制电极连接到所述第四节点；

第十七晶体管，其第一电极连接到所述第二节点，其第二电极连接到所述第五节点，其控制电极连接到所述第六节点。

3.一种移位寄存器单元电路，包括：

第一输入端，其配置成接收第一输入脉冲；

第二输入端，其配置成接收第二输入脉冲；

复位端，其配置成接收复位脉冲；

第一时钟端，其配置成接收第一时钟信号；

第二时钟端，其配置成接收第二时钟信号；

第三时钟端，其配置成接收第三时钟信号；

第四时钟端，其配置成接收第四时钟信号；

第一输出端，其配置成输出第一输出信号；

第二输出端，其配置成输出第二输出信号；

第三输出端，其配置成输出第三输出信号；

第四输出端，其配置成输出第四输出信号；

第一电压端，其配置成被施加第一电压信号；

第一子单元电路，包括：

第一子单元输入电路，其配置成：响应于所述第一输入脉冲有效，使所述第一输入端与第一节点和第二节点导通，以及响应于所述第一输入脉冲无效，断开所述第一输入端与所述第一节点和所述第二节点之间的导通；

第一子单元输出电路，其配置成：响应于所述第一节点处于有效电位，使所述第一时钟端与所述第一输出端导通，以及响应于所述第一节点处于无效电位，断开所述第一时钟端与所述第一输出端之间的导通；

第一子单元复位电路，其配置成：响应于所述复位脉冲有效，使所述第一节点和所述第二节点与所述第一电压端导通，以及响应于所述复位脉冲无效，断开所述第一节点和所述第二节点与所述第一电压端之间的导通；

第二子单元电路，包括：

第二子单元输入电路，其配置成：响应于所述第一输入脉冲有效，使所述第二节点与第三节点导通，以及响应于所述第一输入脉冲无效，断开所述第二节点与所述第三节点之间的导通；

第二子单元输出电路，其配置成：响应于所述第三节点处于有效电位，使所述第二时钟端与所述第二输出端导通，以及响应于所述第三节点处于无效电位，断开所述第二时钟端与所述第二输出端之间的导通；

第二子单元复位电路，其配置成：响应于所述复位脉冲有效，使所述第三节点与所述第二节点导通，以及响应于所述复位脉冲无效，断开所述第三节点与所述第二节点之间的导通；

第三子单元电路，包括：

第三子单元输入电路，其配置成：响应于所述第二输入脉冲有效，使所述第二输入端与第四节点和第五节点导通，以及响应于所述第二输入脉冲无效，断开所述第二输入端与所述第四节点和所述第五节点之间的导通；

第三子单元输出电路，其配置成：响应于所述第四节点处于有效电位，使所述第三时钟端与所述第三输出端导通，以及响应于所述第四节点处于无效电位，断开所述第三时钟端与所述第三输出端之间的导通；

第三子单元复位电路，其配置成：响应于所述复位脉冲有效，使所述第四节点与所述第五节点导通，以及响应于所述复位脉冲无效，断开所述第四节点与所述第五节点之间的导通；

第四子单元电路，包括：

第四子单元输入电路，其配置成：响应于所述第二输入脉冲有效，使所述第五节点与第六节点导通，以及响应于所述第二输入脉冲无效，断开所述第五节点与所述第六节点之间的导通；

第四子单元输出电路，其配置成：响应于所述第六节点处于有效电位，使所述第四时钟端与所述第四输出端导通，以及响应于所述第六节点处于无效电位，断开所述第四时钟端与所述第四输出端之间的导通；

第四子单元复位电路，其配置成：响应于所述复位脉冲有效，使所述第六节点与所述第五节点导通，以及响应于所述复位脉冲无效，断开所述第六节点与所述第五节点之间的导通；

导通控制电路，其配置成：响应于所述第五节点处于有效电位，使所述第五节点与所述第二节点导通，以及响应于所述第五节点处于无效电位，断开所述第五节点与所述第二节点之间的导通；

其中，至少在所述复位脉冲有效期间，所述第五节点与所述第二节点导通。

4.如权利要求3所述的移位寄存器单元电路，其中，所述导通控制电路包括第十八晶体管，其第一电极连接到所述第二节点，其第二电极和控制电极都连接到所述第五节点。

5.如权利要求1至4中任一项所述的移位寄存器单元电路，其中：

所述第一子单元输入电路包括：

第一晶体管，其第一电极和控制电极都连接到所述第一输入端，其第二电极连接到所述第二节点；

第二晶体管，其第一电极连接到所述第二节点，其第二电极连接到所述第一节点，其控制电极连接到所述第一输入端；

所述第一子单元输出电路包括：

第三晶体管，其第一电极连接到所述第一时钟端，其第二电极连接到所述第一输出端，其控制电极连接到所述第一节点；

第一电容器，其第一电极连接到所述第一节点，其第二电极连接到所述第一输出端；

所述第一子单元复位电路包括：

第四晶体管，其第一电极连接到所述第一节点，其第二电极连接到所述第二节点，其控制电极连接到所述复位端；

第五晶体管，其第一电极连接到所述第二节点，其第二电极连接到所述第一电压端，其控制电极连接到所述复位端；

所述第二子单元输入电路包括第六晶体管，其第一电极连接到所述第二节点，其第二电极连接到所述第三节点，其控制电极连接到所述第一输入端；

所述第二子单元输出电路包括：

第七晶体管，其第一电极连接到所述第二时钟端，其第二电极连接到所述第二输出端，其控制电极连接到所述第三节点；

第二电容器，其第一电极连接到所述第三节点，其第二电极连接到所述第二输出端；

所述第二子单元复位电路包括第八晶体管，其第一电极连接到所述第三节点，其第二电极连接到所述第二节点，其控制电极连接到所述复位端；

所述第三子单元输入电路包括：

第九晶体管，其第一电极和控制电极都连接到所述第二输入端，其第二电极连接到所述第五节点；

第十晶体管，其第一电极连接到所述第五节点，其第二电极连接到所述第四节点，其控制电极连接到所述第二输入端；

所述第三子单元输出电路包括：

第十一晶体管，其第一电极连接到所述第三时钟端，其第二电极连接到所述第三输出端，其控制电极连接到所述第四节点；

第三电容器，其第一电极连接到所述第四节点，其第二电极连接到所述第三输出端；

所述第三子单元复位电路包括第十二晶体管，其第一电极连接到所述第四节点，其第二电极连接到所述第五节点，其控制电极连接到所述复位端；

所述第四子单元输入电路包括第十三晶体管，其第一电极连接到所述第五节点，其第二电极连接到所述第六节点，其控制电极连接到所述第二输入端；

所述第四子单元输出电路包括：

第十四晶体管，其第一电极连接到所述第四时钟端，其第二电极连接到所述第四输出端，其控制电极连接到所述第六节点；

第四电容器，其第一电极连接到所述第六节点，其第二电极连接到所述第四输出端；

所述第四子单元复位电路包括第十五晶体管，其第一电极连接到所述第六节点，其第二电极连接到所述第五节点，其控制电极连接到所述复位端。

6.如权利要求5所述的移位寄存器单元电路，还包括：

第一传递端，其配置成输出第一传递信号；

第二传递端，其配置成输出第二传递信号；

第一传递时钟端，其配置成接收第一传递时钟信号；

第二传递时钟端，其配置成接收第二传递时钟信号；

第二电压端，其配置成被施加第二电压信号；

第三电压端，其配置成被施加第三电压信号；

所述第一子单元电路还包括：

第一子单元传递电路，其配置成：响应于所述第一节点处于有效电位，使所述第一传递时钟端与所述第一传递端导通，以及响应于所述第一节点处于无效电位，断开所述第一传递时钟端与所述第一传递端之间的导通；

第一子单元第一控制电路，其配置成：

当所述第三电压端处于有效电位时，响应于所述第一节点和所述第四节点中的任一个处于有效电位，断开所述第三电压端与第七节点之间的导通，并且响应于所述第一节点处于有效电位，使所述第七节点与所述第一电压端导通，以及响应于所述第一节点和所述第四节点都处于无效电位，断开所述第七节点与所述第一电压端之间的导通并且使所述第七节点与所述第三电压端导通；

当所述第三电压端处于无效电位时，响应于所述第一节点处于有效电位，使所述第七节点与所述第一电压端导通，以及响应于所述第一节点处于无效电位，断开所述第七节点与所述第一电压端之间的导通；

第一子单元第二控制电路，其配置成：响应于所述第七节点处于有效电位，使所述第一传递端与所述第一电压端导通并且使所述第一输出端与所述第二电压端导通，以及响应于所述第七节点处于无效电位，断开所述第一传递端与所述第一电压端之间的导通，并且断开所述第一输出端与所述第二电压端之间的导通；

第一子单元第三控制电路，其配置成：响应于所述第七节点处于有效电位，使所述第一节点和所述第二节点与所述第一电压端导通，以及响应于所述第七节点处于无效电位，断开所述第一节点和所述第二节点与所述第一电压端之间的导通；

所述第二子单元电路还包括：

第二子单元第一控制电路，其配置成：响应于所述第七节点处于有效电位，使所述第二输出端与所述第二电压端导通，以及响应于所述第七节点处于无效电位，断开所述第二输出端与所述第二电压端之间的导通；

第二子单元第二控制电路，其配置成：响应于所述第七节点处于有效电位，使所述第三节点与所述第二节点导通，以及响应于所述第七节点处于无效电位，断开所述第三节点与所述第二节点之间的导通；

所述第三子单元电路还包括：

第三子单元传递电路，其配置成：响应于所述第四节点处于有效电位，使所述第二传递时钟端与所述第二传递端导通，以及响应于所述第四节点处于无效电位，断开所述第二传递时钟端与所述第二传递端之间的导通；

第三子单元第一控制电路，其配置成：响应于所述第七节点处于有效电位，使所述第二传递端与所述第一电压端导通并且使所述第三输出端与所述第二电压端导通，以及响应于所述第七节点处于无效电位，断开所述第二传递端与所述第一电压端之间的导通，并且断开所述第三输出端与所述第二电压端之间的导通；

第三子单元第二控制电路，其配置成：响应于所述第七节点处于有效电位，使所述第四节点与所述第五节点导通，以及响应于所述第七节点处于无效电位，断开所述第四节点与所述第五节点之间的导通；

所述第四子单元电路还包括：

第四子单元第一控制电路，其配置成：响应于所述第七节点处于有效电位，使所述第四输出端与所述第二电压端导通，以及响应于所述第七节点处于无效电位，断开所述第四输出端与所述第二电压端之间的导通；

第四子单元第二控制电路，其配置成：响应于所述第七节点处于有效电位，使所述第五节点与所述第六节点导通，以及响应于所述第七节点处于无效电位，断开所述第五节点与所述第六节点之间的导通。

7.如权利要求6所述的移位寄存器单元电路，其中：

所述第一子单元传递电路包括第二十三晶体管，其第一电极连接到所述第一传递时钟端，其第二电极连接到所述第一传递端，其控制电极连接到所述第一节点；

所述第一子单元第一控制电路包括：

第二十四晶体管，其第一电极连接到所述第三电压端，其第二电极连接到所述第七节点；

第二十五晶体管，其第一电极和控制电极都连接到所述第三电压端；

第二十六晶体管，其第二电极连接到所述第二电压端，其控制电极连接到所述第四节点；

第二十七晶体管，其控制电极连接到所述第一节点，其第二电极连接到所述第二电压端；

第二十八晶体管，其第一电极连接到所述第七节点，其第二电极连接到所述第一电压端，其控制电极连接到所述第一节点；

其中，所述第二十四晶体管的控制电极、所述第二十五晶体管的第二电极、所述第二十六晶体管的第一电极、所述第二十七晶体管的第一电极彼此连接在一起；

所述第一子单元第二控制电路包括：

第十九晶体管，其第一电极连接到所述第一传递端，其第二电极连接到所述第一电压端，其控制电极连接到所述第七节点；

第二十晶体管，其第一电极连接到所述第一输出端，其第二电极连接到所述第二电压端，其控制电极连接到所述第七节点；

所述第一子单元第三控制电路包括：

第二十一晶体管，其第一电极连接到所述第一节点，其第二电极连接到所述第二节点，其控制电极连接到所述第七节点；

第二十二晶体管，其第一电极连接到所述第二节点，其第二电极连接到所述第一电压端，其控制电极连接到所述第七节点；

所述第二子单元第一控制电路包括第二十九晶体管，其第一电极连接到所述第二输出端，其第二电极连接到所述第二电压端，其控制电极连接到所述第七节点；

所述第二子单元第二控制电路包括第三十晶体管，其第一电极连接到所述第三节点，其第二电极连接到所述第二节点，其控制电极连接到所述第七节点；

所述第三子单元传递电路包括第三十四晶体管，其第一电极连接到所述第二传递时钟端，其第二电极连接到所述第二传递端，其控制电极连接到所述第四节点；

所述第三子单元第一控制电路包括：

第三十一晶体管，其第一电极连接到所述第二传递端，其第二电极连接到所述第一电压端，其控制电极连接到所述第七节点；

第三十二晶体管，其第一电极连接到所述第三输出端，其第二电极连接到所述第二电压端，其控制电极连接到所述第七节点；

所述第三子单元第二控制电路包括第三十三晶体管，其第一电极连接到所述第四节点，其第二电极连接到所述第五节点，其控制电极连接到所述第七节点；

所述第四子单元第一控制电路包括第三十六晶体管，其第一电极连接到所述第四输出端，其第二电极连接到所述第二电压端，其控制电极连接到所述第七节点；

所述第四子单元第二控制电路包括第三十五晶体管，其第一电极连接到所述第六节点，其第二电极连接到所述第五节点，其控制电极连接到所述第七节点。

8.如权利要求7所述的移位寄存器单元电路，还包括：

第四电压端，其配置成被施加第四电压信号；

所述第一子单元电路还包括：

第一子单元第四控制电路，其配置成：响应于第八节点处于有效电位，使所述第一传递端与所述第一电压端导通并且使所述第一输出端与所述第二电压端导通，以及响应于所述第八节点处于无效电位，断开所述第一传递端与所述第一电压端之间的导通，并且断开所述第一输出端与所述第二电压端之间的导通；

第一子单元第五控制电路，其配置成：响应于所述第八节点处于有效电位，使所述第一节点和所述第二节点与所述第一电压端导通，以及响应于所述第八节点处于无效电位，断开所述第一节点和所述第二节点与所述第一电压端之间的导通；

所述第二子单元电路还包括：

第二子单元第三控制电路，其配置成：响应于所述第八节点处于有效电位，使所述第二输出端与所述第二电压端导通，以及响应于所述第八节点处于无效电位，断开所述第二输出端与所述第二电压端之间的导通；

第二子单元第四控制电路，其配置成：响应于所述第八节点处于有效电位，使所述第三节点与所述第二节点导通，以及响应于所述第八节点处于无效电位，断开所述第三节点与所述第二节点之间的导通；

所述第三子单元电路还包括：

第三子单元第三控制电路，其配置成：

当所述第四电压端处于有效电位时，响应于所述第一节点和所述第四节点中的任一个处于有效电位，断开所述第四电压端与所述第八节点之间的导通，并且响应于所述第四节点处于有效电位，使所述第八节点与所述第一电压端导通，以及响应于所述第一节点和所述第四节点都处于无效电位，断开所述第八节点与所述第一电压端之间的导通并且使所述第八节点与所述第四电压端导通；

当所述第四电压端处于无效电位时，响应于所述第四节点处于有效电位，使所述第八节点与所述第一电压端导通，以及响应于所述第四节点处于无效电位，断开所述第八节点与所述第一电压端之间的导通；

第三子单元第四控制电路，其配置成：响应于第八节点处于有效电位，使所述第二传递端与所述第一电压端导通并且使所述第三输出端与所述第二电压端导通，以及响应于所述第八节点处于无效电位，断开所述第二传递端与所述第一电压端之间的导通，并且断开所述第三输出端与所述第二电压端之间的导通；

第三子单元第五控制电路，其配置成：响应于所述第八节点处于有效电位，使所述第四节点与所述第五节点导通，以及响应于所述第八节点处于无效电位，断开所述第四节点与所述第五节点之间的导通；

所述第四子单元电路还包括：

第四子单元第三控制电路，其配置成：响应于所述第八节点处于有效电位，使所述第四输出端与所述第二电压端导通，以及响应于所述第八节点处于无效电位，断开所述第四输出端与所述第二电压端之间的导通；

第四子单元第四控制电路，其配置成：响应于所述第八节点处于有效电位，使所述第五节点与所述第六节点导通，以及响应于所述第八节点处于无效电位，断开所述第五节点与所述第六节点之间的导通。

9.如权利要求8所述的移位寄存器单元电路，其中：

所述第一子单元第四控制电路包括：

第三十七晶体管，其第一电极连接到所述第一传递端，其第二电极连接到所述第一电压端，其控制电极连接到所述第八节点；

第三十八晶体管，其第一电极连接到所述第一输出端，其第二电极连接到所述第二电压端，其控制电极连接到所述第八节点；

所述第一子单元第五控制电路包括：

第三十九晶体管，其第一电极连接到所述第一节点，其第二电极连接到所述第二节点，其控制电极连接到所述第八节点；

第四十晶体管，其第一电极连接到所述第二节点，其第二电极连接到所述第一电压端，其控制电极连接到所述第八节点；

所述第二子单元第三控制电路包括第四十二晶体管，其第一电极连接到所述第二输出端，其第二电极连接到所述第二电压端，其控制电极连接到所述第八节点；

所述第二子单元第四控制电路包括第四十一晶体管，其第一电极连接到所述第三节点，其第二电极连接到所述第二节点，其控制电极连接到所述第八节点；

所述第三子单元第三控制电路包括：

第四十六晶体管，其第一电极连接到所述第四电压端，其第二电极连接到所述第八节点；

第四十七晶体管，其第一电极和控制电极都连接到所述第四电压端；

第四十八晶体管，其第二电极连接到所述第二电压端，其控制电极连接到所述第一节点；

第四十九晶体管，其控制电极连接到所述第四节点，其第二电极连接到所述第二电压端；

第五十晶体管，其第一电极连接到所述第八节点，其第二电极连接到所述第一电压端，其控制电极连接到所述第四节点；

其中，所述第四十六晶体管的控制电极、所述第四十七晶体管的第二电极、所述第四十八晶体管的第一电极、所述第四十九晶体管的第一电极彼此连接在一起；

所述第三子单元第四控制电路包括：

第四十三晶体管，其第一电极连接到所述第二传递端，其第二电极连接到所述第一电压端，其控制电极连接到所述第八节点；

第四十四晶体管，其第一电极连接到所述第三输出端，其第二电极连接到所述第二电压端，其控制电极连接到所述第八节点；

所述第三子单元第五控制电路包括第四十五晶体管，其第一电极连接到所述第四节点，其第二电极连接到所述第五节点，其控制电极连接到所述第八节点；

所述第四子单元第三控制电路包括第五十二晶体管，其第一电极连接到所述第四输出端，其第二电极连接到所述第二电压端，其控制电极连接到所述第八节点；

所述第四子单元第四控制电路包括第五十一晶体管，其第一电极连接到所述第六节点，其第二电极连接到所述第五节点，其控制电极连接到所述第八节点。

10.如权利要求9所述的移位寄存器单元电路，还包括：

第五电压端，其配置成被施加第五电压信号；

重置端，其配置成接收重置脉冲；

所述第一子单元电路还包括：

第一子单元第六控制电路，其配置成：响应于所述第一节点处于有效电位，使所述第二节点与所述第五电压端导通，并且响应于所述第一节点处于无效电位，断开所述第二节点与所述第五电压端之间的导通；

第一子单元第七控制电路，其配置成：响应于所述第一输入脉冲有效，使所述第七节点与所述第一电压端导通，以及响应于所述第一输入脉冲无效，断开所述第七节点与所述第一电压端之间的导通；

第一子单元重置电路，其配置成：响应于所述重置脉冲有效，使所述第一节点和所述第二节点与所述第一电压端导通，以及响应于所述重置脉冲无效，断开所述第一节点和所述第二节点与所述第一电压端之间的导通；

所述第二子单元电路还包括第二子单元重置电路，其配置成：响应于所述重置脉冲有效，使所述第三节点与所述第二节点导通，以及响应于所述重置脉冲无效，断开所述第三节点与所述第二节点之间的导通；

所述第三子单元电路还包括：

第三子单元第六控制电路，其配置成：响应于所述第四节点处于有效电位，使所述第五节点与所述第五电压端导通，并且响应于所述第四节点处于无效电位，断开所述第五节点与所述第五电压端之间的导通；

第三子单元第七控制电路，其配置成：响应于所述第二输入脉冲有效，使所述第八节点与所述第一电压端导通，以及响应于所述第二输入脉冲无效，断开所述第八节点与所述第一电压端之间的导通；

第三子单元重置电路，其配置成：响应于所述重置脉冲有效，使所述第四节点与所述第五节点导通，以及响应于所述重置脉冲无效，断开所述第四节点和所述第五节点之间的导通；

所述第四子单元电路还包括第四子单元重置电路，其配置成：响应于所述重置脉冲有效，使所述第五节点与所述第六节点导通，以及响应于所述重置脉冲无效，断开所述第五节点与所述第六节点之间的导通。

11.如权利要求10所述的移位寄存器单元电路，其中：

所述第一子单元第六控制电路包括第五十四晶体管，其第一电极连接到所述第五电压端，其第二电极连接到所述第二节点，其控制电极连接到所述第一节点；

所述第一子单元第七控制电路包括第五十三晶体管，其第一电极连接到所述第七节点，其第二电极连接到所述第一电压端，其控制电极连接到所述第一输入端；

所述第一子单元重置电路包括：

第五十五晶体管，其第一电极连接到所述第一节点，其第二电极连接到所述第二节点，其控制电极连接到所述重置端；

第五十六晶体管，其第一电极连接到所述第二节点，其第二电极连接到所述第一电压端，其控制电极连接到所述重置端；

所述第二子单元重置电路包括第五十七晶体管，其第一电极连接到所述第三节点，其第二电极连接到所述第二节点，其控制电极连接到所述重置端；

所述第三子单元第六控制电路包括第五十九晶体管，其第一电极连接到所述第五电压端，其第二电极连接到所述第五节点，其控制电极连接到所述第四节点；

所述第三子单元第七控制电路包括第五十八晶体管，其第一电极连接到所述第八节点，其第二电极连接到所述第一电压端，其控制电极连接到所述第二输入端；

所述第三子单元重置电路包括第六十晶体管，其第一电极连接到所述第四节点，其第二电极连接到所述第五节点，其控制电极连接到所述重置端；

所述第四子单元重置电路包括第六十一晶体管，其第一电极连接到所述第六节点，其第二电极连接到所述第五节点，其控制电极连接到所述重置端。

12.如权利要求11所述的移位寄存器单元电路，还包括：

检测控制信号端，其配置成被施加检测控制脉冲；

检测脉冲端，其配置成被施加检测脉冲；

所述第一子单元电路还包括：

第一子单元第一检测控制电路，其配置成：响应于所述检测控制脉冲有效，使第九节点与所述第一输入端和所述第五电压端导通，以及响应于所述检测控制脉冲无效，断开所述第九节点与所述第一输入端和所述第五电压端之间的导通；

第一子单元第二检测控制电路，其配置成：响应于所述第九节点处于有效电位并且所述检测脉冲有效，使所述检测脉冲端与所述第一节点和所述第二节点导通，以及响应于所述第九节点处于无效电位或者所述检测脉冲无效，断开所述检测脉冲端与所述第一节点和所述第二节点之间的导通；

第一子单元第三检测控制电路，其配置成：响应于所述检测脉冲有效，使所述第七节点与所述第一电压端导通，以及响应于所述检测脉冲无效，断开所述第七节点与所述第一电压端之间的导通；

所述第二子单元电路还包括第二子单元检测控制电路，其配置成：响应于所述检测脉冲有效，使所述第二节点与所述第三节点导通，以及响应于所述检测脉冲无效，断开所述第二节点与所述第三节点之间的导通；

所述第三子单元电路还包括：

第三子单元第一检测控制电路，其配置成：响应于所述检测控制脉冲有效，使第十节点与所述第二输入端和所述第五电压端导通，以及响应于所述检测控制脉冲无效，断开所述第十节点与所述第二输入端和所述第五电压端之间的导通；

第三子单元第二检测控制电路，其配置成：响应于所述第十节点处于有效电位并且所述检测脉冲有效，使所述检测脉冲端与所述第四节点和所述第五节点导通，以及响应于所述第十节点处于无效电位或者所述检测脉冲无效，断开所述检测脉冲端与所述第四节点和所述第五节点之间的导通；

第三子单元第三检测控制电路，其配置成：响应于所述检测脉冲有效，使所述第八节点与所述第一电压端导通，以及响应于所述检测脉冲无效，断开所述第八节点与所述第一电压端之间的导通；

所述第四子单元电路还包括第四子单元检测控制电路，其配置成：响应于所述检测脉冲有效，使所述第五节点与所述第六节点导通，以及响应于所述检测脉冲无效，断开所述第五节点与所述第六节点之间的导通。

13.如权利要求12所述的移位寄存器单元电路，其中：

所述第一子单元第一检测控制电路包括：

第六十三晶体管，其第一电极连接到所述第一输入端，其控制电极连接到所述检测控制信号端；

第六十四晶体管，其第二电极连接到所述第九节点，其控制电极连接到所述检测控制信号端；

第六十五晶体管，其第一电极连接到所述第五电压端，其控制电极连接到所述第九节点；

第五电容器，其第二电极连接到所述第一电压端；

其中，所述第六十三晶体管的第二电极、所述第六十四晶体管的第一电极、所述第六十五晶体管的第二电极和所述第五电容器的第一电极连接在一起；

所述第一子单元第二检测控制电路包括：

第六十六晶体管，其第一电极连接到所述检测脉冲端，其控制电极连接到所述第九节点；

第六十七晶体管，其第二电极连接到所述第二节点，其控制电极连接到所述检测脉冲端；

第六十八晶体管，其第一电极连接到所述第二节点，其第二电极连接到所述第一节点，其控制电极连接到所述检测脉冲端；

其中，所述第六十六晶体管的第二电极与所述第六十七晶体管的第一电极连接在一起；

所述第一子单元第三检测控制电路包括第六十二晶体管，其第一电极连接到所述第七节点，其第二电极连接到所述第一电压端，其控制电极连接到所述检测脉冲端；

所述第二子单元检测控制电路包括第六十九晶体管，其第一电极连接到所述第二节点，其第二电极连接到所述第三节点，其控制电极连接到所述检测脉冲端；

所述第三子单元第一检测控制电路包括：

第七十晶体管，其第一电极连接到所述第二输入端，其控制电极连接到所述检测控制信号端；

第七十一晶体管，其第二电极连接到所述第十节点，其控制电极连接到所述检测控制信号端；

第七十二晶体管，其第一电极连接到所述第五电压端，其控制电极连接到所述第十节点；

第六电容器，其第二电极连接到所述第一电压端；

其中，所述第七十晶体管的第二电极、所述第七十一晶体管的第一电极、所述第七十二晶体管的第二电极和所述第六电容器的第一电极连接在一起；

所述第三子单元第二检测控制电路包括：

第七十三晶体管，其第一电极连接到所述检测脉冲端，其控制电极连接到所述第十节点；

第七十四晶体管，其第二电极连接到所述第五节点，其控制电极连接到所述检测脉冲端；

第七十五晶体管，其第一电极连接到所述第五节点，其第二电极连接到所述第四节点，其控制电极连接到所述检测脉冲端；

其中，所述第七十三晶体管的第二电极与所述第七十四晶体管的第一电极连接在一起；

所述第三子单元第三检测控制电路包括第七十六晶体管，其第一电极连接到所述第八节点，其第二电极连接到所述第一电压端，其控制电极连接到所述检测脉冲端；

所述第四子单元检测控制电路包括第七十七晶体管，其第一电极连接到所述第五节点，其第二电极连接到所述第六节点，其控制电极连接到所述检测脉冲端。

14.如权利要求13所述的移位寄存器单元电路，其中，所有晶体管为N型晶体管。

15.一种栅极驱动器，其包括N个级联的如权利要求1至5中任一项所述的移位寄存器单元电路，N为大于等于3的整数，其中所述N个移位寄存器单元电路中的第m个移位寄存器单元电路的第一输出端连接到第m+1个移位寄存器单元电路的第一输入端，第m个移位寄存器单元电路的第三输出端连接到第m+1个移位寄存器单元电路的第二输入端，m为整数且1≤m<N，并且其中，所述N个移位寄存器单元电路中的第n个移位寄存器单元电路的第一输出端连接到第n-2个移位寄存器单元电路的复位端，n为整数且2<n≤N。

16.一种栅极驱动器，其包括N个级联的如权利要求6至14中任一项所述的移位寄存器单元电路，N为大于等于3的整数，其中所述N个移位寄存器单元电路中的第m个移位寄存器单元电路的第一传递端连接到第m+1个移位寄存器单元电路的第一输入端，第m个移位寄存器单元电路的第二传递端连接到第m+1个移位寄存器单元电路的第二输入端，m为整数且1≤m<N，并且其中，所述N个移位寄存器单元电路中的第n个移位寄存器单元电路的第一输出端或第一传递端连接到第n-2个移位寄存器单元电路的复位端，n为整数且2<n≤N。

17.一种OLED显示装置，其包括栅极驱动器，其中：

所述栅极驱动器包括N个级联的如权利要求12至14中任一项所述的移位寄存器单元电路，N为大于等于3的整数，其中N个移位寄存器单元电路中的第m个移位寄存器单元电路的第一传递端连接到第m+1个移位寄存器单元电路的第一输入端，第m个移位寄存器单元电路的第二传递端连接到第m+1个移位寄存器单元电路的第二输入端，m为整数且1≤m<N，并且其中所述N个移位寄存器单元电路中的第n个移位寄存器单元电路的第一输出端或第一传递端连接到第n-2个移位寄存器单元电路的复位端，n为整数且2<n≤N。

18.一种驱动如权利要求1至14中任一项所述的移位寄存器单元电路的方法，包括：

向所述第一时钟端提供所述第一时钟信号，向所述第二时钟端提供所述第二时钟信号，向所述第三时钟端提供所述第三时钟信号，以及向所述第四时钟端提供所述第四时钟信号，其中，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号具有相同的占空比，并且所述占空比小于或等于4:9；

向所述第一输入端提供所述第一输入脉冲，以及向所述第二输入端提供所述第二输入脉冲；

向所述复位端提供所述复位脉冲；

使所述第五节点与所述第二节点至少在所述复位脉冲有效期间导通。

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