KR102420489B1 - 표시장치 - Google Patents

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Abstract

본 발명에 의한 표시장치는 표시패널, 디스플레이 구동회로 및 터치 센싱회로를 포함한다. 표시패널은 제1 및 제2 패널블록을 포함하고, 제1 및 제2 패널블록은 각각 터치 센서들이 내장된 화소 어레이들로 이루어진다. 디스플레이 구동회로는 종속적으로 접속된 스테이지들의 Q 노드의 전압에 응답하여 게이트라인에 인가되는 게이트펄스를 순차적으로 출력하는 쉬프트레지스터를 포함한다. 쉬프트레지스터는 제1 및 제2 쉬프트레지스터, 보상 스테이지를 포함한다. 제1 쉬프트레지스터는 제1 패널블록에 배열되는 게이트라인들에 게이트펄스를 인가하고, 제2 쉬프트레지스터는 제2 패널블록에 배열되는 게이트라인들에 게이트펄스를 인가한다. 보상 스테이지는 제1 패널블록의 터치 센싱 기간 동안, 브리지 클럭을 입력받아서 제2 쉬프트레지스터의 Q 노드를 충전시킨다.

Description

표시장치{Display Device}
본 발명은 표시장치에 관한 것으로, 특히 터치 센서 내장형 표시장치에 관한 것이다.
최근, 멀티미디어의 발달과 함께 이를 적절하게 표시할 수 있는 표시장치의 필요성에 부합하여, 대형화가 가능하고, 가격이 저렴하면서, 높은 표시품질(동영상 표현력, 해상도, 밝기, 명암비, 및 색 재현력 등)을 갖는 평면형 표시장치(혹은, 표시장치)가 활발히 개발되고 있다. 이들 평면형 표시장치에는 키보드, 마우스, 트랙볼, 조이스틱, 디지타이저(digitizer) 등의 다양한 입력장치(Input Device)들이 사용자와 표시장치 사이의 인터페이스를 구성하기 위해 사용되고 있다. 그러나, 상술한 바와 같은 입력장치를 사용하는 것은 사용법을 익혀야 하고, 설치 및 작동 공간을 차지하는 등의 불편을 야기하여 제품의 완성도를 높이기 어려운 면이 있다. 따라서, 편리하면서도 간단하고 오작동을 감소시킬 수 있는 표시장치용 입력장치에 대한 요구가 날로 증가하고 있다. 이와 같은 요구에 따라 사용자가 표시장치를 보면서 손이나 펜 등으로 화면을 직접 터치하거나 근접시켜 정보를 입력하면 이를 인식할 수 있는 터치센서(touch sensor)가 제안되었다.
표시장치에 이용되는 터치센서는 표시패널 내부에 내장되는 인셀(In Cell) 방식으로 구현되기도 한다. 인셀 터치 방식의 표시장치는 터치센서의 터치전극과 표시패널의 공통전극을 공유하고, 표시기간과 터치 센싱 기간을 시분할 구동하는 방식을 이용하기도 한다. 특히, 표시패널은 도 1과 같이 복수의 블록(B1,B2)으로 분할되고, 분할된 블록 단위로 디스플레이 구동 및 터치 센싱 구동을 할 수 있다. 예컨대, 제1 디스플레이 기간(Td1) 동안 제1 블록(B1)의 화소들에 입력 영상의 데이터들이 기입된 후, 제1 터치 센싱 기간(Tt1) 동안 터치 센서들을 구동하여 터치 입력을 센싱한다. 이어서, 제2 디스플레이 기간(Td2) 동안 제2 블록(B2)의 화소들에 입력 영상의 데이터들이 기입된 후, 제2 터치 센싱 기간(Tt2) 동안 터치 센서들을 구동하여 터치 입력을 센싱한다.
디스플레이 기간 동안, 게이트 구동부는 시프트 레지스터(shift register)를 이용하여 게이트 라인들에 인가되는 게이트 펄스를 순차적으로 시프트(shift)한다. 게이트 펄스는 입력 영상의 데이터 신호에 동기되어 데이터 신호이 충전될 화소들을 1 라인씩 순차적으로 선택한다. 게이트 구동부의 시프트 레지스터는 종속적으로 접속된 스테이지들을 포함한다. 시프트 레지스터의 스테이지들은 종속적으로 접속되어 스타트 펄스 또는 앞단 스테이지의 출력을 입력 받아 Q 노드를 충전한다. 디스플레이 기간이 분할되지 않고 연속되면 시프트 레지스터의 모든 스테이지들은 Q 노드 충전 기간(이하 "Q stanby 기간"이라 함)이 대략 2 수평 기간으로 같다.
그러나 도 2와 같이 블록 단위로 디스플레이 기간이 분할되고 그 사이에서 터치 센싱 기간이 할당되면, 터치 센싱 기간 직후 첫 번째 출력을 발생하는 스테이지의 Q 노드는 터치 센싱 기간 만큼 방전(decay)되어 낮은 출력을 발생한다. FHD(Full High Definition)의 경우에 1 수평 기간은 대략 6.0㎲ 이고 터치 센싱 기간은 100㎲ 이상이다. 따라서, 터치 센싱 기간 직후 첫 번째 출력을 발생하는 스테이지의 Q Stanby 기간은 100㎲ 이상인 반면에 그 이외의 다른 스테이지의 Q Stanby 기간은 12.0㎲ 정도이다. Q Stanby 기간이 길수록 Q 노드의 방전 시간(decay time)이 길어지기 때문에 터치 센싱 기간 직후 디스플레이 기간이 다시 시작하는 첫 번째 라인에서 라인 딤(Line Dim) 현상이 보이게 된다.
본 발명은 표시패널에 터치 센서들이 내장된 표시장치에서 터치 센싱 기간 동안 Q 노드의 전압이 방전되는 것을 방지할 수 있는 표시장치를 제공하기 위한 것이다.
상기 목적을 달성하기 위하여, 본 발명에 의한 표시장치는 표시패널, 디스플레이 구동회로 및 터치 센싱회로를 포함한다. 표시패널은 제1 및 제2 패널블록을 포함하고, 제1 및 제2 패널블록은 각각 터치 센서들이 내장된 화소 어레이들로 이루어진다. 디스플레이 구동회로는 종속적으로 접속된 스테이지들의 Q 노드의 전압에 응답하여 게이트라인에 인가되는 게이트펄스를 순차적으로 출력하는 쉬프트레지스터를 포함한다. 쉬프트레지스터는 제1 및 제2 쉬프트레지스터, 보상 스테이지를 포함한다. 제1 쉬프트레지스터는 제1 패널블록에 배열되는 게이트라인들에 게이트펄스를 인가하고, 제2 쉬프트레지스터는 제2 패널블록에 배열되는 게이트라인들에 게이트펄스를 인가한다. 보상 스테이지는 제1 패널블록의 터치 센싱 기간 동안, 브리지 클럭을 입력받아서 제2 쉬프트레지스터의 Q 노드를 충전시킨다.
본 발명은 패널블록별로 디스플레이와 터치 센싱을 반복하는 표시장치에서, 터치 센싱 기간 동안 Q 노드가 방전되는 것을 방지할 수 있다. 따라서, 본 발명은 Q 노드가 방전되어 게이트펄스가 원활히 출력되지 못하는 것을 방지할 수 있다.
도 1 및 도 2는 패널블록 단위로 디스플레이 및 터치 센싱을 하는 방법을 나타내는 도면.
도 3은 본 발명에 의한 표시장치를 나타내는 도면.
도 4는 본 발명에 의한 화소 구조를 나타내는 도면.
도 5는 제1 실시 예에 의한 구동신호를 나타내는 도면.
도 6은 본 발명에 의한 쉬프트레지스터의 구성을 나타내는 도면.
도 7은 제1 쉬프트레지스터의 스테이지들을 나타내는 도면.
도 8은 제1 실시 예에 의한 보상 스테이지를 나타내는 도면.
도 9는 도 8에 도시된 스테이지들의 출력신호를 나타내는 타이밍도.
도 10은 비교 예에 의한 쉬프트레지스터를 나타내는 도면.
도 11은 도 10에 도시된 쉬프트레지스터의 출력신호를 나타내는 타이밍도.
도 12는 제2 실시 예에 의한 보상 스테이지를 나타내는 도면.
도 13은 도 12에 도시된 스테이지들의 출력신호를 나타내는 타이밍도.
도 14는 제2 실시 예에 의한 구동신호를 나타내는 도면.
도 15는 도 14에 도시된 구동신호를 이용하여 도 8에 도시된 스테이지들을 구동한 출력신호를 나타내는 타이밍도.
도 16은 도 14에 도시된 구동신호를 이용하여 도 12에 도시된 스테이지들을 구동한 출력신호를 나타내는 타이밍도.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예를 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
도 3은 본 발명에 의한 터치센서 내장형 표시장치를 나타내는 도면이고, 도 2는 터치센서에 포함되는 화소들을 나타내는 도면이다. 그리고, 도 5는 구동회로부가 신호배선들에 출력하는 신호들을 나타내는 도면이다. 도 3 및 도 4에서, 각각의 터치센서들 및 센싱라인들은 개별적으로 도면부호를 표시하였지만, 상세한 설명에서 각 구성의 위치를 구분하지 않고 통칭할 때에는 터치센서(TC) 및 센싱라인(TW)으로 설명하기로 한다.
도 3 내지 도 5를 참조하면, 본 발명에 의한 터치센서 내장형 표시장치는 표시패널(100), 타이밍 콘트롤러(110), 데이터 구동회로(120), 레벨 쉬프터(130), 쉬프트 레지스터(140) 및 터치 센싱 회로(150)를 포함한다.
표시패널(100)은 표시부(100A) 및 비표시부(100B)를 포함한다. 표시부(100A)에는 영상 정보를 표시하기 위한 화소(P)들 및 터치센서(TC)들이 배치된다. 비표시부(100B)는 표시부(100A) 외측에 배치된다.
표시부(100A)는 N개의 패널블록(PB1~PB[N])으로 분할되고, 각 패널블록(PB) 단위로 영상이 표시되고, 터치 센싱이 이루어진다. 패널블록들(PB1~PB[N]) 각각은 k(k는 자연수)개의 수평라인(HL)을 포함한다. 즉, 제1 패널블록(PB1)은 제1 내지 제k 게이트라인(G1~G[k])를 포함한다.
표시패널(100)의 화소 어레이는 데이터 라인들(DL), 게이트 라인들(GL), 데이터 라인들(DL)과 게이트 라인들(GL)의 교차부에 형성된 박막트랜지스터(TFT), 박막트랜지스터(TFT)에 접속된 화소전극(5), 및 화소전극(5)에 접속된 스토리지 커패시터(Storage Capacitor,Cst) 등을 포함한다. 박막트랜지스터(TFT)는 게이트 라인(GL)으로부터의 게이트 펄스에 응답하여 턴-온되어서, 데이터 라인(DL)을 통해 인가되는 데이터 전압을 화소전극(5)에 공급한다. 액정층(LC)은 화소전극(5)에 충전되는 데이터전압과 터치 공통전극(7)에 인가되는 공통전압(Vcom) 간의 전압차에 의해 구동되어서, 빛이 투과되는 양을 조절한다.
터치센서(TC)는 다수의 화소들과 연결되고, 정전 용량(capacitance) 타입으로 구현되어 터치 입력을 감지한다. 터치센서(TC)들은 제1 터치 그룹(T_G1)과 제2 터치 그룹(T_G2)으로 구분된다. 제1 터치 그룹(T_G1)은 첫 번째 열의 터치센서들(TC[1,1])부터 n번째 열의 터치센서들(TC[1,N])을 포함하고, 제2 터치 그룹(T_G2)은 n+1 번째 열의 터치센서들(TC[n+1,1])부터 2n번째 열의 터치센서들(TC[2n,1])을 포함한다. 각각의 터치센서(TC)에는 복수의 화소(P)들이 포함될 수 있다. 도 2는 3x3 행렬 방식으로 나열된 9개의 화소(P)들이 하나의 터치센서(TC)에 배정된 경우를 도시하고 있다. 터치 공통전극(7)은 터치센서(TC) 단위로 분할되고, 결국 터치 공통전극(7)이 차지하는 면적이 터치센서(TC)로 지칭될 수 있다. 각 터치센서들(TC)은 센싱 라인(TW)들이 하나씩 배정되어 연결된다. 예를 들어, 1행1열의 터치센서(TC[1,1])에는 1행 1열의 센싱 라인(TW[1,1])이 연결되고, 1행 2열의 터치센서(TC[1,2])에는 1행 2열의 센싱 라인(TW[1,2])이 연결된다.
공통전극(7)은 디스플레이 기간 동안 화소들의 기준 전압인 공통 전압(Vcom)을 공급받고, 터치 센싱 기간 동안 터치 센싱 신호(Vac)를 공급받는다.
비표시부(NA)에는 표시부(AA)의 외측에 배치되며, 데이터라인(DL) 및 게이트라인(GL)을 구동하기 위한 구동회로부(IC)가 배치된다.
디스플레이 구동회로는 데이터 구동부(120)와 게이트 구동부(130,SHL)를 포함하여 입력 영상의 데이터를 표시패널(100)의 화소(P)들에 기입한다. 디스플레이 구동회로는 1 프레임 기간을 다수의 디스플레이 기간과, 다수의 터치 센싱 기간으로 시분할하고 상기 디스플레이 기간에 상기 블록 단위로 화소들에 입력 영상의 데이터를 기입한다. 도 5에서와 같이, 1 프레임은 N 번의 디스플레이 기간(Td1~Td[N]) 및 N 번의 터치 센싱 기간(Tt1~Tt[N])을 포함한다. 디스플레이 기간과 터치 센싱 기간은 교번된다. 제1 디스플레이 기간(Td1) 동안에는 제1 패널블록(PB1)에 영상데이터가 기입된다. 제1 터치 센싱 기간(Tt1) 동안에는 제1 패널블록(PB1) 내의 터치 센서들을 구동한다.
데이터 구동부(120)는 타이밍 콘트롤러로부터 영상 데이터를 입력 받아 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 데이터전압을 출력한다. 데이터 전압은 데이터 라인들(DL)에 공급된다.
게이트 구동부(130,SHL)는 타이밍 콘트롤러의 제어 하에 게이트 라인들(GL)에 게이트 펄스를 순차적으로 공급한다. 게이트 구동부로부터 출력된 게이트 펄스는 데이터 전압에 동기된다. 게이트 구동부(130,SHL)는 타이밍 콘트롤러(110)와 표시패널(100)의 스캔라인들 사이에 접속된 레벨 쉬프터(level shiftet)(150), 및 게이트 쉬프트 레지스터(SHL)를 구비한다. 레벨 쉬프터(130)는 타이밍 콘트롤러(110)로부터 입력되는 게이트 클럭들(CLK)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다. 쉬프트레지스터(SHL)는 스타트신호(VST)를 게이트클럭(CLK)에 맞추어 쉬프트시켜 순차적으로 게이트펄스(Gout)를 출력하는 스테이지들로 구성된다.
타이밍 콘트롤러(110)는 도시하지 않은 호스트 시스템으로부터 수신된 입력 영상의 데이터를 데이터 구동부(120)로 전송한다. 타이밍 콘트롤러(110)는 입력 영상의 데이터와 동기되어 호스트 시스템으로부터 수신된 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 이용하여 데이터 구동부(120)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호와, 게이트 구동부(130,SHL)의 동작 타이밍을 동작 타이밍을 제어시키기 위한 게이트 타이밍 제어신호를 출력한다. 타이밍 콘트롤러(110)는 디스플레이 구동회로와 터치 센싱 회로(150)를 동기시킨다.
터치 센싱 회로(150)는 타이밍 콘트롤러(110) 또는 호스트 시스템으로부터 입력되는 터치 인에이블 신호(TEN)에 응답하여 터치 센싱 기간 동안 터치 센서들을 구동한다. 터치 센싱 회로(150)는 터치 센싱 기간 동안 터치 구동 신호(Vac)를 센싱 라인들(TW)을 통해 터치 센서들(TC)에 공급하여 터치 입력을 센싱한다. 터치 센싱 회로(150)는 터치 입력 유무에 따라 달라지는 터치 센서의 전하 변화량을 분석하여 터치 입력을 판단하고, 터치 입력 위치의 좌표를 계산한다. 터치 입력 위치의 좌표 정보는 호스트 시스템으로 전송된다.
도 6은 본 발명에 의한 쉬프트 레지스터의 구성을 나타내는 도면이고, 도 7은 도 6에서 제1 쉬프트레지스터의 스테이지들을 나타내는 도면이다. 이하의 설명에서 "전단 스테이지"는 기준이 되는 스테이지의 상부에 위치하는 것을 말한다. 예컨대, 제i(i는 N*k 미만의 자연수) 스테이지(STi)을 기준으로, 전단 스테이지는 제1 스테이지(ST1) 내지 제i-1 스테이지(ST[i-1]) 중 어느 하나를 지시한다. "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것을 말한다. 예컨대, 제i(i는 자연수) 스테이지(STi)을 기준으로, 후단 스테이지는 제(i+1) 스테이지(ST[k+1]) 내지 제k[N] 스테이지 중 어느 하나를 지시한다.
도 6 및 도 7을 참조하면, 본 발명에 의한 쉬프트레지스터는 제1 내지 제N 쉬프트레지스터들(140[1]~140[N]) 및 제1 내지 제(N-1) 보상 스테이지들(150[1]~150[N-1])을 포함한다.
제j(j는 N이하의 자연수) 쉬프트레지스터(140[j])는 제j 패널블록(PBj)에 속하는 게이트라인들에 게이트펄스를 인가한다. 제1 내지 제N 쉬프트레지스터들(140[1]~140[N] 140[1]~140[N])은 각각 k 개의 게이트펄스를 출력하기 위한 k개의 스테이지를 포함한다. 예컨대, 제1 쉬프트레지스터(140[1])는 제1 내지 제k 스테이지들(STG[1]~STG[k])을 포함한다.
제1 쉬프트레지스터(140[1])에서, 제1 내지 제(k-1) 스테이지(STG[1]~STG[k-1])의 출력신호는 후단 스테이지에 인가되는 캐리신호가 된다. 예컨대, 제1 게이트펄스(Gout1)는 제2 스테이지(STG2)에 인가되고, 제(k-1) 게이트펄스(Gout[K-1])는 제k 스테이지(STG[k])에 인가된다.
보상 스테이지들(150[1]~150[N-1]) 각각은 제1 내지 제N 쉬프트레지스터들(140[1]~140[N]) 사이에 위치하며, 보상 스타트신호들(C_VST[1]~C_VST[N-1])을 출력한다. 보상 스타트신호들(C_VST[1]~C_VST[N-1]) 각각은 후단 쉬프트레지스터의 스타트 제어 트랜지스터(Tvst)에 인가된다. 예컨대, 제1 보상 스테이지(150[1])는 제1 보상 스타트신호(C_VST1)를 출력하고, 제1 보상 스타트신호(C_VST1)는 제2 쉬프트레지스터(140[2])의 첫 번째 스테이지(STG1)에 인가된다.
도 8은 제1 실시 예에 의한 쉬프트레지스터 및 보상 스테이지의 세부 구성을 나타내는 도면이다. 제1 실시 예는 8개의 위상을 갖는 게이트 클럭을 바탕으로 설명되고 있지만, 이에 한정되지 않는다. 또한, 제1 실시 예에서 각 스테이지에 입력되는 게이트 클럭은 위상 및 각 쉬프트레지스터에 포함되는 게이트라인의 개수에 따라 달라질 수 있다. 도 8은 제1 쉬프트레지스터(140[1])의 마지막 스테이지인 제k 스테이지(STG[k]) 및 제2 쉬프트레지스터(140[2])의 첫 번째 스테이지인 제(k+1) 스테이지(STG[k+1]) 및 제1 보상 스테이지(150[1])를 도시하고 있다.
제k 스테이지(STG[k])는 풀업 트랜지스터(Pull-up transistor, Tpu[k]), 풀다운 프랜지스터(Pull-down transistor, Tpd[k]), 스타트 제어 트랜지스터(Tvst) 및 노드 제어회로(NCON[k])를 포함한다.
풀업 트랜지스터(Tpu[k])는 Q 노드(Q[k]) 전압에 따라 제8 게이트 클럭(CLK8)을 출력한다. 풀다운 트랜지스터(Tpd[k])는 QB 노드(QB[k])가 충전될 때 출력단(Nout[K])의 전압을 저전위 전압(VSS)으로 방전시킨다. 스타트 제어 트랜지스터(Tvst[k])는 이전단 스테이지의 출력인 제7 게이트펄스(Gout7)를 입력받아 턴-온되어 Q 노드(Q[k])를 충전한다. 노드 제어회로(NCON[k])는 후단신호(VNEST[k])에 응답하여, Q 노드(Q[k]) 및 QB 노드(QB[k])의 전압을 제어한다. 노드 제어회로(NCON[k])의 세부 구성은 공지된 어떠한 구성을 이용하여도 무방하다.
제1 보상 스테이지(150[1])는 제k 스테이지(STG[k])의 Q 노드(Q[k])에 연결되는 드레인전극, 제(k+1) 스테이지(STG[k+1])의 스타트 제어 트랜지스터(Tvst[k+1])에 연결되는 소스전극, 및 브리지 클럭(BCLK)을 입력받는 보상 트랜지스터(Tcom)를 포함한다. 제1 보상 스테이지(150[1])는 브리지 클럭(BCLK)이 턴-온 전압일 때 동작하여, 제k 스테이지(STG[k])의 Q 노드(Q[k]) 전압에 대응하는 제1 보상 스타트신호(C_VST1)를 출력한다. 제1 보상 스테이지(150[1])가 출력하는 제1 보상 스타트신호(C_VST1)는 제(k+1) 스테이지(STG[k+1])의 스타트 제어 트랜지스터(Tvst[k+1])에 인가된다.
도 9는 제어신호들 및 주요 노드의 전압 변화를 나타내는 타이밍도이다. 도 9에서 도시된 k 수평기간(kH)은 k 번째 게이트라인이 출력되는 구간을 지칭한다.
도 9를 참조하여, 도 8에 도시된 각 스테이지의 동작을 살펴보면 다음과 같다.
(k-1) 수평기간([k-1]H) 동안에, 제k 스테이지(STG[k])의 스타트 제어 트랜지스터(Tvst[k])는 제7 게이트펄스(Gout7)에 응답하여 턴-온됨으로써 고전위전압(VDD)으로 Q 노드(Q[k])를 프리챠징(precharging)한다.
k 수평기간([k]H) 동안, 제k 스테이지(STG[k])의 풀업 트랜지스터(Tpu[k])는 제8 게이트 클럭(CLK8)을 입력받는다. Q 노드(Q[k])가 프리챠징 된 상태에서 인가되는 제8 게이트 클럭(CLK8)에 의해서 풀업 트랜지스터(Tpu[k])의 게이트전극인 Q 노드(Q[k])는 부트스트래핑(bootstrapping) 된다. Q 노드(Q[k])가 부트스트래핑되는 과정에서 풀업 트랜지스터(Tpu[k])의 게이트-소스 전위가 문턱전압(Vth)에 도달할 경우에 풀업 트랜지스터(Tpu[k])는 턴-온된다. 그 결과 제8 게이트 클럭(CLK8)의 하이레벨전압에 해당하는 제8 게이트펄스(Gout8)가 출력된다.
제k 게이트펄스(Gout[k])가 출력된 이후에는 도 5에서와 같이 제1 패널블록(PB1) 영역을 터치 구동하는 제1 터치 센싱 기간(Tt1)이 이어진다.
브리지 클럭(BCLK)은 도 5에서 보는 바와 같이, 터치 센싱 기간(Tt1) 동안에 하이레벨 전압을 유지한다. 그 결과, 제1 터치 센싱 기간(Tt1) 동안에 제1 보상 트랜지스터(Tcom[1])의 드레인전극에 인가되는 브리지 클럭(BCLK)에 의해서, 제k 스테이지의 Q 노드(Q[k])는 부트스트래핑 된 상태를 유지한다. 즉, 제1 터치 센싱 기간(Tt1) 동안 제1 보상 스테이지(150[1])는 하이레벨 전압의 제1 보상 스타트신호(C_VST1)를 출력한다.
제1 보상 스타트신호(C_VST1)는 제(k+1) 스테이지의 스타트 제어 트랜지스터(Tvst)에 인가된다. 제(k+1) 스테이지의 스타트 제어 트랜지스터(Tvst[k+1])는 제1 보상 스타트신호(C_VST1)에 응답하여 Q 노드(Q[k+1])를 충전시킨다. 그 결과, 제1 터치 센싱 기간(Tt1)에도 제(k+1) 스테이지의 Q 노드(Q[k+1])는 하이레벨 전압을 유지할 수 있다.
(k+1) 수평기간([k+1]H) 동안, 제(k+1) 스테이지(STG[k+1])는 제1 게이트클럭(CLK1)에 응답하여 제(k+1) 게이트펄스(Gout[k+1])를 출력한다.
살펴본 바와 같이, 제(k+1) 스테이지(STG[k+1])의 스타트 제어 트랜지스터(Tvst[k+1])는 제1 보상 스타트신호(C_VST1)에 의해서 동작하기 때문에, 제1 터치 센싱 기간(Tt1)에 Q 노드(Q[k+1])를 충전시킬 수 있다. 즉, 제(k+1) 스테이지(STG[k+1])의 Q 노드(Q[k+1]) 전압은 제1 터치 센싱 기간(Tt1)에도 방전이 되지 않기 때문에 제1 클럭신호(CLK1)에 응답하여 제(k+1) 게이트펄스(Gout[k+1])를 출력할 수 있다.
도 10은 비교 예에 의한 쉬프트레지스터의 구성을 나타내는 도면이고, 도 11은 도 10에 도시된 스테이지들의 타이밍도를 나타내는 도면이다.
도 10 및 도 11을 참조하면, 비교 예의 스테이지들은 전단 스테이지의 출력을 스타트신호(Vst)로 입력받아서 게이트펄스를 출력한다. 제1 쉬프트레지스터(Block_1)를 구동하는 기간과 제2 쉬프트레지스터(Block_2)의 구동하는 기간 사이에는 제1 터치 센싱 기간(Tt1)이 존재한다.
제9 스테이지(GIP9)는 제8 스테이지(GIP8)의 출력을 스타트신호(GIP_VST)로 입력받아서 Q 노드(GIP9_Q)를 충전한다. 그리고 제9 스테이지(GIP9)는 게이트클럭(GIP9_CLK)이 입력되면, 제9 게이트펄스(Gout9)를 출력한다. 제9 스테이지(GIP9)는 Q 노드(GIP9_Q)가 충전된 이후로부터 제1 터치 센싱 기간(Tt1)이 경과한 시점에서 게이트클럭(GIP9_CLK)을 입력받는다. 그 결과 제9 스테이지(GIP9)의 Q 노드(GIP9_Q)는 제1 터치 센싱 기간(Tt1) 동안 방전되어서, 게이트클럭(GIP9_CLK)을 입력받아도 부트스트래핑이 원활히 이루어지지 않아 게이트펄스(Gout9)를 출력하지 못하기도 한다.
이에 반해서, 제1 실시 예에 의한 표시장치는 터치 센싱 기간(Tt)에도 쉬프트레지스터의 첫 번째 스테이지의 Q 노드(Q)를 충전하고 있기 때문에, Q 노드(Q) 방전으로 인해서 게이트펄스가 출력되지 못하는 현상을 개선할 수 있다.
도 12는 제2 실시 예에 의한 보상 스테이지를 나타내는 도면이고, 도 13은 제2 실시 예에 의한 쉬프트레지스터 및 보상 스테이지의 주요 노드 전압을 나타내는 타이밍도이다. 제2 실시 예에 의한 쉬프트레지스터는 제1 실시 예와 동일한 구성으로 이루어지고 동일한 동작으로 게이트펄스를 출력한다. 이하, 쉬프트레지스터의 구성 및 동작에 대한 자세한 설명을 생략하기로 한다.
도 12 및 도 13을 참조하여, 제2 실시 예에 의한 보상 스테이지 및 이의 동작을 살펴보면 다음과 같다.
제2 실시 예에 의한 제1 보상 스테이지(150-1[1])는 제1 트랜지스터(T1) 및 제2 트랜지스터(T1)를 포함한다.
제1 트랜지스터(T1)는 고전위전압(VDD) 입력단에 연결되는 드레인전극, 브리지 Q 노드(B_Q)에 연결되는 소스전극, 제k 스테이지(STG[k])의 출력단(Nout[k])에 연결되는 게이트전극을 포함한다. 제2 트랜지스터(T2)는 브리지 클럭(BCLK) 입력단에 연결되는 드레인전극, 제(k+1) 스테이지(STG[k+1])의 스타트 제어 트랜지스터(Tvst[k+1])에 연결되는 소스전극, 브리지 Q 노드(B_Q)에 연결되는 게이트전극을 포함한다.
k 수평기간([k]H) 동안, 제k 스테이지(STG[k])는 출력단(Nout[k])으로 제8 게이트펄스(Gout8)를 출력한다. 제1 보상 스테이지(150[1])의 제1 트랜지스터(T1)는 제8 게이트펄스(Gout8)에 의해 턴-온 되어 브리지 Q 노드(Q)를 프리챠징한다.
제k 게이트펄스(Gout[k])가 출력된 이후에는 도 5에서와 같이 제1 패널블록(PB1) 영역을 터치 구동하는 제1 터치 센싱 기간(Tt1)이 이어진다.
제1 터치 센싱 기간(Tt1) 동안, 브리지 클럭(BCLK)은 하이레벨 전압을 유지한다. 그 결과, 터치 제1 터치 센싱 기간(Tt1) 동안 제2 트랜지스터(T2)는 블리지 클럭(BCLK)에 의해서 부트스트래핑되어 턴-온되고, 제1 보상 스타트신호(C_VST1)를 출력한다.
제1 보상 스타트신호(C_VST1)는 제(k+1) 스테이지의 스타트 제어 트랜지스터(Tvst)에 인가된다. 제(k+1) 스테이지의 스타트 제어 트랜지스터(Tvst[k+1])는 제1 보상 스타트신호(C_VST1)에 응답하여 Q 노드(Q[k+1])를 충전시킨다. 그 결과, 제1 터치 센싱 기간(Tt1)에도 제(k+1) 스테이지의 Q 노드(Q[k+1])는 하이레벨 전압을 유지할 수 있다.
(k+1) 수평기간([k+1]H) 동안, 제(k+1) 스테이지(STG[k+1])는 제1 게이트클럭(CLK1)에 응답하여 제(k+1) 게이트펄스(Gout[k+1])를 출력한다.
살펴본 바와 같이, 제(k+1) 스테이지(STG[k+1])의 스타트 제어 트랜지스터(Tvst[k+1])는 제1 보상 스타트신호(C_VST1)에 의해서 동작하기 때문에, 제1 터치 센싱 기간(Tt1)에 Q 노드(Q[k+1])를 충전시킬 수 있다. 즉, 제(k+1) 스테이지(STG[k+1])의 Q 노드(Q[k+1]) 전압은 제1 터치 센싱 기간(Tt1)에도 방전이 되지 않기 때문에 제1 클럭신호(CLK1)에 응답하여 제(k+1) 게이트펄스(Gout[k+1])를 출력할 수 있다.
제2 실시 예에 의한 제1 보상 스테이지(150[1])는 제k 스테이지(STG)의 출력단(Nout[k])의 전압을 입력받아 동작한다.
제1 실시 예에 의한 제1 보상 스테이지(150[1])는 보상 트랜지스터(Tcom)가 제k 스테이지(STG[k])의 Q 노드(Q[k])에 연결된다. 그 결과, 보상 트랜지스터(Tcom)에 인가되는 브리지 클럭(BCLK)은 보상 트랜지스터(Tcom)의 게이트전압을 변화시키고, 보상 트랜지스터(Tcom)의 게이트전압 변화는 제k 스테이지(STG[k])의 Q 노드(Q[k])의 전압에 영향을 끼친다. 즉, 제k 스테이지(STG[k])의 Q 노드(Q[k]) 전압 변화량이 불안정하게 된다.
이에 반해서, 제2 실시 예에 의한 제1 보상 스테이지(150[1])는 제k 스테이지(STG[k])의 출력단(Nout[k])에 연결되기 때문에, 제k 스테이지(STG[k])의 Q 노드(Q[k])의 전위에 영향을 끼치지 않는다.
전술한 제1 및 제2 실시 예는 도 5에 도시된 것과 같이, 브리지 클럭이 터치 센싱 기간에서 구형파의 형태로 출력되는 실시 예에 관한 것이다.
본 발명의 보상 스테이지를 구동하기 위한 브리지 클럭은 도 14와 같은 교류신호를 이용할 수도 있다.
도 15는 도 14에 도시된 브리지 클럭을 도 8에 도시된 제1 실시 예에 적용하였을 때의 스테이지들의 출력을 나타내는 도면이다.
도 16은 도 14에 도시된 브리지 클럭을 도 12에 도시된 제2 실시 예에 적용하였을 때의 스테이지들의 출력을 나타내는 도면이다.
도 8, 도 14 및 도 15를 참조하여 제3 실시 예를 살펴보면 다음과 같다. 제3 실시 예에서, 제k 및 (k+1) 쉬프트레지스터(STG[k], STG[k+1]), 제1 보상 스테이지(150[1])의 구성 및 동작원리 전술한 제1 실시 예와 동일하기 때문에 자세한 설명을 생략하기로 한다.
제1 터치 센싱 기간(Tt1) 동안, 제1 보상 트랜지스터(Tcom1)는 교류 신호인 브리지 클럭(BCLK)을 입력받는다. k 수평기간(kH) 동안 부트스트래핑 된 Q 노드(Q[k])는 제1 터치 센싱 기간(Tt1) 동안에는 브리지 클럭(BCLK)에 의해서 부트스트래핑 된다. 브리지 클럭(BCLK)은 교류신호로 입력되기 때문에, Q 노드(Q[k])의 전압은 하이레벨구간(D_high)에서는 부트스트래핑되고 로우레벨구간(D_low)에서는 부트스트래핑되지 않는다. 이에 따라, 제1 보상 트랜지스터(Tcom1)가 출력하는 제1 보상 스타트신호(C_VST1)는 하이레벨구간(D_high)에서는 턴-온전압으로 출력되고, 로우레벨구간(D_low)에서는 턴-오프전압으로 출력된다.
결과적으로, 제1 터치 센싱 기간(Tt1) 동안, 제(k+1) 스테이지의 스타트 제어 트랜지스터(Tvst)는 제1 보상 스타트신호(C_VST1)에 의해서 턴-온과 턴-오프를 반복하면서, Q 노드(Q[k+1])의 전압이 방전되지 않고 일정 수준이 되도록 유지한다. 제1 터치 센싱 기간(Tt1) 동안, 제(k+1) 스테이지의 스타트 제어 트랜지스터(Tvst[k+1])는 항상 턴-온 된 상태가 아니기 때문에, 제1 실시 예에 대비하여 DC 스트레스(DC stress)를 덜 받는다.
도 12, 도 14 및 도 16을 참조하여 제4 실시 예를 살펴보면 다음과 같다. 제4 실시 예에서, 제k 및 (k+1) 쉬프트레지스터(STG[k], STG[k+1]), 제1 보상 스테이지(150-1[1])의 구성 및 동작원리 전술한 제2 실시 예와 동일하기 때문에 자세한 설명을 생략하기로 한다.
제1 터치 센싱 기간(Tt1) 동안, 제2 트랜지스터(T2)는 교류 신호인 브리지 클럭(BCLK)을 입력받는다. k 수평기간(kH) 동안 부트스트래핑 된 브리지 Q 노드(B_Q)는 제1 터치 센싱 기간(Tt1) 동안에는 브리지 클럭(BCLK)에 의해서 부트스트래핑 된다. 브리지 클럭(BCLK)은 교류신호로 입력되기 때문에, 브리지 Q 노드(B_Q)의 전압은 하이레벨구간(D_high)에서는 부트스트래핑되고 로우레벨구간(D_low)에서는 부트스트래핑되지 않는다. 이에 따라, 제2 보상 트랜지스터(T2)가 출력하는 제1 보상 스타트신호(C_VST1)는 하이레벨구간(D_high)에서는 턴-온전압으로 출력되고, 로우레벨구간(D_low)에서는 턴-오프전압으로 출력된다.
결과적으로, 제1 터치 센싱 기간(Tt1) 동안, 제(k+1) 스테이지의 스타트 제어 트랜지스터(Tvst)는 제1 보상 스타트신호(C_VST1)에 의해서 턴-온과 턴-오프를 반복하면서, Q 노드(Q[k+1])의 전압이 방전되지 않고 일정 수준이 되도록 유지한다. 즉, 제4 실시 예는, 제(k+1) 스테이지의 스타트 제어 트랜지스터(Tvst[k+1])의 DC 스트레스(DC stress)를 줄일 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100: 표시패널 PB: 패널블록
110: 타이밍 콘트롤러 120: 데이터 구동부
130: 레벨 쉬프터 SHL: 쉬프트레지스터
140[1]~140[N]: 제1 내지 제N 쉬프트레지스터
150[1]~150[N]: 제1 내지 제N 보상 스테이지

Claims (9)

  1. 제1 및 제2 패널블록을 포함하고, 상기 제1 및 제2 패널블록은 각각 터치 센서들이 내장된 화소 어레이들로 이루어지는 표시패널;
    디스플레이 기간 동안, 상기 제1 및 제2 패널블록 단위로 화소들에 영상 데이터를 기입하는 디스플레이 구동회로; 및
    터치 센싱 기간 동안, 상기 제1 및 제2 패널블록 단위로 상기 터치 센서들을 구동하는 터치 센싱회로를 포함하고,
    상기 디스플레이 구동회로는
    종속적으로 접속된 스테이지들의 Q 노드의 전압에 응답하여 게이트라인에 인가되는 게이트펄스를 순차적으로 출력하는 쉬프트레지스터를 포함하고,
    상기 쉬프트레지스터는
    상기 제1 패널블록에 배열되는 게이트라인들에 k개의 게이트펄스를 인가하는 제1 내지 제k 스테이지를 포함하는 제1 쉬프트레지스터;
    상기 제2 패널블록에 배열되는 게이트라인들에 k개의 게이트펄스를 인가하는 제 k+1 내지 제2k 스테이지를 포함하는 제2 쉬프트레지스터; 및
    상기 제1 패널블록의 터치 센싱 기간 동안, 브리지 클럭을 입력받아서 상기 제2 쉬프트레지스터의 k+1 스테이지의 Q 노드를 충전시키는 보상 스테이지를 포함하며,
    상기 보상 스테이지는 제k 게이트펄스가 출력된 이후에 상기 제 k+1 스테이지의 Q 노드를 충전하는 표시장치.
  2. 제 1 항에 있어서,
    상기 제1 내지 제2k 스테이지들 각각은
    상기 Q 노드에 접속하는 게이트전극, 게이트클럭 입력단에 연결되는 드레인전극, 및 게이트펄스 출력단에 연결되는 소스전극을 포함하는 풀업 트랜지스터; 및
    스타트신호를 입력단에 연결되는 게이트전극, 고전위전압 입력단에 연결되는 드레인전극, 및 상기 Q 노드에 연결되는 소스전극을 포함하는 스타트 신호 트랜지스터를 포함하는 표시장치.
  3. 제 2 항에 있어서,
    상기 보상 스테이지는
    상기 제k 스테이지의 Q노드에 연결되는 드레인전극, 상기 제(k+1) 스테이지의 스타트 제어 트랜지스터에 연결되는 소스전극, 및 상기 브리지 클럭을 입력받는 게이트전극으로 이루어지는 보상 트랜지스터를 포함하는 표시장치.
  4. 제 3 항에 있어서,
    상기 제k 스테이지의 스타트 제어 트랜지스터는 제(k-1) 스테이지가 출력하는 게이트펄스에 의해서 응답하여 제k 스테이지의 Q 노드를 충전시키며,
    상기 보상 트랜지스터는
    제k 스테이지의 Q 노드가 충전될 때 턴-온되어, 상기 브리지 클럭을 보상 스타트 신호로 출력하는 표시장치.
  5. 제 4 항에 있어서,
    상기 브리지 클럭은
    상기 터치 센싱 기간 동안 상기 제k 스테이지의 Q 노드를 부트스트래핑 시켜서, 상기 터치 센싱 기간 동안 상기 보상 트랜지스터가 상기 보상 스타트 신호를 출력하도록 제어하는 표시장치.
  6. 제 5 항에 있어서,
    상기 브리지 클럭은, 상기 터치 센싱 기간 동안 교류 파형으로 상기 보상 트랜지스터에 인가되어서,
    상기 보상 트랜지스터는, 상기 터치 센싱 기간 동안 상기 제(k+1) 스테이지의 스타트 제어 트랜지스터를 교류 구동시키는 보상 스타트신호를 출력하는 표시장치.
  7. 제 2 항에 있어서,
    상기 보상 스테이지는
    게이트전극이 상기 제k 스테이지의 게이트펄스 출력단과 연결되고, 드레인전극이 고전위전압 입력단에 연결되며, 소스전극이 브리지 Q 노드에 연결되는 제1 트랜지스터; 및
    게이트전극이 상기 브리지 Q 노드에 연결되며, 드레인전극이 상기 브리지 클럭 입력단에 연결되고, 소스전극이 상기 제(k+1) 스테이지의 스타트 제어 트랜지스터에 연결되는 제2 트랜지스터를 포함하는 표시장치.
  8. 제 7 항에 있어서,
    상기 제1 트랜지스터는 상기 제k 스테이지가 출력하는 게이트펄스에 응답하여 상기 브리지 Q 노드를 충전시키는 표시장치.
  9. 제 8 항에 있어서,
    상기 브리지 클럭은 상기 터치 센싱 기간 동안 상기 브리지 Q 노드를 부트 스트래핑 시켜서, 상기 터치 센싱 기간 동안 상기 제2 트랜지스터가 보상 스타트 신호를 출력하도록 제어하는 표시장치.
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