KR102403265B1 - 게이트 구동 집적 회로 및 이의 동작 방법 - Google Patents

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Abstract

본 발명은 표시 구간과 터치 구간으로 시분할되어 동작하는 게이트 구동 집적 회로 및 이의 동작 방법에 관한 것이다. 본 발명의 실시예에 따른 게이트 구동 집적 회로는 충전 회로, 게이트 제어 회로, 및 방전 회로를 포함한다. 충전 회로 및 방전 회로는 메모리 소자를 충전시키거나 방전시킨다. 게이트 제어 회로는 표시 구간에서 충전된 메모리 소자에 기초하여 게이트 라인에 게이트 온 전압을 출력한다. 게이트 제어 회로는 터치 구간에서 메모리 소자를 게이트 제어 회로로부터 전기적으로 분리시킨다. 본 발명의 실시예에 따르면, 표시 구간과 터치 구간에서 메모리 소자의 전기적인 연결 관계를 결정하여 터치 및 표시 품질의 신뢰성을 확보할 수 있다.

Description

게이트 구동 집적 회로 및 이의 동작 방법{GATE DRIVING INTEGRATED CIRCUIT AND OPERATING METHOD THEREOF}
본 발명은 터치 디스플레이 장치에 관한 것으로, 좀 더 상세하게는 게이트 구동 집적 회로 및 이의 동작 방법에 관한 것이다.
디스플레이 장치는 게이트 라인들, 게이트 라인들과 교차하는 데이터 라인들, 및 게이트 라인들 및 데이터 라인들과 각각 연결되는 복수의 픽셀들을 포함한다. 디스플레이 장치는 게이트 라인들 각각을 제어하는 게이트 구동 회로 및 데이터 라인들 각각을 제어하는 데이터 구동 회로를 포함한다. 게이트 구동 회로는 복수의 게이트 라인들 각각에 게이트 전압을 제공한다. 데이터 구동 회로는 복수의 데이터 라인들 각각에 데이터 전압을 제공한다. 복수의 픽셀들은 게이트 전압 및 데이터 전압에 기초하여 영상 정보를 디스플레이한다.
최근에는, 단말기의 경량 박형화 추세에 따라, 디스플레이 장치 및 터치 패널이 결합된 인-셀 타입의 터치 디스플레이 장치(touch display device)가 개발되고 있다. 인-셀 타입의 터치 디스플레이 장치는 터치 패널의 전극과 디스플레이 장치의 전극을 공통으로 사용함으로써, 매우 얇은 터치 및 디스플레이 패널을 구현할 수 있고, 디스플레이 장치의 휘도 향상 및 경량화에 기여할 수 있다. 그러나 터치 패널 및 디스플레이 패널의 결합에 따라 구동 방식의 다양한 문제점들이 발생하고, 이를 해결하기 위한 다양한 구동 방식들이 개발되고 있다.
본 발명은 표시 구간과 터치 구간으로 시분할되어 터치 디스플레이 장치가 동작될 때, 터치 및 표시 품질의 신뢰성을 확보하는 게이트 구동 집적 회로 및 이의 동작 방법을 제공할 수 있다.
본 발명의 실시예에 따른 게이트 구동 집적 회로는 표시 구간과 터치 구간으로 시분할되어 동작한다. 게이트 구동 집적 회로는 충전 회로, 메모리 소자를 포함하는 게이트 제어 회로, 및 방전 회로를 포함한다. 충전 회로는 표시 구간의 충전 시간 동안 메모리 소자를 충전시킨다. 방전 회로는 표시 구간의 방전 시간 동안 메모리 소자를 방전시킨다. 게이트 제어 회로는 표시 구간의 제어 시간 동안 충전된 메모리 소자에 기초하여 게이트 라인에 게이트 온 전압을 출력한다. 게이트 제어 회로는 터치 구간에서 메모리 소자를 게이트 제어 회로로부터 전기적으로 분리시킬 수 있다.
본 발명의 실시예에 따른 게이트 구동 집적 회로는 표시 구간의 일부의 시간 동안 게이트 라인에 게이트 온 전압을 출력하고, 터치 구간 동안 게이트 라인에 터치 게이트 전압을 출력하는 시프트 레지스터를 포함한다. 시프트 레지스터는 게이트 전압 전달 소자, 메모리 소자, 및 스위치 소자를 포함한다. 게이트 전압 전달 소자는 표시 구간의 일부의 시간 동안 게이트 온 전압을 게이트 라인에 전달한다. 메모리 소자는 표시 구간의 일부의 시간 동안 게이트 전압 전달 소자를 턴 온 시킨다. 스위치 소자는 표시 구간 동안 게이트 전압 전달 소자와 메모리 소자를 전기적으로 연결시키고, 터치 구간 동안 게이트 전압 전달 소자와 메모리 소자를 전기적으로 분리시킨다.
본 발명의 실시예에 따른 게이트 구동 집적 회로의 동작 방법은 스트로브 신호 및 제1 클럭 신호에 기초하여 게이트 구동 집적 회로에 포함된 메모리 소자를 충전시키는 단계, 표시 구간에서 서로 반전되는 제1 및 제2 클럭 신호 및 충전된 메모리 소자에 기초하여 게이트 전압 전달 소자를 턴 온 시키는 단계, 과도 구간에서 일정한 레벨이 유지되는 제1 및 제2 클럭 신호에 기초하여 게이트 전압 전달 소자의 턴 온 상태가 유지되는 단계, 및 터치 구간에서 스위치 소자가 메모리 소자와 게이트 전압 전달 소자 사이의 전기적 연결을 분리시키는 단계를 포함한다.
본 발명의 실시 예에 따른 게이트 구동 집적 회로 및 이의 동작 방법은 표시 구간과 터치 구간에서 메모리 소자와 게이트 전압 전달 소자 사이의 연결 관계를 결정하는 스위치 소자를 이용하여 터치 및 표시 품질의 신뢰성을 확보할 수 있다.
도 1은 본 발명의 실시예에 따른 터치 디스플레이 장치의 블록도이다.
도 2는 도 1의 터치 디스플레이 장치의 터치 전극 및 픽셀들의 구성을 설명하기 위한 도면이다.
도 3은 터치 디스플레이 장치의 표시 구간 및 터치 구간을 설명하기 위한 타이밍도이다.
도 4는 도 2의 게이트 구동 집적 회로의 구성을 설명하기 위한 도면이다.
도 5는 도 4의 시프트 레지스터의 구성을 설명하기 위한 도면이다.
도 6은 도 5의 시프트 레지스터가 스위치 소자를 포함하지 않는 경우의 동작을 설명하기 위한 회로도이다.
도 7은 도 6의 시프트 레지스터의 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 실시예에 따른 시프트 레지스터의 회로도이다.
도 9 및 도 10은 도 8의 시프트 레지스터의 동작을 설명하기 위한 타이밍도이다.
도 11a 내지 도 11d는 도 8의 제1 내지 제3 스위치 소자들의 구성을 설명하기 위한 도면이다.
도 12는 본 발명의 실시예에 따른 시프트 레지스터의 회로도이다.
도 13은 본 발명의 실시예에 따른 게이트 구동 집적 회로의 동작 방법의 순서도이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재된다.
도 1은 본 발명의 실시예에 따른 터치 디스플레이 장치의 블록도이다. 도 1을 참조하면, 터치 디스플레이 장치(100)는 터치 디스플레이 패널(110), 제1 게이트 구동 집적 회로(120), 제2 게이트 구동 집적 회로(130), 및 터치 디스플레이 구동 집적 회로(140)를 포함한다. 터치 디스플레이 장치(100)는 디스플레이 패널과 터치 패널이 결합된 인-셀 타입의 디스플레이 장치일 수 있으나, 이에 제한되지 않는다.
터치 디스플레이 패널(110)은 복수의 픽셀들(PIX), 및 복수의 터치 전극들(TE)을 포함할 수 있다. 복수의 픽셀들(PIX) 각각은 제1 게이트 라인들(GL_odd) 또는 제2 게이트 라인들(GL_even)과 각각 연결된다. 복수의 픽셀들(PIX) 각각은 데이터 라인들(DL)과 연결된다. 복수의 픽셀들(PIX) 각각은 제1 게이트 라인들(GL_odd) 또는 제2 게이트 라인들(GL_even)로부터 인가된 게이트 전압 및 데이터 라인들(DL)로부터 인가된 데이터 전압에 따라 영상 정보를 표시할 수 있다.
복수의 터치 전극들(TE)은 사용자에 의한 터치를 감지하기 위한 전극일 수 있다. 이를 위하여, 복수의 터치 전극들(TE)은 터치 감지 라인들(TSL)과 연결된다. 또한, 복수의 터치 전극들(TE)은 복수의 픽셀들(PIX)의 공통 전극(Common Electrode)으로 사용될 수 있다. 예를 들어, 복수의 픽셀들(PIX) 각각은 복수의 데이터 라인들(DL)을 통하여 수신된 데이터 전압 및 공통 전압의 차이에 기초하여 영상 정보를 표시할 수 있다. 복수의 터치 전극들(TE) 각각은 표시 방향에서 볼 때, 하나 이상의 픽셀들(PIX)과 중첩하도록 배치될 수 있다. 하나의 터치 전극(TE)은 하나의 픽셀(PIX)보다 넓은 면적을 가질 수 있다. 즉, 하나의 터치 전극(TE)은 하나 이상의 픽셀들(PIX)의 공통 전극으로 사용될 수 있다.
터치 디스플레이 패널(110)은 액정 디스플레이 패널(liquid crystal display panel)일 수 있다. 다만, 이에 제한되지 않고, 터치 디스플레이 패널(110)은 유기 발광 디스플레이 패널(organic light emitting display panel), 전기 영동 디스플레이 패널(electrophoretic display panel), 일렉트로웨팅 디스플레이 패널(electrowetting display panel) 등과 같은 다양한 디스플레이 패널을 포함할 수 있다. 예시적으로, 액정 디스플레이 패널을 포함하는 터치 디스플레이 장치(100)는 편광판(미도시) 및 백라이트 유닛(미도시) 등을 더 포함할 수 있다.
제1 게이트 구동 집적 회로(120)는 제1 게이트 라인들(GL_odd)을 통하여 터치 디스플레이 패널(110)에 포함된 복수의 픽셀들(PIX) 중 일부와 연결될 수 있다. 제2 게이트 구동 집적 회로(130)는 제2 게이트 라인들(GL_even)을 통하여 터치 디스플레이 패널(110)에 포함된 복수의 픽셀들(PIX) 중 나머지 일부와 연결될 수 있다. 제1 게이트 구동 집적 회로(120)와 제2 게이트 구동 집적 회로(130)는 실질적으로 동일한 구성일 수 있다. 예시적으로, 터치 디스플레이 장치(100)는 2 개의 게이트 구동 집적 회로를 포함하는 것으로 도시하였으나, 이에 제한되지 않고, 다양한 개수의 게이트 구동 집적 회로가 터치 디스플레이 장치(100)에 포함될 수 있다. 예를 들어, 터치 디스플레이 장치(100)는 하나의 게이트 구동 집적 회로를 포함하거나 4 개의 게이트 구동 집적 회로를 포함할 수 있다.
제1 게이트 구동 집적 회로(120)는 홀수 행의 픽셀들(PIX)에 연결되어 게이트 전압을 인가할 수 있다. 제2 게이트 구동 집적 회로(130)는 짝수 행의 픽셀들(PIX)에 연결되어 게이트 전압을 인가할 수 있다. 제1 게이트 구동 집적 회로(120)가 게이트 전압을 인가하기 위한 클럭 신호는 제2 게이트 구동 집적 회로(130)가 게이트 전압을 인가하기 위한 클럭 신호와 1/4 주기만큼의 위상 차이를 가질 수 있다. 예를 들어, 제1 게이트 구동 집적 회로(120)가 제1 행의 픽셀들(PIX)에 게이트 전압을 인가한 1/4 주기 이후에 제2 게이트 구동 집적 회로(130)가 제2 행의 픽셀들(PIX)에 게이트 전압을 인가할 수 있다. 제2 게이트 구동 집적 회로(130)가 제2 행의 픽셀들(PIX)에 게이트 전압을 인가한 1/4 주기 이후에 제1 게이트 구동 집적 회로(120)가 제3 행의 픽셀들(PIX)에 게이트 전압을 인가할 수 있다. 다만, 상술된 제1 및 제2 게이트 구동 집적 회로들(110, 120)은 하나의 실시예로 이해될 것이고, 게이트 구동 집적 회로의 개수 또는 사용되는 클럭 신호의 개수에 따라, 위상 차이가 다양하게 나타날 수 있다.
제1 및 제2 게이트 구동 집적 회로들(120, 130)은 터치 디스플레이 패널(110) 상에 배치될 수 있다. 제1 및 제2 게이트 구동 집적 회로들(120, 130)은 터치 디스플레이 패널(110)의 비표시 영역 또는 비터치 영역 상에 배치될 수 있고, 복수의 픽셀들(PIX)과 횡 방향으로 인접하게 배치될 수 있다. 제1 및 제2 게이트 구동 집적 회로들(120, 130)이 터치 디스플레이 구동 집적 회로(140)에 포함되는 경우와 비교하여, 제1 게이트 라인들(GL_odd) 및 제2 게이트 라인들(GL_even)의 면적이 최소화될 수 있다. 즉, 제1 및 제2 게이트 구동 집적 회로들(120, 130)이 복수의 픽셀들(PIX)과 횡 방향으로 인접하게 배치되는 경우, 복수의 픽셀들(PIX)의 횡 방향에 게이트 전압을 제어하기 위한 최소한의 배선들이 형성될 수 있다. 배선들에 대한 구체적인 내용은 도 4에서 후술된다. 다만, 이에 제한되지 않고, 제1 및 제2 게이트 구동 집적 회로들(120, 130)은 터치 디스플레이 구동 집적 회로(140)에 포함될 수도 있다.
터치 디스플레이 구동 집적 회로(140)는 데이터 라인들(DL)을 통하여 터치 디스플레이 패널(110)에 포함된 복수의 픽셀들(PIX)과 연결될 수 있다. 터치 디스플레이 구동 집적 회로(140)는 데이터 라인들(DL)을 통하여 복수의 픽셀들(PIX)에 데이터 전압을 인가할 수 있다. 복수의 픽셀들(PIX) 각각은 수신된 데이터 전압에 근거하여 영상을 표시할 수 있다.
터치 디스플레이 구동 집적 회로(140)는 터치 감지 라인들(TSL)을 통하여 복수의 터치 전극들(TE)과 연결될 수 있다. 터치 디스플레이 구동 집적 회로(140)는 터치 감지 라인들(TSL)을 통하여 복수의 터치 전극들(TE)에 터치 감지 전압을 제공하고, 복수의 터치 전극들(TE)에서의 터치 감지 전압의 변화에 기초하여 사용자의 터치 유무를 감지할 수 있다. 예를 들어, 사용자가 복수의 터치 전극들(TE) 중 적어도 하나의 터치 전극과 접촉되는 경우, 사용자와 터치 전극 사이의 정전 용량에 의하여 터치 감지 전압이 변할 수 있다. 터치 디스플레이 구동 집적 회로(140)는 터치 감지 전압의 변화에 기초하여 사용자의 터치를 감지할 수 있다.
도시되지 않았으나, 터치 디스플레이 장치(100)는 제1 및 제2 게이트 구동 집적 회로들(120, 130), 및 터치 디스플레이 구동 집적 회로(140)를 제어하기 위한 타이밍 컨트롤러를 더 포함할 수 있다. 타이밍 컨트롤러(미도시)는 복수의 픽셀들(PIX)을 통하여 출력될 프레임을 구분하기 위한 수직 동기 신호, 행 구별 신호인 수평 동기 신호에 기초하여 제1 및 제2 게이트 구동 집적 회로들(120, 130), 및 터치 디스플레이 구동 집적 회로(140)를 제어할 수 있다.
터치 디스플레이 장치(100)가 하나의 프레임에 대한 영상을 출력하는 구간은 적어도 하나의 표시 구간(Display period) 및 적어도 하나의 터치 구간(Touch period)을 포함할 수 있다. 하나의 프레임, 즉 수직 동기 신호의 하나의 주기 동안 복수의 표시 구간들 및 복수의 터치 구간들이 반복될 수 있다. 터치 디스플레이 장치(100)는 표시 구간 동안 하나의 프레임의 일부를 표시할 수 있고, 터치 구간 동안 복수의 터치 전극들(TE) 중 일부에 대한 터치를 감지할 수 있다.
도 2는 도 1의 터치 디스플레이 장치의 터치 전극 및 픽셀들의 구성을 설명하기 위한 도면이다. 설명의 편의상, 도 1의 일부 구성들이 도 2에 도시된다. 도 2를 참조하면, 터치 디스플레이 장치(100)는 제1 픽셀(PIX1), 터치 전극(TE), 게이트 라인(GL), 데이터 라인(DL), 터치 감지 라인(TSL), 게이트 구동 집적 회로(120), 및 터치 디스플레이 구동 집적 회로(140)를 포함한다.
제1 픽셀(PX1)은 도 1의 복수의 픽셀들(PIX) 중 하나이다. 제1 픽셀(PIX1)은 제1 픽셀 전극(PE1) 및 픽셀 트랜지스터(TR)를 포함할 수 있다. 예를 들어, 픽셀 트랜지스터(TR)는 박막 트랜지스터(Thin Film Transistor, TFT)일 수 있다. 픽셀 트랜지스터(TR)의 일단자(소스 단자)는 데이터 라인(DL)을 통하여 터치 디스플레이 구동 집적 회로(140)에 연결되고, 타단자(드레인 단자)는 제1 픽셀 전극(PE1)과 연결되고, 제어 단자(게이트 단자)는 게이트 라인(GL)을 통하여 게이트 구동 집적 회로(120)에 연결된다. 설명의 편의상, 제1 픽셀(PX1)만 도시되었으나, 제2 픽셀 전극(PE2)을 포함하는 제2 픽셀, 제3 픽셀 전극(PE3)을 포함하는 제3 픽셀이 터치 디스플레이 패널(110)에 포함된다.
터치 전극(TE)은 제1 내지 제3 픽셀 전극들(PE1~PE3) 상에 배치될 수 있다. 도시되지 않았으나, 터치 전극(TE)과 제1 픽셀 전극(PE1) 사이에 액정층(미도시)이 배치될 수 있다. 제1 픽셀 전극(PE1)과 터치 전극(TE) 사이에 액정 커패시터(Clc)가 형성될 수 있다.
표시 구간에서 공통 전압이 터치 전극(TE)에 인가될 수 있다. 터치 전극(TE)에 인가되는 공통 전압과 제1 픽셀 전극(PE1)에 인가되는 데이터 전압의 차이에 기초하여 액정 커패시터(Clc)에 제공되는 전압이 결정된다. 액정 커패시터(Clc)에 제공되는 전압에 기초하여 액정층의 액정 방향자의 배열이 결정되고, 액정층(미도시)에 입사되는 광이 투과 또는 차단될 수 있다.
터치 구간에서 터치 전극(TE)에 터치 감지 전압이 인가될 수 있다. 사용자와 터치 전극(TE) 사이의 커패시턴스를 감지하기 위하여, 터치 감지 전압은 교류 전압일 수 있다. 사용자가 터치 전극(TE)과 접촉되거나, 터치 전극(TE)에 인접하게 접근되는 경우, 터치 전극(TE)과 사용자 사이의 커패시턴스에 기초하여 터치 전극(TE)에 형성되는 전압이 변화할 수 있다. 터치 디스플레이 구동 집적 회로(140)는 변화된 터치 전극(TE)의 전압에 기초하여 터치를 감지할 수 있다.
게이트 구동 집적 회로(120)는 게이트 라인(GL)을 통하여 픽셀 트랜지스터(TR)의 제어 단자에 게이트 전압을 제공한다. 게이트 구동 집적 회로(120)는 제1 픽셀(PX1)이 영상을 표시하는 시간 동안 픽셀 트랜지스터(TR)에 게이트 온 전압을 제공할 수 있다. 게이트 온 전압은 표시 구간에 인가될 수 있다. 게이트 구동 집적 회로(120)는 표시 구간 중 제1 픽셀(PX1)이 영상을 표시하지 않는 시간 동안 픽셀 트랜지스터(TR)에 게이트 오프 전압을 제공할 수 있다.
게이트 구동 집적 회로(120)는 터치 구간 동안 픽셀 트랜지스터(TR)에 터치 게이트 전압을 제공할 수 있다. 터치 게이트 전압은 터치 구간에서 터치 전극(TE)에 인가되는 터치 감지 전압과 동일한 주기를 가질 수 있다. 터치 게이트 전압은 픽셀에 저장되어 있는 데이터 전압이 유지되도록 오프 전압을 기준으로 터치 감지 전압과 동일한 주기와 크기를 가질 수 있다. 이 경우, 터치 전극(TE)과 게이트 라인(GL) 사이의 전위차가 최소화될 수 있고, 터치 구간에서의 기생 커패시턴스(Parasitic capacitance)가 최소화될 수 있다. 데이터 라인(DL)의 구동에서도 마찬가지로, 터치 전극(TE)과 데이터 라인(DL) 사이의 전위차가 최소화될 수 있고, 터치 구간에서의 기생 커패시턴스가 최소화될 수 있다.
도 3은 터치 디스플레이 장치의 표시 구간 및 터치 구간을 설명하기 위한 타이밍도이다. 설명의 편의상, 도 1의 도면 부호를 참조하여 도 3이 설명된다. 도 3을 참조하면, 터치 디스플레이 장치(100)는 제1 프레임 구간(FP1) 동안 영상 신호에 기초하여 제1 프레임을 표시한다. 터치 디스플레이 장치(100)는 제2 프레임 구간(FP2) 동안 영상 신호에 기초하여 제1 프레임 다음의 프레임인 제2 프레임을 표시한다. 터치 디스플레이 장치(100)는 수직 동기 신호에 기초하여 제1 프레임 구간(FP1)과 제2 프레임 구간(FP2)을 구분할 수 있다.
제1 프레임 구간(FP1)은 복수의 표시 구간들(DP1~DPn) 및 복수의 터치 구간들(TP1~TPn)로 구분된다. 터치 디스플레이 장치(100)는 제1 프레임 구간(FP1) 동안 복수의 표시 구간들(DP1~DPn) 및 복수의 터치 구간들(TP1~TPn)로 시분할 구동될 수 있다. 복수의 표시 구간들(DP1~DPn) 각각은 서로 동일한 시간일 수 있다. 복수의 터치 구간들(TP1~TPn) 각각은 서로 동일한 시간일 수 있다.
제1 내지 제n 표시 구간들(DP1~DPn)에서 터치 디스플레이 장치(100)는 복수의 픽셀들(PX)을 n개로 나누어 구동할 수 있다. 예를 들어, 터치 디스플레이 장치(100)가 5n 행의 픽셀들을 포함하는 경우, 터치 디스플레이 장치(100)는 제1 표시 구간(DP1) 동안 제1 내지 제5 행의 픽셀들(PX)을 구동시킬 수 있다. 이 경우, 제1 게이트 구동 집적 회로(120) 또는 제2 게이트 구동 집적 회로(130)는 제1 내지 제5 게이트 라인들에 순차적으로 게이트 온 전압을 인가할 수 있다. 마찬가지로, 터치 디스플레이 장치(100)는 제2 표시 구간(DP2) 동안 제6 내지 제10 행의 픽셀들(PX)을 구동시킬 수 있다. 터치 디스플레이 장치(100)는 제n 표시 구간(DPn) 동안 제n-4 내지 제n 행의 픽셀들(PX)을 구동시킬 수 있다.
제1 내지 제n 터치 구간들(TP1~TPn)에서 터치 디스플레이 장치(100)는 복수의 터치 전극들(TE)을 n개로 나누어 구동할 수 있다. 예를 들어, 터치 디스플레이 장치(100)가 n 열의 터치 전극들을 포함하는 경우, 터치 디스플레이 장치(100)는 제1 터치 구간(TP1) 동안 제1 열의 터치 전극들(TE)을 구동시킬 수 있다. 이 경우, 터치 디스플레이 구동 집적 회로(140)는 제1 터치 감지 라인에 터치 감지 전압을 인가할 수 있다. 마찬가지로, 터치 디스플레이 장치(100)는 제2 터치 구간(TP2) 동안 제2 열의 터치 전극들(TE)을 구동시킬 수 있다. 터치 디스플레이 장치(100)는 제n 터치 구간(TPn) 동안 제n 열의 터치 전극들(TE)을 구동시킬 수 있다.
예시적으로, 복수의 표시 구간들(DP1~DPn)에서 행 단위로 복수의 픽셀들(PX)이 구동되고, 복수의 터치 구간들(TP1~TPn)에서 열 단위로 복수의 터치 전극들(TE)이 구동되는 것으로 설명하였으나, 이에 제한되지 않는다. 예를 들어, 터치 디스플레이 장치(100)는 복수의 표시 구간들(DP1~DPn) 및 복수의 터치 구간들(TP1~TPn)에서 각각 행 단위, 열 단위, 또는 특정 영역 단위로 분할하여 영상을 표시하고, 터치를 감지할 수 있다.
인-셀 방식의 터치 디스플레이 장치(100)는 디스플레이 패널과 터치 패널이 결합되고, 표시 기능과 터치 기능을 수행하기 위한 구성이 중복된다. 또한, 터치 디스플레이 장치(100)는 표시 구간과 터치 구간이 반복됨에 따라, 표시 구간에서의 제1 및 제2 게이트 구동 집적 회로들(120, 130)의 동작이 터치 구간에서 영향을 미칠 수 있다. 후술될 게이트 구동 집적 회로는 표시 구간에서의 동작에 의한 터치 구간에서의 터치 기능 저하를 최소화하도록 구성될 수 있다.
도 4는 도 2의 게이트 구동 집적 회로의 구성을 설명하기 위한 도면이다. 설명의 편의상, 도 2의 도면 부호를 참조하여 도 4가 설명된다. 도 4를 참조하면, 게이트 구동 집적 회로(120)는 복수의 시프트 레지스터들(121~124), 전압 라인(VL), 게이트 오프 신호 라인(GOL), 리셋 신호 라인(RL), 제1 클럭 신호 라인(C1L), 및 제2 클럭 신호 라인(C2L)을 포함한다. 게이트 구동 집적 회로(120)는 도 1의 제1 게이트 구동 집적 회로(120) 및 제2 게이트 구동 집적 회로(130) 중 하나일 수 있다.
전압 라인(VL)을 통하여 복수의 시프트 레지스터들(121~124)에 게이트 로우 전압(VGL)이 제공될 수 있다. 게이트 로우 전압(VGL)은 게이트 구동 집적 회로(120)에서 생성되는 가장 낮은 전압 레벨을 가질 수 있다. 예를 들어, 게이트 로우 전압(VGL)은 접지 전압일 수 있으나, 이에 제한되지 않는다. 게이트 로우 전압(VGL)은 표시 구간 중 픽셀 트랜지스터(TR)를 턴 온 시키는 시간을 제외한 시간에 복수의 게이트 라인들에 인가될 수 있다. 표시 구간에서 픽셀 트랜지스터(TR)가 게이트 로우 전압(VGL)을 입력 받는 경우, 픽셀 트랜지스터(TR)는 턴 오프된다. 또한, 게이트 로우 전압(VGL)은 터치 구간에 복수의 게이트 라인들에 인가될 수 있다. 터치 구간에서 게이트 로우 전압(VGL)은 터치 감지 전압과 동일한 주파수 및 크기를 갖는 파형을 가질 수 있다.
게이트 로우 전압(VGL)은 터치 감지 시에 게이트 라인(GL)과 터치 전극(TE) 사이의 전위차를 최소화시켜 게이트 라인(GL)과 터치 전극(TE) 사이의 기생 커패시턴스의 영향을 감소시킬 수 있다. 상술된 게이트 로우 전압(VGL)의 설명은 N형 박막 트랜지스터 기반의 게이트 구동 집적 회로(120)를 가정한 것으로 이해될 것이다. 예를 들어, P형 박막 트랜지스터 기반의 게이트 구동 집적 회로에서 전압 라인(VL)을 통하여 복수의 시프트 레지스터들(121~124)에 게이트 하이 전압이 제공될 수 있다.
게이트 오프 신호 라인(GOL)을 통하여 복수의 시프트 레지스터들(121~124)에 게이트 오프 신호(GOF)가 제공될 수 있다. 게이트 오프 신호(GOF)는 터치 구간에서 하이 레벨을 가질 수 있다. 게이트 오프 신호(GOF)는 복수의 시프트 레지스터들(121~124)의 동작에 의한 게이트 온 전압의 출력을 차단시킬 수 있다. 게이트 구동 집적 회로(120)는 하이 레벨의 게이트 오프 신호(GOF)를 입력 받는 경우, 복수의 게이트 라인들에 게이트 로우 전압(VGL)을 인가할 수 있다.
리셋 신호 라인(RL)을 통하여 복수의 시프트 레지스터(121~124)에 리셋 신호(RST)가 제공될 수 있다. 리셋 신호(RST)가 복수의 시프트 레지스터(121~124)에 제공되는 경우, 게이트 구동 집적 회로(120)는 초기화될 수 있다.
제1 클럭 신호 라인(C1L)을 통하여 복수의 시프트 레지스터(121~124)에 제1 클럭 신호(CLK1)가 제공될 수 있다. 제1 클럭 신호(CLK1)는 표시 구간에서 하이 레벨과 로우 레벨이 반복되는 신호일 수 있다. 제1 클럭 신호(CLK1)는 터치 구간에서 로우 레벨이 유지되는 신호일 수 있다. 제1 시프트 레지스터(121)와 제3 시프트 레지스터(123)에서 제1 클럭 신호(CLK1)는 동일한 입력 단자에 인가될 수 있다. 제2 시프트 레지스터(122)와 제4 시프트 레지스터(124)에서 제1 클럭 신호(CLK1)는 동일한 입력 단자에 인가될 수 있다.
제2 클럭 신호 라인(C2L)을 통하여 복수의 시프트 레지스터(121~124)에 제2 클럭 신호(CLK2)가 제공될 수 있다. 제2 클럭 신호(CLK2)는 표시 구간에서 하이 레벨과 로우 레벨이 반복되되, 제1 클럭 신호(CLK1)와 반전되는 신호일 수 있다. 제2 클럭 신호(CLK2)는 터치 구간에서 로우 레벨이 유지되는 신호일 수 있다. 제1 시프트 레지스터(121)와 제3 시프트 레지스터(123)에서 제2 클럭 신호(CLK2)는 동일한 입력 단자에 인가될 수 있다. 제2 시프트 레지스터(122)와 제4 시프트 레지스터(124)에서 제2 클럭 신호(CLK2)는 동일한 입력 단자에 인가될 수 있다.
제1 시프트 레지스터(121)는 타이밍 컨트롤러(미도시)로부터 표시 구간에서 스트로브 신호(ST)를 수신할 수 있다. 예를 들어, 제1 시프트 레지스터(121)는 제1 시간 동안 하이 레벨의 제1 클럭 신호(CLK1)에 기초하여 스트로브 신호(ST)를 수신할 수 있다. 제1 시프트 레지스터(121)는 제1 시간 이후의 제2 시간 동안 스트로브 신호(ST) 및 하이 레벨의 제2 클럭 신호(CLK2)에 기초하여 제1 캐리 신호(C1)를 출력할 수 있다. 제1 시프트 레지스터(121)는 게이트 라인에 연결되지 않을 수 있다.
제2 시프트 레지스터(122)는 제2 시간 동안 하이 레벨의 제2 클럭 신호(CLK2)에 기초하여 제1 시프트 레지스터(121)로부터 제1 캐리 신호(C1)를 수신할 수 있다. 제2 시프트 레지스터(122)는 제2 시간 이후의 제3 시간 동안 하이 레벨의 제1 클럭 신호(CLK1)에 기초하여 제1 게이트 라인에 제1 게이트 온 전압(G1)을 출력할 수 있다. 동시에, 제2 시프트 레지스터(122)는 하이 레벨의 제1 클럭 신호(CLK1)에 기초하여 제2 캐리 신호(C2)를 제1 시프트 레지스터(121) 및 제3 시프트 레지스터(123)에 출력할 수 있다.
제3 시프트 레지스터(123)는 제3 시간 동안 하이 레벨의 제1 클럭 신호(CLK1)에 기초하여 제2 시프트 레지스터(122)로부터 제2 캐리 신호(C2)를 수신할 수 있다. 제3 시프트 레지스터(123)는 제3 시간 이후의 제4 시간 동안 하이 레벨의 제2 클럭 신호(CLK2)에 기초하여 제2 게이트 라인에 제2 게이트 온 전압(G2)을 출력할 수 있다. 동시에, 제3 시프트 레지스터(123)는 하이 레벨의 제2 클럭 신호(CLK2)에 기초하여 제3 캐리 신호(C3)를 제2 시프트 레지스터(122) 및 제4 시프트 레지스터(124)에 출력할 수 있다. 제2 시프트 레지스터(122)는 제3 캐리 신호(C3)에 기초하여 제1 게이트 온 전압(G1)을 제1 게이트 라인에 출력하지 않을 수 있다.
제4 시프트 레지스터(124)는 제4 시간 동안 하이 레벨의 제2 클럭 신호(CLK2)에 기초하여 제3 시프트 레지스터(123)로부터 제3 캐리 신호(C3)를 수신할 수 있다. 제4 시프트 레지스터(124)는 제4 시간 이후의 제5 시간 동안 하이 레벨의 제1 클럭 신호(CLK1)에 기초하여 제3 게이트 라인에 제3 게이트 온 전압(G3)을 출력하고, 제4 캐리 신호(C4)를 출력할 수 있다. 즉, 제2 내지 제4 시프트 레지스터(122~124)는 순차적으로 제1 내지 제3 게이트 온 전압(G1~G3)을 출력할 수 있다.
도 5는 도 4의 시프트 레지스터의 구성을 설명하기 위한 도면이다. 도 5의 시프트 레지스터(200)는 도 4의 제1 내지 제4 시프트 레지스터들(121~124) 중 하나일 수 있다. 도 5를 참조하면, 시프트 레지스터(200)는 충전 회로(210), 게이트 제어 회로(220), 및 방전 회로(230)를 포함할 수 있다. 설명의 편의상, 도 4의 도면 부호를 참조하여 도 5가 설명된다.
충전 회로(210)는 표시 구간의 충전 시간 동안 프리 캐리 신호(Cn-1)를 수신한다. 시프트 레지스터(200)가 제2 시프트 레지스터(122)인 경우, 충전 시간은 제2 시간일 수 있고, 프리 캐리 신호(Cn-1)는 제1 시프트 레지스터(121)로부터 출력된 제1 캐리 신호(C1)일 수 있다. 충전 시간 동안 시프트 레지스터(200)는 하이 레벨의 제1 클럭 신호(CLK1)를 수신할 수 있다. 시프트 레지스터(200)가 제3 시프트 레지스터(123)인 경우, 제1 클럭 신호(CLK1)는 제3 시프트 레지스터(123)가 수신하는 제1 클럭 신호(CLK1)일 수 있다. 시프트 레지스터(200)가 제2 시프트 레지스터(122)인 경우, 제1 클럭 신호(CLK1)는 제2 시프트 레지스터(122)가 수신하는 제2 클럭 신호(CLK2)일 수 있다. 충전 회로(210)는 충전 시간 동안 수신한 프리 캐리 신호(Cn-1) 및 제1 클럭 신호(CLK1)에 기초하여 충전 전압을 게이트 제어 회로(220)에 제공할 수 있다.
게이트 제어 회로(220)는 메모리 소자(221), 게이트 전압 전달 소자(222), 스위치 소자(223), 및 모드 선택 소자(224)를 포함한다. 충전 시간 동안 게이트 제어 회로(220)는 하이 레벨의 제1 클럭 신호(CLK1) 및 로우 레벨의 제2 클럭 신호(CLK2)를 수신할 수 있다. 메모리 소자(221)는 충전 회로(210)로부터 제공된 충전 전압, 제1 클럭 신호(CLK1), 및 제2 클럭 신호(CLK2)에 기초하여 충전된다. 예를 들어, 메모리 소자(221)는 하나의 커패시터 소자를 포함할 수 있다. 다만, 이에 제한되지 않고, 메모리 소자(221)는 전하 공급(Charging Supplying)을 통하여 충전되는 전압 레벨이 조절되는 복수의 커패시터 소자들을 포함할 수 있다.
게이트 전압 전달 소자(222)는 충전 시간 이후의 제어 시간 동안 게이트 온 전압을 게이트 라인으로 전달할 수 있다. 시프트 레지스터(200)가 제2 시프트 레지스터(122)인 경우, 제어 시간은 제3 시간일 수 있다. 제어 시간 동안 게이트 제어 회로(220)는 로우 레벨의 제1 클럭 신호(CLK1) 및 하이 레벨의 제2 클럭 신호(CLK2)를 수신할 수 있다. 게이트 전압 전달 소자(222)는 충전된 메모리 소자(221), 제1 클럭 신호(CLK1), 및 제2 클럭 신호(CLK2)에 기초하여 게이트 온 전압을 출력할 수 있다.
제어 시간 동안 게이트 제어 회로(220)는 게이트 전압 전달 소자(222)에 의한 게이트 온 전압 출력과 동시에 캐리 신호(Cn)를 출력한다. 게이트 제어 회로(220)는 충전된 메모리 소자(221), 제1 클럭 신호(CLK1), 및 제2 클럭 신호(CLK2)에 기초하여 캐리 신호(Cn)를 출력한다. 시프트 레지스터(200)가 제2 시프트 레지스터(122)인 경우, 캐리 신호(Cn)는 제1 시프트 레지스터(121) 및 제3 시프트 레지스터(123)에 입력될 수 있다. 이 경우, 제1 시프트 레지스터(121)에 포함된 메모리 소자는 캐리 신호(Cn)에 기초하여 방전될 수 있다. 제3 시프트 레지스터(123)에 포함된 메모리 소자는 캐리 신호(Cn)에 기초하여 충전될 수 있다.
게이트 전압 전달 소자(222)는 표시 구간에서 메모리 소자(221)와 전기적으로 연결될 수 있다. 예를 들어, 게이트 전압 전달 소자(222)는 박막 트랜지스터일 수 있다. 이 경우, 게이트 전압 전달 소자(222)의 일단자는 메모리 소자(221)의 일단자에 연결되고, 게이트 전압 전달 소자(222)의 제어 단자는 메모리 소자(221)의 타단자에 연결될 수 있다. 게이트 전압 전달 소자(222)의 일단자와 제어 단자 사이의 전위차는 충전된 메모리 소자(221)에 의하여 게이트 전압 전달 소자(222)의 문턱 전압 레벨보다 높을 수 있다. 즉, 게이트 전압 전달 소자(222)는 제어 시간 동안 턴 온 될 수 있다.
스위치 소자(223)는 표시 구간에서 메모리 소자(221)와 게이트 전압 전달 소자(222)를 전기적으로 연결시키고, 터치 구간에서 메모리 소자(221)와 게이트 전압 전달 소자(222)를 전기적으로 분리시킬 수 있다. 이를 위하여, 스위치 소자(223)의 일단자는 메모리 소자(221)와 연결되고, 타단자는 게이트 전압 전달 소자(222)와 연결될 수 있다. 표시 구간에서의 스위치 소자(223)의 동작에 따라, 메모리 소자(221)가 충전된 경우, 게이트 전압 전달 소자(222)는 턴 온 된다. 터치 구간에서의 스위치 소자(223)의 동작에 따라, 메모리 소자(221)의 충전여부와 관계없이, 게이트 전압 전달 소자(222)는 턴 오프된다. 따라서, 터치 구간에서 게이트 전압 전달 소자(222)는 게이트 온 전압을 게이트 라인에 출력할 수 없고, 게이트 제어 회로(220)는 캐리 신호(Cn)를 출력할 수 없다.
스위치 소자(223)는 표시 구간에서 터치 구간으로 변환될 때, 메모리 소자(221)가 방전되지 않음으로써 게이트 전압 전달 소자(222)가 턴 온 되는 것을 방지할 수 있다. 원칙적으로, 게이트 제어 회로(220)의 메모리 소자(221)는 제어 시간 이후의 방전 시간 동안 방전된다. 따라서, 게이트 온 전압의 출력 이후에, 게이트 전압 전달 소자(222)는 턴 오프 되어야 한다. 다만, 표시 구간에서 터치 구간으로 변환되는 시간 동안, 메모리 소자(221)의 방전을 위한 방전 시간이 제공되지 않을 수 있다. 이 경우, 스위치 소자(223)는 게이트 전압 전달 소자(222)가 턴 오프 되도록 메모리 소자(221)와 게이트 전압 전달 소자(222) 사이의 전기적 연결을 분리할 수 있다. 따라서, 게이트 전압 전달 소자(222) 동작에 따른, 터치 구간에서의 터치 감지 기능의 저하가 방지될 수 있다.
모드 선택 소자(224)는 터치 구간 동안 게이트 오프 신호(GOF)에 기초하여 게이트 라인에 터치 게이트 전압을 전달할 수 있다. 예를 들어, 모드 선택 소자(224)는 박막 트랜지스터일 수 있다. 이 경우, 모드 선택 소자(224)의 일단자는 전압 라인(VL)에 연결되어 터치 게이트 전압을 수신할 수 있고, 타단자는 게이트 라인에 연결되고, 제어 단자는 게이트 오프 신호 라인(GOL)에 연결되어 게이트 오프 신호(GOF)를 수신할 수 있다. 즉, 모드 선택 소자(224)는 터치 구간 동안 턴 온 될 수 있다.
방전 회로(230)는 표시 구간의 방전 시간 동안 포스트 캐리 신호(Cn+1)를 수신한다. 시프트 레지스터(200)가 제2 시프트 레지스터(122)인 경우, 방전 시간은 제4 시간일 수 있고, 포스트 캐리 신호(Cn+1)는 제3 시프트 레지스터(123)로부터 출력된 제3 캐리 신호(C3)일 수 있다. 방전 시간 동안 방전 회로(230)는 메모리 소자(221)의 방전 경로를 형성하고, 메모리 소자(221)는 방전된다. 메모리 소자(221)의 방전에 따라, 게이트 전압 전달 소자(222)는 턴 오프될 수 있다.
도 6은 도 5의 시프트 레지스터가 스위치 소자를 포함하지 않는 경우의 동작을 설명하기 위한 회로도이다. 도 6을 참조하면, 시프트 레지스터(300)는 충전 회로(310), 게이트 제어 회로(320), 및 방전 회로(330)를 포함한다. 도 5의 시프트 레지스터(300)는 프리 캐리 신호(Cn-1)에 기초하여 메모리 소자를 충전하고, 포스트 캐리 신호(Cn+1)에 기초하여 메모리 소자를 방전하는 시프트 레지스터의 일 실시예로 이해될 것이고, 본 발명의 시프트 레지스터가 도 6의 회로도에 제한되지 않는다.
충전 회로(310)는 표시 구간의 충전 시간 동안에 프리 캐리 신호(Cn-1)에 기초하여 메모리 소자(Cmem)를 충전할 수 있다. 충전 회로(310)는 제1 트랜지스터(Tr1) 및 제2 트랜지스터(Tr2)를 포함한다. 제1 트랜지스터(Tr1) 및 제2 트랜지스터(Tr2)는 N형 박막 트랜지스터일 수 있다. 다만, 이에 제한되지 않고, 제1 트랜지스터(Tr1) 및 제2 트랜지스터(Tr2)는 P형 박막 트랜지스터, NMOS, 또는 PMOS 등으로 다양하게 구현될 수 있다.
제1 트랜지스터(Tr1)는 제1 클럭 신호(CLK1)에 기초하여 프리 캐리 신호(Cn-1)를 게이트 제어 회로(220)에 전달할 수 있다. 제1 트랜지스터(Tr1)의 일단자는 프리 캐리 신호(Cn-1)를 수신하고, 타단자는 게이트 제어 회로(220)에 연결되고, 제어 단자는 제1 클럭 신호(CLK1)를 수신한다. 예를 들어, 제1 클럭 신호(CLK1)가 하이 레벨인 경우, 제1 트랜지스터(Tr1)는 프리 캐리 신호(Cn-1)를 게이트 제어 회로(220)에 출력할 수 있다. 제2 트랜지스터(Tr2)의 일단자 및 제어 단자는 제1 트랜지스터(Tr1)의 일단자에 연결되고, 타단자는 제1 트랜지스터(Tr1)의 타단자 및 게이트 제어 회로(220)에 연결된다.
게이트 제어 회로(320)는 표시 구간의 제어 시간 동안 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 및 충전된 메모리 소자(Cmem)에 기초하여 게이트 온 전압 및 캐리 신호(Cn)를 출력할 수 있다. 게이트 제어 회로(320)는 제3 내지 제7 트랜지스터들(Tr3~Tr7) 및 메모리 소자(Cmem)를 포함할 수 있다. 제3 내지 제7 트랜지스터들(Tr3~Tr7)은 N형 박막 트랜지스터일 수 있다. 다만, 이에 제한되지 않고, 제3 내지 제7 트랜지스터들(Tr3~Tr7)은 P형 박막 트랜지스터, NMOS, 또는 PMOS 등으로 다양하게 구현될 수 있다.
제3 트랜지스터(Tr3)는 충전된 메모리 소자(Cmem) 및 제2 클럭 신호(CLK2)에 기초하여 캐리 신호(Cn)를 전달할 수 있다. 제3 트랜지스터(Tr3)의 일단자는 제2 클럭 신호(CLK2)를 수신하고, 타단자는 캐리 신호(Cn)의 출력 단자에 연결되고, 제어 단자는 메모리 소자(Cmem)의 일단자에 연결된다. 제3 트랜지스터(Tr3)는 제어 시간에 메모리 소자(Cmem)의 충전에 기초하여 턴 온 될 수 있다. 제3 트랜지스터(Tr3)는 제어 시간 동안 하이 레벨을 갖는 제2 클럭 신호(CLK2)에 기초하여 캐리 신호(Cn)를 출력할 수 있다.
제4 트랜지스터(Tr4)는 충전된 메모리 소자(Cmem) 및 제2 클럭 신호(CLK2)에기초하여 게이트 온 전압을 게이트 라인에 전달할 수 있다. 제4 트랜지스터(Tr4)는 도 5의 게이트 전압 전달 소자(222)일 수 있다. 제4 트랜지스터(Tr4)의 일단자는 제2 클럭 신호(CLK2)를 수신하고, 타단자는 게이트 라인에 연결되고, 제어 단자는 메모리 소자(Cmem)의 일단자에 연결된다. 제4 트랜지스터(Tr4)는 제어 시간에 메모리 소자(Cmem)의 충전에 기초하여 턴 온 될 수 있다. 제4 트랜지스터(Tr4)는 제어 시간 동안 하이 레벨을 갖는 제2 클럭 신호(CLK2)에 기초하여 게이트 온 전압을 게이트 라인에 출력할 수 있다.
제5 트랜지스터(Tr5)는 제어 시간 동안 턴 오프 되어 캐리 신호(Cn)가 다른 경로로 전달되는 것을 방지한다. 제5 트랜지스터(Tr5)의 일단자는 제3 트랜지스터(Tr3)의 타단자에 연결되고, 타단자는 전압 라인에 연결되어 게이트 로우 전압(VGL)을 수신하고, 제어 단자는 제1 클럭 신호(CLK1)를 수신한다. 표시 구간에서, 게이트 로우 전압(VGL)은 터치 디스플레이 장치(100)의 픽셀 트랜지스터(TR)를 턴 오프시키는 게이트 오프 전압일 수 있다. 제5 트랜지스터(Tr5)는 제어 시간 동안 로우 레벨을 갖는 제1 클럭 신호(CLK1)에 기초하여 턴 오프 될 수 있다.
제5 트랜지스터(Tr5)는 캐리 신호(Cn)의 출력 이후에, 다른 복수의 시프트 레지스터들이 게이트 온 전압을 게이트 라인에 출력하지 않도록, 캐리 신호(Cn)를 출력하는 단자의 전압 레벨을 게이트 로우 전압(VGL)으로 낮출 수 있다. 제5 트랜지스터(Tr5)는 하이 레벨의 제1 클럭 신호(CLK1)에 기초하여 턴 온 되어, 캐리 신호(Cn)를 출력하는 단자의 전압 레벨을 게이트 로우 전압(VGL)으로 낮출 수 있다.
제6 트랜지스터(Tr6)는 제어 시간 동안 턴 오프 되어 게이트 온 전압이 다른 경로로 전달되는 것을 방지한다. 제6 트랜지스터(Tr6)의 일단자는 제4 트랜지스터(Tr4)의 타단자에 연결되고, 타단자는 전압 라인에 연결되고, 게이트 로우 전압(VGL)을 수신하고, 제어 단자는 제1 클럭 신호(CLK1)를 수신한다. 제6 트랜지스터(Tr6)는 제어 시간 동안 로우 레벨을 갖는 제1 클럭 신호(CLK1)에 기초하여 턴 오프 될 수 있다. 또한, 제6 트랜지스터(Tr6)는 방전 시간 동안 턴 온 되어 방전 회로(330)와 함께 메모리 소자(Cmem)의 방전 경로를 형성할 수 있다. 제6 트랜지스터(Tr6)는 방전 시간 동안 턴 온 되어 게이트 라인의 전압 레벨을 게이트 로우 전압(VGL)으로 낮출 수 있다.
제7 트랜지스터(Tr7)는 터치 구간 동안 턴 온 되어 터치 게이트 전압을 전달한다. 제7 트랜지스터(Tr7)는 도 5의 모드 선택 소자(224)일 수 있다. 제7 트랜지스터(Tr7)의 일단자는 게이트 라인에 연결되고, 타단자는 게이트 로우 전압(VGL)을 수신하고, 제어 단자는 게이트 오프 신호(GOF)를 수신한다. 터치 구간에서, 게이트 로우 전압(VGL)은 ??게이트 라인과 터치 전극 사이의 전위차를 최소화하기 위한 교류 전압인 터치 게이트 전압일 수 있다. 제7 트랜지스터(Tr7)는 게이트 오프 신호(GOF)에 기초하여 터치 구간에서 턴 온되고, 표시 구간에서 턴 오프될 수 있다.
메모리 소자(Cmem)는 충전 시간 동안 충전 회로(310)에 기초하여 충전되고, 제어 시간 동안 충전 상태를 유지하고, 방전 시간 동안 방전 회로(330)에 기초하여 방전된다. 메모리 소자(Cmem)는 커패시터 소자일 수 있고, 도 5의 메모리 소자(221)일 수 있다. 메모리 소자(Cmem)의 일단자는 제4 트랜지스터(Tr4)의 제어 단자에 연결되고, 타단자는 제4 트랜지스터(Tr4)의 타단자에 연결될 수 있다. 따라서, 메모리 소자(Cmem)가 충전된 경우, 제4 트랜지스터(Tr4)는 턴 온 된다.
메모리 소자(Cmem)는 제어 시간 이후에 방전 시간 없이 터치 구간으로 진입되는 경우, 방전되지 않는다. 이 경우, 제4 트랜지스터(Tr4)는 터치 구간에서 턴 온 상태를 유지할 수 있다. 터치 구간에서, 터치 게이트 전압이 제7 트랜지스터(Tr7)를 통하여 게이트 라인에 인가되나, 터치 게이트 전압의 일부가 턴 온 된 제4 트랜지스터(Tr4)로 전달될 수 있다. 이 경우, 다른 게이트 라인과 비교하여, 게이트 제어 회로(320)에 의한 등가 임피던스의 차이가 발생된다. 즉, 게이트 제어 회로(320)에 연결된 픽셀(PIX) 및 터치 전극(TE)에 의하여 측정된 터치 값은 다른 게이트 라인에 연결된 픽셀 및 터치 전극에 의하여 측정된 터치 값과 다른 값을 갖는다. 예를 들어, 게이트 제어 회로(320)에 연결된 픽셀(PIX) 및 터치 전극(TE)에 의하여 감지된 터치 값은 주변의 터치 값보다 큰 오프셋 값을 가질 수 있다.
또한, 제4 트랜지스터(Tr4)가 박막 트랜지스터인 경우, 결정 실리콘에 비하여 사용 시간에 따라 문턱 전압의 변화가 클 수 있다. 표시 구간에서 터치 구간으로 변환되는 영역의 게이트 라인과 연결되는 제4 트랜지스터(Tr4)는 다른 시프트 레지스터에 포함된 게이트 전압 전달 소자에 비하여 많은 스트레스를 받게 된다. 그 결과, 제4 트랜지스터(Tr4)는 다른 게이트 전압 전달 소자에 비하여 문턱 전압의 변화가 크게 되고, 장시간 사용에 따라, 해당 게이트 라인의 표시 영역에서 이미지 열화가 크게 발생된다. 이 경우, 해당 픽셀에서 이미지 열화로 인한 표시 품질 저하가 시인될 수 있다.
방전 회로(330)는 메모리 소자(Cmem)의 방전 경로를 제공한다. 방전 회로(330)는 포스트 캐리 신호(Cn+1)에 기초하여 메모리 소자(Cmem)를 방전시킬 수 있다. 방전 회로(330)는 제8 트랜지스터(Tr8)를 포함한다. 제1 트랜지스터(Tr1) 및 제2 트랜지스터(Tr2)는 N형 박막 트랜지스터일 수 있으나, 이에 제한되지 않고, P형 박막 트랜지스터, NMOS, 또는 PMOS 등으로 다양하게 구현될 수 있다. 제8 트랜지스터(Tr8)의 일단자는 메모리 소자(Cmem)의 일단자에 연결되고, 타단자는 게이트 로우 전압(VGL)을 수신하고, 제어 단자는 포스트 캐리 신호(Cn+1)를 수신할 수 있다.
도 7은 도 6의 시프트 레지스터의 동작을 설명하기 위한 타이밍도이다. 설명의 편의상, 도 6의 도면 부호를 참조하여 도 7이 설명된다. 도 7을 참조하면, 시간의 흐름에 따른 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 게이트 오프 신호(GOF), 및 게이트 로우 전압(VGL)의 파형을 나타낸다. 시프트 레지스터(300)의 동작 구간은 표시 구간, 과도 구간, 및 터치 구간으로 구분될 수 있다. 과도 구간은 표시 구간과 터치 구간 사이에 형성될 수 있다.
제1 시점(t1)까지 표시 구간으로 정의된다. 표시 구간에서 게이트 오프 신호(GOF) 및 게이트 로우 전압(VGL)은 로우 레벨을 유지한다. 표시 구간에서 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 서로 반전된다. 제1 클럭 신호(CLK1)가 하이 레벨일 때, 메모리 소자(Cmem)는 충전되고, 게이트 라인에 로우 레벨의 게이트 로우 전압(VGL)이 출력된다. 이후에, 제1 클럭 신호(CLK1)가 로우 레벨이고, 제2 클럭 신호(CLK2)가 하이 레벨일 때, 충전된 메모리 소자(Cmem)에 기초하여 게이트 온 전압이 게이트 라인에 출력된다.
제1 시점(t1)부터 제2 시점(t2)까지 과도 구간으로 정의된다. 과도 구간에서 게이트 오프 신호(GOF) 및 게이트 로우 전압(VGL)은 로우 레벨을 유지한다. 또한, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 서로 반전되지 않고, 로우 레벨을 유지한다. 터치 디스플레이 장치(100)는 과도 구간에서 데이터 전압을 인가하는 데이터 쓰기 동작을 중지하고, 터치 센싱을 위한 신호를 인가하기 위한 회로들이 터치 디스플레이 구동 집적 회로 내에 구현될 수 있다. 과도 구간에서, 터치 센싱을 위한 준비 동작이 이루어질 수 있다.
제1 시점(t1)까지 시프트 레지스터(300)가 로우 레벨의 제1 클럭 신호(CLK1) 및 하이 레벨의 제2 클럭 신호(CLK2)에 기초하여 게이트 온 전압을 출력하는 경우, 제2 시점(t2) 이후에 일부 메모리 소자(Cmem)가 방전되지 않는다. 메모리 소자(Cmem)의 방전을 위하여 제6 트랜지스터(Tr6)가 턴 온 되어야 하나, 제1 클럭 신호(CLK1)가 로우 레벨을 가지므로, 메모리 소자(Cmem)는 방전되지 않는다. 즉, 과도 구간 및 이후의 터치 구간에서 제4 트랜지스터(Tr4)는 턴 온 된다.
제2 시점(t2)부터 제3 시점(t3)까지 터치 구간으로 정의된다. 터치 구간에서 게이트 오프 신호(GOF)는 하이 레벨을 기준으로 출력될 수 있다. 도시된 바와 달리, 터치 구간에서 게이트 오프 신호(GOF)는 하이 레벨을 기준으로 토글될 수 있다. 제7 트랜지스터(Tr7)는 턴 온 되어 게이트 로우 전압(VGL)을 출력한다. 게이트 로우 전압(VGL)은 게이트 전극과 터치 전극 사이의 기생 커패시턴스를 제거하기 위하여 토글되는 게이트 오프 신호(GOF)와 같은 주기 및 변화량을 갖도록 토글되는 교류 전압일 수 있다. 또한, 제7 트랜지스터(Tr7)의 게이트-소스 전압은 토글되는 게이트 오프 신호(GOF) 및 게이트 로우 전압(VGL)에 기초하여 일정하게 유지될 수 있다.
터치 구간에서, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 로우 레벨을 유지한다. 일부 메모리 소자(Cmem)는 충전 상태를 유지하고, 제4 트랜지스터(Tr4)는 턴 온 된다. 따라서, 게이트 로우 전압(VGL)의 일부는 턴 온 된 제4 트랜지스터(Tr4)로 전달된다. 따라서, 시프트 레지스터(300)에 연결된 터치 전극(TE)에서 감지된 터치 값은 다른 터치 전극(TE)에서 감지된 터치 값보다 클 수 있다. 즉, 터치가 발생되지 않았음에도, 시프트 레지스터(300)에 연결된 터치 전극(TE)에서 터치가 감지된 것으로 나타날 수 있다.
제3 시점(t3)부터 제4 시점(t4)까지 과도 구간으로 정의된다. 과도 구간에서 게이트 오프 신호(GOF) 및 게이트 로우 전압(VGL)은 로우 레벨을 유지한다. 또한, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 로우 레벨을 유지한다. 즉, 메모리 소자(Cmem)는 방전되지 않고, 제4 트랜지스터(Tr4)는 턴 온 된다.
제4 시점(t4)부터 표시 구간으로 정의된다. 표시 구간에서 게이트 오프 신호(GOF) 및 게이트 로우 전압(VGL)은 로우 레벨을 유지한다. 표시 구간에서 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 서로 반전된다. 제4 시점(t4)부터 제1 클럭 신호(CLK1)는 하이 레벨을 갖고, 제2 클럭 신호(CLK2)는 로우 레벨을 갖는다. 이 때, 메모리 소자(Cmem)는 방전되고, 게이트 라인에 로우 레벨의 게이트 로우 전압(VGL)이 출력된다.
도 8은 본 발명의 실시예에 따른 시프트 레지스터의 회로도이다. 도 8은 도 5의 시프트 레지스터(200)를 구체화한 회로도이다. 도 8을 참조하면, 시프트 레지스터(400)는 충전 회로(410), 게이트 제어 회로(420), 및 방전 회로(430)를 포함한다. 도 8의 시프트 레지스터(400)는 메모리 소자(Cmem)에 의한 터치 기능 저하를 방지하는 하나의 실시예로 이해될 것이고, 본 발명의 실시예가 도 8의 회로도에 제한되지 않는다. 설명의 편의상, 도 5의 도면 부호를 참조하여 도 8이 설명된다.
충전 회로(410)는 제1 및 제2 트랜지스터들(Tr1, Tr2)을 포함한다. 게이트 제어 회로(420)는 제3 내지 제7 트랜지스터들(Tr3~Tr7)을 포함한다. 방전 회로(430)는 제8 트랜지스터(Tr8)를 포함한다. 제1 내지 제8 트랜지스터들(Tr1~Tr8)은 도 6의 제1 내지 제8 트랜지스터들(Tr1~Tr8)과 실질적으로 동일하므로, 구체적인 설명이 생략된다. 도 6과 같이, 제4 트랜지스터(Tr4)는 도 5의 게이트 전압 전달 소자(222)일 수 있고, 제7 트랜지스터(Tr7)는 도 5의 모드 선택 소자(224)일 수 있다.
제1 내지 제8 트랜지스터들(Tr1~Tr8)은 동일한 타입의 트랜지스터일 수 있다. 예를 들어, 제1 내지 제8 트랜지스터들(Tr1~Tr8)은 N형 박막 트랜지스터일 수 있다. 제1 내지 제8 트랜지스터들(Tr1~Tr8)이 하나의 타입으로 구현되는 경우, 디스플레이 패널의 제조 비용이 감소될 수 있다. 다만, 이에 제한되지 않고, 제1 내지 제8 트랜지스터들(Tr1~Tr8)은 P형 박막 트랜지스터 또는 결합된 N형 및 P형 박막 트랜지스터들로 구현될 수 있다.
게이트 제어 회로(420)는 메모리 소자(Cmem) 및 제1 내지 제3 스위치 소자들(SW1~SW3)을 더 포함한다. 메모리 소자(Cmem)는 도 5의 메모리 소자(221)일 수 있다. 제1 내지 제3 스위치 소자들(SW1~SW3)은 도 5의 스위치 소자(223)일 수 있다. 메모리 소자(Cmem)는 시프트 레지스터(400)가 표시 구간에서 프리 캐리 신호(Cn-1)를 수신할 때, 충전된다. 충전된 메모리 소자(Cmem)는 표시 구간에서 시프트 레지스터(400)가 하이 레벨의 제2 클럭 신호(CLK2)를 수신할 때, 제4 트랜지스터(Tr4)를 턴 온 시킨다. 이 경우, 제4 트랜지스터(Tr4)는 게이트 온 전압을 게이트 라인에 출력한다. 메모리 소자(Cmem)는 시프트 레지스터(400)가 표시 구간에서 포스트 캐리 신호(Cn+1)를 수신할 때, 방전된다.
제1 스위치 소자(SW1) 및 제2 스위치 소자(SW2)는 표시 구간에서 메모리 소자(Cmem)와 제4 트랜지스터(Tr4)를 전기적으로 연결시키고, 터치 구간에서 메모리 소자(Cmem)와 제4 트랜지스터(Tr4)를 전기적으로 분리시킨다. 제1 스위치 소자(SW1)의 일단자는 제4 트랜지스터(Tr4)의 제어 단자와 연결되고, 타단자는 메모리 소자(Cmem)의 일단자에 연결된다. 제1 스위치 소자(SW1)는 제1 스위치 신호(S1)에 기초하여 표시 구간에서 턴 온 되고, 터치 구간에서 턴 오프 될 수 있다. 제2 스위치 소자(SW2)의 일단자는 메모리 소자(Cmem)의 타단자에 연결되고, 타단자는 제4 트랜지스터(Tr4)의 타단자에 연결된다. 제2 스위치 소자(SW2)는 제2 스위치 신호(S2)에 기초하여 표시 구간에서 턴 온 되고, 터치 구간에서 턴 오프 될 수 있다.
제1 스위치 소자(SW1) 및 제2 스위치 소자(SW2)는 터치 구간에서 제4 트랜지스터(Tr4)가 메모리 소자(Cmem)에 의하여 턴 온 되는 것을 방지한다. 즉, 제1 및 제2 스위치 소자들(SW1, SW2)이 터치 구간에서 턴 오프 되고, 후술될 제3 스위치 소자(SW3)가 턴 온 되어 제4 트랜지스터(Tr4)의 제어 단자에 로우 전압(VLW)이 인가된다. 따라서, 제4 트랜지스터(Tr4)는 터치 구간에서 턴 오프된다. 따라서, 터치 게이트 전압의 일부가 턴 온 된 제4 트랜지스터(Tr4)로 전달되는 것이 방지될 수 있다. 따라서, 터치 디스플레이 장치의 터치 감지 기능의 저하가 방지되고, 나아가 이미지 열화로 인한 표시 기능의 저하가 방지된다. 도 8은 게이트 제어 회로(420)가 제1 및 제2 스위치 소자들(SW1, SW2)을 포함하는 것으로 도시되었으나, 이에 제한되지 않고, 게이트 제어 회로(420)는 제1 및 제2 스위치 소자들(SW1, SW2) 중 하나를 포함할 수 있다.
제3 스위치 소자(SW3)는 터치 구간에서 제4 트랜지스터(Tr4)를 턴 오프 시키기 위한 로우 전압(VLW)을 전달한다. 제3 스위치 소자(SW3)의 일단자는 제4 트랜지스터(Tr4)의 제어 단자에 연결되고, 타단자는 로우 전압(VLW)을 수신한다. 제3 스위치 소자(SW3)는 제3 스위치 신호(S3)에 기초하여 터치 구간에서 턴 온 되고, 표시 구간에서 턴 오프 된다. 로우 전압(VLW)은 제4 트랜지스터(Tr4)의 문턱 전압보다 낮은 전압 레벨을 갖는다.
도 9는 도 8의 시프트 레지스터의 동작을 설명하기 위한 타이밍도이다. 설명의 편의상, 도 8의 도면 부호를 참조하여 도 9가 설명된다. 도 9를 참조하면, 시간의 흐름에 따른 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 게이트 오프 신호(GOF), 게이트 로우 전압(VGL), 제1 내지 제3 스위치 신호들(S1~S3)의 파형을 나타낸다. 시프트 레지스터(400)의 동작은 표시 구간, 과도 구간, 및 터치 구간으로 구분될 수 있다. 과도 구간은 표시 구간과 터치 구간 사이에 형성될 수 있다. 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 게이트 오프 신호(GOF), 및 게이트 로우 전압(VGL)의 파형은 도 7의 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 게이트 오프 신호(GOF), 및 게이트 로우 전압(VGL)의 파형과 실질적으로 동일하다.
표시 구간 및 과도 구간에서, 제1 및 제2 스위치 신호들(S1, S2)은 하이 레벨을 갖고, 제3 스위치 신호(S3)는 로우 레벨을 갖는다. 터치 구간에서, 제1 및 제2 스위치 신호들(S1, S2)은 로우 레벨을 가질 수 있고, 제3 스위치 신호(S3)는 하이 레벨을 가질 수 있다. 이 경우, 제1 내지 제3 스위치 소자들(SW1~SW3)은 하이 레벨을 갖는 스위치 신호에 의하여 턴 온되고, 로우 레벨을 갖는 스위치 신호에 의하여 턴 오프 된다. 이 때의 제1 내지 제3 스위치 소자들(SW1~SW3)은 N형 박막 트랜지스터일 수 있다. 다만, 제1 내지 제3 스위치 소자들(SW1~SW3)은 다양한 타입으로 형성될 수 있고, 예를 들어, 제1 내지 제3 스위치 소자들(SW1~SW3)이 P형 박막 트랜지스터일 경우, 제1 내지 제3 스위치 신호들(S1~S3)은 도 9와 반전되어 제공될 수 있다.
제1 내지 제3 스위치 신호들(S1~S3)에 의하여 터치 구간에서, 제4 트랜지스터(Tr4)는 턴 오프 되고, 표시 구간에서 제4 트랜지스터(Tr4)는 턴 온 된다. 과도 구간에서, 제4 트랜지스터(Tr4)와 메모리 소자(Cmem)는 전기적으로 연결되고, 제4 트랜지스터(Tr4)는 턴 온 된다. 다만, 도 9와 달리, 과도 구간에서 제1 및 제2 스위치 신호들(S1, S2)은 로우 레벨을 갖고, 제3 스위치 신호(S3)는 하이 레벨을 가질 수 있다. 즉, 과도 구간에서 제4 트랜지스터(Tr4)가 턴 오프 될 수 있다. 과도 구간에서, 터치 디스플레이 장치는 표시 기능 또는 터치 기능을 수행하지 않으므로, 터치 구간에 진입하기 전에 과도 구간에서 제4 트랜지스터(Tr4)와 메모리 소자(Cmem)가 전기적으로 분리되어도 무방하다.
도 10은 도 8의 시프트 레지스터의 동작을 설명하기 위한 타이밍도이다. 설명의 편의상, 도 8의 도면 부호를 참조하여 도 10이 설명된다. 도 10을 참조하면, 시간의 흐름에 따른 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 게이트 오프 신호(GOF), 게이트 로우 전압(VGL), 제1 내지 제3 스위치 신호들(S1~S3)의 파형을 나타낸다. 시프트 레지스터(400)의 동작은 표시 구간, 과도 구간, 및 터치 구간으로 구분될 수 있다. 과도 구간은 표시 구간과 터치 구간 사이에 형성될 수 있다. 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)의 파형은 도 9의 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)의 파형과 실질적으로 동일하다.
표시 구간 및 과도 구간에서, 게이트 오프 신호(GOF) 및 게이트 로우 전압(VGL)은 로우 레벨을 갖는다. 터치 구간에서, 게이트 오프 신호(GOF)는 하이 레벨을 기준으로 토글되고, 게이트 로우 전압(VGL)은 로우 레벨을 기준으로 토글될 수 있다. 토글되는 게이트 로우 전압(VGL)에 기초하여, 게이트 전극과 터치 전극 사이의 기생 커패시턴스가 최소화되고, 토글되는 게이트 로우 전압(VGL) 및 게이트 오프 신호(GOF)에 기초하여 제7 트랜지스터(Tr7)의 게이트-소스 전압의 변화가 최소화될 수 있다.
표시 구간 및 과도 구간에서, 제1 및 제2 스위치 신호들(S1, S2)은 하이 레벨을 갖고, 제3 스위치 신호(S3)는 로우 레벨을 갖는다. 터치 구간에서, 제1 및 제2 스위치 신호들(S1, S2)은 로우 레벨을 기준으로 토글되고, 제3 스위치 신호(S3)는 하이 레벨을 기준으로 토글될 수 있다. 터치 구간에서, 제1 및 제2 스위치들(SW1, SW2)은 턴 오프 되고, 제3 스위치(SW3)는 턴 온 된다. 제1 내지 제3 스위치 신호들(S1~S3)이 토글됨으로써, 트랜지스터로 구현되는 제1 내지 제3 스위치들(SW1~SW3)의 게이트-소스 전압이 일정하게 유지될 수 있다.
제1 내지 제3 스위치 신호들(S1~S3)에 의하여 터치 구간에서, 제4 트랜지스터(Tr4)는 턴 오프 되고, 표시 구간에서 제4 트랜지스터(Tr4)는 턴 온 된다. 과도 구간에서, 제4 트랜지스터(Tr4)와 메모리 소자(Cmem)는 전기적으로 연결되고, 제4 트랜지스터(Tr4)는 턴 온 된다. 터치 구간에서, 턴 온 된 제3 스위치(SW3)에 기초하여, 제4 트랜지스터(Tr4)의 제어 단자에 로우 전압(VLW)이 인가될 수 있다. 로우 전압(VLW)은 토글될 수 있고, 토글되는 로우 전압(VLW) 및 게이트 로우 전압(VGL)에 기초하여 제4 트랜지스터(Tr4)의 게이트-소스 전압이 일정하게 유지될 수 있다.
도 11a 내지 도 11d는 도 8의 제1 내지 제3 스위치 소자들의 구성을 설명하기 위한 도면이다. 설명이 편의상, 도 8의 도면 부호를 참조하여 도 11a 내지 도 11d가 설명된다. 도 11a 내지 도 11d는 제1 내지 제3 스위치 소자들(SW1~SW3)을 구현하는 하나의 실시예로 이해될 것이고, 이와 달리, 제1 내지 제3 스위치 소자들(SW1~SW3)은 다양한 구성으로 구현될 수 있다. 도 11a 및 도 11b는 스위치 소자의 온 오프를 제어하기 위하여 별도의 외부 신호를 이용하는 실시예로 이해될 수 있다. 도 11c 및 도 11d는 스위치 소자의 온 오프를 제어하기 위하여 기존의 게이트 구동 집적 회로를 구동하기 위한 신호를 이용하는 실시예로 이해될 것이다.
도 11a를 참조하면, 제1 스위치 소자(SW1)는 N형 박막 트랜지스터(Tsn)를 포함할 수 있다. N형 박막 트랜지스터(Tsn)는 도 8의 제1 스위치 소자(SW1)뿐만 아니라 제2 스위치 소자(SW2) 및 제3 스위치 소자(SW3)에 포함될 수 있다. N형 박막 트랜지스터(Tsn)가 제1 및 제2 스위치 소자들(SW1, SW2)에 포함되는 경우, 제1 스위치 신호(S1)는 표시 구간에서 하이 레벨을 갖고, 터치 구간에서 로우 레벨을 가질 수 있다. N형 박막 트랜지스터(Tsn)가 제3 스위치 소자(SW3)에 포함되는 경우, 스위치 신호는 표시 구간에서 로우 레벨을 갖고, 터치 구간에서 하이 레벨을 가질 수 있다.
도 11b를 참조하면, 제1 스위치 소자(SW1)는 P형 박막 트랜지스터(Tsp)를 포함할 수 있다. P형 박막 트랜지스터(Tsp)는 도 8의 제1 스위치 소자(SW1)뿐만 아니라 제2 스위치 소자(SW2) 및 제3 스위치 소자(SW3)에 포함될 수 있다. P형 박막 트랜지스터(Tsp)가 제1 및 제2 스위치 소자들(SW1, SW2)에 포함되는 경우, 제1 스위치 신호(S1)는 표시 구간에서 로우 레벨을 갖고, 터치 구간에서 하이 레벨을 가질 수 있다. P형 박막 트랜지스터(Tsp)가 제3 스위치 소자(SW3)에 포함되는 경우, 스위치 신호는 표시 구간에서 하이 레벨을 갖고, 터치 구간에서 로우 레벨을 가질 수 있다.
도 11c를 참조하면, 제1 스위치 소자(SW1)는 제1 박막 트랜지스터(Tsa) 및 제2 박막 트랜지스터(Tsb)를 포함할 수 있다. 제1 박막 트랜지스터(Tsa) 및 제2 박막 트랜지스터(Tsb)는 제1 스위치 소자(SW1)뿐만 아니라 제2 스위치 소자(SW2)에 포함될 수 있다. 제1 박막 트랜지스터(Tsa) 및 제2 박막 트랜지스터(Tsb)는 N형 박막 트랜지스터일 수 있다. 제1 박막 트랜지스터(Tsa)의 일단자 및 제2 박막 트랜지스터(Tsb)의 일단자는 메모리 소자(Cmem) 또는 제4 트랜지스터(Tr4)에 연결되고, 제1 박막 트랜지스터(Tsa)의 타단자 및 제2 박막 트랜지스터(Tsb)의 타단자는 제4 트랜지스터(Tr4) 또는 메모리 소자(Cmem)에 연결된다. 제1 박막 트랜지스터(Tsa)의 제어 단자는 제1 클럭 신호(CLK1)를 수신하고, 제2 박막 트랜지스터(Tsb)의 제어 단자는 제2 클럭 신호(CLK2)를 수신한다.
표시 구간에서, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 서로 반전되므로, 제1 박막 트랜지스터(Tsa) 및 제2 박막 트랜지스터(Tsb) 중 하나는 턴 온 된다. 따라서, 표시 구간에서 제4 트랜지스터(Tr4)와 메모리 소자(Cmem)는 전기적으로 연결된다. 과도 구간 및 터치 구간에서, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 모두 로우 레벨을 유지한다. 따라서, 제1 박막 트랜지스터(Tsa) 및 제2 박막 트랜지스터(Tsb) 모두 턴 오프된다. 따라서, 터치 구간에서 제4 트랜지스터(Tr4)와 메모리 소자(Cmem)는 전기적으로 분리되고, 제4 트랜지스터(Tr4)는 턴 오프 된다. 도 11a 및 도 11b와 달리, 도 11c의 제1 스위치 소자(SW1)는 기존의 클럭 신호를 이용하므로, 게이트 구동 집적 회로(120)에 별도의 스위치 신호를 제공하기 위한 배선이 요구되지 않는다.
도 11d를 참조하면, 제3 스위치 소자(SW3)는 N형 박막 트랜지스터(Tsc)를 포함할 수 있다. 제3 스위치 소자(SW3)는 도 8의 제3 스위치 소자(SW3)일 수 있다. 제3 스위치 소자(SW3)는 게이트 오프 신호(GOF)에 기초하여 로우 전압(VLW)을 제4 트랜지스터(Tr4)의 제어 단자에 전달할 수 있다. 게이트 오프 신호(GOF)는 터치 구간에서 하이 레벨을 갖는다. 따라서, 제3 스위치 소자(SW3)는 터치 구간에서 로우 전압(VLW)을 제4 트랜지스터(Tr4)의 제어 단자에 전달하고, 제4 트랜지스터(Tr4)는 턴 오프된다.
도 11d의 제3 스위치 소자(SW3)는 기존의 게이트 오프 신호(GOF)를 이용하므로, 게이트 구동 집적 회로(120)에 별도의 스위치 신호를 제공하기 위한 배선이 요구되지 않는다. 도시되지 않았으나, 제1 및 제2 스위치 소자들(SW1, SW2)이 P형 박막 트랜지스터를 포함하고, 게이트 오프 신호(GOF)에 기초하여 동작되는 경우, 터치 구간에서 메모리 소자(Cmem)와 제4 트랜지스터(Tr4) 사이의 전기적인 연결이 분리될 수 있다.
도 12는 본 발명의 실시예에 따른 시프트 레지스터의 회로도이다. 도 12는 도 5의 시프트 레지스터(200)를 구체화한 회로도이다. 도 12를 참조하면, 시프트 레지스터(500)는 충전 회로(510), 게이트 제어 회로(520), 및 방전 회로(530)를 포함한다. 설명의 편의상 도 5의 도면 부호를 참조하여 도 12가 설명된다. 충전 회로(510) 및 방전 회로(530)는 도 8의 충전 회로(410) 및 방전 회로(430)와 실질적으로 동일하므로 구체적인 설명이 생략된다.
게이트 제어 회로(520)는 제3 내지 제7 트랜지스터들(Tr3~Tr7), 메모리 소자(Cmem), 및 제1 내지 제3 스위치 소자들(SW1~SW3)을 포함한다. 제3 내지 제7 트랜지스터들(Tr3~Tr7), 메모리 소자(Cmem), 및 제1 및 제2 스위치 소자들(SW1, SW2)은 도 8의 제3 내지 제7 트랜지스터들(Tr3~Tr7), 메모리 소자(Cmem), 및 제1 및 제2 스위치 소자들(SW1, SW2)과 실질적으로 동일하므로 구체적인 설명이 생략된다.
제3 스위치 소자(SW3)는 도 8의 제3 스위치 소자(SW3)와 달리, 터치 구간에서 제4 트랜지스터(Tr4)를 턴 오프 시키기 위한 게이트 로우 전압(VGL)을 전달한다. 제3 스위치 소자(SW3)의 일단자는 제4 트랜지스터(Tr4)의 제어 단자에 연결되고, 타단자는 게이트 로우 전압(VGL)을 수신한다. 제3 스위치 소자(SW3)는 제3 스위치 신호(S3)에 기초하여 터치 구간에서 턴 온 되고, 표시 구간에서 턴 오프 된다. 게이트 로우 전압(VGL)은 제4 트랜지스터(Tr4)의 문턱 전압보다 낮은 전압 레벨을 갖는다.
도 13은 본 발명의 실시예에 따른 게이트 구동 집적 회로의 동작 방법의 순서도이다. 도 13을 참조하면, 게이트 구동 집적 회로의 동작 방법은 도 2의 게이트 구동 집적 회로(120) 또는 도 5의 시프트 레지스터(200)에서 수행된다. 설명의 편의상 도 13의 순서도는 도 2 및 도 5의 도면 부호를 참조하여 설명된다.
S110 단계에서, 게이트 구동 집적 회로(120)는 메모리 소자(221)를 충전시킨다. 게이트 구동 집적 회로(120)는 표시 구간에서 스트로브 신호(ST), 또는 스트로브 신호(ST)에 기초하여 생성된 프리 캐리 신호(Cn-1)에 기초하여 메모리 소자(221)를 충전시킬 수 있다. 예를 들어, 시프트 레지스터(200)에 포함된 충전 회로(210)는 하이 레벨을 갖는 제1 클럭 신호(CLK1) 및 프리 캐리 신호(Cn-1)에 기초하여 메모리 소자(221)를 충전시킬 수 있다.
S120 단계에서, 게이트 전압 전달 소자(222)는 턴 온 된다. 게이트 전압 전달 소자(222)는 S110 단계에서 충전된 메모리 소자(221)에 기초하여 턴 온 될 수 있다. 동시에, 게이트 구동 집적 회로(120)는 로우 레벨을 갖는 제1 클럭 신호(CLK1), 하이 레벨을 갖는 제2 클럭 신호(CLK2), 및 충전된 메모리 소자(221)에 기초하여 게이트 라인으로 게이트 온 전압을 출력할 수 있다. 또한, 게이트 전압 전달 소자(222)는 캐리 신호(Cn)를 출력할 수 있다.
S130 단계에서, 게이트 구동 집적 회로(120)가 터치 감지를 위한 터치 구간에 진입될 예정인 경우, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)가 모두 로우 레벨을 유지하는 제1 과도 구간이 진행된다. 이 경우, 메모리 소자(221)는 방전되지 않으므로, S140 단계가 진행된다. S120 단계 이후에, 표시 구간이 유지되는 경우, 메모리 소자(221)의 방전을 위한 S160 단계가 진행된다.
S140 단계에서, 스위치 소자(223)는 메모리 소자(221)와 게이트 전압 전달 소자(222)를 전기적으로 분리시킨다. 스위치 소자(223)는 터치 구간에서 메모리 소자(221)와 게이트 전압 전달 소자(222)를 전기적으로 분리시킬 수 있으나, 이에 제한되지 않고, 과도 구간에서 메모리 소자(221)와 게이트 전압 전달 소자(222)를 전기적으로 분리시킬 수 있다. 이 경우, 게이트 전압 전달 소자(222)는 턴 오프 될 수 있고, 터치 감지를 위한 게이트 로우 전압(VGL)이 게이트 전압 전달 소자(222)로 일부 전달되는 것이 방지될 수 있다. 게이트 전압 전달 소자(222)를 턴 오프 시키기 위하여, 게이트 전압 전달 소자(222)의 문턱 전압보다 낮은 로우 전압이 게이트 전압 전달 소자(222)에 인가될 수 있다.
S150 단계에서, 게이트 구동 집적 회로(120)가 터치 감지를 위한 터치 구간이 종료되어 다시 표시 구간에 진입될 예정인 경우, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)가 모두 로우 레벨을 유지하는 제2 과도 구간이 진행된다. 이 경우, 메모리 소자(221)의 방전을 위한, S160 단계가 진행된다. 터치 구간이 유지되는 경우, S140 단계가 유지된다.
S160 단계에서, 스위치 소자(223)는 터치 구간 이후에 메모리 소자(221)와 게이트 전압 전달 소자(222)를 다시 전기적으로 연결시킨다. 스위치 소자(223)는 터치 구간 이후의 과도 구간에서 메모리 소자(221)와 게이트 전압 전달 소자(222)를 전기적으로 연결시킬 수 있으나, 이에 제한되지 않고, 표시 구간에서 메모리 소자(221)와 게이트 전압 전달 소자(222)를 전기적으로 연결시킬 수 있다.
S170 단계에서, 게이트 구동 집적 회로(120)는 메모리 소자(221)를 방전시킨다. 게이트 구동 집적 회로(120)는 표시 구간에서 포스트 캐리 신호(Cn+1)에 기초하여 메모리 소자(221)를 방전시킬 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
100: 터치 디스플레이 장치
120: 제1 게이트 구동 집적 회로
130: 제2 게이트 구동 집적 회로
200, 300, 400, 500: 시프트 레지스터
210, 310, 410, 510: 충전 회로
220, 320, 420, 520: 게이트 제어 회로
221: 메모리 소자
222: 게이트 전압 전달 소자
223: 스위치 소자
230, 330, 430, 530: 방전 회로

Claims (10)

  1. 표시 구간과 터치 구간으로 시분할되어 동작하는 게이트 구동 집적 회로에 있어서,
    상기 표시 구간의 충전 시간 동안 메모리 소자를 충전시키도록 구성되는 충전 회로;
    상기 메모리 소자를 포함하고, 상기 표시 구간의 제어 시간 동안 상기 충전된 메모리 소자에 기초하여 게이트 라인에 게이트 온 전압을 출력하도록 구성되는 게이트 제어 회로; 및
    상기 표시 구간의 방전 시간 동안 상기 충전된 메모리 소자를 방전시키도록 구성되는 방전 회로를 포함하고,
    상기 게이트 제어 회로는,
    상기 터치 구간에서 상기 메모리 소자를 상기 게이트 제어 회로로부터 전기적으로 분리시키도록 더 구성되는 게이트 구동 집적 회로.
  2. 제1 항에 있어서,
    상기 게이트 제어 회로는,
    상기 제어 시간 동안 상기 충전된 메모리 소자에 기초하여 상기 게이트 온 전압을 전달하는 게이트 전압 전달 소자를 더 포함하는 게이트 구동 집적 회로.
  3. 제2 항에 있어서,
    상기 게이트 제어 회로는,
    상기 표시 구간에서 상기 게이트 전압 전달 소자와 상기 메모리 소자를 전기적으로 연결시키고, 상기 터치 구간에서 상기 게이트 전압 전달 소자와 상기 메모리 소자를 전기적으로 분리시키는 제1 스위치 소자; 및
    상기 터치 구간에서 상기 게이트 전압 전달 소자의 문턱 전압보다 낮은 로우 전압을 전달하는 제2 스위치 소자를 더 포함하는 게이트 구동 집적 회로.
  4. 제3 항에 있어서,
    상기 제1 스위치 소자는,
    상기 게이트 전압 전달 소자의 어느 하나의 단자와 상기 메모리 소자 사이에 연결되는 게이트 구동 집적 회로.
  5. 제3 항에 있어서,
    상기 로우 전압은 상기 터치 구간에서 상기 게이트 라인에 인가되는 전압인 게이트 구동 집적 회로.
  6. 제3 항에 있어서,
    상기 제1 스위치 소자는,
    상기 터치 구간에서 로우 레벨을 기준으로 토글되는 제1 스위치 신호에 기초하여 상기 게이트 전압 전달 소자와 상기 메모리 소자를 전기적으로 분리시키고,
    상기 제2 스위치 소자는,
    상기 터치 구간에서 하이 레벨을 기준으로 토글되는 제2 스위치 신호에 기초하여 토글되는 상기 로우 전압을 상기 게이트 전압 전달 소자의 제어 단자에 전달하는 게이트 구동 집적 회로.
  7. 제1 항에 있어서,
    상기 게이트 제어 회로는,
    상기 충전 시간 동안 하이 레벨을 갖고, 상기 제어 시간 동안 로우 레벨을 갖고, 상기 방전 시간 동안 상기 하이 레벨을 갖는 제1 클럭 신호, 및 상기 충전 시간 동안 로우 레벨을 갖고, 상기 제어 시간 동안 하이 레벨을 갖고, 상기 방전 시간 동안 상기 로우 레벨을 갖는 제2 클럭 신호에 기초하여 상기 게이트 온 전압을 출력하되,
    상기 제1 클럭 신호 및 상기 제2 클럭 신호는 상기 표시 구간 및 상기 터치 구간 사이의 과도 구간 동안 로우 레벨을 갖는 게이트 구동 집적 회로.
  8. 표시 구간과 터치 구간으로 시분할되어 동작하되, 상기 표시 구간과 상기 터치 구간 사이에 과도 구간을 갖는 게이트 구동 집적 회로에 있어서,
    게이트 라인; 및
    상기 표시 구간의 일부의 시간 동안 상기 게이트 라인에 게이트 온 전압을 출력하고, 상기 터치 구간 동안 상기 게이트 라인에 터치 게이트 전압을 출력하는 시프트 레지스터를 포함하고,
    상기 시프트 레지스터는,
    상기 표시 구간의 상기 일부의 시간 동안 상기 게이트 온 전압을 상기 게이트 라인에 전달하는 게이트 전압 전달 소자;
    상기 표시 구간의 상기 일부의 시간 동안 상기 게이트 전압 전달 소자를 턴 온 시키는 메모리 소자; 및
    상기 표시 구간 동안 상기 게이트 전압 전달 소자와 상기 메모리 소자를 전기적으로 연결시키고, 상기 터치 구간 동안 상기 게이트 전압 전달 소자와 상기 메모리 소자를 전기적으로 분리시키는 스위치 소자를 포함하는 게이트 구동 집적 회로.
  9. 제8 항에 있어서,
    상기 시프트 레지스터는,
    상기 표시 구간에서 하이 레벨과 로우 레벨이 반복되되, 서로 반전되는 제1 클럭 신호 및 제2 클럭 신호에 기초하여 상기 게이트 온 전압을 출력하고, 상기 과도 구간에서 로우 레벨을 각각 유지하는 상기 제1 클럭 신호 및 상기 제2 클럭 신호에 기초하여 게이트 오프 전압을 출력하는 게이트 구동 집적 회로.
  10. 제9 항에 있어서,
    상기 게이트 전압 전달 소자는,
    상기 표시 구간의 상기 일부의 시간 동안 상기 하이 레벨의 상기 제2 클럭 신호에 기초하여 생성된 상기 게이트 온 전압을 전달하고,
    상기 메모리 소자는,
    상기 표시 구간의 상기 일부의 시간 이전의 상기 하이 레벨의 상기 제1 클럭 신호에 기초하여 충전되고, 상기 충전에 기초하여 상기 게이트 전압 전달 소자를 턴 온 시키는 게이트 구동 집적 회로.
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