KR20170014072A - 스테이지 회로 및 이를 이용한 주사 구동부 - Google Patents

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Abstract

본 발명은 실장면적을 최소화할 수 있도록 한 스테이지 회로에 관한 것이다.
본 발명의 실시예에 의한 스테이지 회로는 제 1노드의 전압, 제 2노드의 전압 및 제 1입력단자로 공급되는 제 1클럭신호에 대응하여 제 1출력단자로 제 i(i는 자연수)케리신호, 제 2출력단자로 제 i주사신호를 공급하기 위한 출력부와; 상기 제 1입력단자로 공급되는 제 1클럭신호에 대응하여 상기 제 2노드의 전압을 제어하기 위한 제어부와; 제 2입력단자로 공급되는 이전단 스테이지의 케리신호에 대응하여 상기 제 1노드의 전압을 제어하기 위한 풀업부와; 상기 제 2노드의 전압 및 제 3입력단자로 공급되는 다음단 스테이지의 케리신호에 대응하여 상기 제 1노드의 전압을 제어하기 위한 풀다운부를 구비하며; 상기 풀다운부는 제 1전극이 제 1노드에 접속되며, 제 2전극이 다음단 스테이지에 접속되는 제 1커패시터를 구비한다.

Description

스테이지 회로 및 이를 이용한 주사 구동부{STAGE CIRCUIT AND SCAN DRIVER USING THE SAME}
본 발명의 실시예는 스테이지 회로 및 이를 이용한 주사 구동부에 관한 것으로, 특히 실장면적을 최소화할 수 있도록 한 스테이지 회로 및 이를 이용한 주사 구동부에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시장치(Liquid Crystal Display Device : LCD), 유기전계발광 표시장치(Organic Light Emitting Display Device : OLED) 및 플라즈마 디스플레이 패널(Plasma Display Panel : PDP) 등과 같은 표시장치(Display Device)의 사용이 증가하고 있다.
일반적으로, 표시장치는 데이터선들로 데이터신호를 공급하기 위한 데이터 구동부, 주사선들로 주사신호를 공급하기 위한 주사 구동부, 주사선들 및 데이터선들에 의하여 구획된 영역에 위치되는 화소들을 포함하는 화소부를 구비한다.
화소부에 포함된 화소들은 주사선으로 주사신호가 공급될 때 선택되어 데이터선으로부터 데이터신호를 공급받는다. 데이터신호를 공급받은 화소들은 데이터신호에 대응하는 휘도의 빛을 외부로 공급한다.
주사 구동부는 주사선들에 접속되는 스테이지들을 구비한다. 스테이지들은 타이밍 제어부로부터의 신호들에 대응하여 자신과 접속된 주사선으로 주사신호를 공급한다. 이를 위하여, 스테이지들 각각은 P형(예를 들면, PMOS) 및/또는 N형(예를 들면, NMOS)의 트랜지스터로 구성되며, 화소들과 동시에 패널에 실장될 수 있다.
한편, 패널에 실장되는 스테이지들은 소정의 실장 면적을 차지하고, 이에 따라 스테이지들의 실장 면적을 최소화할 수 있는 방법이 요구되고 있다.
따라서, 본 발명은 실장면적을 최소화할 수 있도록 한 스테이지 회로 및 이를 이용한 주사 구동부를 제공하는 것이다.
본 발명의 실시예에 의한 스테이지 회로는 제 1노드의 전압, 제 2노드의 전압 및 제 1입력단자로 공급되는 제 1클럭신호에 대응하여 제 1출력단자로 제 i(i는 자연수)케리신호, 제 2출력단자로 제 i주사신호를 공급하기 위한 출력부와; 상기 제 1입력단자로 공급되는 제 1클럭신호에 대응하여 상기 제 2노드의 전압을 제어하기 위한 제어부와; 제 2입력단자로 공급되는 이전단 스테이지의 케리신호에 대응하여 상기 제 1노드의 전압을 제어하기 위한 풀업부와; 상기 제 2노드의 전압 및 제 3입력단자로 공급되는 다음단 스테이지의 케리신호에 대응하여 상기 제 1노드의 전압을 제어하기 위한 풀다운부를 구비하며; 상기 풀다운부는 제 1전극이 제 1노드에 접속되며, 제 2전극이 다음단 스테이지에 접속되는 제 1커패시터를 구비한다.
실시 예에 의한, 상기 제 1커패시터의 제 2전극은 상기 제 3입력단자에 접속된다.
실시 예에 의한, 상기 제 1커패시터의 제 2전극은 다음단 스테이지의 제 2출력단자에 접속된다.
실시 예에 의한, 상기 풀업부는 제 1전극 및 게이트전극이 상기 제 2입력단자에 접속되고, 제 2전극이 상기 제 1노드에 접속되는 제 1트랜지스터를 구비한다.
실시 예에 의한, 제 1오프전압을 공급받는 제 1전원 입력단자와, 상기 제 1오프전압과 상이한 제 2오프전압을 공급받는 제 2전원 입력단자를 더 구비한다.
실시 예에 의한, 상기 출력부는 상기 제 1입력단자와 상기 제 1출력단자 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 제 2트랜지스터와; 상기 제 1출력단자와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 3트랜지스터와; 상기 제 1입력단자와 상기 제 2출력단자 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 제 4트랜지스터와; 상기 제 2출력단자와 상기 제 1전원 입력단자 사이에 접속되며, 게이트전극에 상기 제 2노드에 접속되는 제 5트랜지스터와; 상기 제 2출력단자와 상기 제 1전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 3입력단자에 접속되는 제 6트랜지스터를 구비한다.
실시 예에 의한, 상기 제어부는 상기 제 1입력단자에 제 1전극 및 게이트전극이 접속되는 제 7트랜지스터와; 상기 제 7트랜지스터의 제 2전극과 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 1출력단자에 접속되는 제 8트랜지스터와; 상기 제 1입력단자와 상기 제 2노드 사이에 접속되며, 게이트전극이 상기 제 7트랜지스터의 제 2전극에 접속되는 제 9트랜지스터와; 상기 제 2노드와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 1출력단자에 접속되는 제 10트랜지스터를 구비한다.
실시 예에 의한, 상기 풀다운부는 상기 제 1노드와 상기 제 2전원 입력단자 사이에 직렬로 접속되며, 게이트전극이 상기 제 3입력단자에 접속되는 제 11트랜지스터 및 제 12트랜지스터와; 상기 제 1노드와 상기 제 2전원 입력단자 사이에 직렬로 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 13트랜지스터 및 제 14트랜지스터와; 상기 제 1출력단자와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이이 상기 제 3입력단자에 접속되는 제 15트랜지스터를 구비한다.
실시 예에 의한, 상기 이전단 스테이지의 케리신호는 제 i-1케리신호 또는 게이트 스타트 펄스이며, 상기 다음단 스테이지의 케리신호는 제 i+1케리신호이다.
본 발명의 실시예에 의한 주사 구동부는 주사선들 각각과 접속되며, 외부로부터 입력되는 복수의 클럭신호들 중 어느 하나의 클럭신호를 주사신호로 출력하는 스테이지 회로들을 구비하며; 상기 스테이지 회로들 중 i(i는 자연수)번째 스테이지 회로는 제 1노드의 전압, 제 2노드의 전압 및 제 1입력단자로 공급되는 제 1클럭신호에 대응하여 제 1출력단자로 제 i케리신호, 제 2출력단자로 제 i주사신호를 공급하기 위한 출력부와; 상기 제 1입력단자로 공급되는 제 1클럭신호에 대응하여 상기 제 2노드의 전압을 제어하기 위한 제어부와; 제 2입력단자로 공급되는 이전단 스테이지의 케리신호에 대응하여 상기 제 1노드의 전압을 제어하기 위한 풀업부와; 상기 제 2노드의 전압 및 제 3입력단자로 공급되는 다음단 스테이지의 케리신호에 대응하여 상기 제 1노드의 전압을 제어하기 위한 풀다운부를 구비하며; 상기 풀다운부는 제 1전극이 제 1노드에 접속되며, 제 2전극이 다음단 스테이지에 접속되는 제 1커패시터를 구비한다.
실시 예에 의한, 상기 제 1커패시터의 제 2전극은 상기 제 3입력단자에 접속된다.
실시 예에 의한, 상기 제 1커패시터의 제 2전극은 다음단 스테이지의 제 2출력단자에 접속된다.
본 발명의 실시예에 의한 스테이지 회로 및 이를 이용한 주사 구동부에 의하면 Q노드의 전압 하강시간을 상승시킴과 동시에 전압 상승폭을 최소화한다. Q노드의 전압 하강시간이 상승되는 경우 출력단자의 전압이 빠르게 하강되고, 이에 따라 신뢰성을 확보함과 동시에 출력단자와 접속된 트랜지스터의 실장 면적을 최소화할 수 있다. 또한, Q노드의 전압 상승폭이 낮아지는 경우, Q노드와 접속된 트랜지스터의 스트레스를 줄임과 동시에 실장 면적을 최소화할 수 있다.
도 1은 본 발명의 실시예에 의한 표시장치를 개략적으로 나타내는 블록도이다.
도 2는 도 1에 도시된 주사 구동부를 개략적으로 나타내는 도면이다.
도 3은 스테이지에 연결된 단자들을 개략적으로 나타내는 도면이다.
도 4는 도 3에 도시된 스테이지의 제 1실시예에 의한 회로도를 나타내는 도면이다.
도 5는 도 4에 도시된 스테이지 회로의 구동방법을 나타내는 파형도이다.
도 6은 도 4에 도시된 Q노드의 하강시간을 나타내는 도면이다.
도 7은 본 발명의 실시예에 의한 시뮬레이션 결과를 나타내는 도면이다.
도 8은 도 3에 도시된 스테이지의 제 2실시예에 의한 회로도를 나타내는 도면이다.
이하 첨부한 도면을 참고하여 본 발명의 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 기재한다. 다만, 본 발명은 청구범위에 기재된 범위 안에서 여러 가지 상이한 형태로 구현될 수 있으므로 하기에 설명하는 실시예는 표현 여부에 불구하고 예시적인 것에 불과하다.
즉, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 이하의 설명에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 도면에서 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호 및 부호로 나타내고 있음에 유의해야 한다.
도 1은 본 발명의 실시예에 의한 표시장치를 개략적으로 나타내는 블록도이다. 도 1에서는 설명의 편의성을 위하여 표시장치가 액정 표시장치인 것으로 가정하여 설명하였지만, 본원 발명이 이에 한정되지는 않는다.
도 1을 참조하면, 본 발명의 실시예에 의한 표시장치는 화소부(100), 주사 구동부(110), 데이터 구동부(120), 타이밍 제어부(130) 및 호스트 시스템(140)을 구비한다.
화소부(100)는 액정패널의 유효 표시부를 의미한다. 액정패널은 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함) 기판과 컬러필터 기판을 포함한다. TFT 기판과 컬러필터 기판 사이에는 액정층이 형성된다. TFT 기판 상에는 데이터선(D)들 및 주사선(S)들이 형성되고, 주사선(S)들 및 데이터선(D)들에 의하여 구획된 영역에는 복수의 화소들이 배치된다.
화소들 각각에 포함되는 TFT는 주사선(S)으로부터의 주사신호에 응답하여 데이터선(D)을 경유하여 공급되는 데이터신호의 전압을 액정 커패시터(Clc)에 전달한다. 이를 위하여 TFT의 게이트전극은 주사선(S)에 접속되고, 제 1전극은 데이터선(D)에 접속된다. 그리고, TFT의 제 2전극은 액정 커패시터(Clc) 및 스토리지 커패시터(Storage Capacitor : SC)에 접속된다.
여기서, 제 1전극은 TFT의 소오스전극 및 드레인전극 중 어느 하나를 의미하며, 제 2전극은 제 1전극과 다른 전극을 의미한다. 일례로, 제 1전극이 드레인전극으로 설정되는 경우, 제 2전극은 소오스전극으로 설정된다. 또한, 액정 커패시터(Clc)는 TFT 기판에 형성되는 화소전극(미도시)과 공통전극 사이의 액정을 등가적으로 표현한 것이다. 스토리지 커패시터(SC)는 화소전극에 전달된 데이터신호의 전압을 다음 데이터신호가 공급될 때까지 일정시간 유지한다.
컬러필터 기판에는 블랙 매트릭스 및 컬러필터 등이 형성된다.
공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 컬러필터 기판에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극과 함께 TFT 기판에 형성된다. 이와 같은 공통전극으로는 공통전압(Vcom)이 공급된다. 또한, 액정패널의 액정모드는 전술한 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다.
데이터 구동부(120)는 타이밍 제어부(130)로부터 입력되는 영상 데이터(RGB)를 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 아날로그 데이터전압들을 생성한다. 데이터 구동부(120)에서 생성된 정극성/부극성 아날로그 데이터전압은 데이터신호로써 데이터선(D)들로 공급된다.
주사 구동부(110)는 주사선(S)들로 주사신호를 공급한다. 일례로, 주사 구동부(110)는 주사선(S)들로 주사신호를 순차적으로 공급할 수 있다. 주사선(S)들로 주사신호가 순차적으로 공급되면 화소들이 수평라인 단위로 선택되고, 주사신호에 의하여 선택된 화소들은 데이터신호를 공급받는다. 이를 위하여, 주사 구동부(110)는 도 2에 도시된 바와 같이 주사선(S)들 각각에 접속되는 스테이지(ST)를 구비한다. 이와 같은 주사 구동부(110)는 ASG(Armophouse silicon gate driver)의 형태로 액정 패널에 실장될 수 있다. 즉, 주사 구동부(110)는 박막 공정을 통해서 TFT 기판에 실장될 수 있다. 또한, 주사 구동부(110)는 화소부(100)를 사이에 두고 액정 패널의 양측에 실장될 수도 있다.
타이밍 제어부(130)는 호스트 시스템(140)으로부터 출력된 영상 데이터(RGB), 수직동기신호(Vsync), 수평동기신호(Hsync), 데이터 인에이블 신호(DE) 및 클럭신호(CLK) 등의 타이밍 신호들에 기초하여 게이트 제어신호를 주사 구동부(110)로 공급하고, 데이터 제어신호를 데이터 구동부(120)로 공급한다.
게이트 제어신호에는 게이트 스타트 펄스(Gate Start Pulse : GSP), 하나 이상의 게이트 쉬프트 클럭(Gate Shift Clock : GSC) 등이 포함된다. 게이트 스타트 펄스(GSP)는 첫 번째 주사신호의 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 하나 이상의 클럭신호를 의미한다.
데이터 제어신호에는 소스 스타트 펄스(Source Start Pulse : SSP), 소스 샘플링 클럭(Source Sampling Clock : SSC), 소스 출력 인에이블신호(Source Output Enable : SOE) 및 극성 제어신호(POL) 등이 포함된다. 소스 스타트 펄스(SSP)는 데이터 구동부(120)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(120)의 샘플링 동작을 제어한다. 소스 출력 인에이블신호(SOE)는 데이터 구동부(120)의 출력 타이밍을 제어한다. 극성 제어신호(POL)는 데이터 구동부(120)로부터 출력되는 데이터신호의 극성을 j(j는 자연수) 수평기간 주기로 반전시킨다.
호스트 시스템(140)은 LVDS(Low Voltage Differential Signaling), TMDS(Transition Minimized Differential Signaling) 등의 인터페이스를 통해 영상 데이터(RGB)를 타이밍 제어부(130)로 공급한다. 또한, 호스트 시스템(140)은 타이밍 신호들(Vsync, Hsync, DE, CLK)을 타이밍 제어부(130)로 공급한다.
도 2는 도 1에 도시된 주사 구동부를 개략적으로 나타내는 도면이다.
도 2를 참조하면, 본 발명의 실시예에 의한 주사 구동부(110)는 복수의 스테이지들(ST1 내지 STn)을 구비한다. 스테이지들(ST1 내지 STn) 각각은 주사선들(S1 내지 Sn) 중 어느 하나와 접속되며, 게이트 스타트 펄스(GSP)에 대응하여 주사선들(S1 내지 Sn)로 주사신호를 공급한다. 여기서, i(i는 자연수)번째 스테이지(STi)는 i번째 주사선(Si)에 접속되어 i번째 주사선(Si)으로 주사신호를 공급할 수 있다.
스테이지들(ST1 내지 STn) 각각은 게이트 쉬프트 클럭(GSC)으로써 타이밍 제어부(130)로부터 공급되는 클럭신호들(CLK1, CLK2) 중 어느 하나의 클럭신호를 공급받는다. 일례로, 홀수 번째 스테이지들(ST1, ST3, ..)은 제 1클럭신호(CLK1)에 의하여 구동되며, 짝수 번째 스테이지들(ST2, ST4,...)은 제 2클럭신호(CLK2)에 의하여 구동될 수 있다.
제 1클럭신호(CLK1)는 도 5에 도시된 바와 같이 하이레벨 및 로우레벨을 반복하는 구형파 신호이다. 제 1클럭신호(CLK1)의 하이레벨은 게이트 온 전압으로 설정될 수 있고, 로우레벨은 도 3에 도시된 제 2오프전압(VSS2)으로 설정될 수 있다.
제 2클럭신호(CLK2)는 하이레벨 및 로우레벨을 반복하는 구형파 신호이다. 제 2클럭신호(CLK2)의 하이레벨은 게이트 온 전압으로 설정될 수 있고, 로우레벨은 제 2오프전압(VSS2)으로 설정될 수 있다. 여기서, 제 2클럭신호(CLK2)는 제 1클럭신호(CLK1)와 반전된 위상을 갖도록 설정될 수 있다.
한편, 상술한 설명에서는 주사 구동부(110)로 2개의 클럭신호(CLK1, CLK2)가 공급되는 것으로 기재하였지만, 본원 발명이 이에 한정되지는 않는다. 일례로, 주사 구동부(110)로는 주사선들(S1 내지 Sn)로 공급되는 주사신호들에 대응하여 2개 이상의 클럭신호가 공급될 수 있다.
또한, 도 2에서는 n개의 스테이지(ST1 내지 STn)만이 도시되었지만, 본원 발명이 이에 한정되지는 않는다. 일례로, 주사 구동부(110)는 이전단 스테이지들로부터 생성되는 신호들을 생성하기 위하여, 복수의 더미 스테이지들을 추가로 구비할 수 있다.
도 3은 스테이지에 연결된 단자들을 개략적으로 나타내는 도면이다. 도 3에서는 설명의 편의성을 위하여 제 i스테이지(STi)를 도시하기로 한다.
도 3을 참조하면, 제 i스테이지(STi)는 제 1입력단자(1121), 제 2입력단자(1122), 제 3입력단자(1123), 제 1출력단자(1124), 제 2출력단자(1125), 제 1전원 입력단자(1126) 및 제 2전원 입력단자(1127)를 구비한다.
제 1입력단자(1121)는 제 1클럭신호(CLK1)를 공급받는다.
제 2입력단자(1122)는 이전단 스테이지(STi-1)로부터 제 i-1케리신호(CRi-1)를 공급받는다. 추가적으로, 제 i스테이지(STi)가 첫 번째 스테이지인 경우 제 2입력단자(1122)로는 게이트 스타트 펄스(GSP)가 공급될 수 있다.
제 3입력단자(1123)는 다음단 스테이지(STi+1)로부터 제 i+1케리신호(CRi+1)를 공급받는다.
제 1출력단자(1124)는 제 i스테이지(STi)의 케리전압(CRi)을 이전단 및 다음단 스테이지(STi-1, STi+1)로 공급한다.
제 2출력단자(1125)(또는 Gout)는 제 i스테이지(STi)의 주사신호(SSi)를 제 i주사선(Si)으로 공급한다.
제 1전원 입력단자(1126)는 제 1오프전압(VSS1)을 공급받고, 제 2전원 입력단자(1127)는 제 2오프전압(VSS2)을 공급받는다. 여기서, 제 2오프전압(VSS2)은 제 1오프전압(VSS1)보다 낮은 전압으로 설정될 수 있다. 추가적으로, 본원 발명에서는 트랜지스터를 완전히 턴-오프하기 위하여 제 1오프전압(VSS1) 및 제 2오프전압(VSS2)을 사용하지만, 본원 발명이 이에 한정되지는 않는다. 일례로, 제 1전원 입력단자(1126) 및 제 2전원 입력단자(1127)로 제 1오프전압(VSS1)이 공급될 수도 있다.
도 4는 도 3에 도시된 스테이지의 제 1실시예에 의한 회로도를 나타내는 도면이다.
도 4를 참조하면, 본 발명의 제 1실시예에 의한 스테이지(STi)는 풀업부(200), 풀다운부(202), 제어부(204) 및 출력부(206)를 구비한다.
풀업부(200)는 제 i-1케리신호(CRi-1)에 대응하여 제 1노드(Q1 : Q노드)의 전압을 제어한다. 이를 위하여, 풀업부(200)는 제 1트랜지스터(M1)를 구비한다.
제 1트랜지스터(M1)의 제 1전극 및 게이트전극은 제 2입력단자(1122)에 접속되고, 제 2전극은 제 1노드(Q1)에 접속된다. 즉, 제 1트랜지스터(M1)는 다이오드 형태로 접속되며, 제 2입력단자(1122)로 제 i-1케리신호(CRi-1)가 공급될 때 턴-온된다.
출력부(206)는 제 1입력단자(1121)로 공급되는 제 1클럭신호(CLK1), 제 1노드(Q1) 및 제 2노드(Q2)의 전압에 대응하여 제 1출력단자(1124)로 케리신호(CRi), 제 2출력단자(1125)로 주사신호(SSi)를 출력한다. 이를 위하여, 출력부(206)는 제 2트랜지스터(M2) 내지 제 6트랜지스터(M6), 제 2커패시터(C2)를 구비한다.
제 2트랜지스터(M2)의 제 1전극은 제 1입력단자(1121)에 접속되고, 제 2전극은 제 1출력단자(1124)에 접속된다. 그리고, 제 2트랜지스터(M2)의 게이트전극은 제 1노드(Q1)에 접속된다. 이와 같은 제 2트랜지스터(M2)는 제 1노드(Q1)의 전압에 대응하여 턴-온 및 턴-오프되면서 제 1입력단자(1121)와 제 1출력단자(1124)의 접속을 제어한다.
제 3트랜지스터(M3)의 제 1전극은 제 1출력단자(1124)에 접속되고, 제 2전극은 제 2전원 입력단자(1127)에 접속된다. 그리고, 제 3트랜지스터(M3)의 게이트전극은 제 2노드(Q2)에 접속된다. 이와 같은 제 3트랜지스터(M3)는 제 2노드(Q2)의 전압에 대응하여 턴-온 및 턴-오프되면서 제 1출력단자(1124)와 제 2전원 입력단자(1127)의 접속을 제어한다.
제 4트랜지스터(M4)의 제 1전극은 제 1입력단자(1121)에 접속되고, 제 2전극은 제 2출력단자(1125)에 접속된다. 그리고, 제 4트랜지스터(M4)의 게이트전극은 제 1노드(Q1)에 접속된다. 이와 같은 제 4트랜지스터(M4)는 제 1노드(Q1)의 전압에 대응하여 턴-온 및 턴-오프되면서 제 1입력단자(1121)와 제 2출력단자(1125)의 접속을 제어한다.
제 5트랜지스터(M5)의 제 1전극은 제 2출력단자(1125)에 접속되고, 제 2전극은 제 1전원 입력단자(1126)에 접속된다. 그리고, 제 5트랜지스터(M5)의 게이트전극은 제 2노드(Q2)에 접속된다. 이와 같은 제 5트랜지스터(M5)는 제 2노드(Q2)의 전압에 대응하여 턴-온 및 턴-오프되면서 제 2출력단자(1125)와 제 1전원 입력단자(1126)의 접속을 제어한다.
제 6트랜지스터(M6)의 제 1전극은 제 2출력단자(1125)에 접속되고, 제 2전극은 제 1전원 입력단자(1126)에 접속된다. 그리고, 제 6트랜지스터(M6)의 게이트전극은 제 3입력단자(1123)에 접속된다. 이와 같은 제 6트랜지스터(M6)는 제 i+1케리신호(CRi+1)가 공급될 때 턴-온되어 제 2출력단자(1125)와 제 1전원 입력단자(1126)를 전기적으로 접속시킨다.
제 2커패시터(C2)는 제 1노드(Q1)와 제 2출력단자(1125) 사이에 접속된다. 이와 같은 제 2커패시터(C2)는 부스팅 커패시터의 역할을 수행한다. 다시 말하여, 제 2커패시터(C2)는 제 4트랜지스터(M4)가 턴-온될 때 제 2출력단자(1125)의 전압 상승에 대응하여 제 1노드(Q1)의 전압을 상승시키고, 이에 따라 제 4트랜지스터(M4)가 턴-온 상태를 안정적으로 유지하도록 한다.
제어부(204)는 제 1입력단자(1121)로 공급되는 제 1클럭신호(CLK1)에 대응하여 제 2노드(Q2)의 전압을 제어한다. 이를 위하여, 제어부(204)는 제 7트랜지스터(M7) 내지 제 10트랜지스터(M10)를 구비한다.
제 7트랜지스터(M7)의 제 1전극 및 게이트전극은 제 1입력단자(1121)에 접속되고, 제 2전극은 제 8트랜지스터(M8)의 제 1전극과 제 9트랜지스터(M9)의 게이트전극에 접속된다. 이와 같은, 제 7트랜지스터(M7)는 다이오드 형태로 접속되며, 제 1입력단자(1121)로 제 1클럭신호(CLK1)가 공급될 때 턴-온된다.
제 8트랜지스터(M8)의 제 1전극은 제 7트랜지스터(M7)의 제 2전극에 접속되고, 제 2전극은 제 2전원 입력단자(1127)에 접속된다. 그리고, 제 8트랜지스터(M8)의 게이트전극은 제 1출력단자(1124)에 접속된다. 이와 같은 제 8트랜지스터(M8)는 제 1출력단자(1124)로 케리신호(CRi)가 공급될 때 턴-온된다.
제 9트랜지스터(M9)의 제 1전극은 제 1입력단자(1121)에 접속되고, 제 2전극은 제 2노드(Q2)에 접속된다. 그리고, 제 9트랜지스터(M9)의 게이트전극은 제 7트랜지스터(M7)의 제 2전극에 접속된다. 이와 같은 제 9트랜지스터(M9)는 제 7트랜지스터(M7)로부터 공급되는 전압에 대응하여 턴-온 및 턴-오프되면서 제 1입력단자(1121)와 제 2노드(Q2)의 접속을 제어한다.
제 10트랜지스터(M10)의 제 1전극은 제 2노드(Q2)에 접속되고, 제 2전극은 제 2전원 입력단자(1127)에 접속된다. 그리고, 제 10트랜지스터(M10)의 게이트전극은 제 1출력단자(1124)에 접속된다. 이와 같은 제 10트랜지스터(M10)는 제 1출력단자(1124)로 케리신호(CRi)가 공급될 때 턴-온된다.
풀다운부(202)는 제 2노드(Q2)의 전압 및 제 3입력단자(1123)로 공급되는 제 i+1케리신호(CRi+1)에 대응하여 제 1노드(Q1) 및 제 1출력단자(1124)의 전압을 제어한다. 이를 위하여, 풀다운부(202)는 제 11트랜지스터(M11) 내지 제 15트랜지스터(M15), 제 1커패시터(C1)를 구비한다.
제 11트랜지스터(M11) 및 제 12트랜지스터(M12)는 제 1노드(Q1) 및 제 2전원 입력단자(1127) 사이에 직렬로 접속된다. 그리고, 제 11트랜지스터(M11) 및 제 12트랜지스터(M12)의 게이트전극은 제 3입력단자(1123)에 접속된다. 이와 같은 제 11트랜지스터(M11) 및 제 12트랜지스터(M12)는 제 i+1케리신호(CRi+1)가 공급될 때 턴-온되어 제 1노드(Q1) 및 제 2전원 입력단자(1127)를 전기적으로 접속시킨다. 추가적으로, 제 1노드(Q1) 및 제 2전원 입력단자(1127) 사이에 트랜지스터들(M11, M12)이 직렬로 접속되기 때문에 제 1노드(Q1) 및 제 2전원 입력단자(1127) 사이의 전압이 분압되고, 이에 따라 수명 특성을 향상시킬 수 있다.
제 13트랜지스터(M13) 및 제 14트랜지스터(M14)는 제 1노드(Q1) 및 제 2전원 입력단자(1127) 사이에 직렬로 접속된다. 그리고, 제 13트랜지스터(M13) 및 제 14트랜지스터(M14)의 게이트전극은 제 2노드(Q2)에 접속된다. 이와 같은 제 13트랜지스터(M13) 및 제 14트랜지스터(M14)는 제 2노드(Q2)의 전압에 대응하여 턴-온 및 턴-오프되면서 제 1노드(Q1)와 제 2전원 입력단자(1127)의 전기적 접속을 제어한다. 추가적으로, 제 1노드(Q1) 및 제 2전원 입력단자(1127) 사이에 트랜지스터들(M13, M14)이 직렬로 접속되기 때문에 제 1노드(Q1) 및 제 2전원 입력단자(1127) 사이의 전압이 분압되고, 이에 따라 수명 특성을 향상시킬 수 있다.
제 15트랜지스터(M15)의 제 1전극은 제 1출력단자(1124)에 접속되고, 제 2전극은 제 2전원 입력단자(1127)에 접속된다. 그리고, 제 15트랜지스터(M15)의 게이트전극은 제 3입력단자(1123)에 접속된다. 이와 같은 제 15트랜지스터(M15)는 제 i+1케리신호(CRi+1)가 공급될 때 턴-온되어 제 1출력단자(1124)와 제 2전원 입력단자(1127)를 전기적으로 접속시킨다.
제 1커패시터(C1)의 제 1전극은 제 1노드(Q1)에 접속되고, 제 2전극은 제 3입력단자(1123)에 접속된다. 이와 같은 제 1커패시터(C1)는 제 1노드(Q1)의 전압 하강속도를 지연하고, 이에 따라 제 1출력단자(1124) 및 제 2출력단자(1125)의 전압 하강시간(Falling Time)을 단축시킬 수 있다. 또한, 제 1커패시터(C1)의 제 1노드(Q1)의 전압 상승폭을 최소화하여 제 1트랜지스터(M1)의 스트레스를 최소화할 수 있다. 이와 관련하여 상세한 설명은 후술하기로 한다.
도 5는 도 4에 도시된 스테이지 회로의 구동방법을 나타내는 파형도이다. 이후, 설명에서 클럭신호 및 케리신호 등이 공급된다는 것은 게이트 온 전압을 의미하며, 클럭신호 및 케리신호 등이 공급 중단된다는 것은 게이트 오프 전압을 의미한다.
도 5를 참조하면, 먼저 제 1기간(T1) 동안 제 2입력단자(1122)로 제 i-1케리신호(CRi-1)가 공급된다. 제 i-1케리신호(CRi-1)가 공급되면 제 1트랜지스터(M1)가 턴-온된다. 제 1트랜지스터(M1)가 턴-온되면 제 1노드(Q1)로 제 i-1케리신호(CRi-1)가 공급된다.
제 1노드(Q1)로 제 i-1케리신호(CRi-1)가 공급되면 제 2트랜지스터(M2) 및 제 4트랜지스터(M4)가 턴-온된다. 제 2트랜지스터(M2) 및 제 4트랜지스터(M4)가 턴-온되면 제 1출력단자(1124) 및 제 2출력단자(1125)가 제 1입력단자(1121)와 전기적으로 접속된다.
제 2기간(T2)에는 제 1입력단자(1121)로 제 1클럭신호(CLK1)가 공급된다. 이때, 제 2트랜지스터(M2) 및 제 4트랜지스터(M4)가 턴-온 상태로 설정되기 때문에 제 1입력단자(1121)로 공급된 제 1클럭신호(CLK1)는 제 1출력단자(1124) 및 제 2출력단자(1125)로 공급된다. 여기서, 제 1출력단자(1124)로 공급된 제 1클럭신호(CLK1)는 제 i케리신호(CRi)로써 이전단 및 다음단 스테이지로 공급된다. 그리고, 제 2출력단자(1125)로 공급된 제 1클럭신호(CLK1)는 주사신호(SSi)로써 주사선(Si)으로 공급된다.
한편, 제 2기간(T2) 동안 제 2커패시터(C2)의 부스팅에 의하여 제 1노드(Q1)의 전압은 제 1클럭신호(CLK1)보다 높은 전압으로 상승되고, 이에 따라 제 2트랜지스터(M2) 및 제 4트랜지스터(M4)는 안정적으로 턴-온 상태를 유지한다. 추가적으로, 제 2기간(T2) 동안 상승되는 제 1노드(Q1)의 전압은 제 2커패시터(C2) 및 제 1커패시터(C1)의 비율에 대응하여 결정된다. 즉, 본원 발명과 같이 제 1노드(Q1)에 제 1커패시터(C1)가 접속되는 경우 제 1노드(Q1)의 전압 상승폭이 낮아진다
제 1노드(Q1)의 전압 상승폭이 낮아지면 제 2기간(T2) 동안 제 1트랜지스터(M1)의 양단전압, 즉 제 2입력단자(1122)의 전압과 제 1노드(Q1)의 전압차를 최소화할 수 있다. 이와 같이 제 1트랜지스터(M1)의 양단 전압차가 낮아지면 제 1트랜지스터(M1)에 인가되는 스트레스를 최소화할 수 있고, 이에 따라 동작의 신뢰성을 확보할 수 있다. 또한, 제 1트랜지스터(M1)의 양단 전압차가 낮아지면 제 1트랜지스터(M1)의 실장면적을 줄일 수 있다.
추가적으로, 제 2기간(T2) 동안 제 1출력단자(1124)로 공급되는 제 i케리신호(CRi)에 의하여 제 8트랜지스터(M8) 및 제 10트랜지스터(M10)가 턴-온된다. 제 8트랜지스터(M8)가 턴-온되면 제 2오프전압(VSS2)이 제 9트랜지스터(M9)의 게이트전극으로 공급된다. 제 10트랜지스터(M10)가 턴-온되면 제 2오프전압(VSS2)이 제 2노드(Q2)로 공급된다. 따라서, 제 2기간(T2) 동안 제 2노드(Q2)는 제 2오프전압(VSS2)으로 설정되고, 이에 따라 제 3트랜지스터(M3)는 턴-오프 상태를 유지한다.
한편, 제 2기간(T2) 동안 제 1입력단자(1121)로 제 1클럭신호(CLK1)가 공급되면 제 7트랜지스터(M7)가 턴-온된다. 여기서, 제 7트랜지스터(M7)는 다이오드 형태로 접속된다. 따라서, 제 7트랜지스터(M7)와 제 8트랜지스터(M8)가 유사한 채널폭을 갖는 경우, 제 9트랜지스터(M9)의 게이트전극 전압은 제 2오프전압(VSS2)으로 하강된다. 또한, 제 9트랜지스터(M9)가 턴-온된다 하더라도 제 10트랜지스터(M10)에 의하여 제 2노드(Q2)는 안정적으로 제 2오프전압(VSS2)을 유지할 수 있다.
제 3기간(T3)에는 제 3입력단자(1123)로 제 i+1케리신호(CRi+1)가 공급된다. 제 3입력단자(1123)로 제 i+1케리신호(CRi+1)가 공급되면 제 6트랜지스터(M6), 제 11트랜지스터(M11), 제 12트랜지스터(M12) 및 제 15트랜지스터(M15)가 턴-온된다.
제 6트랜지스터(M6)가 턴-온되면 제 1전원 입력단자(1126)로부터의 제 1오프전압(VSS1)이 제 2출력단자(1125)로 공급된다. 제 15트랜지스터(M15)가 턴-온되면 제 2전원 입력단자(1127)로부터의 제 2오프전압(VSS2)이 제 1출력단자(1124)로 공급된다.
제 11트랜지스터(M11) 및 제 12트랜지스터(M12)가 턴-온되면 제 2오프전압(VSS2)이 제 1노드(Q1)로 공급된다. 제 1노드(Q1)로 제 2오프전압(VSS2)이 공급되면 제 2트랜지스터(M2) 및 제 4트랜지스터(M4)가 턴-오프된다. 이때, 제 4트랜지스터(M4)의 게이트전극으로는 제 2오프전압(VSS2)이 공급되고 제 2전극으로는 제 2오프전압(VSS2)보다 높은 제 1오프전압(VSS1)이 공급된다. 따라서, 제 3기간(T3) 동안 제 4트랜지스터(M4)는 완전한 턴-오프 상태로 설정될 수 있다.
추가적으로, 제 3기간(T3) 동안 제 1커패시터(C1) 및 제 2커패시터(C2)에 의하여 제 1노드(Q1)의 하강시간(Falling Time)이 증가된다. 다시 말하여, 제 3기간(T3) 동안 제 1노드(Q1)는 도 6에 도시된 바와 같이 소정의 시간을 가지고 하강된다.(도 6의 "A" 부분)
이와 같이 제 1노드(Q1)의 하강시간이 증가되면 제 4트랜지스터(M4)의 턴-온 시간이 증가되고, 이에 따라 제 2출력단자(1125)에 인가된 전압에 의한 전류는 제 6트랜지스터(M6)를 경유하여 제 1전원 입력단자(1126)로 공급됨과 동시에 제 4트랜지스터(M4)를 경유하여 제 1입력단자(1121)로 공급된다. 즉, 본원 발명에서는 제 3기간(T3) 동안 제 2출력단자(1125)의 전압을 제 1전원 입력단자(1126) 및 제 1입력단자(1121)를 이용하여 하강시킨다.
이 경우, 제 2출력단자(1125)의 전압이 빠르게 하강되고, 이에 따라 동작의 신뢰성을 확보할 수 있다. 또한, 제 6트랜지스터(M6)의 실장면적을 최소화할 수 있다.
상세히 설명하면, 제 6트랜지스터(M6)는 제 2출력단자(1125)의 전압을 하강시키기 위한 트랜지스터로 넓은 실장 면적을 가지고 형성되어야 한다. 하지만, 본원 발명과 같이 제 6트랜지스터(M6) 이외에 제 4트랜지스터(M4)를 추가로 이용하여 제 2출력단자(1125)의 전압을 하강시키는 경우 제 6트랜지스터(M6)의 실장면적을 최소화할 수 있는 장점이 있다.
마찬가지로, 제 1노드(Q1)의 하강시간이 증가되면 제 2트랜지스터(M2)의 턴-온 시간이 증가되고, 이에 따라 제 1출력단자(1124)에 인가된 전압에 의한 전류는 제 15트랜지스터(M15)를 경유하여 제 2전원 입력단자(1127)로 공급됨과 동시에 제 2트랜지스터(M2)를 경유하여 제 1입력단자(1121)로 공급된다.
이 경우, 제 1출력단자(1124)의 전압이 빠르게 하강되고, 이에 따라 동작의 신뢰성을 확보할 수 있다. 또한, 제 15트랜지스터(M15)의 실장면적을 최소화할 수 있다.
제 4기간(T4)에는 제 1입력단자(1121)로 제 1클럭신호(CLK1)가 공급된다. 제 1입력단자(1121)로 제 1클럭신호(CLK1)가 공급되면 제 7트랜지스터(M7) 및 제 9트랜지스터(M9)가 턴-온된다. 제 9트랜지스터(M12)가 턴-온되면 제 2노드(Q2)로 제 1클럭신호(CLK1)의 전압이 공급된다.
제 2노드(Q2)로 제 1클럭신호(CLK1)가 공급되면 제 3트랜지스터(M3), 제 5트랜지스터(M5), 제 13트랜지스터(M13) 및 제 14트랜지스터(M14)가 턴-온된다.
제 3트랜지스터(M3)가 턴-온되면 제 1출력단자(1124)로 제 2오프전압(VSS2)이 공급된다. 제 5트랜지스터(M5)가 턴-온되면 제 2출력단자(1125)로 제 1오프전압(VSS1)이 공급된다. 제 13트랜지스터(M13) 및 제 14트랜지스터(M14)가 턴-온되면 제 1노드(Q1)로 제 2오프전압(VSS2)이 공급된다. 제 1노드(Q1)로 제 2오프전압(VSS2)이 공급되면 제 2트랜지스터(M2) 및 제 4트랜지스터(M4)가 턴-오프 상태로 설정된다.
실제로, 본원 발명의 스테이지들 각각은 상술한 제 1기간(T1) 내지 제 4기간(T4)에 대응하여 주사신호(SS) 및 케리신호(CR)를 출력한다.
도 7은 본 발명의 실시예에 의한 시뮬레이션 결과를 나타내는 도면이다. 도 7에서 종래는 도 4의 스테이지 회로에서 제 1커패시터(C1)가 제거된 경우를 의미한다.
도 7을 참조하면, 제 2기간(T2) 동안 제 1노드(Q1)의 전압은 본원 발명이 종래보다 낮게 설정된다. 즉, 본원 발명의 경우 제 1커패시터(C1) 및 제 2커패시터(C2)에 의하여 제 1노드(Q1)의 전압 상승량이 낮아지고, 이에 따라 제 1트랜지스터(M1)에 인가되는 스트레스를 최소화할 수 있다. 이 경우, 제 1트랜지스터(M1)의 실장면적을 줄일 수 있는 장점이 있다.
또한, 본원 발명의 경우 제 3기간(T3) 동안 제 1노드(Q1)의 전압 하강시간이 종래와 비교하여 증가되고, 이에 따라 제 2출력단자(1125)의 전압을 빠르게 하강시킬 수 있다.
추가적으로, 제 i스테이지(STi)는 제 1클럭신호(CLK1)에 의하여 구동되며, 제 i스테이지(STi)에 포함되는 제 1커패시터(C1)는 제 2클럭신호(CLK2)에 의하여 구동된다. 여기서, 제 1클럭신호(CLK1) 및 제 2클럭신호(CLK2)는 반전된 위상을 갖기 때문에 제 2출력단자(1125)에서 발생될 수 있는 글리치(Glitch) 노이즈를 최소화할 수 있다.
도 8은 도 3에 도시된 스테이지의 제 2실시예에 의한 회로도를 나타내는 도면이다. 도 8을 설명할 때 도 4와 동일한 구성에 대해서는 동일한 도면부호를 할당함과 아울러 상세한 설명은 생략하기로 한다.
도 8을 참조하면, 본 발명의 제 2실시예에서 제 1커패시터(C1)의 제 1전극은 제 1노드(Q1)에 접속되고, 제 2전극은 다음단 스테이지(STi+1)의 제 2출력단자(1125)와 접속된다.
여기서, 다음단 스테이지(STi+1)의 제 2출력단자(1125)는 다음단 스테이지(STi+1)의 케리신호(CRi+1)와 동일한 신호로 설정된다. 따라서, 동작과정은 도 4와 동일하며, 상세한 설명은 생략하기로 한다.
추가적으로, 본원 발명에서는 설명의 편의성을 위하여 트랜지스터들을 피모스(NMOS)로 도시하였지만, 본원 발명이 이에 한정되지는 않는다. 다시 말하여, 트랜지스터들은 피모스(PMOS)로 형성될 수도 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형예가 가능함을 이해할 수 있을 것이다.
전술한 발명에 대한 권리범위는 이하의 특허청구범위에서 정해지는 것으로써, 명세서 본문의 기재에 구속되지 않으며, 청구범위의 균등 범위에 속하는 변형과 변경은 모두 본 발명의 범위에 속할 것이다.
100 : 화소부 110 : 주사 구동부
120 :데이터 구동부 130 : 타이밍 제어부
140 : 호스트 시스템 200 : 풀업부
202 : 풀다운부 204 : 제어부
206 : 출력부 1121,1122,1123 : 입력단자
1124,1125 : 출력단자 1126,1127 : 전원 입력단자

Claims (12)

  1. 제 1노드의 전압, 제 2노드의 전압 및 제 1입력단자로 공급되는 제 1클럭신호에 대응하여 제 1출력단자로 제 i(i는 자연수)케리신호, 제 2출력단자로 제 i주사신호를 공급하기 위한 출력부와;
    상기 제 1입력단자로 공급되는 제 1클럭신호에 대응하여 상기 제 2노드의 전압을 제어하기 위한 제어부와;
    제 2입력단자로 공급되는 이전단 스테이지의 케리신호에 대응하여 상기 제 1노드의 전압을 제어하기 위한 풀업부와;
    상기 제 2노드의 전압 및 제 3입력단자로 공급되는 다음단 스테이지의 케리신호에 대응하여 상기 제 1노드의 전압을 제어하기 위한 풀다운부를 구비하며;
    상기 풀다운부는 제 1전극이 제 1노드에 접속되며, 제 2전극이 다음단 스테이지에 접속되는 제 1커패시터를 구비하는 것을 특징으로 하는 스테이지 회로.
  2. 제 1항에 있어서,
    상기 제 1커패시터의 제 2전극은 상기 제 3입력단자에 접속되는 것을 특징으로 하는 스테이지 회로.
  3. 제 1항에 있어서,
    상기 제 1커패시터의 제 2전극은 다음단 스테이지의 제 2출력단자에 접속되는 것을 특징으로 하는 스테이지 회로.
  4. 제 1항에 있어서,
    상기 풀업부는
    제 1전극 및 게이트전극이 상기 제 2입력단자에 접속되고, 제 2전극이 상기 제 1노드에 접속되는 제 1트랜지스터를 구비하는 것을 특징으로 하는 스테이지 회로.
  5. 제 1항에 있어서,
    제 1오프전압을 공급받는 제 1전원 입력단자와,
    상기 제 1오프전압과 상이한 제 2오프전압을 공급받는 제 2전원 입력단자를 더 구비하는 것을 특징으로 하는 스테이지 회로.
  6. 제 5항에 있어서,
    상기 출력부는
    상기 제 1입력단자와 상기 제 1출력단자 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 제 2트랜지스터와;
    상기 제 1출력단자와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 3트랜지스터와;
    상기 제 1입력단자와 상기 제 2출력단자 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 제 4트랜지스터와;
    상기 제 2출력단자와 상기 제 1전원 입력단자 사이에 접속되며, 게이트전극에 상기 제 2노드에 접속되는 제 5트랜지스터와;
    상기 제 2출력단자와 상기 제 1전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 3입력단자에 접속되는 제 6트랜지스터를 구비하는 것을 특징으로 하는 스테이지 회로.
  7. 제 5항에 있어서,
    상기 제어부는
    상기 제 1입력단자에 제 1전극 및 게이트전극이 접속되는 제 7트랜지스터와;
    상기 제 7트랜지스터의 제 2전극과 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 1출력단자에 접속되는 제 8트랜지스터와;
    상기 제 1입력단자와 상기 제 2노드 사이에 접속되며, 게이트전극이 상기 제 7트랜지스터의 제 2전극에 접속되는 제 9트랜지스터와;
    상기 제 2노드와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 1출력단자에 접속되는 제 10트랜지스터를 구비하는 것을 특징으로 하는 스테이지 회로.
  8. 제 5항에 있어서,
    상기 풀다운부는
    상기 제 1노드와 상기 제 2전원 입력단자 사이에 직렬로 접속되며, 게이트전극이 상기 제 3입력단자에 접속되는 제 11트랜지스터 및 제 12트랜지스터와;
    상기 제 1노드와 상기 제 2전원 입력단자 사이에 직렬로 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 13트랜지스터 및 제 14트랜지스터와;
    상기 제 1출력단자와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이이 상기 제 3입력단자에 접속되는 제 15트랜지스터를 구비하는 것을 특징으로 하는 스테이지 회로.
  9. 제 1항에 있어서,
    상기 이전단 스테이지의 케리신호는 제 i-1케리신호 또는 게이트 스타트 펄스이며, 상기 다음단 스테이지의 케리신호는 제 i+1케리신호인 것을 특징으로 하는 스테이지 회로.
  10. 주사선들 각각과 접속되며, 외부로부터 입력되는 복수의 클럭신호들 중 어느 하나의 클럭신호를 주사신호로 출력하는 스테이지 회로들을 구비하며;
    상기 스테이지 회로들 중 i(i는 자연수)번째 스테이지 회로는
    제 1노드의 전압, 제 2노드의 전압 및 제 1입력단자로 공급되는 제 1클럭신호에 대응하여 제 1출력단자로 제 i케리신호, 제 2출력단자로 제 i주사신호를 공급하기 위한 출력부와;
    상기 제 1입력단자로 공급되는 제 1클럭신호에 대응하여 상기 제 2노드의 전압을 제어하기 위한 제어부와;
    제 2입력단자로 공급되는 이전단 스테이지의 케리신호에 대응하여 상기 제 1노드의 전압을 제어하기 위한 풀업부와;
    상기 제 2노드의 전압 및 제 3입력단자로 공급되는 다음단 스테이지의 케리신호에 대응하여 상기 제 1노드의 전압을 제어하기 위한 풀다운부를 구비하며;
    상기 풀다운부는 제 1전극이 제 1노드에 접속되며, 제 2전극이 다음단 스테이지에 접속되는 제 1커패시터를 구비하는 것을 특징으로 하는 주사 구동부.
  11. 제 10항에 있어서,
    상기 제 1커패시터의 제 2전극은 상기 제 3입력단자에 접속되는 것을 특징으로 하는 주사 구동부.
  12. 제 10항에 있어서,
    상기 제 1커패시터의 제 2전극은 다음단 스테이지의 제 2출력단자에 접속되는 것을 특징으로 하는 주사 구동부.

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107170411A (zh) * 2017-05-12 2017-09-15 京东方科技集团股份有限公司 Goa单元、goa电路、显示驱动电路和显示装置
KR20200022066A (ko) * 2018-08-21 2020-03-03 삼성디스플레이 주식회사 스캔 구동부 및 이를 포함하는 표시 장치
US10847082B2 (en) 2018-08-23 2020-11-24 Samsung Display Co., Ltd. Gate driving circuit having a plurality of gate driving circuit blocks, display device including the same, and driving method thereof
CN113096607A (zh) * 2019-12-23 2021-07-09 深圳市柔宇科技股份有限公司 像素扫描驱动电路、阵列基板与显示终端

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102287194B1 (ko) * 2015-03-30 2021-08-09 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
CN106875917B (zh) * 2017-04-27 2020-01-03 武汉华星光电技术有限公司 扫描驱动电路与阵列基板
CN106952606B (zh) * 2017-05-18 2020-07-10 上海天马有机发光显示技术有限公司 一种移位寄存电路单元、移位寄存电路及显示面板
CN110880304B (zh) * 2018-09-06 2022-03-04 合肥鑫晟光电科技有限公司 移位寄存器单元、栅极驱动电路、显示装置及驱动方法
KR20200072635A (ko) * 2018-12-12 2020-06-23 삼성디스플레이 주식회사 스캔 구동부 및 이를 포함하는 표시 장치
KR20200119954A (ko) * 2019-04-10 2020-10-21 삼성디스플레이 주식회사 게이트 구동부 및 이를 포함하는 표시 장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120044585A (ko) * 2010-10-28 2012-05-08 삼성전자주식회사 게이트 구동회로 및 이를 구비한 표시 장치
KR20130083151A (ko) * 2012-01-12 2013-07-22 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 구비한 표시 장치
KR20140042308A (ko) * 2012-09-28 2014-04-07 삼성디스플레이 주식회사 표시 패널
US20150043703A1 (en) * 2013-08-09 2015-02-12 Chengdu Boe Optoelectronics Technology Co., Ltd. Shift register unit, driving method thereof, shift register and display device
KR20150019098A (ko) * 2013-08-12 2015-02-25 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 구비한 표시 장치
KR20150018970A (ko) * 2013-08-12 2015-02-25 삼성디스플레이 주식회사 스테이지 회로 및 이를 이용한 주사 구동부

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100685307B1 (ko) * 1999-11-05 2007-02-22 엘지.필립스 엘시디 주식회사 쉬프트 레지스터
KR20040097503A (ko) * 2003-05-12 2004-11-18 엘지.필립스 엘시디 주식회사 쉬프트 레지스터
US7289594B2 (en) * 2004-03-31 2007-10-30 Lg.Philips Lcd Co., Ltd. Shift registrer and driving method thereof
JP4826213B2 (ja) * 2005-03-02 2011-11-30 ソニー株式会社 レベルシフト回路およびシフトレジスタ並びに表示装置
CN101228590A (zh) * 2005-07-26 2008-07-23 皇家飞利浦电子股份有限公司 多输入电路
KR100796137B1 (ko) * 2006-09-12 2008-01-21 삼성에스디아이 주식회사 쉬프트 레지스터 및 이를 이용한 유기전계발광 표시장치
KR101307414B1 (ko) * 2007-04-27 2013-09-12 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 포함하는 액정 표시 장치
TWI373019B (en) * 2007-05-09 2012-09-21 Chunghwa Picture Tubes Ltd Shift register and shift register apparatus therein
KR101543281B1 (ko) * 2009-02-19 2015-08-11 삼성디스플레이 주식회사 게이트 구동회로 및 이를 구비한 표시 장치
TWI421872B (zh) * 2009-03-24 2014-01-01 Au Optronics Corp 能降低耦合效應之移位暫存器
WO2011148655A1 (ja) * 2010-05-24 2011-12-01 シャープ株式会社 シフトレジスタ
KR101756667B1 (ko) * 2011-04-21 2017-07-11 엘지디스플레이 주식회사 쉬프트 레지스터 및 이를 포함하는 표시장치
KR20130137860A (ko) 2012-06-08 2013-12-18 삼성디스플레이 주식회사 스테이지 회로 및 이를 이용한 발광제어선 구동부
KR102084716B1 (ko) * 2013-03-13 2020-03-05 삼성디스플레이 주식회사 표시 패널
KR102060462B1 (ko) * 2013-04-02 2019-12-31 삼성디스플레이 주식회사 게이트 구동부 및 그것을 포함하는 표시 장치
KR102046483B1 (ko) 2013-08-07 2019-11-21 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 구비한 표시 장치
CN103474038B (zh) * 2013-08-09 2016-11-16 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、移位寄存器与显示装置
KR102108880B1 (ko) 2013-09-17 2020-05-12 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
KR102128579B1 (ko) 2014-01-21 2020-07-01 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 구비한 표시 장치
KR102187771B1 (ko) 2014-03-13 2020-12-08 삼성디스플레이 주식회사 게이트 드라이버 및 이를 포함하는 표시 장치
KR20150115105A (ko) 2014-04-02 2015-10-14 삼성디스플레이 주식회사 게이트 구동 회로, 게이트 구동 회로의 구동방법 및 이를 이용한 표시장치
KR20150142708A (ko) 2014-06-10 2015-12-23 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 포함하는 표시 장치
CN104299594B (zh) * 2014-11-07 2017-02-15 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及显示装置
KR102282028B1 (ko) 2015-01-14 2021-07-29 삼성디스플레이 주식회사 게이트 구동 회로
KR102253623B1 (ko) 2015-01-14 2021-05-21 삼성디스플레이 주식회사 게이트 구동 회로
KR102278875B1 (ko) 2015-01-14 2021-07-20 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시장치
KR102386847B1 (ko) 2015-01-15 2022-04-15 삼성디스플레이 주식회사 게이트 구동회로 및 이를 갖는 표시 장치
KR102314447B1 (ko) 2015-01-16 2021-10-20 삼성디스플레이 주식회사 게이트 구동회로 및 그것을 포함하는 표시 장치
KR102309625B1 (ko) 2015-01-20 2021-10-06 삼성디스플레이 주식회사 게이트 구동 회로, 게이트 구동 회로의 구동방법 및 이를 이용한 표시장치
KR20160092584A (ko) 2015-01-27 2016-08-05 삼성디스플레이 주식회사 게이트 구동회로
KR102281237B1 (ko) 2015-02-13 2021-07-26 삼성디스플레이 주식회사 게이트 회로, 게이트 회로의 구동방법 및 이를 이용한 표시장치
KR102301271B1 (ko) 2015-03-13 2021-09-15 삼성디스플레이 주식회사 표시 장치
KR102343799B1 (ko) 2015-04-02 2021-12-28 삼성디스플레이 주식회사 게이트 구동부 및 이를 포함하는 표시 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120044585A (ko) * 2010-10-28 2012-05-08 삼성전자주식회사 게이트 구동회로 및 이를 구비한 표시 장치
KR20130083151A (ko) * 2012-01-12 2013-07-22 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 구비한 표시 장치
KR20140042308A (ko) * 2012-09-28 2014-04-07 삼성디스플레이 주식회사 표시 패널
US20150043703A1 (en) * 2013-08-09 2015-02-12 Chengdu Boe Optoelectronics Technology Co., Ltd. Shift register unit, driving method thereof, shift register and display device
KR20150019098A (ko) * 2013-08-12 2015-02-25 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 구비한 표시 장치
KR20150018970A (ko) * 2013-08-12 2015-02-25 삼성디스플레이 주식회사 스테이지 회로 및 이를 이용한 주사 구동부

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107170411A (zh) * 2017-05-12 2017-09-15 京东方科技集团股份有限公司 Goa单元、goa电路、显示驱动电路和显示装置
KR20200022066A (ko) * 2018-08-21 2020-03-03 삼성디스플레이 주식회사 스캔 구동부 및 이를 포함하는 표시 장치
US10847082B2 (en) 2018-08-23 2020-11-24 Samsung Display Co., Ltd. Gate driving circuit having a plurality of gate driving circuit blocks, display device including the same, and driving method thereof
CN113096607A (zh) * 2019-12-23 2021-07-09 深圳市柔宇科技股份有限公司 像素扫描驱动电路、阵列基板与显示终端

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