KR20190058995A - 디스플레이 장치 - Google Patents

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이정현
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Abstract

본 출원은 터치 센싱 구간 동안 프리차징 전압에 의한 출력 박막 트랜지스터의 열화가 최소화될 수 있는 게이트 구동 회로를 포함하는 디스플레이 장치를 제공하는 것으로, 디스플레이 장치는 표시 영역을 갖는 디스플레이 패널, 및 표시 영역을 복수의 수평 블록으로 분할하고 한 프레임 중 복수의 디스플레이 구간마다 수평 블록 단위로 수평 블록 내의 게이트 라인들을 구동하는 게이트 구동 회로를 포함하고, 게이트 구동 회로는 디스플레이 구간마다 해당하는 수평 블록에 포함된 복수의 게이트 라인들에 스캔 펄스를 공급하는 복수의 구동 스테이지를 갖는 복수의 구동 스테이지 그룹, 및 복수의 구동 스테이지 그룹 사이에 위치하고 캐리 신호를 후단 구동 스테이지 그룹으로 출력하는 적어도 하나의 홀딩 스테이지를 갖는 복수의 홀딩 스테이지 그룹을 포함하며, 적어도 하나의 홀딩 스테이지는 전단 구동 스테이지 그룹으로부터 제공되는 출력 신호에 응답하여 홀딩 커패시터를 충전하고 홀딩 커패시터에 충전된 홀딩 전압을 기반으로 캐리 신호를 후단 구동 스테이지 그룹으로 출력할 수 있다.

Description

디스플레이 장치{DISPLAY APPARATUS}
본 출원은 터치 센서를 갖는 디스플레이 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 디스플레이 장치에 대한 요구가 다양한 형태로 증가하고 있으며, 액정 디스플레이 장치와 발광 디스플레이 장치 등의 다양한 타입의 디스플레이 장치가 활용되고 있다. 또한, 디스플레이 장치들 중에서, 모바일 폰, 스마트 폰(smart phone), 스마트 와치(smart watch), 태블릿 PC(Personal Computer), 또는 와치 폰(watch phone) 등과 같은 모바일 디바이스, 및 스마트 텔레비전, 노트북, 또는 모니터 등의 중대형 디바이스 등은 사용자의 입력 편의를 위해 터치 스크린 방식의 유저 인터페이스를 제공하고 있다. 이러한 터치 처리가 가능한 디스플레이 장치는 더 많은 다양한 기능을 제공할 수 있도록 발전되고 있으며, 사용자 요구 또한 더욱 다양해지고 있다.
터치 스크린 방식의 유저 인터페이스를 갖는 디스플레이 장치는 디스플레이 패널에 영상을 표시하는 디스플레이 구동과 사용자 터치에 따른 터치 위치 및/또는 터치 포스 등을 감지하는 터치 구동을 시간적으로 분할하는 시분할 구동(time division driving) 방식으로 구동된다.
시분할 구동 방식의 유저 인터페이스는 한 프레임을 디스플레이 구간과 터치 센싱 구간으로 시분할 구동하여 한 프레임 동안 1회 터치 레포트를 수행하는 수직 블랭킹 방식, 및 한 프레임 동안 디스플레이 구간과 터치 센싱 구간을 여러 번에 걸쳐 시분할 구동하여 한 프레임 동안 여러 번 터치 레포트를 수행하는 수평 블랭킹 방식으로 구분할 수 있다. 이러한 시분할 구동 방식 중 수평 블랭킹 방식은 120Hz 이상의 터치 레포트 레이트를 가지므로 수평 블랭킹 방식 대비 터치 감도를 향상시킬 수 있다.
수평 블랭킹 방식의 디스플레이 장치는 시분할 구동을 위한 쉬프트 레지스터를 갖는 게이트 구동 회로를 포함한다. 쉬프트 레지스터는 디스플레이 패널에 내장(또는 집적)되는 것으로, 디스플레이 구동을 위한 복수의 구동 스테이지 블록 및 터치 구동을 위한 복수의 홀딩 스테이지 블록을 포함한다.
복수의 구동 스테이지 블록과 복수의 홀딩 스테이지 블록 각각은 디스플레이 장치의 얇은 베젤 폭 구현을 위하여 비정질 박막 트랜지스터 대비 이동도가 높은 복수의 산화물 박막 트랜지스터를 갖는 스테이지 회로로 구성되는데, 산화물 박막 트랜지스터는 비정질 박막 트랜지스터와 달리 열화가 복원되지 않는 문제점이 있다. 특히, 복수의 홀딩 스테이지 블록 각각의 스테이지 회로는 전단 구동 스테이지 블록의 출력 신호를 터치 센싱 구간 동안 홀딩시키는 역할을 하기 때문에 터치 센싱 구간 동안 출력 박막 트랜지스터의 열화가 가속화되고, 이로 인하여 출력 박막 트랜지스터를 통해 출력되는 캐리 신호의 전압 부족에 의해 캐리 신호의 신뢰성이 저하되는 문제점이 있다.
이상 설명한 배경기술의 내용은 본 출원의 발명자가 본 출원의 도출을 위해 보유하고 있었거나, 본 출원의 도출 과정에서 습득한 기술 정보로서, 반드시 본 출원의 출원 전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.
본 출원은 터치 센싱 구간 동안 프리차징 전압에 의한 출력 박막 트랜지스터의 열화가 최소화될 수 있는 게이트 구동 회로를 포함하는 디스플레이 장치를 제공하는 것을 기술적 과제로 한다.
본 출원에 따른 디스플레이 장치는 복수의 게이트 라인과 복수의 데이터 라인 및 복수의 터치 센서를 포함하는 표시 영역을 갖는 디스플레이 패널, 상기 표시 영역을 복수의 수평 블록으로 분할하고 한 프레임 중 복수의 디스플레이 구간마다 수평 블록 단위로 수평 블록 내의 게이트 라인들을 구동하는 게이트 구동 회로, 및 한 프레임 중 복수의 터치 센싱 구간마다 수평 블록 단위로 수평 블록 내의 터치 센서들을 통해 터치를 센싱하는 터치 구동 회로를 포함하며, 게이트 구동 회로는 디스플레이 구간마다 해당하는 수평 블록에 포함된 복수의 게이트 라인들에 스캔 펄스를 공급하는 복수의 구동 스테이지를 갖는 복수의 구동 스테이지 그룹, 및 복수의 구동 스테이지 그룹 사이에 위치하고 캐리 신호를 후단 구동 스테이지 그룹으로 출력하는 적어도 하나의 홀딩 스테이지를 갖는 복수의 홀딩 스테이지 그룹을 포함하며, 적어도 하나의 홀딩 스테이지는 전단 구동 스테이지 그룹으로부터 제공되는 출력 신호에 응답하여 홀딩 커패시터를 충전하고 홀딩 커패시터에 충전된 홀딩 전압을 기반으로 캐리 신호를 후단 구동 스테이지 그룹으로 출력할 수 있다.
본 출원에 따른 디스플레이 장치는 한 프레임 중 복수의 터치 센싱 구간마다 동작하는 홀딩 스테이지들에 공급되는 프리차징 전압을 기반으로 캐리 클럭을 캐리 신호로 출력하는 출력 트랜지스터의 열화가 최소화될 수 있으며, 이를 통해 출력 트랜지스터를 통해 출력되는 캐리 신호의 전압 부족으로 인하 캐리 신호의 신뢰성 저하를 방지할 수 있다.
또한, 본 출원에 따른 디스플레이 장치는 한 프레임 중 복수의 터치 센싱 구간마다 동작하는 홀딩 스테이지들의 구성이 단순화됨에 따라 홀딩 스테이지의 회로 면적이 감소하여 게이트 구동 회로의 폭이 감소될 수 있고, 이로 인해 베젤 폭이 감소될 수 있다.
위에서 언급된 본 출원의 효과 외에도, 본 출원의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 출원이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 출원의 일 예에 따른 디스플레이 장치를 설명하기 위한 도면이다.
도 2는 도 1에 도시된 표시 영역을 설명하기 위한 도면이다.
도 3은 도 1에 도시된 시분할 구동 신호를 나타내는 파형도이다.
도 4는 본 출원의 일 예에 따른 게이트 구동 회로를 설명하기 위한 도면이다.
도 5는 도 4에 도시된 일 예에 따른 제 1 구동 스테이지 그룹을 설명하기 위한 도면이다.
도 6은 도 4에 도시된 복수의 게이트 스타트 신호와 복수의 게이트 쉬프트 클럭을 나타내는 파형도이다.
도 7은 도 4에 도시된 일 예에 따른 제 1 홀딩 스테이지 그룹을 설명하기 위한 도면이다.
도 8은 도 5에 도시된 제 1 구동 스테이지의 내부 구성을 설명하기 위한 도면이다.
도 9는 도 7에 도시된 제 1 홀딩 스테이지의 내부 구성을 설명하기 위한 도면이다.
도 10은 도 9에 도시된 일 예에 따른 제 1 홀딩 스테이지의 구동 파형도이다.
도 11은 본 출원의 다른 예에 따른 게이트 구동 회로를 설명하기 위한 도면이다.
도 12는 본 출원의 다른 예에 따른 디스플레이 장치를 설명하기 위한 도면이다.
도 13은 도 12에 도시된 게이트 구동 회로를 설명하기 위한 도면이다.
도 14는 본 출원의 예에 따른 홀딩 스테이지의 동작 파형을 나타내는 파형도이다.
본 출원의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 일 예들을 참조하면 명확해질 것이다. 그러나 본 출원은 이하에서 개시되는 일 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 출원의 일 예들은 본 출원의 개시가 완전하도록 하며, 본 출원의 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 출원의 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 출원의 일 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 출원이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 출원의 예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 출원의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 출원의 기술적 사상 내에서 제 2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
이하에서는 본 출원에 따른 디스플레이 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 출원의 예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 출원의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
도 1은 본 출원의 일 예에 따른 디스플레이 장치를 설명하기 위한 도면이고, 도 2는 도 1에 도시된 표시 영역을 설명하기 위한 도면이며, 도 3은 도 1에 도시된 시분할 구동 신호를 나타내는 파형도이다.
도 1 내지 도 3을 참조하면, 본 출원의 일 예에 따른 디스플레이 장치는 디스플레이 패널(100), 디스플레이 구동부, 및 터치 구동 회로(600)를 포함한다.
상기 디스플레이 패널(100)은 정전 용량 방식을 이용한 인셀 터치 타입의 구조를 갖는 액정 디스플레이 패널일 수 있다. 일 예에 따른 디스플레이 패널(100)은 자기(self) 정전 용량 방식을 이용한 인셀 터치 타입의 구조를 가질 수 있다. 이러한 디스플레이 패널(100)은 디스플레이 모드와 터치 센싱 모드로 동작할 수 있다. 예를 들어, 디스플레이 패널(100)은 디스플레이 모드 동안 백라이트 유닛으로부터 조사되는 광을 이용하여 영상을 표시하고, 터치 센싱 모드 동안 터치 센싱을 위한 터치 패널의 역할을 한다. 디스플레이 모드는 한 프레임 내에 설정된 복수의 디스플레이 구간마다 수행될 수 있고, 터치 센싱 모드는 한 프레임 내에 복수의 디스플레이 구간의 직전 또는 직후에 설정된 복수의 터치 센싱 구간마다 수행될 수 있다.
일 예에 따른 디스플레이 패널(100)은 기판 상에 마련된 표시 영역(101), 및 표시 영역(101)을 둘러싸도록 기판의 가장자리에 마련된 비표시 영역(102)을 포함한다.
상기 표시 영역(101)은 복수의 데이터 라인(DL), 복수의 게이트 라인(GL), 복수의 부화소(SP), 복수의 터치 전극(TE), 및 복수의 터치 라우팅 라인(TL)을 포함한다.
상기 복수의 데이터 라인(DL) 각각은 디스플레이 모드시 데이터 신호를 입력 받는다. 상기 복수의 게이트 라인(GL) 각각은 디스플레이 모드시 스캔 펄스를 입력 받는다. 이러한 복수의 데이터 라인(DL)과 복수의 게이트 라인(GL) 각각은 기판 상에 서로 교차하도록 마련되어 복수의 부화소 영역을 정의한다.
상기 복수의 부화소(SP) 각각은 인접한 게이트 라인(GL)과 데이터 라인(DL)에 연결된 박막 트랜지스터, 박막 트랜지스터에 연결된 화소 전극, 및 화소 전극에 연결된 스토리지 커패시터를 포함할 수 있다.
상기 박막 트랜지스터는 게이트 단자, 반도체층, 제 1 단자, 및 제 2 단자를 포함할 수 있다. 박막 트랜지스터의 제 1 단자와 제 2 단자는 전류 방향에 따라 소스 단자 또는 드레인 단자로 정의될 수 있다. 박막 트랜지스터는 게이트 단자가 반도체층 아래에 위치하는 바텀 게이트(bottom gate) 구조 및/또는 게이트 단자가 반도체층 위에 위치하는 탑 게이트(top gate) 구조로 가질 수 있다. 이러한 박막 트랜지스터는 보호층(또는 평탄화층)에 의해 덮인다.
상기 화소 전극은 부화소 영역 내의 보호층 상에 투명 전도성 물질로 형성되고 보호층에 마련된 비아홀을 통해 박막 트랜지스터의 제 2 단자와 연결될 수 있다.
상기 스토리지 커패시터는 박막 트랜지스터의 제 2 단자와 터치 전극(TE) 사이에 형성되거나 화소 전극과 터치 전극(TE) 사이에 형성될 수 있다. 이러한 스토리지 커패시터는 박막 트랜지스터를 통하여 공급되는 데이터 신호를 충전하고, 박막 트랜지스터가 턴-오프되면 충전 전압을 이용하여 화소 전극과 터치 전극(TE) 사이에 형성되는 전계를 유지시킨다.
상기 복수의 터치 전극(TE) 각각은 터치 객체에 의한 터치를 센싱하기 위한 터치 센서의 역할을 하거나 화소 전극과 함께 전계를 형성시켜 액정을 구동시키는 공통 전극의 역할을 한다. 즉, 복수의 터치 전극(TE) 각각은 터치 센싱 모드시 터치 센서로 사용되고, 디스플레이 모드시 공통 전극으로 사용된다. 이러한 복수의 터치 전극(TE) 각각은 액정 구동을 위한 공통 전극으로도 사용되기 때문에 ITO(Indium Tin Oxide)와 같은 투명 전도성 물질을 포함하여 이루어질 수 있다. 터치 객체는 사용자 손가락이거나 액티브 펜 등과 같은 터치 펜으로 정의될 수 있다.
상기 복수의 터치 전극(TE) 각각은 터치 센싱 모드시 자기 정전 용량 방식의 터치 센서로 사용되기 때문에 터치 객체와 디스플레이 패널(100) 간의 최소 접촉 크기보다 큰 크기를 가져야만 한다. 이에 따라, 복수의 터치 전극(TE) 각각은 하나 이상의 부화소(SP)와 대응되는 크기를 가질 수 있다.
상기 복수의 터치 라우팅 라인(TL) 각각은 복수의 터치 전극(TE) 각각에 개별적으로 연결된다. 복수의 터치 라우팅 라인(TL) 각각은 디스플레이 모드시 해당하는 터치 전극(TE)에 공통 전압(Vcom)을 공급하고, 터치 센싱 모드시 해당하는 터치 전극(TE)에 터치 구동 펄스를 공급한 후, 해당하는 터치 전극(TE)의 정전 용량 변화를 디스플레이 구동부에 제공한다.
이와 같은, 표시 영역(101)은 n(n은 2 이상의 자연수)개의 수평 블록(HB1~HBn)으로 분할되어 시분할 구동에 따라 수평 블록 단위로 영상이 표시되거나 터치 센싱이 수행된다. 일 예에 따른 n개의 수평 블록(HB1~HBn) 각각은 i(i는 2 이상의 자연수)개의 게이트 라인(GL)(또는 수평 라인)을 포함할 수 있으며, i 개의 게이트 라인(GL)은 하나의 터치 전극(TE)과 중첩될 수 있다. 예를 들어, 제 1 수평 블록(HB1)은 제 1 내지 제 i 게이트 라인을 포함할 수 있고, 제 2 수평 블록(HB2)은 제 i+1 내지 제 2i 게이트 라인을 포함할 수 있다.
상기 디스플레이 구동부는 디스플레이 패널(100)의 표시 영역(101)을 n개의 수평 블록(HB1~HBn)으로 시분할하고, 시분할 구동 신호(TDS)의 제 1 구간(DP)마다 수평 블록 단위로 부화소들(SP)에 데이터 신호를 공급하기 위한 데이터 구동 회로(200)와 게이트 구동 회로(300)를 포함할 수 있다.
상기 데이터 구동 회로(200)는 디스플레이 모드시, 데이터 제어 신호(DCS)를 기반으로 화소 데이터(R/G/B)를 아날로그 형태의 데이터 신호로 변환하여 복수의 데이터 라인(DL)에 공급한다.
일 예에 따른 데이터 구동 회로(200)는 시분할 구동 신호(TDS)의 제 1 구간(DP)마다 복수의 데이터 라인(DL)을 통해 해당하는 수평 블록의 부화소들(SP)에 데이터 신호를 공급한다.
다른 예에 따른 데이터 구동 회로(200)는 시분할 구동 신호(TDS)의 제 1 구간(DP)마다 복수의 데이터 라인(DL)을 통해 해당하는 수평 블록의 부화소들(SP)에 데이터 신호를 공급하고, 시분할 구동 신호(TDS)의 제 2 구간(TP)마다 복수의 데이터 라인(DL) 각각에 데이터 로드 프리 신호(data load free signal)를 공급한다. 여기서, 데이터 로드 프리 신호는 터치 센싱 모드시, 터치 전극(TE)에 공급되는 터치 구동 펄스와 동위상을 가짐으로써 터치 전극(TE)과 데이터 라인(DL) 사이의 기생 커패시턴스에 따른 터치 전극들(TE)의 로드를 감소시킴으로써 터치 감도를 향상시킬 수 있다.
상기 게이트 구동 회로(300)는 부화소(SP)에 박막 트랜지스터를 마련하는 박막 트랜지스터 제조 공정과 함께 디스플레이 패널(100)의 일측 비표시 영역에 내장(또는 집적)되고, 복수의 게이트 라인(GL)과 일대일로 연결된다. 이러한 게이트 구동 회로(300)는 게이트 제어 신호(GCS)를 기반으로 정해진 순서에 따라 스캔 펄스를 생성하여 정해진 순서에 해당하는 게이트 라인(GL)에 공급한다. 게이트 라인에 공급되는 스캔 펄스는 데이터 라인에 공급되는 데이터 신호와 동기된다.
일 예에 따른 게이트 구동 회로(300)는 시분할 구동 신호(TDS)의 제 1 구간(DP)마다 수평 블록 단위로 수평 블록 그룹에 포함된 i개의 게이트 라인에 스캔 펄스를 순차적으로 공급한다.
다른 예에 따른 게이트 구동 회로(300)는 시분할 구동 신호(TDS)의 제 1 구간(DP)마다 수평 블록 단위로 수평 블록 그룹에 포함된 i개의 게이트 라인에 스캔 펄스를 순차적으로 공급하고, 터치 센싱 모드, 예를 들어 시분할 구동 신호(TDS)의 제 2 구간(TP)마다 복수의 게이트 라인(GL) 각각에 게이트 로드 프리 신호(gate load free signal)를 공급한다. 여기서, 게이트 로드 프리 신호는 터치 센싱 모드시, 터치 전극(TE)에 공급되는 터치 구동 펄스와 동위상을 가짐으로써 터치 전극(TE)과 게이트 라인(GL) 사이의 기생 커패시턴스에 따른 터치 전극들(TE)의 로드를 감소시킴으로써 터치 감도를 향상시킬 수 있다.
본 출원에 따른 디스플레이 구동부는 타이밍 제어 회로(400) 및 전원 생성 회로(500)를 더 포함한다.
상기 타이밍 제어 회로(400)는 호스트 제어부(또는 호스트 시스템)로부터 제공되는 타이밍 동기 신호(TSS)와 입력 데이터(Idata)를 수신하고, 타이밍 동기 신호(TSS)를 기반으로 입력 데이터(Idata)를 디스플레이 패널(100)의 시분할 구동에 알맞도록 화소 데이터(R/G/B)로 정렬하여 데이터 구동 회로(200)에 제공한다.
상기 타이밍 제어 회로(400)는 타이밍 동기 신호(TSS)를 기반으로 디스플레이 패널(100)을 수평 블록 단위로 시분할 구동하기 위한 시분할 구동 신호(TDS)를 생성한다. 일 예에 따른 시분할 구동 신호(TDS)는 타이밍 동기 신호(TSS)의 수직 동기 신호(Vsync)에 따른 한 프레임 동안 2회 이상의 제 1 구간(DP)과 2회 이상의 제 2 구간(TP)을 포함할 수 있다. 시분할 구동 신호(TDS)는 제 2 구간(TP)이 제 1 구간(DP)보다 먼저 시작되도록 생성될 수 있다. 여기서, 시분할 구동 신호(TDS)의 제 1 구간(DP)은 디스플레이 구간으로 정의될 수 있고, 시분할 구동 신호(TDS)의 제 2 구간(TP)은 터치 센싱 구간으로 정의될 수 있다.
또한, 타이밍 제어 회로(400)는 타이밍 동기 신호(TSS)와 시분할 구동 신호(TDS)를 기반으로, 데이터 제어 신호(DCS)와 게이트 제어 신호(GCS)를 생성하여 출력한다. 여기서, 데이터 제어 신호(DCS)는 소스 스타트 신호, 소스 쉬프트 신호, 소스 인에이블 신호, 및 극성 제어 신호 등을 포함할 수 있다. 그리고, 게이트 제어 신호(GCS)는 제 1 내지 제 4 게이트 스타트 신호, 제 1 내지 제 8 게이트 쉬프트 클럭, 제 1 내지 제 4 캐리 클럭, 제 1 내지 제 4 더미 클럭, 및 제 1 내지 제 4 스테이지 리셋 클럭 등을 포함할 수 있다.
선택적으로, 시분할 구동 신호(TDS)는 호스트 제어부(또는 호스트 시스템)에서 생성되어 타이밍 제어 회로(400)에 제공될 수도 있다.
상기 전원 생성 회로(500)는 입력 전원(Vin)을 기반으로 디스플레이 장치의 구동에 필요한 회로 구동 전압, 화소 구동 전압, 제 1 구동 전압(Vdd), 제 2 구동 전압(Vss) 등의 각종 전압을 생성해 출력한다. 여기서, 일 예에 따른 제 1 스테이지 구동 전압(또는 제 1 스테이지 구동 전압)(Vdd)은 20V의 정전압 레벨로 설정될 수 있으나, 반드시 이에 한정되지 않는다. 일 예에 따른 제 2 구동 전압(또는 제 2 스테이지 구동 전압)(Vss)은 -10V의 정전압 레벨로 설정될 수 있으나, 반드시 이에 한정되지 않는다. 제 2 구동 전압(Vss)은 화소들에 마련된 박막 트랜지스터를 턴-오프시키기 위한 게이트 오프 전압으로 사용된다.
본 출원에 따른 전원 생성 회로(500)는 전원 관리 집적 회로(Power Management Integrated Circuit)로 구현될 수 있다.
추가적으로, 본 출원에 따른 전원 생성 회로(500)는 공통 전압(Vcom)을 생성하는 공통 전압 생성 회로, 터치 구동 펄스를 생성하는 터치 구동 펄스 생성 회로, 데이터 로드 프리 신호를 생성하는 제 1 로드 프리 신호 생성 회로, 및 게이트 로드 프리 신호를 생성하는 제 2 로드 프리 신호 생성 회로를 더 포함할 수 있다. 여기서, 공통 전압 생성 회로와 터치 구동 펄스 생성 회로는 터치 구동 회로(600)에 내장될 수 있다. 공통 전압 생성 회로와 터치 구동 펄스 생성 회로와 제 1 로드 프리 신호 생성 회로 및 제 2 로드 프리 신호 생성 회로는 터치 파워 집적 회로(Touch Power Integrated Circuit)로 구현될 수 있다.
상기 터치 구동 회로(600)는 디스플레이 패널(100)에 마련된 복수의 터치 라우팅 라인(TL)을 통해 복수의 터치 전극(TE)과 일대일로 연결된다. 터치 구동 회로(600)는 타이밍 제어 회로(400)로부터 제공되는 시분할 구동 신호(TDS)의 제 1 구간(DP)에 따른 디스플레이 모드에서, 복수의 터치 라우팅 라인(TL) 각각을 통해서 복수의 터치 전극(TE) 각각에 공통 전압(Vcom)을 공급한다. 그리고, 터치 구동 회로(400)는 시분할 구동 신호(TDS)의 제 2 구간(TP)에 따라 수평 블록 단위로 수평 블록 내의 터치 전극들(TE)을 통해 터치 객체에 의한 터치를 센싱한다.
일 예에 따른 터치 구동 회로(600)는, 시분할 구동 신호(TDS)의 제 2 구간(TP)에 따른 터치 센싱 모드에서, 복수의 터치 라우팅 라인(TL) 각각을 통해서 복수의 터치 전극(TE) 각각에 터치 구동 펄스를 공급한 후, 복수의 터치 라우팅 라인(TL) 각각을 통해서 해당하는 터치 전극(TE)의 정전 용량 변화를 센싱해 터치 로우 데이터(touch raw data)를 생성하고, 생성된 터치 로우 데이터를 호스트 제어부(또는 호스트 시스템)에 제공한다.
다른 예에 따른 터치 구동 회로(600)는, 시분할 구동 신호(TDS)의 제 2 구간(TP)에 따른 터치 센싱 모드에서, 펜 센싱 구간을 통해 펜 터치를 센싱하고, 핑거 센싱 구간을 통해 핑거 터치를 센싱할 수 있다. 예를 들어, 터치 구동 회로(600)는 한 프레임 내에 설정된 복수의 제 2 구간(TP) 중 일부 구간에 설정된 펜 센싱 구간마다 해당하는 수평 블록 내의 터치 전극들(TE)에 터치 펜 동기 신호를 포함하는 업 링크 신호를 공급하고, 해당하는 터치 전극들(TE)을 통해 터치 펜으로부터 전송되는 신호를 센싱하여 펜 터치 위치에 대응되는 터치 로우 데이터를 생성할 수 있다. 이때, 터치 펜은 전도성 팁을 통해 터치 펜 동기 신호를 수신하고, 수신된 터치 펜 동기 신호를 기반으로 펜 위치 데이터를 포함하는 다운 링크 신호를 디스플레이 패널(100)로 전송할 수 있다. 그리고, 터치 구동 회로(600)는 한 프레임 내에 설정된 복수의 제 2 구간(TP) 중 나머지 구간에 설정된 핑거 센싱 구간마다 해당하는 수평 블록 내의 터치 전극들(TE)에 터치 구동 펄스를 공급한 후, 해당하는 터치 전극(TE)의 정전 용량 변화를 센싱하여 핑거 터치 위치에 대응되는 터치 로우 데이터를 생성할 수 있다.
상기 호스트 제어부는 MCU(Micro Controller Unit) 또는 어플리케이션 프로세서(application processor)로서, 터치 구동 회로(600)로부터 공급되는 터치 로우 데이터를 수신하고, 미리 설정된 알고리즘의 실행을 통해 터치 로우 데이터로부터 2차원 또는 3차원 터치 좌표 정보를 생성하고, 터치 좌표 정보에 해당되는 어플리케이션을 실행시킨다.
추가적으로, 본 출원의 일 예에 따른 디스플레이 장치는 게이트 제어 신호(GCS)를 레벨 쉬프팅시키는 레벨 쉬프터를 더 포함할 수 있다.
상기 레벨 쉬프터는 제 1 구동 전압(Vdd)과 제 2 구동 전압(Vss)을 기반으로 게이트 제어 신호(GCS)의 하이 전압 레벨을 제 1 구동 전압(Vdd)으로 변환하고, 게이트 제어 신호(GCS)의 로우 전압 레벨을 제 2 구동 전압(Vss)으로 변환하여 게이트 구동 회로(300)에 제공한다. 이러한 레벨 쉬프터는 타이밍 제어 회로(400)에 내장될 수도 있다.
도 4는 본 출원의 일 예에 따른 게이트 구동 회로를 설명하기 위한 도면이고, 도 5는 도 4에 도시된 일 예에 따른 제 1 구동 스테이지 그룹을 설명하기 위한 도면이고, 도 6은 도 4에 도시된 복수의 게이트 스타트 신호와 복수의 게이트 쉬프트 클럭을 나타내는 파형도이며, 도 7은 도 4에 도시된 일 예에 따른 제 1 홀딩 스테이지 그룹을 설명하기 위한 도면이다.
도 4 내지 도 7을 참조하면, 본 출원의 일 예에 따른 게이트 구동 회로(300)는 n개의 구동 스테이지 그룹(DSG1 ~ DSGn), k(k는 n-1인 자연수)개의 홀딩 스테이지 그룹(HSG1 ~ HSGk), 쉬프트 클럭 라인부(301), 캐리 클럭 라인부(302), 더미 클럭 라인부(303), 리셋 클럭 라인부(304), 및 전원 라인부(305)를 포함한다.
상기 n개의 구동 스테이지 그룹(DSG1 ~ DSGn) 각각은 시분할 구동 신호의 제 1 구간 동안 해당하는 수평 블록(HB1 ~ HBn)에 포함된 i개의 게이트 라인(GL)에 스캔 펄스를 순차적으로 공급한다. 일 예에 따른 n개의 구동 스테이지 그룹(DSG1 ~ DSGn) 각각은 i개의 구동 스테이지(DST1 ~ DSTi)를 포함할 수 있다. 이 경우, 게이트 구동 회로(300)는 게이트 라인들의 총 개수와 대응되는 개수의 구동 스테이지를 포함할 수 있다.
상기 i개의 구동 스테이지(DST1 ~ DSTi) 각각은 i개의 게이트 라인(GL)과 일대일로 연결된 출력 노드를 포함한다. 예를 들어, 제 1 구동 스테이지 그룹(DSG1)의 제 1 내지 제 i 구동 스테이지(DST1 ~ DSTi)는 제 1 내지 제 i 게이트 라인(GL1 ~ GLi)과 일대일로 연결될 수 있다.
제 1 내지 제 4 구동 스테이지(DST1 ~ DST4) 각각은 제 1 내지 제 4 게이트 스타트 신호(Vst1 ~ Vst4) 중 해당하는 게이트 스타트 신호에 의해 각각 인에이블되어 제 1 내지 제 4 게이트 쉬프트 클럭(GCLK1 ~ GCLK4) 중 해당하는 게이트 쉬프트 클럭을 스캔 펄스로 하여 제 1 내지 제 4 게이트 라인(GL1 ~ GL4)에 각각 공급하고, 제 5 내지 제 8 구동 스테이지(DST5 ~ DST8) 중 해당하는 구동 스테이지의 출력 신호에 의해 리셋될 수 있다.
제 5 내지 제 i-4 구동 스테이지(DST5 ~ DSTi-4) 각각은 해당하는 이전 4번째 구동 스테이지의 출력 신호에 의해 각각 인에이블되어 해당하는 게이트 쉬프트 클럭(GCLK) 각각을 스캔 펄스로 하여 제 5 내지 제 i-4 게이트 라인(GL5 ~ GLi-4)에 각각 공급하고, 해당하는 다음 4번째 구동 스테이지의 출력 신호에 의해 각각 리셋될 수 있다.
제 i-3 내지 제 i 구동 스테이지(DSTi-3 ~ DSTi) 각각은 해당하는 이전 4번째 구동 스테이지의 출력 신호에 의해 각각 인에이블되어 해당하는 게이트 쉬프트 클럭(GCLK) 각각을 스캔 펄스로 하여 제 i-3 내지 제 i 게이트 라인(GLi-3 ~ GLi)에 각각 공급하고, 해당하는 제 1 내지 제 4 스테이지 리셋 클럭(RST1 ~ RST4)에 의해 각각 리셋될 수 있다. 일 예로, 제 i-3 및 제 i-2 구동 스테이지(DSTi-3, DSTi-2)는 제 2 스테이지 리셋 클럭(RST2)에 의해 동시에 리셋될 수 있으며, 제 i-1 및 제 i 구동 스테이지(DSTi-1, DSTi)는 제 4 스테이지 리셋 클럭(RST4)에 의해 동시에 리셋될 수 있다. 다른 예로, 제 i-3 및 제 i-1 구동 스테이지(DSTi-3, DSTi-1)는 제 2 스테이지 리셋 클럭(RST2)에 의해 동시에 리셋될 수 있으며, 제 i-2 및 제 i 구동 스테이지(DSTi-2, DSTi)는 제 4 스테이지 리셋 클럭(RST4)에 의해 동시에 리셋될 수 있다.
제 1 내지 제 i 구동 스테이지(DST1 ~ DSTi) 각각의 출력 신호는 다음 4번째 구동 스테이지의 게이트 스타트 신호로 공급된다. 제 5 내지 제 i 구동 스테이지(DST5 ~ DSTi) 각각의 출력 신호는 이전 4번째 구동 스테이지의 스테이지 리셋 클럭으로 공급된다.
상기 k개의 홀딩 스테이지 그룹(HSG1 ~ HSGk) 각각은 n개의 구동 스테이지 그룹(DSG1 ~ DSGn) 사이에 위치하고, 시분할 구동 신호의 제 2 구간 동안 제 1 구동 전압(Vdd), 제 2 구동 전압(Vss), 전단 구동 스테이지 그룹(DSG1 ~ DSGn-1)으로부터 제공되는 4개의 출력 신호(Vpre1 ~ Vpre4), 제 1 내지 제 4 더미 클럭(DCLk1 ~ DCLK4), 및 제 1 내지 제 4 캐리 클럭(CCLK1 ~ CCLK4)를 포함하는 입력 전압에 기초한 홀딩 노드의 전압과 제 1 제어 노드의 전압 및 제 2 제어 노드의 전압에 따라 해당하는 캐리 클럭(CCLK)을 캐리 신호(CS1 ~ CS4)로 하여 후단 구동 스테이지 그룹에 순차적으로 제공하며, 4개의 캐리 신호(CS1 ~ CS4)는 게이트 스타트 신호(Vst1 ~ Vst4)로서 후단 구동 스테이지 그룹의 첫번째 내지 네번째 구동 스테이지 각각에 인가된다. 예를 들어, 제 1 홀딩 스테이지 그룹(HSG1)에서 순차적으로 출력되는 4개의 캐리 신호(CS1 ~ CS4)는 제 1 내지 제 4 게이트 스타트 신호(Vst1 ~ Vst4)로서 제 2 구동 스테이지 그룹(DSG2)의 첫번째 내지 네번째 구동 스테이지 각각에 인가될 수 있다. 그리고, 제 k 홀딩 스테이지 그룹(HSGk)에서 순차적으로 출력되는 4개의 캐리 신호(CS1 ~ CS4)는 제 1 내지 제 4 게이트 스타트 신호(Vst1 ~ Vst4)로서 제 n 구동 스테이지 그룹(DSGn)의 첫번째 내지 네번째 구동 스테이지 각각에 인가될 수 있다.
일 예에 따른 k개의 홀딩 스테이지 그룹(HSG1 ~ HSGk) 각각은 제 1 내지 제 4 홀딩 스테이지(HS1, HS2, HS3, HS4)를 포함할 수 있다.
상기 제 1 내지 제 4 홀딩 스테이지(HS1, HS2, HS3, HS4) 각각은 전단 구동 스테이지 그룹으로부터 공급되는 4개의 출력 신호(Vpre1 ~ Vpre4) 중 해당하는 출력 신호에 응답하여 홀딩 커패시터를 충전하고, 홀딩 커패시터에 충전된 전압을 기반으로 제 1 내지 제 4 캐리 클럭(CCLK1 ~ CCLK4) 중 해당하는 캐리 클럭을 캐리 신호(CS1 ~ CS4)로 하여 후단 구동 스테이지 그룹(DSG2 ~ DSGn) 각각의 첫번째 내지 네번째 구동 스테이지 중 해당하는 구동 스테이지에 공급하고, 후단 구동 스테이지 그룹(DSG2 ~ DSGn) 각각의 첫번째 내지 네번째 구동 스테이지 각각의 출력 신호 중 해당하는 출력 신호에 의해 각각 리셋될 수 있다.
일 예에 따른 제 1 내지 제 4 홀딩 스테이지(HS1, HS2, HS3, HS4) 각각은 후단 구동 스테이지 그룹(DSG2 ~ DSGn) 각각의 첫번째 내지 네번째 구동 스테이지에 차례로 연결된 출력 노드를 포함한다. 예를 들어, k개의 홀딩 스테이지 그룹(HSG1 ~ HSGk) 각각의 제 1 홀딩 스테이지(HS1)는 후단 구동 스테이지 그룹(DSG2 ~ DSGn)의 첫번째 구동 스테이지에 각각 연결되며, k개의 홀딩 스테이지 그룹(HSG1 ~ HSGk) 각각의 제 4 홀딩 스테이지(HS4)는 후단 구동 스테이지 그룹(DSG2 ~ DSGn)의 네번째 구동 스테이지에 각각 연결될 수 있다.
상기 쉬프트 클럭 라인부(301)는 타이밍 제어 회로로부터 순차적으로 쉬프트되는 위상을 갖는 제 1 내지 제 8 게이트 쉬프트 클럭(GCLK1 ~ GCLK8)이 공급되는 제 1 내지 제 8 쉬프트 클럭 라인을 포함한다. 이때, 제 j(j는 1 내지 8 사이의 자연수) 쉬프트 클럭 라인은 8a-b(a는 자연수이고, b는 8-j인 자연수)번째 구동 스테이지(DST8a-b)에 연결될 수 있다. 이에 따라, 제 j 게이트 쉬프트 클럭은 제 j 쉬프트 클럭 라인을 통해서 제 8a-b 구동 스테이지(DST8a-b)에 공급될 수 있다.
상기 제 1 내지 제 8 게이트 쉬프트 클럭(GCLK1 ~ GCLK8) 각각은 미리 설정된 주기로 순환 반복되는 제 1 전압 구간과 제 2 전압 구간을 포함한다. 여기서, 제 1 전압 구간은 트랜지스터를 턴-온시킬 수 있는 하이 전압 레벨(H)을 가지며, 제 2 전압 구간은 트랜지스터를 턴-오프시킬 수 있는 로우 전압 레벨(L)을 가질 수 있다. 제 1 내지 제 8 게이트 쉬프트 클럭(GCLK1 ~ GCLK8) 각각의 제 1 전압 구간 및 제 2 전압 구간 각각은 3수평 기간(3H)을 가지며, 제 1 내지 제 8 게이트 쉬프트 클럭(GCLK1 ~ GCLK8) 각각의 제 1 전압 구간은 1수평 기간만큼 쉬프트됨으로써 인접한 게이트 쉬프트 클럭의 제 1 전압 구간은 2 수평 기간(2H) 동안 중첩될 수 있다.
상기 캐리 클럭 라인부(302)는 타이밍 제어 회로로부터 순차적으로 쉬프트되는 위상을 갖는 제 1 내지 제 4 캐리 클럭(CCLK1 ~ CCLK4)이 공급되는 제 1 내지 제 4 캐리 클럭 라인을 포함한다. 이때, 제 1 내지 제 4 캐리 클럭 라인 각각은 k개의 홀딩 스테이지 그룹(HSG1 ~ HSGk) 각각의 제 1 내지 제 4 홀딩 스테이지(HS1, HS2, HS3, HS4) 중 해당하는 홀딩 스테이지에 연결된다. 이에 따라, 제 1 내지 제 4 캐리 클럭(CCLK1 ~ CCLK4) 각각은 k개의 홀딩 스테이지 그룹(HSG1 ~ HSGk) 각각의 제 1 내지 제 4 홀딩 스테이지(HS1, HS2, HS3, HS4) 중 해당하는 홀딩 스테이지에 공급될 수 있다.
상기 제 1 내지 제 4 캐리 클럭(CCLK1 ~ CCLK4) 각각은 시분할 구동 신호의 제 2 구간의 종료 직후 또는 상기 시분할 구동 신호의 제 1 구간의 시작 시점에 로우 전압 레벨에서 하이 전압 레벨로 라이징(rasing)되어 미리 설정된 기간 이후에 하이 전압 레벨에서 로우 전압 레벨로 폴링(falling)될 수 있다. 이때, 제 1 내지 제 4 캐리 클럭(CCLK1 ~ CCLK4) 각각은 한 프레임 기간 내에서 시분할 구동 신호에 포함된 복수의 제 2 구간 각각의 종료 직후 또는 복수의 제 1 구간 각각의 시작 시점마다 1회 발생될 수 있다. 예를 들어, 제 1 내지 제 4 캐리 클럭(CCLK1 ~ CCLK4) 각각은 한 프레임 기간 내에서 복수의 터치 센싱 구간 각각의 종료 직후 또는 복수의 디스플레이 구간 각각의 시작 시점마다 발생되고, 1수평 기간만큼 쉬프트될 수 있다. 예를 들어, 제 1 내지 제 4 캐리 클럭(CCLK1 ~ CCLK4) 각각은 3 수평 기간의 하이 구간을 가질 수 있다.
상기 더미 클럭 라인부(303)는 타이밍 제어 회로로부터 순차적으로 쉬프트되는 위상을 갖는 제 1 내지 제 4 더미 클럭(DCLK1 ~ DCLK4)이 공급되는 제 1 내지 제 4 더미 클럭 라인을 포함한다. 이때, 제 1 내지 제 4 더미 클럭 라인 각각은 k개의 홀딩 스테이지 그룹(HSG1 ~ HSGk) 각각의 제 1 내지 제 4 홀딩 스테이지(HS1, HS2, HS3, HS4) 중 해당하는 홀딩 스테이지에 연결된다. 이에 따라, 제 1 내지 제 4 더미 클럭(DCLK1 ~ DCLK4) 각각은 k개의 홀딩 스테이지 그룹(HSG1 ~ HSGk) 각각의 제 1 내지 제 4 홀딩 스테이지(HS1, HS2, HS3, HS4) 중 해당하는 홀딩 스테이지에 공급될 수 있다.
상기 제 1 내지 제 4 더미 클럭(DCLK1 ~ DCLK4) 각각은 홀딩 노드의 충전을 위한 제 1 하이 기간과 제 1 제어 노드의 충전을 위한 제 2 하이 기간을 가질 수 있다. 예를 들어, 제 1 내지 제 4 더미 클럭(DCLK1 ~ DCLK4) 각각은 6 수평 기간의 하이 구간을 가지며, 제 1 하이 구간과 제 2 하이 구간 각각은 3 수평 기간을 가질 수 있다.
상기 제 1 내지 제 4 더미 클럭(DCLK1 ~ DCLK4) 각각의 제 2 하이 기간은 제 1 내지 제 4 캐리 클럭(CCLK1 ~ CCLK4) 각각과 중첩될 수 있다. 예를 들어, 제 1 캐리 클럭(CCLK1)의 하이 기간은 제 1 더미 클럭(DCLK1)의 제 2 하이 구간과 중첩된다.
상기 리셋 클럭 라인부(304)는 타이밍 제어 회로로부터 순차적으로 쉬프트되는 위상을 갖는 제 1 내지 제 4 스테이지 리셋 클럭(RST1 ~ RST4) 각각이 공급되는 제 1 내지 제 4 리셋 클럭 라인을 포함한다. 이때, 제 1 내지 제 4 리셋 클럭 라인 각각은 n개의 구동 스테이지 그룹(DSG1 ~ DSGn) 각각의 제 i-3 내지 제 i 구동 스테이지(DSTi-3 ~ DSTi) 중 해당하는 구동 스테이지에 연결되고, k개의 홀딩 스테이지 그룹(HSG1 ~ HSGk) 각각의 제 1 내지 제 4 홀딩 스테이지(HS1, HS2, HS3, HS4) 중 해당하는 홀딩 스테이지에 연결된다. 이에 따라, 제 1 내지 제 4 스테이지 리셋 클럭(RST1 ~ RST4) 각각은 n개의 구동 스테이지 그룹(DSG1 ~ DSGn) 각각의 제 i-3 내지 제 i 구동 스테이지(DSTi-3 ~ DSTi) 중 해당하는 구동 스테이지에 공급되고, k개의 홀딩 스테이지 그룹(HSG1 ~ HSGk) 각각의 제 1 내지 제 4 홀딩 스테이지(HS1, HS2, HS3, HS4) 중 해당하는 홀딩 스테이지에 공급될 수 있다. 예를 들어, 제 1 내지 제 4 스테이지 리셋 클럭(RST1 ~ RST4) 각각은 3 수평 기간의 하이 구간을 가질 수 있다.
상기 전원 라인부(305)는 전원 생성 회로로부터 제 1 구동 전압(Vdd)과 제 2 구동 전압(Vss) 각각이 공급되는 제 1 및 제 2 구동 전압 라인을 포함할 수 있다.
상기 제 1 구동 전압(Vdd)은 제 1 구동 전압 라인을 통해서 n개의 구동 스테이지 그룹(DSG1 ~ DSGn) 각각에 포함된 구동 스테이지들 및 k개의 홀딩 스테이지 그룹(HSG1 ~ HSGk) 각각에 포함된 홀딩 스테이지들에 공통적으로 공급된다.
상기 제 2 구동 전압(Vss)은 제 2 구동 전압 라인을 통해서 n개의 구동 스테이지 그룹(DSG1 ~ DSGn) 각각에 포함된 구동 스테이지들 및 k개의 홀딩 스테이지 그룹(HSG1 ~ HSGk) 각각에 포함된 홀딩 스테이지들에 공통적으로 공급된다. 추가적으로, 제 2 구동 전압(Vss)은 터치 센싱 구간 동안 게이트 로드 프리 신호로 전환될 수 있으며, 이때, 게이트 로드 프리 신호는 제 2 구동 전압(Vss)보다 낮은 전압 레벨을 가지면서 터치 구동 펄스와 동위상을 갖는다.
도 8은 도 5에 도시된 제 1 구동 스테이지의 내부 구성을 설명하기 위한 도면이다.
도 8을 도 5와 결부하면, 본 예에 따른 제 1 구동 스테이지(DST1)는 스캔 출력부(310), 및 스캔 노드 제어부(330)를 포함한다.
상기 스캔 출력부(310)는 제 1 노드(Q)와 제 2 노드(QB) 각각의 전압에 따라 제 1 스캔 펄스(Vout1)를 출력한다. 일 에에 따른 스캔 출력부(310)는 풀-업 박막 트랜지스터(Tu) 및 풀-다운 박막 트랜지스터(Td)를 포함한다.
상기 풀-업 박막 트랜지스터(Tu)는 제 1 노드(Q)에 연결된 게이트 단자, 제 1 게이트 쉬프트 클럭(GCLK1)을 입력 받는 제 1 단자, 및 출력 노드(No)에 연결된 제 2 단자를 포함한다. 이러한 풀-업 박막 트랜지스터(Tu)는 제 1 노드(Q)의 전압에 따라 턴- 온되어 제 1 게이트 쉬프트 클럭(GCLK1)의 하이 전압 레벨을 제 1 스캔 펄스(Vout1)로서 출력한다. 제 1 스캔 펄스(Vout1)는 제 1 게이트 라인에 공급됨과 동시에 제 5 구동 스테이지의 게이트 스타트 신호로 공급된다.
상기 풀-다운 박막 트랜지스터(Td)는 제 2 노드(QB)에 연결된 게이트 단자, 제 2 구동 전압(Vss)에 연결된 제 1 단자, 및 출력 노드(No)에 연결된 제 2 단자를 포함한다. 이러한 풀-다운 박막 트랜지스터(Td)는 제 2 노드(QB)의 전압에 따라 턴- 온되어 제 2 구동 전압 라인(PL2)으로부터 공급되는 제 2 구동 전압(Vss)을 게이트 오프 전압으로서 출력 노드(No)를 통해 제 1 게이트 라인에 공급한다. 즉, 풀-다운 박막 트랜지스터(Td)는 제 2 노드(QB)의 전압에 따라 턴-온되어 제 1 게이트 라인의 전압을 제 2 구동 전압 라인(PL2)으로 방전시킨다.
상기 스캔 노드 제어부(330)는 제 1 게이트 스타트 펄스(Vst1), 제 5 구동 스테이지의 출력 신호(Vout5), 제 1 구동 전압(Vdd), 및 제 2 구동 전압(Vss)을 기반으로 제 1 노드(Q)와 제 2 노드(QB) 각각의 전압을 제어한다. 일 예에 따른 스캔 노드 제어부(330)는 노드 세트 회로(331), 제 1 리셋 회로(333), 노이즈 제거 회로(335), 제 2 리셋 회로(337), 및 인버터 회로(338)를 포함할 수 있다.
상기 노드 세트 회로(331)는 제 1 게이트 스타트 펄스(Vst1)에 응답하여 제 1 노드(Q)의 전압을 제어한다. 일 예에 따른 노드 세트 회로(331)는 제 1 박막 트랜지스터(T1)를 포함할 수 있다. 상기 제 1 박막 트랜지스터(T1)는 제 1 게이트 스타트 펄스(Vst1)를 입력 받는 게이트 단자, 제 1 구동 전압 라인(PL1)에 연결된 제 1 단자, 및 제 1 노드(Q)에 연결된 제 2 단자를 포함할 수 있다. 이러한 제 1 박막 트랜지스터(T1)는 제 1 게이트 스타트 펄스(Vst1)에 의해 턴-온되어 제 1 구동 전압 라인(PL1)으로부터 공급되는 제 1 구동 전압(Vdd)을 제 1 노드(Q)에 충전시킨다.
상기 제 1 리셋 회로(333)는 제 5 구동 스테이지의 출력 신호(Vout5)에 응답하여 제 1 노드(Q)의 전압을 제어한다. 일 예에 따른 제 1 리셋 회로(333)는 제 2 박막 트랜지스터(T2)를 포함할 수 있다. 상기 제 2 박막 트랜지스터(T2)는 제 5 구동 스테이지의 출력 신호(Vout5)를 입력 받는 게이트 단자, 제 2 구동 전압 라인(PL2)에 연결된 제 1 단자, 및 제 2 노드(QB)에 연결된 제 2 단자를 포함할 수 있다. 이러한 제 2 박막 트랜지스터(T2)는 제 5 구동 스테이지의 출력 신호(Vout5)에 의해 턴-온되어 제 1 노드(Q)의 전압을 제 2 구동 전압 라인(PL2)으로 방전시킨다.
상기 노이즈 제거 회로(335)는 제 2 노드(QB)의 전압에 응답하여 제 1 노드(Q)의 전압을 제어한다. 일 예에 따른 노이즈 제거 회로(335)는 제 3 박막 트랜지스터(T3)를 포함할 수 있다. 상기 제 3 박막 트랜지스터(T3)는 제 2 노드(QB)에 연결된 게이트 단자, 제 2 구동 전압 라인(PL2)에 연결된 제 1 단자, 및 제 1 노드(Q)에 연결된 제 2 단자를 포함할 수 있다. 이러한 제 3 박막 트랜지스터(T3)는 제 2 노드(QB)의 전압에 의해 턴-온되어 제 1 노드(Q)의 전압을 제 2 구동 전압 라인(PL2)으로 방전시킨다. 이러한 제 3 박막 트랜지스터(T3)는 스캔 출력부(310)의 풀-업 박막 트랜지스터(Tu)가 오프 상태를 유지하는 동안 제 1 노드(Q)의 전압을 제 2 구동 전압 라인(PL2)으로 방전시킴으로써 풀-업 박막 트랜지스터(Tu)에 공급되는 제 1 게이트 쉬프트 클럭(GCLK1)의 라이징 구간마다 풀-업 박막 트랜지스터(Tu)의 게이트 전극과 소스 전극 간의 커플링 현상으로 인하여 제 1 노드(Q)에서 발생되는 노이즈 성분을 제거한다.
상기 제 2 리셋 회로(337)는 제 1 게이트 스타트 펄스(Vst1)에 응답하여 제 2 노드(QB)의 전압을 제어한다. 일 예에 따른 제 2 리셋 회로(337)는 제 4 박막 트랜지스터(T4)를 포함할 수 있다. 상기 제 4 박막 트랜지스터(T4)는 제 1 게이트 스타트 펄스(Vst1)를 입력 받는 게이트 단자, 제 2 구동 전압 라인(PL2)에 연결된 제 1 단자, 및 제 2 노드(QB)에 연결된 제 2 단자를 포함할 수 있다. 이러한 제 4 박막 트랜지스터(T4)는 제 1 게이트 스타트 펄스(Vst1)에 의해 턴-온되어 제 2 노드(QB)의 전압을 제 2 구동 전압 라인(PL2)으로 방전시킨다.
상기 인버터 회로(338)는 제 1 노드(Q)의 전압에 응답하여 제 2 노드(QB)의 전압을 제어한다. 즉, 인버터 회로(338)는 제 1 노드(Q)의 전압에 응답하여 제 1 구동 전압 라인(PL1)으로부터 공급되는 제 1 구동 전압(Vdd)을 제 2 노드(QB)에 충전시키거나 제 2 노드(QB)의 전압을 제 2 구동 전압 라인(PL2)으로 방전시킨다. 일 예에 따른 인버터 회로(338)는 제 5-1 내지 제 5-4 박막 트랜지스터(T51, T52, T53, T54)를 포함할 수 있다. 인버터 회로(338)는 제 2 노드(QB)의 전압을 제 1 노드(Q)의 전압과 반대되는 전압으로 제어한다.
상기 제 5-1 박막 트랜지스터(T51)는 제 1 구동 전압 라인(PL1)에 연결된 게이트 단자와 제 1 단자, 및 내부 노드(Ni)에 연결된 제 2 단자를 포함할 수 있다. 이러한 제 5-1 박막 트랜지스터(T51)는 제 1 구동 전압 라인(PL1)으로부터 공급되는 제 1 구동 전압(Vdd)에 의해 턴-온되어 제 1 구동 전압(Vdd)을 내부 노드(Ni)에 공급한다.
상기 제 5-2 박막 트랜지스터(T52)는 내부 노드(Ni)에 연결된 게이트 단자, 제 1 구동 전압 라인(PL1)에 연결된 제 1 단자, 및 제 2 노드(QB)에 연결된 제 2 단자를 포함할 수 있다. 이러한 제 5-2 박막 트랜지스터(T52)는 내부 노드(Ni)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 구동 전압 라인(PL1)으로부터 공급되는 제 1 구동 전압(Vdd)을 제 2 노드(QB)에 공급한다.
상기 제 5-3 박막 트랜지스터(T53)는 제 1 노드(Q)에 연결된 게이트 단자, 제 2 구동 전압 라인(PL2)에 연결된 제 1 단자, 및 내부 노드(Ni)에 연결된 제 2 단자를 포함할 수 있다. 이러한 제 5-3 박막 트랜지스터(T53)는 제 1 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 내부 노드(Ni)의 전압을 제 2 구동 전압 라인(PL2)으로 방전시킨다.
상기 제 5-4 박막 트랜지스터(T54)는 제 1 노드(Q)에 연결된 게이트 단자, 제 2 구동 전압 라인(PL2)에 연결된 제 1 단자, 및 제 2 노드(QB)에 연결된 제 2 단자를 포함할 수 있다. 이러한 제 5-4 박막 트랜지스터(T54)는 제 1 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 노드(QB)의 전압을 제 2 구동 전압 라인(PL2)으로 방전시킨다.
이와 같은, 인버터 회로(338)는 제 1 노드(Q)의 전압에 따라 제 5-3 박막 트랜지스터(T53)와 제 5-4 박막 트랜지스터(T54) 각각이 턴-오프되면, 제 1 구동 전압(Vdd)에 의해 턴-온된 제 5-1 박막 트랜지스터(T51)를 통해서 내부 노드(Ni)에 제 1 구동 전압(Vdd)을 충전하고, 내부 노드(Ni)의 전압에 의해 턴-온된 제 5-2 박막 트랜지스터(T52)를 통해서 제 2 노드(QB)에 제 1 구동 전압(Vdd)을 충전한다. 반면에, 인버터 회로(338)는 제 1 노드(Q)의 전압에 따라 제 5-3 박막 트랜지스터(T53)와 제 5-4 박막 트랜지스터(T54) 각각이 턴-온되면, 턴-온된 제 5-3 박막 트랜지스터(T53)를 통해서 내부 노드(Ni)의 전압을 제 2 구동 전압 라인(PL2)으로 방전시키고, 이를 통해 제 5-2 박막 트랜지스터(T52)를 턴-오프시킴과 동시에 제 1 노드(Q)의 전압에 의해 턴-온된 제 5-4 박막 트랜지스터(T54)를 통해서 제 2 노드(QB)의 전압을 제 2 구동 전압 라인(PL2)으로 방전시킨다. 이때, 제 1 구동 전압(Vdd)에 의해 턴-온된 제 5-1 박막 트랜지스터(T51)를 통해서 제 1 구동 전압(Vdd)이 내부 노드(Ni)에 공급되더라도 내부 노드(Ni)의 전압은 턴-온된 제 5-3 박막 트랜지스터(T53)를 통해서 제 2 구동 전압 라인(PL2)으로 방전되고, 이로 인하여 내부 노드(Ni)에 연결된 제 5-2 박막 트랜지스터(T52)가 턴-오프된다. 이를 위해, 제 5-3 박막 트랜지스터(T53)는 제 5-1 박막 트랜지스터(T51)보다 상대적으로 큰 채널 크기를 갖는다.
이와 같은, 본 예에 따른 제 1 구동 스테이지(DST1)를 구성하는 박막 트랜지스터들 각각은 아연 산화물(ZnO), 인듐 아연 산화물(InZnO), 또는 인듐 갈륨 아연 산화물(InGaZnO) 등의 산화물 반도체층을 포함할 수 있다.
이하, 도 6 및 도 8을 참조하여 본 예에 따른 제 1 구동 스테이지(DST1)의 동작을 설명하면 다음과 같다.
먼저, 제 1 게이트 스타트 펄스(Vst1)가 공급되면, 제 1 게이트 스타트 펄스(Vst1)에 의해 노드 세트 회로(331)의 제 1 박막 트랜지스터(T1)가 턴-온되고, 제 2 리셋 회로(337)의 제 4 박막 트랜지스터(T4)가 턴-온된다. 이에 따라, 제 1 노드(Q)의 전압은 제 1 게이트 스타트 펄스(Vst1)에 의해 턴-온된 제 1 박막 트랜지스터(T1)를 통해 공급되는 제 1 구동 전압(Vdd)으로 프리차징되고, 제 2 노드(QB)의 전압은 제 1 게이트 스타트 펄스(Vst1)에 따라 턴-온된 제 4 박막 트랜지스터(T4)를 통해 제 2 구동 전압 라인(PL2)으로 방전된다. 따라서, 스캔 출력부(310)의 풀-업 박막 트랜지스터(Tu)는 제 1 노드(Q)에 충전되는 제 1 구동 전압에 의해 턴-온되어 제 1 쉬프트 클럭 라인에 공급되는 제 1 게이트 쉬프트 클럭(GCLK1)의 로우 전압 레벨을 출력 노드(No)를 통해 제 1 게이트 라인에 공급한다. 이때, 스캔 출력부(310)의 풀-다운 박막 트랜지스터(Td)는 제 4 박막 트랜지스터(T4)를 통해 제 2 구동 전압 라인(PL2)으로 방전되는 제 2 노드(QB)의 전압에 의해 턴-오프된다.
다음으로, 제 1 쉬프트 클럭 라인에 하이 전압 레벨의 제 1 게이트 쉬프트 클럭(GCLK1)이 공급되면, 제 1 구동 전압(Vdd)으로 프리차징된 제 1 노드(Q)의 전압은 스캔 출력부(310)의 풀-업 박막 트랜지스터(Tu)에 하이 전압 레벨의 제 1 게이트 쉬프트 클럭(GCLK1)이 공급됨에 따라 부트스트랩핑(bootstrapping)되어 더 높은 전압으로 상승하고, 이로 인하여 스캔 출력부(310)의 풀-업 박막 트랜지스터(Tu)는 완전한 턴-온 상태가 된다. 이에 따라, 하이 전압 레벨의 제 1 게이트 쉬프트 클럭(GCLK1)은 완전히 턴-온된 스캔 출력부(310)의 풀-업 박막 트랜지스터(Tu)를 통해 전압 손실 없이 제 1 스캔 펄스(Vout1)로서 제 1 게이트 라인에 공급된다. 이때, 제 2 노드(QB)의 전압은 제 1 노드(Q)의 전압에 따라 턴-온된 인버터 회로(338)의 제 5-3 박막 트랜지스터(T53)와 제 5-4 박막 트랜지스터(T54) 각각을 통해 제 2 구동 전압 라인(PL2)으로 방전됨으로써 스캔 출력부(310)의 풀-다운 박막 트랜지스터(Td)는 턴-오프 상태를 그대로 유지한다.
다음으로, 제 5 구동 스테이지로부터 하이 전압 레벨의 출력 신호(Vout5)가 공급되면, 제 5 구동 스테이지의 출력 신호(Vout5)에 의해 제 1 리셋 회로(333)의 제 2 박막 트랜지스터(T2)가 턴-온됨으로써 제 1 노드(Q1)의 전압은 제 2 박막 트랜지스터(T2)를 통해 제 2 구동 전압 라인(PL2)으로 방전되고, 이로 인해 풀-업 박막 트랜지스터(Tu)가 턴-오프된다. 이와 동시에, 인버터 회로(338)에서, 제 5-3 박막 트랜지스터(T53)와 제 5-4 박막 트랜지스터(T54) 각각은 제 1 노드(Q)의 전압에 의해 턴-오프됨에 따라 제 1 구동 전압(Vdd)은 제 5-1 박막 트랜지스터(T51)를 통해 내부 노드(Ni)에 공급되고, 제 5-2 박막 트랜지스터(T52)는 내부 노드(Ni)에 공급되는 제 1 구동 전압(Vdd)에 의해 턴-온되며, 제 1 구동 전압(Vdd)은 제 5-2 박막 트랜지스터(T52)를 통해 제 2 노드(QB)에 공급되어 풀-다운 박막 트랜지스터(Td)를 턴-온시킨다. 이에 따라, 출력 노드(No)의 전압은 턴-온된 풀-다운 박막 트랜지스터(Td)에 의해 제 2 구동 전압 라인(PL2)으로 방전됨으로써 제 1 게이트 라인에는 게이트 오프 전압이 공급된다.
한편, n개의 구동 스테이지 그룹(DSG1 ~ DSGn) 각각을 구성하는 구동 스테이지들 중에서 첫번째 구동 스테이지를 제외한 나머지 구동 스테이지들 각각의 구성 및 동작은 전술한 제 1 구동 스테이지(DST1)와 동일하므로, 이들에 대한 설명은 생략하기로 한다.
도 9는 도 7에 도시된 제 1 홀딩 스테이지의 내부 구성을 설명하기 위한 도면이며, 도 10은 도 9에 도시된 일 예에 따른 제 1 홀딩 스테이지의 구동 파형도이다.
도 9 및 도 10을 도 7과 결부하면, 본 예에 따른 제 1 홀딩 스테이지(HS1)는 전단 구동 스테이지 그룹으로부터 제공되는 출력 신호(Vpre1)에 응답하여 홀딩 커패시터(Ch)를 충전하고 홀딩 커패시터(Ch)에 충전된 홀딩 전압을 기반으로 제 1 캐리 신호(CS1)를 후단 구동 스테이지 그룹으로 출력한다. 즉, 제 1 홀딩 스테이지(HS1)는 전단 구동 스테이지 그룹으로부터 제공되는 제 1 출력 신호(Vpre1)에 응답하여 홀딩 노드(Nh)를 통해 홀딩 커패시터(Ch)에 제 1 구동 전압(Vdd)을 충전하고, 제 1 더미 클럭(DCLK1)에 응답하여 홀딩 커패시터(Ch)에 저장된 전압을 제 1 제어 노드(N1)에 충전하고, 제 1 제어 노드(N1)의 충전 전압에 응답하여 출력 노드(Nout)를 통해 제 1 캐리 클럭(CCLK1)을 제 1 캐리 신호(CS1)로 출력한다. 그리고, 제 1 홀딩 스테이지(HS1)는 후단 구동 스테이지 그룹으로부터 제공되는 제 1 출력 신호(Vnext1)를 제 2 제어 노드(N2)에 충전하고, 제 2 제어 노드(N2)의 전압에 따라 홀딩 노드(Nh)와 제 1 제어 노드(N1)와 홀딩 커패시터(Ch) 및 출력 노드(Ncout) 각각에 제 2 구동 전압(Vss)을 공급한다. 여기서, 제 1 홀딩 스테이지(HS1)는 전단 구동 스테이지 그룹으로부터 제공되는 제 1 출력 신호(Vpre1)에 응답하여 제 1 출력 신호(Vpre1)를 홀딩 커패시터(Ch)에 충전할 수 있으며, 이 경우, 제 1 구동 전압 라인(PL1)과 연결되지 않으며, 이로 인하여 제 1 구동 전압 라인(PL1)가 차지하는 면적만큼 회로 크기가 감소할 수 있다.
일 예에 따른 제 1 홀딩 스테이지(HS1)는 캐리 출력부(350), 및 캐리 노드 제어부(370)를 포함한다.
상기 캐리 출력부(350)는 제 1 제어 노드(N1)와 제 2 제어 노드(N2) 각각의 전압에 따라 제 1 캐리 신호(CS1)를 출력하거나 출력 노드(Nout)의 전압을 제 2 구동 전압 라인(PL2)으로 방전시킨다. 일 에에 따른 캐리 출력부(350)는 제 1 출력 트랜지스터(cTu) 및 제 2 출력 트랜지스터(cTd)를 포함한다.
상기 제 1 출력 트랜지스터(cTu)는 제 1 제어 노드(N1)에 연결된 게이트 단자, 제 1 캐리 클럭(CCLK1)을 입력 받는 제 1 단자, 및 출력 노드(Nout)에 연결된 제 2 단자를 포함할 수 있다. 이러한 제 1 출력 트랜지스터(cTu)는 제 1 제어 노드(N1)의 전압에 따라 턴- 온되어 제 1 캐리 클럭(CCLK1)의 하이 전압 레벨을 제 1 캐리 신호(CS1)로서 출력한다. 제 1 캐리 신호(CS1)는 게이트 스타트 신호로서 제 2 구동 스테이지 그룹(DSG2)의 첫번째 구동 스테이지에 공급된다.
상기 제 2 출력 트랜지스터(cTd)는 제 2 제어 노드(N2)에 연결된 게이트 단자, 제 2 구동 전압 라인(PL2)으로부터 제 2 구동 전압(Vss)을 입력 받는 제 1 단자, 및 출력 노드(Nout)에 연결된 제 2 단자를 포함한다. 이러한 제 2 출력 트랜지스터(cTd)는 제 2 제어 노드(N2)의 전압에 따라 턴- 온되어 제 2 구동 전압(Vss)을 게이트 오프 전압으로서 출력 노드(Nout)를 통해 제 2 구동 스테이지 그룹(DSG2)의 첫번째 구동 스테이지에 공급한다. 즉, 제 2 출력 트랜지스터(cTd)는 제 2 제어 노드(N2)의 전압에 따라 턴-온되어 출력 노드(Nout)의 전압을 제 2 구동 전압 라인(PL2)으로 방전시킨다.
상기 캐리 노드 제어부(370)는 전단 구동 스테이지 그룹으로부터 제공되는 출력 신호(Vpre1)(이하, ‘제 1 홀딩 스타트 신호(Vpre1)’라 함)와 후단 구동 스테이지 그룹으로부터 제공되는 출력 신호(Vnext1) (이하, ‘제 1 홀딩 리셋 신호(Vnext1)’라 함) 및 제 1 더미 클럭(DCLK1)을 기반으로 제 1 제어 노드(N1)의 전압과 제 2 제어 노드(N2)의 전압을 제어한다. 여기서, 제 1 홀딩 리셋 신호(Vnext1)는 제 2 제어 노드(N2)에 직접적으로 공급된다.
일 예에 따른 캐리 노드 제어부(370)는 제 1 내지 제 4 구동부(371, 373, 375, 377), 및 홀딩 커패시터(Ch)를 포함할 수 있다. 여기서, 제 1 구동부(371)는 홀딩 노드 세트 회로, 제 2 구동부(373)는 제 1 노드 세트 회로, 제 3 구동부(375)는 홀딩 노드 리셋 회로, 및 제 4 구동부(377)는 제 1 노드 리셋 회로로 각각 표현될 수도 있다.
상기 제 1 구동부(371)는 제 1 홀딩 스타트 신호(Vpre1)에 응답하여 제 1 구동 전압 라인(PL1)으로부터 제 1 구동 전압(Vdd)을 홀딩 노드(Nh)에 공급한다. 일 예에 따른 제 1 구동부(371)는 제 1 트랜지스터(cT1)를 포함할 수 있다. 상기 제 1 트랜지스터(cT1)는 제 1 홀딩 스타트 신호(Vpre1)를 입력 받는 게이트 단자, 제 1 구동 전압 라인(PL1)에 연결된 제 1 단자, 및 홀딩 노드(Nh)에 연결된 제 2 단자를 포함할 수 있다. 이러한 제 1 트랜지스터(cT1)는 제 1 홀딩 스타트 신호(Vpre1)에 의해 턴-온되어 제 1 구동 전압(Vdd)을 홀딩 노드(Nh)에 충전시킨다. 여기서, 제 1 트랜지스터(cT1)의 제 2 단자는 제 1 구동 전압 라인(PL1)으로부터 제 1 구동 전압(Vdd)을 입력 받지 않고, 제 1 홀딩 스타트 신호(Vpre1)를 입력받을 수도 있다.
상기 홀딩 커패시터(Ch)는 홀딩 노드(Nh)와 제 2 구동 전압 라인(PL2) 사이에 연결된다. 즉, 홀딩 커패시터(Ch)는 유전체를 사이에 두로 서로 마주하는 제 1 커패시터 전극과 제 2 커패시터 전극을 가질 수 있는데, 제 1 커패시터 전극은 홀딩 노드(Nh)에 연결되며, 제 2 커패시터 전극은 제 2 구동 전압 라인(PL2)에 연결된다. 홀딩 커패시터(Ch)는 홀딩 노드(Nh)의 전압과 제 2 구동 전압 라인(PL2)의 전압(Vss) 간의 차 전압을 저장한다. 이러한 홀딩 커패시터(Ch)는 전단 구동 스테이지 그룹으로부터 제공되는 출력 신호(Vpre1)에 따른 제 1 홀딩 스테이지(HS1)의 프리차징 전압을 충전하고, 충전된 전압을 일정 시간 동안 홀딩하여 프리차징 전압이 제 1 제어 노드(N1)에 공급되는 시간을 감소시킴으로써 제 1 제어 노드(N1)에 연결된 제 1 출력 트랜지스터(cTu)의 열화를 감소시킨다. 만약, 제 1 홀딩 스테이지(HS1)에 홀딩 커패시터(Ch)가 구성되지 않을 경우, 제 1 구동 전압(Vdd)은 제 1 홀딩 스타트 신호(Vpre1)에 따른 제 1 구동부(371)의 동작에 따라 홀딩 노드(Nh)가 아닌 제 1 제어 노드(N1)에 프리차징되고, 제 1 제어 노드(N1)의 프리차징 전압은 제 1 캐리 클럭(CCLK1)이 공급될 때까지 장시간 동안 유지됨으로써 제 1 제어 노드(N1)에 연결된 제 1 출력 트랜지스터(cTu)를 열화시킨다. 이러한 장시간 동안 유지되는 제 1 제어 노드(N1)의 프리차징 전압으로 인한 제 1 출력 트랜지스터(cTu)의 열화를 감소시키기 위하여, 본 출원의 일 예는 제 1 홀딩 스타트 신호(Vpre1)에 따라 제 1 제어 노드(N1)에 프리차징될 전압을 홀딩 커패시터(Ch)에 충전하여 홀딩하는 것이다.
상기 제 2 구동부(373)는 제 1 더미 클럭(DCLK1)에 응답하여 홀딩 커패시터(Ch)에 충전된 전압을 제 1 제어 노드(N1)에 공급함으로써 제 1 제어 노드(N1)를 홀딩 커패시터(Ch)에 충전된 전압으로 프리차징한다. 일 예에 따른 제 2 구동부(373)는 제 2 트랜지스터(cT2)를 포함할 수 있다. 상기 제 2 트랜지스터(cT2)는 제 1 더미 클럭(DCLK1)을 입력 받는 게이트 단자, 홀딩 노드(Nh)에 연결된 제 1 단자, 및 제 1 제어 노드(N1)에 연결된 제 2 단자를 포함할 수 있다. 이러한 제 2 트랜지스터(cT2)는 제 1 더미 클럭(DCLK1)에 의해 턴-온되어 홀딩 커패시터(Ch)에 충전된 전압을 제 1 제어 노드(N1)에 공급한다. 이에 따라, 제 1 제어 노드(N1)는 홀딩 커패시터(Ch)에 충전된 제 1 구동 전압(Vdd)으로 프리차징된다.
상기 제 3 구동부(375)는 제 2 제어 노드(N2)의 전압에 응답하여 홀딩 노드(Nh)의 전압과 홀딩 커패시터(Ch)의 전압을 제 2 구동 전압 라인(PL2)에 공급되는 제 2 구동 전압(Vss)으로 초기화시킨다. 일 예에 따른 제 3 구동부(375)는 제 3 트랜지스터(cT3)를 포함할 수 있다. 상기 제 3 트랜지스터(cT3)는 제 2 제어 노드(N2)에 연결된 게이트 단자, 홀딩 노드(Nh)에 연결된 제 1 단자, 및 제 2 구동 전압 라인(PL2)에 연결된 제 2 단자를 포함할 수 있다. 이러한 제 3 트랜지스터(cT3)는 제 2 제어 노드(N2)의 전압에 의해 턴-온되어 홀딩 노드(Nh)를 제 2 구동 전압 라인(PL2)에 연결하여 홀딩 노드(Nh)의 전압과 홀딩 커패시터(Ch)의 전압을 제 2 구동 전압 라인(PL2)으로 방전시킴으로써 홀딩 노드(Nh)의 전압과 홀딩 커패시터(Ch)의 전압을 제 2 구동 전압(Vss)으로 초기화시킨다.
상기 제 4 구동부(377)는 제 2 제어 노드(N2)의 전압에 응답하여 제 1 제어 노드(N1)의 전압을 제 2 구동 전압 라인(PL2)에 공급되는 제 2 구동 전압(Vss)으로 초기화시킨다. 일 예에 따른 제 4 구동부(377)는 제 4 트랜지스터(cT4)를 포함할 수 있다. 상기 제 4 트랜지스터(cT4)는 제 2 제어 노드(N2)에 연결된 게이트 단자, 제 1 제어 노드(N1)에 연결된 제 1 단자, 및 제 2 구동 전압 라인(PL2)에 연결된 제 2 단자를 포함할 수 있다. 이러한 제 4 트랜지스터(cT4)는 제 2 제어 노드(N2)의 전압에 의해 턴-온되어 제 1 제어 노드(N1)를 제 2 구동 전압 라인(PL2)에 연결하여 제 1 제어 노드(N1)의 전압을 제 2 구동 전압 라인(PL2)으로 방전시킴으로써 제 1 제어 노드(N1)의 전압을 제 2 구동 전압(Vss)으로 초기화시킨다.
이와 같은, 본 예에 따른 제 1 홀딩 스테이지(HS1)를 구성하는 트랜지스터들 각각은 아연 산화물(ZnO), 인듐 아연 산화물(InZnO), 또는 인듐 갈륨 아연 산화물(InGaZnO) 등의 산화물 반도체층을 포함하는 박막 트랜지스터로 이루어질 수 있으며, 제 1 구동 스테이지(DST1)를 구성하는 박막 트랜지스터와 동일한 산화물 반도체층을 포함할 수 있다.
이하, 도 9 및 도 10을 참조하여 본 예에 따른 제 1 홀딩 스테이지(HS1)의 동작을 설명하면 다음과 같다.
본 예에 따른 제 1 홀딩 스테이지(HS1)는 디스플레이 구간 및 터치 센싱 구간으로 구동된다.
먼저, 터치 센싱 구간(TP) 동안 제 1 홀딩 스테이지(HS1)는 이전 4번째 구동 스테이지로부터 공급되는 제 1 홀딩 스타트 신호(Vpre1)에 응답하여 홀딩 노드(Nh)를 통해 홀딩 커패시터(Ch)에 전압을 충전하고 홀딩 커패시터(Ch)에 충전된 전압을 일정 시간 동안 유지한 후, 홀딩 커패시터(Ch)에 충전된 전압으로 제 1 제어 노드(N1)를 프리차징한 다음 제 1 캐리 클럭(CCLK1)을 제 1 캐리 신호(CS1)로서 출력 노드(Nout)를 통해 제 2 구동 스테이지 그룹(DSG2)의 첫번째 구동 스테이지에 공급한다. 이러한 터치 센싱 구간(TP) 동안 제 1 홀딩 스테이지(HS1)는 제 1 내지 제 3 홀딩 기간(t1, t2, t3)을 통해 홀딩 노드(Nh)의 전압을 일정 시간 동안 유지한 후, 제 3 홀딩 기간(t3)을 통해 제 1 제어 노드(N1)의 전압을 일정 시간 동안 유지한 후, 터치 센싱 구간(TP)의 종료 직후 또는 다음 디스플레이 구간(DP)의 시작 시점에 제 1 캐리 클럭(CCLK1)을 제 1 캐리 신호(CS1)로 출력할 수 있다.
먼저, 제 1 홀딩 기간(t1)에서, 이전 4번째 구동 스테이지로부터 하이 전압 레벨의 제 1 홀딩 스타트 신호(Vpre1)가 공급되면, 제 1 홀딩 스타트 신호(Vpre1)에 의해 제 1 구동부(371)의 제 1 트랜지스터(cT1)가 턴-온됨으로써 홀딩 노드(Nh)의 전압은 제 1 홀딩 스타트 신호(Vpre1)에 의해 턴-온된 제 1 트랜지스터(cT1)를 통해 공급되는 제 1 구동 전압(Vdd)으로 프리차징되고, 이로 인하여 홀딩 노드(Nh)에 연결된 홀딩 커패시터(Ch)는 홀딩 노드(Nh)에 공급되는 제 1 구동 전압(Vdd)을 충전하여 상대적으로 장시간 동안 홀딩한다. 이러한 제 1 홀딩 기간(t1)에서, 캐리 출력부(350)의 제 1 및 제 2 출력 트랜지스터(cTu, cTd) 각각은 턴-오프 상태로 유지되며, 캐리 노드 제어부(370)의 제 2 내지 제 4 트랜지스터(cT2, cT3, cT4) 각각은 턴-오프 상태로 유지된다.
다음으로, 제 2 홀딩 기간(t2)에서, 이전 4번째 구동 스테이지로부터 공급되는 제 1 홀딩 스타트 신호(Vpre1)가 로우 전압 레벨로 변화되면, 로우 전압 레벨의 제 1 홀딩 스타트 신호(Vpre1)에 의해 제 1 구동부(371)의 제 1 트랜지스터(cT1)가 턴-오프된다. 이에 따라, 홀딩 노드(Nh)의 전압은 홀딩 커패시터(Ch)에 충전된 제 1 구동 전압(Vdd)으로 상대적으로 장시간 동안 홀딩된다. 이러한 제 2 홀딩 기간(t2)에서, 캐리 출력부(350)의 제 1 및 제 2 출력 트랜지스터(cTu, cTd) 각각은 턴-오프 상태로 유지되며, 캐리 노드 제어부(370)의 제 1 내지 제 4 트랜지스터(cT1, cT2, cT3, cT4) 각각은 턴-오프 상태로 유지된다.
다음으로, 장시간의 제 2 홀딩 기간(t2) 이후, 제 3 홀딩 기간(t3)에서, 하이 전압 레벨(H)의 제 1 하이 구간을 갖는 제 1 더미 클럭(DCLK1)이 공급되면, 하이 전압 레벨(H)의 제 1 더미 클럭(DCLK1)에 의해 제 2 구동부(373)의 제 2 트랜지스터(cT2)가 턴-온됨으로써 홀딩 노드(Nh)는 턴-온된 제 2 트랜지스터(cT2)를 통해 제 1 제어 노드(N1)에 연결된다. 이에 따라, 제 1 제어 노드(N1)는 홀딩 커패시터(Ch)에 충전된 전압(Vdd)으로 프리차징됨으로써 캐리 출력부(350)의 제 1 출력 트랜지스터(cTu)는 제 1 제어 노드(N1)의 프리차징 전압에 의해 턴-온되어 제 1 캐리 클럭 라인으로부터 공급되는 제 1 캐리 클럭(CCLK1)의 로우 전압 레벨(L)을 출력 노드(Nout)를 통해 제 2 구동 스테이지 그룹(DSG2)의 첫번째 구동 스테이지에 공급하고, 제 2 구동 스테이지 그룹(DSG2)의 첫번째 구동 스테이지는 제 1 캐리 클럭(CCLK1)의 로우 전압 레벨(L)에 의해 인에이블되지 않는다. 이때, 캐리 출력부(350)의 제 2 출력 트랜지스터(cTd)는 제 2 제어 노드(N2)의 전압에 의해 턴-오프 상태를 유지한다. 이러한 제 2 홀딩 기간(t2)에서, 캐리 노드 제어부(370)의 제 1, 제 3, 및 제 4 트랜지스터(cT1, cT3, cT4) 각각은 턴-오프 상태로 유지된다.
다음으로, 터치 센싱 구간(TP)의 종료 직후 또는 다음 디스플레이 구간(DP)의 시작 시점(t1’)에서, 제 1 더미 클럭(DCLK1)이 하이 전압 레벨의 제 2 하이 구간으로 유지되고, 하이 전압 레벨(H)의 제 1 캐리 클럭(CCLK1)이 공급되면, 제 1 더미 클럭(DCLK1)에 의해 턴-온 상태를 유지하는 제 2 트랜지스터(cT2)를 통해 홀딩 커패시터(Ch)에 연결된 제 1 제어 노드(N1)의 전압은 캐리 출력부(350)의 제 1 출력 트랜지스터(cTu)에 공급되는 제 1 캐리 클럭(CCLK1)의 라이징(raising)에 따라 부트스트랩핑(bootstrapping)되어 더 높은 전압으로 상승하고, 이로 인하여 제 1 출력 트랜지스터(cTu)는 완전한 턴-온 상태가 된다. 이에 따라, 하이 전압 레벨(H)의 제 1 캐리 클럭(CCLK1)은 완전히 턴-온된 캐리 출력부(350)의 제 1 출력 트랜지스터(cTu)를 통해 전압 손실 없이 제 1 캐리 신호(CS1)로서 제 2 구동 스테이지 그룹(DSG2)의 첫번째 구동 스테이지에 공급된다. 이때, 캐리 출력부(350)의 제 2 출력 트랜지스터(cTd)는 제 2 제어 노드(N2)의 전압에 의해 턴-오프 상태를 유지하며, 캐리 노드 제어부(370)의 제 1, 제 3, 및 제 4 트랜지스터(cT1, cT3, cT4) 각각은 턴-오프 상태로 유지된다.
다음으로, 제 1 캐리 신호(CS1)가 출력된 이후, 로우 전압 레벨(L)의 제 1 더미 클럭(DCLK1)과 로우 전압 레벨(L)의 제 1 캐리 클럭(CCLK1) 각각이 공급되면, 제 2 구동부(373)의 제 2 트랜지스터(cT2)가 턴-오프되고, 제 1 제어 노드(N1)의 전압은 제 1 캐리 클럭(CCLK1)의 전압 변화만큼 낮아진다. 이에 따라, 캐리 출력부(350)의 제 1 출력 트랜지스터(cTu)는 턴-온 상태를 상태를 유지하여 로우 전압 레벨(L)의 제 1 캐리 클럭(CCLK1)을 제 1 캐리 신호(CS1)로서 제 2 구동 스테이지 그룹(DSG2)의 첫번째 구동 스테이지에 공급된다.
다음으로, 디스플레이 구간(DP)의 시작 시점(t1’) 이후, 제 2 구동 스테이지 그룹(DSG2)의 첫번째 구동 스테이지로부터 제 1 홀딩 리셋 신호(Vnext1)가 제 2 제어 노드(N2)에 공급되면, 제 2 제어 노드(N2)의 전압에 따라 제 3 구동부(375)의 제 3 트랜지스터(cT3)와 제 4 구동부(377)의 제 4 트랜지스터(cT4) 각각이 턴-온됨으로써 홀딩 노드(Nh)는 턴-온된 제 3 트랜지스터(cT3)를 통해 제 2 구동 전압 라인(PL2)에 연결되고, 제 1 제어 노드(N1)는 턴-온된 제 4 트랜지스터(cT4)를 통해 제 2 구동 전압 라인(PL2)에 연결된다. 이에 따라, 홀딩 노드(Nh)와 홀딩 커패시터(Ch) 및 제 1 제어 노드(N1) 각각의 전압은 제 2 구동 전압 라인(PL2)으로 방전되어 제 2 구동 전압 라인(PL2)에 공급되는 제 2 구동 전압(Vss)으로 초기화된다. 이와 동시에, 캐리 출력부(350)의 제 2 출력 트랜지스터(cTd)는 제 2 제어 노드(N2)의 전압에 따라 턴-온되어 출력 노드(Nout)를 제 2 구동 전압 라인(PL2)에 연결함으로써 출력 노드(Nout)의 전압을 제 2 구동 전압 라인(PL2)으로 방전시킨다.
이와 같은, 본 예에 따른 제 1 홀딩 스테이지(HS1)에서, 제 1 출력 트랜지스터(cTu)는 터치 센싱 기간(TP)의 제 3 홀딩 기간(t3) 동안에는 홀딩 커패시터(Ch)로부터 제 1 제어 노드(N1)에 공급되는 전압에 의해 상대적으로 작은 바이어스 스트레스를 받고, 상대적으로 짧은 부트스트랩핑 기간 동안에만 상대적으로 큰 바이어스 스트레스를 받게 된다. 이를 통해 본 출원은 제 1 출력 트랜지스터(cTu)의 열화를 최소화할 수 있다.
한편, k개의 홀딩 스테이지 그룹(HSG1 ~ HSGk) 각각을 구성하는 홀딩 스테이지들 중에서 첫번째 홀딩 스테이지를 제외한 나머지 홀딩 스테이지들 각각의 구성 및 동작은 전술한 제 1 홀딩 스테이지(HS1)와 동일하므로, 이들에 대한 설명은 생략하기로 한다.
도 11은 본 출원의 다른 예에 따른 게이트 구동 회로를 설명하기 위한 도면으로서, 이는 게이트 제어 신호와 홀딩 스테이지 그룹의 구성을 변경하여 구성한 것이다.
도 11을 참조하면, 본 출원의 다른 예에 따른 게이트 구동 회로(300)는 n개의 구동 스테이지 그룹(DSG1 ~ DSGn), k개의 홀딩 스테이지 그룹(HSG1 ~ HSGk), 쉬프트 클럭 라인부(301), 캐리 클럭 라인부(302), 더미 클럭 라인부(303), 리셋 클럭 라인부(304), 및 전원 라인부(305)를 포함할 수 있다.
상기 n개의 구동 스테이지 그룹(DSG1 ~ DSGn) 각각은 시분할 구동 신호의 제 1 구간 동안 해당하는 수평 블록(HB1 ~ HBn)에 포함된 i개의 게이트 라인(GL)에 스캔 펄스를 순차적으로 공급한다. 일 예에 따른 n개의 구동 스테이지 그룹(DSG1 ~ DSGn) 각각은 i개의 구동 스테이지를 포함할 수 있다. 이 경우, 게이트 구동 회로(300)는 게이트 라인들의 총 개수와 대응되는 개수의 구동 스테이지를 포함할 수 있다.
상기 i개의 구동 스테이지 각각은 i개의 게이트 라인(GL)과 일대일로 연결된 출력 노드를 포함한다. 예를 들어, 제 1 구동 스테이지 그룹(DSG1)의 제 1 내지 제 i 구동 스테이지는 제 1 내지 제 i 게이트 라인(GL1 ~ GLi)과 일대일로 연결될 수 있다.
상기 i개의 구동 스테이지 중 제 1 구동 스테이지는 타이밍 제어 회로로부터 제공되는 게이트 스타트 신호(Vst)에 응답하여 인에이블되며, 제 2 구동 스테이지의 출력 신호에 응답하여 리셋될 수 있다. 제 2 내지 제 i-1 구동 스테이지 각각은 전단 구동 스테이지의 출력 신호에 응답하여 인에이블되며, 후단 구동 스테이지의 출력 신호에 응답하여 리셋될 수 있다. 그리고, 제 i 구동 스테이지는 제 i-1 구동 스테이지의 출력 신호에 응답하여 인에이블되며, 리셋 클럭 라인부(304)로부터 공급되는 스테이지 리셋 클럭(RST)에 응답하여 리셋될 수 있다.
상기 i개의 구동 스테이지 각각은 타이밍 제어 회로로부터 하나의 게이트 스타트 신호(Vst)와 하나의 스테이지 리셋 클럭(RST)이 공급되는 것을 제외하고는 도 8에 도시된 제 1 구동 스테이지와 동일한 구성을 가지므로, 이에 대한 중복 설명은 생략하기로 한다.
상기 k개의 홀딩 스테이지 그룹(HSG1 ~ HSGk) 각각은 n개의 구동 스테이지 그룹(DSG1 ~ DSGn) 사이에 위치하고, 전단 구동 스테이지 그룹으로부터 제공되는 출력 신호에 응답하여 홀딩 커패시터를 충전하고 홀딩 커패시터에 충전된 홀딩 전압을 기반으로 캐리 신호를 후단 구동 스테이지 그룹으로 출력한다. 이러한 k개의 홀딩 스테이지 그룹(HSG1 ~ HSGk) 각각은 하나의 캐리 신호(CS)를 출력하는 것을 제외하고는 도 4에 도시된 k개의 홀딩 스테이지 그룹과 동일하다.
일 예에 따른 k개의 홀딩 스테이지 그룹(HSG1 ~ HSGk) 각각은 하나의 홀딩 스테이지를 포함할 수 있다.
상기 k개의 홀딩 스테이지 그룹(HSG1 ~ HSGk) 각각의 홀딩 스테이지 각각은 전단 구동 스테이지 그룹의 마지막 구동 스테이지의 출력 신호를 홀딩 스타트 신호(Vpre)로 입력받아 인에이블되어 캐리 클럭(CCLK)을 캐리 신호(CS)로 하여 제 2 내지 제 n 구동 스테이지 그룹(DSG2 ~ DSGn) 각각의 첫번째 구동 스테이지에 공급하고, 스테이지 리셋 클럭(RST)에 의해 각각 리셋될 수 있다. 이러한 홀딩 스테이지는 도 9 및 도 10에 도시된 제 1 홀딩 스테이지(HS1)와 동일한 구성을 가지므로, 이에 대한 구성 및 동작에 대한 설명은 생략하기로 한다.
상기 쉬프트 클럭 라인부(301)는 타이밍 제어 회로로부터 순차적으로 쉬프트되는 위상을 갖는 제 1 내지 제 8 게이트 쉬프트 클럭(GCLK1 ~ GCLK8)이 공급되는 제 1 내지 제 8 쉬프트 클럭 라인을 포함하는, 이는 도 4에 도시된 쉬프트 클럭 라인부(301)와 동일하므로, 이에 대한 중복 설명은 생략하기로 한다.
상기 캐리 클럭 라인부(302)는 타이밍 제어 회로로부터 캐리 클럭(CCLK)이 공급되는 하나의 캐리 클럭 라인을 포함한다. 하나의 캐리 클럭 라인은 k개의 홀딩 스테이지 그룹(HSG1 ~ HSGk) 각각의 홀딩 스테이지에 공통적으로 연결될 수 있다. 상기 캐리 클럭(CCLK)은 도 4에 도시된 제 1 캐리 클럭과 동일하므로, 이에 대한 중복 설명은 생략하기로 한다.
상기 더미 클럭 라인부(303)는 타이밍 제어 회로로부터 더미 클럭(DCLK)이 공급되는 하나의 더미 클럭 라인을 포함한다. 하나의 더미 클럭 라인은 k개의 홀딩 스테이지 그룹(HSG1 ~ HSGk) 각각의 홀딩 스테이지에 공통적으로 연결될 수 있다. 상기 더미 클럭(DCLK)은 도 4에 도시된 제 1 더미 클럭과 동일하므로, 이에 대한 중복 설명은 생략하기로 한다.
상기 리셋 클럭 라인부(304)는 타이밍 제어 회로로부터 스테이지 리셋 클럭(RST)이 공급되는 하나의 리셋 클럭 라인을 포함한다. 리셋 클럭 라인은 n개의 구동 스테이지 그룹(DSG1 ~ DSGn) 각각의 마지막 구동 스테이지에 연결되고, 및 k개의 홀딩 스테이지 그룹(HSG1 ~ HSGk) 각각의 홀딩 스테이지에 연결되거나 k번째 홀딩 스테이지 그룹(HSGk)의 홀딩 스테이지에 연결될 수 있다. 상기 리셋 클럭(RET)은 도 4에 도시된 제 1 리셋 클럭과 동일하므로, 이에 대한 중복 설명은 생략하기로 한다.
상기 전원 라인부(305)는 전원 생성 회로로부터 제 1 구동 전압(Vdd)과 제 2 구동 전압(Vss) 각각이 공급되는 제 1 및 제 2 구동 전압 라인을 포함하는 것으로, 이는 도 4에 도시된 전원 라인부와 동일하므로, 이에 대한 중복 설명은 생략하기로 한다.
이와 같은, 본 출원의 다른 예에 따른 게이트 구동 회로(300)는 제 1 내지 제 n 구동 스테이지 그룹(DSG1 ~ DSGn) 각각이 게이트 스타트 신호(Vst) 또는 전단 홀딩 스테이지 그룹 각각의 홀딩 스테이지로부터 출력되는 캐리 신호에 의해 인에이블되고, 제 1 내지 제 k 홀딩 스테이지 그룹(HSG1 ~ HSGk) 각각이 전단 구동 스테이지 그룹(DSG2 ~ DSGn)의 마지막 구동 스테이지의 출력 신호에 의해 인에이블되는 것을 제외하고는 도 1 내지 도 10에 도시된 게이트 구동 회로와 동일하므로, 이에 대한 중복 설명은 생략하기로 한다.
전술한 본 출원의 다른 예에 따른 게이트 구동 회로(300)를 포함하는 디스플레이 장치는 도 1 내지 도 10에 도시된 디스플레이 장치와 동일한 효과를 가질 수 있다.
도 12는 본 출원의 다른 예에 따른 디스플레이 장치를 설명하기 위한 도면이며, 도 13은 도 12에 도시된 게이트 구동 회로를 설명하기 위한 도면으로서, 이는 도 1에 도시된 디스플레이 장치에서 게이트 구동 회로의 구성을 변경한 것이다. 이에 따라, 이하의 설명에서는 게이트 구동 회로 및 이와 관련된 구성에 대해서만 설명하기로 하고, 나머지 동일한 구성에 대한 중복 설명은 생략하기로 한다.
도 12 및 도 13을 참조하면, 본 예에 따른 게이트 구동 회로(300)는 싱글 피딩(single feeding) 방식의 인터레이스(interlacing) 방식을 따라 복수의 게이트 라인들(GL)을 구동한다. 일 예에 따른 게이트 구동 회로(300)는 제 1 쉬프트 레지스터(300a) 및 제 2 쉬프트 레지스터(300b)를 포함한다.
상기 제 1 쉬프트 레지스터(300a)는 디스플레이 패널(100)의 일측 비표시 영역(또는 좌측 비표시 영역)에 내장(또는 집적)되고, 복수의 게이트 라인(GL1 ~ GLm) 중 기수번째 게이트 라인들(GL1, GL3, …, GLm-1)과 일대일로 연결된다. 이러한 제 1 쉬프트 레지스터(300a)는 타이밍 제어 회로로부터 제공되는 게이트 제어 신호(GCS)를 기반으로 시분할 구동 신호(TDS)의 제 1 구간마다 수평 블록 단위로 수평 블록 그룹에 포함된 i개의 게이트 라인(GL1 ~ GLi) 중 기수번째 게이트 라인(GL1, GL3, …, GLi-1)에 스캔 펄스를 순차적으로 공급한다.
일 예에 따른 제 1 쉬프트 레지스터(300a)는 기수용 n개의 구동 스테이지 그룹(1DSG1 ~ 1DSGn), 기수용 k개의 홀딩 스테이지 그룹(1HSG1 ~ 1HSGk), 기수용 쉬프트 클럭 라인부(301a), 기수용 캐리 클럭 라인부(302a), 기수용 더미 클럭 라인부(303a), 기수용 리셋 클럭 라인부(304a), 및 기수용 전원 라인부(305a)를 포함할 수 있다.
상기 기수용 n개의 구동 스테이지 그룹(1DSG1 ~ 1DSGn) 각각은 시분할 구동 신호의 제 1 구간 동안 해당하는 수평 블록(HB1 ~ HBn)에 포함된 i개의 게이트 라인(GL1 ~ GLi) 중 기수번째 게이트 라인(GL1, GL3, …, GLi-1)에 스캔 펄스를 순차적으로 공급한다. 일 예에 따른 기수용 n개의 구동 스테이지 그룹(1DSG1 ~ 1DSGn) 각각은 i/2개의 구동 스테이지를 포함할 수 있다. 즉, 기수용 n개의 구동 스테이지 그룹(1DSG1 ~ 1DSGn) 각각은 도 5에 도시된 구동 스테이지 그룹에서, 기수번째 구동 스테이지들(DST1, DST3, …, DSTi-1)로 구성될 수 있다. 이에 따라, 제 1 쉬프트 레지스터(300a)는 게이트 라인들의 총 개수 중 절반에 대응되는 개수의 구동 스테이지를 포함할 수 있다.
상기 기수용 n개의 구동 스테이지 그룹(1DSG1 ~ 1DSGn) 각각에 포함된 구동 스테이지 각각은 도 5에 도시된 구동 스테이지 그룹의 기수번째 구동 스테이지들(DST1, DST3, …, DSTi-1) 각각과 동일하게 구동되는 것으로, 제 1 및 제 3 게이트 스타트 신호(Vst1, Vst3) 각각에 의해 인에이블되어 기수번째 게이트 라인(GL1, GL3, …, GLi-1)에 스캔 펄스를 순차적으로 공급하는 것을 제외하고는 도 8에 도시된 제 1 구동 스테이지와 동일한 구성을 가지므로, 이에 대한 구성 및 동작에 대한 설명은 생략하기로 한다.
상기 기수용 k개의 홀딩 스테이지 그룹(1HSG1 ~ 1HSGk) 각각은 기수용 n개의 구동 스테이지 그룹(1DSG1 ~ 1DSGn) 사이에 위치하고, 시분할 구동 신호의 제 2 구간 동안 기수용 전단 구동 스테이지 그룹(1DSG1 ~ 1DSGn-1)으로부터 제공되는 출력 신호에 응답하여 홀딩 커패시터를 충전하고 홀딩 커패시터에 충전된 홀딩 전압을 기반으로 제 1 및 제 3 캐리 신호를 기수용 후단 구동 스테이지 그룹에 순차적으로 제공하며, 제 1 및 제 3 캐리 신호는 제 1 및 제 3 게이트 스타트 신호(Vst1, Vst3)로서 기수용 후단 구동 스테이지 그룹의 첫번째 및 두번째 구동 스테이지 각각에 인가된다.
일 예에 따른 기수용 k개의 홀딩 스테이지 그룹(1HSG1 ~ 1HSGk) 각각은 제 1 및 제 2 홀딩 스테이지를 포함할 수 있다. 즉, 기수용 k개의 홀딩 스테이지 그룹(1HSG1 ~ 1HSGk) 각각은 도 7에 도시된 홀딩 스테이지 그룹에서, 기수번째 홀딩 스테이지들(HS1, HS3)로 구성될 수 있다.
상기 제 1 및 제 2 홀딩 스테이지 각각은 기수용 전단 구동 스테이지 그룹의 제 i-1 및 제 i 구동 스테이지 각각으로부터 공급되는 2개의 출력 신호 중 해당하는 출력 신호에 의해 인에이블되어 제 1 및 제 3 캐리 클럭(CCLK1, CCLK3) 중 해당하는 캐리 클럭을 제 1 및 제 3 캐리 신호로 하여 기수용 제 2 내지 제 n 구동 스테이지 그룹(1DSG2 ~ 1DSGn) 각각의 첫번째 및 두번째 구동 스테이지 중 해당하는 구동 스테이지에 순차적으로 공급하고, 제 1 및 제 3 스테이지 리셋 클럭(RST1, RST3) 중 해당하는 스테이지 리셋 클럭에 의해 순차적으로 리셋될 수 있다.
상기 기수용 k개의 홀딩 스테이지 그룹(1HSG1 ~ 1HSGk) 각각에 포함된 홀딩 스테이지 각각은 도 7에 도시된 홀딩 스테이지 그룹의 기수번째 홀딩 스테이지들(HS1, HS3)과 동일하게 구동되는 것으로, 기수용 전단 구동 스테이지 그룹의 제 i-1 및 제 i 구동 스테이지 각각으로부터 공급되는 2개의 출력 신호 각각에 의해 인에이블되어 제 1 및 제 3 캐리 신호를 순차적으로 출력하는 것을 제외하고는 도 9 및 도 10에 도시된 제 1 홀딩 스테이지(HS1)과 동일한 구성을 가지므로, 이에 대한 구성 및 동작에 대한 설명은 생략하기로 한다.
상기 기수용 쉬프트 클럭 라인부(301a)는 타이밍 제어 회로로부터 순차적으로 쉬프트되는 위상을 갖는 제 1 내지 제 8 게이트 쉬프트 클럭(GCLK1 ~ GCLK8) 중 기수번째 게이트 쉬프트 클럭(GCLK1, GCLK3, GCLK5, GCLK7)이 공급되는 4개의 쉬프트 클럭 라인을 포함하는 것을 제외하고는 도 4 내지 도 6에 도시된 바와 동일하므로, 이에 대한 중복 설명은 생략한다.
상기 기수용 캐리 클럭 라인부(302a)는 타이밍 제어 회로로부터 순차적으로 쉬프트되는 위상을 갖는 제 1 내지 제 4 캐리 클럭(CCLK1 ~ CCLK4) 중 제 1 및 제 3 캐리 클럭(CCLK1, CCLK3)이 공급되는 2개의 캐리 클럭 라인을 포함하는 것을 제외하고는 도 4 내지 도 7에 도시된 바와 동일하므로, 이에 대한 중복 설명은 생략한다.
상기 기수용 더미 클럭 라인부(303a)는 타이밍 제어 회로로부터 순차적으로 쉬프트되는 위상을 갖는 제 1 내지 제 4 더미 클럭(DCLK1 ~ DCLK4) 중 제 1 및 제 3 더미 클럭(DCLK1, DCLK3)이 공급되는 2개의 더미 클럭 라인을 포함하는 것을 제외하고는 도 4 내지 도 7에 도시된 바와 동일하므로, 이에 대한 중복 설명은 생략한다.
상기 기수용 리셋 클럭 라인부(304a)는 타이밍 제어 회로로부터 제 1 내지 제 4 스테이지 리셋 클럭(RST1 ~ RST4) 중 제 1 및 제 3 스테이지 리셋 클럭(RST1, RST3)이 공급되는 2개의 리셋 클럭 라인을 포함하는 것을 제외하고는 도 4 내지 도 7에 도시된 바와 동일하므로, 이에 대한 중복 설명은 생략한다.
상기 기수용 전원 라인부(305a)는 전원 생성 회로로부터 제 1 구동 전압(Vdd)과 제 2 구동 전압(Vss) 각각이 공급되는 제 1 및 제 2 구동 전압 라인을 포함하는 것으로, 이는 도 4에 도시된 전원 라인부와 동일하므로, 이에 대한 중복 설명은 생략하기로 한다.
상기 제 2 쉬프트 레지스터(300b)는 디스플레이 패널(100)의 타측 비표시 영역(또는 우측 비표시 영역)에 내장(또는 집적)되고, 복수의 게이트 라인(GL1 ~ GLm) 중 우수번째 게이트 라인들(GL2, GL4, …, GLm)과 일대일로 연결된다. 이러한 제 2 쉬프트 레지스터(300b)는 타이밍 제어 회로로부터 제공되는 게이트 제어 신호(GCS)를 기반으로 시분할 구동 신호(TDS)의 제 1 구간마다 수평 블록 단위로 수평 블록 그룹에 포함된 i개의 게이트 라인(GL1 ~ GLi) 중 우수번째 게이트 라인(GL2, GL4, …, GLi)에 스캔 펄스를 순차적으로 공급한다.
일 예에 따른 제 2 쉬프트 레지스터(300b)는 우수용 n개의 구동 스테이지 그룹(2DSG1 ~ 2DSGn), 우수용 k개의 홀딩 스테이지 그룹(2HSG1 ~ 2HSGk), 우수용 쉬프트 클럭 라인부(301b), 우수용 캐리 클럭 라인부(302b), 우수용 더미 클럭 라인부(303b), 우수용 리셋 클럭 라인부(304b), 및 우수용 전원 라인부(305b)를 포함한다.
상기 우수용 n개의 구동 스테이지 그룹(2DSG1 ~ 2DSGn) 각각은 시분할 구동 신호의 제 1 구간 동안 해당하는 수평 블록(HB1 ~ HBn)에 포함된 i개의 게이트 라인(GL1 ~ GLi) 중 우수번째 게이트 라인(GL2, GL4, …, GLi)에 스캔 펄스를 순차적으로 공급한다. 일 예에 따른 우수용 n개의 구동 스테이지 그룹(2DSG1 ~ 2DSGn) 각각은 i/2개의 구동 스테이지를 포함할 수 있다. 즉, 우수용 n개의 구동 스테이지 그룹(2DSG1 ~ 2DSGn) 각각은 도 5에 도시된 구동 스테이지 그룹에서, 우수번째 구동 스테이지들(DST2, DST4, …, DSTi)로 구성될 수 있다. 이에 따라, 제 2 쉬프트 레지스터(300b)는 게이트 라인들의 총 개수 중 절반에 대응되는 개수의 구동 스테이지를 포함할 수 있다.
상기 우수용 n개의 구동 스테이지 그룹(2DSG1 ~ 2DSGn) 각각에 포함된 구동 스테이지 각각은 도 5에 도시된 구동 스테이지 그룹의 우수번째 구동 스테이지들(DST2, DST4, …, DSTi)과 동일하게 구동되는 것으로, 제 2 및 제 4 게이트 스타트 신호(Vst2, Vst4) 각각에 의해 인에이블되어 우수번째 게이트 라인(GL2, GL4, …, GLi)에 스캔 펄스를 순차적으로 공급하는 것을 제외하고는 도 8에 도시된 제 1 구동 스테이지와 동일한 구성을 가지므로, 이에 대한 구성 및 동작에 대한 설명은 생략하기로 한다.
상기 우수용 k개의 홀딩 스테이지 그룹(2HSG1 ~ 2HSGk) 각각은 우수용 n개의 구동 스테이지 그룹(2DSG1 ~ 2DSGn) 사이에 위치하고, 시분할 구동 신호의 제 2 구간 동안 우수용 전단 구동 스테이지 그룹(2DSG1 ~ 2DSGn-1)으로부터 제공되는 출력 신호에 응답하여 홀딩 커패시터를 충전하고 홀딩 커패시터에 충전된 홀딩 전압을 기반으로 제 2 및 제 4 캐리 신호를 기수용 후단 구동 스테이지 그룹에 순차적으로 제공하며, 제 2 및 제 4 캐리 신호는 제 2 및 제 4 게이트 스타트 신호(Vst2, Vst4)로서 우수용 후단 구동 스테이지 그룹의 첫번째 및 두번째 구동 스테이지 각각에 인가된다.
일 예에 따른 우수용 k개의 홀딩 스테이지 그룹(2HSG1 ~ 2HSGk) 각각은 제 1 및 제 2 홀딩 스테이지를 포함할 수 있다. 즉, 우수용 k개의 홀딩 스테이지 그룹(2HSG1 ~ 2HSGk) 각각은 도 7에 도시된 홀딩 스테이지 그룹에서, 우수번째 홀딩 스테이지들(HS2, HS4)로 구성될 수 있다.
상기 제 1 및 제 2 홀딩 스테이지 각각은 우수용 전단 구동 스테이지 그룹의 제 i-1 및 제 i 구동 스테이지 각각으로부터 공급되는 2개의 출력 신호 중 해당하는 출력 신호에 의해 인에이블되어 제 2 및 제 4 캐리 클럭(CCLK2, CCLK4) 중 해당하는 캐리 클럭을 제 2 및 제 4 캐리 신호로 하여 우수용 제 2 내지 제 n 구동 스테이지 그룹(2DSG2 ~ 2DSGn) 각각의 첫번째 및 두번째 구동 스테이지 중 해당하는 구동 스테이지에 순차적으로 공급하고, 제 2 및 제 4 스테이지 리셋 클럭(RST2, RST4) 중 해당하는 스테이지 리셋 클럭에 의해 순차적으로 리셋될 수 있다.
상기 우수용 k개의 홀딩 스테이지 그룹(2HSG1 ~ 2HSGk) 각각에 포함된 홀딩 스테이지 각각은 도 7에 도시된 홀딩 스테이지 그룹의 우수번째 홀딩 스테이지들(HS2, HS4)과 동일하게 구동되는 것으로, 우수용 전단 구동 스테이지 그룹의 제 i-1 및 제 i 구동 스테이지 각각으로부터 공급되는 2개의 출력 신호 각각에 의해 인에이블되어 제 2 및 제 4 캐리 신호를 순차적으로 출력하는 것을 제외하고는 도 9 및 도 10에 도시된 제 1 홀딩 스테이지(HS1)과 동일한 구성을 가지므로, 이에 대한 구성 및 동작에 대한 설명은 생략하기로 한다.
상기 우수용 쉬프트 클럭 라인부(301b)는 타이밍 제어 회로로부터 순차적으로 쉬프트되는 위상을 갖는 제 1 내지 제 8 게이트 쉬프트 클럭(GCLK1 ~ GCLK8) 중 우수번째 게이트 쉬프트 클럭(GCLK2, GCLK4, GCLK6, GCLK8)이 공급되는 4개의 쉬프트 클럭 라인을 포함하는 것을 제외하고는 도 4 내지 도 6에 도시된 바와 동일하므로, 이에 대한 중복 설명은 생략한다.
상기 우수용 캐리 클럭 라인부(302b)는 타이밍 제어 회로로부터 순차적으로 쉬프트되는 위상을 갖는 제 1 내지 제 4 캐리 클럭(CCLK1 ~ CCLK4) 중 제 2 및 제 4 캐리 클럭(CCLK2, CCLK4)이 공급되는 2개의 캐리 클럭 라인을 포함하는 것을 제외하고는 도 4 내지 도 7에 도시된 바와 동일하므로, 이에 대한 중복 설명은 생략한다.
상기 우수용 더미 클럭 라인부(303b)는 타이밍 제어 회로로부터 순차적으로 쉬프트되는 위상을 갖는 제 1 내지 제 4 더미 클럭(DCLK1 ~ DCLK4) 중 제 2 및 제 4 더미 클럭(DCLK2, DCLK4)이 공급되는 2개의 더미 클럭 라인을 포함하는 것을 제외하고는 도 4 내지 도 7에 도시된 바와 동일하므로, 이에 대한 중복 설명은 생략한다.
상기 우수용 리셋 클럭 라인부(304b)는 타이밍 제어 회로로부터 제 1 내지 제 4 스테이지 리셋 클럭(RST1 ~ RST4) 중 제 2 및 제 4 스테이지 리셋 클럭(RST2, RST4)이 공급되는 2개의 리셋 클럭 라인을 포함하는 것을 제외하고는 도 4 내지 도 7에 도시된 바와 동일하므로, 이에 대한 중복 설명은 생략한다.
상기 우수용 전원 라인부(303b)는 전원 생성 회로로부터 제 1 구동 전압(Vdd)과 제 2 구동 전압(Vss) 각각이 공급되는 제 1 및 제 2 구동 전압 라인을 포함하는 것으로, 이는 도 4에 도시된 전원 라인부와 동일하므로, 이에 대한 중복 설명은 생략하기로 한다.
이와 같은, 본 예에 따른 게이트 구동 회로(300)를 포함하는 디스플레이 장치는 전술한 본 출원의 일 예에 따른 디스플레이 장치와 동일한 효과를 제공하면서 제 1 쉬프트 레지스터(300a)와 제 2 쉬프트 레지스터(300b)를 이용한 싱글 피딩(single feeding) 방식의 인터레이스(interlacing) 방식을 이용한 스캔 펄스의 좌우 오버랩 구동을 통해 120Hz 이상의 고속 구동시 데이터 충전 기간을 확보할 수 있다.
한편, 도 12 및 도 13에 도시된 게이트 구동 회로(300)의 제 1 및 제 2 쉬프트 레지스터(300a, 300b) 각각은 도 5 내지 도 10에 도시된 게이트 구동 회로와 동일한 구성을 가질 수 있다. 이 경우, 제 1 쉬프트 레지스터(300a)는 복수의 게이트 라인 각각의 일측에 스캔 펄스를 공급하고, 이와 동시에 제 2 쉬프트 레지스터(300b)는 복수의 게이트 라인 각각의 타측에 스캔 펄스를 공급하게 된다. 이에 따라, 복수의 게이트 라인 각각은 양측에서 스캔 펄스가 동시에 공급되는 더블 피딩(double feeding) 방식에 의해 구동됨으로써 복수의 게이트 라인 각각의 라인 저항에 따른 스캔 펄스의 전압 강하를 최소화하여 데이터 충전 특성이 개선될 수 있다.
다른 한편, 도 12 및 도 13에 도시된 게이트 구동 회로(300)의 제 1 및 제 2 쉬프트 레지스터(300a, 300b) 각각은 도 11에 도시된 게이트 구동 회로와 동일하게 구성될 수도 있다.
도 14는 본 출원의 예에 따른 홀딩 스테이지의 동작 파형을 나타내는 파형도이다. 도 14에서, 파형 A는 더미 클럭, 파형 B는 캐리 클럭, 파형 C는 제 1 제어 노드의 전압, 및 파형 D는 캐리 신호를 각각 나타낸다.
도 14에서 알 수 있듯이, 본 출원의 예에 따른 홀딩 스테이지는 제 1 제어 노드의 전압에 의해 캐리 신호(D)가 정상적인 형태로 출력되는 것을 확인할 수 있으며, 특히, 제 1 제어 노드가 더미 클럭(A)이 인가되는 짧은 구간(예를 들어, 3수평 기간) 동안에만 프리차징됨으로써 제 1 제어 노드의 전압에 따른 제 1 출력 트랜지스터(cTu)의 열화가 최소화될 수 있음을 확인할 수 있다.
이상과 같은, 본 출원의 일 예에 따른 디스플레이 장치는 한 프레임 중 복수의 터치 센싱 구간에서 홀딩 스테이지들에 프리차징되는 전압이 홀딩 커패시터에 충전되어 장시간 동안 홀딩됨으로써 캐리 출력부의 제 1 출력 트랜지스터의 열화가 감소될 수 있으며, 이를 통해 제 1 출력 트랜지스터를 통해 출력되는 캐리 신호의 전압 부족에 따른 캐리 신호의 신뢰성 저하가 방지될 수 있다. 또한, 본 출원의 일 예에 따른 디스플레이 장치는 홀딩 스테이지가 6개의 트랜지스터로 구성됨에 따라 홀딩 스테이지의 회로 면적이 감소할 수 있으며, 이로 인해 게이트 구동 회로의 폭이 감소될 수 있다.
상술한 본 출원의 예에 설명된 특징, 구조, 효과 등은 본 출원의 적어도 하나의 예에 포함되며, 반드시 하나의 예에만 한정되는 것은 아니다. 나아가, 본 출원의 적어도 하나의 예에서 예시된 특징, 구조, 효과 등은 본 출원이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 출원의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 본 출원은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 출원의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 출원이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 출원의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 출원의 범위에 포함되는 것으로 해석되어야 한다.
100: 디스플레이 패널 200: 데이터 구동 회로
300: 게이트 구동 회로 300a: 제 1 쉬프트 레지스터
300b: 제 2 쉬프트 레지스터 310: 스캔 출력부
330: 스캔 노드 제어부 350: 캐리 출력부
370: 캐리 노드 제어부 400: 타이밍 제어 회로
500: 전원 생성 회로 600: 터치 구동 회로

Claims (14)

  1. 복수의 게이트 라인과 복수의 데이터 라인 및 복수의 터치 센서를 포함하는 표시 영역을 갖는 디스플레이 패널;
    상기 표시 영역을 복수의 수평 블록으로 분할하고 한 프레임 중 복수의 디스플레이 구간마다 수평 블록 단위로 수평 블록 내의 게이트 라인들을 구동하는 게이트 구동 회로; 및
    상기 한 프레임 중 복수의 터치 센싱 구간마다 수평 블록 단위로 수평 블록 내의 터치 센서들을 통해 터치를 센싱하는 터치 구동 회로를 포함하며,
    상기 게이트 구동 회로는 상기 디스플레이 구간마다 해당하는 수평 블록에 포함된 복수의 게이트 라인들에 스캔 펄스를 공급하는 복수의 구동 스테이지를 갖는 복수의 구동 스테이지 그룹, 및 상기 복수의 구동 스테이지 그룹 사이에 위치하고 캐리 신호를 후단 구동 스테이지 그룹으로 출력하는 적어도 하나의 홀딩 스테이지를 갖는 복수의 홀딩 스테이지 그룹을 포함하며,
    상기 적어도 하나의 홀딩 스테이지는 상기 전단 구동 스테이지 그룹으로부터 제공되는 출력 신호에 응답하여 홀딩 커패시터를 충전하고 상기 홀딩 커패시터에 충전된 홀딩 전압을 기반으로 상기 캐리 신호를 후단 구동 스테이지 그룹으로 출력하는, 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 홀딩 스테이지는 상기 전단 구동 스테이지 그룹으로부터 제공되는 출력 신호에 응답하여 홀딩 노드를 통해 상기 홀딩 커패시터에 제 1 구동 전압을 충전하고, 더미 클럭에 응답하여 상기 홀딩 커패시터에 저장된 전압을 제 1 제어 노드에 충전하고, 제 1 제어 노드의 충전 전압에 응답하여 출력 노드를 통해 캐리 클럭을 상기 캐리 신호로 출력하는, 디스플레이 장치.
  3. 제 2 항에 있어서,
    상기 적어도 하나의 홀딩 스테이지는 상기 후단 구동 스테이지 그룹으로부터 제공되는 출력 신호를 제 2 제어 노드에 충전하고, 상기 제 2 제어 노드의 전압에 따라 상기 홀딩 노드와 상기 제 1 제어 노드와 상기 홀딩 커패시터 및 상기 출력 노드 각각에 제 2 구동 전압을 공급하는, 디스플레이 장치.
  4. 제 1 항에 있어서,
    상기 적어도 하나의 홀딩 스테이지는,
    상기 전단 구동 스테이지 그룹으로부터 제공되는 출력 신호와 상기 후단 구동 스테이지 그룹으로부터 제공되는 출력 신호 및 더미 클럭을 기반으로 제 1 제어 노드의 전압과 제 2 제어 노드의 전압을 제어하는 캐리 노드 제어부; 및
    제 1 제어 노드의 전압과 제 2 제어 노드의 전압에 응답하여 출력 노드를 통해 캐리 클럭을 상기 캐리 신호로 출력하거나 상기 출력 노드의 전압을 방전시키는 캐리 출력부를 포함하는, 디스플레이 장치.
  5. 제 4 항에 있어서,
    상기 후단 구동 스테이지 그룹으로부터 제공되는 출력 신호는 상기 제 2 제어 노드에 공급되며,
    상기 캐리 노드 제어부는,
    상기 전단 구동 스테이지 그룹으로부터 제공되는 출력 신호에 응답하여 제 1 구동 전압 라인으로부터 제 1 구동 전압을 홀딩 노드에 공급하는 제 1 구동부;
    상기 홀딩 노드와 제 2 구동 전압 라인 사이에 연결된 상기 홀딩 커패시터;
    상기 더미 클럭에 응답하여 상기 홀딩 커패시터에 충전된 전압을 상기 제 1 제어 노드에 공급하는 제 2 구동부;
    상기 제 2 제어 노드의 전압에 응답하여 상기 홀딩 노드의 전압과 상기 홀딩 커패시터의 전압을 상기 제 2 구동 전압 라인에 공급되는 제 2 구동 전압으로 초기화시키는 제 3 구동부; 및
    상기 제 2 제어 노드의 전압에 응답하여 상기 제 1 제어 노드의 전압을 상기 제 2 구동 전압으로 초기화시키는 제 4 구동부를 포함하는, 디스플레이 장치.
  6. 제 5 항에 있어서,
    상기 제 1 구동부는 상기 전단 구동 스테이지 그룹으로부터 제공되는 출력 신호를 입력 받는 게이트 단자와 상기 제 1 구동 전압 라인에 연결된 제 1 단자 및 상기 홀딩 노드에 연결된 제 2 단자를 갖는 제 1 트랜지스터를 포함하는, 디스플레이 장치.
  7. 제 6 항에 있어서,
    상기 제 2 구동부는 상기 더미 클럭을 입력 받는 게이트 단자와 상기 홀딩 노드에 연결된 제 1 단자 및 상기 제 1 제어 노드에 연결된 제 2 단자를 갖는 제 2 트랜지스터를 포함하는, 디스플레이 장치.
  8. 제 6 항에 있어서,
    상기 제 3 구동부는 상기 제 2 제어 노드에 연결된 게이트 단자와 상기 홀딩 노드에 연결된 제 1 단자 및 상기 제 2 구동 전압 라인에 연결된 제 2 단자를 갖는 제 3 트랜지스터를 포함하는, 디스플레이 장치.
  9. 제 6 항에 있어서,
    상기 제 4 구동부는 상기 제 2 제어 노드에 연결된 게이트 단자와 상기 제 1 제어 노드에 연결된 제 1 단자 및 상기 제 2 구동 전압 라인에 연결된 제 2 단자를 갖는 제 4 트랜지스터를 포함하는, 디스플레이 장치.
  10. 제 5 항에 있어서,
    상기 캐리 출력부는,
    상기 제 1 제어 노드에 연결된 게이트 단자와 상기 캐리 클럭을 입력 받는 제 1 단자 및 상기 출력 노드에 연결된 제 2 단자를 갖는 제 1 출력 트랜지스터; 및
    상기 제 2 제어 노드에 연결된 게이트 단자와 상기 제 2 구동 전압 라인에 연결된 제 1 단자 및 상기 출력 노드에 연결된 제 2 단자를 갖는 제 2 출력 트랜지스터를 포함하는, 디스플레이 장치.
  11. 제 5 항에 있어서,
    상기 게이트 구동 회로는,
    상기 복수의 구동 스테이지를 갖는 복수의 구동 스테이지 그룹과 상기 적어도 하나의 홀딩 스테이지를 갖는 복수의 홀딩 스테이지 그룹을 포함하며 상기 복수의 게이트 라인 중 기수번째 게이트 라인들에 스캔 펄스를 공급하는 제 1 쉬프트 레지스터; 및
    상기 복수의 구동 스테이지를 갖는 복수의 구동 스테이지 그룹과 상기 적어도 하나의 홀딩 스테이지를 갖는 복수의 홀딩 스테이지 그룹을 포함하며 상기 복수의 게이트 라인 중 짝수번째 게이트 라인들에 스캔 펄스를 공급하는 제 2 쉬프트 레지스터를 포함하는, 디스플레이 장치.
  12. 제 4 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 더미 클럭은 상기 홀딩 노드의 충전을 위한 제 1 하이 기간과 상기 제 1 제어 노드의 충전을 위한 제 2 하이 기간을 가지며,
    상기 캐리 클럭은 상기 더미 클럭의 제 2 기간과 중첩되는 하이 기간을 갖는, 디스플레이 장치.
  13. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 터치 구동 회로는 상기 디스플레이 구간마다 해당하는 수평 블록에 포함된 터치 센서들에 공통 전압을 공급하고, 상기 터치 센싱 구간마다 해당하는 수평 블록에 포함된 터치 센서들을 통해 터치 객체에 대한 터치를 센싱하는, 디스플레이 장치.
  14. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 터치 구동 회로는,
    상기 디스플레이 구간마다 해당하는 수평 블록에 포함된 터치 센서들에 공통 전압을 공급하고,
    상기 복수의 터치 센싱 구간 중 일부 구간에 설정된 펜 센싱 구간마다 해당하는 수평 블록에 포함된 터치 센서들에 터치 펜 동기 신호를 공급하고 해당하는 터치 센서들을 통해 터치 펜으로부터 전송되는 신호를 센싱하며,
    상기 복수의 터치 센싱 구간 중 나머지 구간에 설정된 핑거 센싱 구간마다 해당하는 수평 블록에 포함된 터치 센서들에 터치 구동 펄스를 공급하고 해당하는 터치 센서들의 정전 용량 변화를 센싱하는, 디스플레이 장치.
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