CN116416887A - 一种移位寄存器单元、栅极驱动电路及显示装置 - Google Patents

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曲峰
唐川江
杨通
马小叶
吕凤珍
张然
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Abstract

本公开提供了一种移位寄存器单元、栅极驱动电路及显示装置，涉及显示技术领域。本公开中，可以根据移位寄存器单元中的氧化物薄膜晶体管所需的沟道总宽度和沟道长度，将氧化物薄膜晶体管的氧化物半导体层分区，划分出的各个独立的半导体分支的宽度之和等于所需的沟道总宽度。如此，一个氧化物薄膜晶体管可以通过一个或多个半导体分支实现所需的沟道总宽度，保证氧化物薄膜晶体管的正常工作，从而可以通过对不同的氧化物薄膜晶体管进行不同的氧化物半导体层设计，实现缩小显示装置边框的目的。同时，较小尺寸的半导体分支，以及半导体分支之间的空隙还可以用于散热，从而避免了氧化物半导体的热量积累而导致的氧化物薄膜晶体管失效。

Description

一种移位寄存器单元、栅极驱动电路及显示装置
技术领域
本公开涉及显示技术领域，特别是涉及一种移位寄存器单元、栅极驱动电路及显示装置。
背景技术
氧化物薄膜晶体管(Oxide Thin Film Transistor，Oxide TFT)具有高电子迁移率与低漏电流特性，可应用在高分辨率、高刷新率、低功耗、低频驱动、大尺寸等显示产品中，满足日益提高的显示需求。
氧化物薄膜晶体管中的半导体区为氧化物半导体层，半导体区的发热易导致氧化物薄膜晶体管的阈值电压漂移过快，进而造成氧化物薄膜晶体管失效。
发明内容
本公开公开了一种移位寄存器单元，位于显示面板的衬底上，位于非显示区域，包括多个氧化物薄膜晶体管，所述氧化物薄膜晶体管包括氧化物半导体层以及与所述氧化物半导体层连接的且间隔设置的源极和漏极，其特征在于，
至少部分所述氧化物薄膜晶体管的所述源极、漏极分别为具有多个分支；其中，所述源极包括多个沿第一方向延伸的源极分支，以及所述漏极包括多个沿所述第一方向延伸的漏极分支；所述源极分支和漏极分支相向设置并在第二方向上依次交叉排列；
所述氧化物半导体层至少具有一个或多个间隔且平行分布的半导体分支，各半导体分支分别在垂直于所述漏极延伸方向的第二方向延伸并与所述各源极分支和漏极分支交叠且电连接，与任意相邻的源极分支和漏极分支交叠的半导体分支的宽度为在所述第一方向上半导体分支的一端到另一端的距离W；
其中，至少部分所述氧化物薄膜晶体管为多个氧化物薄膜晶体管，属于不同的氧化物薄膜晶体管的所述半导体分支的宽度不完全相同。
可选地，所述至少部分所述氧化物薄膜晶体管，半导体分支的宽度W不小于3μm，不大于60μm。
可选地，所述移位寄存器单元包括下拉控制电路，所述下拉控制电路包括：位于下拉节点和高电平参考电压端之间的第一氧化物薄膜晶体管，以及位于所述下拉节点和低电平参考电压端之间的第二氧化物薄膜晶体管；
每个氧化物薄膜晶体管满足如下公式：W总＝D沟道总数*W；
W为一个半导体分支的宽度，D沟道总数为一个氧化物薄膜晶体管中各源极分支和相邻的漏极分支之间的半导体分支的沟道的数量的和；W总为沟道的总宽度；
所述第一氧化物薄膜晶体管的W总和与所述第二氧化物薄膜晶体管的W总的比值在0.05～0.17之间。
可选地，所述第一氧化物薄膜晶体管的W总不小于3μm，所述第二氧化物薄膜晶体管的W总不大于60μm。
可选地，所述下拉控制电路中有一个或两个下拉节点，所述第一氧化物薄膜晶体管的数量为与所述下拉节点一一对应连接的一个或两个氧化物薄膜晶体管，所述第二氧化物薄膜晶体管的数量为与所述下拉节点一一对应连接的一个或两个氧化物薄膜晶体管；
两个所述第一氧化物薄膜晶体管的沟道长度相同、半导体分支的宽度相同，以及半导体分支的数量相同，相邻半导体分支之间的间距相同；
两个所述第二氧化物薄膜晶体管的沟道长度相同、半导体分支的宽度相同，以及半导体分支的数量相同，相邻半导体分支之间的间距相同。
可选地，每个所述第一氧化物薄膜晶体管的半导体分支的数量为一个，源极分支和漏极分支的数量分别为一个，所述半导体分支的宽度为3-6μm，且所述半导体分支的宽度为所述第一氧化物薄膜晶体管的沟道的总宽度。
可选地，所述第二氧化物薄膜晶体管的W总为37～43μm之间；所述第二氧化物薄膜晶体管的半导体分支的数量为四个，源极分支数为两个，漏极分支数为一个，D沟道总数为八个，一个半导体分支的宽度为(1/8)*W总，半导体分支之间的间隙为6～10μm之间；
所述一个半导体分支从一个源极分支经过所述漏极分支延伸到另一个源极分支，分别与所述源极分支和漏极分支接触；或者
所述第二氧化物薄膜晶体管的W总为48～52μm之间；所述第二氧化物薄膜晶体管的半导体分支的数量为一个，源极分支数为两个，漏极分支数为一个，一个所述半导体分支分别从一个源极分支经过所述漏极分支延伸到另一个源极分支与所述源极分支和漏极分支接触；所述半导体分支的宽度为所述第二氧化物薄膜晶体管的W总的二分之一，D沟道总数为两个，所述半导体分支的宽度在24～26μm之间。
可选地，所述移位寄存器单元包括位于下拉节点和低电平参考电压端之间的第三氧化物薄膜晶体管，所述第三氧化物薄膜晶体管的栅极与移位寄存器单元的输入端连接，第三氧化物薄膜晶体管的源极和漏极分别与所述下拉节点和低电平参考电压端连接；
所述第三氧化物薄膜晶体管的数量为一个或两个；
各所述第三氧化物薄膜晶体管包含一个源极分支和一个漏极分支以及一个半导体分支，所述半导体分支的宽度W在18～22μm之间。
可选地，所述移位寄存器单元包括第四氧化物薄膜晶体管，所述第四氧化物薄膜晶体管的源极和漏极分别与上拉节点和低电平参考电压端连接，栅极与下拉节点连接；
所述第四氧化物薄膜晶体管的数量为一个或两个；
所述第四氧化物薄膜晶体管的半导体分支数量为一～两个，源极分支和漏极分支的数量分别为两个，D沟道总数为三或六个；
半导体分支数量为两个，半导体分支的宽度为20～25μm之间，半导体分支之间的间隙为10～14μm之间；或者半导体分支数量为一个，半导体分支的宽度为40～50μm之间。
可选地，所述移位寄存器单元包括第五氧化物薄膜晶体管，所述第五氧化物薄膜晶体管的源极和漏极分别与所述移位寄存器单元的第一输出端和低电平参考电压端连接，栅极与下拉节点连接；
所述第五氧化物薄膜晶体管的数量为一个或两个；
各所述第五氧化物薄膜晶体管包含一个源极分支和一个漏极分支以及一个半导体分支，所述半导体分支的宽度W在8～12μm之间。
可选地，所述移位寄存器单元包括第六氧化物薄膜晶体管，所述第六氧化物薄膜晶体管的源极和栅极分别与所述移位寄存器单元的输入端连接，漏极与上拉节点连接；
所述第六氧化物薄膜晶体管的数量为一个，所述第六氧化物薄膜晶体管包含三个源极分支和两个漏极分支，D沟道总数为四或八个；
半导体分支数量为两个，半导体分支的宽度W为15～20μm之间，半导体分支之间的间隙为10～14μm之间；或者半导体分支数量为一个，半导体分支的宽度W为30～40μm之间。
可选地，所述移位寄存器单元包括第七氧化物薄膜晶体管，所述第七氧化物薄膜晶体管的源极和漏极分别与所述移位寄存器单元的上拉节点和低电平参考电压端连接，栅极与所述移位寄存器单元的帧复位端连接；
所述第七氧化物薄膜晶体管的数量为一个，所述第七氧化物薄膜晶体管包含一个源极分支和一个漏极分支以及一个半导体分支，所述半导体分支的宽度W在8～12μm之间。
可选地，所述移位寄存器单元包括第八氧化物薄膜晶体管，所述第八氧化物薄膜晶体管的源极和漏极分别与所述移位寄存器单元的上拉节点和低电平参考电压端连接，栅极与所述移位寄存器单元的第一复位端连接；
所述第八氧化物薄膜晶体管的数量为一个，所述第八氧化物薄膜晶体管包含一个源极分支和一个漏极分支以及一个半导体分支，所述半导体分支的宽度W在22～28μm之间。
可选地，所述移位寄存器单元包括第九氧化物薄膜晶体管，所述第九氧化物薄膜晶体管的源极和漏极分别与所述移位寄存器单元的第二输出端和低电平参考电压端连接，栅极与下拉节点连接；
所述第九氧化物薄膜晶体管的数量为一个或两个；
各所述第九氧化物薄膜晶体管的半导体分支数量为一至两个，源极分支和漏极分支的数量分别为一个，D沟道总数为一或两个；
半导体分支数量为两个，半导体分支的宽度W为18～22μm之间，半导体分支之间的间隙为6～10μm之间；或者半导体分支数量为一个，半导体分支的宽度W为36～44μm之间。
可选地，所述移位寄存器单元包括第十氧化物薄膜晶体管，所述第十氧化物薄膜晶体管的源极和漏极分别与所述移位寄存器单元的时钟信号端和第一输出端连接，栅极与上拉节点连接；
所述第十氧化物薄膜晶体管的数量为一至两个；
所述第十氧化物薄膜晶体管包含六个源极分支和五个漏极分支，以及两个半导体分支，D沟道总数为十或二十个；
半导体分支数量为两个，半导体分支的宽度W为18～22μm之间，半导体分支之间的间隙为10～14μm之间；或者半导体分支数量为一个，半导体分支的宽度W为36～44μm之间。
可选地，所述移位寄存器单元包括第十一氧化物薄膜晶体管，所述第十一氧化物薄膜晶体管的源极和漏极分别与所述移位寄存器单元的时钟信号端和第二输出端连接，栅极与上拉节点连接；
所述第十一氧化物薄膜晶体管的数量为一个，所述第十一氧化物薄膜晶体管包含七个源极分支和七个漏极分支，以及十六个半导体分支，D沟道总数为一百二十个，半导体分支的宽度W为3～6μm之间，半导体分支之间的间隙为6～10μm之间；
所述第十一氧化物薄膜晶体管中远离所述显示面板的显示区域的八个半导体分支在沿所述半导体分支延伸方向的长度，大于所述第十一氧化物薄膜晶体管中靠近所述显示面板的显示区域的八个半导体分支在沿所述半导体分支延伸方向的长度；
所述第十一氧化物薄膜晶体管中远离所述显示面板的显示区域的八个半导体分支中，每个所述半导体分支的沟道数量均为13，所述第十一氧化物薄膜晶体管中靠近所述显示面板的显示区域的八个半导体分支中，每个所述半导体分支的沟道数量均为12。
可选地，所述移位寄存器单元包括第十二氧化物薄膜晶体管，所述第十二氧化物薄膜晶体管的源极和漏极分别与所述移位寄存器单元的第二输出端和低电平参考电压端连接，栅极与所述移位寄存器单元的第二复位端连接；
所述第十二氧化物薄膜晶体管的数量为一个，所述第十二氧化物薄膜晶体管包含一个源极分支和一个漏极分支以及一个半导体分支，所述半导体分支的宽度W在18～22μm之间。
可选地，所述氧化物薄膜晶体管的栅极沿着对应的所述半导体分支的延伸方向延伸并与所述半导体分支交叠。
可选地，至少部分所述氧化物薄膜晶体管的栅极包括一个或多个栅极分支，每个所述栅极分支与至少一个所述半导体分支对应设置，一个所述栅极分支沿着对应的一个所述半导体分支的延伸方向延伸并与所述半导体分支交叠；属于一个所述氧化物薄膜晶体管的各所述栅极分支相互之间电连接。
可选地，属于一个所述氧化物薄膜晶体管的各所述栅极分支和各所述半导体分支，各所述栅极分支的宽度之和略大于个所述半导体分支的宽度之和。
可选地，还包括一个或多个虚设电极；
所述虚设电极位于至少部分氧化物薄膜晶体管的至少部分相邻的源极分支和漏极分支之间，所述虚设电极与源极分支和漏极分支采用相同膜层图案化形成，所述虚设电极为不与任何导电图案电连接。
可选地，所述移位寄存器单元中的至少所述第一氧化物薄膜晶体管、所述第二氧化物薄膜晶体管和所述第三氧化物薄膜晶体管位于所述显示面板的衬底的胶框区域；
所述第一氧化物薄膜晶体管、所述第二氧化物薄膜晶体管和所述第三氧化物薄膜晶体管的各源极分支和漏极分支沿着垂直所述衬底的边缘方向延伸；
所述第一氧化物薄膜晶体管、所述第二氧化物薄膜晶体管依次沿着垂直所述衬底的边缘方向排列；
所述第一氧化物薄膜晶体管和所述第三氧化物薄膜晶体管分别为一个，均位于所述第二氧化物薄膜晶体管的相同侧；或所述第一氧化物薄膜晶体管和所述第三氧化物薄膜晶体管分别为两个，一对所述第一氧化物薄膜晶体管和所述第三氧化物薄膜晶体管位于所述第二氧化物薄膜晶体管的一侧，另一对所述第一氧化物薄膜晶体管和所述第三氧化物薄膜晶体管位于所述第二氧化物薄膜晶体管的另一侧；
位于所述第二氧化物薄膜晶体管的一侧的所述一对所述第一氧化物薄膜晶体管和所述第三氧化物薄膜晶体管依次沿着垂直所述衬底的边缘方向排列，位于所述第二氧化物薄膜晶体管的另一侧的所述另一对所述第一氧化物薄膜晶体管和所述第三氧化物薄膜晶体管依次沿着所述衬底的边缘方向排列；两对所述第一氧化物薄膜晶体管和所述第三氧化物薄膜晶体管沿着所述衬底的边缘方向依次排列。
可选地，所述第一氧化物薄膜晶体管、所述第二氧化物薄膜晶体管和所述第三氧化物薄膜晶体管分别为两个；
一个所述第一氧化物薄膜晶体管、所述移位寄存器单元的电极端子、另一个所述第一氧化物薄膜晶体管、一个所述第三氧化物薄膜晶体管依次沿着所述衬底的边缘方向排成一列；
另一个所述第三氧化物薄膜晶体管、一个所述第二氧化物薄膜晶体管、另一个所述第二氧化物薄膜晶体管、所述移位寄存器单元的电极端子沿着所述衬底的边缘方向依次沿着所述衬底的边缘方向排成一列。
可选地，所述第六氧化物薄膜晶体管、所述第七氧化物薄膜晶体管、所述第九氧化物薄膜晶体管依次沿着所述衬底的边缘方向排列；
所述第六氧化物薄膜晶体管、所述第八氧化物薄膜晶体管、所述第九氧化物薄膜晶体管依次沿着所述衬底的边缘方向排列；
所述第七氧化物薄膜晶体管、所述第八氧化物薄膜晶体管依次沿着垂直所述衬底的边缘方向排列；
所述第五氧化物薄膜晶体管、所述第六氧化物薄膜晶体管依次沿着垂直所述衬底的边缘方向排列，所述第五氧化物薄膜晶体管、所述第七氧化物薄膜晶体管依次沿着垂直所述衬底的边缘方向排列，所述第五氧化物薄膜晶体管、所述第八氧化物薄膜晶体管依次沿着垂直所述衬底的边缘方向排列，所述第五氧化物薄膜晶体管、所述第九氧化物薄膜晶体管依次沿着垂直所述衬底的边缘方向排列。
可选地，所述第五氧化物薄膜晶体管为两个，所述移位寄存器单元的电极端子、一个所述第五氧化物薄膜晶体管、另一个所述第五氧化物薄膜晶体管沿着所述衬底的边缘方向依次沿着所述衬底的边缘方向排成一列。
可选地，所述第十氧化物薄膜晶体管、所述第十一氧化物薄膜晶体管依次沿着垂直所述衬底的边缘方向排列，所述第十氧化物薄膜晶体管、所述第十二氧化物薄膜晶体管依次沿着垂直所述衬底的边缘方向排列；
所述第十一氧化物薄膜晶体管、所述第十二氧化物薄膜晶体管依次沿着所述衬底的边缘方向排列。
可选地，所述移位寄存器单元的电极端子、所述第十氧化物薄膜晶体管沿着所述衬底的边缘方向依次沿着所述衬底的边缘方向排成一列。
本公开还公开了一种栅极驱动电路，包括多个级联的移位寄存器单元，所述移位寄存器单元为以上所述的移位寄存器单元。
本公开还公开了一种显示装置，包括像素电路，以及以上所述的栅极驱动电路。
与现有技术相比，本公开包括以下优点：
上述说明仅是本公开技术方案的概述，为了能够更清楚了解本公开的技术手段，而可依照说明书的内容予以实施，并且为了让本公开的上述和其它目的、特征和优点能够更明显易懂，以下特举本公开的具体实施方式。
附图说明
为了更清楚地说明本公开实施例或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了本公开实施例的一种移位寄存器单元的膜层俯视图；
图2示出了本公开实施例的一种移位寄存器单元对应的电路图；
图3示出了本公开实施例的一种移位寄存器单元的部分节点的电压实验结果；
图4示出了本公开实施例的一种移位寄存器单元的输出波形图；
图5示出了本公开实施例的另一种移位寄存器单元的膜层俯视图；
图6示出了本公开实施例的一种显示装置的局部剖面图；
图7示出了本公开实施例的又一种移位寄存器单元的膜层俯视图；
图8示出了本公开实施例的一种虚设电极的示意图。
具体实施例
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等方位词仅用于表示基于附图的相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
表1示出了一种多晶硅与氧化物的参数对比，其中，多晶硅为a-Si，氧化物为IGZO(氧化铟镓锌)。参照表1，氧化物具有较高的迁移率、较低的漏电流(Ioff，也称关态电流)和较好的均一性，可用于较高PPI(像素密度)的显示产品中。采用氧化物作为半导体材料，则需要避免发热对半导体的影响。
表1
a-Si IGZO
迁移率(cm2/V.S) ＜1 1～50
Ion(开态电流)/Ioff(漏电流) 106 108
均一性 好 好
适用分辨率 ≤350PPI ≤450PPI
图1示出了本公开实施例的一种移位寄存器单元(Gate OnArray，GOA)的膜层俯视图，该移位寄存器单元用于驱动像素电路。参照图1，移位寄存器单元1000，位于显示面板的衬底上，位于非显示区域，包括多个氧化物薄膜晶体管M，氧化物薄膜晶体管M包括氧化物半导体层30以及与氧化物半导体层30连接的且间隔设置的源极10和漏极20。
至少部分氧化物薄膜晶体管的源极10、漏极20分别为具有多个分支；其中，源极10包括多个沿第一方向D1延伸的源极分支101，以及漏极20包括多个沿第一方向D1延伸的漏极分支201；源极分支101和漏极分支201相向设置并在第二方向D2上依次交叉排列；
氧化物半导体层30至少具有一个或多个间隔且平行分布的半导体分支301，各半导体分支301分别在垂直于漏极20延伸方向的第二方向延伸并与各源极分支101和漏极分支201交叠且电连接，与任意相邻的源极分支101和漏极分支201交叠的半导体分支301的宽度为在第一方向D1上半导体分支301的一端到另一端的距离W；
其中，至少部分氧化物薄膜晶体管M为多个氧化物薄膜晶体管，属于不同的氧化物薄膜晶体管M的半导体分支301的宽度W不完全相同。
在实际应用中，可以根据氧化物薄膜晶体管M所需的氧化物半导体宽度W总，将氧化物薄膜晶体管M的氧化物半导体层分为一个或多个半导体分支，划分出的各个分立的半导体分支的宽度W之和等于W总，如此，一个氧化物薄膜晶体管可以通过一个或多个半导体分支实现所需的沟道总宽度W总，保证氧化物薄膜晶体管M的正常工作，从而可以通过对不同的氧化物薄膜晶体管进行不同的氧化物半导体层设计，实现缩小显示装置边框的目的。同时，较小尺寸的半导体分支，以及半导体分支之间的空隙还可以用于散热，从而避免了氧化物半导体的热量积累而导致的氧化物薄膜晶体管失效。
在一些可选的实施方式中，氧化物半导体层可以为IGZO半导体层。
可选地，在一些实施例中，至少部分氧化物薄膜晶体管M，半导体分支301的宽度W不小于3μm，不大于60μm。
氧化物薄膜晶体管M的栅极的宽度可决定非显示区域封装胶的固化效果，而栅极的宽度又与氧化物半导体层的宽度(也即半导体分支的宽度)有关，因此，在半导体分支301的宽度W不小于3μm，不大于60μm的情况下，栅极宽度最多就比60μm略大一些，如此，可以保证非显示区域封装胶的固化效果。
图2为图1所示的移位寄存器单元对应的电路图，参照图2，可选地，在一些实施例中，移位寄存器单元包括下拉控制电路300，下拉控制电路300包括：位于下拉节点PD和高电平参考电压端VDD之间的第一氧化物薄膜晶体管M5，以及位于下拉节点PD和低电平参考电压端LVGL之间的第二氧化物薄膜晶体管M6；
每个氧化物薄膜晶体管满足如下公式：W总＝D沟道总数*W；
W为一个半导体分支的宽度，D沟道总数为一个氧化物薄膜晶体管中各源极分支和相邻的漏极分支之间的半导体分支的沟道的数量的和；W总为沟道的总宽度；
第一氧化物薄膜晶体管M5的W总和与第二氧化物薄膜晶体管M6的W总的比值在0.05～0.17之间。
其中，第一氧化物薄膜晶体管M5的源极和栅极分别与高电平参考电压端VDD，漏极与下拉节点PD连接，第二氧化物薄膜晶体管M6的源极和漏极分别与下拉节点PD和低电平参考电压端LVGL连接，栅极与上拉节点PU连接。
在一些实施例中，该移位寄存器单元可以包括输入电路100、复位电路200、下拉控制电路300、下拉电路400和输出电路500。以下将以图2所示的18T1C(18个氧化物薄膜晶体管，1个电容)架构的移位寄存器单元为例进行详细说明，其中，该18T1C移位寄存器单元中的各氧化物薄膜晶体管均为本公开所提供的具有氧化物半导体的氧化物薄膜晶体管。
参照图2，输入电路100包括氧化物薄膜晶体管M1，该输入电路100可以响应于来自输入端INPUT的输入信号，控制上拉节点PU的电压。
参照图2，复位电路200包括氧化物薄膜晶体管M2、M4和M15，该复位电路200可以响应于来自第一复位端RST_1的复位信号，对上拉节点PU进行复位，还可以响应于第二复位端RST_2的复位信号，对第二输出端OUT_2进行复位，以及响应于帧复位端TGOA_RST的帧复位信号，对上拉节点PU进行复位。
参照图2，下拉电路400包括氧化物薄膜晶体管M8、M12和M13，该下拉电路400可以响应于下拉节点PD的有效电压，对上拉节点PU的电压、第二输出端OUT_2的电压，以及第一输出端OUT_1的电压进行下拉。
参照图2，输出电路500氧化物薄膜晶体管M3、M11和电容C1，该输出电路500可以响应于来自时钟信号端CLK的时钟信号，向第一输出端OUT_1和第二输出端OUT_2输出该时钟信号，也即向该移位寄存器单元所在行的像素电路提供栅极驱动信号。该输出电路500还可以响应于来自时钟信号端CLK的时钟信号，向上一级移位寄存器单元提供复位信号，以及向下一级移位寄存器单元提供输入信号。
参照图2，下拉控制电路300包括氧化物薄膜晶体管M5、M6和M7，该下拉控制电路300可以响应于第一电源端VDD的第一电源信号、输入端INPUT的输入信号、上拉节点PU的电压，以及第二电源端LVGL的第二电源信号，控制下拉节点PD的电压。氧化物薄膜晶体管M5也即上文的第一氧化物薄膜晶体管M5，氧化物薄膜晶体管M6也即上文的第二氧化物薄膜晶体管M6。
其中，第一氧化物薄膜晶体管M5的沟道总宽度W总与第二氧化物薄膜晶体管M6的沟道总宽度W总的比值可以大于或等于1:8。
可选地，第一氧化物薄膜晶体管的W总不小于3μm，第二氧化物薄膜晶体管的W总不大于60μm。
其中，经过实验，氧化物薄膜晶体管M5与氧化物薄膜晶体管M6的半导体宽度比值(图表中表示为M5/6)，对上拉节点PU自举电压的保持有较大影响，相关的部分实验结果参见图3。如下表2还示出了分别采用M5与M6的不同半导体宽度比值(1:6、1:7、1:8、1:10、1:12和1:14)的情况下，上拉节点PU的自举电压最高点以及PU保持率数据。图3中的图3a为分别采用M5与M6的不同半导体宽度比值(1:6、1:8、1:10、1:12和1:14)的情况下，上拉节点PU和下拉节点PD的波形图，图3b、图3c、图3d和图3e为图3a的局部波形细节图。
表2
Figure BDA0003450477890000131
参照图3b，当M5与M6的半导体宽度比值不同时，下拉节点PD的低电平在-10V、-11V左右，参照图3d，当M5与M6的半导体宽度比值不同时，下拉节点PD的高电平阶段基本无差异，因此，当M5与M6的半导体宽度比值不同时，对下拉节点PD电压基本无不良影响。
参照图3a，上拉节点PU在一段时间的高电平后自举。参照图3e，当M5与M6的半导体宽度比值不同时，上拉节点PU自举前的高电平阶段存在差异，其中，M5/6＝1:6时，上拉节点PU自举前高电平明显降低。而参照图3c和表2，当M5与M6的半导体宽度比值不同时，上拉节点PU的自举后最高点电压和PU保持率也存在差异，其中，M5/6＜1:8时，PU保持率在88％以下，而M5/6≥1:8时，PU保持率在90％以上。在具体应用中，PU保持率需保持在88％以上，否则会造成不同行的移位寄存器单元的输出产生差异，因此，在本公开实施例中，M5和M6的半导体宽度比值需大于或等于1:8，小于1:8时容易出现上拉节点PU电压保持不充分的问题。
图4示出了该18T1C移位寄存器单元的输出波形图，参照图4，通过时间信赖性实验可以看出，该18T1C移位寄存器单元分别在100H(小时)、200H、500H、1000H和5000H时的OUT_1输出波形基本一致，且噪声部分也无异常，说明经过本公开的半导体设计，该18T1C移位寄存器单元可正常工作。
还可选地，在一些实施例中，第一氧化物薄膜晶体管M5的沟道总宽度W总与第二氧化物薄膜晶体管M6的沟道总宽度W总的比值可以小于或等于1:14。其中，第一氧化物薄膜晶体管M5与第二氧化物薄膜晶体管M6的沟道总宽度W总比值在满足上拉节点PU电压保持需求的情况下，也无需过大，如此，可以减少移位寄存器单元所占空间，还可避免氧化物薄膜晶体管材料的浪费。综合边框寿命考虑，在一些具体实施例中，第一氧化物薄膜晶体管M5与第二氧化物薄膜晶体管M6的沟道总宽度W总比值可以选择1:8。
还可选地，下拉控制电路中有一个或两个下拉节点，第一氧化物薄膜晶体管的数量为与下拉节点一一对应连接的一个或两个氧化物薄膜晶体管，第二氧化物薄膜晶体管的数量为与下拉节点一一对应连接的一个或两个氧化物薄膜晶体管；
两个第一氧化物薄膜晶体管的沟道长度相同、半导体分支的宽度相同，以及半导体分支的数量相同，相邻半导体分支之间的间距相同；
两个第二氧化物薄膜晶体管的沟道长度相同、半导体分支的宽度相同，以及半导体分支的数量相同，相邻半导体分支之间的间距相同。
也即在一些实施例中，移位寄存器单元可以包括两个下拉节点PD以及两个下拉控制电路300，下拉控制电路300与下拉节点PD一一对应连接，两个下拉控制电路300用于交替工作。
其中，在一些实施例中，移位寄存器单元可以为双VDD架构，也即该移位寄存器单元可以包括两个高电平参考电压端VDD(如图2中的VDD_A和VDD_B)，VDD_A和VDD_B的有效电平交替进行，从而使两个下拉控制电路300用于交替工作。相应地，移位寄存器单元还可以包括两个下拉节点PD(如图2中的PD_A和PD_B)，以及两个下拉控制电路300，其中，下拉控制电路300、下拉节点PD、高电平参考电压端VDD均一一对应连接。具体地，氧化物薄膜晶体管M5也具体分为氧化物薄膜晶体管M5A和M5B，氧化物薄膜晶体管M6也具体分为氧化物薄膜晶体管M6A和M6B，氧化物薄膜晶体管M7也具体分为氧化物薄膜晶体管M7A和M7B。此外，由于下拉节点PD存在两个，因此，下拉电路400中的氧化物薄膜晶体管M8也可具体分为氧化物薄膜晶体管M8A和M8B，氧化物薄膜晶体管M12也可具体分为氧化物薄膜晶体管M12A和M12B，氧化物薄膜晶体管M13也可具体分为氧化物薄膜晶体管M13A和M13B。
在一些可选实施例中，如图1，每个第一氧化物薄膜晶体管M5的半导体分支的数量为一个，源极分支和漏极分支的数量分别为一个，半导体分支的宽度为3-6μm，且半导体分支的宽度为第一氧化物薄膜晶体管M5的沟道的总宽度。
在一些可选实施例中，如图1，第二氧化物薄膜晶体管的W总为37～43μm之间；第二氧化物薄膜晶体管的半导体分支的数量为四个，源极分支数为两个，漏极分支数为一个，D沟道总数为八个，一个半导体分支的宽度为(1/8)*W总，半导体分支之间的间隙为6～10μm之间；
一个半导体分支从一个源极分支经过漏极分支延伸到另一个源极分支，分别与源极分支和漏极分支接触；或者
第二氧化物薄膜晶体管的W总为48～52μm之间；一种情况中，第二氧化物薄膜晶体管的半导体分支的数量为一个，源极分支数为两个，漏极分支数为一个，一个半导体分支分别从一个源极分支经过漏极分支延伸到另一个源极分支与源极分支和漏极分支接触；另一种情况中，半导体分支的宽度为第二氧化物薄膜晶体管的W总的二分之一，D沟道总数为两个，半导体分支的宽度在24～26μm之间。
可选地，在一些实施例中，移位寄存器单元包括位于下拉节点PD和低电平参考电压端LVGL之间的第三氧化物薄膜晶体管M7，第三氧化物薄膜晶体管M7的栅极与移位寄存器单元的输入端INPUT连接，第三氧化物薄膜晶体管M7的源极和漏极分别与下拉节点PD和低电平参考电压端LVGL连接；
第三氧化物薄膜晶体管M7的数量为一个或两个；
各第三氧化物薄膜晶体管M7包含一个源极分支和一个漏极分支以及一个半导体分支，半导体分支的宽度W在18～22μm之间。
除上述的氧化物薄膜晶体管之外，移位寄存器单元中的其他氧化物薄膜晶体管也可以进行氧化物半导体层的定制化设计，以下进行详细介绍。
在一些实施例中，移位寄存器单元包括第四氧化物薄膜晶体管M8，第四氧化物薄膜晶体管M8的源极和漏极分别与上拉节点PU和低电平参考电压端LVGL连接，栅极与下拉节点PD连接；
第四氧化物薄膜晶体管M8的数量为一个或两个；
第四氧化物薄膜晶体管M8的半导体分支数量为一～两个，源极分支和漏极分支的数量分别为两个，D沟道总数为三或六个；
半导体分支数量为两个，半导体分支的宽度为20～25μm之间，半导体分支之间的间隙为10～14μm之间；或者半导体分支数量为一个，半导体分支的宽度为40～50μm之间。
在一些实施例中，移位寄存器单元包括第五氧化物薄膜晶体管M12，第五氧化物薄膜晶体管M12的源极和漏极分别与移位寄存器单元的第一输出端OUT_1和低电平参考电压端LVGL连接，栅极与下拉节点PD连接；
第五氧化物薄膜晶体管M12的数量为一个或两个；
各第五氧化物薄膜晶体管M12包含一个源极分支和一个漏极分支以及一个半导体分支，半导体分支的宽度W在8～12μm之间。
在一些实施例中，移位寄存器单元包括第六氧化物薄膜晶体管M1，第六氧化物薄膜晶体管M1的源极和栅极分别与移位寄存器单元的输入端INPUT连接，漏极与上拉节点PU连接；
第六氧化物薄膜晶体管M1的数量为一个，第六氧化物薄膜晶体管M1包含三个源极分支和两个漏极分支，D沟道总数为四或八个；
半导体分支数量为两个，半导体分支的宽度W为15～20μm之间，半导体分支之间的间隙为10～14μm之间；或者半导体分支数量为一个，半导体分支的宽度W为30～40μm之间。
在一些实施例中，移位寄存器单元包括第七氧化物薄膜晶体管M15，第七氧化物薄膜晶体管M15的源极和漏极分别与移位寄存器单元的上拉节点PU和低电平参考电压端LVGL连接，栅极与移位寄存器单元的帧复位端TGOA_RST连接；
第七氧化物薄膜晶体管M15的数量为一个，第七氧化物薄膜晶体管M15包含一个源极分支和一个漏极分支以及一个半导体分支，半导体分支的宽度W在8～12μm之间。
在一些实施例中，移位寄存器单元包括第八氧化物薄膜晶体管M2，第八氧化物薄膜晶体管M2的源极和漏极分别与移位寄存器单元的上拉节点PU和低电平参考电压端LVGL连接，栅极与移位寄存器单元的第一复位端RST_1连接；
第八氧化物薄膜晶体管M2的数量为一个，第八氧化物薄膜晶体管M2包含一个源极分支和一个漏极分支以及一个半导体分支，半导体分支的宽度W在22～28μm之间。
在一些实施例中，移位寄存器单元包括第九氧化物薄膜晶体管M13，第九氧化物薄膜晶体管M13的源极和漏极分别与移位寄存器单元的第二输出端OUT_2和低电平参考电压端VGL连接，栅极与下拉节点PD连接；
第九氧化物薄膜晶体管M13的数量为一个或两个；
各第九氧化物薄膜晶体管M13的半导体分支数量为一至两个，源极分支和漏极分支的数量分别为一个，D沟道总数为一或两个；
半导体分支数量为两个，半导体分支的宽度W为18～22μm之间，半导体分支之间的间隙为6～10μm之间；或者半导体分支数量为一个，半导体分支的宽度W为36～44μm之间。
其中，低电平参考电压端VGL和低电平参考电压端LVGL都用于提供低电平参考电压，实际应用中功能相同，根据实际情况连接即可，本公开并不旨在对二者进行限定。
在一些实施例中，移位寄存器单元包括第十氧化物薄膜晶体管M11，第十氧化物薄膜晶体管M11的源极和漏极分别与移位寄存器单元的时钟信号端CLK和第一输出端连接，栅极与上拉节点PU连接；
第十氧化物薄膜晶体管M11的数量为一至两个；
第十氧化物薄膜晶体管M11包含六个源极分支和五个漏极分支，以及两个半导体分支，D沟道总数为十或二十个；
半导体分支数量为两个，半导体分支的宽度W为18～22μm之间，半导体分支之间的间隙为10～14μm之间；或者半导体分支数量为一个，半导体分支的宽度W为36～44μm之间。
在一些实施例中，移位寄存器单元包括第十一氧化物薄膜晶体管M3，第十一氧化物薄膜晶体管M3的源极和漏极分别与移位寄存器单元的时钟信号端CLK和第二输出端OUT_2连接，栅极与上拉节点PU连接；
第十一氧化物薄膜晶体管M3的数量为一个，第十一氧化物薄膜晶体管M3包含七个源极分支和七个漏极分支，以及十六个半导体分支，D沟道总数为一百二十个，半导体分支的宽度W为3～6μm之间，半导体分支之间的间隙为6～10μm之间；
参照图1，第十一氧化物薄膜晶体管M3中远离显示面板的显示区域的八个半导体分支在沿半导体分支延伸方向的长度，大于第十一氧化物薄膜晶体管M3中靠近显示面板的显示区域的八个半导体分支在沿半导体分支延伸方向的长度；
第十一氧化物薄膜晶体管M3中远离显示面板的显示区域的八个半导体分支中，每个半导体分支的沟道数量均为13，第十一氧化物薄膜晶体管M3中靠近显示面板的显示区域的八个半导体分支中，每个半导体分支的沟道数量均为12。
在一些实施例中，移位寄存器单元包括第十二氧化物薄膜晶体管M4，第十二氧化物薄膜晶体管M3的源极和漏极分别与移位寄存器单元的第二输出端OUT_2和低电平参考电压端VGL连接，栅极与移位寄存器单元的第二复位端RST_2连接；
第十二氧化物薄膜晶体管M3的数量为一个，第十二氧化物薄膜晶体管M3包含一个源极分支和一个漏极分支以及一个半导体分支，半导体分支的宽度W在18～22μm之间。
以下介绍移位寄存器单元中各氧化物薄膜晶体管之间的位置关系。
进一步可选地，在一些实施例中，移位寄存器单元中的至少第一氧化物薄膜晶体管M5、第二氧化物薄膜晶体管M6和第三氧化物薄膜晶体管M7位于显示面板的衬底的胶框区域；
第一氧化物薄膜晶体管M5、第二氧化物薄膜晶体管M6和第三氧化物薄膜晶体管M7的各源极分支和漏极分支沿着垂直衬底的边缘方向延伸；
第一氧化物薄膜晶体管M5、第二氧化物薄膜晶体管M6依次沿着垂直衬底的边缘方向排列；
第一氧化物薄膜晶体管M5和第三氧化物薄膜晶体管M7分别为一个，均位于第二氧化物薄膜晶体管M6的相同侧；或第一氧化物薄膜晶体管M5和第三氧化物薄膜晶体管M7分别为两个，一对第一氧化物薄膜晶体管M5A和第三氧化物薄膜晶体管M7A位于第二氧化物薄膜晶体管M6A的一侧，另一对第一氧化物薄膜晶体管M5B和第三氧化物薄膜晶体管M7B位于第二氧化物薄膜晶体管M6B的另一侧；
位于第二氧化物薄膜晶体管MA5的一侧的一对第一氧化物薄膜晶体管M5A和第三氧化物薄膜晶体管M7A依次沿着垂直衬底的边缘方向排列，位于第二氧化物薄膜晶体管M5B的另一侧的另一对第一氧化物薄膜晶体管M5B和第三氧化物薄膜晶体管M7B依次沿着衬底的边缘方向排列；两对第一氧化物薄膜晶体管M5和第三氧化物薄膜晶体管M7沿着衬底的边缘方向依次排列。
进一步可选地，在一些实施例中，第一氧化物薄膜晶体管M5、第二氧化物薄膜晶体管M6和第三氧化物薄膜晶体管M7分别为两个；
一个第一氧化物薄膜晶体管M6、移位寄存器单元的电极端子60、另一个第一氧化物薄膜晶体管M6、一个第三氧化物薄膜晶体管M7沿着衬底的边缘方向依次沿着衬底的边缘方向(也即第二方向D2)排成一列；
另一个第三氧化物薄膜晶体管M7、一个第二氧化物薄膜晶体管M6、另一个第二氧化物薄膜晶体管M6、移位寄存器单元的电极端子60依次沿着衬底的边缘方向(也即第二方向D2)排成一列。
进一步可选地，在一些实施例中，第六氧化物薄膜晶体管M1、第七氧化物薄膜晶体管M15、第九氧化物薄膜晶体管M13依次沿着衬底的边缘方向(也即第二方向D2)排列；
第六氧化物薄膜晶体管M1、第八氧化物薄膜晶体管M2、第九氧化物薄膜晶体管M13依次沿着衬底的边缘方向(也即第二方向D2)排列；
第七氧化物薄膜晶体管M15、第八氧化物薄膜晶体管M2依次沿着垂直衬底的边缘方向(也即第一方向D1)排列；
第五氧化物薄膜晶体管M12、第六氧化物薄膜晶体管M1依次沿着垂直衬底的边缘方向排列，第五氧化物薄膜晶体管M12、第七氧化物薄膜晶体管M15依次沿着垂直衬底的边缘方向(也即第一方向D1)排列，第五氧化物薄膜晶体管M12、第八氧化物薄膜晶体管M2依次沿着垂直衬底的边缘方向(也即第一方向D1)排列，第五氧化物薄膜晶体管M12、第九氧化物薄膜晶体管M13依次沿着垂直衬底的边缘方向(也即第一方向D1)排列。
进一步可选地，在一些实施例中，第五氧化物薄膜晶体管M12为两个，移位寄存器单元的电极端子60、一个第五氧化物薄膜晶体管M12，另一个第五氧化物薄膜晶体管M12沿着衬底的边缘方向依次沿着衬底的边缘方向排成一列。
进一步可选地，在一些实施例中，第十氧化物薄膜晶体管M11、第十一氧化物薄膜晶体管M3依次沿着垂直衬底的边缘方向排列，第十氧化物薄膜晶体管M11、第十二氧化物薄膜晶体管M4依次沿着垂直衬底的边缘方向排列；
第十一氧化物薄膜晶体管M3、第十二氧化物薄膜晶体管M4依次沿着衬底的边缘方向排列。
进一步可选地，在一些实施例中，移位寄存器单元的电极端子60、第十氧化物薄膜晶体管M11沿着衬底的边缘方向依次沿着衬底的边缘方向排成一列。
在上述各实施例中，相邻两个半导体分支之间的间隙j的宽度可以大于6μm
其中，间隙j小于或等于6μm时，氧化物薄膜晶体管会因发热导致Vth(阈值电压)漂移速度加快，因此，相邻的两个半导体分支之间需要设置大于6μm的间隙。
通过在相同沟道总宽度的情况下设置不同半导体分支宽度的氧化物半导体层图案，对不同氧化物半导体层图案的氧化物薄膜晶体管进行测试，测试其Stress(偏压)特性，不同氧化物薄膜晶体管的Vth漂移速度对比结果如下表3所示。其中，W/L＝1500/8.5＝176.5。
可以理解的是，表3仅示例性地示出了一些氧化物半导体层图案的氧化物薄膜晶体管的测试结果。
表3
Figure BDA0003450477890000211
表3中的数据显示，w分别为5μm、10μm、20μm和50μm时，Vth在1h(小时)、2h、4h和8h后均无明显加速漂移的情况，Ion在8h后均无明显加速降低的情况。因此，对于W/L＝1500/8.5＝176.5的氧化物薄膜晶体管，L为氧化物薄膜晶体管的沟道长度，不同氧化物半导体层图案的氧化物薄膜晶体管，其Stress特性无明显差异。由于W越高，氧化物薄膜晶体管的发热现象会越显著，因此可以推知，对于W/L≤176.5的氧化物薄膜晶体管，均可以根据所需的沟道总宽度，采用半导体分支宽度不同的氧化物半导体层图案。
因此，可选地，在一些氧化物薄膜晶体管M中，沟道总宽度W总与沟道长度L的比值可以小于或等于176.5。对于W/L≤176.5的氧化物薄膜晶体管，便可以采用不同的氧化物半导体层图案，而不会对Vth和Ion造成明显影响，可保证氧化物薄膜晶体管的Stress特性。
但是，对于W/L＞176.5的氧化物薄膜晶体管，目前仅可通过实验确定w＝5μm、相邻两个半导体分支之间的间隙j＝7μm的氧化物半导体层图案，对Vth漂移速度无明显影响。
另外，如前所述，W总越高，氧化物薄膜晶体管的发热现象会越显著，因此，还可选地，W总可以小于或等于1500μm，以避免氧化物薄膜晶体管出现显著发热而导致失效。
在一可选实施例中，可以根据该电路中各氧化物薄膜晶体管M所需的沟道总宽度W总和沟道长度L，将各氧化物薄膜晶体管M的氧化物半导体层都设置为一个或两个以上的宽度为5μm的半导体分支，相邻两个半导体分支之间可以设置7μm的间隙。
在另一可选实施例中，如图1所示，M5A和M5B均包括1个半导体分支301，半导体分支301的宽度W＝5μm。
M7A和M7B均包括1个半导体分支301，半导体分支301的半导体宽度w＝20μm。
M6A和M6B均包括4个半导体分支301，相邻两个半导体分支301之间的间隙j＝7μm，各半导体分支301的宽度W＝5μm。
其中，M5和M6的W总比值可在1:8以上。如果M5选择W＝5μm的1个半导体分支301，每个半导体分支301具有1个沟道，也即M5的W总＝5μm，则按照1：8的配比，M6的W总＝需为40μm。
若M6选择W＝20μm的两个半导体分支301，在工艺波动偏差为1μm的情况下，M5的W总最小为4μm，M6的W总最小为(20-1)*2＝38，配比M5/6＝4/38＝1：9.5，M5的W总最大为6μm，M6的W总最大为(20+1)*2＝42，配比M5/6＝6/42＝1：7，M5/6配比在1：7～1：9.5的范围内波动，存在PU保持率异常的风险。因此，M6可选择W＝5μm的4个半导体分支301，每个半导体分支301具有2个沟道，这样的话，不管工艺波动如何，M5/6的配比永远保持在1：8。
M8A和M8B均包括两个半导体分支301，每个半导体分支301具有3个沟道，相邻两个半导体分支301之间的间隙j＝13μm，各半导体分支301的宽度W＝23.5μm。
M12A和M12B均包括1个半导体分支301，每个半导体分支301具有1个沟道，半导体分支301的宽度W＝10μm。
M1包括2个半导体分支301，每个半导体分支301具有4个沟道，相邻两个半导体分支301之间的间隙j＝13μm，各半导体分支301的宽度W＝18.75μm。
M15包括1个半导体分支301，每个半导体分支301具有1个沟道，半导体分支301的宽度W＝10μm。
M2包括1个半导体分支301，每个半导体分支301具有1个沟道，半导体分支301的宽度W＝25μm。
M13A和M13B均包括两个半导体分支301，每个半导体分支301具有1个沟道，相邻两个半导体分支301之间的间隙j＝7μm，半导体分支301的宽度W＝20μm。
M11包括两个半导体分支301，每个半导体分支301具有10个沟道，相邻两个半导体分支301之间的间隙j＝13μm，半导体分支301的宽度W＝20μm。
M3包括16个半导体分支301，前8个半导体分支301中，每个半导体分支301包括13个沟道，后8个半导体分支301中，每个半导体分支301包括12个沟道，相邻两个半导体分支301之间的间隙j＝7μm，半导体分支301的宽度W＝5μm。
M4均包括1个半导体分支301，每个半导体分支301包括1个沟道，半导体分支301的宽度Ww＝20μm。
在图1所示的可选实施例中，各氧化物薄膜晶体管的沟道总宽度W总与沟道长度L的比值可参见如下表4。
表4
Figure BDA0003450477890000241
经过实验，采用图1所示的18T1C移位寄存器单元以及上述参数，可使显示装置的边框缩小0.1mm(相较于18T1C移位寄存器单元中所有的氧化物薄膜晶体管均选择W＝5μm的倍数的设计方式)。
在又一可选实施例中，如图5所示，除氧化物薄膜晶体管M6以外，其他各氧化物薄膜晶体管的氧化物半导体区布局方式均与图1所示的实施例相同。
参照图5，M6所需的沟道总宽度W总＝50μm，M6的氧化物半导体层可使用一个W＝25μm的半导体分支组成，该半导体分支具有两个沟道，氧化物薄膜晶体管M5所需的沟道总宽度W总＝5μm，M5的氧化物半导体层可使用一个W＝5μm的半导体分支组成，该半导体分支具有一个沟道。M5与M6的W总比值的设计值为＝5：50＝1：10，若工艺波动偏差为1μm，M5的W总最小为4μm，M6的W总最小为(25-1)*2＝48，则M5与M6的W总比值＝4/48＝1：12。M5的W总最大为6μm，M6的W总最大为(25+1)*2＝52，则M5与M6的W总比值＝6/52≈1：8.6。
在图5所示的实施例中，M5与M6的W总比值在1：8.6～1：12的范围内波动，可使上拉节点PU的电压保持无异常。
在一些可选的实施例中，半导体分支在第一方向D1上的宽度W大于或等于5μm，且小于或等于50μm。根据包括表2的相关测试结果，在5μm≤W≤50μm的情况下，采用不同的氧化物半导体层图案都可保证氧化物薄膜晶体管的Stress特性，因此，在实际应用中，可以根据氧化物薄膜晶体管所需的沟道总宽度W总，在[5μm，50μm]的范围内选择适合的半导体分支宽度W来制作氧化物半导体层图案。
还可选地，属于一个氧化物薄膜晶体管M的各半导体分支在第一方向D1上的宽度W可以相同。也即是可以将氧化物薄膜晶体管中的半导体等分为w相等的各半导体分支，如此，可使半导体分支的制备工艺更加简单。
此外，对于移位寄存器单元中各氧化物薄膜晶体管的栅极，还可以存在以下实施方式。
在一些可选的实施例中，氧化物薄膜晶体管的栅极沿着对应的半导体分支的延伸方向延伸并与半导体分支交叠。
在一些可选的实施例中，至少部分氧化物薄膜晶体管的栅极包括一个或多个栅极分支，每个栅极分支与至少一个半导体分支对应设置，一个栅极分支沿着对应的一个半导体分支的延伸方向延伸并与半导体分支交叠；属于一个氧化物薄膜晶体管的各栅极分支相互之间电连接。
在一些可选的实施例中，属于一个氧化物薄膜晶体管的各栅极分支和各半导体分支，各栅极分支的宽度之和略大于个半导体分支的宽度之和。
在具体应用中，参照图6所示的显示装置局部剖面图，像素电路2000可设置在显示面板的显示区域AA中，移位寄存器单元1000可设置在显示面板的非显示区域VA中，非显示区域VA的胶框区域在封装时会设置封装胶层(seal胶)001。封装胶层001需要通过UV(紫外)光进行固化，UV光需要从氧化物半导体层远离栅极的一侧入射以实现固化。但是，在一些半导体方案中，例如氧化物半导体层为一体结构的氧化物半导体层的方案，以及图5所示的氧化物半导体层为分立的半导体分支图案，但每个半导体分支宽度W＝5μm，半导体分支之间存在7μm间隙的方案，在进行封装胶层001的UV固化过程时，一整块金属构成的栅极尺寸会因较大，导致UV光透过率不足，使得封装胶层001固化不充分，进而容易造成显示区域周边液晶污染、高温高压高湿环境下封装胶层脱离等问题。另外，栅极宽度过大，还会使栅极金属与源漏极金属之间的交叠面积增加，薄膜晶体管的寄生电容相应增大，导致功耗升高。
若想要胶框区域的UV光透过率满足固化要求，则需要控制栅极的宽度，发明人通过实验，在某个相同W总的情况下，使用W＝5μm的氧化物半导体层图案，栅极宽度则为73μm，无法满足UV光透过率需求，而使用W＝10μm的氧化物半导体区图案，栅极宽度仅为50μm，可以满足UV光透过率需求。因此，通过定制化设计氧化物半导体层图案，可以同时满足散热、缩小边框和胶框区域中固化封装胶的需求。
此外，还可选地，在一些实施例中，参照图7，移位寄存器单元中的各氧化物薄膜晶体管均可以只包括一个半导体分支，一个独立的半导体分支中，沟道可以沿着移位寄存器单元的排列方向排列为一列。在多路复用的栅极驱动电路架构中，一个移位寄存器单元可用于驱动至少两行的像素电路，因此，在多路复用的栅极驱动电路架构中，所需的移位寄存器单元数量较少，因此，每个移位寄存器单元在级联的各移位寄存器单元的排列方向上存在更多的空间可以占用。在这种情况下，每个氧化物薄膜晶体管中所包含的一个半导体分支的各沟道均可以沿移位寄存器单元的排列方向排列为一列，如此，可以减小移位寄存器单元在非显示区区域到显示区域方向(也即第一方向D1)上所占的空间，从而能够进一步缩小显示装置的边框尺寸。
另外，还可选地，在一些实施例中，参照图8，移位寄存器单元还可以包括一个或多个虚设(dummy)电极50；
虚设电极50位于至少部分氧化物薄膜晶体管M的至少部分相邻的源极分支101和漏极分支102之间，虚设电极50与源极分支101和漏极分支201采用相同膜层图案化形成，虚设电极50为不与任何导电图案电连接。
其中，虚设电极50不带电，但可以为氧化物半导体层提供更好的支撑，并且，还能够增加显示面板非显示区域的平坦度。
需要说明的是，图1、图5和图7中仅示例性地示出了一些移位寄存器单元，并示例性地示出了移位寄存器单元的一些氧化物半导体层的排布方式，本公开并不旨在对具体的移位寄存器单元及氧化物半导体层的排布方式进行限定。并且，在本公开的各图示中，仅示例性地示出了部分膜层以及膜层之间的部分连接关系，对本公开并不构成限定。
当然，在实际应用中，本公开实施例提供的移位寄存器单元还可以为在图1的18T1C基础上增加4个氧化物薄膜晶体管M的22T1C架构，其中，增加的4个氧化物薄膜晶体管M均可用于提高上拉节点PU的电压，在此种22T1C架构中，M5与M6的W总比值对上拉节点PU保持率的影响很小。因此，在此种22T1C架构中，M5与M6的W总比值无需限定在1:8以上，本发明实施例对此不作具体限定。
上述18T1C架构仅示例性的说明了一种受M5与M6的W总比值影响的移位寄存器单元架构，上述22T1C架构也仅示例性的说明了一种不受M5与M6的W总比值影响的移位寄存器单元架构，可以理解的是，本公开所提供的氧化物薄膜晶体管不仅可以适用于上述的18T1C移位寄存器单元和22T1C移位寄存器单元，W总比值影响移位寄存器单元的氧化物薄膜晶体管也不限于上述M5和M6，本公开并不旨在对其进行限定。
可以理解的是，对于不受任两个及以上氧化物薄膜晶体管的W总比值影响的移位寄存器单元，则无需对这些氧化物薄膜晶体管的W总比值进行特殊配比设计，而对于会受任两个及以上氧化物薄膜晶体管的W总比值影响的移位寄存器单元，则需要对这些氧化物薄膜晶体管的W总进行特殊配比设计。具体如何配比，可在本公开各实施例的启示下，通过实验进行验证。
在本公开实施例中，可以根据满足封装胶层固化需求的栅极尺寸，以及边框缩小需求，对移位寄存器单元中不同沟道总宽度需求的氧化物薄膜晶体管，采用不同宽度的半导体分支图案，既压缩了边框，又降低了氧化物薄膜晶体管的寄生电容，节约了功耗，还解决了栅极金属宽度较大导致封装胶层固化不充分的问题。
还需要说明的是，在本公开中，源极和漏极只是相对而言，在具体实施本公开的过程中，源极和漏极可根据具体薄膜晶体管互换。
本公开实施例还公开了一种栅极驱动电路，包括多个级联的移位寄存器单元，所述移位寄存器单元为上文所述的移位寄存器单元。
本公开实施例还公开了一种显示装置，包括上述栅极驱动电路。
在一些实施例中，该显示装置可以为双侧栅极驱动架构，也即在该显示装置中，显示区域的两侧均可以设置栅极驱动电路，其中一侧的栅极驱动电路可以用于驱动一部分像素电路(例如奇数行的像素电路)，另一侧的栅极驱动电路可以用于驱动剩余的像素电路(例如偶数行的像素电路)，本公开实施例对此不作具体限定。
在本公开实施例中，可以根据移位寄存器单元中的氧化物薄膜晶体管所需的沟道总宽度和沟道长度，将氧化物薄膜晶体管的氧化物半导体层分区，划分出的各个独立的半导体分支的宽度之和等于所需的沟道总宽度。如此，一个氧化物薄膜晶体管可以通过一个或多个半导体分支实现所需的沟道总宽度，保证氧化物薄膜晶体管的正常工作，从而可以通过对不同的氧化物薄膜晶体管进行不同的氧化物半导体层设计，实现缩小显示装置边框的目的。同时，较小尺寸的半导体分支，以及半导体分支之间的空隙还可以用于散热，从而避免了氧化物半导体的热量积累而导致的氧化物薄膜晶体管失效。
本文中所称的“一个实施例”、“实施例”或者“一个或者多个实施例”意味着，结合实施例描述的特定特征、结构或者特性包括在本公开的至少一个实施例中。此外，请注意，这里“在一个实施例中”的词语例子不一定全指同一个实施例。
在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本公开的实施例可以在没有这些具体细节的情况下被实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。
在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。单词“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。本公开可以借助于包括有若干不同元件的硬件以及借助于适当编程的计算机来实现。在列举了若干装置的单元权利要求中，这些装置中的若干个可以是通过同一个硬件项来具体体现。单词第一、第二、以及第三等的使用不表示任何顺序。可将这些单词解释为名称。
最后应说明的是：以上实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的精神和范围。

Claims (29)

1.一种移位寄存器单元，位于显示面板的衬底上，位于非显示区域，包括多个氧化物薄膜晶体管，所述氧化物薄膜晶体管包括氧化物半导体层以及与所述氧化物半导体层连接的且间隔设置的源极和漏极，其特征在于，
至少部分所述氧化物薄膜晶体管的所述源极、漏极分别为具有多个分支；其中，所述源极包括多个沿第一方向延伸的源极分支，以及所述漏极包括多个沿所述第一方向延伸的漏极分支；所述源极分支和漏极分支相向设置并在第二方向上依次交叉排列；
所述氧化物半导体层至少具有一个或多个间隔且平行分布的半导体分支，各半导体分支分别在垂直于所述漏极延伸方向的第二方向延伸并与所述各源极分支和漏极分支交叠且电连接，与任意相邻的源极分支和漏极分支交叠的半导体分支的宽度为在所述第一方向上半导体分支的一端到另一端的距离W；
其中，至少部分所述氧化物薄膜晶体管为多个氧化物薄膜晶体管，属于不同的氧化物薄膜晶体管的所述半导体分支的宽度不完全相同。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述至少部分所述氧化物薄膜晶体管，半导体分支的宽度W不小于3μm，不大于60μm。
3.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元包括下拉控制电路，所述下拉控制电路包括：位于下拉节点和高电平参考电压端之间的第一氧化物薄膜晶体管，以及位于所述下拉节点和低电平参考电压端之间的第二氧化物薄膜晶体管；
每个氧化物薄膜晶体管满足如下公式：W总＝D沟道总数*W；
W为一个半导体分支的宽度，D沟道总数为一个氧化物薄膜晶体管中各源极分支和相邻的漏极分支之间的半导体分支的沟道的数量的和；W总为沟道的总宽度；
所述第一氧化物薄膜晶体管的W总和与所述第二氧化物薄膜晶体管的W总的比值在0.05～0.17之间。
4.根据权利要求3所述的移位寄存器单元，其特征在于，所述第一氧化物薄膜晶体管的W总不小于3μm，所述第二氧化物薄膜晶体管的W总不大于60μm。
5.根据权利要求3所述的移位寄存器单元，其特征在于，所述下拉控制电路中有一个或两个下拉节点，所述第一氧化物薄膜晶体管的数量为与所述下拉节点一一对应连接的一个或两个氧化物薄膜晶体管，所述第二氧化物薄膜晶体管的数量为与所述下拉节点一一对应连接的一个或两个氧化物薄膜晶体管；
两个所述第一氧化物薄膜晶体管的沟道长度相同、半导体分支的宽度相同，以及半导体分支的数量相同，相邻半导体分支之间的间距相同；
两个所述第二氧化物薄膜晶体管的沟道长度相同、半导体分支的宽度相同，以及半导体分支的数量相同，相邻半导体分支之间的间距相同。
6.根据权利要求4所述的移位寄存器单元，其特征在于，每个所述第一氧化物薄膜晶体管的半导体分支的数量为一个，源极分支和漏极分支的数量分别为一个，所述半导体分支的宽度为3-6μm，且所述半导体分支的宽度为所述第一氧化物薄膜晶体管的沟道的总宽度。
7.根据权利要求4所述的移位寄存器单元，其特征在于，
所述第二氧化物薄膜晶体管的W总为37～43μm之间；所述第二氧化物薄膜晶体管的半导体分支的数量为四个，源极分支数为两个，漏极分支数为一个，D沟道总数为八个，一个半导体分支的宽度为(1/8)*W总，半导体分支之间的间隙为6～10μm之间；
所述一个半导体分支从一个源极分支经过所述漏极分支延伸到另一个源极分支，分别与所述源极分支和漏极分支接触；或者
所述第二氧化物薄膜晶体管的W总为48～52μm之间；所述第二氧化物薄膜晶体管的半导体分支的数量为一个，源极分支数为两个，漏极分支数为一个，一个所述半导体分支分别从一个源极分支经过所述漏极分支延伸到另一个源极分支与所述源极分支和漏极分支接触；所述半导体分支的宽度为所述第二氧化物薄膜晶体管的W总的二分之一，D沟道总数为两个，所述半导体分支的宽度在24～26μm之间。
8.根据权利要求3或7所述的移位寄存器单元，其特征在于，所述移位寄存器单元包括位于下拉节点和低电平参考电压端之间的第三氧化物薄膜晶体管，所述第三氧化物薄膜晶体管的栅极与移位寄存器单元的输入端连接，第三氧化物薄膜晶体管的源极和漏极分别与所述下拉节点和低电平参考电压端连接；
所述第三氧化物薄膜晶体管的数量为一个或两个；
各所述第三氧化物薄膜晶体管包含一个源极分支和一个漏极分支以及一个半导体分支，所述半导体分支的宽度W在18～22μm之间。
9.根据权利要求3或7所述的移位寄存器单元，其特征在于，所述移位寄存器单元包括第四氧化物薄膜晶体管，所述第四氧化物薄膜晶体管的源极和漏极分别与上拉节点和低电平参考电压端连接，栅极与下拉节点连接；
所述第四氧化物薄膜晶体管的数量为一个或两个；
所述第四氧化物薄膜晶体管的半导体分支数量为一～两个，源极分支和漏极分支的数量分别为两个，D沟道总数为三或六个；
半导体分支数量为两个，半导体分支的宽度为20～25μm之间，半导体分支之间的间隙为10～14μm之间；或者半导体分支数量为一个，半导体分支的宽度为40～50μm之间。
10.根据权利要求3或7所述的移位寄存器单元，其特征在于，所述移位寄存器单元包括第五氧化物薄膜晶体管，所述第五氧化物薄膜晶体管的源极和漏极分别与所述移位寄存器单元的第一输出端和低电平参考电压端连接，栅极与下拉节点连接；
所述第五氧化物薄膜晶体管的数量为一个或两个；
各所述第五氧化物薄膜晶体管包含一个源极分支和一个漏极分支以及一个半导体分支，所述半导体分支的宽度W在8～12μm之间。
11.根据权利要求10所述的移位寄存器单元，其特征在于，所述移位寄存器单元包括第六氧化物薄膜晶体管，所述第六氧化物薄膜晶体管的源极和栅极分别与所述移位寄存器单元的输入端连接，漏极与上拉节点连接；
所述第六氧化物薄膜晶体管的数量为一个，所述第六氧化物薄膜晶体管包含三个源极分支和两个漏极分支，D沟道总数为四或八个；
半导体分支数量为两个，半导体分支的宽度W为15～20μm之间，半导体分支之间的间隙为10～14μm之间；或者半导体分支数量为一个，半导体分支的宽度W为30～40μm之间。
12.根据权利要求11所述的移位寄存器单元，其特征在于，所述移位寄存器单元包括第七氧化物薄膜晶体管，所述第七氧化物薄膜晶体管的源极和漏极分别与所述移位寄存器单元的上拉节点和低电平参考电压端连接，栅极与所述移位寄存器单元的帧复位端连接；
所述第七氧化物薄膜晶体管的数量为一个，所述第七氧化物薄膜晶体管包含一个源极分支和一个漏极分支以及一个半导体分支，所述半导体分支的宽度W在8～12μm之间。
13.根据权利要求12所述的移位寄存器单元，其特征在于，所述移位寄存器单元包括第八氧化物薄膜晶体管，所述第八氧化物薄膜晶体管的源极和漏极分别与所述移位寄存器单元的上拉节点和低电平参考电压端连接，栅极与所述移位寄存器单元的第一复位端连接；
所述第八氧化物薄膜晶体管的数量为一个，所述第八氧化物薄膜晶体管包含一个源极分支和一个漏极分支以及一个半导体分支，所述半导体分支的宽度W在22～28μm之间。
14.根据权利要求13所述的移位寄存器单元，其特征在于，所述移位寄存器单元包括第九氧化物薄膜晶体管，所述第九氧化物薄膜晶体管的源极和漏极分别与所述移位寄存器单元的第二输出端和低电平参考电压端连接，栅极与下拉节点连接；
所述第九氧化物薄膜晶体管的数量为一个或两个；
各所述第九氧化物薄膜晶体管的半导体分支数量为一至两个，源极分支和漏极分支的数量分别为一个，D沟道总数为一或两个；
半导体分支数量为两个，半导体分支的宽度W为18～22μm之间，半导体分支之间的间隙为6～10μm之间；或者半导体分支数量为一个，半导体分支的宽度W为36～44μm之间。
15.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元包括第十氧化物薄膜晶体管，所述第十氧化物薄膜晶体管的源极和漏极分别与所述移位寄存器单元的时钟信号端和第一输出端连接，栅极与上拉节点连接；
所述第十氧化物薄膜晶体管的数量为一至两个；
所述第十氧化物薄膜晶体管包含六个源极分支和五个漏极分支，以及两个半导体分支，D沟道总数为十或二十个；
半导体分支数量为两个，半导体分支的宽度W为18～22μm之间，半导体分支之间的间隙为10～14μm之间；或者半导体分支数量为一个，半导体分支的宽度W为36～44μm之间。
16.根据权利要求15所述的移位寄存器单元，其特征在于，所述移位寄存器单元包括第十一氧化物薄膜晶体管，所述第十一氧化物薄膜晶体管的源极和漏极分别与所述移位寄存器单元的时钟信号端和第二输出端连接，栅极与上拉节点连接；
所述第十一氧化物薄膜晶体管的数量为一个，所述第十一氧化物薄膜晶体管包含七个源极分支和七个漏极分支，以及十六个半导体分支，D沟道总数为一百二十个，半导体分支的宽度W为3～6μm之间，半导体分支之间的间隙为6～10μm之间；
所述第十一氧化物薄膜晶体管中远离所述显示面板的显示区域的八个半导体分支在沿所述半导体分支延伸方向的长度，大于所述第十一氧化物薄膜晶体管中靠近所述显示面板的显示区域的八个半导体分支在沿所述半导体分支延伸方向的长度；
所述第十一氧化物薄膜晶体管中远离所述显示面板的显示区域的八个半导体分支中，每个所述半导体分支的沟道数量均为13，所述第十一氧化物薄膜晶体管中靠近所述显示面板的显示区域的八个半导体分支中，每个所述半导体分支的沟道数量均为12。
17.根据权利要求16所述的移位寄存器单元，其特征在于，所述移位寄存器单元包括第十二氧化物薄膜晶体管，所述第十二氧化物薄膜晶体管的源极和漏极分别与所述移位寄存器单元的第二输出端和低电平参考电压端连接，栅极与所述移位寄存器单元的第二复位端连接；
所述第十二氧化物薄膜晶体管的数量为一个，所述第十二氧化物薄膜晶体管包含一个源极分支和一个漏极分支以及一个半导体分支，所述半导体分支的宽度W在18～22μm之间。
18.根据权利要求1所述的移位寄存器单元，其特征在于，所述氧化物薄膜晶体管的栅极沿着对应的所述半导体分支的延伸方向延伸并与所述半导体分支交叠。
19.根据权利要求18所述的移位寄存器单元，其特征在于，至少部分所述氧化物薄膜晶体管的栅极包括一个或多个栅极分支，每个所述栅极分支与至少一个所述半导体分支对应设置，一个所述栅极分支沿着对应的一个所述半导体分支的延伸方向延伸并与所述半导体分支交叠；属于一个所述氧化物薄膜晶体管的各所述栅极分支相互之间电连接。
20.根据权利要求19所述的移位寄存器单元，其特征在于，属于一个所述氧化物薄膜晶体管的各所述栅极分支和各所述半导体分支，各所述栅极分支的宽度之和略大于个所述半导体分支的宽度之和。
21.根据权利要求1所述的移位寄存器单元，其特征在于，还包括一个或多个虚设电极；
所述虚设电极位于至少部分氧化物薄膜晶体管的至少部分相邻的源极分支和漏极分支之间，所述虚设电极与源极分支和漏极分支采用相同膜层图案化形成，所述虚设电极为不与任何导电图案电连接。
22.根据权利要求8所述的移位寄存器单元，其特征在于，所述移位寄存器单元中的至少所述第一氧化物薄膜晶体管、所述第二氧化物薄膜晶体管和所述第三氧化物薄膜晶体管位于所述显示面板的衬底的胶框区域；
所述第一氧化物薄膜晶体管、所述第二氧化物薄膜晶体管和所述第三氧化物薄膜晶体管的各源极分支和漏极分支沿着垂直所述衬底的边缘方向延伸；
所述第一氧化物薄膜晶体管、所述第二氧化物薄膜晶体管依次沿着垂直所述衬底的边缘方向排列；
所述第一氧化物薄膜晶体管和所述第三氧化物薄膜晶体管分别为一个，均位于所述第二氧化物薄膜晶体管的相同侧；或所述第一氧化物薄膜晶体管和所述第三氧化物薄膜晶体管分别为两个，一对所述第一氧化物薄膜晶体管和所述第三氧化物薄膜晶体管位于所述第二氧化物薄膜晶体管的一侧，另一对所述第一氧化物薄膜晶体管和所述第三氧化物薄膜晶体管位于所述第二氧化物薄膜晶体管的另一侧；
位于所述第二氧化物薄膜晶体管的一侧的所述一对所述第一氧化物薄膜晶体管和所述第三氧化物薄膜晶体管依次沿着垂直所述衬底的边缘方向排列，位于所述第二氧化物薄膜晶体管的另一侧的所述另一对所述第一氧化物薄膜晶体管和所述第三氧化物薄膜晶体管依次沿着所述衬底的边缘方向排列；两对所述第一氧化物薄膜晶体管和所述第三氧化物薄膜晶体管沿着所述衬底的边缘方向依次排列。
23.根据权利要求22所述的移位寄存器单元，其特征在于，所述第一氧化物薄膜晶体管、所述第二氧化物薄膜晶体管和所述第三氧化物薄膜晶体管分别为两个；
一个所述第一氧化物薄膜晶体管、所述移位寄存器单元的电极端子、另一个所述第一氧化物薄膜晶体管、一个所述第三氧化物薄膜晶体管依次沿着所述衬底的边缘方向排成一列；
另一个所述第三氧化物薄膜晶体管、一个所述第二氧化物薄膜晶体管、另一个所述第二氧化物薄膜晶体管、所述移位寄存器单元的电极端子沿着所述衬底的边缘方向依次沿着所述衬底的边缘方向排成一列。
24.根据权利要求14所述的移位寄存器单元，其特征在于，所述第六氧化物薄膜晶体管、所述第七氧化物薄膜晶体管、所述第九氧化物薄膜晶体管依次沿着所述衬底的边缘方向排列；
所述第六氧化物薄膜晶体管、所述第八氧化物薄膜晶体管、所述第九氧化物薄膜晶体管依次沿着所述衬底的边缘方向排列；
所述第七氧化物薄膜晶体管、所述第八氧化物薄膜晶体管依次沿着垂直所述衬底的边缘方向排列；
所述第五氧化物薄膜晶体管、所述第六氧化物薄膜晶体管依次沿着垂直所述衬底的边缘方向排列，所述第五氧化物薄膜晶体管、所述第七氧化物薄膜晶体管依次沿着垂直所述衬底的边缘方向排列，所述第五氧化物薄膜晶体管、所述第八氧化物薄膜晶体管依次沿着垂直所述衬底的边缘方向排列，所述第五氧化物薄膜晶体管、所述第九氧化物薄膜晶体管依次沿着垂直所述衬底的边缘方向排列。
25.根据权利要求24所述的移位寄存器单元，其特征在于，所述第五氧化物薄膜晶体管为两个，所述移位寄存器单元的电极端子、一个所述第五氧化物薄膜晶体管、另一个所述第五氧化物薄膜晶体管沿着所述衬底的边缘方向依次沿着所述衬底的边缘方向排成一列。
26.根据权利要求17所述的移位寄存器单元，其特征在于，所述第十氧化物薄膜晶体管、所述第十一氧化物薄膜晶体管依次沿着垂直所述衬底的边缘方向排列，所述第十氧化物薄膜晶体管、所述第十二氧化物薄膜晶体管依次沿着垂直所述衬底的边缘方向排列；
所述第十一氧化物薄膜晶体管、所述第十二氧化物薄膜晶体管依次沿着所述衬底的边缘方向排列。
27.根据权利要求26所述的移位寄存器单元，其特征在于，所述移位寄存器单元的电极端子、所述第十氧化物薄膜晶体管沿着所述衬底的边缘方向依次沿着所述衬底的边缘方向排成一列。
28.一种栅极驱动电路，其特征在于，包括多个级联的移位寄存器单元，所述移位寄存器单元为权利要求1-27任一项所述的移位寄存器单元。
29.一种显示装置，其特征在于，包括像素电路，以及权利要求28所述的栅极驱动电路。
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