CN117355134A - 电容器、半导体装置及半导体装置的制造方法 - Google Patents

电容器、半导体装置及半导体装置的制造方法 Download PDF

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佐藤优一
方堂凉太
饭田裕太
森若智昭
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Semiconductor Energy Laboratory Co Ltd
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
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Abstract

本公开涉及电容器、半导体装置及半导体装置的制造方法。提供能够实现一种微型化或高集成化的半导体装置。该半导体装置包括晶体管以及电容器。晶体管包括金属氧化物以及与金属氧化物电连接的第一导电体。电容器包括：设置在金属氧化物上的第一绝缘体，第一导电体贯通第一绝缘体；设置在第一绝缘体上的第二绝缘体，该第二绝缘体包括到达第一绝缘体及第一导电体的开口；与开口的内壁、第一绝缘体及第一导电体接触的第二导电体；设置在第二导电体上的第三绝缘体；以及设置在第三绝缘体上的第四导电体。第一绝缘体的抑制氢的透过的能力比第二绝缘体高。

Description

电容器、半导体装置及半导体装置的制造方法
本申请是申请号为201880087414.3、申请日为2018年1月18日、名称为“电容器、半导体装置及半导体装置的制造方法”的发明专利申请的分案申请。
技术领域
本发明的一个实施方式涉及一种电容器、半导体装置、存储装置及它们的制造方法。本发明的一个实施方式涉及一种半导体晶片、模块以及电子设备。
本说明书等中的半导体装置是指通过利用半导体特性而能够工作的所有装置。晶体管等半导体元件、半导体电路、运算装置及存储装置也是半导体装置的一个实施方式。显示装置(液晶显示装置、发光显示装置等)、投影装置、照明装置、电光装置、蓄电装置、存储装置、半导体电路、摄像装置及电子设备等有时包括半导体装置。
注意，本发明的一个实施方式不局限于上述技术领域。本说明书等所公开的发明的一个实施方式涉及一种物体、方法或制造方法。此外，本发明的一个实施方式涉及一种工序、机器、产品或组合物。
背景技术
近年来，已对半导体装置进行开发，其主要用于LSI、CPU、存储器。CPU是包括从半导体晶片分开的半导体集成电路(至少包括晶体管及存储器)且形成有作为连接端子的电极的半导体元件的集合体。
LSI、CPU、存储器等半导体电路(IC芯片)安装在电路板例如印刷线路板上，并用作各种电子设备的构件之一。
通过利用形成在具有绝缘表面的衬底上的半导体薄膜来形成晶体管的技术受到关注。该晶体管被广泛地应用于集成电路(IC)、图像显示装置(简单地记载为显示装置)等电子设备。作为可以应用于晶体管的半导体薄膜的材料，硅类半导体材料被广泛地周知。作为其他材料，氧化物半导体受到关注。
已知包括氧化物半导体的晶体管的非导通状态下的泄漏电流极低。例如，已公开了利用包括氧化物半导体的晶体管的泄漏电流低的特性的低功耗CPU等(参照专利文献1)。另外，例如，已公开了利用包括氧化物半导体的晶体管的泄漏电流低的特性实现存储内容的长期保持的存储装置等(参照专利文献2)。
[参考文献]
[专利文献]
[专利文献1]日本专利申请公开第2012-257187号公报
[专利文献2]日本专利申请公开第2011-151383号公报
发明内容
本发明的一个实施方式的目的之一是提供一种能够实现微型化或高集成化的电容器或半导体装置。本发明的一个实施方式的目的之一是提供一种生产率高的电容器或半导体装置。本发明的一个实施方式的目的之一是提供一种静电电容大的电容器。本发明的一个实施方式的目的之一是提供一种电特性良好的半导体装置。本发明的一个实施方式的目的之一是提供一种可靠性高的半导体装置。
本发明的一个实施方式的目的之一是提供一种能够长期保持数据的半导体装置或存储装置。本发明的一个实施方式的目的之一是提供一种数据写入速度快的半导体装置或存储装置。本发明的一个实施方式的目的之一是提供一种低功耗的半导体装置或低功耗的存储装置。本发明的一个实施方式的目的之一是提供一种每单位面积的存储容量大的半导体装置或存储装置。本发明的一个实施方式的目的之一是提供一种新颖的半导体装置或新颖的存储装置。
注意，这些目的的记载不妨碍其他目的的存在。在本发明的一个实施方式中，并不需要实现所有上述目的。可以从说明书、附图、权利要求书等的记载显而易见地看出并抽出其他目的。
通过在包含金属氧化物的晶体管上以其至少一部分重叠于该晶体管的方式设置电容器，可以减小半导体装置的占有面积，从而可以实现微型化或高集成化。通过在晶体管上配置绝缘体，以填充形成在该绝缘体中的开口的方式设置电容器，可以减小半导体装置的占有面积并增加电容器的静电电容。
再者，通过在晶体管与电容器之间设置抑制水及氢等杂质的透过的绝缘体，可以抑制起因于电容器等的杂质混入晶体管，所以可以提供电特性良好且可靠性高的晶体管。
另外，使晶体管与电容器电连接的导电体贯通抑制杂质的透过的绝缘体。通过该导电体的上部具有曲面，可以降低该导电体与电容器的下电极的接触电阻，从而可以对半导体装置赋予良好的电特性。
本发明的一个实施方式是一种电容器，该电容器包括：第一绝缘体；贯通第一绝缘体的第一导电体；设置在第一绝缘体上的第二绝缘体，该第二绝缘体包括到达第一绝缘体及第一导电体的开口；以与开口的内壁、第一绝缘体及第一导电体接触的方式设置的第二导电体；设置在第二导电体上的第三绝缘体；以及设置在第三绝缘体上的第四导电体。第一绝缘体的与第二导电体接触的区域的厚度比第一绝缘体的其他区域的厚度薄。第一导电体在第一绝缘体的与第二导电体接触的区域的顶面上方的部分中具有曲面。
本发明的其他的一个实施方式是一种半导体装置，该半导体装置包括晶体管以及电容器。晶体管包括金属氧化物以及与金属氧化物电连接的第一导电体。电容器包括：设置在金属氧化物上的第一绝缘体，第一导电体贯通第一绝缘体；设置在第一绝缘体上的第二绝缘体，该第二绝缘体包括到达第一绝缘体及第一导电体的开口，与开口的内壁、第一绝缘体及第一导电体接触的第二导电体；设置在第二导电体上的第三绝缘体；以及设置在第三绝缘体上的第四导电体。第一绝缘体的抑制氢的透过的能力比第二绝缘体高。
在上述实施方式中，优选第一导电体在第一绝缘体的与第二导电体接触的区域的顶面上方的部分中具有曲面。在上述实施方式中，优选第一导电体的底面与侧面在第一绝缘体的与第二导电体接触的区域的顶面下方的部分中形成90°以上的角度。在上述实施方式中，第一绝缘体的与第二导电体接触的区域的厚度也可以比第一绝缘体的其他区域的厚度薄。
在上述实施方式中，优选第一绝缘体包含铝及氧。在上述实施方式中，优选的是，第二绝缘体包括第五绝缘体以及设置在第五绝缘体上的第六绝缘体，第五绝缘体和第六绝缘体中的一个具有压缩应力，并且第五绝缘体和第六绝缘体中的另一个具有拉伸应力。在上述实施方式中，优选的是，第四导电体填充开口，第四导电体包括与第二绝缘体重叠的区域，并且第四导电体的该区域的顶面的平均表面粗糙度为2nm以下。在上述实施方式中，优选金属氧化物包含In、元素M(M为Al、Ga、Y或Sn)及Zn。
本发明的其他的一个实施方式是一种半导体装置的制造方法，该方法包括：在包括金属氧化物的晶体管上形成第一绝缘体的步骤；在第一绝缘体上形成第二绝缘体的步骤；在第一绝缘体及第二绝缘体中形成到达晶体管的源极和漏极中的一个的第一开口及到达晶体管的源极和漏极中的另一个的第二开口的步骤；用第一导电体填充第一开口并用第二导电体填充第二开口的步骤；在第二绝缘体、第一导电体及第二导电体上形成第三绝缘体的步骤；通过进行干蚀刻处理来形成到达第一绝缘体及第一导电体的第三开口的步骤；形成与第三开口的内壁、第一绝缘体及第一导电体接触的第三导电体的步骤；在第三导电体上形成第四绝缘体的步骤；以及在第四绝缘体上形成第四导电体的步骤。第一绝缘体是抑制氢的透过的能力比第二绝缘体高的绝缘体。在干蚀刻处理中，在至少第一导电体的顶面露出的阶段，蚀刻气体包括包含碳和氟的气体，并且，在该包含碳和氟的气体中，碳对氟的原子个数比为50％以上。
在上述实施方式中，优选形成第三绝缘体的步骤包括：利用PECVD法沉积第一氧化硅的步骤；以及在第一氧化硅上利用APCVD法沉积第二氧化硅的步骤。在上述实施方式中，优选形成第四导电体的步骤包括：沉积第四导电体的步骤；在第四导电体上沉积第五绝缘体的步骤；以及通过进行CMP处理来使第四导电体露出的步骤。优选在上述干蚀刻处理中，蚀刻气体包含氩，并且，氩的流量为蚀刻气体整体的流量的90％以上。
在上述实施方式中，优选第一绝缘体使用包含铝的靶材在包含氧的气氛下利用溅射法沉积。在上述实施方式中，优选金属氧化物使用包含In、元素M(M为Al、Ga、Y或Sn)和Zn的靶材利用溅射法沉积。
通过本发明的一个实施方式，可以提供一种能够实现微型化或高集成化的电容器或半导体装置。通过本发明的一个实施方式，可以提供一种生产率高的电容器或半导体装置。通过本发明的一个实施方式，可以提供一种静电电容大的电容器。通过本发明的一个实施方式，可以提供一种电特性良好的半导体装置。通过本发明的一个实施方式，可以提供一种可靠性高的半导体装置。
通过本发明的一个实施方式，可以提供一种能够长期保持数据的半导体装置或存储装置。通过本发明的一个实施方式，可以提供一种数据写入速度快的半导体装置或存储装置。通过本发明的一个实施方式，可以提供一种低功耗的半导体装置或低功耗的存储装置。通过本发明的一个实施方式，可以提供一种每单位面积的存储容量大的半导体装置或存储装置。通过本发明的一个实施方式，可以提供一种新颖的半导体装置或新颖的存储装置。
注意，这些效果的记载不妨碍其他效果的存在。本发明的一个实施方式并不需要具有所有上述效果。可以从说明书、附图、权利要求书等的记载显而易见地看出并抽出上述以外的效果。
附图说明
图1是本发明的一个实施方式的半导体装置的截面图。
图2是示出本发明的一个实施方式的半导体装置的制造方法的截面图。
图3是示出本发明的一个实施方式的半导体装置的制造方法的截面图。
图4是示出本发明的一个实施方式的半导体装置的制造方法的截面图。
图5是示出本发明的一个实施方式的半导体装置的制造方法的截面图。
图6是示出本发明的一个实施方式的半导体装置的制造方法的截面图。
图7是示出本发明的一个实施方式的半导体装置的制造方法的截面图。
图8是示出本发明的一个实施方式的半导体装置的制造方法的截面图。
图9是示出本发明的一个实施方式的半导体装置的制造方法的截面图。
图10是示出本发明的一个实施方式的半导体装置的制造方法的截面图。
图11是示出本发明的一个实施方式的半导体装置的制造方法的截面图。
图12是示出本发明的一个实施方式的半导体装置的制造方法的截面图。
图13是示出本发明的一个实施方式的半导体装置的制造方法的截面图。
图14是示出本发明的一个实施方式的半导体装置的制造方法的截面图。
图15是示出本发明的一个实施方式的半导体装置的制造方法的截面图。
图16是示出本发明的一个实施方式的半导体装置的制造方法的截面图。
图17A至图17D是示出本发明的一个实施方式的半导体装置的截面图。
图18A至图18E是示出本发明的一个实施方式的半导体装置的截面图。
图19是示出本发明的一个实施方式的半导体装置的截面图。
图20A至图20C是示出本发明的一个实施方式的半导体装置的俯视图及截面图。
图21A至图21H是示出本发明的一个实施方式的半导体装置的制造方法的截面图。
图22A至图22F是示出本发明的一个实施方式的半导体装置的制造方法的截面图。
图23A至图23C是示出本发明的一个实施方式的半导体装置的俯视图及截面图。
图24A至图24C是示出本发明的一个实施方式的半导体装置的俯视图及截面图。
图25A至图25C是示出本发明的一个实施方式的半导体装置的俯视图及截面图。
图26A至图26C各自说明本发明的一个实施方式的金属氧化物的原子个数比的范围。
图27是示出本发明的一个实施方式的存储装置的结构的截面图。
图28是示出本发明的一个实施方式的存储装置的结构的截面图。
图29是示出本发明的一个实施方式的存储装置的结构的截面图。
图30是示出本发明的一个实施方式的存储装置的结构实例的方框图。
图31A和图31B是示出本发明的一个实施方式的存储装置的结构实例的方框图及电路图。
图32A至图32C是示出本发明的一个实施方式的半导体装置的结构实例的方框图。
图33A和图33B是示出本发明的一个实施方式的半导体装置的结构实例的方框图和电路图，图33C是示出半导体装置的工作实例的时序图。
图34是示出本发明的一个实施方式的半导体装置的结构实例的方框图。
图35A是示出本发明的一个实施方式的半导体装置的结构实例的电路图，图35B是示出半导体装置的工作实例的时序图。
图36是示出本发明的一个实施方式的半导体装置的方框图。
图37是示出本发明的一个实施方式的半导体装置的电路图。
图38A和图38B是示出本发明的一个实施方式的半导体晶片的俯视图。
图39A是说明电子构件的制造工序例子的流程图，图39B是示出电子构件的立体示意图。
图40A至图40F示出本发明的一个实施方式的电子设备。
图41A和图41B是有关本发明的实施例的AFM图像。
图42是本发明的实施例的截面STEM图像。
图43是本发明的实施例的截面STEM图像。
具体实施方式
下面，参照附图对实施方式进行说明。但是，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在下面的实施方式所记载的内容中。
在附图中，为便于清楚地说明，有时夸大表示大小、层的厚度或区域。因此，大小、层的厚度、区域并不一定限定于附图中的尺寸。注意，附图是示出理想的例子的示意图，本发明的实施方式不局限于附图所示的形状或数值等。例如，在实际的制造工序中，由于蚀刻等处理而层或抗蚀剂掩模等有可能被非意图性地蚀刻，但是为了便于理解有时省略图示。在附图中，有时在不同的附图之间共同使用相同的附图标记来表示相同的部分或具有相同功能的部分，而省略其重复说明。另外，有时对具有相同功能的部分使用相同的阴影线，而不特别附加附图标记。
尤其在俯视图(也称为“平面图”)或立体图等中，为了便于对发明的理解，有时省略部分构成要素的记载。另外，有时省略部分隐藏线等的记载。
注意，在本说明书等中，为方便起见，附加了“第一”、“第二”等序数词，而其并不表示工序顺序或叠层顺序。因此，例如可以将“第一”适当地替换为“第二”或“第三”等来进行说明。此外，本说明书等所记载的序数词与用于指定本发明的一个实施方式的序数词有时不一致。
在本说明书中，为方便起见，使用了“上”、“上方”、“下”、“下方”等表示配置的词句，以参照附图说明构成要素的位置关系。另外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于本说明书中说明的词句，可以根据情况适当地更换。
例如，在本说明书等中，当明确地记载为“X与Y连接”时，意味着如下情况：X与Y电连接；X与Y在功能上连接；X与Y直接连接。因此，不局限于规定的连接关系(例如，附图或文中所示的连接关系)，附图或文中所示的连接关系以外的连接关系也包含于附图或文中所记载的内容中。
这里，X和Y为对象物(例如，装置、元件、电路、布线、电极、端子、导电膜及层等)。
作为X与Y直接连接的情况的例子，可以举出在X与Y之间没有连接能够电连接X与Y的元件(例如开关、晶体管、电容器、电感器、电阻器、二极管、显示元件、发光元件或负载等)，以及X与Y没有通过能够电连接X与Y的元件连接的情况。
在X与Y电连接的情况下，例如可以在X与Y之间连接一个以上的能够电连接X与Y的元件(例如开关、晶体管、电容器、电感器、电阻器、二极管、显示元件、发光元件或负载等)。注意，开关被控制为开启和关闭。换言之，通过使开关开启或关闭来控制是否使电流流过。或者，开关具有选择并切换电流路径的功能。注意，X与Y电连接的情况包括X与Y直接连接的情况。
在X与Y在功能上连接的情况下，例如可以在X与Y之间连接一个以上的能够在功能上连接X与Y的电路(例如，逻辑电路(反相器、NAND电路、NOR电路等)、信号转换电路(D/A转换电路、A/D转换电路、伽马校正电路等)、电位电平转换电路(电源电路(升压电路、降压电路等)、改变信号的电位电平的电平转移电路等)、电压源、电流源、切换电路、放大电路(能够增大信号振幅或电流量等的电路、运算放大器、差分放大电路、源极跟随电路、缓冲电路等)、信号生成电路、存储电路、控制电路等)。例如，即使在X与Y之间夹有其他电路，当从X输出的信号传送到Y时，也可以说X与Y在功能上是连接着的。注意，X与Y在功能上连接的情况包括X与Y直接连接的情况及X与Y电连接的情况。
在本说明书等中，晶体管是指至少包括栅极、漏极以及源极这三个端子的元件。晶体管在漏极(漏极端子、漏区域或漏电极)与源极(源极端子、源区域或源电极)之间具有沟道形成区域，并且电流能够通过沟道形成区域流过源极与漏极之间。注意，在本说明书等中，沟道形成区域是指电流主要流过的区域。
另外，在使用极性不同的晶体管的情况或电路工作中的电流流过的方向变化的情况等下，源极及漏极的功能有时相互调换。因此，在本说明书等中，有时词句“源极”和“漏极”可以互相调换。
注意，沟道长度例如是指晶体管的俯视图中的半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极互相重叠的区域或者其中形成沟道的区域中的源极(源区域或源电极)和漏极(漏区域或漏电极)之间的距离。在一个晶体管中，沟道长度不一定在所有的区域中成为相同的值。也就是说，一个晶体管的沟道长度有时不限于一个值。因此，在本说明书中，沟道长度是形成沟道的区域中的任一个值、最大值、最小值或平均值。
沟道宽度例如是指半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极互相重叠的区域或者其中形成沟道的区域中的源极与漏极相对的部分的长度。在一个晶体管中，沟道宽度不一定在所有的区域中成为相同的值。也就是说，一个晶体管的沟道宽度有时不限于一个值。因此，在本说明书中，沟道宽度是形成沟道的区域中的任一个值、最大值、最小值或平均值。
注意，根据晶体管的结构，有时实际上形成沟道的区域中的沟道宽度(以下，称为“实效沟道宽度”)和晶体管的俯视图所示的沟道宽度(以下，称为“外观上的沟道宽度”)不同。例如，在栅电极覆盖半导体的侧面的晶体管中，有时实效沟道宽度大于外观上的沟道宽度，所以不能忽略其影响。例如，在栅电极覆盖半导体的侧面的微型晶体管中，形成在半导体的侧面的沟道形成区域的比例增高。在此情况下，实效沟道宽度大于外观上的沟道宽度。
在此情况下，有时难以测量实效沟道宽度。例如，为了根据设计值估计实效沟道宽度，需要预先知道半导体的形状的假定。因此，当半导体的形状不清楚时，难以准确地测量实效沟道宽度。
于是，在本说明书中，有时将外观上的沟道宽度称为“围绕沟道宽度(SCW：surrounded channel width)”。此外，在本说明书中，在简单地使用词语“沟道宽度”时，有时是指围绕沟道宽度或外观上的沟道宽度。或者，在本说明书中，在简单地使用词语“沟道宽度”时，表示实效沟道宽度。注意，通过截面TEM图像等的分析，可以决定沟道长度、沟道宽度、实效沟道宽度、外观上的沟道宽度、围绕沟道宽度等。
注意，半导体的杂质例如是指半导体的主要成分之外的元素。例如，浓度小于0.1原子％的元素可以说是杂质。当包含杂质时，半导体中的态密度(Density of States：DOS)变高，或者结晶性降低。当半导体是氧化物半导体时，作为改变半导体的特性的杂质，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素以及除氧化物半导体的主要成分外的过渡金属等。例如，有氢、锂、钠、硅、硼、磷、碳、氮等。在半导体是氧化物半导体的情况下，有时水也作为杂质起作用。另外，在半导体是氧化物半导体时，有时例如由于杂质的混入导致氧缺陷的产生。此外，在半导体是硅时，作为改变半导体的特性的杂质，例如有氧、除氢之外的第1族元素、第2族元素、第13族元素、第15族元素等。
在本说明书等中，氧氮化硅膜包含比氮多的氧。例如，氧氮化硅膜优选在55原子％以上且65原子％以下、1原子％以上且20原子％以下、25原子％以上且35原子％以下、0.1原子％以上且10原子％以下的范围内分别包含氧、氮、硅和氢。氮氧化硅膜包含比氧多的氮。例如，氮氧化硅膜优选在55原子％以上且65原子％以下、1原子％以上且20原子％以下、25原子％以上且35原子％以下、0.1原子％以上且10原子％以下的范围内分别包含氮、氧、硅和氢。
在本说明书等中，可以将“膜”和“层”相互调换。例如，有时可以将“导电层”变换为“导电膜”。此外，有时可以将“绝缘膜”变换为“绝缘层”。
在本说明书等中，可以将“绝缘体”换称为“绝缘膜”或“绝缘层”。另外，可以将“导电体”换称为“导电膜”或“导电层”。另外，可以将“半导体”换称为“半导体膜”或“半导体层”。
另外，除非特别叙述，本说明书等所示的晶体管为场效应晶体管。除非特别叙述，本说明书等所示的晶体管为n沟道型晶体管。由此，除非特别叙述，其阈值电压(也称为“Vth”)大于0V。
在本说明书等中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。“大致平行”是指两条直线形成的角度为-30°以上且30°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括该角度为85°以上且95°以下的状态。“大致垂直”是指两条直线形成的角度为60°以上且120°以下的状态。
在本说明书中，六方晶系包括三方晶系和菱方晶系。
注意，在本说明书中，阻挡膜是指具有抑制氢等杂质及氧的透过的功能的膜，在该阻挡膜具有导电性的情况下，有时被称为导电阻挡膜。
在本说明书等中，金属氧化物是指广义上的金属的氧化物。金属氧化物被分类为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体(也可以简称为OS)等。例如，在将金属氧化物用于晶体管的活性层的情况下，有时将该金属氧化物称为氧化物半导体。换言之，可以将OS FET称为包含氧化物或氧化物半导体的晶体管。
(实施方式1)
<半导体装置的结构实例>
下面，对包括晶体管400及电容器100的本发明的一个实施方式的半导体装置的一个例子进行说明。
图1是包括晶体管400及电容器100的半导体装置的截面图。电容器100隔着抑制水及氢等杂质的透过的绝缘体420配置在晶体管400上。电容器100和晶体管400通过贯通绝缘体420的导电体108b彼此电连接。如此，绝缘体420及导电体108b配置在电容器100与晶体管400之间，因此可以说晶体管400或电容器100包括绝缘体420及导电体108b。
晶体管400包括氧化物406，氧化物406的至少一部分被用作晶体管400的沟道形成区域。氧化物406优选配置在位于衬底(未图示)上的绝缘体402上。晶体管400在氧化物406上包括导电体404并在氧化物406与导电体404之间包括绝缘体412。在此，导电体404被用作晶体管400的栅极，绝缘体412被用作对应于导电体404的栅极绝缘体。例如，氧化物406的与导电体404重叠的区域被用作晶体管400的沟道形成区域，氧化物406的不与导电体404重叠的区域的一部分被用作晶体管400的源区域和漏区域中的一个，氧化物406的不与导电体404重叠的区域的其他的一部分被用作晶体管400的源区域和漏区域中的另一个。
以与氧化物406的被用作源区域和漏区域中的一个的区域电连接的方式配置导电体108a。以与氧化物406的被用作源区域和漏区域中的另一个的区域电连接的方式配置导电体108b。也就是说，导电体108a被用作晶体管400的源电极和漏电极中的一个，导电体108b被用作晶体管400的源电极和漏电极中的另一个。优选以覆盖氧化物406、绝缘体412及导电体404的方式配置绝缘体410。导电体108a及导电体108b优选填充形成在绝缘体410中的开口。
通过降低晶体管400的氧化物406的沟道形成区域中的氧缺陷、氢及水等杂质，晶体管400可以具有良好的电特性及高可靠性。注意，关于晶体管400的详细结构实例将在后面进行说明。
<电容器的结构实例>
电容器100配置在氧化物406、绝缘体412、导电体404及绝缘体410上。电容器100包括导电体110、设置在导电体110上的绝缘体130以及设置在绝缘体130上的导电体120a及导电体120b。导电体110以接触于绝缘体420、导电体108b以及形成在绝缘体422、绝缘体112、绝缘体114及绝缘体116中的开口115的内壁的方式设置。注意，下面有时将导电体120a及导电体120b统称为导电体120。
这里，导电体110被用作电容器100的下电极，导电体120被用作电容器100的上电极，绝缘体130被用作电容器100的介电质。电容器100的上电极与下电极不仅在开口115的底面上而且在开口115的侧面上隔着介电质对置，因此可以增加每单位面积的静电电容。此外，开口115的深度越深，电容器100的静电电容越大。通过增加电容器100的每单位面积的静电电容，可以推进半导体装置的微型化及高集成化。
绝缘体420可以被用作防止水及氢等杂质从上层诸如电容器100混入晶体管400等的阻挡绝缘膜。绝缘体420优选使用具有抑制水及氢等杂质的透过的功能的绝缘材料形成，例如，优选使用氧化铝等。由此，可以抑制氢、水等杂质扩散到绝缘体420的下方的层。注意，绝缘体420优选具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧氮化分子(N2O、NO及NO2等)、铜原子等杂质中的至少一个的透过的功能。另外，上述内容同样适用于下面的具有抑制杂质的透过的功能的绝缘材料的记载。例如，绝缘体420的抑制水或氢的透过的能力高于绝缘体422、绝缘体112及绝缘体114中的至少一个。
在此，绝缘体420优选使用通过溅射法形成的氧化物绝缘体，例如优选使用氧化铝。通过利用溅射法使用这种氧化物绝缘体形成绝缘体420，可以通过绝缘体410的与绝缘体420接触的面对绝缘体410添加氧，来使绝缘体410成为氧过剩的状态。由此，可以经过绝缘体410对绝缘体412及氧化物406供应氧。
再者，绝缘体420优选使用具有抑制氧(例如，氧原子及氧分子等)的透过的功能的绝缘材料，例如优选使用氧化铝。由此，可以抑制绝缘体410或氧化物406等所包含的氧向上扩散。由此，可以有效地对氧化物406供应氧。
通过设置上述绝缘体420，来减少晶体管400的氧化物406的沟道形成区域中的氧缺陷、氢及水等杂质，晶体管400可以具有良好的电特性及高可靠性。
绝缘体420优选在绝缘体422、绝缘体112及绝缘体114中形成开口115时被用作蚀刻停止层。因此，绝缘体420的构成元素及组成等优选与绝缘体422、绝缘体112及绝缘体114中的至少一个的构成元素及组成等不同，例如，绝缘体420优选使用氧化铝形成。通过将绝缘体420用作蚀刻停止层，可以防止电容器100接触于绝缘体410而电容器100所包含的杂质从电容器100的与绝缘体410接触的部分经过绝缘体410扩散到晶体管400。
此时，绝缘体420及导电体108b对应于开口115的底部。换言之，开口115到达绝缘体420及导电体108b。另外，如图1所示，绝缘体420的与开口115重叠的区域(即，绝缘体420的与导电体110接触的区域)的厚度有时比绝缘体420的其他区域的厚度薄。换言之，绝缘体420的与开口115重叠的区域有时具有凹形。
注意，可以通过ALD法将与绝缘体420相同的构成元素的绝缘体沉积于绝缘体420上。通过ALD法其上沉积绝缘体的绝缘体420可以以防止断开、裂缝或针孔等的方式覆盖晶体管400。由此，可以显著地提高绝缘体420的对氢及水等杂质的阻挡性。
优选在绝缘体420上配置绝缘体422。绝缘体422例如可以使用氧氮化硅形成。导电体108a及导电体108b可以以填充形成在绝缘体410、绝缘体420及绝缘体422中的开口的方式形成。因此，导电体108a或导电体108b的顶面的一部分与绝缘体422的顶面有时大致一致。
通过设置绝缘体422，可以容易进行用来形成导电体108a及导电体108b的抛光处理(例如，化学机械抛光(Chemical Mechanical Polishing：CMP)处理等)。注意，如果可以形成导电体108a及导电体108b，则不需要必须设置绝缘体422。
形成在绝缘体410及绝缘体420中的开口及填充该开口的导电体108b的截面形状有时在绝缘体420的与导电体110接触的区域的顶面下方的部分中呈反锥形状。换言之，在该部分中，导电体108b的侧面的锥角有时为90°以上。也就是说，在该部分中，导电体108b的底面与侧面所形成的角度有时为90°以上。注意，在该部分中，导电体108b的侧面也可以大致垂直于绝缘体402的顶面。
导电体108b优选在绝缘体420的与导电体110接触的区域的顶面上方的部分中具有曲面。例如，导电体108b的该部分优选在导电体108b的侧面与导电体108b的顶面之间具有曲面。换言之，优选在导电体108b的该部分中侧面的端部和顶面的端部连续地弯曲。
如此，导电体108b的绝缘体420上方的部分及导电体108b的绝缘体420下方的部分具有不同的形状。尤其是，当导电体108b在其上部的曲面处与导电体110接触时，可以降低导电体108b与导电体110的接触电阻。由此，可以良好地电连接晶体管400的源极和漏极中的一个与电容器100的下电极。由此，包括电容器100及晶体管400的半导体装置可以具有良好的电特性。
在绝缘体422上配置绝缘体112，在绝缘体112上配置绝缘体114。如上所述，通过增加开口115的深度(即，增加绝缘体112与绝缘体114的总厚度)，可以增加电容器100的静电电容。然而，当增加绝缘体112及绝缘体114的厚度时，这些绝缘体的内部应力也会增大，有可能发生衬底的翘曲等。因此，在本实施方式所示的电容器100中，优选使绝缘体112和绝缘体114中的一个具有压缩应力并使绝缘体112和绝缘体114中的另一个具有拉伸应力。换言之，优选通过层叠绝缘体112及绝缘体114来互相抵消内部应力，降低绝缘体叠层整体的内部应力。
绝缘体112及绝缘体114也可以包含相同种类的元素，例如，可以使用利用有机硅烷气体(例如，四乙氧基硅烷(Tetra-Ethyl-Ortho-Silicate：TEOS)等)形成的氧化硅。在此情况下，优选使绝缘体112的组成与绝缘体114的组成不同，来使内部应力的方向彼此不同。例如，可以利用同种有机硅烷气体(例如，TEOS等)通过不同种类的化学气相沉积(CVD：Chemical Vapor Deposition)法形成绝缘体112及绝缘体114。
注意，当内部应力降低到不发生衬底的翘曲的程度时，也可以省略绝缘体112和绝缘体114中的一个。
优选在绝缘体114上配置绝缘体116。绝缘体116优选在开口115内进行蚀刻时与导电体110一起被用作蚀刻停止层。因此，绝缘体116的构成元素及组成等优选与绝缘体114不同，例如，绝缘体116可以使用氮化硅形成。绝缘体116的顶面及导电体110的最顶面(即，导电体110的与开口115的边缘接触的部分)优选大致对齐。优选由绝缘体116及导电体110覆盖绝缘体114、绝缘体112、绝缘体422及绝缘体420。注意，不需要必须设置绝缘体116。
在绝缘体422、绝缘体112、绝缘体114及绝缘体116中形成有开口115。在此，可以将绝缘体422的侧面、绝缘体112的侧面、绝缘体114的侧面及绝缘体116的侧面称为开口115的内壁。另外，可以将导电体108b的上部及绝缘体420的与开口115重叠的部分称为开口115的底部。
如图1所示，开口115也可以具有位置越深内径越小的截面形状。另外，也可以具有开口115的内壁大致垂直于绝缘体402的顶面的截面形状。开口115的俯视时的形状可以为四角形、四角形以外的多角形状、其角部呈弧形的多角形状或椭圆等圆形形状。在此，优选开口115与晶体管400重叠的面积大。通过采用这种结构，可以在不增加包括电容器100及晶体管400的半导体装置的占有面积的状态下增加静电电容。
以与开口115的内壁及底面接触的方式配置导电体110。导电体110被用作电容器100的下电极，可以使用氮化钛等形成。例如，通过利用ALD法或CVD法等形成将成为导电体110的导电膜，即使开口115的纵横比大，也可以以良好的覆盖性形成导电体110。在此，如上所述，导电体108b的上部具有曲面且以与该曲面接触的方式形成导电体110，由此可以降低导电体110与导电体108b的接触电阻。
以覆盖导电体110及绝缘体116的方式配置绝缘体130。绝缘体130被用作电容器100的介电质，例如可以使用氧化铪、硅酸铪(HfSixOy(x>0、y>0))、添加有氮的硅酸铪(HfSixOyNz(x>0、y>0、z>0))、添加有氮的铝酸铪(HfAlxOyNz(x>0、y>0、z>0))、氧化钇等high-k材料。通过使用这种high-k材料，即使增厚绝缘体130，也可以充分确保电容器100的静电电容。通过增厚绝缘体130，可以抑制在导电体110与导电体120之间产生的泄漏电流。
例如，通过利用ALD法或CVD法等形成将成为绝缘体130的绝缘膜，即使开口115的纵横比大，也可以以良好的覆盖性形成绝缘体130。绝缘体130的与导电体120重叠的区域的厚度有时比绝缘体130的其他区域的厚度大。
当导电体110的最顶面与绝缘体116的顶面大致对齐(即，导电体110不超出开口115)时，可以更确实地由绝缘体130覆盖导电体110，所以可以抑制导电体110与导电体120的短路。
以覆盖开口115的方式在绝缘体130上配置导电体120。如图1所示，导电体120优选为导电体120a及导电体120a上的导电体120b的叠层膜。导电体120被用作电容器100的上电极，例如导电体120a可以使用氮化钛等形成，导电体120b可以使用钨等形成。例如，通过利用ALD法或CVD法等形成将成为导电体120a的导电膜及将成为导电体120b的导电膜，即使开口115的纵横比大，也可以以良好的覆盖性形成导电体120a及导电体120b。
导电体120优选具有超出开口115而与绝缘体116重叠的区域。当利用光刻法等形成导电体120a及导电体120b时导电体120可以具有该区域。此时，导电体120b的与绝缘体116重叠的区域的顶面的平均表面粗糙度(Ra)为4nm以下，优选为2nm以下，更优选为1nm以下。如此，当导电体120b的顶面在与开口115的边缘附近重叠的区域中具有良好的平坦性时，可以防止在光刻法的曝光工序中在该区域中发生漫反射。尤其是，在使用电子束进行曝光的情况下，起因于金属膜的顶面的凹凸的漫反射的影响变得更明显，所以优选提高该区域的平坦性以防止漫反射的发生。如此，通过提高该区域的平坦性，可以更精密地进行光刻。
在本说明书等中，平均表面粗糙度(Ra)是指为了可以应用于曲面而将在JISB0601：2001(ISO4287：1997)中定义的算术平均粗糙度扩大为三维来得到的值，并是从基准面到指定面的偏差的绝对值的平均值。
当将指定面表示为Z＝F(X，Y)时，平均表面粗糙度(Ra)由将从基准面到指定面的偏差的绝对值的平均值表示，并由以下算式定义。
[算式1]
这里，指定面是指粗糙度的测量对象的面，并且是由(X1，Y1，F(X1，Y1))、(X1，Y2，F(X1，Y2))、(X2，Y1，F(X2，Y1))、(X2，Y2，F(X2，Y2))的四个坐标表示的四角形的区域。
指定面投影在XY平面的长方形的面积为S0，基准面的高度(指定面的平均高度)为Z0。可以利用原子力显微镜(AFM：Atomic Force Microscope)测定平均表面粗糙度(Ra)。
注意，导电体120不需要必须为叠层膜，例如，可以仅是导电体120a和导电体120b中的一个。
优选以覆盖导电体120及绝缘体130的方式配置绝缘体150。绝缘体150可以使用可用于绝缘体410的绝缘体形成。
以上，对形成在导电体108b上的电容器100的结构进行说明，但是优选在导电体108a上也形成连接部160。通过设置连接部160，可以容易使晶体管400的导电体108a与各种电路元件或布线等连接。
连接部160以填充形成在绝缘体422、绝缘体112、绝缘体114、绝缘体116、绝缘体130及绝缘体150中的开口117的方式形成。连接部160包括以接触于开口117的内壁、绝缘体420及导电体108a的导电体162a及形成在导电体162a的内侧的导电体162b。注意，有时将导电体162a及导电体162b统称为导电体162。
此时，绝缘体420及导电体108a对应于开口117的底部。换言之，开口117到达绝缘体420及导电体108a。另外，如图1所示，绝缘体420的与开口117重叠的区域(即，绝缘体420的与导电体162a接触的区域)的厚度有时比绝缘体420的其他区域的厚度薄。换言之，绝缘体420的与开口117重叠的区域有时具有凹形。
导电体108a具有与导电体108b同样的结构。因此，形成在绝缘体410及绝缘体420中的开口及填充该开口的导电体108a的截面形状有时在绝缘体420的与导电体162a接触的区域的顶面下方的部分中呈反锥形状。换言之，在该部分中，导电体108a的侧面的锥角有时为90°以上。也就是说，在该部分中，导电体108a的侧面与绝缘体402的顶面所形成的角度有时为90°以上。注意，在该部分中，导电体108a的侧面也可以大致垂直于绝缘体402的顶面。
导电体108a优选在绝缘体420的与导电体162a接触的区域的顶面上方的部分中具有曲面。例如，导电体108a的该部分优选在导电体108a的侧面与导电体108a的顶面之间具有曲面。换言之，在导电体108a的该部分中侧面的端部和顶面的端部连续地弯曲。注意，如图1所示，导电体108a的该部分在不与导电体162a接触的区域(即，导电体108a的不与开口117重叠的区域)中不具有曲面。
如此，导电体108a的绝缘体420上方的部分及导电体108a的绝缘体420下方的部分优选具有不同的形状。尤其是，当导电体108a在上部的曲面处与导电体162a接触时，可以降低导电体108a与导电体162a的接触电阻。由此，可以良好地电连接晶体管400的源极或漏极与连接部160。
导电体162可以具有与导电体120同样的结构。因此，导电体162a优选具有与导电体120a同样的结构，导电体162b优选具有与导电体120b同样的结构。注意，导电体162不需要必须为叠层膜，例如，可以仅是导电体162a和导电体162b中的一个。
接着，对晶体管400、电容器100及连接部160等的材料进行说明。
[衬底]
作为形成包括电容器100及晶体管400的半导体装置的衬底例如可以使用绝缘体衬底、半导体衬底或导电体衬底。作为绝缘体衬底，例如使用玻璃衬底、石英衬底、蓝宝石衬底、稳定氧化锆衬底(氧化钇稳定氧化锆衬底等)、树脂衬底等。作为半导体衬底，例如使用硅或锗等的半导体衬底、或者碳化硅、硅锗、砷化镓、磷化铟、氧化锌或氧化镓的化合物半导体衬底等。使用上述半导体衬底内部设置有绝缘体区域的半导体衬底，例如绝缘体上硅(Silicon on Insulator：SOI)衬底等。作为导电体衬底，使用石墨衬底、金属衬底、合金衬底、导电树脂衬底等。使用包含金属氮化物的衬底、包含金属氧化物的衬底等。使用设置有导电体或半导体的绝缘体衬底、设置有导电体或绝缘体的半导体衬底、设置有半导体或绝缘体的导电体衬底等。或者，也可以使用其上设置有元件的上述衬底中的任意衬底。作为设置在衬底上的元件，使用电容器、电阻器、开关元件、发光元件、存储元件等。
此外，可以将柔性衬底用作衬底。作为在柔性衬底上设置晶体管的方法，可以举出如下方法：在非柔性衬底上形成晶体管之后，剥离晶体管而将该晶体管转置到是柔性衬底的衬底上。在此情况下，优选在非柔性衬底与晶体管之间设置剥离层。作为衬底，也可以使用包含纤维的薄片、薄膜或箔等。衬底也可以具有伸缩性。衬底可以具有在停止弯曲或拉伸时恢复为原来的形状的性质。或者，衬底也可以具有不恢复为原来的形状的性质。衬底具有厚度例如为5μm以上且700μm以下，优选为10μm以上且500μm以下，更优选为15μm以上且300μm以下的区域。当衬底的厚度较小时，可以实现包括晶体管的半导体装置的轻量化。当衬底的厚度较小时，即便在使用玻璃等的情况下，衬底也有时会具有伸缩性或在停止弯曲或拉伸时恢复为原来的形状的性质。因此，可以缓解因掉落等而对衬底上的半导体装置施加的冲击等。即，能够提供一种坚固的半导体装置。
作为是柔性衬底的衬底，例如可以使用金属、合金、树脂、玻璃或其纤维等。柔性衬底的线性膨胀系数越低，因环境而发生的变形越得到抑制，所以是优选的。柔性衬底例如使用线性膨胀系数为1×10-3/K以下、5×10-5/K以下或1×10-5/K以下的材料形成即可。树脂的例子包括聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯、丙烯酸树脂等。尤其是芳族聚酰胺的线性膨胀系数较低，因此优选将芳族聚酰胺用于柔性衬底。
[绝缘体]
作为绝缘体，有具有绝缘性的氧化物、氮化物、氧氮化物、氮氧化物、金属氧化物、金属氧氮化物以及金属氮氧化物等。
通过使用具有抑制氢等杂质及氧的透过的功能的绝缘体围绕晶体管，能够使晶体管的电特性稳定。例如，作为绝缘体420，可以使用具有抑制氢等杂质及氧的透过的功能的绝缘体。
作为具有抑制氢等杂质及氧的透过的功能的绝缘体，例如可以具有使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层结构或叠层结构。
作为绝缘体420，例如可以使用氧化铝、氧化铪、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕或氧化钽等金属氧化物、氮氧化硅或氮化硅等形成。
作为绝缘体402、绝缘体412、绝缘体410、绝缘体422、绝缘体112、绝缘体114、绝缘体116及绝缘体150，例如可以具有使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层结构或叠层结构。例如，绝缘体402、绝缘体412、绝缘体410、绝缘体422、绝缘体112、绝缘体114、绝缘体116及绝缘体150优选包含氧化硅、氧氮化硅、氮氧化硅或氮化硅。
绝缘体412及绝缘体130优选使用相对介电常数高的绝缘体形成。例如，绝缘体412及绝缘体130优选包含氧化镓、氧化铪、氧化锆、含有铝及铪的氧化物、含有铝及铪的氧氮化物、含有硅及铪的氧化物、含有硅及铪的氧氮化物或者含有硅及铪的氮化物等。或者，绝缘体412及绝缘体130优选具有氧化硅或氧氮化硅与相对介电常数高的绝缘体的叠层结构。因为氧化硅及氧氮化硅具有热稳定性，所以通过与相对介电常数高的绝缘体组合，可以实现具有热稳定性且相对介电常数高的叠层结构。例如，当在绝缘体412及绝缘体130的每一个中氧化铝、氧化镓或氧化铪接触于氧化物406时，能够抑制氧化硅或氧氮化硅所含有的硅混入氧化物406。另外，例如当绝缘体412及绝缘体130的每一个中氧化硅或氧氮化硅接触于氧化物406时，有时在氧化铝、氧化镓或氧化铪与氧化硅或氧氮化硅的界面处形成陷阱中心。该陷阱中心有时可以通过俘获电子而使晶体管的阈值电压向正方向漂移。
绝缘体410、绝缘体422、绝缘体112、绝缘体114及绝缘体150的每一个优选包括相对介电常数低的绝缘体。例如，绝缘体410、绝缘体422、绝缘体112、绝缘体114及绝缘体150优选包含氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。或者，绝缘体410、绝缘体422、绝缘体112、绝缘体114及绝缘体150的每一个优选具有氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅或具有空孔的氧化硅与树脂的叠层结构。因为氧化硅及氧氮化硅具有热稳定性，所以通过与树脂组合，可以实现具有热稳定性且相对介电常数低的叠层结构。作为树脂，例如可以举出聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯及丙烯酸树脂等。
[导电体]
导电体404、导电体108a、导电体108b、导电体120b及导电体162b优选使用包含从铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟和钌等中选择的一种以上的金属元素的材料形成。另外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体或镍硅化物等硅化物。
作为上述导电体，尤其是作为导电体110、导电体120a及导电体162a，可以使用包含可用于氧化物406的金属氧化物所包含的金属元素及氧的导电材料。也可以使用包含上述金属元素及氮的导电材料。例如，也可以使用氮化钛、氮化钽等包含氮的导电材料。或者，可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有硅的铟锡氧化物。也可以使用包含氮的铟镓锌氧化物。通过使用上述材料，有时可以俘获氧化物406所包含的氢。或者，有时可以俘获从外部的绝缘体等混入的氢。
也可以使用多个由上述材料形成的导电层的层叠。例如，也可以采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。另外，也可以采用组合包含上述金属元素的材料和包含氮的导电材料的叠层结构。另外，也可以采用组合包含上述金属元素的材料、包含氧的导电材料和包含氮的导电材料的叠层结构。
<电容器的制造方法>
接着，参照图2至图16对包括晶体管400及电容器100的本发明的一个实施方式的半导体装置的制造方法进行说明。
半导体装置的制造方法包括：在包括氧化物406的晶体管400上形成绝缘体420的工序；在绝缘体420上形成绝缘体422的工序；在绝缘体420及绝缘体422中形成到达晶体管400的源极和漏极中的一个的第一开口及到达晶体管400的源极和漏极中的另一个的第二开口的工序；用导电体108a填充第一开口并用导电体108b填充第二开口的工序；在绝缘体422、导电体108b及导电体108a上形成绝缘体112和绝缘体114等的工序；通过干蚀刻处理形成到达绝缘体420及导电体108b的开口115的工序；以与开口115的内壁、绝缘体420及导电体108b接触的方式形成导电体110的工序；在导电体110上形成绝缘体130的工序；在绝缘体130上形成导电体120的工序。
下面，主要对在晶体管400上制造电容器100的方法进行详细说明。注意，关于晶体管400的制造方法例子(换言之，形成绝缘体422并用导电体108a及导电体108b填充开口的工序之前的工序)将在后面进行说明。
以下，用于本实施方式的半导体装置等的导电体(导电体膜或导电体层等)、绝缘体(绝缘体膜或绝缘体层等)、半导体(半导体膜或半导体层等)或氧化物(氧化膜或氧化层等)可以利用溅射法、CVD法、分子束外延(MBE：Molecular Beam Epitaxy)法、脉冲激光沉积(PLD：Pulsed Laser Deposition)法或ALD法等形成。
注意，CVD法可以分为利用等离子体的等离子体增强CVD(PECVD：Plasma EnhancedCVD)法、利用热的热CVD(TCVD：Thermal CVD)法、利用光的光CVD(Photo CVD)法等。再者，CVD法可以根据使用的源气体分为金属CVD(MCVD：Metal CVD)法及有机金属CVD(MOCVD：Metal Organic CVD)法。另外，CVD法可以根据沉积处理室的压力分为在大气压下进行沉积的常压CVD(APCVD：Atmospheric Pressure CVD)法或在其压力低于大气压的减压状态下进行沉积的减压CVD(LPCVD：Low Pressure CVD)法等。
通过利用PECVD法，可以以较低的温度得到高品质的膜。因为热CVD法不使用等离子体，所以能够减少对被处理物造成的等离子体损伤。例如，包括在半导体装置中的布线、电极、元件(晶体管、电容器等)等有时因从等离子体接收电荷而会产生电荷积聚(chargeup)。此时，有时由于所累积的电荷而使包括在半导体装置中的布线、电极、元件等受损伤。另一方面，因为在不使用等离子体的热CVD法的情况下不产生上述等离子体损伤，所以能够提高半导体装置的成品率。在热CVD法中，不产生沉积时的等离子体损伤，因此能够得到缺陷较少的膜。
ALD法给对象物带来的等离子体损伤也很少。ALD法不导致沉积时的等离子体损伤，所以能够得到缺陷较少的膜。
不同于从靶材等中被释放的粒子沉积的沉积方法，在CVD法及ALD法中，因对象物表面的反应而形成膜。因此，通过CVD法及ALD法，与对象物的形状几乎无关地实现良好的台阶覆盖性。尤其是，通过ALD法，实现良好的台阶覆盖性和厚度均匀性，所以ALD法适合用于覆盖纵横比高的开口的表面。另一方面，ALD法的沉积速度相对慢，所以有时优选组合ALD法与沉积速度快的CVD法等其他沉积方法。
当使用CVD法或ALD法时，可以根据源气体的流量比控制将形成的膜的组成。例如，当使用CVD法或ALD法时，可以根据源气体的流量比形成任意组成的膜。此外，在使用CVD法或ALD法进行沉积的同时改变源气体的流量比，可以形成其组成连续变化的膜。在一边改变源气体的流量比一边形成膜时，因为可以省略传送及调整压力所需的时间，所以与使用多个沉积室进行沉积的情况相比可以使其沉积时所需的时间缩短。因此，有时可以提高半导体装置的生产率。
作为溅射法，可以使用将直流电源用作溅射用电源的直流(Direct Current：DC)溅射法、以脉冲方式施加偏压的脉冲DC溅射法、将高频电源用作溅射用电源的射频(RadioFrequency：RF)溅射法。另外，可以使用在处理室内具备磁铁机构的磁控溅射(MagnetronSputtering)法、在沉积时对衬底也施加电压的偏压溅射法、在反应性气体气氛下进行的反应性溅射法等。另外，也可以利用使用平行平板型溅射装置的沉积法的平行电极溅射(parallel electrode sputtering：PESP)或者使用对向靶材式溅射装置的沉积法的气相沉积溅射(vapor deposition sputtering：VDSP)。
利用上述方法形成的膜可以利用光刻法等加工。在光刻法中，首先通过掩模对抗蚀剂进行曝光。接着，使用显影液去除或留下所曝光的区域而形成抗蚀剂掩模。接着，通过该抗蚀剂掩模进行蚀刻处理。其结果是，将导电体、半导体或绝缘体等加工为所希望的形状。例如，使用KrF受激准分子激光、ArF受激准分子激光、极紫外(Extreme Ultraviolet：EUV)光等对抗蚀剂进行曝光来形成抗蚀剂掩模，即可。此外，也可以利用在衬底和投影透镜之间填满液体(例如，水)的状态下进行曝光的液浸技术。另外，也可以使用电子束或离子束代替上述光。注意，当使用电子束或离子束时，不需要使用掩模。为了去除抗蚀剂掩模，可以进行灰化处理等干蚀刻处理或湿蚀刻处理。此外，可以在进行干蚀刻处理之后进行湿蚀刻处理。或者，可以在进行湿蚀刻处理之后进行干蚀刻处理。
可以使用由绝缘体或导电体形成的硬掩模代替抗蚀剂掩模。当使用硬掩模时，可以在被加工的膜(以下，称为被加工膜)上形成用作硬掩模材料的绝缘膜或导电膜且在其上形成抗蚀剂掩模，然后对硬掩模材料进行蚀刻来形成所需要的形状的硬掩模。对被加工膜进行的蚀刻既可以在去除抗蚀剂掩模后进行，又可以在不去除抗蚀剂掩模的状态下进行。在采用后者的情况下，进行蚀刻时有时抗蚀剂掩模消失。可以在对被加工膜进行蚀刻之后通过蚀刻去除硬掩模。在硬掩模材料没有影响到后面的工序或者可以在后面的工序中使用的情况下，不需要必须去除硬掩模。
在形成上述掩模之后，可以利用干蚀刻法或湿蚀刻法对被加工膜进行加工。利用干蚀刻法的加工适于微细加工。
作为干蚀刻装置，可以使用包括平行平板型电极的电容耦合型等离子体(CCP：Capacitively Coupled Plasma)蚀刻装置。下面，有时将该蚀刻装置称为平行平板型干蚀刻装置或CCP蚀刻装置。包括平行平板型电极的电容耦合型等离子体蚀刻装置也可以采用对平行平板型电极中的一个施加高频电源的结构。或者，也可以对平行平板型电极中的一个施加不同的多个高频电源。或者，也可以对平行平板型电极的各个施加频率相同的高频电源。或者，也可以对平行平板型电极的各个施加频率不同的高频电源。或者，也可以利用具有高密度等离子体源的干蚀刻装置。作为具有高密度等离子体源的干蚀刻装置，例如，可以使用感应耦合等离子体(ICP：Inductively Coupled Plasma)蚀刻装置等。
首先，在导电体108a、导电体108b及绝缘体422上形成绝缘体112，在绝缘体112上形成绝缘体114(参照图2)。通过调节绝缘体112及绝缘体114的厚度，可以设定电容器100的静电电容。因此，根据电容器100被要求的静电电容设定绝缘体112及绝缘体114的厚度即可。
如上所述，优选使绝缘体112和绝缘体114中的一个具有压缩应力并使另一个具有拉伸应力，以便使两者互相抵消内部应力。因此优选利用不同方法等形成绝缘体112和绝缘体114，来使其具有彼此不同的组成。
在本实施方式中，例如，作为绝缘体112，通过将TEOS用作沉积气体的PECVD法沉积氧化硅，作为绝缘体114，通过将TEOS用作沉积气体的APCVD法沉积氧化硅。
如此，通过降低绝缘体112与绝缘体114的叠层膜的内部应力来抑制衬底的翘曲。由此，在后面形成开口115时，可以利用掩模进行更精密的曝光。
由于绝缘体112与导电体108a及导电体108b的顶面接触，因此绝缘体112的使导电体108a及导电体108b氧化的能力优选低于绝缘体114。
在本实施方式中，采用绝缘体112与绝缘体114的两层结构，但是本发明的一个实施方式不局限于该结构。只要内部应力被降低到不发生衬底的翘曲的程度，就可以采用三层以上的绝缘体的叠层结构，也可以采用只包括绝缘体112和绝缘体114中的一个的单层结构。
接着，在绝缘体114上形成绝缘体116。绝缘体116优选在开口115内进行蚀刻时与导电体110一起被用作蚀刻停止层。绝缘体116优选在后面的工序中进行CMP处理时被用作该CMP处理的停止层。因此，绝缘体116的构成元素及组成等优选与绝缘体114及后述的绝缘体118不同。例如，在作为绝缘体114及绝缘体118使用氧氮化硅的情况下，作为绝缘体116可以使用氮化硅。在本实施方式中，例如，利用PECVD法形成绝缘体116。注意，不需要必须设置绝缘体116。
接着，在绝缘体116上形成绝缘体118(参照图3)。绝缘体118优选在后面的工序中进行CMP处理时被用作该CMP处理的停止层。作为绝缘体118，可以使用可用于绝缘体422的绝缘体。例如，在使用钨形成导电体122A的情况下，绝缘体118可以使用氧氮化硅形成。在本实施方式中，例如，利用PECVD法形成绝缘体118。注意，不需要必须设置绝缘体118。
接着，在绝缘体118上形成将成为硬掩模的导电体122A及将成为硬掩模的绝缘体124A(参照图4)。导电体122A及绝缘体124A在后面的工序中形成开口115时被用作硬掩模。在本实施方式中，例如，作为导电体122A利用溅射法沉积钨，作为绝缘体124A利用溅射法沉积氮化硅。注意，优选通过调节导电体122A与绝缘体124A的内部应力来降低衬底的翘曲。
接着，在绝缘体124A上形成抗蚀剂掩模，使用该抗蚀剂掩模对导电体122A及绝缘体124A进行蚀刻，来形成硬掩模122及硬掩模124(参照图5)。硬掩模122及硬掩模124是用来形成开口115的硬掩模，在与导电体108b重叠的区域形成到达绝缘体118的开口。也可以在绝缘体124A上形成有机涂敷膜。通过在绝缘体124A与抗蚀剂掩模之间形成有机涂敷膜，有时可以提高密接性。
注意，该蚀刻优选使用干蚀刻。在该干蚀刻中，例如可以单独或组合使用C4F6气体、C5F6气体、C4F8气体、CF4气体、SF6气体、CHF3气体、Cl2气体、BCl3气体和SiCl4气体等。另外，可以对任何上述气体适当地添加氧气体、氦气体、氩气体或氢气体等。这些蚀刻气体可以根据蚀刻对象(硬掩模122、硬掩模124或有机涂敷膜)适当地切换。作为干蚀刻装置可以使用任何上述装置，但是优选使用将相对的各电极连接到频率不同的高频电源的平行平板型干蚀刻装置。
在此，如上所述，通过降低衬底的翘曲，可以精密地形成该开口。
接着，使用硬掩模122及硬掩模124进行蚀刻，来在绝缘体422、绝缘体112、绝缘体114、绝缘体116及绝缘体118中形成开口115(参照图6)。开口115以其至少一部分与导电体108b重叠的方式形成，到达导电体108b及绝缘体420。如上所述，开口115的纵横比大，所以优选进行各向异性蚀刻。注意，本工序的蚀刻处理优选在图5所示的硬掩模122及硬掩模124的形成工序之后以不暴露于外气的方式连续地进行。
注意，在用来形成纵横比大的开口115的各向异性蚀刻时，优选使用干蚀刻。在该干蚀刻中，例如可以单独或组合使用C4F6气体、C5F6气体、C4F8气体、CF4气体、SF6气体、CHF3气体、Cl2气体、BCl3气体和SiCl4气体等。另外，可以对任何上述气体适当地添加氧气体、氦气体、氩气体或氢气体等。这些蚀刻气体可以根据蚀刻对象(绝缘体118、绝缘体116、绝缘体114、绝缘体112或绝缘体422)适当地切换。
作为干蚀刻装置可以使用任何上述装置，但是将相对的各电极连接到频率不同的高频电源的平行平板型干蚀刻装置比较容易进行各向异性蚀刻，所以优选使用该干蚀刻装置。
在形成开口115时，如上所述，优选在导电体108b的上部形成曲面。为了在导电体108b的上部形成曲面，优选的是，在上述干蚀刻处理中，在至少导电体108b的顶面露出的阶段将被离子化的蚀刻气体碰撞到导电体108b的顶面。由此，可以除掉导电体108b的上部的角部来形成曲面。
在平行平板型干蚀刻装置等中，通过在衬底一侧的电极形成阴极压降，可以产生自偏置。此时，处理室中的被等离子体化的蚀刻气体所包含的阳离子吸引到自偏置，碰撞到衬底一侧。因此，通过增大自偏置，可以以更强的力量将离子碰撞到导电体108b的顶面，从而可以比较容易在导电体108b的上部形成曲面。为了增大自偏置，例如对衬底一侧的电极施加大电力(例如，比施加到相对该电极的电极的电力大的电力)即可。在此，如上所述，通过使用将相对的各电极连接到频率不同的高频电源的平行平板型干蚀刻装置，可以独立地控制用来进行等离子体放电的高频电源及用来施加自偏置的高频电源。
通过增加处理室中的阳离子的平均自由程，可以将该阳离子以大致垂直于衬底面的角度入射。由此，即使在开口115的较深的位置也可以将该阳离子碰撞到开口115的底面。为了增加处理室中的阳离子的平均自由程，例如优选在可以避免等离子体的密度变得过小的范围内降低处理室内的压力。
通过增加处理室中的阳离子量，可以比较容易形成导电体108b的上部的曲面。为了增加处理室中的阳离子量，例如可以使蚀刻气体包含容易阳离子化且反应性低的氩气体。此时，将氩气体的流量设定为蚀刻气体整体的流量的50％以上，优选为70％以上，更优选为90％以上。
如此，通过在至少导电体108b的顶面露出的阶段将被离子化的蚀刻气体碰撞到导电体108b的顶面，可以除掉导电体108b的上部的角部，而可以形成曲面。此时，离子不仅碰撞到导电体108b的上部，而且还碰撞到绝缘体420的顶面，因此绝缘体420的与开口115重叠的区域的厚度有时比绝缘体420的其他区域薄。换言之，绝缘体420的与开口115重叠的区域有时具有凹形。
另外，在上述蚀刻工序中，优选在至少导电体108b的顶面露出的阶段对蚀刻气体添加包含大量的碳的气体。具体而言，该包含大量的碳的气体优选包含碳及氟，碳对氟的原子个数比优选为50％以上。作为这种包含大量的碳的气体，例如，可以单独或组合使用C4F6气体、C5F6气体和C4F8气体等。另外，可以对任何上述气体适当地添加氧气体、氦气体、氩气体或氢气体等。
通过一边添加这种包含大量的碳的气体一边进行蚀刻，该气体在等离子体中被分解，碳化合物沉积在开口115的底面。换言之，在开口115的底面同时产生阳离子的碰撞及碳化合物的沉积。因此，阳离子通过沉积的碳分子而碰撞到绝缘体420，由此可以防止绝缘体420的与开口115重叠的区域受到过蚀刻，而凹部不被去除。尤其是，可以防止由于阳离子的碰撞开口115贯通绝缘体420而到达绝缘体410。
在对蚀刻气体添加上述包含大量的碳的气体的情况下，蚀刻气体优选还包含氧气体。当在存在包含大量的碳的气体及氧气体的气氛下生成等离子体时，包含大量的碳的气体中的碳与氧键合而形成碳氧化物。由此，由包含大量的碳的气体生成的上述碳化合物的生成量降低。换言之，当增加蚀刻气体中的包含大量的碳的气体的流量时，碳化合物的量增加，当增加蚀刻气体中的氧气体的流量时，碳化合物的量减少。因此，通过调节蚀刻气体中的包含大量的碳的气体与氧气体的流量，可以调节碳化合物的沉积量。
上述碳化合物还附着于开口115的内壁。附着于开口115的内壁的碳化合物被用作开口115的内壁的保护膜。由此，可以防止开口115的内壁受到过蚀刻而使开口115的内径过大。因此，在上述蚀刻工序中，通过对蚀刻气体添加上述包含大量的碳的气体，比较容易增大开口115的纵横比。
随着开口115的蚀刻的进行，开口115的纵横比增大。开口115的纵横比越大，上述碳化合物越不容易到达开口115的较深的位置。这有可能导致绝缘体420的贯通或者开口115的弯曲形状(bowing shape)等形状不良的产生。因此，在上述蚀刻工序中，优选根据蚀刻的进度分阶段地增加蚀刻气体(例如，上述包含大量的碳的气体)的流量。由此，即使在开口115的较深的位置也可以供应与开口115的较浅的位置相同程度的量的碳化合物。由此，可以在绝缘体420的顶面或者绝缘体420中停止形成开口115的蚀刻。
注意，优选在进行蚀刻后去除硬掩模124及硬掩模124上的抗蚀剂掩模。该抗蚀剂掩模可以通过如下方法去除：进行灰化等干蚀刻处理；进行湿蚀刻处理；在进行干蚀刻处理之后进行湿蚀刻处理；或者在进行湿蚀刻处理之后进行干蚀刻处理。另外，也可以在上述蚀刻工序中去除该抗蚀剂掩模及硬掩模124。
接着，以覆盖开口115及硬掩模122的方式形成导电体110A(参照图7)。导电体110A将在后面的工序中成为电容器100的下电极。导电体110A优选以与纵横比大的开口115的内壁及底面接触的方式形成。因此，导电体110A优选通过ALD法或CVD法等覆盖性良好的方法形成，在本实施方式中，例如利用ALD法形成氮化钛。
另外，通过利用ALD法等形成导电体110A，可以在导电体108b的上部的曲面以良好的覆盖性形成导电体110A。由此，可以降低导电体110与导电体108b的接触电阻。
接着，在导电体110A上形成填料126(参照图7)。填料126以在后面的工序中能够进行CMP处理的程度覆盖开口115即可。例如，也可以在开口115内形成有空洞等。作为填料126，可以使用绝缘体或导电体。在本实施方式中，例如，作为填料126，使用APCVD法形成氧化硅。
接着，进行CMP处理去除位于绝缘体116的上方的层，来形成导电体110。(参照图8)。如上所述，绝缘体118及绝缘体116被用作CMP处理中的停止层，因此可以分阶段地进行CMP处理。例如，在第一阶段去除位于绝缘体118的上方的填料126、导电体110A及硬掩模122，在第二阶段去除位于绝缘体116的上方的填料126、导电体110A及绝缘体118。
由此，在开口115的边缘处导电体110与绝缘体116接触，因此可以由绝缘体116及导电体110覆盖绝缘体114、绝缘体112、绝缘体422及绝缘体420。
接着，通过进行蚀刻处理来去除开口115内的填料126(参照图9)。作为蚀刻处理，可以利用湿蚀刻法或干蚀刻法，但是有时在利用湿蚀刻法时更容易地去除开口115内的填料126。在利用湿蚀刻的情况下，作为蚀刻剂可以使用氢氟酸类溶液等。
在此，如上所述，绝缘体114、绝缘体112、绝缘体422及绝缘体420被绝缘体116及导电体110覆盖且不被蚀刻。
接着，在导电体110及绝缘体116上形成绝缘体130(参照图10)。绝缘体130在后面的工序中成为电容器100的介电质。绝缘体130优选与设置在纵横比大的开口115的内侧的导电体110接触。因此，绝缘体130优选利用ALD法或CVD法等覆盖性良好的方法形成，在本实施方式中，例如利用ALD法沉积氧化铪。
通过利用ALD法等沉积方法形成绝缘体130来以良好的覆盖性覆盖导电体110，由此可以防止电容器100的上电极与下电极的短路。
作为绝缘体130使用上述High-k材料，尤其使用包含铪的氧化物的情况下，也可以进行加热处理以使绝缘体130具有结晶结构并提高相对介电常数。
接着，在绝缘体130上形成导电体120aA，并在导电体120aA上形成导电体120bA(参照图10)。导电体120aA及导电体120bA在后面的工序中成为电容器100的上电极。至少导电体120aA优选与设置在纵横比大的开口115的内侧的绝缘体130接触。因此，导电体120aA优选利用ALD法或CVD法等覆盖性良好的方法形成，在本实施方式中，例如，利用ALD法沉积氮化钛。导电体120bA优选利用CVD法等埋入性良好的方法形成，在本实施方式中，例如，利用金属CVD法沉积钨。
在利用金属CVD法形成导电体120bA的情况下，如图10所示，导电体120bA的顶面的平均表面粗糙度有时变大。俯视图中的导电体120bA的与开口115的中央部附近重叠的区域呈凹形。
如此，通过形成导电体120aA及导电体120bA，可以在开口115中以良好的埋入性形成电容器100的上电极，所以可以增大电容器100的静电电容。
在本实施方式中，采用导电体120aA与导电体120bA的两层结构，但是本发明的一个实施方式不局限于该结构。只要可以以良好的埋入性在开口115中设置电容器100的上电极，就可以采用三层以上的导电体的叠层结构，也可以采用只包括导电体120aA和导电体120bA中的一个的单层结构。
接着，优选在导电体120bA上形成膜128(参照图11)。膜128优选具有足以在后面的工序中能够进行CMP处理的程度的厚度。膜128可以使用绝缘体或导电体。在本实施方式中，例如，作为膜128利用PECVD法沉积氧氮化硅。
接着，进行CMP处理来去除膜128，使导电体120bA的顶面露出(参照图12)。此时，导电体120bA的顶面也经过CMP处理，形成顶面的平坦性得到提高的导电体120bB。如此，通过在导电体120bA上层叠膜128的状态下进行CMP处理，可以将至少导电体120bB的与绝缘体116重叠的区域的顶面的平均表面粗糙度(Ra)变为4nm以下，优选变为2nm以下，更优选变为1nm以下。如此，通过降低导电体120bB的顶面的平均表面粗糙度，可以在后面的工序中更精密地对导电体120aA及导电体120bB进行光刻。注意，如上所述，在俯视图中的导电体120bA的与开口115的中央部附近重叠的区域呈凹形的情况下，有时该区域的平坦性不提高。
只要能够获得导电体120bB的顶面的足够的平坦性，就可以直接对导电体120bA进行CMP处理，而无需形成膜128。
接着，在导电体120bB上形成用作硬掩模的绝缘体132A(参照图12)。绝缘体132A被用作在后面的工序中形成导电体120a及导电体120b时使用的硬掩模。在本实施方式中，例如，绝缘体132A为利用PECVD法沉积的氧氮化硅。
接着，在绝缘体132A上形成抗蚀剂掩模，使用该抗蚀剂掩模对绝缘体132A进行蚀刻，来形成硬掩模132(参照图13)。如上所述，通过预先降低导电体120bB的顶面的平均表面粗糙度，可以比较容易利用光刻法形成抗蚀剂掩模。硬掩模132被用作用来形成导电体120a及导电体120b的硬掩模，以覆盖开口115的方式形成。在此，硬掩模132优选具有超出开口115而与绝缘体116重叠的区域。注意，作为上述蚀刻，可以利用干蚀刻。
接着，使用硬掩模132对导电体120aA及导电体120bB进行蚀刻，来形成导电体120a及导电体120b(参照图13)。该蚀刻可以利用湿蚀刻处理或干蚀刻处理进行。在本实施方式中，进行干蚀刻处理。如此，形成包括导电体110、绝缘体130及导电体120的电容器100。
接着，进行蚀刻处理，来去除硬掩模132(参照图14)。该蚀刻可以利用湿蚀刻处理或干蚀刻处理等进行。在本实施方式中，进行湿蚀刻处理。此时，绝缘体130的不与导电体120重叠的区域的上部有时在该湿蚀刻处理中被去除。由此，绝缘体130的与导电体120重叠的区域的厚度有时比绝缘体130的其他区域厚。
接着，优选在导电体120及绝缘体130上形成绝缘体150(参照图15)。在此，绝缘体150被用作层间绝缘膜。在本实施方式中，例如，绝缘体150为利用PECVD法沉积的氧氮化硅。
接着，在绝缘体422、绝缘体112、绝缘体114、绝缘体116、绝缘体130及绝缘体150中形成开口117(参照图16)。开口117以其至少一部分与导电体108a重叠的方式形成，到达导电体108a及绝缘体420。如上所述，由于开口117的纵横比较大，所以优选进行各向异性蚀刻。
开口117可以以与开口115同样的方法进行蚀刻。由此，可以形成纵横比大的开口117。另外，与上述导电体108b同样，可以在导电体108a的上部的与开口117重叠的区域形成曲面。
接着，以填充开口117的方式形成导电体162a及导电体162b(参照图16)。关于导电体162a的形成，可以参照关于导电体120a的记载。关于导电体162b的形成，可以参照关于导电体120b的记载。如此，可以形成与导电体108a电连接的连接部160。
通过上述步骤，可以制造包括晶体管400及电容器100的半导体装置(参照图16)。如图2至图16所示，通过使用本实施方式所示的半导体装置的制造方法，可以在晶体管400上以其至少一部分重叠于晶体管400的方式形成电容器100，所以可以增加静电电容，而无需增加半导体装置的占有面积。另外，可以以良好的生产率制造上述电容器及半导体装置。
<半导体装置的变形例子>
本实施方式所示的半导体装置不局限于图1所示的结构。下面，参照图17A至图17D、图18A至图18E以及图19对本实施方式所示的半导体装置的变形例子进行说明。
首先，参照图17A至图17D对导电体108b附近的结构与图1不同的半导体装置进行说明。
图17A所示的半导体装置与图1所示的半导体装置的不同之处在于导电体108b具有导电体108ba与导电体108bb的叠层结构。在此，导电体108bb也可以使用以钨、铜或铝为主要成分的导电性比较高的导电材料。导电体108ba优选使用具有抑制水及氢等杂质的透过的功能的导电材料。例如，优选使用钽、氮化钽、钛、氮化钛、钌或氧化钌等。另外，也可以使用具有抑制水及氢等杂质的透过的功能的导电材料的单层结构或叠层结构。通过使用该导电材料，可以抑制氢及水等杂质从绝缘体410等经过导电体108ba及导电体108bb混入氧化物406。例如，导电体108ba通过利用ALD法或CVD法等形成可以具有良好的覆盖性。
图17B所示的半导体装置与图1所示的半导体装置的不同之处在于埋入导电体108b的绝缘体410及绝缘体420的开口的内壁被绝缘体109b覆盖。在此，绝缘体109b优选使用可用于绝缘体420的绝缘体。绝缘体109b优选使用具有抑制水及氢等杂质的透过的功能的绝缘材料(例如氧化铝)形成。由此，可以抑制氢及水等杂质从绝缘体410等经过导电体108b混入氧化物406。绝缘体109b例如通过利用ALD法或CVD法等形成可以具有良好的覆盖性。
图17C所示的半导体装置与图1所示的半导体装置的不同之处在于导电体108b的一部分不与开口115重叠。如此，在本实施方式所示的半导体装置中，至少开口115或至少电容器100与导电体108b的一部分重叠即可。如图17C所示，在导电体108b的上部的与开口115重叠的区域形成曲面，而在导电体108b的上部的不与开口115重叠的区域不形成曲面，残留导电体108b的上部的角部。
图17D所示的半导体装置与图1所示的半导体装置的不同之处在于残留导电体108b的上部的角部。在能够充分降低导电体110与导电体108b的接触电阻的情况下，导电体108b的上部也可以具有角部。如此，为了残留导电体108b的上部的角部，例如，在形成开口115的工序(图6)中，降低自偏置来减弱碰撞到导电体108b的顶面的离子的冲击。
接着，参照图18A至图18E对导电体108a附近的结构与图1不同的半导体装置进行说明。
图18A所示的半导体装置与图1所示的半导体装置的不同之处在于导电体108a具有导电体108aa与导电体108ab的叠层结构。在此，导电体108ab也可以使用以钨、铜或铝为主要成分的导电性比较高的导电材料。导电体108aa优选使用具有抑制水及氢等杂质的透过的功能的导电材料。例如，优选使用钽、氮化钽、钛、氮化钛、钌或氧化钌等。另外，也可以使用具有抑制水及氢等杂质的透过的功能的导电材料的单层结构或叠层结构。通过使用该导电材料，可以抑制氢及水等杂质从绝缘体410等经过导电体108aa及导电体108ab混入氧化物406。例如，导电体108aa通过利用ALD法或CVD法等可以具有良好的覆盖性。
图18B所示的半导体装置与图1所示的半导体装置的不同之处在于埋入导电体108a的绝缘体410及绝缘体420的开口的内壁被绝缘体109a覆盖。在此，绝缘体109a优选使用可用于绝缘体420的绝缘体。作为绝缘体109a，优选使用具有抑制水及氢等杂质的透过的功能的绝缘材料(例如氧化铝)。由此，可以抑制氢及水等杂质从绝缘体410等经过导电体108a混入氧化物406。绝缘体109a例如通过利用ALD法或CVD法等形成可以具有良好的覆盖性。
图18C所示的半导体装置与图1所示的半导体装置的不同之处在于开口117重叠于导电体108a整体。如图18C所示，由于导电体108a的上部整体与开口117重叠，因此不残留导电体108a的上部的角部，形成有曲面。
图18D所示的半导体装置与图1所示的半导体装置的不同之处在于开口117不与导电体108a的顶面的端部重叠。如图18D所示，由于开口117不与导电体108a的顶面的端部重叠，因此导电体108a的上部具有角部。如图18D所示，导电体108a的顶面的中央部有时呈凹形。
图18E所示的半导体装置与图1所示的半导体装置的不同之处在于残留导电体108a的上部的角部。在能够充分降低导电体162a与导电体108a的接触电阻的情况下，导电体108a的上部也可以具有角部。如此，为了残留导电体108a的上部的角部，例如，在形成开口117的工序中，降低自偏置来减弱碰撞到导电体108a的顶面的离子的冲击。
图1所示的半导体装置包括一个晶体管及一个电容器，但是本实施方式所示的半导体装置不局限于此。例如，如图19所示，也可以包括晶体管400a、电容器100a、晶体管400b及电容器100b。在此，晶体管400a和晶体管400b也可以共同使用导电体108a及连接部160。关于图19所示的晶体管400a及晶体管400b，可以参照晶体管400的记载，关于电容器100a及电容器100b，可以参照电容器100的记载。
图19所示的半导体装置例如可以用于后述的存储装置的存储单元等。当晶体管400a和晶体管400b共同使用导电体108a及连接部160时，可以减小晶体管和电容器每一组的俯视图中的占有面积，可以进一步实现半导体装置的高集成化。因此，可以增加使用该半导体装置的存储装置的每单位面积的存储容量。
<晶体管的结构实例>
接着，参照图20A至图20C、图21A至图21H、图22A至图22F、图23A至图23C、图24A至图24C、图25A至图25C以及图26A至图26C对上述晶体管400的结构实例进行说明。图20A是作为本发明的一个实施方式的晶体管400a的俯视图。图20B是示出沿着图20A中的点划线A1-A2所示的部分的截面图。也就是说，图20B是示出晶体管400a的沟道长度方向的截面图。图20C是示出沿着图20A中的点划线A3-A4所示的部分的截面图。也就是说，图20C是示出晶体管400a的沟道宽度方向的截面图。注意，在图20A的俯视图中，为了明确起见，省略附图中的一部分的构成要素。注意，晶体管的沟道长度方向是指在与衬底平行的面内在源极(源区域或源电极)与漏极(漏区域或漏电极)之间载流子移动的方向，沟道宽度方向是指在与衬底平行的面内垂直于沟道长度方向的方向。
如图20A至图20C所示，晶体管400a包括：导电体310(导电体310a及导电体310b)；导电体310上的绝缘体302、绝缘体303及绝缘体402；绝缘体302、绝缘体303及绝缘体402上的氧化物406a；氧化物406a上的氧化物406b；氧化物406b上的彼此隔开的导电体416a1及导电体416a2；氧化物406b、导电体416a1及导电体416a2上的氧化物406c；氧化物406c上的绝缘体412；其至少一部分与氧化物406b重叠并在绝缘体412上的导电体404(导电体404a、导电体404b及导电体404c)。
如上所述，在绝缘体402、氧化物406a、氧化物406b、氧化物406c、导电体416a1、导电体416a2、绝缘体412及导电体404等上配置有绝缘体410。在形成在绝缘体410、阻挡膜417a1及阻挡膜417a2中的开口中形成有导电体108a及导电体108b。虽然在图20A至图20C中未图示，但是，如上所述，在绝缘体410上配置有绝缘体420。
导电体310设置在形成于绝缘体301的开口中。以接触于绝缘体301的开口的内壁的方式形成有导电体310a，其内侧形成有导电体310b。在此，导电体310a及导电体310b的顶面的高度可以与绝缘体301的顶面的高度大致相同。导电体310被用作一个栅电极。
在此，作为导电体310a优选使用不容易透过水及氢等杂质的导电材料。例如导电体310a优选使用钽、氮化钽、钌或氧化钌等形成，并是单层或叠层。由此，可以抑制氢、水等杂质经过导电体310从绝缘体401的下方的层扩散到上方的层。注意，导电体310a优选不容易透过氢原子、氢分子、水分子、氧原子、氧分子、氮原子、氮分子、氧化氮分子(N2O、NO及NO2等)和铜原子等杂质中的至少一个。另外，上述内容同样适用于下面的杂质不容易透过的导电材料的记载。当导电体310a具有抑制氧的透过的功能时，可以防止导电体310b的氧化导致导电率的下降。
绝缘体301配置在设置于衬底(未图示)上的绝缘体401上。绝缘体401能够被用作防止水及氢等杂质从下方的层混入晶体管的阻挡绝缘膜。绝缘体401优选使用不容易透过水及氢等杂质的绝缘材料形成，例如优选使用氧化铝等形成。因此，可以抑制氢、水等杂质扩散到绝缘体401的上方的层。注意，绝缘体401优选不容易透过氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO及NO2等)和铜原子等杂质中的至少一个。另外，上述内容同样适用于下面的杂质不容易透过的绝缘材料的记载。
此外，作为绝缘体401，优选使用不容易透过氧(例如，氧原子或氧分子等)的绝缘材料。由此，可以抑制绝缘体402等所包含的氧扩散到下方。因此，可以有效地向氧化物406b供应氧。
绝缘体303优选使用不容易透过水及氢等杂质以及氧的绝缘材料形成，例如优选使用氧化铝或氧化铪等形成。因此，可以抑制氢、水等杂质从绝缘体303的下方的层扩散到绝缘体303的上方的层。再者，可以抑制绝缘体402等所包含的氧扩散到下方的层。
绝缘体402优选使用由于加热而使氧释放的绝缘体形成。具体而言，优选使用在热脱附谱分析法(TDS(Thermal Desorption Spectroscopy))中换算为氧原子时的氧脱离量为1.0×1018atoms/cm3以上，优选为3.0×1020atoms/cm3以上的绝缘体。注意，将通过加热释放的氧称为“过剩氧”。通过以接触于氧化物406a的方式形成使用上述绝缘体形成的绝缘体402，可以有效地将氧供应到氧化物406b。注意，上述TDS分析中的膜表面温度优选为100℃以上且700℃以下或100℃以上且500℃以下。
此外，优选减少绝缘体402中的水、氢及氮氧化物等杂质的浓度。例如，在TDS分析中的50℃至500℃的范围内，换算为每绝缘体402的面积的氢分子的绝缘体402的氢脱离量为2×1015molecules/cm2以下，优选为1×1015molecules/cm2以下，更优选为5×1014molecules/cm2以下，即可。
绝缘体302、绝缘体303及绝缘体402被用作栅极绝缘膜。在晶体管400a中，作为栅极绝缘膜使用层叠有绝缘体302、绝缘体303及绝缘体402的绝缘膜。但是本实施方式所示的半导体装置不局限于此，例如，作为栅极绝缘膜，也可以使用绝缘体302、绝缘体303和绝缘体402中的一个或两个。
接着，说明可用于氧化物406a、氧化物406b及氧化物406c的被用作氧化物半导体的金属氧化物(以下，这种金属氧化物也称为氧化物半导体)。注意，在本说明书等中，有时将包含氮的金属氧化物称为金属氧化物(metal oxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。
用于氧化物406a、氧化物406b及氧化物406c的金属氧化物优选至少包含铟。尤其优选包含铟及锌。除此之外，优选还包含元素M(元素M选自镓、铝、硅、硼、钇、铜、钒、铍、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)。
上述金属氧化物的能隙为2eV以上，优选为2.5eV以上。如此，通过使用能隙宽的金属氧化物，可以降低晶体管的关态电流(off-state current)。
在此，考虑金属氧化物包含铟、元素M及锌的情况。将金属氧化物所包含的铟、元素M及锌的原子个数比的各项分别称为[In]、[M]及[Zn]。
下面，参照图26A至图26C对能够用于氧化物406a、氧化物406b及氧化物406c的金属氧化物所包含的铟、元素M及锌的原子个数比的优选的范围进行说明。注意，图26A至图26C不示出氧的原子个数比。
在图26A至图26C中，虚线表示[In]:[M]:[Zn]＝(1+α):(1-α):1的原子个数比(-1≤α≤1)的线、[In]:[M]:[Zn]＝(1+α):(1-α):2的原子个数比的线、[In]:[M]:[Zn]＝(1+α):(1-α):3的原子个数比的线、[In]:[M]:[Zn]＝(1+α):(1-α):4的原子个数比的线及[In]:[M]:[Zn]＝(1+α):(1-α):5的原子个数比的线。
点划线表示[In]:[M]:[Zn]＝5:1:β的原子个数比(β≥0)的线、[In]:[M]:[Zn]＝2:1:β的原子个数比的线、[In]:[M]:[Zn]＝1:1:β的原子个数比的线、[In]:[M]:[Zn]＝1:2:β的原子个数比的线、[In]:[M]:[Zn]＝1:3:β的原子个数比的线及[In]:[M]:[Zn]＝1:4:β的原子个数比的线。
图26A至图26C所示的[In]:[M]:[Zn]＝0:2:1的原子个数比及其附近值的金属氧化物容易具有尖晶石型结晶结构。
有时在金属氧化物中，多个相共存(例如，二相或三相共存等)。例如，当原子个数比[In]:[M]:[Zn]接近0:2:1时，尖晶石型结晶结构和层状结晶结构的二相容易共存。此外，当原子个数比[In]:[M]:[Zn]接近1:0:0时，方铁锰矿型结晶结构和层状结晶结构的二相容易共存。当在金属氧化物中多个相共存时，可能在不同的结晶结构之间形成晶界。
图26A所示的区域A示出金属氧化物所包含的铟、元素M及锌的原子个数比的优选的范围的一个例子。
另外，通过增高金属氧化物的铟含量，可以提高载流子迁移率(电子迁移率)。由此，铟含量高的金属氧化物的载流子迁移率比铟含量低的金属氧化物高。
另一方面，当金属氧化物的铟含量及锌含量变低时，载流子迁移率变低。因此，当原子个数比为[In]:[M]:[Zn]＝0:1:0及其附近时(例如，图26C中的区域C)，绝缘性变高。
例如，用于氧化物406b的金属氧化物优选具有图26A的区域A所示的原子个数比。具有该原子个数比的金属氧化物具有高载流子迁移率。另一方面，用于氧化物406a及氧化物406c的金属氧化物优选具有图26C的区域C所示的原子个数比。具有该原子个数比的金属氧化物具有高绝缘性。
具有区域A所示的原子个数比的金属氧化物，尤其是具有图26B的区域B所示的原子个数比的金属氧化物具有高载流子迁移率、高可靠性且是优良的。
注意，区域B包括[In]:[M]:[Zn]＝4:2:3至4:2:4.1的原子个数比及其附近值。附近值例如包括[In]:[M]:[Zn]＝5:3:4的原子个数比。注意，区域B包括[In]:[M]:[Zn]＝5:1:6的原子个数比及其附近值以及[In]:[M]:[Zn]＝5:1:7的原子个数比及其附近值。
当作为金属氧化物使用In-M-Zn氧化物时，作为溅射靶材优选使用包含多晶的In-M-Zn氧化物的靶材。注意，所形成的金属氧化物的原子个数比可以在上述溅射靶材中的金属元素的原子个数比的±40％的范围内变动。例如，当使用原子个数比为In:Ga:Zn＝4:2:4.1的溅射靶材形成金属氧化物时，所形成的金属氧化物的原子个数比有时为4:2:3或4:2:3附近。当使用原子个数比为In:Ga:Zn＝5:1:7的溅射靶材形成金属氧化物时，所形成的金属氧化物的原子个数比有时为5:1:6或5:1:6附近。
注意，金属氧化物所具有的性质不是仅由原子个数比决定的。即使在原子个数比相同的情况下，也根据形成条件，有时金属氧化物的性质不同。例如，当使用溅射装置沉积金属氧化物时，具有与靶材的原子个数比偏离的原子个数比的膜被形成。尤其是，根据沉积时的衬底温度，有时膜的[Zn]小于靶材的[Zn]。因此，图示的区域是各表示金属氧化物有具有特定特性的倾向时的原子个数比的区域，区域A至区域C的边界不严格。
优选将载流子密度低的金属氧化物用于晶体管。在要降低金属氧化物的载流子密度的情况下，可以降低金属氧化物中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为高纯度本征或实质上高纯度本征。例如，氧化物406b中的载流子密度可以低于8×1011/cm3，优选低于1×1011/cm3，更优选低于1×1010/cm3，且为1×10-9/cm3以上。因为高纯度本征或实质上高纯度本征的金属氧化物的载流子发生源较少，所以可以降低载流子密度。
因为高纯度本征或实质上高纯度本征的金属氧化物具有较低的缺陷态密度，所以有可能具有较低的陷阱态密度。
被金属氧化物的陷阱能级俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，有时在陷阱态密度高的金属氧化物中形成有沟道形成区域的晶体管的电特性不稳定。
为了使晶体管的电特性稳定，降低金属氧化物中的杂质浓度是有效的。此外，为了降低金属氧化物中的杂质浓度，优选降低与金属氧化物相邻的膜中的杂质浓度。杂质的例子包括氢、碱金属、碱土金属、硅等。
在此，说明金属氧化物中的各杂质的影响。
在金属氧化物包含第十四族元素之一的硅或碳时，金属氧化物中形成缺陷态。因此，将通过二次离子质谱分析法(Secondary Ion Mass Spectrometry：SIMS)测得的金属氧化物中及金属氧化物的界面附近的硅或碳的浓度设定为2×1018atoms/cm3以下，优选为2×1017atoms/cm3以下。
当金属氧化物包含碱金属或碱土金属时，有时形成缺陷能级而产生载流子。因此，包括包含碱金属或碱土金属的金属氧化物的晶体管容易具有常开启特性。由此，优选降低金属氧化物中的碱金属或碱土金属的浓度。具体而言，将利用SIMS测得的金属氧化物中的碱金属或碱土金属的浓度设定为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
包含在金属氧化物中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧空位(Vo)。当氢进入该氧空位(Vo)时，有时产生作为载流子的电子。另外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用包含氢的金属氧化物的晶体管容易具有常开启特性。由此，优选尽可能减少金属氧化物中的氢。具体而言，将利用SIMS测得的金属氧化物中的氢浓度设定为低于1×1020atoms/cm3，优选低于1×1019atoms/cm3，更优选低于5×1018atoms/cm3，进一步优选低于1×1018atoms/cm3。
通过将氧引入金属氧化物，可以降低金属氧化物中的氧空位(Vo)。换言之，当用氧填补金属氧化物中的氧空位(Vo)时，氧空位(Vo)消失。因此，通过将氧扩散到金属氧化物，可以减少晶体管的氧空位(Vo)，而可以提高晶体管的可靠性。
作为将氧引入金属氧化物的方法，例如有以与金属氧化物接触的方式设置包含超过化学计量组成的氧的氧化物的方法。就是说，在该氧化物中，优选形成有包含超过化学计量组成的氧的区域(以下，也称为氧过剩区域)。尤其是，当将金属氧化物用于晶体管时，在晶体管附近的基底膜或层间膜等中设置具有氧过剩区域的氧化物，降低晶体管的氧空位，而可以提高晶体管的可靠性。
当将杂质被充分降低的金属氧化物用于晶体管的沟道形成区域等时，可以使晶体管具有稳定的电特性。
被用作氧化物406b的金属氧化物优选具有CAC(Cloud-Aligned Composite)构成。以下，对可用于本发明的一个实施方式所公开的晶体管的CAC(cloud-alignedcomposite)-OS的构成进行说明。
CAC-OS或CAC metal oxide在材料的一部分中具有导电性的功能，在材料的另一部分中具有绝缘性的功能，作为材料的整体，CAC-OS或CAC metal oxide具有半导体的功能。在将CAC-OS或CAC metal oxide用于晶体管的活性层的情况下，导电性的功能是使被用作载流子的电子(或空穴)流过的功能，绝缘性的功能是不使被用作载流子的电子流过的功能。通过导电性的功能和绝缘性的功能的互补作用，可以使CAC-OS或CAC metal oxide具有开关功能(开启/关闭的功能)。通过在CAC-OS或CAC metal oxide中使各功能分离，可以最大限度地提高各功能。
CAC-OS或CAC metal oxide包括导电性区域及绝缘性区域。导电性区域具有上述导电性的功能，绝缘性区域具有上述绝缘性的功能。有时在材料中导电性区域和绝缘性区域以纳米粒子级分离。有时导电性区域和绝缘性区域在材料中不均匀地分布。有时导电性区域被观察为其边缘模糊且以云状连接。
另外，在CAC-OS或CAC metal oxide中，有时导电性区域及绝缘性区域各以0.5nm以上且10nm以下，优选为0.5nm以上且3nm以下的尺寸分散在材料中。
CAC-OS或CAC metal oxide包含具有不同带隙的成分。例如，CAC-OS或CAC metaloxide包含具有起因于绝缘性区域的宽隙的成分及具有起因于导电性区域的窄隙的成分。在该构成中，载流子主要在具有窄隙的成分中流过。具有窄隙的成分与具有宽隙的成分互补作用，载流子与具有窄隙的成分联动地在具有宽隙的成分中也流过。因此，在将上述CAC-OS或CAC metal oxide用于晶体管的沟道形成区域时，可以得到晶体管的导通状态中的高电流驱动力，即大通态电流及高场效应迁移率。
就是说，可以将CAC-OS或CAC metal oxide称为基质复合材料或金属基质复合材料。
上述金属氧化物被分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体例如有CAAC-OS(c-axis aligned crystalline oxide semiconductor)、多晶氧化物半导体、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半导体等。
CAAC-OS具有c轴取向性，其多个纳米晶在a-b面方向上连结而结晶结构具有畸变。注意，畸变是指在多个纳米晶连结的区域中晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分。
虽然纳米晶的形状基本上是六角形，但是并不局限于正六角形，有不是正六角形的情况。在畸变中有时具有五角形晶格排列及七角形晶格排列等。注意，在CAAC-OS的畸变附近观察不到明确的晶界(grain boundary)。也就是说，由于晶格排列畸变，可抑制晶界的形成。这可能是由于CAAC-OS可容许因如下原因而发生的畸变：在a-b面方向上的氧原子排列的低密度、因金属元素被取代而使原子间的键合距离产生变化等。
CAAC-OS有具有层状结晶结构(也称为层状结构)的倾向，其中层叠有包含铟及氧的层(下面称为In层)和包含元素M、锌及氧的层(下面称为(M，Zn)层)。注意，铟和元素M彼此可以取代，在用铟取代(M，Zn)层中的元素M的情况下，也可以将该层表示为(In，M，Zn)层。在用元素M取代In层中的铟的情况下，也可以将该层表示为(In，M)层。
CAAC-OS是结晶性高的氧化物半导体。另一方面，在CAAC-OS中无法确认到明确的晶界，所以不容易发生起因于晶界的电子迁移率的降低。氧化物半导体的结晶性有时因杂质的混入或缺陷的生成等而降低。这意味着CAAC-OS的杂质及缺陷(例如，氧空位)量少。因此，具有CAAC-OS的氧化物半导体的物理性质稳定。因此，具有CAAC-OS的氧化物半导体具有耐热性及高可靠性。
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)具有周期性原子排列。在nc-OS中，在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-like OS或非晶氧化物半导体没有差别。
a-like OS具有介于nc-OS与非晶氧化物半导体之间的结构。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。
氧化物半导体可以具有各种结构及各种特性。本发明的一个实施方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、nc-OS、CAAC-OS中的两种以上。
被用作氧化物406a及氧化物406c的金属氧化物各自是包含元素M(元素M为Al、Ga、Si、B、Y、Ti、Fe、Ni、Ge、Zr、Mo、La、Ce、Nd、Hf、Ta、W、Mg、V、Be和Cu中的一个或多个)的氧化物。作为氧化物406a及氧化物406c，例如可以使用In-Ga-Zn氧化物、氧化镓、氧化硼等。
在此，被用作氧化物406a及氧化物406c的金属氧化物中的构成元素中的元素M的原子个数比优选大于用于氧化物406b的金属氧化物中的构成元素中的元素M的原子个数比。另外，用于氧化物406a及氧化物406c的金属氧化物中的相对于In的元素M的原子个数比优选大于被用作氧化物406b的金属氧化物中的相对于In的元素M的原子个数比。
另外，用于氧化物406a及氧化物406c的金属氧化物优选具有非单晶结构。非单晶结构例如包括CAAC-OS、多晶结构、微晶结构或非晶结构。被用作氧化物406a及氧化物406c的金属氧化物也可以具有CAAC结构。由此，用于氧化物406a及氧化物406c的金属氧化物也可以具有多个IGZO纳米晶具有c轴取向性且在a-b面上以不取向的方式连接的层状结晶结构。
此外，用于氧化物406a及氧化物406c的金属氧化物也可以具有比用于氧化物406b的金属氧化物高的结晶性。在此，用于氧化物406a及氧化物406c的金属氧化物例如可以为在包含氧的气氛下形成的氧化物。由此，可以使氧化物406a及氧化物406c具有高结晶性。此外，可以使氧化物406a及氧化物406c的形状固定。
优选的是，通过将上述金属氧化物用作氧化物406c，使氧化物406c的导带底的能量高于氧化物406b的导带底的能量。换言之，氧化物406c的电子亲和势优选小于氧化物406b的电子亲和势。在此，电子亲和势是指真空能级与导带底的能级之差。
同样地，优选的是，通过将上述金属氧化物用作氧化物406a，使氧化物406a的导带底的能量高于氧化物406b的导带底的能量。换言之，氧化物406a的电子亲和势优选小于氧化物406b的电子亲和势。
在此，在氧化物406a、氧化物406b及氧化物406c中，导带底的能级平缓地变化。换言之，导带底的能级连续地变化或连续接合。为此，优选降低形成在氧化物406a与氧化物406b的界面或者氧化物406b与氧化物406c的界面的混合层的缺陷态密度。
具体而言，通过使氧化物406a和氧化物406b或者氧化物406b和氧化物406c包含氧之外的共同元素(主要成分)，可以形成缺陷态密度低的混合层。例如，在氧化物406b为In-Ga-Zn氧化物的情况下，作为氧化物406a、氧化物406c优选使用In-Ga-Zn氧化物、Ga-Zn氧化物、氧化镓等。
此时，载流子的主要路径成为氧化物406b及其附近。因为可以降低氧化物406a与氧化物406b的界面以及氧化物406b与氧化物406c的界面的缺陷态密度，所以界面散射给载流子传导带来的影响小，从而可以得到高通态电流。
在电子被陷阱态俘获时，被俘获的电子像固定电荷那样动作，导致晶体管的阈值电压向正方向漂移。通过设置氧化物406a及氧化物406c，可以使陷阱态远离氧化物406b。通过采用该结构，可以防止晶体管的阈值电压向正方向漂移。
注意，在本实施方式中，虽然用于晶体管的金属氧化物具有上述三层结构，但是本发明的一个实施方式不局限于此。例如，也可以采用没有氧化物406a或氧化物406c的两层结构。或者，也可以采用在氧化物406a上或下、或者在氧化物406c上或下设置上述半导体中的任何一个半导体的四层结构。或者，也可以采用在氧化物406a上、氧化物406a下、氧化物406c上、氧化物406c下中的两个以上的位置设置作为氧化物406a、氧化物406b和氧化物406c例示的半导体中的任何一个半导体的n层结构(n为5以上的整数)。
本实施方式所示的晶体管优选包括上述氧化物406a、氧化物406b及氧化物406c。
氧化物406a优选以接触于绝缘体402的顶面的方式配置。氧化物406b优选以接触于氧化物406a的顶面的方式配置。
氧化物406b包括第一区域、第二区域及第三区域。第三区域在俯视图中位于第一区域与第二区域之间。本实施方式所示的晶体管以接触于氧化物406b的第一区域上的方式包括导电体416a1。以接触于氧化物406b的第二区域上的方式包括导电体416a2。氧化物406b的第一区域和第二区域中的一个被用作源区域，另一个被用作漏区域。氧化物406b的第三区域可以被用作沟道形成区域。
氧化物406c优选接触于氧化物406b的第三区域并形成在氧化物406a、氧化物406b、导电体416a1、416a2及阻挡膜417a1、417a2之上。氧化物406c也可以覆盖氧化物406a及氧化物406b的侧面。如图20C所示，氧化物406a及氧化物406b的沟道宽度方向的侧面优选接触于氧化物406c。再者，被用作第一栅电极的导电体404以隔着被用作第一栅极绝缘体的绝缘体412覆盖氧化物406b的第三区域整体的方式配置。
氧化物406c也可以以覆盖氧化物406a及氧化物406b整体的方式设置。例如，氧化物406a及氧化物406b的沟道长度方向的侧面也可以与氧化物406c接触。
导电体416a1及导电体416a2优选以彼此隔开且接触于氧化物406b的顶面的方式配置。在此，导电体416a1能够被用作源电极和漏电极中的一个，导电体416a2能够被用作源电极和漏电极中的另一个。
如图20A和图20B所示，导电体416a1的一个侧端部优选与氧化物406a的一个侧端部及氧化物406b的一个侧端部大致对齐。同样地，导电体416a2的一个侧端部优选与氧化物406a的另一个侧端部及氧化物406b的另一个侧端部大致对齐。通过采用上述结构，氧化物406a及氧化物406b的侧面不接触于导电体416a1及导电体416a2，由此可以防止在氧化物406a及氧化物406b的侧面氧被抽出而形成氧缺陷。另外，因为氧化物406a及氧化物406b的侧面不接触于导电体416a1及导电体416a2，所以可以防止从氧化物406a及氧化物406b的侧面侵入起因于导电体416a1及导电体416a2的杂质。
在此，彼此相对的导电体416a1的侧端部与导电体416a2的侧端部之间的距离(即，晶体管的沟道长度)为10nm以上且300nm以下，典型为20nm以上且180nm以下。
导电体416a1的侧面和底面的角度及导电体416a2的侧面和底面的角度优选为小于90°的锥角。这些角度优选各自为45°以上且75°以下。这里，导电体416a1的侧面与导电体416a2的侧面相对。通过形成具有上述结构的导电体416a1及导电体416a2，在导电体416a1及导电体416a2所形成的台阶部也可以覆盖性高地形成氧化物406c。由此，例如可以防止氧化物406c的断开等导致氧化物406b和绝缘体412等的接触。
优选的是，以接触于导电体416a1的顶面的方式配置阻挡膜417a1，以接触于导电体416a2的顶面的方式设置阻挡膜417a2。阻挡膜417a1及阻挡膜417a2具有抑制氢及水等杂质以及氧的透过的功能。作为阻挡膜417a1及阻挡膜417a2，例如可以使用氧化铝等。由此，可以防止周围的过剩氧被用于导电体416a1及导电体416a2的氧化。此外，可以防止导电体416a1及导电体416a2的氧化导致的电阻值的增加。注意，可以通过2端子法等测量导电体的电阻值。注意，并不一定需要形成阻挡膜417a1、417a2。
另外，由于在导电体404与导电体416a1之间除了绝缘体412及氧化物406c之外还包括阻挡膜417a1，所以能够减小导电体404与导电体416a1之间的寄生电容。与此同样，由于在导电体404与导电体416a2之间除了绝缘体412及氧化物406c之外还包括阻挡膜417a2，所以能够减小导电体404与导电体416a2之间的寄生电容。因此，本实施方式所示的晶体管具有良好的频率特性。
优选的是，绝缘体412能够被用作栅极绝缘膜，并接触于氧化物406c的顶面。与绝缘体402同样，绝缘体412优选使用由于加热而使氧释放的绝缘体形成。通过以接触于氧化物406c的顶面的方式形成上述绝缘体412，可以有效地将氧供应到氧化物406b。此外，与绝缘体402同样，优选减少绝缘体412中的水及氢等杂质的浓度。
导电体404优选具有导电体404a、导电体404b及导电体404c的叠层。在绝缘体412上配置有导电体404a，在导电体404a上配置有导电体404b，在导电体404b上配置有导电体404c。绝缘体412及导电体404包括与氧化物406b重叠的区域。导电体404a、导电体404b及导电体404c的侧端部大致对齐。在此，导电体404被用作另一个栅电极。被用作栅电极的导电体404的沟道长度方向的宽度为10nm以上且300nm以下，优选为20nm以上且180nm以下。
换言之，导电体310和导电体404中的一个被用作栅电极，另一个被用作背栅电极。栅电极和背栅电极以夹着半导体的沟道形成区域的方式配置。背栅电极的电位既可以为与栅电极相同的电位，又可以为接地电位或任意电位。通过不跟栅电极的电位联动而独立地改变背栅电极的电位，可以改变晶体管的阈值电压。
导电体404a优选为具有导电性的氧化物。例如，可以使用能够被用作氧化物406a、氧化物406b或氧化物406c的金属氧化物。尤其优选使用金属的原子个数比满足In:Ga:Zn＝4:2:3至4:2:4.1及其附近值的导电性高的In-Ga-Zn类氧化物。通过使用上述氧化物形成上述导电体404a，可以抑制氧透过导电体404b及导电体404c并防止导电体404b及导电体404c的氧化导致电阻值的增加。此外，可以向氧化物406b供应过剩氧。
导电体404b优选为能够对导电体404a添加氮等杂质而提高导电体404a的导电性的导电体。例如，作为导电体404b优选使用氮化钛等。
在此，被用作栅电极的导电体404以隔着绝缘体412及氧化物406c覆盖氧化物406b的第三区域附近的顶面及沟道宽度方向的侧面的方式设置。因此，可以由被用作栅电极的导电体404的电场电围绕氧化物406b的第三区域附近的顶面及沟道宽度方向的侧面。将由导电体404的电场电围绕沟道形成区域的晶体管的结构称为surrounded channel(s-channel)结构。因此，由于在氧化物406b的第三区域附近的顶面及沟道宽度方向的侧面形成沟道，所以大电流能够流过源极与漏极之间，可以提高导通时的电流(通态电流)。另外，因为氧化物406b的第三区域附近的顶面及沟道宽度方向的侧面由导电体404的电场围绕，所以可以降低非导通时的电流(关态电流)。
优选在导电体404上设置有阻挡膜418。在此，阻挡膜418优选使用不容易透过氧的材料，例如可以使用氧化铝等。使用这种材料形成的阻挡膜418可以防止导电体404因周围的过剩氧而氧化。如此，阻挡膜418被用作保护栅极的栅极盖。注意，并不一定需要形成阻挡膜418。
[绝缘体]
通过使用具有抑制氢等杂质及氧的透过的功能的绝缘体围绕晶体管，能够使晶体管的电特性稳定。例如，作为绝缘体401及绝缘体420，可以使用具有抑制氢等杂质及氧的透过的功能的绝缘体。另外，作为绝缘体303，也可以使用具有抑制氢等杂质及氧的透过的功能的绝缘体。作为绝缘体401、绝缘体303及绝缘体420优选使用与绝缘体402等相比不容易透过水及氢等杂质的绝缘材料形成。
作为具有抑制氢等杂质及氧的透过的功能的绝缘体，例如可以具有包含氧化铝、氧氮化铝、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽等金属氧化物或者氮氧化硅、氮化硅或氮化铝等的单层结构或叠层结构。
通过绝缘体401及绝缘体420具有氧化铝，可以抑制向氧化物406a、氧化物406b及氧化物406c混入氢等杂质。此外，例如，通过绝缘体401及绝缘体420包含氧化铝，可以减少添加到上述氧化物406a、氧化物406b及氧化物406c的过剩氧的向外扩散。
绝缘体301、绝缘体302、绝缘体303、绝缘体402及绝缘体412例如可以以具有包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层结构或叠层结构的方式形成。例如，绝缘体301、绝缘体302、绝缘体303、绝缘体402及绝缘体412优选包含氧化硅或氧氮化硅。
因为绝缘体302、绝缘体303、绝缘体402及绝缘体412被用作栅极绝缘膜，所以优选包括相对介电常数高的绝缘体。例如，绝缘体302、绝缘体303、绝缘体402及绝缘体412优选各自包含氧化镓、氧化铪、含有铝及铪的氧化物、含有铝及铪的氧氮化物、含有硅及铪的氧化物或者含有硅及铪的氧氮化物等。绝缘体302、绝缘体303、绝缘体402及绝缘体412优选各自具有氧化硅或氧氮化硅与相对介电常数高的绝缘体的叠层结构。因为氧化硅及氧氮化硅具有热稳定性，所以通过与相对介电常数高的绝缘体组合，可以实现具有热稳定性且相对介电常数高的叠层结构。例如，当在氧化物406c一侧具有氧化铝、氧化镓或氧化铪时，能够抑制氧化硅或氧氮化硅所含有的硅混入氧化物406b。例如当氧化硅或氧氮化硅位于氧化物406c一侧时，有时在氧化铝、氧化镓或氧化铪与氧化硅或氧氮化硅的界面处形成陷阱中心。该陷阱中心有时可以通过俘获电子而使晶体管的阈值电压向正方向漂移。
绝缘体410优选包括相对介电常数低的绝缘体。例如，绝缘体410优选包含氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、多孔氧化硅、树脂等。或者，绝缘体410优选具有氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅或多孔氧化硅与树脂的叠层结构。因为氧化硅及氧氮化硅具有热稳定性，所以通过与树脂组合，可以实现具有热稳定性且相对介电常数低的叠层结构。作为树脂，例如可以举出聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯或丙烯酸树脂等。
作为阻挡膜417a1及阻挡膜417a2，也可以使用具有抑制氢等杂质及氧的透过的功能的绝缘体。阻挡膜417a1及阻挡膜417a2能够防止氧化物406c及绝缘体412中的过剩氧扩散到导电体416a1及导电体416a2中。
例如，作为阻挡膜417a1及阻挡膜417a2可以使用氧化铝、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽等金属氧化物或者氮氧化硅或氮化硅等。
[导电体]
作为形成导电体404、导电体310、导电体416a1、导电体416a2、导电体108a及导电体108b的材料，可以使用包含选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟等金属元素中的一种以上。另外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。
也可以使用包含上述金属元素及氧的导电材料。也可以使用包含上述金属元素及氮的导电材料。例如，也可以使用氮化钛、氮化钽等包含氮的导电材料。也可以使用铟锡氧化物(ITO：Indium Tin Oxide)、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有硅的铟锡氧化物。也可以使用包含氮的铟镓锌氧化物。
也可以层叠多个由上述材料形成的导电层。例如，也可以采用使用包含上述金属元素的材料和包含氧的导电材料形成的叠层结构。也可以采用使用包含上述金属元素的材料和包含氮的导电材料形成的叠层结构。也可以采用使用包含上述金属元素的材料、包含氧的导电材料和包含氮的导电材料形成的叠层结构。
在将氧化物用于晶体管的沟道形成区域的情况下，作为栅电极优选采用使用包含上述金属元素的材料和包含氧的导电材料形成的叠层结构。在此情况下，优选将包含氧的导电材料形成在沟道形成区域一侧。通过将包含氧的导电材料形成在沟道形成区域一侧，从该导电材料脱离的氧容易被供应到沟道形成区域。
例如，作为导电体310b，可以使用钨、多晶硅等导电材料。与绝缘体401接触的导电体310a例如可以具有包含使用钛、氮化钛或氮化钽等形成的阻挡层(扩散防止层)的单层结构或叠层结构。
通过作为绝缘体401使用不容易透过杂质的绝缘材料并且作为与绝缘体401接触的导电体310a使用不容易透过杂质的导电材料，可以进一步抑制杂质扩散到晶体管。因此，可以进一步提高晶体管的可靠性。
作为阻挡膜417a1、417a2及418，也可以使用上述不容易透过杂质的导电材料。在作为阻挡膜417a1、417a2及418使用导电材料的情况下，优选使用不容易释放氧和/或不容易吸收氧的导电材料。
<晶体管的制造方法>
下面，参照图21A至图21H以及图22A至图22F说明本发明的一个实施方式的图20A至图20C所示的晶体管的制造方法。图21A至图21H以及图22A至图22F示出对应于图20B所示的点划线A1-A2的截面的截面图和对应于图20C所示的点划线A3-A4的截面的截面图。
注意，下面，用来形成绝缘体的绝缘材料、用来形成导电体的导电材料、被用作氧化物半导体的氧化物等可以适当地利用溅射法、旋涂法、CVD法、ALD法、MBE法或PLD法形成。
首先，在衬底(未图示)上依次形成绝缘体401及绝缘体301。在本实施方式中，作为衬底使用单晶硅衬底(包括p型半导体衬底或n型半导体衬底)。此外，在本实施方式中，作为绝缘体401，通过溅射法形成氧化铝膜，作为绝缘体301，通过CVD法形成氧氮化硅膜。
例如，也可以通过ALD法以形成在绝缘体401上或下的方式形成氧化铝膜。
接着，在绝缘体301中形成到达绝缘体401的开口(包括槽、沟槽或孔等)。该开口可以使用湿蚀刻形成，但是对微型加工来说干蚀刻是优选的。绝缘体401优选为在对绝缘体301进行蚀刻形成开口时被用作蚀刻阻挡膜的绝缘体。例如，当作为被形成开口的绝缘体301使用氧化硅或氧氮化硅时，作为绝缘体401优选使用氮化硅、氧化铝、氧化铪等。此时，绝缘体401的与绝缘体301的开口重叠的部分有时被蚀刻而形成为凹状。
接着，形成将成为导电体310a的导电膜及将成为导电体310b的导电膜。在本实施方式中，作为将成为导电体310a的导电膜使用通过溅射法形成的氮化钽和通过ALD法形成的氮化钛的叠层膜。此外，作为将成为导电体310b的导电膜使用通过CVD法形成的钨膜。
接着，通过进行CMP处理去除绝缘体301上的将成为导电体310a的导电膜及将成为导电体310b的导电膜(参照图21A和图21B)。其结果是，只在开口中残留导电体310a及导电体310b，所以可以形成其顶面平坦的导电体310。
接着，在绝缘体301及导电体310上形成绝缘体302。在本实施方式中，作为绝缘体302，通过CVD法形成氧氮化硅膜。
接着，在绝缘体302上形成绝缘体303。在本实施方式中，作为绝缘体303，通过ALD法形成氧化铪膜。
接着，在绝缘体303上形成绝缘体402。在本实施方式中，作为绝缘体402，通过CVD法形成氧氮化硅膜。
接着，优选进行第一加热处理。第一加热处理可以以250℃以上且650℃以下，优选以300℃以上且500℃以下的温度进行。当在本实施方式所示的晶体管的下方的层设置以含有铜的方式形成的布线等时，第一加热处理的温度优选为410℃以下。第一加热处理在惰性气体气氛下进行。第一加热处理也可以在减压状态下进行。通过第一加热处理，能够去除绝缘体402所包含的氢及水等杂质。在本实施方式中，作为第一加热处理，在氮气体气氛下以400℃的温度进行加热处理。
接着，在绝缘体402上形成将成为氧化物406a的氧化膜406A，在氧化膜406A上形成将成为氧化物406b的氧化膜406B(参照图21C和图21D)。
氧化膜406A及氧化膜406B优选利用溅射法形成。通过利用溅射法形成氧化膜406A及氧化膜406B，可以提高氧化膜406A及氧化膜406B的密度，所以是优选的。作为溅射气体，可以适当地使用稀有气体(典型的是氩)、氧或稀有气体和氧的混合气体。溅射气体也可以包含氮。此外，也可以在对衬底进行加热的同时沉积氧化膜406A及氧化膜406B。
优选进行溅射气体的高纯度化。例如，作为被用作溅射气体的氧气体或氩气体，使用露点为-40℃以下，优选为-80℃以下，更优选为-100℃以下，进一步优选为-120℃以下的高纯度气体，由此可以尽可能地防止水分等混入氧化膜406A及氧化膜406B。
在溅射装置的各处理室中，优选使用低温泵等吸附式真空泵进行高真空(抽空到5×10-7Pa至1×10-4Pa左右)抽气以尽可能地去除对氧化膜406A及氧化膜406B来说是杂质的水等。或者，优选组合涡轮分子泵和冷阱来防止气体，尤其是包含碳或氢的气体从抽气系统倒流到处理室内。
作为溅射装置的电源，可以使用DC电源、AC电源或RF电源。
在溅射装置中，也可以使靶材或磁铁旋转或移动。例如，可以在上下或/及左右方向上摆动磁铁单元的同时形成氧化膜。例如，靶材以0.1Hz以上且1kHz以下的拍子(也可以说节奏、脉冲、频率、周期或循环等)旋转或摆动即可。或者，以0.1Hz以上且1kHz以下的拍子摆动磁铁单元即可。
当形成氧化膜406A时，优选将衬底温度设定为室温以上且400℃以下。例如，适当地选择水的气化温度(例如，100℃)以上且在可能的范围内能够确保装置的可维护性及吞吐量的温度。
当形成氧化膜406A时，作为溅射气体，适当地使用稀有气体(典型的是氩)、氧、稀有气体和氧的混合气体。在使用混合气体的情况下，氧气体在沉积气体整体中所占的比率优选为70％以上，更优选为80％以上，进一步优选为100％。通过作为氧化膜406A使用包含过剩氧的氧化物，可以在后面的加热处理中向氧化膜406B供应氧。
作为氧化膜406A的形成靶材，可以使用上述In-M-Zn氧化物靶材。优选使氧化膜406A的In-M-Zn氧化物靶材中的相对于元素M的In的原子个数比小于氧化膜406B的In-M-Zn氧化物靶材中的相对于元素M的In的原子个数比。例如，优选使用原子个数比为[In]:[M]:[Zn]＝1:3:4或其附近值的金属氧化物靶材。
在本实施方式中，在氧气体大约为100％的气氛下，以200℃的衬底温度使用原子个数比为[In]:[Ga]:[Zn]＝1:3:4的In-Ga-Zn氧化物靶材形成氧化膜406A。
当形成氧化膜406B时，优选将衬底温度设定为100℃以上且低于140℃。例如，适当地选择水的气化温度(例如，100℃)以上且在可能的范围内能够确保装置的可维护性及吞吐量的温度。
当形成氧化膜406B时，作为溅射气体，适当地使用稀有气体(典型的是氩)、氧、稀有气体和氧的混合气体。在使用混合气体的情况下，氧气体在沉积气体整体中所占的比率优选为0％以上且30％以下，优选为5％以上且20％以下。
作为氧化膜406B的形成靶材，可以使用上述In-M-Zn氧化物靶材。优选使氧化膜406B的In-M-Zn氧化物靶材中的相对于元素M的In的原子个数比大于氧化膜406A的In-M-Zn氧化物靶材中的相对于元素M的In的原子个数比。例如，优选使用原子个数比为[In]:[M]:[Zn]＝4:2:4.1、原子个数比为[In]:[M]:[Zn]＝5:1:7或其附近值的金属氧化物靶材。
在本实施方式中，在氧气体比率大约为10％的稀有气体和氧的混合气体气氛下，以130℃的衬底温度使用原子个数比为[In]:[Ga]:[Zn]＝4:2:4.1的In-Ga-Zn氧化物靶材形成氧化膜406B。
接着，也可以进行第二加热处理。第二加热处理以250℃以上且650℃以下，优选以300℃以上且500℃以下的温度进行。第二加热处理在惰性气体气氛或者包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。第二加热处理也可以在减压状态下进行。或者，也可以以如下方法进行第二加热处理：在惰性气体气氛下进行加热处理之后，为了填补脱离了的氧而在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行另一个加热处理。通过进行第二加热处理，可以提高氧化膜406B的结晶性，并可以去除氢及水等杂质。在本实施方式中，在氮气氛下以400℃进行1小时的处理，接下来连续地在氧气氛下以400℃进行1小时的另一个处理。
接着，在氧化膜406B上形成将成为导电体416a1、416a2的导电膜。在本实施方式中，作为将成为导电体416a1、416a2的导电膜，通过溅射法形成氮化钽膜。因为氮化钽的耐氧化性高，所以当在后面的工序中进行加热处理时优选使用氮化钽。
接着，在将成为导电体416a1、416a2的导电膜上形成将成为阻挡膜417a1、417a2的膜。在本实施方式中，作为将成为阻挡膜417a1、417a2的膜，通过ALD法形成氧化铝膜。通过采用ALD法，可以形成裂缝或针孔等缺陷少的具有薄且均匀厚度的致密的膜。
接着，利用光刻法在将成为阻挡膜417a1、417a2的膜中形成到达将成为导电体416a1、416a2的导电膜的开口。
接着，利用光刻法选择性地去除将成为导电体416a1、416a2的导电膜的一部分及将成为阻挡膜417a1、417a2的膜的一部分，来将这些膜加工为岛状。如此，从将成为导电体416a1、416a2的导电膜形成岛状导电膜，从将成为阻挡膜417a1、417a2的膜形成阻挡膜417a1、417a2。
接着，以岛状导电膜为掩模选择性地去除氧化膜406A的一部分及氧化膜406B的一部分。此时，有时绝缘体402的一部分也被去除。如此可以形成岛状氧化物406a及岛状氧化物406b。
注意，氧化膜406A及氧化膜406B的一部分可以利用干蚀刻法或湿蚀刻法等去除。也可以利用干蚀刻法和湿蚀刻法的双方。
接着，通过以阻挡膜417a1、417a2为掩模利用干蚀刻法选择性地去除岛状导电膜的一部分。通过该蚀刻工序，将岛状导电膜分离为导电体416a1和导电体416a2(参照图21E和图21F)。
作为在干蚀刻中使用的气体，例如可以单独或组合使用C4F6气体、C2F6气体、C4F8气体、CF4气体、SF6气体或CHF3气体等。另外，可以对任何上述气体适当地添加氧气体、氦气体、氩气体或氢气体等。尤其优选使用利用等离子体能够生成有机物的气体。例如，优选对C4F6气体、C4F8气体或者CHF3气体适当地添加氦气体、氩气体或氢气体等。
在利用干蚀刻法形成导电体416a1和导电体416a2的情况下，有时蚀刻气体的残留成分等的杂质元素会附着于氧化物406b的露出部分。例如，当作为蚀刻气体使用氯类气体时，氯等有时会附着。此外，当作为蚀刻气体使用烃类气体时，碳及氢等有时会附着。优选减少附着于氧化物406b的露出的表面的杂质元素。可以通过使用用纯水稀释氢氟酸而成的水溶液(稀释氢氟酸)的洗涤处理、使用臭氧等的洗涤处理或使用紫外线等的洗涤处理来减少该杂质元素。注意，也可以组合多个洗涤处理。
此外，也可以进行使用氧化性气体的等离子体处理。例如，进行使用一氧化二氮气体的等离子体处理。通过进行该等离子体处理，可以减少氧化物406b中的氟浓度。另外，该等离子体处理还具有去除样品表面上的有机物的效果。
此外，也可以对露出的氧化物406b进行氧掺杂处理。另外，也可以进行后述的加热处理。
接着，也可以进行第三加热处理。第三加热处理可以在与第二加热处理相同的条件下进行。通过进行第三加热处理，可以提高氧化物406b的结晶性，并可以去除氢及水等杂质。在本实施方式中，在氮气氛下以400℃进行30分钟的处理，接下来连续地在氧气氛下以400℃进行30分钟的另一个处理。
接着，在绝缘体402、氧化物406a、氧化物406b、导电体416a1、416a2、阻挡膜417a1、417a2上形成将成为氧化物406c的氧化膜406C。
氧化膜406C优选与氧化膜406A同样地利用溅射法形成。
当形成氧化膜406C时，优选将衬底温度设定为室温以上且低于200℃。例如，可以将沉积时的衬底温度设定为室温。沉积优选以衬底温度不超过室温的方式在冷却衬底架的同时进行。
当形成氧化膜406C时，作为溅射气体，适当地使用稀有气体(典型的是氩)、氧、稀有气体和氧的混合气体。在使用混合气体的情况下，氧气体在沉积气体整体中所占的比率优选为70％以上，更优选为80％以上，进一步优选为100％。通过作为氧化膜406C使用包含过剩氧的氧化物，可以在后面的加热处理中向氧化物406b供应氧。
作为氧化膜406C的形成靶材，可以使用上述In-M-Zn氧化物靶材。在此，用来形成氧化膜406C的In-M-Zn氧化物靶材可以与氧化膜406B的In-M-Zn氧化物靶材相同。例如，也可以使用原子个数比为[In]:[M]:[Zn]＝4:2:4.1、原子个数比为[In]:[M]:[Zn]＝5:1:7或其附近值的金属氧化物靶材。也可以使氧化膜406C的In-M-Zn氧化物靶材中的相对于元素M的In的原子个数比小于氧化膜406B的In-M-Zn氧化物靶材中的相对于元素M的In的原子个数比。例如，可以使用原子个数比为[In]：[M]：[Zn]＝1：1：1或其附近值的金属氧化物靶材。
在本实施方式中，在氧气体大约为100％的气氛下，以室温的衬底温度使用原子个数比为[In]:[Ga]:[Zn]＝4:2:4.1的In-Ga-Zn氧化物靶材形成氧化膜406C。
接着，在氧化膜406C上形成绝缘膜412A。在本实施方式中，作为绝缘膜412A，通过CVD法形成氧氮化硅膜。
接着，也可以进行第四加热处理。第四加热处理可以在与第一加热处理相同的条件下进行。通过进行第四加热处理，可以去除绝缘膜412A所包含的氢及水等杂质。在本实施方式中，在氮气体气氛下以400℃进行第四加热处理。
接着，依次形成将成为导电体404a的导电膜、将成为导电体404b的导电膜及将成为导电体404c的导电膜。在本实施方式中，作为将成为导电体404a的导电膜使用通过溅射法形成的金属氧化物，作为将成为导电体404b的导电膜使用氮化钛，作为将成为导电体404c的导电膜使用钨。通过利用溅射法形成将成为导电体404a的导电膜，可以对绝缘膜412A添加氧而使绝缘膜412A成为氧过剩的状态。尤其是，由于将成为导电体404a的导电膜设置在氧化物406b的成为沟道形成区域的第三区域上，因此可以对绝缘膜412A的近于第三区域的部分添加氧。因此，能够有效地将氧从绝缘体412供应到氧化物406b。
接着，也可以进行第五加热处理。第五加热处理可以在与第一加热处理相同的条件下进行。通过进行第五加热处理，可以扩散在利用溅射法的将成为导电体404a的导电膜的形成中添加到绝缘膜412A的氧。由此，能够减少氧化物406a、氧化物406b及氧化物406c中的氧缺陷。
接着，通过利用光刻法选择性地去除将成为导电体404a的导电膜、将成为导电体404b的导电膜及将成为导电体404c的导电膜的一部分，形成包括导电体404a、导电体404b及导电体404c并被用作栅极的导电体404(参照图21G和图21H)。
接着，在绝缘膜412A及导电体404上形成在后面的工序中将成为阻挡膜418的膜。将成为阻挡膜418的膜被用作栅极盖，在本实施方式中，作为将成为阻挡膜418的膜使用通过ALD法形成的氧化铝。
接着，通过利用光刻法选择性地去除将成为阻挡膜418的膜的一部分、绝缘膜412A的一部分及氧化膜406C的一部分，由此形成阻挡膜418、绝缘体412及氧化物406c(参照图22A和图22B)。通过以覆盖导电体404的方式形成阻挡膜418，可以防止周围的过剩氧被用于导电体404的氧化。在图22A和图22B所示的晶体管中，阻挡膜418、绝缘体412及氧化物406c在俯视图中重叠，但是本发明的一个实施方式不局限于该结构。例如，氧化物406c也可以与氧化物406a及氧化物406b的侧面及绝缘体402的顶面接触。
接着，在阻挡膜418等上形成绝缘体410。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体410。或者，可以使用旋涂法、浸渍法、液滴喷射法(喷墨法等)、印刷法(丝网印刷、胶版印刷等)、刮刀(doctor knife)法、辊涂(roll coater)法或帘式涂布(curtain coater)法等形成。
绝缘体410优选利用CVD法形成。更优选的是，利用等离子体CVD法形成。
可以以其顶面具有平坦性的方式形成绝缘体410。例如，在膜形成刚结束后，绝缘体410的顶面可以具有平坦性。或者，例如，在膜形成后，可以从顶面去除绝缘体等以使绝缘体410的顶面平行于衬底背面等基准面，而绝缘体410具有平坦性。将这种处理称为平坦化处理。作为平坦化处理，有CMP处理、干蚀刻处理等。注意，绝缘体410的顶面也可以不具有平坦性。
接着，在绝缘体410上利用溅射法形成绝缘体420。
绝缘体420优选在包含氧的气氛下利用溅射法形成。在本实施方式中，作为绝缘体420，在包含氧的气氛下利用溅射法形成氧化铝膜。因此，可以对与绝缘体420接触的绝缘体410添加氧。在此，氧例如作为氧自由基添加，但是被添加时的氧的状态不局限于此。氧可以作为氧原子或氧离子等添加。通过后面的工序中的加热处理等可以使氧扩散，因此能够有效地对氧化物406b供应氧。
优选在形成绝缘体420时对衬底进行加热。衬底优选以高于100℃且300℃以下加热。通过使衬底温度高于100℃，可以去除氧化物406b中的水。此外，可以防止水附着在所形成的膜的表面上。如此，通过在进行衬底加热的同时形成绝缘体420，可以在进行沉积的同时将氧扩散到氧化物406b。
绝缘体420也可以为叠层膜，例如，可以利用ALD法还形成氧化铝。
接着，也可以进行第六加热处理。第六加热处理可以在与第二加热处理相同的条件下进行。通过进行第六加热处理，可以扩散利用溅射形成绝缘体420时添加的氧。由此，能够减少氧化物406a、氧化物406b及氧化物406c中的氧缺陷。在此，绝缘体420及绝缘体401可以防止氧扩散到晶体管的上方及下方，因此可以有效地向氧化物406b供应氧。通过进行第六加热处理，可以去除绝缘体410所包含的氢及水等杂质。在本实施方式中，在氮气氛下以400℃进行1小时的处理，接下来连续地在氧气氛下以400℃进行1小时的另一个处理。
接着，在绝缘体420上形成绝缘体422(参照图22C和图22D)。作为绝缘体422，可以设置与绝缘体410同样的绝缘体。
接着，在绝缘体422、绝缘体420、绝缘体410、阻挡膜417a1及阻挡膜417a2中形成到达导电体416a1及导电体416a2的开口。该开口优选利用干蚀刻形成。
接着，以填充上述开口的方式形成将成为导电体108a及导电体108b的导电膜。在本实施方式中，作为将成为导电体108a及导电体108b的导电膜，使用利用ALD法形成的氮化钛及利用CVD法形成的钨的叠层膜。
接着，进行CMP处理，来去除绝缘体422上的将成为导电体108a及导电体108b的导电膜(参照图22E和图22F)。其结果是，导电体108a及导电体108b仅残留在开口中，因此可以形成其顶面平坦的导电体108a及导电体108b。
通过上述步骤，可以制造图20A至图20C所示的晶体管400a(参照图22E和图22F)。
然后，通过按照上述图2以后的工序形成电容器100，可以制造图1所示的半导体装置。
<晶体管的变形例子>
本实施方式所示的晶体管不局限于图20A至图20C所示的结构。下面，参照图23A至图23C、图24A至图24C以及图25A至图25C对本实施方式所示的晶体管的变形例子进行说明。与图20A同样，图23A、图24A和图25A是本发明的一个实施方式的晶体管的俯视图。图23B、图24B和图25B分别是示出沿着图23A、图24A和图25A中的点划线A1-A2所示的部分的截面图。图23C、图24C和图25C分别是示出沿着图23A、图24A和图25A中的点划线A3-A4所示的部分的截面图。注意，在图23A、图24A和图25A的俯视图中，为了明确起见，省略附图中的一部分的构成要素。下面，关于其符号与晶体管400a相同的构成要素，可以参照晶体管400a的对应的记载。
图23A至图23C所示的晶体管400b与晶体管400a的不同之处在于在绝缘体402、阻挡膜417a1、阻挡膜417a2及导电体404等上配置有绝缘体408a及绝缘体408b。
绝缘体408a以覆盖氧化物406a、氧化物406b、氧化物406c、导电体416a1、416a2、阻挡膜417a1、417a2、绝缘体412、导电体404及阻挡膜418的方式设置。绝缘体408a的一部分优选接触于绝缘体402的顶面。例如，绝缘体408a的一部分优选在绝缘体402的与氧化物406a重叠的区域的外侧接触于绝缘体402的顶面。再者，在绝缘体408a上设置有绝缘体408b。与绝缘体420等同样，绝缘体408a及绝缘体408b各自能够被用作防止水及氢等杂质从上方的层混入晶体管等的阻挡绝缘膜。
在此，作为绝缘体408a，优选使用通过溅射法形成的氧化物绝缘体，例如优选使用氧化铝。通过使用上述绝缘体408a，可以通过绝缘体402的与绝缘体408a接触的面对绝缘体402添加氧而使绝缘体402成为氧过剩的状态。因此，能够有效地对氧化物406a、氧化物406b及氧化物406c供应氧。
再者，通过作为绝缘体408a使用氧化铝等不容易透过氧的绝缘材料，可以抑制对绝缘体402添加的氧在沉积时扩散到上方。由此，能够更有效地对绝缘体402添加氧。
再者，作为绝缘体408b，优选使用通过ALD法形成的氧化物绝缘体，例如优选使用氧化铝。通过ALD法形成的绝缘体408b具有良好的覆盖性且是裂缝或针孔等的形成得到抑制的膜。虽然绝缘体408a及绝缘体408b设置在具有凹凸形状的表面上，但是通过使用利用ALD法形成的绝缘体408b，可以以防止断开、裂缝、针孔等的形成的方式由绝缘体408b覆盖晶体管。由此，即便在绝缘体408a产生断开等时也可以由绝缘体408b覆盖，因此可以显著地提高绝缘体408a与绝缘体408b的叠层膜的对氢及水等杂质的阻挡性。
如此，通过具有晶体管夹在绝缘体408a及绝缘体408b与绝缘体401之间的结构，可以在绝缘体402、氧化物406a、氧化物406b及氧化物406c中含有大量的氧，而不使氧扩散到外方。再者，可以防止氢及水等杂质从绝缘体408b的上方及绝缘体401的下方混入，从而可以减少绝缘体402、氧化物406a、氧化物406b及氧化物406c中的杂质浓度。
接着，对图24A至图24C所示的晶体管400c进行说明。晶体管400c包括：衬底(未图示)上的绝缘体401及绝缘体301；嵌入在形成在绝缘体401及绝缘体301中的开口中的导电体310；绝缘体301及导电体310上的绝缘体302；绝缘体302上的绝缘体303；绝缘体303上的绝缘体402；绝缘体402上的氧化物406a；与氧化物406a的顶面的至少一部分接触的氧化物406b；氧化物406b上的氧化物406c；氧化物406c上的绝缘体412；绝缘体412上的导电体404；导电体404上的绝缘体419a；与绝缘体412、导电体404及绝缘体419a的侧面接触的绝缘体419b；与氧化物406c的顶面接触且与绝缘体419b的侧面接触的绝缘体409。在此，如图24B所示，绝缘体419b的顶面优选与绝缘体419a的顶面大致对齐。此外，绝缘体409优选覆盖绝缘体419a、导电体404、绝缘体419b、氧化物406a、氧化物406b及氧化物406c。
晶体管400c与晶体管400a的不同之处在于：不设置导电体416a1及导电体416a2；不设置阻挡膜418而设置绝缘体419a及绝缘体419b；设置绝缘体409；氧化物406a、406b、406c具有区域426a、426b、426c。
如图24B所示，区域426a夹在区域426b和区域426c之间。区域426b及区域426c是其电阻因绝缘体409的形成而降低的区域，其导电性比区域426a高。对区域426b及区域426c添加形成绝缘体409时的气氛所包含的氢或氮等杂质元素。由此，通过以氧化物406中的与绝缘体409接触的区域为中心由被添加的杂质元素形成氧缺陷，并且使该杂质元素进入氧缺陷，可以使载流子密度增高并且降低电阻。
因此，区域426b及区域426c中的氢和氮中至少一种的浓度优选比区域426a高。可以利用SIMS等测量氢或氮的浓度。
通过对区域426b及区域426c添加形成氧缺陷的元素或者被氧缺陷俘获的元素，可以降低电阻。作为上述元素，典型地可以举出氢、硼、碳、氮、氟、磷、硫、氯、钛、稀有气体等。作为稀有气体元素的典型例子，有氦、氖、氩、氪以及氙等。因此，区域426b及区域426c可以采用包含上述元素中的一种或多种的结构。
如图24B所示，区域426b及区域426c形成在氧化物406a、氧化物406b和氧化物406c中的至少与绝缘体409接触的区域。氧化物406b的区域426b可被用作源区域和漏区域中的一个，氧化物406b的区域426c可被用作源区域和漏区域中的另一个。氧化物406b的区域426a可被用作沟道形成区域。
在晶体管400c中，如图24B所示，区域426b及区域426c优选形成在氧化物406中的与绝缘体409接触的区域以及与绝缘体419b和绝缘体412的两端部附近重叠的区域。此时，区域426b及区域426c中的与导电体404重叠的部分被用作所谓的重叠区域(也称为Lov区域)。通过采用具有Lov区域的结构，氧化物406的沟道形成区域与源区域或漏区域之间不会形成高电阻区域，因此可以提高晶体管的通态电流及迁移率。
此外，优选的是，在从顶面向垂直于衬底的方向观看时，绝缘体412的侧面的位置与绝缘体419a及导电体404的侧面的位置大致对齐。优选的是，利用ALD法形成绝缘体419a。由此，可以以1nm以上且20nm以下左右，优选为5nm以上且10nm以下左右的厚度形成绝缘体419a。作为绝缘体419a优选使用具有可以抑制水及氢等杂质以及氧透过的功能的绝缘材料，例如优选使用氧化铝或氧化铪等。
绝缘体419b以接触于绝缘体412、导电体404及绝缘体419a的侧面的方式设置。此外，绝缘体419b的顶面优选与绝缘体419a的顶面大致对齐。绝缘体419b优选利用ALD法沉积，由此可以形成其厚度为1nm以上且20nm以下左右，优选为1nm以上且3nm以下左右，例如为1nm的绝缘体419b。
与绝缘体419a同样，作为绝缘体419b优选使用具有抑制水及氢等杂质及氧的透过的功能的绝缘材料，例如优选使用氧化铝或氧化铪等。由此，可以防止绝缘体412中的氧扩散到外部。另外，可以抑制氢及水等杂质从绝缘体412的端部侵入氧化物406。
通过设置绝缘体419b及绝缘体419a，可以由具有抑制水及氢等杂质及氧的透过的功能的绝缘体覆盖导电体404的顶面和侧面及绝缘体412的侧面。由此，可以防止水及氢等杂质经过导电体404及绝缘体412混入氧化物406。如此，绝缘体419b被用作保护栅电极及栅极绝缘膜的侧面的侧面阻挡物，绝缘体419a被用作保护栅电极的顶面的顶面阻挡物。
优选在利用ALD法形成绝缘膜后进行各向异性蚀刻，以留下该绝缘膜中的与绝缘体412、导电体404及绝缘体419a的侧面接触的部分的方式形成绝缘体419b。由此，可以容易形成上述厚度薄的绝缘体419b。此时，通过在导电体404上设置绝缘体419a，即使在该各向异性蚀刻中该绝缘体419a的一部分被去除，也可以充分留下绝缘体419b的与绝缘体412及导电体404接触的部分。
以覆盖绝缘体419a、绝缘体419b、氧化物406a、氧化物406b、氧化物406c及绝缘体402的方式设置绝缘体409。在此，以与绝缘体419a及绝缘体419b的顶面以及绝缘体419b的侧面接触的方式设置绝缘体409。绝缘体409优选使用具有抑制水及氢等杂质或者氧透过的功能的绝缘材料形成。例如，绝缘体409优选使用氮化硅、氮氧化硅、氧氮化硅、氮化铝、氮氧化铝等形成。通过使用上述材料形成上述绝缘体409，可以防止氧透过绝缘体409进入而被供应到区域426b及区域426c的氧缺陷而降低载流子密度。另外，可以防止水及氢等杂质透过绝缘体409进入而使区域426b及区域426c过度扩大到区域426a一侧。
如图24A至图24C所示，当从上方在垂直于衬底的方向上看晶体管400c时，氧化物406a、氧化物406b及氧化物406c的侧面大致对齐，但是本实施方式不局限于该例子。例如，氧化物406c也可以覆盖氧化物406a及氧化物406b的侧面。此时，氧化物406a及氧化物406b的沟道宽度方向上的侧面优选与氧化物406c接触。另外，氧化物406a及氧化物406b的沟道长度方向上的侧面也可以与氧化物406c接触。
接着，对图25A至图25C所示的晶体管400d进行说明。晶体管400d可以与上述晶体管400a等同时形成。在与晶体管400a同时形成晶体管400d的情况下，可以形成晶体管400d而无需增加工序。
晶体管400d与晶体管400a的不同之处在于：包括位于绝缘体402上彼此隔开的氧化物406a1及氧化物406a2、与氧化物406a1的顶面接触的氧化物406b1以及与氧化物406a2的顶面接触的氧化物406b2；氧化物406c接触于绝缘体402的顶面、氧化物406a1及氧化物406a2的侧面及氧化物406b1及氧化物406b2的侧面及顶面。
可以使用与晶体管400a的氧化物406a及氧化物406b相同的材料形成氧化物406a1及氧化物406a2以及氧化物406b1及氧化物406b2。氧化物406a1及氧化物406b1以及氧化物406a2及氧化物406b2以隔着导电体310、氧化物406c、绝缘体412以及导电体404彼此相对的方式形成。
导电体416a1可以以与氧化物406a1及氧化物406b1重叠的方式形成，导电体416a2可以以与氧化物406a2及氧化物406b2重叠的方式形成。氧化物406a1及氧化物406b1以及氧化物406a2及氧化物406b2可以被用作晶体管400d的源区域及漏区域。
晶体管400d的氧化物406c可以使用与晶体管400a的氧化物406c相同的材料形成。氧化物406c的氧化物406a1和氧化物406a2之间以及氧化物406b1和氧化物406b2之间的区域被用作沟道形成区域。
与晶体管400a的氧化物406c同样，在被用作晶体管400d的活性层的氧化物406c中的氧缺陷减少且氢及水等杂质减少。由此，可以使晶体管400d的阈值电压大于0V，降低关态电流，并且使Icut极小。在此，Icut是指控制晶体管的开关工作的栅极的电压为0V时的漏极电流。另外，通过使晶体管400d中的导电体416a1与导电体416a2的距离大于晶体管400a中的导电体416a1与导电体416a2的距离，可以使晶体管400d的阈值电压比晶体管400a大，而可以降低关态电流且降低Icut。
晶体管400d可以控制晶体管400a等的背栅电压。例如，使晶体管400d的顶栅极及背栅极与源极进行二极管连接并使晶体管400d的源极与晶体管400a的背栅极连接。当在该结构中保持晶体管400a的背栅极的负电位时，晶体管400d的顶栅极与源极之间的电压以及背栅极与源极之间的电压成为0V。因为晶体管400d的Icut极小，所以通过采用该结构，即使不向晶体管400a及晶体管400d供电也可以长时间保持晶体管400a的背栅极的负电位。
因此，通过本发明的一个实施方式，可以提供一种能够实现微型化或高集成化的电容器或半导体装置。通过本发明的一个实施方式，可以提供一种生产率高的电容器或半导体装置。通过本发明的一个实施方式，可以提供一种静电电容大的电容器。通过本发明的一个实施方式，可以提供一种电特性良好的半导体装置。通过本发明的一个实施方式，可以提供一种可靠性高的半导体装置。
本实施方式所示的结构、方法等可以与其他实施方式所示的任何结构、方法等适当地组合而实施。
(实施方式2)
在本实施方式中，作为半导体装置的一个实施方式，参照图27至图29对起到存储装置的作用的半导体装置进行说明。
[存储装置]
图27所示的半导体装置包括晶体管300、晶体管200、晶体管345及电容器360。作为晶体管200及电容器360，可以使用上述实施方式所示的晶体管400(或晶体管400a、晶体管400b和晶体管400c等中的任一个)及电容器100。作为晶体管345可以使用晶体管400d等。
晶体管200是其沟道形成在包含氧化物半导体的半导体层中的晶体管，且可以是实施方式1所示的晶体管。实施方式1所示的晶体管即使进行微型化，也可以以高产品率形成，所以可以使晶体管200微型化。通过将上述晶体管用于存储装置，可以使存储装置微型化或高集成化。因为实施方式1所示的晶体管的关态电流低，所以通过将该晶体管用于存储装置，可以长期保持存储内容。换言之，由于不需要刷新工作或刷新工作的频度极低，所以可以充分降低存储装置的功耗。
电容器360具有不仅在开口的底面而且在侧面上上电极与下电极隔着介电质对置的结构，因此可以增加每单位面积的静电电容。另外，电容器360的高度越高，越可以增加电容器360的静电电容。当增加电容器360的每单位面积的静电电容时，在将该电容器用于存储装置的情况下，可以在抑制电容器的占有面积的同时长期保持存储内容。因此，可以增加不需要刷新工作或者刷新工作的频度极低的存储装置的每单位面积的存储容量。由此，可以实现存储装置的微型化或高集成化。
在图27中，布线3001与晶体管300的源极电连接，布线3002与晶体管300的漏极电连接。布线3003与晶体管200的源极和漏极中的一个电连接。布线3004与晶体管200的栅极电连接。布线3006与晶体管200的背栅极电连接。晶体管300的栅极及晶体管200的源极和漏极中的另一个与电容器360的一个电极电连接。布线3005与电容器360的另一个电极电连接。布线3007与晶体管345的源极电连接，布线3008与晶体管345的栅极电连接，布线3009与晶体管345的背栅极电连接，布线3010与晶体管345的漏极电连接。布线3006、布线3007、布线3008及布线3009电连接。
如此，当使晶体管200与晶体管345连接时，如上述实施方式所示，可以利用晶体管345控制晶体管200的背栅极电压。再者，即使不对晶体管200及晶体管345供电，也可以长时间维持晶体管200的背栅极的负电位。
通过使图27所示的半导体装置具有能够保持晶体管300的栅极的电位的特征，可以如下所示进行数据的写入、保持以及读出。
通过将图27所示的存储装置配置为矩阵状，可以构成存储单元阵列。注意，一个晶体管345可以控制多个晶体管200中的背栅极电压。因此，可以使晶体管345的个数少于晶体管200。
对数据的写入及保持进行说明。首先，将布线3004的电位设定为使晶体管200开启的电位而使晶体管200开启。由此，布线3003的电位施加到晶体管300的栅极与电容器360的一个电极彼此电连接的节点FG。换言之，对晶体管300的栅极施加规定的电荷(写入)。这里，施加赋予两种不同电位电平的电荷(以下，称为低电平电荷、高电平电荷)中的一个。然后，通过将布线3004的电位设定为使晶体管200关闭的电位而使晶体管200关闭。由此，使电荷保持在节点FG(保持)。
在晶体管200的关态电流较低时，节点FG的电荷被长期间保持。
接着，对数据的读出进行说明。当在对布线3001施加规定的电位(恒电位)的状态下对布线3005施加适当的电位(读出电位)时，布线3002具有对应于保持在节点FG中的电荷量的电位。这是因为:在晶体管300为n沟道晶体管的情况下，对晶体管300的栅极施加高电平电荷时的外观上的阈值电压Vth_H低于对晶体管300的栅极施加低电平电荷时的外观上的阈值电压Vth_L。在此，外观上的阈值电压是指为了使晶体管300成为导通状态所需要的布线3005的电位。由此，通过将布线3005的电位设定为Vth_H与Vth_L之间的电位V0，可以辨别施加到节点FG的电荷。例如，在写入时节点FG被供应高电平电荷的情况下，若布线3005的电位为V0(>Vth_H)，晶体管300则成为导通状态。另一方面，当节点FG被供应低电平电荷时，即便布线3005的电位为V0(<Vth_L)，晶体管300也保持非导通。因此，通过辨别布线3002的电位，可以读出节点FG所保持的数据。
〈存储装置的结构〉
如图27所示，本发明的一个实施方式的半导体装置包括晶体管300、晶体管200、晶体管345及电容器360。晶体管200及晶体管345设置在晶体管300的上方，电容器360设置在晶体管300、晶体管200及晶体管345的上方。
晶体管300设置在衬底311上，并包括：导电体316、绝缘体315、衬底311的一部分的半导体区域313；以及被用作源区域及漏区域的低电阻区域314a及314b。
晶体管300可以为p沟道型晶体管或n沟道型晶体管。
半导体区域313的形成沟道的区域、其附近的区域、被用作源区域及漏区域的低电阻区域314a及314b等优选包含硅类半导体等半导体，更优选包含单晶硅。另外，也可以包含包括锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、镓铝砷(GaAlAs)等的材料。可以包含对晶格施加应力改变晶面间距而控制有效质量的硅。此外，晶体管300也可以是使用GaAs和GaAlAs等的高电子迁移率晶体管(high electron mobility transistor:HEMT)。
低电阻区域314a及314b除了包含用于半导体区域313的半导体材料之外，还包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素。
被用作栅电极的导电体316可以使用包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素的硅等半导体材料、金属材料、合金材料或金属氧化物材料等导电材料形成。
另外，通过根据导电体的材料决定功函数，可以调整阈值电压。具体而言，作为导电体优选使用氮化钛或氮化钽等。此外，为了确保导电体的导电性和嵌入性，作为导电体优选使用钨、铝等金属材料的叠层。尤其是，在耐热性方面上优选使用钨。
注意，图27所示的晶体管300的结构只是一个例子，不局限于上述结构，根据电路结构或驱动方法可以使用适当的晶体管。
以覆盖晶体管300的方式依次层叠有绝缘体320、绝缘体322、绝缘体324及绝缘体326。
绝缘体320、绝缘体322、绝缘体324及绝缘体326例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝或氮化铝等形成。
绝缘体322也可以被用作去除因设置在绝缘体322下方的晶体管300等而产生的台阶的平坦化膜。例如，为了提高绝缘体322的顶面的平坦性，其顶面也可以通过利用化学机械抛光(CMP)法等的平坦化处理被平坦化。
绝缘体324优选使用能够防止氢及杂质从衬底311或晶体管300等扩散到形成有晶体管200的区域中的具有阻挡性的膜。
作为对氢具有阻挡性的膜的例子，可以举出通过CVD法形成的氮化硅。有时氢扩散到晶体管200等具有氧化物半导体的半导体元件中导致该半导体元件的特性下降。因此，优选在晶体管300与晶体管200之间及晶体管300与晶体管345之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是氢的脱离量少的膜。
氢的脱离量例如可以利用热脱附谱分析法(TDS)测量。例如，在TDS分析中的50℃至500℃的范围内，当利用换算为氢原子的绝缘体324的每个面积的氢量时，从绝缘体324脱离的氢量为10×1015atoms/cm2以下，优选为5×1015atoms/cm2以下。
注意，绝缘体326的相对介电常数优选比绝缘体324低。例如，绝缘体326的相对介电常数优选低于4，更优选低于3。例如，绝缘体326的相对介电常数优选为绝缘体324的相对介电常数的0.7倍以下，更优选为0.6倍以下。当将相对介电常数低的材料用于层间膜时，可以减少布线之间的寄生电容。
在绝缘体320、绝缘体322、绝缘体324及绝缘体326中设置有与晶体管200等电连接的导电体328、导电体330等。另外，导电体328及导电体330被用作插头或布线。有时由同一附图标记表示被用作插头或布线的多个导电体。此外，在本说明书等中，布线、与布线电连接的插头也可以是一个构成要素。也就是说，导电体的一部分有时被用作布线，并且导电体的一部分有时被用作插头。
作为各插头及布线(例如，导电体328及导电体330)的材料，可以使用金属材料、合金材料、金属氮化物材料或金属氧化物材料等导电材料的单层结构或叠层结构。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。或者，优选使用铝或铜等低电阻导电材料。通过使用低电阻导电材料可以降低布线电阻。
也可以在绝缘体326及导电体330上设置布线层。例如，在图27中，依次层叠有绝缘体350、绝缘体352及绝缘体354。另外，在绝缘体350、绝缘体352及绝缘体354中形成有导电体356。导电体356被用作插头或布线。此外，导电体356可以使用与导电体328及导电体330同样的材料形成。
注意，与绝缘体324同样，绝缘体350例如优选使用对氢具有阻挡性的绝缘体形成。此外，导电体356优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体350的开口中形成对氢具有阻挡性的导电体。通过采用该结构，可以由阻挡层分离晶体管300与晶体管200及345，从而可以抑制氢从晶体管300扩散到晶体管200及晶体管345中。
注意，作为对氢具有阻挡性的导电体，例如优选使用氮化钽等。通过层叠氮化钽和导电性高的钨，可以在保持作为布线的导电性的状态下抑制氢从晶体管300扩散。此时，对氢具有阻挡性的氮化钽层优选与对氢具有阻挡性的绝缘体350接触。
可以在绝缘体354及导电体356上设置布线层。例如，在图27中，在绝缘体354上依次层叠有绝缘体210、绝缘体212、绝缘体214及绝缘体216。作为绝缘体210、绝缘体212、绝缘体214和绝缘体216中的任何一个，优选使用对氧及氢具有阻挡性的物质。
绝缘体210及214例如优选使用防止氢及杂质从衬底311或形成有晶体管300的区域等扩散到形成有晶体管200或晶体管345的区域中的具有阻挡性的膜形成。因此，绝缘体210及214可以使用与绝缘体324同样的材料形成。
作为对氢具有阻挡性的膜的例子，可以举出通过CVD法形成的氮化硅。有时氢扩散到晶体管200等具有氧化物半导体的半导体元件中导致该半导体元件的特性下降。因此，优选在晶体管300与晶体管200之间及晶体管300与晶体管345之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是氢的脱离量少的膜。
例如，作为对于氢具有阻挡性的膜，绝缘体210及214优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
尤其是，氧化铝具有防止氧及导致晶体管的电特性变动的氢、水分等杂质的透过的高阻挡效果。因此，在晶体管的制造工序中及制造工序之后，氧化铝可以防止氢、水分等杂质混入晶体管200及晶体管345中。另外，可以抑制氧从晶体管200及晶体管345中的氧化物释放。因此，氧化铝适合用作晶体管200及晶体管345的保护膜。
例如，绝缘体212及216可以使用与绝缘体320同样的材料形成。在将介电常数较低的材料用于层间膜的情况下，可以减少布线之间的寄生电容。例如，作为绝缘体212及216，可以使用氧化硅膜或氧氮化硅膜等。
在形成在绝缘体210、绝缘体212、绝缘体214及绝缘体216中的开口中嵌入有导电体218、包括在晶体管200中的导电体及包括在晶体管345中的导电体等。注意，导电体218被用作使晶体管300与电容器360或晶体管200电连接的插头或布线。另外，导电体218被用作连接到晶体管200及晶体管345的背栅极的布线。导电体218可以使用与导电体328及导电体330同样的材料形成。
尤其是，导电体218的与绝缘体214接触的层优选为对氧、氢及水具有阻挡性的导电体。通过采用该结构，可以利用对氧、氢及水具有阻挡性的层将晶体管300与晶体管200及晶体管345完全分离，从而可以抑制氢从晶体管300扩散到晶体管200及晶体管345中。
在绝缘体216的上方设置有晶体管200及晶体管345。注意，作为晶体管200及晶体管345，可以使用上述实施方式中说明的半导体装置所包括的晶体管。例如，作为晶体管200可以使用晶体管400a、晶体管400b或晶体管400c等，作为晶体管345可以使用晶体管400d等。图27中示出作为晶体管200使用晶体管400a并作为晶体管345使用晶体管400d的例子。注意，图27所示的晶体管200及晶体管345的结构只是一个例子，不局限于上述结构，根据电路结构或驱动方法使用适当的晶体管即可。
在绝缘体216及导电体218上依次层叠有绝缘体230及绝缘体232。作为绝缘体230和绝缘体232中的至少一个，优选使用对氧或氢具有阻挡性的物质。
例如，绝缘体230及绝缘体232优选使用防止氢及杂质从衬底311或形成有晶体管300的区域等扩散到形成有晶体管200或晶体管345的区域中的具有阻挡性的膜形成。因此，绝缘体230及绝缘体232可以使用与绝缘体324同样的材料。
作为对氢具有阻挡性的膜的例子，可以举出通过CVD法形成的氮化硅。有时氢扩散到晶体管200等具有氧化物半导体的半导体元件中导致该半导体元件的特性下降。因此，优选在晶体管300与晶体管200之间及晶体管300与晶体管345之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是氢的脱离量少的膜。
在形成在绝缘体230及绝缘体232中的开口中嵌入有导电体219。注意，导电体219被用作晶体管200的背栅电极及晶体管345的背栅电极。另外，导电体219被用作使晶体管300与电容器360或晶体管200电连接的插头或布线。导电体219可以使用与导电体328及导电体330同样的材料形成。
通过在晶体管200的背栅电极及晶体管345的背栅电极与晶体管200的顶栅电极及晶体管345的顶栅电极之间设置绝缘体230及绝缘体232，可以减少晶体管200的背栅电极与晶体管200的顶栅电极之间的寄生电容、以及晶体管345的背栅电极与晶体管345的顶栅电极之间的寄生电容。
在晶体管200及晶体管345的上方设置绝缘体280。在绝缘体280中，优选形成有氧过剩区域。尤其是，在将氧化物半导体用于晶体管200及晶体管345时，作为晶体管200及晶体管345附近的层间膜等形成具有氧过剩区域的绝缘体，可以减少晶体管200及晶体管345所包括的氧化物中的氧缺陷，而可以提高可靠性。覆盖晶体管200及晶体管345的绝缘体280也可以被用作覆盖其下方的凹凸形状的平坦化膜。
具体而言，作为具有过剩氧区域的绝缘体，优选使用通过加热使一部分的氧脱离的氧化物。通过加热使氧脱离的氧化物是指在TDS分析中换算为氧原子的氧的脱离量为1.0×1018atoms/cm3以上，优选为3.0×1020atoms/cm3以上的氧化物膜。另外，上述TDS分析中的膜的表面温度优选为100℃以上且700℃以下，或者100℃以上且500℃以下。
例如，作为这种材料，优选使用包含氧化硅或氧氮化硅的材料。另外，可以使用金属氧化物。注意，在本说明书等中，氧氮化硅包含比氮多的氧，而氮氧化硅包含比氧多的氮。
在绝缘体280上设置有绝缘体282。作为绝缘体282优选使用对氧或氢具有阻挡性的材料。因此，绝缘体282可以使用与绝缘体214同样的材料形成。例如，作为绝缘体282优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
尤其是，氧化铝具有防止氧及导致晶体管的电特性变动的氢、水分等杂质的透过的高阻挡效果。因此，在晶体管的制造工序中及制造工序之后，氧化铝可以防止氢、水分等杂质混入晶体管200及晶体管345中。另外，可以抑制氧从晶体管200及晶体管345中的氧化物释放。因此，氧化铝适合用作晶体管200及晶体管345的保护膜。
注意，在作为晶体管200设置晶体管400a且作为晶体管345设置晶体管400d时，绝缘体230对应于绝缘体401，绝缘体232对应于绝缘体301，绝缘体220对应于绝缘体302，绝缘体222对应于绝缘体303，绝缘体224对应于绝缘体402，绝缘体280对应于绝缘体410，绝缘体282对应于绝缘体420。因此，可以参照关于上述实施方式所示的对应的构成要素的记载。
在绝缘体282上设置有绝缘体286。绝缘体286对应于上述实施方式所示的绝缘体422。因此，可以参照上述实施方式所示的对应的构成要素的记载。
在形成在绝缘体220、绝缘体222、绝缘体224、绝缘体280、绝缘体282及绝缘体286中的开口中嵌入导电体246及导电体248等。导电体246及导电体248对应于上述实施方式所示的导电体108a或导电体108b等。因此，可以参照上述实施方式所示的对应的构成要素的记载。
导电体246及导电体248被用作与电容器360、晶体管200、晶体管345或晶体管300电连接的插头或布线。导电体246及导电体248可以使用与导电体328及导电体330同样的材料形成。
在晶体管200上设置有电容器360。电容器360以填充形成在绝缘体286、绝缘体288、绝缘体290及绝缘体292中的开口的方式设置。在此，绝缘体286对应于绝缘体422，绝缘体288对应于绝缘体112，绝缘体290对应于绝缘体114，绝缘体292对应于绝缘体116。因此，可以参照上述实施方式所示的对应的构成要素的记载。另外，关于电容器360的其他的构成要素，也可以参照上述实施方式所示的电容器100的构成要素的记载。
在电容器360上设置有绝缘体294。绝缘体294也可以被用作覆盖其下的凹凸形状的平坦化膜。绝缘体294对应于上述实施方式所示的绝缘体150。因此，可以参照上述实施方式所示的对应的构成要素的记载。
导电体296及导电体298以填充形成在绝缘体288、绝缘体290、绝缘体292及绝缘体294中的开口的方式设置。导电体296及导电体298被用作电连接到晶体管200或晶体管345的插头或布线。导电体296及导电体298对应于上述实施方式所示的导电体162a及导电体162b等。因此，可以参照上述实施方式所示的对应的构成要素的记载。
对当将大面积衬底按每个半导体元件分割而形成芯片形状的多个半导体装置时设置的切割线(也称为分割线、分断线或截断线)进行说明。在分割方法的一个例子中，例如，有时，首先在衬底上形成用来分断半导体元件的槽(切割线)之后，沿着切割线截断衬底，得到被分断的多个半导体装置。例如，图27是切割线附近的结构500的截面图。
例如，如结构500所示，在与形成在包括晶体管200或晶体管345的存储单元的边缘的切割线重叠的区域附近，在绝缘体280、绝缘体224、绝缘体222、绝缘体220、绝缘体232、绝缘体230以及绝缘体216中设置开口。此外，以覆盖绝缘体280、绝缘体224、绝缘体222、绝缘体220、绝缘体232、绝缘体230以及绝缘体216的侧面的方式设置绝缘体282。
由此，在该开口中，绝缘体214与绝缘体282接触。此时，通过使用相同的材料及相同的方法形成绝缘体214和绝缘体282，可以提高它们之间的密接性。例如，可以使用氧化铝。
通过采用该结构，可以使用绝缘体214及绝缘体282包围绝缘体280、晶体管200及晶体管345。绝缘体210、绝缘体222及绝缘体282由于具有抑制氧、氢及水的扩散的功能，所以即使在本实施方式中将衬底分割为设置有多个半导体元件的电路区域来形成多个芯片，也可以防止从截断的衬底的侧面方向混入氢及水等杂质且该杂质扩散到晶体管200或晶体管345。
另外，在该结构中，可以防止绝缘体280中的过剩氧扩散到绝缘体282及222的外部。因此，绝缘体280中的过剩氧高效地被供应到晶体管200或345中的形成沟道的氧化物中。该氧可以减少在晶体管200或晶体管345中形成沟道的氧化物的氧空位。由此，可以使在晶体管200或晶体管345中的形成沟道的氧化物成为缺陷态密度低且具有稳定的特性的氧化物半导体。也就是说，可以抑制晶体管200或晶体管345的电特性变动，而可以提高可靠性。
在图27所示的半导体装置中，晶体管300的栅极通过导电体246及导电体248与晶体管200的源极和漏极中的另一个电连接，但是本实施方式中的半导体装置不局限于该例子。例如，如图28所示，晶体管300的栅极也可以不与晶体管200的源极和漏极中的另一个电连接且通过导电体246、导电体248、导电体296及导电体298与布线3011电连接。
以上是对结构实例的说明。通过采用本结构，可以在具有包含氧化物半导体的晶体管的半导体装置中抑制电特性变动且提高可靠性。在具有包含氧化物半导体的晶体管的半导体装置中可以降低功耗。可以实现具有包含氧化物半导体的晶体管的半导体装置的微型化或高集成化。可以以高生产率提供微型化或高集成化半导体装置。
<存储单元阵列的结构>
接着，图29示出本实施方式的存储单元阵列的一个例子。通过将图27所示的存储装置用作存储单元并该存储单元配置为矩阵状，可以构成存储单元阵列。注意，在图29中省略图27所示的晶体管345。图29是示出将图27所示的存储装置配置为矩阵状的情况下的行的一部分的截面图。
图29与图27的不同之处在于晶体管300的结构。在图29所示的晶体管300中，形成沟道的半导体区域313(衬底311的一部分)具有凸部。另外，以隔着绝缘体315覆盖半导体区域313的侧面及顶面的方式设置导电体316。注意，导电体316可以使用调整功函数的材料形成。因为利用半导体衬底的凸部，所以具有这种结构的晶体管300也被称为FIN型晶体管。另外，也可以以与凸部的顶面接触的方式设置用作用来形成凸部的掩模的绝缘体。虽然在此示出对半导体衬底的一部分进行加工来形成凸部的情况，但是也可以对SOI衬底进行加工来形成具有凸形状的半导体膜。
在图29所示的存储装置中，存储单元600a与存储单元600b邻接地设置。存储单元600a及存储单元600b的每一个包括晶体管300、晶体管200以及电容器360，并且与布线3001、布线3002、布线3003、布线3004、布线3005以及布线3006电连接。在存储单元600a及存储单元600b中，也同样地将晶体管300的栅极和电容器360的一个电极电连接的节点称为节点FG。注意，布线3002是相邻的存储单元600a和存储单元600b共用的布线。
注意，当将存储单元设置为阵列状时，在读出操作中必须读出所希望的存储单元的数据。例如，在是NOR型存储单元阵列的情况下，通过使不读出数据的存储单元的晶体管300关闭，能够仅读出所希望的存储单元中的数据。在此情况下，可以对与不读出数据的存储单元连接的布线3005供应不管施加到节点FG的电荷如何都使晶体管300关闭的电位，即低于Vth_H的电位。或者，例如，在是NAND型存储单元阵列的情况下，通过使不读出数据的存储单元的晶体管300开启，能够仅读出所希望的存储单元中的数据。在此情况下，可以对与不读出数据的存储单元连接的布线3005供应不管施加到节点FG的电荷如何都使晶体管300开启的电位，即高于Vth_L的电位。
以上是对结构实例的说明。通过采用本结构，可以在具有包含氧化物半导体的晶体管的半导体装置中抑制电特性变动且提高可靠性。在具有包含氧化物半导体的晶体管的半导体装置中可以降低功耗。可以实现具有包含氧化物半导体的晶体管的半导体装置的微型化或高集成化。可以以高生产率提供微型化或高集成化半导体装置。
本实施方式所示的结构、方法等可以与其他实施方式所示的结构、方法等适当地组合而实施。
(实施方式3)
在本实施方式中说明包括本发明的一个实施方式的半导体装置的帧存储器，该帧存储器能够用于显示控制器IC以及源级驱动器IC等。
例如，作为帧存储器可以采用包括1T1C(1个晶体管、1个电容器)型存储器单元的动态随机存取存储器(DRAM)。另外，可以采用在存储器单元中使用OS晶体管的存储装置(以下称为OS存储器)。在此，作为OS存储器的一个例子，说明包括1T1C型存储器单元的RAM。在此，将这样的RAM称为动态随机存取存储器(dynamic oxide semiconductor RAM：DOSRAM)。图30示出DOSRAM的结构实例。
《DOSRAM1400》
DOSRAM1400包括控制器1405、行电路1410、列电路1415、存储器单元以及检测放大器阵列1420(以下称为MC-SA阵列1420)。
行电路1410包括解码器1411、字线驱动器电路1412、列选择器1413、检测放大驱动器电路1414。列电路1415包括全局检测放大器阵列1416、输入/输出电路1417。全局检测放大器阵列1416包括多个全局检测放大器1447。MC-SA阵列1420包括存储器单元阵列1422、检测放大器阵列1423、全局位线GBLL、GBLR。
(MC-SA阵列1420)
MC-SA阵列1420具有存储器单元阵列1422层叠于检测放大器阵列1423上的叠层结构。全局位线GBLL、GBLR层叠于存储器单元阵列1422上。DOSRAM1400采用位线被分层为区域位线和全局位线的分层位线结构。例如，在将图28所示的半导体装置用于DOSRAM1400的情况下，存储单元阵列1422可以包括具有晶体管200及电容器360的层，读出放大器阵列1423可以包括具有晶体管300的层。
存储器单元阵列1422包括N个局部存储器单元阵列1425〈0〉-1425〈N-1〉，其中N为2以上的整数。图31A示出局部存储器单元阵列1425的结构实例。局部存储器单元阵列1425包括多个存储器单元1445、多个字线WL、多个位线BLL、BLR。在图31A的例子中，局部存储器单元阵列1425具有开位线型结构，但是也可以具有折叠位线型结构。
图31B示出存储器单元1445的电路结构实例。存储器单元1445包括晶体管MW1、电容器CS1、端子B1、B2。晶体管MW1具有控制电容器CS1的充放电的功能。晶体管MW1的栅极电连接于字线，晶体管MW1的第一端子电连接于位线，晶体管MW1的第二端子电连接于电容器CS1的第一端子。电容器CS1的第二端子电连接于端子B2。端子B2被输入恒电压(例如，低电源电压)。例如，在将图28所示的半导体装置用于DOSRAM1400的情况下，作为晶体管MW1可以使用晶体管200，作为电容器CS1可以使用电容器360。
晶体管MW1包括背栅极，背栅极电连接于端子B1。因此，可以根据施加到端子B1的电压改变晶体管MW1的阈值电压。例如，固定电压(例如，负的恒电压)可以施加到端子B1，或者可以根据DOSRAM1400的工作，改变施加到端子B1的电压。
可以将晶体管MW1的背栅极电连接于晶体管MW1的栅极、源极或者漏极。或者，晶体管MW1不一定需要包括背栅极。
检测放大器阵列1423包括N个区域检测放大器阵列1426〈0〉-1426〈N-1〉。区域检测放大器阵列1426包括1个开关阵列1444和多个检测放大器1446。检测放大器1446电连接有位线对。检测放大器1446具有对位线对进行预充电的功能、放大位线对的电压差的功能、保持该电压差的功能。开关阵列1444具有选择位线对，并使选择的位线对和全局位线对互相电连接的功能。
在此，将被检测放大器同时比较的2个位线总称为位线对。将被全局检测放大器同时比较的2个全局位线总称为全局位线对。可以将位线对称为一对位线，将全局位线对称为一对全局位线。在此，位线BLL和位线BLR形成1组位线对。全局位线GBLL和全局位线GBLR形成1组全局位线对。在以下的说明中，也使用表现“位线对(BLL、BLR)”、“全局位线对(GBLL、GBLR)”。
(控制器1405)
控制器1405具有控制DOSRAM1400的全部工作的功能。控制器1405具有：对从外部输入的指令信号进行逻辑运算并决定工作模式的功能；生成行电路1410和列电路1415的控制信号以使决定的工作模式被执行的功能；保持从外部输入的地址信号的功能；以及生成内部地址信号的功能。
(行电路1410)
行电路1410具有驱动MC-SA阵列1420的功能。解码器1411具有对地址信号进行解码的功能。字线驱动器电路1412生成选择被访问的行的字线WL的选择信号。
列选择器1413、检测放大驱动器电路1414是用于驱动检测放大器阵列1423的电路。列选择器1413具有生成选择被访问的列的位线的选择信号的功能。来自列选择器1413的选择信号控制各区域检测放大器阵列1426的开关阵列1444。来自检测放大驱动器电路1414的控制信号使多个区域检测放大器阵列1426的每一个独立驱动。
(列电路1415)
列电路1415具有控制数据信号WDA[31：0]的输入的功能以及控制数据信号RDA[31：0]的输出的功能。数据信号WDA[31：0]是写入数据信号，数据信号RDA[31：0]是读出数据信号。
全局检测放大器1447电连接于全局位线对(GBLL、GBLR)。全局检测放大器1447具有放大全局位线对(GBLL、GBLR)之间的电压差的功能以及保持该电压差的功能。对全局位线对(GBLL、GBLR)的数据的写入以及读出由输入/输出电路1417执行。
对DOSRAM1400的写入工作的概要进行说明。通过输入/输出电路1417，数据被写入到全局位线对。全局位线对的数据由全局检测放大器阵列1416保持。通过地址信号所指定的区域检测放大器阵列1426的开关阵列1444，全局位线对的数据被写入到被写入数据的列的位线对。区域检测放大器阵列1426放大被写入的数据并保持被放大的数据。在被指定的局部存储器单元阵列1425中，由行电路1410选择对象行的字线WL，对选择行的存储器单元1445写入区域检测放大器阵列1426的保持数据。
对DOSRAM1400的读出工作的概要进行说明。由地址信号指定局部存储器单元阵列1425的1行。在被指定的局部存储器单元阵列1425中，选择被读出数据的行的字线WL，存储器单元1445的数据写入到位线。由区域检测放大器阵列1426将各列的位线对的电压差作为数据检测出并保持该数据。由开关阵列1444将地址信号所指定的列的数据写入到全局位线对；该数据选自区域检测放大器阵列1426所保持的数据中。全局检测放大器阵列1416检测出并保持全局位线对的数据。将全局检测放大器阵列1416的保持数据输出到输入/输出电路1417。由此，完成读出工作。
由于通过电容器CS1的充放电来改写数据，所以理论上对DOSRAM1400的改写次数没有限制，而且数据可以以低能耗写入并读出。存储器单元1445的简单电路结构容易实现大存储容量化。
晶体管MW1是OS晶体管。OS晶体管的极小的关态电流可以抑制电容器CS1的电荷泄漏。因此，DOSRAM1400的保持时间比DRAM长很多。由此可以减少刷新频度，而可以降低刷新工作所需要的功率。因此，通过使用DOSRAM1400作为帧存储器，可以降低显示控制器IC以及源驱动器IC的功耗。
由于MC-SA阵列1420具有叠层结构，所以可以将位线长度减短为靠近于区域检测放大器阵列1426的长度的长度。通过减短位线，位线电容减小，由此可以降低存储器单元1445的保持电容。另外，通过在区域检测放大器阵列1426中设置开关阵列1444，可以减少长位线的个数。综上理由，DOSRAM1400的访问时驱动的负载被降低，而可以降低显示控制器IC以及源驱动器IC的能耗。
本实施方式所示的结构可以与其他实施方式所示的任何结构适当地组合而实施。
(实施方式4)
在本实施方式中，作为应用了本发明的一个实施方式的将氧化物用作半导体的晶体管(OS晶体管)的半导体装置的一个例子，对现场可编程门阵列(FPGA)进行说明。在本实施方式的FPGA中，将OS存储器用于配置存储器及寄存器。在此，将上述FPGA称为“OS-FPGA”。
OS存储器是至少包括电容器和控制该电容器的充放电的OS晶体管的存储器。因OS晶体管的关态电流极低而OS存储器具有优良的保持特性，从而可以被用作非易失性存储器。
图32A示出OS-FPGA的结构实例。图32A所示的OS-FPGA3110能够实现进行利用多上下文结构的上下文切换以及根据每个PLE的细粒度电源门控的常关闭运算。OS-FPGA3110包括控制器3111、字线驱动器3112、数据驱动器3113和可编程区域3115。
可编程区域3115包括两个输入输出块(IOB)3117和核心3119。IOB3117包括多个可编程输入输出电路。核心3119包括多个逻辑阵列块(LAB)3120和多个开关阵列块(SAB)3130。LAB3120包括多个PLE3121。图32B示出包括五个PLE3121的LAB3120的例子。如图32C所示，SAB3130包括排列为阵列状的多个开关块(SB)3131。LAB3120通过其输入端子及SAB3130与四个方向(上下左右)上的LAB3120连接。
参照图33A至图33C对SB3131进行说明。图33A的SB3131被输入data、datab、信号context[1:0]、信号word[1:0]。data、datab是配置数据，data和datab的逻辑处于互补关系。OS-FPGA3110的上下文数为2，信号context[1:0]是上下文选择信号。信号word[1:0]是字线选择信号，被输入信号word[1:0]的布线都是字线。
SB3131包括可编程选路开关(PRS)3133[0]和3133[1]。PRS3133[0]和3133[1]各自包括能够储存互补数据的配置存储器(CM)。注意，在不区分PRS3133[0]和PRS3133[1]的情况下，将它们的每一个称为PRS3133。其他构成要素也同样。
图33B示出PRS3133[0]的电路结构实例。PRS3133[0]和PRS3133[1]具有相同的电路结构。在PRS3133[0]与PRS3133[1]之间，被输入的上下文选择信号和字线选择信号不同。信号context[0]、word[0]输入到PRS3133[0]，信号context[1]、word[1]输入到PRS3133[1]。例如，在SB3131中，当信号context[0]成为“H”时，PRS3133[0]成为活动状态。
PRS3133[0]包括CM3135、Si晶体管M31。Si晶体管M31是由CM3135控制的传输晶体管(pass transistor)。CM3135包括存储电路3137和3137B。存储电路3137和3137B具有相同的电路结构。存储电路3137包括电容器C31、OS晶体管MO31和MO32。存储电路3137B包括电容器CB31、OS晶体管MOB31和MOB32。
OS晶体管MO31、MO32、MOB31和MOB32各自包括背栅极，这些背栅极与分别供应固定电压的电源线电连接。
Si晶体管M31的栅极、OS晶体管MO32的栅极、OS晶体管MOB32的栅极分别相当于节点N31、节点N32、节点NB32。节点N32和NB32各自是CM3135的电荷保持节点。OS晶体管MO32控制节点N31与信号context[0]用信号线之间的导通状态。OS晶体管MOB32控制节点N31与低电位电源线VSS之间的导通状态。
存储电路3137所保持的数据的逻辑和存储电路3137B所保持的数据的逻辑处于互补关系。因此，OS晶体管MO32或MOB32成为导通状态。
参照图33C对PRS3133[0]的工作实例进行说明。PRS3133[0]已写入有配置数据，PRS3133[0]的节点N32为“H”，节点NB32为“L”。
在信号context[0]为“L”的期间，PRS3133[0]处于非活动状态。在该期间，即使PRS3133[0]的输入端子转移为“H”，Si晶体管M31的栅极也维持“L”，PRS3133[0]的输出端子也维持“L”。
在信号context[0]为“H”的期间，PRS3133[0]处于活动状态。当信号context[0]转移为“H”时，根据CM3135所储存的配置数据，Si晶体管M31的栅极转移为“H”。
在PRS3133[0]处于活动状态的期间，当输入端子的电位转移为“H”时，由于存储电路3137的OS晶体管MO32是源极跟随器，所以通过升压Si晶体管M31的栅极电压上升。其结果是，存储电路3137的OS晶体管MO32丢失驱动能力，Si晶体管M31的栅极成为浮动状态。
在具有多上下文功能(multi context function)的PRS3133中，CM3135还被用作多路复用器。
图34示出PLE3121的结构实例。PLE3121包括查找表(LUT)块3123、寄存器块3124、选择器3125和CM3126。LUT块3123根据输入inA至inD选择其内部的数据，并将其输出。选择器3125根据CM3126所储存的配置数据选择LUT块3123的输出或寄存器块3124的输出。
PLE3121通过功率开关3127与电压VDD用电源线电连接。功率开关3127的开启还是关闭根据CM3128所储存的配置数据而决定。通过根据各PLE3121设置功率开关3127，可以进行细粒度电源门控。由于细粒度电源门控功能，可以对在切换上下文之后不使用的PLE3121进行电源门控，所以可以有效地降低待机功率。
为了实现常关闭运算，寄存器块3124使用非易失性寄存器形成。PLE3121中的非易失性寄存器是包括OS存储器的触发器(以下，称为OS-FF)。
寄存器块3124包括OS-FF3140[1]和3140[2]。信号user_res、信号load、信号store输入到OS-FF3140[1]和3140[2]。时钟信号CLK1输入到OS-FF3140[1]，时钟信号CLK2输入到OS-FF3140[2]。图35A示出OS-FF3140的结构实例。
OS-FF3140包括FF3141和影子寄存器3142。FF3141包括节点CK、R、D、Q和QB。节点CK被输入时钟信号。节点R被输入信号user_res。信号user_res是复位信号。节点D是数据输入节点，节点Q是数据输出节点。节点Q和节点QB的逻辑处于互补关系。
影子寄存器3142被用作FF3141的备份电路。影子寄存器3142根据信号store对节点Q和QB的数据进行备份，并且根据信号load将所备份的数据回写到节点Q、QB。
影子寄存器3142包括反相器电路3188和3189、Si晶体管M37和MB37以及存储电路3143和3143B。存储电路3143和3143B具有与PRS3133的存储电路3137相同的电路结构。存储电路3143包括电容器C36、OS晶体管MO35和OS晶体管MO36。存储电路3143B包括电容器CB36、OS晶体管MOB35和OS晶体管MOB36。节点N36和NB36分别相当于OS晶体管MO36和OS晶体管MOB36的栅极，并它们都是电荷保持节点。节点N37和NB37相当于Si晶体管M37和MB37的栅极。
OS晶体管MO35、MO36、MOB35和MOB36各自包括背栅极，这些背栅极与分别供应固定电压的电源线电连接。
参照图35B对OS-FF3140的工作方法的例子进行说明。
(备份)
当“H”的信号store输入到OS-FF3140时，影子寄存器3142对FF3141的数据进行备份。当被输入节点Q的数据时，节点N36成为“L”，当被写入节点QB的数据时，节点NB36成为“H”。然后，进行电源门控，使功率开关3127成为关闭状态。虽然FF3141的节点Q和QB的数据被消失，但是即使在停止电源供应的状态下，影子寄存器3142也保持所备份的数据。
(恢复)
使功率开关3127成为导通状态，对PLE3121供应电源。然后，当“H”的信号load输入到OS-FF3140时，影子寄存器3142将所备份的数据回写到FF3141。因为节点N36为“L”，所以节点N37维持“L”，而因为节点NB36为“H”，所以节点NB37为“H”。因此，节点Q成为“H”，节点QB成为“L”。换言之，OS-FF3140恢复到备份工作时的状态。
通过组合细粒度电源门控与OS-FF3140的备份/恢复工作，可以有效地降低OS-FPGA3110的功耗。
作为可能在存储电路中发生的误差，可以举出因辐射入射而产生的软错误。软错误是如下现象：从构成存储器或封装的材料等释放的α线或从宇宙入射到大气的一次宇宙射线与存在于大气中的原子的原子核产生核反应而产生的二次宇宙射线中性子等照射到晶体管以生成电子空穴对，由此产生保持在存储器中的数据反转等的故障。包括OS晶体管的OS存储器的软错误耐性高。因此，包括OS存储器的OS-FPGA3110可以具有高可靠性。
本实施方式所示的结构可以与其他实施方式所示的任何结构适当地组合而实施。
(实施方式5)
在本实施方式中，对包括本发明的一个实施方式的半导体装置如上述存储装置等的CPU的一个例子进行说明。
<CPU的结构>
图36所示的半导体装置5400包括CPU核5401、电源管理单元5421及外围电路5422。电源管理单元5421包括功率控制器5402及功率开关5403。外围电路5422包括具有高速缓冲存储器的高速缓存5404、总线接口(BUS I/F)5405及调试接口(Debug I/F)5406。CPU核5401包括数据总线5423、控制装置5407、PC(程序计数器)5408、流水线寄存器5409、流水线寄存器5410、ALU(Arithmetic logic unit：算术逻辑单元)5411及寄存器堆5412。经过数据总线5423进行CPU核5401与高速缓存5404等外围电路5422之间的数据的发送和接收。
半导体装置(单元)可以被用于功率控制器5402、控制装置5407等的很多逻辑电路。尤其是，该半导体装置(单元)可以被用于能够使用标准单元构成的所有逻辑电路。其结果是，可以提供一种小型的半导体装置5400。另外，可以提供一种能够减少功耗的半导体装置5400。此外，可以提供一种能够提高工作速度的半导体装置5400。另外，可以提供一种能够减少电源电压的变动的半导体装置5400。
当将p沟道型Si晶体管、上述实施方式所记载的在沟道形成区域中包含氧化物半导体(优选为包含In、Ga及Zn的氧化物)的晶体管用于半导体装置(单元)，并且将该半导体装置(单元)用于半导体装置5400中时，可以提供一种小型的半导体装置5400。另外，可以提供一种能够减少功耗的半导体装置5400。此外，可以提供一种能够提高工作速度的半导体装置5400。尤其是，当作为Si晶体管只采用p沟道晶体管时，可以降低制造成本。
控制装置5407通过对PC5408、流水线寄存器5409、流水线寄存器5410、ALU5411、寄存器堆5412、高速缓存5404、总线接口5405、调试接口5406及功率控制器5402的工作进行整体控制，能够将被输入的应用软件等程序所包含的指令解码并执行。
ALU5411具有进行四则运算及逻辑运算等各种运算处理的功能。
高速缓存5404具有暂时储存使用次数多的数据的功能。PC5408是具有储存接下来执行的指令的地址的功能的寄存器。注意，虽然在图36中未图示，但是高速缓存5404还设置有控制高速缓冲存储器的工作的高速缓存控制器。
流水线寄存器5409具有暂时储存指令数据的功能。
寄存器堆5412具有包括常用寄存器的多个寄存器，而可以储存从主存储器读出的数据或者由ALU5411的运算处理的结果得出的数据等。
流水线寄存器5410具有暂时储存用于ALU5411的运算处理的数据或者由ALU5411的运算处理的结果得出的数据等的功能。
总线接口5405具有半导体装置5400与位于半导体装置5400的外部的各种装置之间的数据的路径的功能。调试接口5406具有用来将控制调试的指令输入到半导体装置5400的信号的路径的功能。
功率开关5403具有控制对半导体装置5400所包括的功率控制器5402以外的各种电路供应电源电压的功能。上述各种电路分别属于几个电源定域，属于同一电源定域的各种电路被功率开关5403控制是否供应电源电压。另外，功率控制器5402具有控制功率开关5403的工作的功能。
通过具有上述结构，半导体装置5400能够进行电源门控。对电源门控的工作流程的一个例子进行说明。
首先，CPU核5401将停止供应电源电压的时机设定在功率控制器5402的寄存器中。接着，从CPU核5401对功率控制器5402发送开始进行电源门控的指令。接着，半导体装置5400内的各种寄存器及高速缓存5404开始进行数据的备份。接着，利用功率开关5403停止对半导体装置5400所包括的功率控制器5402以外的各种电路的电源电压供应。接着，通过对功率控制器5402输入中断信号，开始对半导体装置5400所包括的各种电路的电源电压供应。注意，也可以对功率控制器5402设置计数器，不依靠输入中断信号而利用该计数器来决定开始供应电源电压的时机。接着，各种寄存器及高速缓存5404开始进行数据的恢复。接着，再次开始执行控制装置5407中的指令。
在处理器整体或者处理器所包括的一个或多个逻辑电路中能够进行这种电源门控。另外，即使在较短的时间内也可以停止供应电力。因此，可以以空间上或时间上微细的粒度减少功耗。
在进行电源门控时，优选在较短的期间中将CPU核5401或外围电路5422所保持的数据备份。由此，可以在较短的期间中进行电源的开启或关闭，从而可以实现低功耗化。
为了在较短的期间中将CPU核5401或外围电路5422所保持的数据备份，触发器电路优选在其电路内进行数据备份(将其称为能够备份的触发器电路)。另外，SRAM单元优选在单元内进行数据备份(将其称为能够备份的SRAM单元)。能够备份的触发器电路和SRAM单元优选包括在沟道形成区域中包含氧化物半导体(优选为包含In、Ga及Zn的氧化物)的晶体管。其结果是，晶体管具有低关态电流，由此能够备份的触发器电路或SRAM单元可以长期间保持数据而不需要电力供应。当晶体管的开关速度快时，能够备份的触发器电路和SRAM单元有时可以在较短的期间中进行数据备份及恢复。
参照图37对能够备份的触发器电路的例子进行说明。
图37所示的半导体装置5500是能够备份的触发器电路的一个例子。半导体装置5500包括第一存储电路5501、第二存储电路5502、第三存储电路5503以及读出电路5504。电位V1与电位V2的电位差作为电源电压被供应到半导体装置5500。电位V1和电位V2中的一个为高电平，另一个为低电平。下面，以电位V1为低电平而电位V2为高电平的情况为例，对半导体装置5500的结构例子进行说明。
第一存储电路5501具有在半导体装置5500被供应电源电压的期间中被输入包括数据的信号D时保持该数据的功能。而且，在半导体装置5500被供应电源电压的期间，从第一存储电路5501输出包括所保持的数据的信号Q。另一方面，在半导体装置5500没有被供应电源电压的期间中，第一存储电路5501不能保持数据。就是说，可以将第一存储电路5501称为易失性存储电路。
第二存储电路5502具有读取并储存(或备份)保持在第一存储电路5501中的数据的功能。第三存储电路5503具有读取并储存(或备份)保持在第二存储电路5502中的数据的功能。读出电路5504具有读取保持在第二存储电路5502或第三存储电路5503中的数据并将其储存(或恢复)在第一存储电路5501中的功能。
尤其是，第三存储电路5503具有即使在半导体装置5500没有被供应电源电压的期间中也读取并储存(或备份)保持在第二存储电路5502中的数据的功能。
如图37所示，第二存储电路5502包括晶体管5512及电容器5519。第三存储电路5503包括晶体管5513、晶体管5515以及电容器5520。读出电路5504包括晶体管5510、晶体管5518、晶体管5509以及晶体管5517。
晶体管5512具有将根据保持在第一存储电路5501中的数据的电荷充电到电容器5519并将该电荷从电容器5519放电的功能。晶体管5512优选将根据保持在第一存储电路5501中的数据的电荷高速地充电到电容器5519并将该电荷从电容器5519高速地放电。具体而言，晶体管5512优选在沟道形成区域中包含具有结晶性的硅(优选为多晶硅，更优选为单晶硅)。
晶体管5513的导通状态或非导通状态根据保持在电容器5519中的电荷被选择。晶体管5515具有在晶体管5513处于导通状态时将根据布线5544的电位的电荷充电到电容器5520并将该电荷从电容器5520放电的功能。优选晶体管5515的关态电流极低。具体而言，晶体管5515在沟道形成区域中包含氧化物半导体(优选为包含In、Ga及Zn的氧化物)。
以下，具体地说明各元件之间的连接关系。晶体管5512的源极和漏极中的一个与第一存储电路5501连接。晶体管5512的源极和漏极中的另一个与电容器5519的一个电极、晶体管5513的栅极及晶体管5518的栅极连接。电容器5519的另一个电极与布线5542连接。晶体管5513的源极和漏极中的一个与布线5544连接。晶体管5513的源极和漏极中的另一个与晶体管5515的源极和漏极中的一个连接。晶体管5515的源极和漏极中的另一个与电容器5520的一个电极及晶体管5510的栅极连接。电容器5520的另一个电极与布线5543连接。晶体管5510的源极和漏极中的一个与布线5541连接。晶体管5510的源极和漏极中的另一个与晶体管5518的源极和漏极中的一个连接。晶体管5518的源极和漏极中的另一个与晶体管5509的源极和漏极中的一个连接。晶体管5509的源极和漏极中的另一个与晶体管5517的源极和漏极中的一个及第一存储电路5501连接。晶体管5517的源极和漏极中的另一个与布线5540连接。在图37中，晶体管5509的栅极与晶体管5517的栅极连接，但是晶体管5509的栅极不一定必须与晶体管5517的栅极连接。
作为晶体管5515，可以使用上述实施方式所例示的晶体管。因为晶体管5515的关态电流低，所以半导体装置5500可以长期间保持数据而不需要电力供应。因为晶体管5515的开关特性良好，所以半导体装置5500可以高速地进行备份和恢复。
本实施方式所示的结构可以与其他实施方式所示的任何结构适当地组合而实施。
(实施方式6)
本实施方式中，参照图38A及图38B以及图39A及图39B说明本发明的一个实施方式的半导体装置的一个方式。
<半导体晶片、芯片>
图38A是示出进行切割处理之前的衬底711的俯视图。作为衬底711，例如可以使用半导体衬底(也称为“半导体晶片”)。在衬底711上设置有多个电路区域712。在电路区域712中，也可以设置本发明的一个实施方式的半导体装置等。
多个电路区域712的每一个都被分离区域713围绕。将分离线(也称为“切割线”)714设定在与分离区域713重叠的位置。可以沿着分离线714将衬底711切割成包括电路区域712的芯片715。图38B示出芯片715的放大图。
另外，也可以在分离区域713中设置导电层或半导体层等。通过在分离区域713中设置导电层或半导体层等，可以缓和可能在切割工序中产生的ESD，而防止切割工序的成品率下降。一般来说，为了冷却衬底、去除刨花、防止带电等，在将溶解有碳酸气体等以降低了其电阻率的纯水供应到切削部的同时进行切割工序。通过在分离区域713中设置导电层或半导体层等，可以减少该纯水的使用量。因此，可以降低半导体装置的生产成本。另外，可以以高生产率制造半导体装置。
<电子构件>
参照图39A及图39B对使用芯片715的电子构件的一个例子进行说明。注意，电子构件也被称为半导体封装或IC用封装。电子构件根据端子取出方向及端子的形状等存在多个规格和名称。
在组装工序(后工序)中组合任何上述实施方式所示的半导体装置与该半导体装置之外的构件，来完成电子构件。
参照图39A所示的流程图对后工序进行说明。在前工序中，在衬底711上形成本发明的一个实施方式的半导体装置等之后，进行研磨该衬底711的背面(没有形成半导体装置等的面)的背面研磨工序(步骤S721)。当因研磨而衬底711变薄时，可以实现电子构件的小型化。
接着，在切割工序(dicing step)(步骤S722)中，将衬底711分成多个芯片715。然后，在芯片接合工序(die bonding step)(步骤S723)中，将切割的芯片715接合于引线框架上。为了在芯片接合工序中接合芯片715与引线框架，根据产品适当地选择合适的方法，如利用树脂的接合或利用胶带的接合等。注意，也可以对中介层衬底(interposersubstrate)接合芯片715代替引线框架。
接着，进行将引线框架的引线与芯片715上的电极通过金属细线(wire)电连接的引线键合(wire bonding)工序(步骤S724)。作为金属细线可以使用银线或金线。此外，例如，引线键合可以使用球键合(ball bonding)或楔键合(wedge bonding)。
进行由环氧树脂等密封被引线键合的芯片715的模塑(molding)工序(步骤S725)。通过进行模塑封工序，使电子构件的内部被树脂填充，可以保护将芯片715与引线连接的金属细线免受机械外力的影响，还可以降低因水分或灰等尘而导致的特性劣化(可靠性的降低)。
接着，进行对引线框架的引线进行电镀处理的引线电镀工序(步骤S726)。通过该电镀处理可以防止引线生锈，而在后面将引线安装于印刷电路板时，可以更加确实地进行焊接。接着，进行对引线进行切断及成型加工的成型工序(步骤S727)。
接着，对封装表面进行印字(marking)工序(步骤S728)。例如，在调查外观形状的优劣或工作故障的有无的检验工序(步骤S729)之后，完成电子构件。
图39B是示出完成的电子构件的透视示意图。图39B是示出作为电子构件的一个例子的四侧引脚扁平封装(QFP)的透视示意图。图39B所示的电子构件750包括引线755及芯片715。电子构件750也可以包括多个芯片715。
图39B的电子构件750例如安装于印刷电路板752上。在印刷电路板752设置上彼此组合而电连接的多个电子构件750，由此完成安装有电子构件的电路板(电路板754)。完成的电路板754被设置在电子设备等中。
本实施方式所示的结构可以与其他实施方式所示的任何结构适当地组合而实施。
(实施方式7)
<电子设备>
本发明的一个实施方式的半导体装置可以应用于各种电子设备。图40A至图40F各自示出使用本发明的一个实施方式的半导体装置的电子设备的具体例子。
图40A是示出汽车的一个例子的外观图。汽车2980包括车体2981、车轮2982、仪表盘2983及灯2984等。汽车2980具有天线、电池等。
图40B所示的信息终端2910包括外壳2911、显示部2912、麦克风2917、扬声器部2914、照相机2913、外部连接部2916及操作开关2915等。显示部2912设置有使用柔性衬底的显示面板及触摸屏。信息终端2910在外壳2911的内侧还具有天线、电池等。信息终端2910例如可以被用作智能手机、移动电话、平板信息终端、平板电脑或电子书阅读器终端等。
图40C所示的笔记本型个人计算机2920包括外壳2921、显示部2922、键盘2923及指向装置2924等。笔记本型个人计算机2920在外壳2921的内侧还具有天线、电池等。
图40D所示的摄像机2940包括外壳2941、外壳2942、显示部2943、操作开关2944、透镜2945及连接部2946等。操作开关2944及透镜2945设置在外壳2941上，显示部2943设置在外壳2942上。摄像机2940在外壳2941的内侧还具有天线、电池等。外壳2941和外壳2942由连接部2946连接，由连接部2946可以改变外壳2941和外壳2942之间的角度。另外，可以根据外壳2942与外壳2941之间的角度而改变显示在显示部2943中的图像的方向并切换图像的显示及非显示。
图40E示出手镯型信息终端的一个例子。信息终端2950包括外壳2951及显示部2952等。信息终端2950在外壳2951的内侧还具有天线、电池等。显示部2952由具有曲面的外壳2951支撑。因为显示部2952具备使用柔性衬底的显示面板，所以可以提供一种具有柔性、轻量且方便性良好的信息终端2950。
图40F示出手表型信息终端的一个例子。信息终端2960包括外壳2961、显示部2962、腕带2963、表扣2964、操作开关2965、输入输出端子2966等。信息终端2960在外壳2961的内侧还具有天线、电池等。信息终端2960可以执行移动电话、电子邮件、文章的阅读及编写、音乐播放、网络通信、电脑游戏等各种应用程序。
显示部2962的显示面弯曲，能够在所弯曲的显示面上进行显示。另外，显示部2962具备触摸传感器，可以用手指或触屏笔等触摸屏幕来进行操作。例如，通过触摸显示于显示部2962的图标2967，可以启动应用程序。操作开关2965除了时刻设定之外，还可以具有电源开关、无线通信的开关、静音模式的设置及取消、省电模式的设置及取消等各种功能。例如，通过利用组装在信息终端2960中的操作系统，也可以设定操作开关2965的功能。
信息终端2960可以执行依据通信标准的近距离无线通信。例如，可以进行信息终端2960与可无线通信的耳麦之间的相互通信，而可以进行免提通话。另外，信息终端2960具备输入输出端子2966，可以通过连接器直接与其他信息终端进行数据的交换。另外，也可以通过输入输出端子2966进行充电。充电动作也可以利用无线供电进行，而不通过输入输出端子2966进行。
例如，使用本发明的一个实施方式的半导体装置的存储装置可以在长期间保持上述电子设备的控制数据和控制程序等。通过使用本发明的一个实施方式的半导体装置，可以实现高可靠性的电子设备。
本实施方式所示的结构可以与其他实施方式或实施例等所记载的结构适当地组合而实施。
[实施例]
在本实施例中，作为本发明的一个实施方式的半导体装置，制造图1所示的多个包括晶体管400、电容器100及连接部160的单元被配置为矩阵状的半导体装置。另外，说明使用扫描透射电子显微镜(STEM：Scanning Transmission Electron Microscope)对该半导体装置进行观察的结果。注意，本实施例中制造的半导体装置的晶体管具有与图20A至图20C所示的晶体管400a相同的结构。
注意，关于电容器100及连接部160的制造方法，可以参照图2至图16的记载。关于晶体管400a的制造方法，可以参照图21A至图21H以及图22A至图22F的记载。
首先，形成晶体管400a。作为衬底准备形成有厚度为400nm的热氧化膜的硅衬底。
接着，作为绝缘体401，利用RF溅射法形成厚度为40nm的氧化铝。
接着，作为绝缘体301，利用PECVD法形成厚度为150nm的氧氮化硅。接着，在绝缘体301中利用镶嵌法形成用来埋入导电体310的开口。
接着，作为将成为导电体310a的导电膜，利用溅射法形成厚度为40nm的氮化钽。接着，作为将成为导电体310b的导电膜，沉积在厚度为5nm的氮化钛上层叠有厚度为250nm的钨的叠层膜。氮化钛利用ALD法沉积，钨利用金属CVD法沉积。然后，对上述导电膜进行CMP处理，来在绝缘体301的开口的内部形成导电体310a及导电体310b。
接着，作为绝缘体302，利用PECVD法沉积厚度为10nm的氧氮化硅。接着，作为绝缘体303，利用ALD法沉积厚度为20nm的氧化铪。接着，作为绝缘体402，利用PECVD法沉积厚度为30nm的氧氮化硅。
接着，在氧气氛下以400℃进行加热处理1小时。
接着，作为氧化膜406A，利用DC溅射法使用In：Ga：Zn＝1：3：4[原子个数比]靶材及氧气体45sccm的沉积气体沉积厚度为5nm的In-Ga-Zn氧化物。将沉积压力设定为0.7Pa(使用日本佳能-安内华公司制造的小型真空计MG-2进行测定)。将沉积功率设定为500W。将衬底温度设定为200℃。将靶材-衬底间距离设定为60mm。
然后，在不暴露于外气的状态下作为氧化膜406B利用DC溅射法使用In：Ga：Zn＝4：2：4.1[原子个数比]靶材及氩气体40sccm及氧气体5sccm的沉积气体连续地沉积厚度为15nm的In-Ga-Zn氧化物。将沉积压力设定为0.7Pa(使用日本佳能-安内华公司制造的小型真空计MG-2进行测定)。将沉积功率设定为500W。将衬底温度设定为130℃。将靶材-衬底间距离设定为60mm。
接着，在氮气氛下以400℃进行加热处理1小时。再者，在氧气氛下以400℃进行加热处理1小时。
接着，作为将成为导电体416a1、416a2的导电膜，利用DC溅射法沉积厚度为20nm的氮化钽。
接着，作为将成为阻挡膜417a1、417a2的膜，利用ALD法沉积厚度为5nm的氧化铝。
接着，作为被用作硬掩模的导电体，利用DC溅射法沉积厚度为15nm的氮化钽。
接着，对氧化膜406A、氧化膜406B、将成为导电体416a1、416a2的导电膜及将成为阻挡膜417a1、417a2的膜进行干蚀刻，来形成氧化物406a、氧化物406b、导电体416a1、导电体416a2、阻挡膜417a1及阻挡膜417a2。
接着，作为氧化膜406C，利用DC溅射法使用In：Ga：Zn＝1：3：2[原子个数比]靶材及氧气体45sccm的沉积气体沉积厚度为5nm的In-Ga-Zn氧化物。将沉积压力设定为0.7Pa(使用日本佳能-安内华公司制造的小型真空计MG-2进行测定)。将沉积功率设定为500W。将衬底温度设定为130℃。将靶材-衬底间距离设定为60mm。
接着，作为绝缘膜412A，利用PECVD法沉积厚度为10nm的氧氮化硅。
接着，作为将成为导电体404b的导电膜，利用DC溅射法沉积厚度为10nm的氮化钛。再者，作为将成为导电体404c的导电膜，利用DC溅射法沉积厚度为30nm的钨。注意，在本实施例中，不形成对应于晶体管400a的导电体404a的导电体。
接着，利用光刻法对将成为导电体404b的导电膜及将成为导电体404c的导电膜进行加工来形成导电体404b及导电体404c。
接着，作为将成为阻挡膜418的膜，利用ALD法沉积厚度为7nm的氧化铝。
接着，利用光刻法对将成为阻挡膜418的膜、绝缘膜412A及氧化膜406C进行加工来形成阻挡膜418、绝缘体412及导电体404c。
接着，作为绝缘体410，利用PECVD法沉积厚度为310nm的氧氮化硅。然后，对绝缘体410进行CMP处理来使绝缘体410的顶面平坦化。
接着，作为绝缘体420，利用RF溅射法使用氩气体25sccm及氧气体25sccm的沉积气体形成厚度为40nm的氧化铝。将沉积压力设定为0.4Pa。将沉积功率设定为2500W。将衬底温度设定为250℃。将靶材-衬底间距离设定为60mm。
接着，在氧气氛下以350℃进行加热处理1小时。
接着，作为绝缘体410，利用PECVD法沉积厚度为100nm的氧氮化硅。
接着，通过使用硬掩模的光刻法沉积到达导电体416a1的开口及到达导电体416a2的开口。
接着，作为将成为导电体108a、108b的导电膜，在沉积厚度为20nm的氮化钛上层叠厚度为150nm的钨的叠层膜。氮化钛利用ALD法沉积，钨利用金属CVD法沉积。然后，对上述导电膜进行CMP处理，在到达导电体416a1的开口及到达导电体416a2的开口的内部形成导电体108a及导电体108b。
通过上述步骤形成晶体管400a。接着，通过如下步骤形成电容器100。
首先，作为绝缘体112，利用PECVD法沉积厚度为250nm的氧化硅。使用TEOS气体15sccm及氧气体750sccm的沉积气体沉积绝缘体112。将沉积压力设定为100Pa，将沉积功率设定为300W(27MHz)，将衬底温度设定为300℃，将电极间距离设定为14mm。
接着，作为绝缘体114，利用APCVD法沉积厚度为500nm的氧化硅。绝缘体114使用TEOS气体0.32g/分钟及O3气体58g/分钟的沉积气体沉积。将沉积压力设定为与大气压之间的差压为-200Pa，将衬底温度设定为350℃，将电极间距离设定为8.5mm。
接着，作为绝缘体116，利用PECVD法沉积厚度为50nm的氮化硅。绝缘体116使用SiH4气体20sccm、NH3气体10sccm及N2气体500sccm的沉积气体沉积。将沉积压力设定为40Pa，将沉积功率设定为900W(27MHz)，将衬底温度设定为350℃，将电极间距离设定为17mm。
接着，作为绝缘体118，利用PECVD法沉积厚度为100nm的氧化硅。绝缘体118使用SiH4气体5sccm及N2O气体1000sccm的沉积气体沉积。将沉积压力设定为133.3Pa，将沉积功率设定为45W(13.56MHz)，将衬底温度设定为325℃，将电极间距离设定为20mm。
接着，作为导电体122A，利用DC溅射法使用氩气体50sccm的沉积气体沉积厚度为90nm的钨。将沉积压力设定为0.4Pa。将沉积功率设定为1000W。将衬底温度设定为130℃。将靶材-衬底间距离设定为60mm。
接着，作为绝缘体124A，利用DC溅射法使用氩气体10sccm及氮气体10sccm的沉积气体沉积厚度为130nm的氮化硅。将沉积压力设定为0.6Pa。将沉积功率设定为1000W。将衬底温度设定为100℃。将靶材-衬底间距离设定为60mm。
接着，在绝缘体124A上涂敷有机涂敷膜，在该有机涂敷膜上涂敷抗蚀剂材料。对该抗蚀剂材料进行使用电子束的光刻法，形成抗蚀剂掩模。使用该抗蚀剂掩模对绝缘体124A及导电体122A进行干蚀刻，来形成硬掩模124及硬掩模122。干蚀刻使用能够对上下的平行平板型电极施加高频电源的CCP蚀刻装置进行。硬掩模124及硬掩模122在CCP蚀刻装置的第一蚀刻室连续地形成。下面，说明形成硬掩模124及硬掩模122时的蚀刻工序的详细内容。
首先，作为蚀刻气体使用CF4气体80sccm对有机涂敷膜进行蚀刻。将压力设定为3.0Pa，将上电极的高频功率设定为500W。将下电极的高频功率设定为100W。将电极间距离设定为80mm。将处理时间设定为13秒钟。
接着，使用CHF3气体67sccm及氧气体13sccm的蚀刻气体对绝缘体124A进行蚀刻。将压力设定为5.3Pa，将上电极的高频功率设定为550W，将下电极的高频功率设定为350W，将电极间距离设定为80mm，将处理时间设定为36秒钟。
接着，使用Cl2气体11sccm、CF4气体22sccm及氧气体22sccm的蚀刻气体对导电体122A进行蚀刻。将压力设定为0.6Pa，将上电极的高频功率设定为1000W，将下电极的高频功率设定为200W，将电极间距离设定为100mm，将处理时间设定为37秒钟。
使用通过上述步骤形成的硬掩模124及硬掩模122对绝缘体118、绝缘体116、绝缘体114及绝缘体112进行干蚀刻，来形成开口115。在形成硬掩模124及硬掩模122之后，在将衬底不从上述CCP蚀刻装置取出的状态下连续地形成开口115。在CCP蚀刻装置的第二蚀刻室形成开口115。下面，示出形成开口115时的蚀刻工序的详细内容。
首先，使用氩气体800sccm、C4F6气体22sccm及氧气体30sccm的蚀刻气体对绝缘体118进行蚀刻。将压力设定为3.3Pa，将上电极的高频功率设定为1800W，将下电极的高频功率设定为2000W，将电极间距离设定为25mm，将处理时间设定为14秒钟。
接着，使用CHF3气体50sccm及氩气体275sccm的蚀刻气体对绝缘体116进行蚀刻。将压力设定为2.6Pa，将上电极的高频功率设定为300W，将下电极的高频功率设定为1200W，将电极间距离设定为25mm，将处理时间设定为14秒钟。
接着，使用C4F6气体、氩气体800sccm及氧气体30sccm的蚀刻气体对绝缘体114、绝缘体112及绝缘体422进行蚀刻。将压力设定为3.3Pa，将上电极的高频功率设定为1800W，将下电极的高频功率设定为2000W，将电极间距离设定为25mm。当对绝缘体114、绝缘体112及绝缘体422进行蚀刻来开口115更深时，C4F6气体的流量增加。首先，将C4F6气体的流量设定为26sccm进行蚀刻79秒钟，接着，将C4F6气体的流量改变为28sccm进行蚀刻11秒钟，最后，将C4F6气体的流量改变为30sccm进行蚀刻15秒钟。
注意，在上述蚀刻过程中硬掩模124消失。
接着，作为导电体110A，利用ALD法使用TiCl4气体50sccm及NH3气体2700sccm的沉积气体沉积厚度为7nm的氮化钛。将沉积压力设定为667Pa，将衬底温度设定为375℃。注意，当利用ALD法进行沉积时，从TiCl4气体一侧的气体管以4500sccm的流量引入N2气体，从NH3气体一侧的气体管以4000sccm的流量引入N2气体。
接着，作为填料126，利用APCVD法沉积厚度为300nm的氧化硅。填料126使用TEOS气体0.32g/分钟及O3气体58g/分钟的沉积气体沉积。将沉积压力设定为与大气压之间的差压为-200Pa，将衬底温度设定为350℃，将电极间距离设定为8.5mm。
接着，进行CMP处理，来使绝缘体116的顶面露出。在该CMP处理中，在第一阶段，直到绝缘体118的顶面露出为止进行抛光，在第二阶段，直到绝缘体116的顶面露出为止进行抛光。
接着，进行湿蚀刻处理，来去除残留在开口115中的填料126。当进行湿蚀刻时，使用包含7.13％的氟化氢铵(NH4HF2)和15.4％的氟化铵(NH4F)的混合溶液(STELLA CHEMIFACORPORATION公司制造，商品名称为LAL500)。处理时间为40秒钟。
接着，作为绝缘体130，利用ALD法沉积厚度为20nm的氧化铪。绝缘体130作为沉积气体使用使包含四二甲基酰胺铪(TDMAH)的固体气化而成的源气体、H2O气体及O3和O2的混合气体沉积。将衬底温度设定为200℃。引入使包含TDMAH的固体气化而成的源气体0.5秒钟，使用N2进行吹扫45秒钟，引入H2O气体0.03秒钟，使用N2进行吹扫5秒钟。接着，引入O3与O2的混合气体0.1秒钟，使用N2进行吹扫5秒钟。反复进行该O3与O2的混合气体的引入和N2的吹扫10次。以该工序为一个周期，直到厚度成为20nm为止反复进行该周期。
接着，作为导电体120aA，利用ALD法使用TiCl4气体50sccm及NH3气体2700sccm的沉积气体形成厚度为5nm的氮化钛。将沉积压力设定为667Pa，将衬底温度设定为375℃。注意，当利用ALD法进行沉积时，从TiCl4气体一侧的气体管以4500sccm的流量引入N2气体，从NH3气体一侧的气体管以4000sccm的流量引入N2气体。
接着，作为导电体120bA，利用金属CVD法使用WF6气体250sccm、H2气体2200sccm、Ar气体2000sccm及N2气体200sccm的沉积气体沉积厚度为70nm的钨。将沉积压力设定为10666Pa，将衬底温度设定为350℃。
接着，作为膜128，利用PECVD法沉积厚度为100nm的氧化硅。膜128使用SiH4气体5sccm及N2O气体1000sccm的沉积气体沉积。将沉积压力设定为133.3Pa，将沉积功率设定为45W(13.56MHz)，将衬底温度设定为325℃，将电极间距离设定为20mm。
接着，对膜128进行CMP处理，来去除膜128，由此使导电体120bA的顶面露出。通过进行该CMP处理，导电体120bA成为顶面的平坦性得到提高的导电体120bB。
在此，制造具有与依次层叠导电体120aA、导电体120bA及膜128而形成的叠层体相同结构的样品。从膜128的上方进行CMP处理，使导电体120bA的顶面露出。以下说明利用AFM对该样品的平均表面粗糙度(Ra)进行测定的结果。图41A及图41B示出该样品的俯视AFM图像及立体AFM图像。AFM的测定结果示出导电体120bA的顶面的平均表面粗糙度(Ra)为0.93nm。由此可知，通过以上述步骤从膜128的上方进行CMP处理，可以提高导电体120bA的顶面的平坦性。
接着，作为绝缘体132A，利用PECVD法沉积厚度为20nm的氧化硅。绝缘体132A使用SiH4气体5sccm及N2O气体1000sccm的沉积气体沉积。将沉积压力设定为133.3Pa，将沉积功率设定为45W(13.56MHz)，将衬底温度设定为325℃，将电极间距离设定为20mm。
接着，利用光刻法在绝缘体132A上形成抗蚀剂掩模。使用该抗蚀剂掩模对绝缘体132A进行干蚀刻，来形成硬掩模132。干蚀刻使用能够对上下的相对的电极施加高频电源的CCP蚀刻装置进行。绝缘体132A使用CHF3气体67sccm及氧气体13sccm的蚀刻气体蚀刻。将压力设定为5.3Pa，将上电极的高频功率设定为550W，将下电极的高频功率设定为350W，将电极间距离设定为80mm，将处理时间设定为12秒钟。
接着，使用硬掩模132对导电体120aA及导电体120bB进行干蚀刻，来形成导电体120a及导电体120b。干蚀刻使用ICP蚀刻装置进行。导电体120aA及导电体120bB使用Cl3气体45sccm、CF4气体55sccm及氧气体55sccm的蚀刻气体蚀刻。将压力设定为0.67Pa，将线圈型电极的高频功率设定为3000W，将下电极的高频功率设定为50W。
接着，通过湿蚀刻处理去除硬掩模132。当进行湿蚀刻时，使用0.5％的氢氟酸进行处理180秒钟。
接着，作为绝缘体150，利用PECVD法形成厚度为350nm的氧化硅。绝缘体150使用SiH4气体5sccm及N2O气体1000sccm的沉积气体沉积。将沉积压力设定为133.3Pa，将沉积功率设定为45W(13.56MHz)，将衬底温度设定为325℃，将电极间距离设定为20mm。
通过上述步骤形成电容器100。接着，通过如下步骤形成连接部160。
首先，在CCP蚀刻装置的第一蚀刻室形成与硬掩模124及硬掩模122相同的叠层硬掩模。使用该叠层硬掩模对绝缘体150、绝缘体130、绝缘体116、绝缘体114及绝缘体112进行干蚀刻，来形成开口117。在形成该叠层硬掩模之后，在将衬底不从上述CCP蚀刻装置取出的状态下连续地形成开口117。在CCP蚀刻装置的第二蚀刻室形成开口117。下面，示出形成开口117时的蚀刻工序的详细内容。
首先，对绝缘体150进行蚀刻。当对绝缘体150进行蚀刻时，将处理时间设定为28秒钟，其他的条件与绝缘体118的蚀刻条件相同。
接着，使用CHF3气体50sccm及氩气体275sccm的蚀刻气体对绝缘体130进行蚀刻。将压力设定为2.6Pa，将上电极的高频功率设定为300W，将下电极的高频功率设定为1200W，将电极间距离设定为25mm，将处理时间设定为20秒钟。
接着，使用CF4气体20sccm、CHF3气体30sccm、氧气体10sccm及氩气体200sccm的蚀刻气体对绝缘体116进行蚀刻。将压力设定为7.8Pa，将上电极的高频功率设定为1000W，将下电极的高频功率设定为150W，将电极间距离设定为25mm，将处理时间设定为28秒钟。
接着，以与形成开口115时的条件相同的条件对绝缘体114及绝缘体112进行蚀刻。
接着，以与导电体120aA相同的条件形成将成为导电体162a的导电体，以与导电体120bA相同的条件形成将成为导电体162b的导电体。然后，进行CMP处理来形成导电体162a及导电体162b。
通过上述工序，制造包括晶体管400a、电容器100及连接部160的半导体装置。
使用Hitachi,Ltd.制造的STEM(HD-2700)拍摄所制造的半导体装置的截面STEM图像，其中将加速电压设定为200kV。图42示出以10万倍的倍率拍摄的截面STEM图像，图43示出以20万倍的倍率拍摄的导电体108b与电容器100的连接部附近的截面STEM图像。注意，图43所示的晶体管400a及电容器100与图42所示的晶体管400a及电容器100不同。
如图42及图43所示，通过上述方法制造半导体装置，可以在包括氧化物半导体的晶体管400a上形成纵横比大的开口115，而可以在开口115中形成电容器100。在此，开口115的深度大约为923nm，绝缘体420附近的内径大约为234nm。另外，如图42所示，导电体110、绝缘体130、导电体120a及导电体120b以良好的覆盖性形成在开口115的内部。如此，通过在纵横比大的开口中形成电容器100，可以增加电容器100的每单位面积的静电电容，从而可以实现半导体装置的微型化及高集成化。由于以与晶体管400a重叠的方式形成电容器100，所以可以进一步实现半导体装置的微型化及高集成化。
另外，如图42所示，通过在形成膜128之后进行CMP处理，可以提高导电体120b的与绝缘体116、114、112重叠的区域的顶面的平坦性。
在本实施例中，当对绝缘体114、绝缘体112及绝缘体422进行蚀刻时，使被离子化的蚀刻气体容易碰撞到开口115的底面。首先，将施加到下电极的功率设定为2000W，来增大自偏置。再者，通过将蚀刻气体的流量中的氩气体的流量所占的比率设定为90％以上，增加处理室中的阳离子量。再者，通过将处理室的压力降低至3.3Pa，来延长处理室中的阳离子的平均自由程。
再者，在上述蚀刻工序中，作为蚀刻气体，使用包含大量的碳的C4F6气体在进行蚀刻的同时将碳化合物沉积在开口115的底部。为了将碳化合物供应到开口115的底部，随着开口115的蚀刻的进行，增加包含大量的碳的C4F6气体的流量。
其结果是，由于被离子化的蚀刻气体的碰撞，如图43所示，在导电体108b的绝缘体420的上方的部分形成曲面。由此，通过降低与导电体110之间的接触电阻，可以良好地使晶体管400a的源极或漏极与电容器100的下电极电连接。注意，如图43所示，导电体108b的截面形状在绝缘体420的与导电体110接触的区域的顶面下方的部分中呈反锥形状。在该部分中，导电体108b的底面与侧面之间的角度为90°以上。
另外，一边进行蚀刻，一边将碳化合物沉积在开口115的底部，如图43所示，绝缘体420的与开口115重叠的区域呈凹形，但是，在该区域中不产生绝缘体420的贯通。如此，由于绝缘体420形成在晶体管400a与电容器100之间，因此可以防止电容器100所包含的杂质扩散到晶体管400。
本实施例所示的结构、方法等的至少其一部分可以与本说明书中记载的实施方式适当地组合而实施。
符号说明
100：电容器，100a：电容器，100b：电容器，108a：导电体，108aa：导电体，108ab：导电体，108b：导电体，108ba：导电体，108bb：导电体，109a：绝缘体，109b：绝缘体，110：导电体，110A：导电体，112：绝缘体，114：绝缘体，115：开口，116：绝缘体，117：开口，118：绝缘体，120：导电体，120a：导电体，120aA：导电体，120b：导电体，120bA：导电体，120bB：导电体，122：硬掩模，122A：导电体，124：硬掩模，124A：绝缘体，126：填料，128：膜，130：绝缘体，132：硬掩模，132A：绝缘体，150：绝缘体，160：连接部，162：导电体，162a：导电体，162b：导电体，200：晶体管，210：绝缘体，212：绝缘体，214：绝缘体，216：绝缘体，218：导电体，219：导电体，220：绝缘体，222：绝缘体，224：绝缘体，230：绝缘体，232：绝缘体，246：导电体，248：导电体，280：绝缘体，282：绝缘体，286：绝缘体，288：绝缘体，290：绝缘体，292：绝缘体，294：绝缘体，296：导电体，298：导电体，300：晶体管，301：绝缘体，302：绝缘体，303：绝缘体，310：导电体，310a：导电体，310b：导电体，311：衬底，313：半导体区域，314a：低电阻区域，314b：低电阻区域，315：绝缘体，316：导电体，320：绝缘体，322：绝缘体，324：绝缘体，326：绝缘体，328：导电体，330：导电体，345：晶体管，350：绝缘体，352：绝缘体，354：绝缘体，356：导电体，360：电容器，400：晶体管，400a：晶体管，400b：晶体管，400c：晶体管，400d：晶体管，401：绝缘体，402：绝缘体，404：导电体，404a：导电体，404b：导电体，404c：导电体，406：氧化物，406a：氧化物，406a1：氧化物，406a2：氧化物，406A：氧化膜，406b：氧化物，406b1：氧化物，406b2：氧化物，406B：氧化膜，406c：氧化物，406C：氧化膜，408a：绝缘体，408b：绝缘体，409：绝缘体，410：绝缘体，412：绝缘体，412A：绝缘膜，416a1：导电体，416a2：导电体，417a1：阻挡膜，417a2：阻挡膜，418：阻挡膜，419a：绝缘体，419b：绝缘体，420：绝缘体，422：绝缘体，426a：区域，426b：区域，426c：区域，500：结构，600a：存储单元，600b：存储单元，711：衬底，712：电路区域，713：分离区域，714：分离线，715：芯片，750：电子构件，752：印刷电路板，754：电路板，755：引线，1400：DOSRAM，1405：控制器，1410：行电路，1411：解码器，1412：字线驱动器电路，1413：列选择器，1414：读出放大器驱动电路，1415：列电路，1416：全局读出放大器阵列，1417：输入输出电路，1420：MC-SA阵列，1422：存储单元阵列，1423：读出放大器阵列，1425：局部存储单元阵列，1426：局部读出放大器阵列，1444：开关阵列，1445：存储单元，1446：读出放大器，1447：全局读出放大器阵列，2910：信息终端，2911：外壳，2912：显示部，2913：照相机，2914：扬声器部，2915：操作开关，2916：外部连接部，2917：麦克风，2920：笔记本型个人计算机，2921：外壳，2922：显示部，2923：键盘，2924：指向装置，2940：摄像机，2941：外壳，2942：外壳，2943：显示部，2944：操作开关，2945：透镜，2946：连接部，2950：信息终端，2951：外壳，2952：显示部，2960：信息终端，2961：外壳，2962：显示部，2963：腕带，2964：表扣，2965：操作开关，2966：输入输出端子，2967：图标，2980：汽车，2981：车体，2982：车轮，2983：仪表盘，2984：灯，3001：布线，3002：布线，3003：布线，3004：布线，3005：布线，3006：布线，3007：布线，3008：布线，3009：布线，3010：布线，3011：布线，3110：OS-FPGA，3111：控制器，3112：字线驱动器，3113：数据驱动器，3115：可编程区域，3117：IOB，3119：核心，3120：LAB，3121：PLE，3123：LUT块，3124：寄存器块，3125：选择器，3126：CM，3127：功率开关，3128：CM，3130：SAB，3131：SB，3133：PRS，3135：CM，3137：存储电路，3137B：存储电路，3140：OS-FF，3141：FF，3142：影子寄存器，3143：存储电路，3143B：存储电路，3188：反相器电路，3189：反相器电路，5400：半导体装置，5401：CPU核，5402：功率控制器，5403：功率开关，5404：高速缓存，5405：总线接口，5406：调式接口，5407：控制装置，5408：PC，5409：流水线寄存器，5410：流水线寄存器，5411：ALU，5412：寄存器堆，5421：电源管理单元，5422：外围电路，5423：数据总线，5500：半导体装置，5501：存储电路，5502：存储电路，5503：存储电路，5504：电路，5509：晶体管，5510：晶体管，5512：晶体管，5513：晶体管，5515：晶体管，5517：晶体管，5518：晶体管，5519：电容器，5520：电容器，5540：布线，5541：布线，5542：布线，5543：布线，5544：布线
本申请基于2017年1月27日提交到日本专利局的日本专利申请No.2017-013142，通过引用将其完整内容并入在此。

Claims (4)

1.一种半导体装置，包括：
晶体管；以及
电容器，
所述晶体管包括：
金属氧化物；以及
与所述金属氧化物电连接的第一导电体，
所述电容器包括：
第一绝缘体，配置于所述金属氧化物上，所述第一导电体贯通所述第一绝缘体；
第二绝缘体，配置于所述第一绝缘体上，形成到达所述第一绝缘体及所述第一导电体的开口；
第二导电体，具有与所述开口的内壁、所述第一绝缘体及所述第一导电体接触的区域；
配置于所述第二导电体上的第三绝缘体；以及
配置于所述第三绝缘体上的第四导电体，
所述第一导电体在所述第一绝缘体的与所述第二导电体接触的区域的顶面上方的部分中包括凸形状的曲面，
所述第一导电体在所述第一绝缘体的与所述第二导电体不接触的区域的顶面上方的部分中不包括曲面，
所述第一绝缘体的抑制氢的透过的能力比所述第二绝缘体高。
2.根据权利要求1所述的半导体装置，其中，
所述第二绝缘体包括：
第四绝缘体；以及
配置于所述第四绝缘体上的第五绝缘体，
所述第四绝缘体和所述第五绝缘体中的一个具有压缩应力，
所述第四绝缘体和所述第五绝缘体中的另一个具有拉伸应力。
3.一种半导体装置，包括：
半导体层；
所述半导体层上的具有凹部的第一绝缘层；
第一导电层，与所述半导体层电连接，贯通所述第一绝缘层；
第二绝缘层，位于所述第一绝缘层上并具有开口；以及
第二导电层，具有与所述开口的内壁接触的区域、与所述凹部接触的区域及与所述第一导电层的曲面部接触的区域，
所述开口具有与所述凹部重叠的区域及与所述第一导电层重叠的区域，
所述第一导电层在所述第一绝缘体的顶面上方的部分处具有所述曲面部。
4.根据权利要求3所述的半导体装置，其中，
所述第二绝缘层包括：
第三绝缘层；以及
配置于所述第三绝缘层上的第四绝缘层，
所述第三绝缘层和所述第四绝缘层中的一个具有压缩应力，
所述第三绝缘层和所述第四绝缘层中的另一个具有拉伸应力。
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