JP7302061B2 - 半導体装置 - Google Patents
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
Description
る。または、本発明の一態様は、半導体ウエハ、モジュールおよび電子機器に関する。
置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装
置は、半導体装置の一態様である。表示装置(液晶表示装置、発光表示装置など)、投影
装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置および電子
機器などは、半導体装置を有すると言える場合がある。
の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様
は、プロセス、マシン、マニュファクチャ、または、組成物(コンポジション・オブ・マ
ター)に関するものである。
CPUは、半導体ウエハから切り離された半導体集積回路(少なくともトランジスタ及び
メモリ)を有し、接続端子である電極が形成された半導体素子の集合体である。
ト配線板に実装され、様々な電子機器の部品の一つとして用いられる。
る技術が注目されている。該トランジスタは集積回路(IC)や画像表示装置(単に表示
装置とも表記する)のような電子デバイスに広く応用されている。トランジスタに適用可
能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として
酸化物半導体が注目されている。
小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が
低いという特性を応用した低消費電力のCPUなどが開示されている(特許文献1参照。
)。また、例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を
応用して、長期にわたり記憶内容を保持することができる記憶装置などが、開示されてい
る(特許文献2参照。)。
ることを課題の一つとする。本発明の一態様は、生産性の高い容量素子または半導体装置
を提供することを課題の一つとする。本発明の一態様は、静電容量の大きい容量素子を提
供することを課題の一つとする。本発明の一態様は、良好な電気特性を有する半導体装置
を提供することを課題の一つとする。本発明の一態様は、良好な信頼性を有する半導体装
置を提供することを課題の一つとする。
提供することを課題の一つとする。本発明の一態様は、情報の書き込み速度が速い半導体
装置または記憶装置を提供することを課題の一つとする。本発明の一態様は、消費電力を
抑えることができる半導体装置または記憶装置を提供することを課題の一つとする。本発
明の一態様は、単位面積当たりの記憶容量が大きい半導体装置または記憶装置を提供する
ことを課題の一とする。本発明の一態様は、新規な半導体装置または記憶装置を提供する
ことを課題の一つとする。
一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課
題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、
図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
うに容量素子を設けることにより、半導体装置の占有面積を低減し、微細化または高集積
化を図ることができる。さらに、トランジスタの上に絶縁体を配置し、該絶縁体に形成さ
れた開口に埋め込むように容量素子を設けることにより、半導体装置の占有面積を低減し
、且つ容量素子の静電容量を大きくすることができる。
る機能を有する絶縁体を設けることにより、容量素子などに起因する不純物がトランジス
タに混入することを抑制できるので、電気特性および信頼性の良好なトランジスタを提供
することができる。
子を電気的に接続する導電体が設けられる。該導電体の上部を、湾曲面を有する形状にす
ることで、該導電体と容量素子の下部電極の接触抵抗を低減し、半導体装置に良好な電気
特性を与えることができる。
の導電体と、第1の絶縁体の上に配置され、第1の絶縁体および第1の導電体に達する開
口が形成された、第2の絶縁体と、開口の内壁、第1の絶縁体、および第1の導電体に接
して配置された第2の導電体と、第2の導電体の上に配置された、第3の絶縁体と、第3
の絶縁体の上に配置された、第4の導電体と、を有し、第1の絶縁体の第2の導電体と接
する領域の膜厚は、第1の絶縁体の該領域以外の膜厚より薄く、第1の導電体は、第1の
絶縁体の、第2の導電体と接する領域の上面より上の部分において、湾曲面を有する、容
量素子である。
、金属酸化物と、金属酸化物と電気的に接続された、第1の導電体と、を有し、容量素子
は、金属酸化物の上に配置され、第1の導電体が貫通している第1の絶縁体と、第1の絶
縁体の上に配置され、第1の絶縁体および第1の導電体に達する開口が形成された、第2
の絶縁体と、開口の内壁、第1の絶縁体、および第1の導電体に接して配置された第2の
導電体と、第2の導電体の上に配置された、第3の絶縁体と、第3の絶縁体の上に配置さ
れた、第4の導電体と、を有し、第1の絶縁体は、第2の絶縁体より、水素の透過を抑制
する機能が高い、半導体装置である。
り上の部分において、湾曲面を有する、ことが好ましい。また、上記において、第1の導
電体は、第1の絶縁体の、第2の導電体と接する領域の上面より下の部分において、底面
と側面のなす角が90°以上である、ことが好ましい。また、上記において、第1の絶縁
体の第2の導電体と接する領域の膜厚は、第1の絶縁体の該領域以外の膜厚より薄くなっ
てもよい。
い。また、上記において、第2の絶縁体は、第5の絶縁体と、該第5の絶縁体の上に配置
された第6の絶縁体と、を有し、第5の絶縁体および第6の絶縁体の一方は、圧縮応力を
有し、第5の絶縁体および第6の絶縁体の他方は、引っ張り応力を有する、ことが好まし
い。また、上記において、第4の導電体は、開口を埋め込むように形成され、第4の導電
体は、第2の絶縁体と重なる領域を有し、第4の導電体の当該領域の上面の平均面粗さが
2nm以下である、ことが好ましい。また、上記において、金属酸化物は、Inと、元素
M(MはAl、Ga、Y、またはSn)と、Znと、を含む、ことが好ましい。
形成する工程と、第1の絶縁体の上に第2の絶縁体を形成する工程と、第1の絶縁体およ
び第2の絶縁体に、トランジスタのソースおよびドレインの一方に達する第1の開口と、
トランジスタのソースおよびドレインの他方に達する第2の開口を形成する工程と、第1
の開口に第1の導電体を埋め込み、第2の開口に第2の導電体を埋め込む工程と、第2の
絶縁体、第1の導電体、および第2の導電体の上に第3の絶縁体を形成する工程と、ドラ
イエッチング処理を行い、第1の絶縁体および第1の導電体に達する第3の開口を形成す
る工程と、第3の開口の内壁、第1の絶縁体、および第1の導電体に接して、第3の導電
体を形成する工程と、第3の導電体の上に第4の絶縁体を形成する工程と、第4の絶縁体
の上に第4の導電体を形成する工程と、を有し、第1の絶縁体として、第2の絶縁体より
、水素の透過を抑制する機能が高い絶縁体を用い、ドライエッチング処理において、少な
くとも第1の導電体の上面が露出した段階で、エッチングガスに、炭素とフッ素を含み、
かつ該炭素の原子数比が該フッ素の原子数比の50%以上であるガスを含む、半導体装置
の作製方法である。
1の酸化シリコンを成膜し、第1の酸化シリコンの上に、APCVD法を用いて第2の酸
化シリコンを成膜する、ことが好ましい。また、上記において、第4の導電体を形成する
工程において、第4の導電体を成膜し、第4の導電体の上に第5の絶縁体を成膜し、第4
の導電体が露出するようにCMP処理を行うことが好ましい。また、上記のドライエッチ
ング処理において、エッチングガスにアルゴンを含み、アルゴンの流量が、エッチングガ
ス全体の流量の90%以上である、ことが好ましい。
を含む雰囲気でスパッタリング法で成膜する、ことが好ましい。また、上記において、金
属酸化物は、Inと、元素M(MはAl、Ga、Y、またはSn)と、Znと、を含むタ
ーゲットを用いてスパッタリング法で成膜する、ことが好ましい。
供することができる。本発明の一態様により、生産性の高い容量素子または半導体装置を
提供することができる。本発明の一態様により、静電容量の大きい容量素子を提供するこ
とができる。本発明の一態様により、良好な電気特性を有する半導体装置を提供すること
ができる。本発明の一態様により、良好な信頼性を有する半導体装置を提供することがで
きる。
置を提供することができる。本発明の一態様により、情報の書き込み速度が速い半導体装
置または記憶装置を提供することができる。本発明の一態様により、消費電力を抑えるこ
とができる半導体装置または記憶装置を提供することができる。本発明の一態様により、
単位面積当たりの記憶容量が大きい半導体装置または記憶装置を提供することができる。
本発明の一態様により、新規な半導体装置または記憶装置を提供することができる。
一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書
、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項
などの記載から、これら以外の効果を抽出することが可能である。
なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形
態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発
明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を
模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、実際の
製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目
減りすることがあるが、理解を容易とするために省略して示すことがある。また、図面に
おいて、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して
用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハ
ッチパターンを同じくし、特に符号を付さない場合がある。
とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記
載を省略する場合がある。
であり、工程順又は積層順を示すものではない。そのため、例えば、「第1の」を「第2
の」又は「第3の」などと適宜置き換えて説明することができる。また、本明細書等に記
載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない
場合がある。
置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関
係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明し
た語句に限定されず、状況に応じて適切に言い換えることができる。
場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている
場合と、XとYとが直接接続されている場合とが、本明細書等に開示されているものとす
る。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定され
ず、図または文章に示された接続関係以外のものも、図または文章に記載されているもの
とする。
層、など)であるとする。
能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダ
イオード、表示素子、発光素子、負荷など)が、XとYとの間に接続されていない場合で
あり、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容
量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)を介さず
に、XとYとが、接続されている場合である。
能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダ
イオード、表示素子、発光素子、負荷など)が、XとYとの間に1個以上接続されること
が可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、ス
イッチは、導通状態(オン状態)、または、非導通状態(オフ状態)になり、電流を流す
か流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択
して切り替える機能を有している。なお、XとYとが電気的に接続されている場合は、X
とYとが直接的に接続されている場合を含むものとする。
能とする回路(例えば、論理回路(インバータ、NAND回路、NOR回路など)、信号
変換回路(DA変換回路、AD変換回路、ガンマ補正回路など)、電位レベル変換回路(
電源回路(昇圧回路、降圧回路など)、信号の電位レベルを変えるレベルシフタ回路など
)、電圧源、電流源、切り替え回路、増幅回路(信号振幅または電流量などを大きく出来
る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など)、信号生
成回路、記憶回路、制御回路など)が、XとYとの間に1個以上接続されることが可能で
ある。なお、一例として、XとYとの間に別の回路を挟んでいても、Xから出力された信
号がYへ伝達される場合は、XとYとは機能的に接続されているものとする。なお、Xと
Yとが機能的に接続されている場合は、XとYとが直接的に接続されている場合と、Xと
Yとが電気的に接続されている場合とを含むものとする。
む少なくとも三つの端子を有する素子である。そして、ドレイン(ドレイン端子、ドレイ
ン領域またはドレイン電極)とソース(ソース端子、ソース領域またはソース電極)の間
にチャネル形成領域を有しており、チャネル形成領域を介して、ソースとドレインの間に
電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは
、電流が主として流れる領域をいう。
動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明
細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合があ
る。
ンジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが互いに重
なる領域、またはチャネルが形成される領域における、ソース(ソース領域またはソース
電極)とドレイン(ドレイン領域またはドレイン電極)との間の距離をいう。なお、一つ
のトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、
一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明
細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値
、最小値または平均値とする。
で電流の流れる部分)とゲート電極とが互いに重なる領域、またはチャネルが形成される
領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つの
トランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、
一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明
細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値
、最小値または平均値とする。
ネル幅(以下、「実効的なチャネル幅」ともいう。)と、トランジスタの上面図において
示されるチャネル幅(以下、「見かけ上のチャネル幅」ともいう。)と、が異なる場合が
ある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上
のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細
かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャ
ネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも
、実効的なチャネル幅の方が大きくなる。
。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知とい
う仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的な
チャネル幅を正確に測定することは困難である。
urrounded Channel Width)」と呼ぶ場合がある。また、本明細
書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャ
ネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、
実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネ
ル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面TEM像などを解析する
ことなどによって、値を決定することができる。
度が0.1原子%未満の元素は不純物と言える。不純物が含まれることにより、例えば、
半導体のDOS(Density of States)が高くなることや、結晶性が低
下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を
変化させる不純物としては、例えば、第1族元素、第2族元素、第13族元素、第14族
元素、第15族元素、および酸化物半導体の主成分以外の遷移金属などがあり、例えば、
水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物
半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例え
ば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである
場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第1族元素
、第2族元素、第13族元素、第15族元素などがある。
素の含有量が多いものである。例えば、好ましくは酸素が55原子%以上65原子%以下
、窒素が1原子%以上20原子%以下、シリコンが25原子%以上35原子%以下、水素
が0.1原子%以上10原子%以下の濃度範囲で含まれるものをいう。また、窒化酸化シ
リコン膜とは、その組成として、酸素よりも窒素の含有量が多いものである。例えば、好
ましくは窒素が55原子%以上65原子%以下、酸素が1原子%以上20原子%以下、シ
リコンが25原子%以上35原子%以下、水素が0.1原子%以上10原子%以下の濃度
範囲で含まれるものをいう。
替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変
更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」
という用語に変更することが可能な場合がある。
ることができる。また、「導電体」という用語を、導電膜または導電層と言い換えること
ができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることが
できる。
ジスタとする。また、本明細書等に示すトランジスタは、明示されている場合を除き、n
チャネル型のトランジスタとする。よって、そのしきい値電圧(「Vth」ともいう。)
は、明示されている場合を除き、0Vよりも大きいものとする。
度で配置されている状態をいう。したがって、-5°以上5°以下の場合も含まれる。ま
た、「略平行」とは、二つの直線が-30°以上30°以下の角度で配置されている状態
をいう。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されて
いる状態をいう。したがって、85°以上95°以下の場合も含まれる。また、「略垂直
」とは、二つの直線が60°以上120°以下の角度で配置されている状態をいう。
す。
る機能を有する膜のことであり、該バリア膜に導電性を有する場合は、導電性バリア膜と
呼ぶことがある。
の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体(透明酸化物導電体を含む
)、酸化物半導体(Oxide Semiconductorまたは単にOSともいう)
などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属
酸化物を酸化物半導体と呼称する場合がある。つまり、OS FETと記載する場合にお
いては、酸化物または酸化物半導体を有するトランジスタと換言することができる。
<半導体装置の構成例>
以下では、本発明の一態様に係るトランジスタ400および容量素子100を有する半
導体装置の一例について説明する。
。容量素子100は、水または水素などの不純物の透過を抑制する機能を有する絶縁体4
20を間に挟んで、トランジスタ400の上に配置される。容量素子100とトランジス
タ400は、絶縁体420を貫通して配置される導電体108bによって電気的に接続さ
れる。このように、絶縁体420および導電体108bは、容量素子100とトランジス
タ400の間に配置されるので、トランジスタ400が絶縁体420および導電体108
bを有しているともいえるし、容量素子100が絶縁体420および導電体108bを有
しているということもできる。
トランジスタ400のチャネル形成領域として機能する。酸化物406は、基板(図示せ
ず。)の上に設けられた絶縁体402の上に配置されることが好ましい。また、トランジ
スタ400は、酸化物406の上に導電体404を有し、酸化物406と導電体404の
間に絶縁体412を有する。ここで、導電体404はトランジスタ400のゲートとして
機能し、絶縁体412は導電体404に対応するゲート絶縁体として機能する。例えば、
酸化物406の導電体404と重なる領域がトランジスタ400のチャネル形成領域とし
て機能し、酸化物406の導電体404と重ならない領域の一部がトランジスタ400の
ソース領域およびドレイン領域の一方として機能し、酸化物406の導電体404と重な
らない領域の他の一部がトランジスタ400のソース領域およびドレイン領域の他方とし
て機能する。
続されるように導電体108aが配置され、酸化物406のソース領域およびドレイン領
域の他方として機能する領域と電気的に接続されるように導電体108bが配置される。
よって、導電体108aは、トランジスタ400のソース電極およびドレイン電極の一方
として機能し、導電体108bは、トランジスタ400のソース電極およびドレイン電極
の他方として機能する、ということができる。また、酸化物406、絶縁体412および
導電体404を覆って絶縁体410が配置されることが好ましい。導電体108aおよび
導電体108bは絶縁体410に形成された開口を埋め込むように形成されることが好ま
しい。
水素または水などの不純物を低減することで、トランジスタ400に良好な電気特性を与
え、信頼性を向上させることができる。なお、トランジスタ400の構成の詳細な例につ
いては、後述する。
容量素子100は、酸化物406、絶縁体412、導電体404、および絶縁体410
の上に配置される。絶縁体422、絶縁体112、絶縁体114、および絶縁体116に
形成された開口115の内壁、絶縁体420、および導電体108bに接して配置された
導電体110と、導電体110の上に配置された絶縁体130と、絶縁体130の上に配
置された導電体120aおよび導電体120bを有する。なお、以下において、導電体1
20aおよび導電体120bをまとめて導電体120という場合がある。
素子100の上部電極として機能し、絶縁体130は、容量素子100の誘電体として機
能する。容量素子100は、開口115において、底面だけでなく、側面においても上部
電極と下部電極とが誘電体を挟んで対向する構成となっており、単位面積当たりの静電容
量を大きくすることができる。そして、開口115の深さを深くするほど、容量素子10
0の静電容量を大きくすることができる。このように容量素子100の単位面積当たりの
静電容量を大きくすることにより、半導体装置の微細化または高集積化を推し進めること
ができる。
ランジスタ400などに混入するのを防ぐバリア絶縁膜として機能できる。絶縁体420
は、水または水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが
好ましく、例えば、酸化アルミニウムなどを用いることが好ましい。これにより、水素、
水などの不純物が絶縁体420より下層に拡散するのを抑制することができる。なお、絶
縁体420は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子(N2
O、NO、NO2など)、銅原子などの不純物の少なくとも一の透過を抑制する機能を有
することが好ましい。また、以下において、不純物の透過を抑制する機能を有する絶縁性
材料について記載する場合も同様である。例えば、絶縁体420は、絶縁体422、絶縁
体112、および絶縁体114のいずれかより、水、または水素の透過を抑制する機能が
高いことが好ましい。
ことが好ましく、例えば酸化アルミニウムを用いることが好ましい。このような絶縁体4
20を用いることにより、絶縁体410の絶縁体420と接する面を介して絶縁体410
に酸素を供給し、絶縁体410を酸素過剰な状態にできる。これにより、絶縁体410を
介して絶縁体412および酸化物406に酸素を供給することができる。
する機能を有する絶縁性材料、例えば酸化アルミニウムを用いることが好ましい。これに
より、絶縁体410、酸化物406などに含まれる酸素が上方拡散するのを抑制すること
ができる。これにより、酸化物406に効果的に酸素を供給することができる。
域において、酸素欠損を低減し、水素または水などの不純物を低減することで、トランジ
スタ400に良好な電気特性を与え、信頼性を向上させることができる。
5を形成する際に、エッチングストッパとして機能することが好ましい。よって、絶縁体
420は、絶縁体422、絶縁体112、および絶縁体114の少なくともいずれかと、
構成元素、組成などが異なることが好ましく、例えば、酸化アルミニウムを用いることが
好ましい。このように、絶縁体420がエッチングストッパとして機能することにより、
容量素子100が絶縁体410に接して形成され、容量素子100の絶縁体410に接し
た部分から、容量素子100に含まれる不純物が絶縁体410を介してトランジスタ40
0に拡散することを防ぐことができる。
ると、開口115は、絶縁体420および導電体108bに達する開口ということができ
る。また、図1に示すように、絶縁体420の開口115と重なる領域、言い換えると、
絶縁体420の導電体110と接する領域の膜厚は、絶縁体420の当該領域以外の膜厚
より薄くなる場合がある。つまり、絶縁体420の当該領域は凹んだ形状になる場合があ
る。
法を用いて成膜してもよい。このように、絶縁体420にALD法で成膜された絶縁体を
積層することにより、段切れ、クラック、ピンホールなどが形成されることなく、トラン
ジスタ400を覆うことができる。これにより、水素、水などの不純物に対する絶縁体4
20のバリア性をより顕著に向上させることができる。
、例えば酸化窒化シリコンなどを用いればよい。導電体108aおよび導電体108bは
、絶縁体410、絶縁体420、および絶縁体422に形成された開口に埋め込まれるよ
うに形成すればよい。このため、導電体108aまたは導電体108bの上面の一部と、
絶縁体422の上面の高さが略一致する場合がある。
成するための研磨処理(例えば、化学的機械研磨(Chemical Mechanic
al Polishing:CMP)処理など)を容易に行うことができる。なお、絶縁
体422は、導電体108aおよび導電体108bを形成できるならば、必ずしも設ける
必要はない。
電体108bの断面形状は、絶縁体420の、導電体110と接する領域の上面より下の
部分において、逆テーパー形状となる場合がある。つまり、当該部分において、導電体1
08bは、側面のテーパー角度が90°以上である場合がある。また、当該部分において
、導電体108bは、底面と側面のなす角が90°以上である場合があるということもで
きる。なお、当該部分において、導電体108bの側面が絶縁体402の上面に対して略
垂直であってもよい。
部分において、湾曲面を有することが好ましい。例えば、導電体108bの当該部分にお
いて、導電体108bの側面と、導電体108bの上面との間に、湾曲面を有することが
好ましい。つまり、導電体108bの当該部分において、側面の端部と上面の端部は、湾
曲して連続していることが好ましい。
ることが好ましい。特に、導電体108bの上の部分の湾曲面で導電体110と接するこ
とにより、導電体108bと導電体110の接触抵抗を低減することができる。これによ
り、トランジスタ400のソースまたはドレインのいずれかと、容量素子100の下部電
極との電気的接続を良好にすることができる。よって、容量素子100とトランジスタ4
00を有する半導体装置に良好な電気特性を与えることができる。
される。上記の通り、開口115の深さ、すなわち絶縁体112と絶縁体114の膜厚の
合計を大きくすることにより、容量素子100の静電容量を大きくすることができる。し
かしながら、絶縁体112と絶縁体114の膜厚を大きくすることにより、これらの絶縁
体の内部応力も大きくなり、基板の反りなどが発生する場合がある。そこで、本実施の形
態に示す容量素子100においては、絶縁体112および絶縁体114の一方は圧縮応力
を有し、絶縁体112および絶縁体114の他方は引っ張り応力を有することが好ましい
。つまり、絶縁体112および絶縁体114は、積層することで互いの内部応力を相殺し
、積層された絶縁体全体の内部応力を低減することが好ましい。
有機シランガス(例えば、TEOS(Tetra-Ethyl-Ortho-Silic
ate)など)を用いて成膜した酸化シリコンを用いればよい。この場合、絶縁体112
の組成と絶縁体114の組成を異なるものとし、互いの内部応力の向きを異ならせること
が好ましい。例えば、絶縁体112と絶縁体114を同じ種類の有機シランガス(例えば
、TEOSなど)を用いて、異なる種類の化学気相成長(CVD:Chemical V
apor Deposition)法を用いて成膜してもよい。
および絶縁体114のいずれか一方のみの構成にしてもよい。
115内でエッチングを行うときに、導電体110とともにエッチングストッパとして機
能することが好ましい。よって、絶縁体116は、絶縁体114と構成元素、組成などが
異なることが好ましく、例えば、絶縁体116として、窒化シリコンを用いることができ
る。また、絶縁体116の上面と導電体110の最上面(導電体110の開口115の縁
に接する部分と言い換えてもよい。)が略一致することが好ましい。絶縁体116と導電
体110によって、絶縁体114、絶縁体112、絶縁体422、および絶縁体420が
覆われていることが好ましい。なお、絶縁体116は、必ずしも設ける必要はない。
されている。ここで、絶縁体422の側面、絶縁体112の側面、絶縁体114の側面、
および絶縁体116の側面は、開口115の内壁ということができる。また、導電体10
8bの上部、および絶縁体420の開口115と重なる部分は開口115の底部というこ
とができる。
ることができる。また、開口115の内壁が絶縁体402の上面に対して略垂直な断面形
状にしてもよい。また、開口115を上面から見た形状は、四角形としてもよいし、四角
形以外の多角形状としてもよいし、多角形状において角部を湾曲させた形状としてもよい
し、楕円を含む円形状としてもよい。ここで、開口115とトランジスタ400の重なる
面積が多い方が好ましい。このような構成にすることにより、容量素子100とトランジ
スタ400を有する半導体装置の占有面積を増やすことなく、静電容量を大きくすること
ができる。
量素子100の下部電極として機能し、例えば窒化チタンなどを用いることができる。例
えば、ALD法またはCVD法などを用いて導電体110となる導電膜を成膜することに
より、開口115のアスペクト比が大きくても被覆性良く導電体110を形成することが
できる。ここで、上記のように導電体108bの上部が湾曲面を有し、当該湾曲面に接し
て導電体110が形成されることにより、導電体110と導電体108bの接触抵抗を低
減することができる。
容量素子100の誘電体として機能し、例えば、酸化ハフニウム、ハフニウムシリケート
(HfSixOy(x>0、y>0))、窒素が添加されたハフニウムシリケート(Hf
SixOyNz(x>0、y>0、z>0))、窒素が添加されたハフニウムアルミネー
ト(HfAlxOyNz(x>0、y>0、z>0))、または酸化イットリウムなどの
high-k材料を用いることが好ましい。このようなhigh-k材料を用いることで
、絶縁体130を厚くしても容量素子100の静電容量を十分確保することができる。絶
縁体130を厚くすることにより、導電体110と導電体120の間に生じるリーク電流
を抑制することができる。
することにより、開口115のアスペクト比が大きくても被覆性良く絶縁体130を形成
することができる。また、絶縁体130は、導電体120と重なる領域の膜厚が、該領域
以外の膜厚より厚い場合がある。
110が開口115からはみ出さないことで、絶縁体130でより確実に導電体110を
覆うことができるので、導電体110と導電体120が短絡することを抑制することがで
きる。
に、導電体120は、導電体120aと、導電体120aの上に配置された導電体120
bの積層膜にすることが好ましい。導電体120は容量素子100の上部電極として機能
し、例えば導電体120aとして窒化チタンなどを、導電体120bとしてタングステン
などを用いることができる。例えば、ALD法またはCVD法などを用いて導電体120
aとなる導電膜、および導電体120bとなる導電膜を成膜することにより、開口115
のアスペクト比が大きくても被覆性良く導電体120aおよび導電体120bを形成する
ことができる。
ことが好ましい。当該領域を有するには、フォトリソグラフィ法などを用いて導電体12
0aおよび導電体120bを形成すればよい。このとき、導電体120bの絶縁体116
と重なる領域の上面の平均面粗さ(Ra)は、4nm以下、好ましくは2nm以下、より
好ましくは1nm以下とすればよい。このように、導電体120bの上面が、開口115
の縁の近傍と重なる領域において、良好な平坦性を有していることで、フォトリソグラフ
ィの露光工程において、当該領域で乱反射が起こることを抑制できる。特に、露光に電子
ビームを用いる場合、金属膜の上面の凹凸による乱反射の影響がより顕著になるので、こ
れを防ぐため、当該領域の平坦性を向上させることが好ましい。このように、当該領域の
平坦性を向上させることで、フォトリソグラフィをより精密に行うことができる。
ISO4287:1997)で定義されている算術平均粗さを、曲面に対して適用できる
よう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値で
表現される。
の偏差の絶対値を平均した値で表現され、次の式で与えられる。
Y1)),(X1,Y2,F(X1,Y2)),(X2,Y1,F(X2,Y1)),(
X2,Y2,F(X2,Y2))の4点で表される四角形の領域とする。
の高さ)をZ0とする。平均面粗さ(Ra)は原子間力顕微鏡(AFM:Atomic
Force Microscope)にて測定可能である。
よび導電体120bのいずれか一方を用いる構成にしてもよい。
絶縁体150は、絶縁体410に用いることができる絶縁体を用いればよい。
明したが、導電体108a上にも接続部160が形成されることが好ましい。接続部16
0が設けられることで、トランジスタ400の導電体108aと、各種回路素子または配
線などと、を容易に接続させることができる。
130、および絶縁体150に形成された開口117に埋め込まれるように形成される。
接続部160は、開口117の内壁、絶縁体420、および導電体108aに接して配置
された導電体162aと、導電体162aの内側に形成された導電体162bと、を有す
る。なお、以下において、導電体162aおよび導電体162bをまとめて導電体162
という場合がある。
と、開口117は、絶縁体420および導電体108aに達する開口ということができる
。また、図1に示すように、絶縁体420の開口117と重なる領域、言い換えると、絶
縁体420の導電体162aと接する領域の膜厚は、絶縁体420の当該領域以外の膜厚
より薄くなる場合がある。つまり、絶縁体420の当該領域は凹んだ形状になる場合があ
る。
絶縁体420に設けられる開口、および当該開口に埋め込まれる導電体108aの断面形
状は、絶縁体420の、導電体162aと接する領域の上面より下の部分において、逆テ
ーパー形状となる場合がある。つまり、当該部分において、導電体108aの側面のテー
パー角度が90°以上である場合がある。また、当該部分において、導電体108aの側
面と絶縁体402の上面とのなす角が90°以上である場合があるということもできる。
なお、当該部分において、導電体108aの側面が絶縁体402の上面に対して略垂直で
あってもよい。
の部分において、湾曲面を有することが好ましい。例えば、導電体108aの当該部分に
おいて、導電体108aの側面と、導電体108aの上面との間に、湾曲面を有すること
が好ましい。つまり、導電体108aの当該部分において、側面の端部と上面の端部は、
湾曲して連続していることが好ましい。なお、図1に示すように、導電体108aの当該
部分において、導電体162aと接しない、言い換えると開口117と重ならない領域に
ついては、湾曲面が形成されない。
ることが好ましい。特に、導電体108aの上の部分の湾曲面で導電体162aと接する
ことにより、導電体108aと導電体162aの接触抵抗を低減することができる。これ
により、トランジスタ400のソースまたはドレインのいずれかと、接続部160との電
気的接続を良好にすることができる。
62aは導電体120aと、導電体162bは導電体120bと同様の構成を用いること
が好ましい。なお、導電体162は、必ずしも積層膜にしなくてもよく、例えば、導電体
162aおよび導電体162bのいずれか一方を用いる構成にしてもよい。
て説明する。
容量素子100およびトランジスタ400を有する半導体装置を形成する基板としては
、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板として
は、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板(イットリ
ア安定化ジルコニア基板など)、樹脂基板などがある。また、半導体基板としては、例え
ば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニ
ウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体
基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例
えばSOI(Silicon On Insulator)基板などがある。導電体基板
としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の
窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導
電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板
、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板
に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵
抗素子、スイッチ素子、発光素子、記憶素子などがある。
タを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジス
タを剥離し、可とう性基板である基板に転置する方法もある。その場合には、非可とう性
基板とトランジスタとの間に剥離層を設けるとよい。なお、基板として、繊維を編みこん
だシート、フィルムまたは箔などを用いてもよい。また、基板が伸縮性を有してもよい。
また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。
または、元の形状に戻らない性質を有してもよい。基板は、例えば、5μm以上700μ
m以下、好ましくは10μm以上500μm以下、さらに好ましくは15μm以上300
μm以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装
置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合に
も伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有す
る場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和
することができる。即ち、丈夫な半導体装置を提供することができる。
それらの繊維などを用いることができる。可とう性基板である基板は、線膨張率が低いほ
ど環境による変形が抑制されて好ましい。可とう性基板である基板としては、例えば、線
膨張率が1×10-3/K以下、5×10-5/K以下、または1×10-5/K以下で
ある材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリ
アミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネート、アクリルなどがあ
る。特に、アラミドは、線膨張率が低いため、可とう性基板である基板として好適である
。
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化
物、金属酸化窒化物、金属窒化酸化物などがある。
囲うことによって、トランジスタの電気特性を安定にすることができる。例えば、絶縁体
420として、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用い
ればよい。
ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩
素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオ
ジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
ム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ラン
タン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化
シリコンなどを用いればよい。
14、絶縁体116および絶縁体150としては、例えば、ホウ素、炭素、窒素、酸素、
フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲ
ルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタン
タルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体402、絶縁
体412、絶縁体410、絶縁体422、絶縁体112、絶縁体114、絶縁体116お
よび絶縁体150としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコンまたは
、窒化シリコンを有することが好ましい。
例えば、絶縁体412および絶縁体130は、酸化ガリウム、酸化ハフニウム、酸化ジル
コニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウ
ムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフ
ニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などを有する
ことが好ましい。または、絶縁体412および絶縁体130は、酸化シリコンまたは酸化
窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シ
リコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み
合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、
絶縁体412および絶縁体130において、酸化アルミニウム、酸化ガリウムまたは酸化
ハフニウムを酸化物406と接する構造とすることで、酸化シリコンまたは酸化窒化シリ
コンに含まれるシリコンが、酸化物406に混入することを抑制することができる。また
、例えば、絶縁体412および絶縁体130において、酸化シリコンまたは酸化窒化シリ
コンを酸化物406と接する構造とすることで、酸化アルミニウム、酸化ガリウムまたは
酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンター
が形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタの
しきい値電圧をプラス方向に変動させることができる場合がある。
比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体410、絶縁体422、
絶縁体112、絶縁体114、および絶縁体150は、酸化シリコン、酸化窒化シリコン
、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸
化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは
樹脂などを有することが好ましい。または、絶縁体410、絶縁体422、絶縁体112
、絶縁体114、および絶縁体150は、酸化シリコン、酸化窒化シリコン、窒化酸化シ
リコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、
炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の
積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定
であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とする
ことができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド(ナ
イロン、アラミドなど)、ポリイミド、ポリカーボネートまたはアクリルなどがある。
導電体404、導電体108a、導電体108b、導電体120b、および導電体16
2bとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン
、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウ
ム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を1
種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シ
リコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを
用いてもよい。
、酸化物406に適用可能な金属酸化物に含まれる金属元素および酸素を含む導電性材料
を用いてもよい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。
例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、
インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含
むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジ
ウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いて
もよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材
料を用いることで、酸化物406に含まれる水素を捕獲することができる場合がある。ま
たは、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい
。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層
構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒
素を含む導電性材料と、を組み合わせた積層構造としてもよい。
次に、本発明に係るトランジスタ400および容量素子100を有する半導体装置の作
製方法を、図2から図16を用いて説明する。
を形成する工程と、絶縁体420の上に絶縁体422を形成する工程と、絶縁体420お
よび絶縁体422に、トランジスタ400のソースおよびドレインの一方に達する第1の
開口と、トランジスタ400のソースおよびドレインの他方に達する第2の開口を形成す
る工程と、第1の開口に導電体108aを埋め込み、第2の開口に導電体108bを埋め
込む工程と、絶縁体422、導電体108b、および導電体108aの上に絶縁体112
、絶縁体114などを形成する工程と、ドライエッチング処理を行い、絶縁体420およ
び導電体108bに達する開口115を形成する工程と、開口115の内壁、絶縁体42
0、および導電体108bに接して、導電体110を形成する工程と、導電体110の上
に絶縁体130を形成する工程と、絶縁体130の上に導電体120を形成する工程と、
を有する。
いて説明する。なお、トランジスタ400の作製方法例、つまり、絶縁体422を形成し
、導電体108aおよび導電体108bを開口に埋め込むまでの工程については、後述す
る。
ということもできる。)、絶縁体(絶縁体膜、絶縁体層などということもできる。)、半
導体(半導体膜、半導体層などということもできる。)、酸化物(酸化膜、酸化層などと
いうこともできる。)の成膜は、スパッタリング法、CVD法、分子線エピタキシー(M
BE:Molecular Beam Epitaxy)法、パルスレーザ堆積(PLD
:Pulsed Laser Deposition)法またはALD法などを用いて行
うことができる。
Enhanced CVD)法、熱を利用する熱CVD(TCVD:Thermal C
VD)法、光を利用する光CVD(Photo CVD)法などに分類できる。さらに用
いる原料ガスによって金属CVD(MCVD:Metal CVD)法、有機金属CVD
(MOCVD:Metal Organic CVD)法に分けることができる。また、
成膜チャンバーの圧力によって、大気圧下で成膜を行なう常圧CVD(APCVD:At
mospheric Pressure CVD)法、大気圧より低い減圧状態で成膜を
行う減圧CVD(LPCVD:Low Pressure CVD)法、などに分けるこ
とができる。
ズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法
である。例えば、半導体装置に含まれる配線、電極、素子(トランジスタ、容量素子など
)などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき
、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合
がある。一方、プラズマを用いない熱CVD法の場合、こういったプラズマダメージが生
じないため、半導体装置の歩留まりを高くすることができる。また、熱CVD法では、成
膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
である。また、ALD法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜
が得られる。
は異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがっ
て、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特
に、ALD法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比
の高い開口の表面を被覆する場合などに好適である。ただし、ALD法は、比較的成膜速
度が遅いため、成膜速度の速いCVD法などの他の成膜方法と組み合わせて用いることが
好ましい場合もある。
ことができる。例えば、CVD法およびALD法では、原料ガスの流量比によって、任意
の組成の膜を成膜することができる。また、例えば、CVD法およびALD法では、成膜
しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜
することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用
いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短く
することができる。したがって、半導体装置の生産性を高めることができる場合がある。
ct Current)スパッタリング法、さらにパルス的にバイアスを与えるパルスD
Cスパッタ法、スパッタ用電源に高周波電源を用いるRF(Radio Frequen
cy)スパッタリング法を用いてもよい。また、チャンバー内部に磁石機構を備えたマグ
ネトロンスパッタリング法、成膜中に基板にも電圧をかけるバイアススパッタリング法、
反応性ガス雰囲気で行う反応性スパッタリング法などを用いてもよい。また、平行平板型
スパッタリング装置を用いた成膜法である、PESP(parallel electr
ode sputtering)、又は対向ターゲット式スパッタリング装置を用いた成
膜法である、VDSP(vapor deposition sputtering)を
用いてもよい。
。リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された
領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レ
ジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望
の形状に加工することができる。例えば、KrFエキシマレーザ光、ArFエキシマレー
ザ光、EUV(Extreme Ultraviolet)光などを用いて、レジストを
露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体
(例えば水)を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて
、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる
場合には、マスクは不要となる。なお、レジストマスクの除去には、アッシングなどのド
ライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後に
ウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処
理を行うことができる。
。ハードマスクを用いる場合、加工される膜(以下、被加工膜という。)の上にハードマ
スク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマス
ク材料をエッチングすることで所望の形状のハードマスクを形成することができる。被加
工膜のエッチングは、レジストマスクを除去してから行っても良いし、レジストマスクを
残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することが
ある。上記被加工膜のエッチング後にハードマスクをエッチングにより除去しても良い。
一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必
ずしもハードマスクを除去する必要は無い。
チング法を用いることができる。ドライエッチング法による加工は微細加工に適している
。
:Capacitively Coupled Plasma)エッチング装置を用いる
ことができる。以下、当該エッチング装置を平行平板型ドライエッチング装置またはCC
Pエッチング装置と呼ぶ場合がある。平行平板型電極を有する容量結合型プラズマエッチ
ング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または
平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。また
は平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平
行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密
度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を
有するドライエッチング装置は、例えば、誘導結合型プラズマ(ICP:Inducti
vely Coupled Plasma)エッチング装置などを用いることができる。
膜し、絶縁体112の上に絶縁体114を成膜する(図2参照。)。絶縁体112および
絶縁体114の膜厚を調整することにより、容量素子100の静電容量を選択することが
できるので、容量素子100に求められる静電容量に合わせて絶縁体112および絶縁体
114の膜厚を適宜設定すればよい。
が圧縮応力を有し、他方が引っ張り応力を有することが好ましい。よって、絶縁体112
と絶縁体114は、異なる成膜方法を用いることなどで、互いの組成を異なるものにする
ことが好ましい。
を用いたPECVD法によって成膜し、絶縁体114として酸化シリコンを、成膜ガスに
TEOSを用いたAPCVD法によって成膜する。
りを低減することにより、後述する開口115を形成する際に、当該工程に用いるマスク
の露光をより精密に行うことができる。
縁体112は絶縁体114より、導電体108aおよび導電体108bを酸化させる能力
が低いことが好ましい。
に限られるものではない。基板の反りが発生しない程度に、内部応力が低減されているな
ら、絶縁体を3層以上の構造にしてもよいし、絶縁体112および絶縁体114のいずれ
か一方のみの単層構造としてもよい。
エッチングを行うときに、導電体110とともにエッチングストッパとして機能すること
が好ましい。また、絶縁体116は、後の工程でCMP処理を行う際に、当該CMP処理
のストッパーとして機能することが好ましい。よって、絶縁体116は、絶縁体114お
よび後述する絶縁体118と構成元素、組成などが異なることが好ましい。例えば、絶縁
体114および絶縁体118として酸化窒化シリコンを用いる場合、絶縁体116として
窒化シリコンを用いればよい。本実施の形態では、例えば、絶縁体116を、PECVD
法を用いて成膜する。なお、絶縁体116は必ずしも設ける必要はない。
後の工程でCMP処理を行う際に、当該CMP処理のストッパーとして機能することが好
ましい。絶縁体118としては、絶縁体422に用いることができる絶縁体を用いればよ
い。例えば、導電体122Aとしてタングステンを用いる場合、絶縁体118として酸化
窒化シリコンを用いればよい。本実施の形態では、例えば、絶縁体118を、PECVD
法を用いて成膜する。なお、絶縁体118は必ずしも設ける必要はない。
となる絶縁体124Aを成膜する(図4参照。)。導電体122Aおよび絶縁体124A
は、後の工程で開口115を形成するときのハードマスクとして機能する。本実施の形態
では、例えば、導電体122Aとしてタングステンを、スパッタリング法を用いて成膜し
、絶縁体124Aとして窒化シリコンを、スパッタリング法を用いて成膜する。なお、導
電体122Aと絶縁体124Aも内部応力を調整して、基板の反りを低減することが好ま
しい。
電体122Aおよび絶縁体124Aをエッチングして、ハードマスク122およびハード
マスク124を形成する(図5参照。)。ハードマスク122およびハードマスク124
は開口115を形成するためのハードマスクであり、導電体108bと重なる領域に、絶
縁体118に達する開口を有する。また、絶縁体124Aの上に有機塗布膜を成膜しても
よい。有機塗布膜を絶縁体124Aとレジストマスクの間に形成することで、密着性を向
上させることができる場合がある。
ングには、例えば、C4F6ガス、C5F6ガス、C4F8ガス、CF4ガス、SF6ガ
ス、CHF3ガス、Cl2ガス、BCl3ガスまたはSiCl4ガスなどを単独または2
以上のガスを混合して用いることができる。または、上記ガスに酸素ガス、ヘリウムガス
、アルゴンガスまたは水素ガスなどを適宜添加することができる。これらのエッチングガ
スは、エッチングする対象(ハードマスク122、ハードマスク124および有機塗布膜
)に合わせて適宜切り替えて用いることができる。ドライエッチング装置としては上記の
装置を用いることができるが、対向する電極それぞれに周波数の異なる高周波電源を接続
する構成の平行平板型ドライエッチング装置の使用が好ましい。
ことができる。
22、絶縁体112、絶縁体114、絶縁体116、および絶縁体118に開口115を
形成する(図6参照。)。開口115は、少なくとも一部が導電体108bと重なるよう
に形成され、導電体108bおよび絶縁体420に達する開口である。上記の通り開口1
15はアスペクト比が大きいので、異方性エッチングを行うことが好ましい。なお、本工
程のエッチング処理は、図5に示すハードマスク122およびハードマスク124の形成
から外気に曝さず連続して行うことが好ましい。
を用いることが好ましい。当該ドライエッチングには、例えば、C4F6ガス、C5F6
ガス、C4F8ガス、CF4ガス、SF6ガス、CHF3ガス、Cl2ガス、BCl3ガ
スまたはSiCl4ガスなどを単独または2以上のガスを混合して用いることができる。
または、上記ガスに酸素ガス、ヘリウムガス、アルゴンガスまたは水素ガスなどを適宜添
加することができる。これらのエッチングガスは、エッチングする対象(絶縁体118、
絶縁体116、絶縁体114、絶縁体112、および絶縁体422)に合わせて適宜切り
替えて用いることができる。
ぞれに周波数の異なる高周波電源を接続する構成の平行平板型ドライエッチング装置は、
比較的容易に異方性エッチングを行うことができるので、当該ドライエッチング装置を用
いることが好ましい。
とが好ましい。導電体108bの上部に湾曲面を形成するには、本ドライエッチング処理
において、少なくとも導電体108bの上面が露出した段階で、イオン化したエッチング
ガスを導電体108bの上面に衝突させることが好ましい。これにより、導電体108b
の上部の角を削り、湾曲面を形成することができる。
し、セルフバイアスを生じさせることができる。このとき、チャンバー中のプラズマ化し
たエッチングガスに含まれる陽イオンは、セルフバイアスに引き寄せられて、基板側に衝
突する。よって、セルフバイアスを大きくすることにより、導電体108bの上面により
強くイオンを衝突させて、導電体108bの上部に湾曲面を比較的容易に形成することが
できる。セルフバイアスを大きくするには、例えば、基板を設置した側の電極に大きい電
力(例えば、当該電極に対向する電極に印加した電力より大きい電力)を印加すればよい
。ここで、上記のように、対向する電極それぞれに周波数の異なる高周波電源を接続する
構成の平行平板型ドライエッチング装置を用いることで、プラズマ放電を行うための高周
波電源と、セルフバイアスをかけるための高周波電源と、をそれぞれ独立して制御するこ
とができる。
基板面に垂直に近い角度で入射させることができる。これにより、開口115の深い位置
でも当該陽イオンを開口115の底面に衝突させることができる。チャンバー中の陽イオ
ンの平均自由行程を長くするには、例えば、プラズマの密度が小さくなり過ぎない程度に
チャンバー内の圧力を低くすることが好ましい。
面を比較的容易に形成することができる。チャンバー中の陽イオンの量を増やすには、例
えば、エッチングガスとして、陽イオン化しやすく、反応性の低いアルゴンガスを含ませ
ればよい。このとき、アルゴンガスの流量は、エッチングガス全体の流量の50%以上、
好ましくは70%以上、より好ましくは90%以上とすればよい。
ングガスを導電体108bの上面に衝突させることにより、導電体108bの上部の角を
削り取り、湾曲面を形成することができる。このとき、導電体108bの上部だけでなく
、絶縁体420の上面もイオンの衝突に曝されるため、絶縁体420の開口115と重な
る領域は、絶縁体420の他の領域より膜厚が小さくなる場合がある。つまり、絶縁体4
20の当該領域は凹んだ形状になる場合がある。
で、エッチングガスに、炭素を多く含むガスを添加することが好ましい。具体的には、当
該炭素を多く含むガスは、炭素とフッ素を含み、かつ炭素の原子数比がフッ素の原子数比
の50%以上であることが好ましい。このような炭素を多く含むガスとしては、例えば、
C4F6ガス、C5F6ガス、またはC4F8ガスなどを、単独または2以上のガスを混
合して用いることができる。または、上記ガスに酸素ガス、ヘリウムガス、アルゴンガス
または水素ガスなどを適宜添加することができる。
ラズマで分解され、炭素化合物が開口115の底面に堆積する。つまり、開口115の底
面では陽イオンの衝突と、炭素化合物の堆積が並行して生じる。これにより、陽イオンは
堆積した炭素分子を介して絶縁体420に衝突するので、絶縁体420の開口115と重
なる領域が、過剰にエッチングされて、凹んだ部分が貫通するのを防ぐことができる。特
に、陽イオンの衝突により、開口115が絶縁体420を貫通し、絶縁体410に達する
のを防ぐことができる。
素ガスをエッチングガスに添加することが好ましい。炭素を多く含むガスと、酸素ガスが
存在している雰囲気でプラズマを生成することで、炭素を多く含むガスに含まれる炭素が
、酸素と結合して炭素酸化物となる。これにより、炭素を多く含むガスから生成される、
上記炭素化合物の生成量が低減する。つまり、エッチングガス中の炭素を多く含むガスの
流量を多くすると炭素化合物の量が多くなり、エッチングガス中の酸素ガスの流量を多く
すると炭素化合物の量が少なくなる。よって、エッチングガス中の炭素を多く含むガスと
、酸素ガスの流量によって、炭素化合物の堆積量を調整することができる。
した炭素化合物は、開口115の内壁の保護膜として機能することができる。これにより
開口115の内壁が過剰にエッチングされ、開口115の内径が過剰に拡張されるのを防
ぐことができる。よって、上記エッチング工程において、エッチングガスに、上記の炭素
を多く含むガスを添加することで、開口115のアスペクト比を比較的容易に大きくする
ことができる。
る。開口115のアスペクト比が大きくなるにつれ、上記炭素化合物が開口115の深い
位置に到達しにくくなる。これは、絶縁体420の貫通、または開口115のボーイング
形状などの、形状不良を発生させる要因となりうる。このため、上記エッチング工程にお
いて、エッチングの進行に合わせて、エッチングガス(例えば、上記炭素を多く含むガス
)の流量を段階的に増やすことが好ましい。これにより、開口115の深い位置でも、開
口115の浅い位置と同程度の炭素化合物の供給を行うことが可能になる。これにより、
開口115のエッチングを、絶縁体420の上面、または絶縁体420の膜中で停止させ
ることができる。
マスクを除去することが好ましい。当該レジストマスクの除去は、アッシングなどのドラ
イエッチング処理を行う、またはウェットエッチング処理を行う、またはドライエッチン
グ処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエ
ッチング処理を行うことによってできる。また、上記エッチング工程の途中で当該レジス
トマスクおよびハードマスク124が除去されるようにしてもよい。
参照。)。導電体110Aは後の工程で容量素子100の下部電極になる。導電体110
Aは、アスペクト比の大きい開口115の内壁および底面に接して形成されることが好ま
しい。このため、導電体110Aは、ALD法またはCVD法などの被覆性の良い成膜方
法を用いて成膜することが好ましく、本実施の形態では、例えば、ALD法を用いて窒化
チタンを成膜する。
108bの上部の湾曲面に対して被覆性良く導電体110Aを成膜することができる。こ
れにより、導電体110と導電体108bの接触抵抗を低減することができる。
、この後の工程で行うCMP処理ができる程度に、開口115を埋め込むことができれば
よい。よって、開口115内に空洞などが形成されていてもよい。充填剤126は絶縁体
を用いてもよいし、導電体を用いてもよい。本実施の形態では、例えば、充填剤126と
して、APCVD法を用いて酸化シリコンを成膜する。
る。(図8参照。)。上記のように、絶縁体118および絶縁体116はCMP処理に対
するストッパーとして機能するので、CMP処理を段階的に行うことができる。例えば、
1段階目で絶縁体118より上に位置する、充填剤126、導電体110A、およびハー
ドマスク122を除去し、2段階目で絶縁体116より上に位置する、充填剤126、導
電体110A、および絶縁体118を除去すればよい。
成されるので、絶縁体116と導電体110によって、絶縁体114、絶縁体112、絶
縁体422、および絶縁体420を覆うことができる。
)。エッチング処理としては、ウェットエッチング法およびドライエッチング法のいずれ
を用いてもよいが、開口115内の充填剤126を除去するにあたって、ウェットエッチ
ング法を用いた方が容易な場合がある。ウェットエッチングを用いる場合、エッチャント
としてフッ酸系の溶液などを用いればよい。
20は、絶縁体116および導電体110によって覆われているので、エッチングされる
のを防ぐことができる。
)。絶縁体130は後の工程で容量素子100の誘電体になる。絶縁体130は、アスペ
クト比の大きい開口115の内側に設けられた導電体110に接して形成されることが好
ましい。このため、絶縁体130は、ALD法またはCVD法などの被覆性の良い成膜方
法を用いて成膜することが好ましく、本実施の形態では、例えば、ALD法を用いて酸化
ハフニウムを成膜する。
0を覆うことで、容量素子100の上部電極と下部電極が短絡することを防ぐことができ
る。
いる場合は、結晶構造を有せしめ、比誘電率を増加させるために、加熱処理を行うことも
できる。
120bAを成膜する(図10参照。)。導電体120aAおよび導電体120bAは後
の工程で容量素子100の上部電極になる。少なくとも導電体120aAは、アスペクト
比の大きい開口115の内側に設けられた絶縁体130に接して形成されることが好まし
い。このため、導電体120aAは、ALD法またはCVD法などの被覆性の良い成膜方
法を用いて成膜することが好ましく、本実施の形態では、例えば、ALD法を用いて窒化
チタンを成膜する。また、導電体120bAは、CVD法などの埋め込み性の良い成膜方
法を用いて成膜することが好ましく、本実施の形態では、例えば、金属CVD法を用いて
タングステンを成膜する。
導電体120bAの上面の平均面粗さが大きくなることがある。また、上面視における、
導電体120bAの、開口115の中央部近傍と重なる領域が、開口115に合わせて凹
む場合がある。
中に埋め込み性良く、容量素子100の上部電極を設けることができるので、容量素子1
00の静電容量を大きくすることができる。
が、これに限られるものではない。開口115中に埋め込み性良く、容量素子100の上
部電極を設けられるなら、導電体を3層以上の構造にしてもよいし、導電体120aAと
導電体120bAのいずれか一方のみの単層構造としてもよい。
膜128は、この後の工程で行うCMP処理ができる程度の膜厚を有することが好ましい
。膜128は絶縁体を用いてもよいし、導電体を用いてもよい。本実施の形態では、例え
ば、膜128として、PECVD法を用いて酸化窒化シリコンを成膜する。
。(図12参照。)。このとき、導電体120bAの上面もCMP処理が行われ、上面の
平坦性が向上した導電体120bBが形成される。このように、導電体120bAの上に
膜128を積層してCMP処理を行うことにより、少なくとも導電体120bBの絶縁体
116と重なる領域の、上面の平均面粗さ(Ra)を4nm以下、好ましくは2nm以下
、より好ましくは1nm以下にすることができる。このように、導電体120bBの上面
の平均面粗さを小さくすることにより、後の工程で行う導電体120aAおよび導電体1
20bBのフォトリソグラフィをより精密に行うことができる。なお、上記のように、上
面視における、導電体120bAの、開口115の中央部近傍と重なる領域が凹んでいる
場合、当該領域の平坦性が向上されない場合がある。
に、導電体120bAに直接CMP処理を行ってもよい。
2参照。)。絶縁体132Aは、後の工程で導電体120aおよび導電体120bを形成
するときのハードマスクとして機能する。本実施の形態では、例えば、絶縁体132Aと
して酸化窒化シリコンを、PECVD法を用いて成膜する。
縁体132Aをエッチングして、ハードマスク132を形成する(図13参照。)。上記
の通り、導電体120bBの上面の平均面粗さを低減しておくことで、フォトリソグラフ
ィ法を用いて比較的容易にレジストマスクを形成することができる。ハードマスク132
は、導電体120aおよび導電体120bを形成するためのハードマスクであり、開口1
15を覆うように形成される。ここで、ハードマスク132は、開口115からはみ出し
て絶縁体116と重なる領域を有することが好ましい。なお、エッチングには、ドライエ
ッチングを用いることができる。
チングして、導電体120aおよび導電体120bを形成する(図13参照。)。エッチ
ングとしては、ウェットエッチング処理またはドライエッチング処理を行うことができる
。本実施の形態では、ドライエッチング処理を行う。このようにして、導電体110、絶
縁体130、および導電体120を有する容量素子100が形成される。
ッチングとしては、ウェットエッチング処理またはドライエッチング処理などを行うこと
ができる。本実施の形態では、ウェットエッチング処理を行う。このとき、絶縁体130
の導電体120と重ならない領域の上部が当該ウェットエッチング処理によって除去され
る場合がある。これにより、絶縁体130の導電体120と重なる領域の膜厚が、それ以
外の領域より厚くなる場合がある。
(図15参照。)。ここで絶縁体150は層間絶縁膜として機能する。本実施の形態では
、例えば、絶縁体150として酸化窒化シリコンを、PECVD法によって成膜する。
よび絶縁体150に開口117を形成する(図16参照。)。開口117は、少なくとも
一部が導電体108aと重なるように形成され、導電体108aおよび絶縁体420に達
する開口である。上記の通り開口117はアスペクト比が大きいので、異方性エッチング
を行うことが好ましい。
アスペクト比の大きい開口117を形成することができる。また、開口117と重なる領
域において、上記の導電体108bと同様に、導電体108aの上部に湾曲面を形成する
ことができる。
(図16参照。)。導電体162aの形成は、導電体120aについての記載を参酌する
ことができる。また、導電体162bの形成は、導電体120bについての記載を参酌す
ることができる。このようにして、導電体108aと電気的に接続される接続部160を
形成することができる。
ことができる(図16参照。)。図2乃至図16に示すように、本実施の形態に示す半導
体装置の作製方法を用いることで、トランジスタ400の上に容量素子100の少なくと
も一部が重なるように形成できるので、半導体装置の占有面積を増やすことなく、静電容
量を大きくすることができる。また、上記の容量素子、および半導体装置を生産性良く作
製することができる。
本実施の形態に示す半導体装置は図1に示すものに限られるものではない。以下では、
図17から図19を用いて、本実施の形態に示す半導体装置の変形例について説明する。
異なる半導体装置について説明する。
bbの積層構造になっている点において、図1に示す半導体装置と異なる。ここで、導電
体108bbは、タングステン、銅、またはアルミニウムを主成分とする、比較的電気伝
導性の高い導電性材料を用いてもよい。また、導電体108baは、水または水素などの
不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タン
タル、窒化タンタル、チタン、窒化チタン、ルテニウムまたは酸化ルテニウムなどを用い
ることが好ましい。また、水または水素などの不純物の透過を抑制する機能を有する導電
性材料は、単層または積層で用いてもよい。該導電性材料を用いることで、絶縁体410
などから水素、水などの不純物が、導電体108baおよび導電体108bbを通じて酸
化物406に混入するのを抑制することができる。また、導電体108baは、例えばA
LD法またはCVD法などを用いて成膜することで被覆性良く成膜することができる。
絶縁体420の開口の内壁を、絶縁体109bが覆っている点において、図1に示す半導
体装置と異なる。ここで、絶縁体109bは、絶縁体420に用いることができる絶縁体
を用いることが好ましい。絶縁体109bとしては、水または水素などの不純物の透過を
抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムな
どを用いることが好ましい。これにより、絶縁体410などから水素、水などの不純物が
、導電体108bを通じて酸化物406に混入するのを抑制することができる。また、絶
縁体109bは、例えばALD法またはCVD法などを用いて成膜することで被覆性良く
成膜することができる。
い点において、図1に示す半導体装置と異なる。このように、本実施の形態に示す半導体
装置は、少なくとも開口115、言い換えると容量素子100が導電体108bの一部に
重なる構成にすればよい。図17(C)に示すように、導電体108bの上部の開口11
5と重なる領域には湾曲面が形成されるが、導電体108bの上部の開口115と重なら
ない領域には湾曲面が形成されず、導電体108bの上部の角が残っている。
、図1に示す半導体装置と異なる。導電体110と導電体108bの接触抵抗を十分低減
できる場合、導電体108bの上部に角を有する形状にしてもよい。このように、導電体
108bの上部に角を残したままにするには、例えば、図6に示す開口115を形成する
工程において、セルフバイアスを小さくして、導電体108bの上面に衝突するイオンの
衝撃を弱くすればよい。
異なる半導体装置について説明する。
abの積層構造になっている点において、図1に示す半導体装置と異なる。ここで、導電
体108abは、タングステン、銅、またはアルミニウムを主成分とする、比較的電気伝
導性の高い導電性材料を用いてもよい。また、導電体108aaは、水または水素などの
不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タン
タル、窒化タンタル、チタン、窒化チタン、ルテニウムまたは酸化ルテニウムなどを用い
ることが好ましい。また、水または水素などの不純物の透過を抑制する機能を有する導電
性材料は、単層または積層で用いてもよい。該導電性材料を用いることで、絶縁体410
などから水素、水などの不純物が、導電体108aaおよび導電体108abを通じて酸
化物406に混入するのを抑制することができる。また、導電体108aaは、例えばA
LD法またはCVD法などを用いて成膜することで被覆性良く成膜することができる。
絶縁体420の開口の内壁を、絶縁体109aが覆っている点において、図1に示す半導
体装置と異なる。ここで、絶縁体109aは、絶縁体420に用いることができる絶縁体
を用いることが好ましい。絶縁体109aとしては、水または水素などの不純物の透過を
抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムな
どを用いることが好ましい。これにより、絶縁体410などから水素、水などの不純物が
、導電体108aを通じて酸化物406に混入するのを抑制することができる。また、絶
縁体109aは、例えばALD法またはCVD法などを用いて成膜することで被覆性良く
成膜することができる。
いて、図1に示す半導体装置と異なる。図18(C)に示すように、導電体108aの上
部全体と開口117が重なっているので、導電体108aの上部に角は残存せず、湾曲面
が形成されている。
ていない点において、図1に示す半導体装置と異なる。図18(D)に示すように、導電
体108aの上面の端部に開口117が重なっていないので、導電体108aの上部に角
が形成されている。また、図18(D)に示すように、導電体108aの上面の中央部が
凹んだ形状になる場合がある。
、図1に示す半導体装置と異なる。導電体162aと導電体108aの接触抵抗を十分低
減できる場合、導電体108aの上部に角を有する形状にしてもよい。このように、導電
体108aの上部に角を残したままにするには、例えば、開口117を形成する工程にお
いて、セルフバイアスを小さくして、導電体108aの上面に衝突するイオンの衝撃を弱
くすればよい。
したが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図19
に示すように、トランジスタ400aおよび容量素子100aと、トランジスタ400b
および容量素子100bと、を有する構成にしてもよい。ここで、トランジスタ400a
とトランジスタ400bが導電体108aおよび接続部160を共有する構成にしてもよ
い。図19に示すトランジスタ400aおよびトランジスタ400bはトランジスタ40
0の記載を参酌することができ、容量素子100aおよび容量素子100bは容量素子1
00の記載を参酌することができる。
ができる。トランジスタ400aとトランジスタ400bが導電体108aおよび接続部
160を共有する構成にすることにより、トランジスタと容量素子一組当たりの上面視に
おける占有面積を低減することができるので、半導体装置をさらに高集積化させることが
できる。よって、当該半導体装置を用いた記憶装置の単位面積当たりの記憶容量を増加さ
せることができる。
次に、上記のトランジスタ400の構成例について、図20から図26を用いて説明す
る。図20(A)は、本発明の一態様に係るトランジスタ400aの上面図である。また
、図20(B)は、図20(A)にA1-A2の一点鎖線で示す部位の断面図である。つ
まりトランジスタ400aのチャネル長方向の断面図を示す。図20(C)は、図20(
A)にA3-A4の一点鎖線で示す部位の断面図である。つまりトランジスタ400aの
チャネル幅方向の断面図を示す。図20(A)の上面図では、図の明瞭化のために一部の
要素を省いて図示している。なお、トランジスタのチャネル長方向とは、基板と水平な面
内において、ソース(ソース領域またはソース電極)及びドレイン(ドレイン領域または
ドレイン電極)間において、キャリアが移動する方向を意味し、チャネル幅方向は、基板
と水平な面内において、チャネル長方向に対して垂直の方向を意味する。
電体310a及び導電体310b)と、導電体310の上に配置された絶縁体302、絶
縁体303及び絶縁体402と、絶縁体302、絶縁体303及び絶縁体402の上に配
置された酸化物406aと、酸化物406aの上に配置された酸化物406bと、酸化物
406bの上に、離間して配置された導電体416a1及び導電体416a2と、酸化物
406b、導電体416a1及び導電体416a2の上に配置された酸化物406cと、
酸化物406cの上に配置された絶縁体412と、少なくとも一部が酸化物406bと重
なるように、絶縁体412の上に配置された導電体404(導電体404a、導電体40
4b及び導電体404c)と、を有する。
c、導電体416a1、導電体416a2、絶縁体412、および導電体404などの上
に絶縁体410が配置される。また、絶縁体410、バリア膜417a1、およびバリア
膜417a2に形成された開口に導電体108aおよび導電体108bが形成される。ま
た、図20には図示していないが、上記のように絶縁体410の上に絶縁体420が配置
される。
口の内壁に接して導電体310aが形成され、さらに内側に導電体310bが形成されて
いる。ここで、導電体310aおよび導電体310bの上面の高さと、絶縁体301の上
面の高さは同程度にできる。導電体310は、ゲート電極の一方として機能できる。
いることが好ましい。また、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ル
テニウムなどを用いることが好ましく、単層または積層とすればよい。これにより、絶縁
体401より下層から水素、水などの不純物が導電体310を通じて上層に拡散するのを
抑制することができる。なお、導電体310aは、水素原子、水素分子、水分子、酸素原
子、酸素分子、窒素原子、窒素分子、酸化窒素分子(N2O、NO、NO2など)、また
は銅原子などの不純物の少なくとも一が透過しにくいことが好ましい。また、以下におい
て、不純物が透過しにくい導電性材料について記載する場合も同様である。導電体310
aが酸素の透過を抑制する機能を持つことにより、導電体310bが酸化により導電率が
低下することを防ぐことができる。
る。絶縁体401は、下層から水または水素などの不純物がトランジスタに混入するのを
防ぐバリア絶縁膜として機能できる。絶縁体401は、水または水素などの不純物が透過
しにくい絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムなどを用いるこ
とが好ましい。これにより、水素、水などの不純物が絶縁体401より上層に拡散するの
を抑制することができる。なお、絶縁体401は、水素原子、水素分子、水分子、窒素原
子、窒素分子、酸化窒素分子(N2O、NO、NO2など)、銅原子などの不純物の少な
くとも一が透過しにくいことが好ましい。また、以下において、不純物が透過しにくい絶
縁性材料について記載する場合も同様である。
絶縁性材料を用いることが好ましい。これにより、絶縁体402などに含まれる酸素が下
方拡散するのを抑制することができる。これにより、酸化物406bに効果的に酸素を供
給することができる。
材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用
いることが好ましい。これにより、絶縁体303より下層から水素、水などの不純物が絶
縁体303より上層に拡散するのを抑制することができる。さらに、絶縁体402などに
含まれる酸素が下方拡散するのを抑制することができる。
。具体的には、昇温脱離ガス分析法(TDS(Thermal Desorption
Spectroscopy))にて、酸素原子に換算した酸素の脱離量が1.0×101
8atoms/cm3以上、好ましくは3.0×1020atoms/cm3以上である
絶縁体を用いることが好ましい。なお、加熱により放出される酸素を「過剰酸素」ともい
う。このような絶縁体402を酸化物406aに接して設けることにより、酸化物406
bに効果的に酸素を供給することができる。なお、上記TDS分析時における膜の表面温
度としては100℃以上700℃以下、または100℃以上500℃以下の範囲が好まし
い。
ことが好ましい。例えば、絶縁体402の水素の脱離量は、TDSにおいて、50℃から
500℃の範囲において、水素分子に換算した脱離量が、絶縁体402の面積当たりに換
算して、2×1015molecules/cm2以下、好ましくは1×1015mol
ecules/cm2以下、より好ましくは5×1014molecules/cm2以
下であればよい。
。なお、トランジスタ400aでは、ゲート絶縁膜として絶縁体302、絶縁体303、
および絶縁体402が積層された絶縁膜を用いているが、本実施の形態に示す半導体装置
はこれに限られるものではない。例えば、ゲート絶縁膜として、絶縁体302、絶縁体3
03、および絶縁体402のいずれか2層または1層を用いてもよい。
化物半導体として機能する金属酸化物(以下、酸化物半導体ともいう)について説明する
。なお、本明細書等において、窒素を有する金属酸化物も金属酸化物(metal ox
ide)と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物(me
tal oxynitride)と呼称してもよい。
くともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好まし
い。また、それらに加えて、元素M(元素Mは、ガリウム、アルミニウム、シリコン、ホ
ウ素、イットリウム、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウ
ム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル
、タングステン、またはマグネシウムなどから選ばれた一種、または複数種)が含まれて
いることが好ましい。
上である。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジ
スタのオフ電流を低減することができる。
属酸化物が有するインジウム、元素M、及び亜鉛の原子数比のそれぞれの項を[In]、
[M]、および[Zn]とする。
、酸化物406b及び酸化物406cに用いることができる金属酸化物が有するインジウ
ム、元素Mおよび亜鉛の原子数比の好ましい範囲について説明する。なお、図26(A)
、図26(B)、および図26(C)には、酸素の原子数比については記載しない。
]:[Zn]=(1+α):(1-α):1の原子数比(-1≦α≦1)となるライン、
[In]:[M]:[Zn]=(1+α):(1-α):2の原子数比となるライン、[
In]:[M]:[Zn]=(1+α):(1-α):3の原子数比となるライン、[I
n]:[M]:[Zn]=(1+α):(1-α):4の原子数比となるライン、および
[In]:[M]:[Zn]=(1+α):(1-α):5の原子数比となるラインを表
す。
なるライン、[In]:[M]:[Zn]=2:1:βの原子数比となるライン、[In
]:[M]:[Zn]=1:1:βの原子数比となるライン、[In]:[M]:[Zn
]=1:2:βの原子数比となるライン、[In]:[M]:[Zn]=1:3:βの原
子数比となるライン、および[In]:[M]:[Zn]=1:4:βの原子数比となる
ラインを表す。
[Zn]=0:2:1の原子数比、およびその近傍値の金属酸化物は、スピネル型の結晶
構造をとりやすい。
えば、原子数比が[In]:[M]:[Zn]=0:2:1の近傍値である場合、スピネ
ル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が[In]:
[M]:[Zn]=1:0:0の近傍値である場合、ビックスバイト型の結晶構造と層状
の結晶構造との二相が共存しやすい。金属酸化物中に複数の相が共存する場合、異なる結
晶構造の間において、結晶粒界が形成される場合がある。
の原子数比の好ましい範囲の一例について示している。
電子移動度)を高くすることができる。従って、インジウムの含有率が高い金属酸化物は
インジウムの含有率が低い金属酸化物と比較してキャリア移動度が高くなる。
低くなる。従って、原子数比が[In]:[M]:[Zn]=0:1:0、およびその近
傍値である場合(例えば図26(C)に示す領域C)は、絶縁性が高くなる。
の領域Aで示される原子数比を有することが好ましい。一方、酸化物406a及び酸化物
406cに用いる金属酸化物は、絶縁性が比較的高い、図26(C)の領域Cで示される
原子数比を有することが好ましい。
性が高い優れた金属酸化物が得られる。
傍値を含む。近傍値には、例えば、[In]:[M]:[Zn]=5:3:4が含まれる
。また、領域Bは、[In]:[M]:[Zn]=5:1:6、およびその近傍値、およ
び[In]:[M]:[Zn]=5:1:7、およびその近傍値を含む。
ットとしては、多結晶のIn-M-Zn酸化物を含むターゲットを用いると好ましい。な
お、成膜される金属酸化物の原子数比は、上記のスパッタリングターゲットに含まれる金
属元素の原子数比のプラスマイナス40%の変動を含む。例えば、金属酸化物の成膜に用
いるスパッタリングターゲットの組成がIn:Ga:Zn=4:2:4.1[原子数比]
の場合、成膜される金属酸化物の組成は、In:Ga:Zn=4:2:3[原子数比]の
近傍となる場合がある。また、金属酸化物の成膜に用いるスパッタリングターゲットの組
成がIn:Ga:Zn=5:1:7[原子数比]の場合、成膜される金属酸化物の組成は
、In:Ga:Zn=5:1:6[原子数比]の近傍となる場合がある。
比であっても、形成条件により、金属酸化物の性質が異なる場合がある。例えば、金属酸
化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比
の膜が形成される。また、成膜時の基板温度によっては、ターゲットの[Zn]よりも、
膜の[Zn]が小さくなる場合がある。従って、図示する領域は、金属酸化物が特定の特
性を有する傾向がある原子数比を示す領域であり、領域A乃至領域Cの境界は厳密ではな
い。
属酸化物のキャリア密度を低くする場合においては、金属酸化物中の不純物濃度を低くし
、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密
度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物406bに
おけるキャリア密度が8×1011/cm3未満、好ましくは1×1011/cm3未満
、さらに好ましくは1×1010/cm3未満であり、1×10-9/cm3以上とすれ
ばよい。高純度真性または実質的に高純度真性である金属酸化物は、キャリア発生源が少
ないため、キャリア密度を低くすることができる。
ため、トラップ準位密度も低くなる場合がある。
く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い
金属酸化物にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場
合がある。
低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接
する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、アルカリ金属
、アルカリ土類金属、シリコン等がある。
化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃
度と、金属酸化物との界面近傍のシリコンや炭素の二次イオン質量分析法(SIMS:S
econdary Ion Mass Spectrometry)により得られる濃度
を、2×1018atoms/cm3以下、好ましくは2×1017atoms/cm3
以下とする。
成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が
含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。この
ため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ま
しい。具体的には、SIMSにより得られる金属酸化物中のアルカリ金属またはアルカリ
土類金属の濃度を、1×1018atoms/cm3以下、好ましくは2×1016at
oms/cm3以下とする。
、酸素欠損(Vo)を形成する場合がある。該酸素欠損(Vo)に水素が入ることで、キ
ャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素
と結合して、キャリアである電子を生成することがある。従って、水素が含まれている金
属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化
物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物におい
て、SIMSにより得られる水素濃度を、1×1020atoms/cm3未満、好まし
くは1×1019atoms/cm3未満、より好ましくは5×1018atoms/c
m3未満、さらに好ましくは1×1018atoms/cm3未満とする。
することができる。つまり、金属酸化物中の酸素欠損(Vo)に、酸素が補填されること
で、酸素欠損(Vo)は消失する。従って、金属酸化物中に、酸素を拡散させることで、
トランジスタの酸素欠損(Vo)を低減し、信頼性を向上させることができる。
論的組成を満たす酸素よりも多くの酸素を含む酸化物を設けることができる。つまり、酸
化物には、化学量論的組成よりも酸素が過剰に存在する領域(以下、過剰酸素領域ともい
う)が形成されていることが好ましい。特に、トランジスタに金属酸化物を用いる場合、
トランジスタ近傍の下地膜や、層間膜などに、過剰酸素領域を有する酸化物を設けること
で、トランジスタの酸素欠損を低減し、信頼性を向上させることができる。
ことで、安定した電気特性を付与することができる。
d Composite)構成を有することが好ましい。以下では、本発明の一態様で開
示されるトランジスタに用いることができるCAC(Cloud-Aligned Co
mposite)-OSの構成について説明する。
能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有す
る。なお、CAC-OSまたはCAC-metal oxideを、トランジスタの活性
層に用いる場合、導電性の機能は、キャリアとなる電子(またはホール)を流す機能であ
り、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁
性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能(On/O
ffさせる機能)をCAC-OSまたはCAC-metal oxideに付与すること
ができる。CAC-OSまたはCAC-metal oxideにおいて、それぞれの機
能を分離させることで、双方の機能を最大限に高めることができる。
性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁
性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レ
ベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中
に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察さ
れる場合がある。
絶縁性領域とは、それぞれ0.5nm以上10nm以下、好ましくは0.5nm以上3n
m以下のサイズで材料中に分散している場合がある。
を有する成分により構成される。例えば、CAC-OSまたはCAC-metal ox
ideは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因する
ナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際
に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャッ
プを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有
する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記
CAC-OSまたはCAC-metal oxideをトランジスタのチャネル形成領域
に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流
、及び高い電界効果移動度を得ることができる。
材(matrix composite)、または金属マトリックス複合材(metal
matrix composite)と呼称することもできる。
、に分けられる。非単結晶酸化物半導体としては、例えば、CAAC-OS(c-axi
s aligned crystalline oxide semiconducto
r)、多結晶酸化物半導体、nc-OS(nanocrystalline oxide
semiconductor)、擬似非晶質酸化物半導体(a-like OS:am
orphous-like oxide semiconductor)および非晶質酸
化物半導体などがある。
結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する
領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列
の向きが変化している箇所を指す。
がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある
。なお、CAAC-OSにおいて、歪み近傍においても、明確な結晶粒界(グレインバウ
ンダリーともいう)を確認することはできない。即ち、格子配列の歪みによって、結晶粒
界の形成が抑制されていることがわかる。これは、CAAC-OSが、a-b面方向にお
いて酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が
変化することなどによって、歪みを許容することができるためと考えられる。
素M、亜鉛、および酸素を有する層(以下、(M,Zn)層)とが積層した、層状の結晶
構造(層状構造ともいう)を有する傾向がある。なお、インジウムと元素Mは、互いに置
換可能であり、(M,Zn)層の元素Mがインジウムと置換した場合、(In,M,Zn
)層と表すこともできる。また、In層のインジウムが元素Mと置換した場合、(In,
M)層と表すこともできる。
結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こり
にくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって
低下する場合があるため、CAAC-OSは不純物や欠陥(酸素欠損など)の少ない酸化
物半導体ともいえる。従って、CAAC-OSを有する酸化物半導体は、物理的性質が安
定する。そのため、CAAC-OSを有する酸化物半導体は熱に強く、信頼性が高い。
3nm以下の領域)において原子配列に周期性を有する。また、nc-OSは、異なるナ
ノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、nc-OSは、分析方法によっては、a-like OSや非晶質酸化物半導
体と区別が付かない場合がある。
半導体である。a-like OSは、鬆または低密度領域を有する。即ち、a-lik
e OSは、nc-OSおよびCAAC-OSと比べて、結晶性が低い。
の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、a-like OS、n
c-OS、CAAC-OSのうち、二種以上を有していてもよい。
、Ga、Si、B、Y、Ti、Fe、Ni、Ge、Zr、Mo、La、Ce、Nd、Hf
、Ta、W、Mg、V、Be、またはCuのいずれか一つ、または複数)を含む酸化物で
ある。酸化物406aおよび酸化物406cは、例えば、In-Ga-Zn酸化物、酸化
ガリウム、酸化ホウ素などを用いることができる。
中の元素Mの原子数比が、酸化物406bに用いる金属酸化物における、構成元素中の元
素Mの原子数比より大きいことが好ましい。また、酸化物406aおよび酸化物406c
に用いる金属酸化物において、Inに対する元素Mの原子数比が、酸化物406bに用い
る金属酸化物における、Inに対する元素Mの原子数比より大きいことが好ましい。
ると好ましい。非単結晶構造は、例えば、CAAC-OS、多結晶構造、微結晶構造、ま
たは非晶質構造を含む。酸化物406aおよび酸化物406cに用いる金属酸化物は、C
AAC構造を有していてもよい。よって、酸化物406aおよび酸化物406cに用いる
金属酸化物は、複数のIGZOのナノ結晶がc軸配向を有し、かつa-b面においては配
向せずに連結した層状の結晶構造を有していてもよい。
用いる金属酸化物より高い結晶性を有していてもよい。ここで、酸化物406aおよび酸
化物406cに用いる金属酸化物は、例えば、酸素を含む雰囲気下で成膜した酸化物とす
ればよい。これにより、酸化物406aおよび酸化物406cに高い結晶性を有せしめる
ことができる。また、酸化物406aおよび酸化物406cの形状の安定を図ることがで
きる。
のエネルギーが、酸化物406bの伝導帯下端のエネルギーより高くなることが好ましい
。また、言い換えると、酸化物406cの電子親和力が、酸化物406bの電子親和力よ
り小さいことが好ましい。ここで、電子親和力とは、真空準位と伝導帯下端のエネルギー
準位の差を指す。
の伝導帯下端のエネルギーが、酸化物406bの伝導帯下端のエネルギーより高くなるこ
とが好ましい。また、言い換えると、酸化物406aの電子親和力が、酸化物406bの
電子親和力より小さいことが好ましい。
エネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合すると
もいうことができる。このようにするためには、酸化物406aと酸化物406bとの界
面、または酸化物406bと酸化物406cとの界面において形成される混合層の欠陥準
位密度を低くするとよい。
酸素以外に共通の元素を有する(主成分とする)ことで、欠陥準位密度が低い混合層を形
成することができる。例えば、酸化物406bがIn-Ga-Zn酸化物の場合、酸化物
406a、酸化物406cとして、In-Ga-Zn酸化物、Ga-Zn酸化物、酸化ガ
リウムなどを用いるとよい。
6aと酸化物406bとの界面、および酸化物406bと酸化物406cとの界面におけ
る欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小
さく、高いオン電流が得られる。
ため、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。酸化物406a、
酸化物406cを設けることにより、トラップ準位を酸化物406bより遠ざけることが
できる。当該構成とすることで、トランジスタのしきい値電圧がプラス方向にシフトする
ことを防止することができる。
が、本発明の一態様はこれに限定されない。例えば、酸化物406aまたは酸化物406
cの一方がない2層構造としても構わない。または、酸化物406aの上もしくは下、ま
たは酸化物406cの上もしくは下に、前述した半導体のいずれか一を有する4層構造と
しても構わない。または、酸化物406aの上、酸化物406aの下、酸化物406cの
上、酸化物406cの下のいずれか二箇所以上に、酸化物406a、酸化物406bおよ
び酸化物406cとして例示した半導体のいずれか一を有するn層構造(nは5以上の整
数)としても構わない。
酸化物406cを有することが好ましい。
06bは酸化物406aの上面に接して配置されることが好ましい。
の領域は、上面図において第1の領域と第2の領域に挟まれる。本実施の形態に示すトラ
ンジスタは、酸化物406bの第1の領域上に接して導電体416a1を有する。また、
酸化物406bの第2の領域上に接して導電体416a2を有する。酸化物406bの第
1の領域または第2の領域の一方は、ソース領域として機能でき、他方はドレイン領域と
して機能できる。また、酸化物406bの第3の領域はチャネル形成領域として機能でき
る。
06b、導電体416a1、416a2、及びバリア膜417a1、417a2の上に配
置されることが好ましい。また、酸化物406cが、酸化物406a及び酸化物406b
の側面を覆う構成にしてもよい。図20(C)に示すように、酸化物406a及び酸化物
406bのチャネル幅方向の側面が酸化物406cに接することが好ましい。さらに、第
1のゲート電極としての機能を有する導電体404は、第1のゲート絶縁体としての機能
を有する絶縁体412を介して酸化物406bの第3の領域の全体を覆うように配置され
る。
置してもよい。例えば、酸化物406a及び酸化物406bのチャネル長方向の側面が酸
化物406cに接する構成にしてもよい。
に接して配置されることが好ましい。ここで、導電体416a1は、ソース電極またはド
レイン電極の一方として機能でき、導電体416a2は、ソース電極またはドレイン電極
の他方として機能できる。
406aの一方の側端部及び酸化物406bの一方の側端部と略一致することが好ましい
。また、同様に、導電体416a2の一方の側端部は、酸化物406aの他方の側端部及
び酸化物406bの他方の側端部と略一致することが好ましい。このような構成にするこ
とにより、酸化物406a及び酸化物406bの側面が導電体416a1及び導電体41
6a2に接しないので、酸化物406a及び酸化物406bの側面において、酸素が引き
抜かれて酸素欠損が形成されることを防ぐことができる。また、酸化物406a及び酸化
物406bの側面が導電体416a1及び導電体416a2に接しないので、酸化物40
6a及び酸化物406bの側面から導電体416a1及び導電体416a2に起因する不
純物が浸入することを防ぐことができる。
距離、即ちトランジスタのチャネル長は、10nm以上300nm以下、代表的には20
nm以上180nm以下とする。
が90°未満のテーパー角を有することが好ましい。導電体416a1及び導電体416
a2の互いに向かい合う側面と底面のなす角が45°以上75°以下であることが好まし
い。このように導電体416a1及び導電体416a2を形成することにより、酸化物4
06cを導電体416a1及び導電体416a2が形成する段差部にも被覆性良く成膜す
ることができる。これにより、酸化物406cが段切れなどを起こして、酸化物406b
と絶縁体412などが接するのを防ぐことができる。
a2の上面に接してバリア膜417a2が設けられることが好ましい。バリア膜417a
1及びバリア膜417a2は、水素や水などの不純物および酸素の透過を抑制する機能を
有する。バリア膜417a1及びバリア膜417a2として、例えば、酸化アルミニウム
などを用いることができる。これにより、導電体416a1及び導電体416a2の酸化
に周囲の過剰酸素が用いられることを防ぐことができる。また、導電体416a1および
導電体416a2の酸化による電気抵抗値の増加を防ぐことができる。なお、導電体の電
気抵抗値の測定は、2端子法などを用いて測定することができる。なお、バリア膜417
a1、417a2を設けない構成としてもよい。
て、バリア膜417a1を有しているので、導電体404と導電体416a1の間の寄生
容量を小さくすることができる。同様に、導電体404と導電体416a2の間に、絶縁
体412、酸化物406cに加えて、バリア膜417a2を有しているので、導電体40
4と導電体416a2の間の寄生容量を小さくすることができる。よって、本実施の形態
に示すトランジスタは、周波数特性に優れたトランジスタとなる。
ることが好ましい。絶縁体412は、絶縁体402と同様に、加熱により酸素が放出され
る絶縁体を用いて形成することが好ましい。このような絶縁体412を酸化物406cの
上面に接して設けることにより、酸化物406bに効果的に酸素を供給することができる
。また、絶縁体402と同様に、絶縁体412中の水または水素などの不純物濃度が低減
されていることが好ましい。
成とすることが好ましい。絶縁体412上に導電体404aが配置され、導電体404a
上に導電体404bが配置され、導電体404b上に導電体404cが配置される。絶縁
体412および導電体404は、酸化物406bと重なる領域を有する。また、導電体4
04a、導電体404bおよび導電体404cの側端部は概略一致する。ここで、導電体
404はゲート電極の他方として機能する。また、ゲート電極としての機能を有する導電
体404のチャネル長方向の幅は、10nm以上300nm以下、好ましくは、20nm
以上180nm以下とする。
方はバックゲート電極として機能できる。ゲート電極とバックゲート電極で半導体のチャ
ネル形成領域を挟むように配置される。バックゲート電極の電位は、ゲート電極と同電位
としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲート電極の電位
をゲート電極と連動させず独立して変化させることで、トランジスタのしきい値電圧を変
化させることができる。
、酸化物406bまたは酸化物406cとして用いることができる金属酸化物を用いるこ
とができる。特に、In-Ga-Zn系酸化物のうち、導電性が高い、金属の原子数比が
[In]:[Ga]:[Zn]=4:2:3から4.1、およびその近傍値のものを用い
ることが好ましい。このような導電体404aを設けることで、導電体404b及び導電
体404cへの酸素の透過を抑制し、導電体404b及び導電体404cが酸化によって
電気抵抗値が増加することを防ぐことができる。また、酸化物406bに過剰酸素を供給
することが可能となる。
電性を向上できる導電体が好ましい。例えば導電体404bは、窒化チタンなどを用いる
ことが好ましい。
を介して、酸化物406bの第3の領域近傍の上面及びチャネル幅方向の側面を覆うよう
に設けられる。従って、ゲート電極としての機能を有する導電体404の電界によって、
酸化物406bの第3の領域近傍の上面及びチャネル幅方向の側面を電気的に取り囲むこ
とができる。導電体404の電界によって、チャネル形成領域を電気的に取り囲むトラン
ジスタの構造を、surrounded channel(s-channel)構造と
よぶ。そのため、酸化物406bの第3の領域近傍の上面及びチャネル幅方向の側面にチ
ャネルを形成することができるので、ソース-ドレイン間に大電流を流すことができ、導
通時の電流(オン電流)を大きくすることができる。また、酸化物406bの第3の領域
近傍の上面及びチャネル幅方向の側面が、導電体404の電界によって取り囲まれている
ことから、非導通時の電流(オフ電流)を小さくすることができる。
リア膜418は、酸素が透過しにくい材料を用いることが好ましく、例えば酸化アルミニ
ウムなどを用いることができる。これにより、導電体404の酸化に周囲の過剰酸素が用
いられることを防ぐことができる。このように、バリア膜418はゲートを保護するゲー
トキャップとしての機能を有する。なお、バリア膜418を設けない構成としてもよい。
トランジスタを、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で
囲うことによって、トランジスタの電気特性を安定にすることができる。例えば絶縁体4
01、及び絶縁体420として、水素などの不純物および酸素の透過を抑制する機能を有
する絶縁体を用いればよい。また、絶縁体303に水素などの不純物および酸素の透過を
抑制する機能を有する絶縁体を用いてもよい。絶縁体401、絶縁体303、及び絶縁体
420は、絶縁体402などより、水または水素などの不純物が透過しにくい絶縁性材料
を用いて形成することが好ましい。
酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲル
マニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハ
フニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコン、窒化シリコンまたは
窒化アルミニウムなどを単層で、または積層で用いればよい。
、酸化物406bおよび酸化物406cに水素などの不純物が混入することを抑制するこ
とができる。また、例えば、絶縁体401および絶縁体420が酸化アルミニウムを有す
ることで、上述の酸化物406a、酸化物406bおよび酸化物406cへ添加された過
剰酸素の外方拡散を低減することができる。
は、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコ
ン、リン、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン
、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いれば
よい。例えば、絶縁体301、絶縁体302、絶縁体303、絶縁体402および絶縁体
412としては、酸化シリコンまたは酸化窒化シリコンを有することが好ましい。
膜として機能するので比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体3
02、絶縁体303、絶縁体402および絶縁体412は、酸化ガリウム、酸化ハフニウ
ム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有
する酸化窒化物、シリコンおよびハフニウムを有する酸化物、またはシリコンおよびハフ
ニウムを有する酸化窒化物などを有することが好ましい。または、絶縁体302、絶縁体
303、絶縁体402および絶縁体412は、酸化シリコンまたは酸化窒化シリコンと、
比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化
窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、
熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、酸化アルミニウム
、酸化ガリウムまたは酸化ハフニウムを酸化物406c側に有することで、酸化シリコン
または酸化窒化シリコンに含まれるシリコンが、酸化物406bに混入することを抑制す
ることができる。また、例えば、酸化シリコンまたは酸化窒化シリコンを酸化物406c
側に有することで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリ
コンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該
トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に
変動させることができる場合がある。
0は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添
加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリ
コン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、絶縁
体410は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ
素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸
化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ま
しい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わ
せることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては
、例えば、ポリエステル、ポリオレフィン、ポリアミド(ナイロン、アラミドなど)、ポ
リイミド、ポリカーボネートまたはアクリルなどがある。
の透過を抑制する機能を有する絶縁体を用いてもよい。バリア膜417a1およびバリア
膜417a2によって、酸化物406c及び絶縁体412中の過剰酸素が、導電体416
a1および導電体416a2へと拡散することを防止することができる。
酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニ
ウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化
物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。
導電体404、導電体310、導電体416a1、導電体416a2、導電体108a
、導電体108bとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッ
ケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン
、マグネシウム、ジルコニウム、ベリリウム、インジウムなどから選ばれた金属元素を1
種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シ
リコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを
用いてもよい。
金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタ
ルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物(ITO:I
ndium Tin Oxide)、酸化タングステンを含むインジウム酸化物、酸化タ
ングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタ
ンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫
酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい
。
金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい
。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層
構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒
素を含む導電性材料と、を組み合わせた積層構造としてもよい。
述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用い
ることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けると
よい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から
離脱した酸素がチャネル形成領域に供給されやすくなる。
ればよい。また、絶縁体401と接する導電体310aとしては、例えば、チタン、窒化
チタン、または窒化タンタルなどのバリア層(拡散防止層)を積層または単層で用いるこ
とができる。
体310aに不純物が透過しにくい導電性材料を用いることで、トランジスタへの不純物
の拡散をさらに抑制することができる。よって、トランジスタの信頼性をさらに高めるこ
とができる。
透過しにくい導電性材料を用いてもよい。バリア膜417a1、417a2、およびバリ
ア膜418に導電性材料を用いる場合は、酸素が放出されにくい、および/または吸収さ
れにくい導電性材料を用いることが好ましい。
以下では、本発明の一態様に係る図20に示すトランジスタの作製方法を図21および
図22を用いて説明する。図21および図22では、図20(B)に示す一点鎖線A1-
A2の断面に対応する断面図と、図20(C)に示す一点鎖線A3-A4の断面に対応す
る断面図と、を示している。
電性材料、酸化物半導体として機能する酸化物などは、スパッタリング法、スピンコート
法、CVD法、ALD法、MBE法、または、PLD法などを適宜用いて形成することが
できる。
形態では、基板として単結晶シリコン基板(p型の半導体基板、またはn型の半導体基板
を含む)を用いる。また、本実施の形態では、絶縁体401として、スパッタリング法を
用いて酸化アルミニウム膜を成膜し、絶縁体301としてCVD法を用いて酸化窒化シリ
コン膜を成膜する。
ウム膜を成膜してもよい。
)を形成する。当該開口の形成はウェットエッチングを用いてもよいが、ドライエッチン
グを用いるほうが微細加工には好ましい。また、絶縁体401は、絶縁体301をエッチ
ングして開口を形成する際のエッチングストッパ膜として機能する絶縁体を選択すること
が好ましい。例えば、開口を形成する絶縁体301に酸化シリコンまたは酸化窒化シリコ
ンを用いた場合は、絶縁体401は窒化シリコン、酸化アルミニウム、酸化ハフニウムな
どを用いるとよい。このとき、絶縁体401の、絶縁体301の開口と重なる部分がエッ
チングによって凹状に形成される場合がある。
本実施の形態では、導電体310aとなる導電膜としてスパッタリング法で成膜した窒化
タンタルとALD法で成膜した窒化チタンの積層膜を用いる。また、導電体310bとな
る導電膜としてCVD法で成膜したタングステン膜を用いる。
び導電体310bとなる導電膜を除去する(図21(A)(B)参照)。その結果、開口
のみに、導電体310a及び導電体310bが残存することで上面が平坦な導電体310
を形成することができる。
では、絶縁体302として、CVD法を用いて酸化窒化シリコン膜を成膜する。
して、ALD法を用いて酸化ハフニウム膜を成膜する。
して、CVD法を用いて酸化窒化シリコン膜を成膜する。
下、好ましくは300℃以上500℃以下で行えばよい。また、本実施の形態に示すトラ
ンジスタの下層に銅を含んで形成された配線などを設ける場合、第1の加熱処理の温度を
410℃以下にすることが好ましい。第1の加熱処理は、不活性ガス雰囲気で行う。第1
の加熱処理は減圧状態で行ってもよい。第1の加熱処理によって、絶縁体402に含まれ
る水素や水などの不純物を除去することなどができる。本実施の形態では、第1の加熱処
理として窒素ガス雰囲気で温度を400℃として加熱処理を行う。
6Aの上に酸化物406bとなる酸化膜406Bを成膜する(図21(C)(D)参照)
。
ましい。スパッタリング法で成膜することで酸化膜406A、及び酸化膜406Bの密度
を高められるため、好適である。スパッタリングガスには、希ガス(代表的にはアルゴン
)、酸素、または、希ガスおよび酸素の混合ガスを適宜用いればよい。また、スパッタリ
ングガスに窒素を含めてもよい。また、基板を加熱しながら成膜を行ってもよい。
て用いる酸素ガスやアルゴンガスは、露点が-40℃以下、好ましくは-80℃以下、よ
り好ましくは-100℃以下、より好ましくは-120℃以下にまで高純度化したガスを
用いることで酸化膜406A、及び酸化膜406Bに水分等が取り込まれることを可能な
限り防ぐことができる。
Bにとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真
空排気ポンプを用いて高真空(5×10-7Paから1×10-4Pa程度まで)排気す
ることが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系
からチャンバー内に気体、特に炭素または水素を含む気体が逆流しないようにしておくこ
とが好ましい。
ばよい。
せても構わない。例えば、成膜中にマグネットユニットを上下または/及び左右に揺動さ
せながら酸化膜を形成することができる。例えば、ターゲットを、0.1Hz以上1kH
z以下のビート(リズム、拍子、パルス、周波、周期またはサイクルなどと言い換えても
よい。)で回転または揺動させればよい。または、マグネットユニットを、0.1Hz以
上1kHz以下のビートで揺動させればよい。
ことが好ましい。例えば、水の気化温度(例えば、100℃)以上、かつ装置のメンテナ
ビリティー、スループットの良い温度を可能な範囲で適宜選択すればよい。
ルゴン)、酸素、希ガス及び酸素の混合ガスを適宜用いる。混合ガスの場合、成膜ガス全
体に占める酸素ガスの割合が、70%以上が好ましく、80%以上がさらに好ましく、1
00%がより好ましい。酸化膜406Aに過剰酸素を含む酸化物を用いることで、後の加
熱処理によって酸化膜406Bに酸素を供給することができる。
ットを用いることができる。ここで、酸化膜406AのIn-M-Zn酸化物ターゲット
は、元素Mに対するInの原子数比が、酸化膜406BのIn-M-Zn酸化物ターゲッ
トにおける、元素Mに対するInの原子数比より小さいことが好ましい。例えば、[In
]:[M]:[Zn]=1:3:4[原子数比]、またはその近傍値の原子数比である金
属酸化物ターゲットを用いることが好ましい。
、基板温度を200℃とし、[In]:[Ga]:[Zn]=1:3:4[原子数比]の
In-Ga-Zn酸化物ターゲットを用いて成膜を行う。
することが好ましい。例えば、水の気化温度(例えば、100℃)以上、かつ装置のメン
テナビリティー、スループットの良い温度を可能な範囲で適宜選択すればよい。
ルゴン)、酸素、希ガス及び酸素の混合ガスを適宜用いる。混合ガスの場合、成膜ガス全
体に占める酸素ガスの割合が、0%以上30%以下、好ましくは5%以上20%以下とす
る。
ットを用いることができる。ここで、酸化膜406BのIn-M-Zn酸化物ターゲット
は、元素Mに対するInの原子数比が、酸化膜406AのIn-M-Zn酸化物ターゲッ
トにおける、元素Mに対するInの原子数比より大きいことが好ましい。例えば、[In
]:[M]:[Zn]=4:2:4.1[原子数比]、または[In]:[M]:[Zn
]=5:1:7[原子数比]、またはその近傍値の原子数比である金属酸化物ターゲット
を用いることが好ましい。
ス、および酸素の混合ガスを用い、基板温度を130℃とし、[In]:[Ga]:[Z
n]=4:2:4.1[原子数比]のIn-Ga-Zn酸化物ターゲットを用いて成膜を
行う。
、好ましくは300℃以上500℃以下で行えばよい。第2の加熱処理は、不活性ガス雰
囲気、または酸化性ガスを10ppm以上、1%以上もしくは10%以上含む雰囲気で行
う。第2の加熱処理は減圧状態で行ってもよい。または、第2の加熱処理は、不活性ガス
雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを10ppm以上、1
%以上または10%以上含む雰囲気で加熱処理を行ってもよい。第2の加熱処理によって
、酸化膜406Bの結晶性を高めることや、水素や水などの不純物を除去することなどが
できる。本実施の形態では、窒素雰囲気にて400℃の温度で1時間の処理を行なった後
に、連続して酸素雰囲気にて400℃の温度で1時間の処理を行う。
本実施の形態では、導電体416a1、416a2となる導電膜として、窒化タンタル膜
をスパッタリング法で形成する。窒化タンタルは、耐酸化性が高いため、後の工程におい
て加熱処理を行う場合に好ましい。
a2となる膜を成膜する。本実施の形態では、バリア膜417a1、417a2となる膜
として、ALD法を用いて酸化アルミニウム膜を成膜する。ALD法を用いて形成するこ
とで、緻密な、クラックやピンホールなどの欠陥が低減された、薄く均一な厚さを備える
膜を形成することができる。
導電体416a1、416a2となる導電膜に達する開口を形成する。
バリア膜417a1、417a2となる膜の一部を選択的に除去し、島状に加工する。こ
のようにして、導電体416a1、416a2となる導電膜から島状の導電膜が、バリア
膜417a1、417a2となる膜から、バリア膜417a1、417a2が形成される
。
選択的に除去する。このとき、同時に絶縁体402の一部も除去される場合がある。この
ようにして、島状の酸化物406a、および島状の酸化物406bを形成することができ
る。
ウェットエッチング法などを用いて行なうことができる。ドライエッチング法とウェット
エッチング法の両方を用いてもよい。
ることで、島状の導電膜の一部を選択的に除去する。該エッチング工程により、島状の導
電膜を導電体416a1と導電体416a2に分離する(図21(E)(F)参照)。
ガス、CF4ガス、SF6ガスまたはCHF3ガスなどを単独または2以上のガスを混合
して用いることができる。または、上記ガスに酸素ガス、ヘリウムガス、アルゴンガスま
たは水素ガスなどを適宜添加することができる。特に、プラズマによって有機物を生成す
ることができるガスを用いることが好ましい。例えば、C4F6ガス、C4F8ガス、ま
たはCHF3ガスのいずれか一に、ヘリウムガス、アルゴンガスまたは水素ガスなどを適
宜添加したものを使用することが好ましい。
は、露出した酸化物406bにエッチングガスの残留成分などの不純物元素が付着する場
合がある。例えば、エッチングガスとして塩素系ガスを用いると、塩素などが付着する場
合がある。また、エッチングガスとして炭化水素系ガスを用いると、炭素や水素などが付
着する場合がある。このため、酸化物406bの露出した表面に付着した不純物元素を低
減することが好ましい。当該不純物元素の低減は、例えば、フッ化水素酸を純水で希釈し
た水溶液(希釈フッ酸液)を用いた洗浄処理、オゾンなどを用いた洗浄処理、または紫外
線などを用いた洗浄処理で行なえばよい。なお、複数の洗浄処理を組み合わせてもよい。
いたプラズマ処理を行う。当該プラズマ処理を行うことで、酸化物406b中のフッ素濃
度を低減することができる。また、試料表面の有機物を除去する効果も得られる。
する加熱処理を行ってもよい。
件で行うことができる。第3の加熱処理によって、酸化物406bの結晶性を高めること
や、水素や水などの不純物を除去することなどができる。本実施の形態では、窒素雰囲気
にて400℃の温度で30分間の処理を行なった後に、連続して酸素雰囲気にて400℃
の温度で30分間の処理を行う。
2、バリア膜417a1、417a2の上に、酸化物406cとなる酸化膜406Cを成
膜する。
ことが好ましい。
ことが好ましい。例えば、成膜時の基板温度は室温にすればよく、成膜時に基板温度が室
温より上昇しないように基板ホルダを冷却しながら成膜することが好ましい。
ルゴン)、酸素、希ガス及び酸素の混合ガスを適宜用いる。混合ガスの場合、成膜ガス全
体に占める酸素ガスの割合が、70%以上が好ましく、80%以上がさらに好ましく、1
00%がより好ましい。酸化膜406Cに過剰酸素を含む酸化物を用いることで、後の加
熱処理によって酸化物406bに酸素を供給することができる。
ットを用いることができる。ここで、酸化膜406CのIn-M-Zn酸化物ターゲット
は、酸化膜406BのIn-M-Zn酸化物ターゲットと同じターゲットを用いてもよい
。例えば、[In]:[M]:[Zn]=4:2:4.1[原子数比]、または[In]
:[M]:[Zn]=5:1:7[原子数比]、またはその近傍値の原子数比である金属
酸化物ターゲットを用いてもよい。また、酸化膜406CのIn-M-Zn酸化物ターゲ
ットは、元素Mに対するInの原子数比が、酸化膜406BのIn-M-Zn酸化物ター
ゲットにおける、元素Mに対するInの原子数比より小さいターゲットを用いてもよい。
例えば、[In]:[M]:[Zn]=1:1:1[原子数比]、またはその近傍値の原
子数比である金属酸化物ターゲットを用いてもよい。
、基板温度を室温とし、[In]:[Ga]:[Zn]=4:2:4.1[原子数比]の
In-Ga-Zn酸化物ターゲットを用いて成膜を行う。
12AとしてCVD法により酸化窒化シリコン膜を形成する。
件で行うことができる。第4の加熱処理によって、絶縁膜412Aに含まれる水素や水な
どの不純物を除去することなどができる。本実施の形態では、第4の加熱処理として窒素
ガス雰囲気で温度を400℃として加熱処理を行う。
なる導電膜、を順に成膜する。本実施の形態では、導電体404aとなる導電膜としてス
パッタリング法で成膜した金属酸化物を用い、導電体404bとなる導電膜として窒化チ
タンを用い、導電体404cとなる導電膜としてタングステンを用いる。導電体404a
となる導電膜を、スパッタリング法を用いて成膜することにより、絶縁膜412Aに酸素
を添加して、酸素過剰な状態にできる。特に、導電体404aとなる導電膜は酸化物40
6bのチャネル形成領域となる第3の領域の上に設けられるので、絶縁膜412Aの第3
の領域に近い部分に酸素を添加できる。これにより、絶縁体412から酸化物406bに
効果的に酸素を供給することができる。
件で行うことができる。第5の加熱処理によって、導電体404aとなる導電膜のスパッ
タリング成膜で絶縁膜412Aに添加された酸素を拡散させることができる。これにより
、酸化物406a、酸化物406bおよび酸化物406cの酸素欠損を低減することがで
きる。
となる導電膜、および導電体404cとなる導電膜の一部を選択的に除去して、導電体4
04a、導電体404b及び導電体404cを有し、ゲートとして機能する導電体404
を形成する(図21(G)(H)参照)。
成膜する。バリア膜418となる膜は、ゲートキャップとして機能し、本実施の形態では
ALD法で成膜した酸化アルミニウムを用いる。
よび酸化膜406Cの一部を選択的に除去して、バリア膜418、絶縁体412、および
酸化物406cを形成する(図22(A)(B)参照)。ここで、導電体404を覆って
バリア膜418を形成することにより、導電体404の酸化に周囲の過剰酸素が用いられ
ることを防ぐことができる。なお、図22(A)(B)に示すトランジスタでは、バリア
膜418、絶縁体412、および酸化物406cが上面視において重なるように形成した
が、これに限られるものではない。例えば、酸化物406cが、酸化物406a及び酸化
物406bの側面と絶縁体402の上面に接するように、酸化物406cを形成してもよ
い。
パッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことが
できる。または、スピンコート法、ディップ法、液滴吐出法(インクジェット法など)、
印刷法(スクリーン印刷、オフセット印刷など)、ドクターナイフ法、ロールコーター法
またはカーテンコーター法などを用いて行うことができる。
法を用いて成膜する。
は、成膜直後に上面が平坦性を有していてもよい。または、例えば、絶縁体410は、成
膜後に基板裏面などの基準面と平行になるよう絶縁体などを上面から除去していくことで
平坦性を有してもよい。このような処理を、平坦化処理と呼ぶ。平坦化処理としては、C
MP処理、ドライエッチング処理などがある。ただし、絶縁体410の上面が平坦性を有
さなくても構わない。
い。本実施の形態では、絶縁体420として、酸素を含む雰囲気でスパッタリング法を用
いて酸化アルミニウム膜を成膜する。これにより、絶縁体420と接する絶縁体410に
酸素を添加することができる。ここで、酸素は、例えば、酸素ラジカルとして添加される
が、酸素が添加されるときの状態はこれに限定されない。酸素は、酸素原子、又は酸素イ
オンなどの状態で添加されてもよい。後の工程の熱処理などによって、酸素を拡散させて
酸化物406bに効果的に酸素を供給することができる。
00℃よりも高く、300℃以下であることが好ましい。基板温度を、100℃よりも高
くすることで、酸化物406b中の水を除去することができる。また、形成した膜上に、
表面吸着水が付着することを防止することができる。また、このように基板加熱を行いな
がら絶縁体420を成膜することにより、成膜しながら酸素を酸化物406bに拡散させ
ることができる。
ミニウムを成膜してもよい。
件で行うことができる。第6の加熱処理によって、絶縁体420のスパッタリング成膜で
添加された酸素を拡散させることができる。これにより、酸化物406a、酸化物406
bおよび酸化物406cの酸素欠損を低減することができる。ここで、絶縁体420およ
び絶縁体401によって、酸素がトランジスタの上方及び下方に拡散することを防ぐこと
ができ、酸化物406bに効果的に酸素を供給することができる。また、第6の加熱処理
によって、絶縁体410に含まれる水素や水などの不純物を除去することなどができる。
本実施の形態では、窒素雰囲気にて400℃の温度で1時間の処理を行なった後に、連続
して酸素雰囲気にて400℃の温度で1時間の処理を行う。
体422は、絶縁体410と同様の絶縁体を設けることができる。
ア膜417a2に、導電体416a1および導電体416a2に達する開口を形成する。
当該開口の形成はドライエッチングを用いることが好ましい。
を成膜する。本実施の形態では、導電体108aおよび導電体108bとなる導電膜とし
て、ALD法で成膜した窒化チタンと、CVD法で成膜したタングステンの積層膜を用い
る。
8bとなる導電膜を除去する(図22(E)(F)参照)。その結果、開口のみに、導電
体108aおよび導電体108bが残存することで、上面が平坦な導電体108aおよび
導電体108bを形成することができる。
)(F)参照。)。
す半導体装置を作製することができる。
本実施の形態に示すトランジスタは図20に示すものに限られるものではない。以下で
は、図23から図25を用いて、本実施の形態に示すトランジスタの変形例について説明
する。図23から図25は、図20と同様に、(A)が本発明の一態様に係るトランジス
タの上面図である。また、(B)は、(A)にA1-A2の一点鎖線で示す部位の断面図
である。また、(C)は、(A)にA3-A4の一点鎖線で示す部位の断面図である。(
A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、以下に
おいて、トランジスタ400aと同一の符号を付した構成については、トランジスタ40
0aの対応する記載を参酌することができる。
17a1、バリア膜417a2、及び導電体404などの上に絶縁体408aおよび絶縁
体408bが配置されている点において、トランジスタ400aと異なる。
a1、416a2、バリア膜417a1、417a2、絶縁体412、導電体404、お
よびバリア膜418を覆って設けられている。また、絶縁体408aの一部が、絶縁体4
02の上面に接していることが好ましい。例えば、絶縁体408aの一部が、絶縁体40
2の酸化物406aと重なる領域の外側において、絶縁体402の上面に接することが好
ましい。さらに、絶縁体408aの上に絶縁体408bが設けられている。絶縁体408
a及び絶縁体408bは、絶縁体420などと同様に、上層から水または水素などの不純
物がトランジスタなどに混入するのを防ぐバリア絶縁膜として機能できる。
ることが好ましく、例えば酸化アルミニウムを用いることが好ましい。このような絶縁体
408aを用いることにより、絶縁体402の絶縁体408aと接する面を介して絶縁体
402に酸素を供給し、絶縁体402を酸素過剰な状態にできる。これにより、酸化物4
06a、酸化物406b及び酸化物406cに効果的に酸素を供給することができる。
を用いることにより、絶縁体402に添加した酸素が、成膜中に上方拡散するのを抑制す
ることができる。これにより、さらに効率よく絶縁体402に酸素を添加することができ
る。
ましく、例えば酸化アルミニウムを用いることが好ましい。ALD法を用いて成膜された
絶縁体408bは、良好な被覆性を有し、クラックやピンホールなどの形成が抑制された
膜となる。絶縁体408a及び絶縁体408bは凹凸を有する形状の上に設けられるが、
ALD法で成膜された絶縁体408bを用いることにより、段切れ、クラック、ピンホー
ルなどが形成されることなく、トランジスタを絶縁体408bで覆うことができる。これ
により、絶縁体408aに段切れなどが発生しても、絶縁体408bで覆うことができる
ので、絶縁体408aと絶縁体408bの積層膜の、水素、水などの不純物に対するバリ
ア性をより顕著に向上させることができる。
、に挟まれる構造とすることによって、酸素を外方拡散させず、絶縁体402、酸化物4
06a、酸化物406b、および酸化物406c中に多くの酸素を含有させることができ
る。さらに、絶縁体408bの上方および絶縁体401の下方から水素、または水などの
不純物が混入するのを防ぎ、絶縁体402、酸化物406a、酸化物406b、および酸
化物406c中の不純物濃度を低減させることができる。
ンジスタ400cは、基板(図示せず)の上に配置された絶縁体401および絶縁体30
1と、絶縁体401および絶縁体301に形成された開口に埋め込まれるように配置され
た導電体310と、絶縁体301と導電体310の上に配置された絶縁体302と、絶縁
体302の上に配置された絶縁体303と、絶縁体303の上に配置された絶縁体402
と、絶縁体402の上に配置された酸化物406aと、酸化物406aの上面の少なくと
も一部に接して配置された酸化物406bと、酸化物406bの上に配置された酸化物4
06cと、酸化物406cの上に配置された絶縁体412と、絶縁体412の上に配置さ
れた導電体404と、導電体404の上に配置された絶縁体419aと、絶縁体412、
導電体404、および絶縁体419aの側面に接して配置された絶縁体419bと、酸化
物406cの上面に接し、かつ絶縁体419bの側面に接して配置された絶縁体409と
、を有する。ここで、図24(B)に示すように、絶縁体419bの上面は、絶縁体41
9aの上面と略一致することが好ましい。また、絶縁体409は、絶縁体419a、導電
体404、絶縁体419b、酸化物406a、酸化物406b、および酸化物406cを
覆って設けられることが好ましい。
リア膜418を有せず絶縁体419aおよび絶縁体419bを有する点、絶縁体409を
有する点、および酸化物406a、406b、406cに領域426a、426b、42
6cが形成されている点において、トランジスタ400aと異なる。
。領域426bおよび領域426cは、絶縁体409の成膜により低抵抗化された領域で
あり、領域426aより導電性が高い領域となる。領域426bおよび領域426cは、
絶縁体409の成膜雰囲気に含まれる、水素または窒素などの不純物元素が添加される。
これにより、酸化物406の絶縁体409と接する領域を中心に、添加された不純物元素
により酸素欠損が形成され、さらに当該不純物元素が酸素欠損に入り込むことで、キャリ
ア密度が高くなり、低抵抗化される。
なくとも一方の濃度が大きくなることが好ましい。水素または窒素の濃度は、SIMSな
どを用いて測定すればよい。
に捕獲される元素を添加されることで低抵抗化される。このような元素としては、代表的
には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げら
れる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、
及びキセノン等がある。よって、領域426bおよび領域426cは、上記元素の一つま
たは複数を含む構成にすればよい。
06b、406cの少なくとも絶縁体409と重なる領域に形成される。ここで、酸化物
406bの領域426bはソース領域およびドレイン領域の一方として機能でき、酸化物
406bの領域426cは、ソース領域およびドレイン領域の他方として機能できる。ま
た、酸化物406bの領域426aはチャネル形成領域として機能できる。
6cが、酸化物406の絶縁体409と接する領域と、絶縁体419b、および絶縁体4
12の両端部近傍と重なる領域に形成されることが好ましい。このとき、領域426bお
よび領域426cの導電体404と重なる部分は、所謂オーバーラップ領域(Lov領域
ともいう)として機能する。Lov領域を有する構造とすることで、酸化物406のチャ
ネル形成領域と、ソース領域およびドレイン領域との間に高抵抗領域が形成されないため
、トランジスタのオン電流および移動度を大きくすることができる。
19a、導電体404の側面の位置と、略一致することが好ましい。絶縁体419aは、
ALD法を用いて成膜することが好ましい。これにより、絶縁体419aの膜厚を1nm
以上20nm以下程度、好ましくは5nm以上10nm以下程度で成膜することができる
。ここで、絶縁体419aは、水または水素などの不純物、および酸素の透過を抑制する
機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化
ハフニウムなどを用いることが好ましい。
て設けられる。また、絶縁体419bの上面は、絶縁体419aの上面に略一致すること
が好ましい。絶縁体419bは、ALD法を用いて成膜することが好ましい。これにより
、絶縁体419bの膜厚を1nm以上20nm以下程度、好ましくは1nm以上3nm以
下程度、例えば1nmで成膜することができる。
よび酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸
化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体
412中の酸素が外部に拡散することを防ぐことができる。また、絶縁体412の端部な
どから酸化物406に水素、水などの不純物が浸入するのを抑制することができる。
などの不純物、および酸素の透過を抑制する機能を有する絶縁体で導電体404の上面と
側面および絶縁体412の側面を覆うことができる。これにより、導電体404および絶
縁体412を介して、水または水素などの不純物が酸化物406に混入することを防ぐこ
とができる。このように、絶縁体419bは、ゲート電極およびゲート絶縁膜の側面を保
護するサイドバリアとして、絶縁体419aは、ゲート電極の上面を保護するトップバリ
アとして、機能する。
て、当該絶縁膜のうち、絶縁体412、導電体404、および絶縁体419aの側面に接
する部分を残存させて形成することが好ましい。これにより、上記のように膜厚の薄い絶
縁体419bを容易に形成することができる。また、このとき、導電体404の上に、絶
縁体419aを設けておくことで、当該異方性エッチングで絶縁体419aが一部除去さ
れても、絶縁体419bの絶縁体412および導電体404に接する部分を十分残存させ
ることができる。
、酸化物406c、および絶縁体402を覆って設けられる。ここで、絶縁体409は、
絶縁体419aおよび絶縁体419bの上面に接し、かつ絶縁体419bの側面に接して
設けられる。また、絶縁体409は、水または水素などの不純物、および酸素の透過を抑
制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体409として、
窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アル
ミニウムなどを用いることが好ましい。このような絶縁体409を形成することで、絶縁
体409を透過して酸素が浸入し、領域426bおよび領域426cの酸素欠損に酸素を
供給して、キャリア密度が低下するのを防ぐことができる。また、絶縁体409を透過し
て水または水素などの不純物が浸入し、領域426bおよび領域426cが過剰に領域4
26a側に拡張するのを防ぐことができる。
、基板に対して垂直に見た際の、酸化物406a、酸化物406b、および酸化物406
cの側面が略一致しているが、本実施の形態はこれに限られるものではない。例えば、酸
化物406cが酸化物406aおよび酸化物406bの側面を覆うようにしてもよい。こ
のとき、酸化物406a及び酸化物406bのチャネル幅方向の側面が酸化物406cに
接することが好ましい。さらに、酸化物406a及び酸化物406bのチャネル長方向の
側面が酸化物406cに接する構成にしてもよい。
ンジスタ400dは、上記のトランジスタ400aなどと並行して作製することができる
トランジスタである。トランジスタ400aと並行してトランジスタ400dを作製する
場合、余計な工程を増やすことなく、トランジスタ400dを作製することができる。
a1および酸化物406a2と、酸化物406a1の上面に接して配置された酸化物40
6b1と、酸化物406a2の上面に接して配置された酸化物406b2と、を有し、酸
化物406cが、絶縁体402の上面、酸化物406a1および酸化物406a2の側面
、並びに酸化物406b1および酸化物406b2の側面と上面に接して配置されている
点において、トランジスタ400aと異なる。
06b2は、それぞれ、トランジスタ400aの酸化物406a、および酸化物406b
と同様の材料を用いて形成することができる。酸化物406a1および酸化物406b1
と、酸化物406a2および酸化物406b2は、導電体310、酸化物406c、絶縁
体412、および導電体404を挟んで対向して形成される。
形成することができ、導電体416a2は、酸化物406a2および酸化物406b2と
重なるように形成することができる。酸化物406a1および酸化物406b1、または
酸化物406a2および酸化物406b2は、トランジスタ400dのソース領域または
ドレイン領域のいずれかとして機能できる。
同様の材料を用いて形成することができる。酸化物406cの、酸化物406a1および
酸化物406a2と、酸化物406b1および酸化物406b2に挟まれる領域は、チャ
ネル形成領域として機能する。
aの酸化物406cなどと同様に、酸素欠損が低減され、水素または水などの不純物が低
減されている。これにより、トランジスタ400dのしきい値電圧を0Vより大きくし、
オフ電流を低減し、Icutを非常に小さくすることができる。ここで、Icutとは、
トランジスタのスイッチング動作を制御するゲートの電圧が0Vのときのドレイン電流の
ことを指す。また、トランジスタ400dの導電体416a1と導電体416a2の距離
を、トランジスタ400aの導電体416a1と導電体416a2の距離より大きくする
ことにより、トランジスタ400aよりトランジスタ400dのしきい値電圧を大きくし
、オフ電流を低減し、Icutを小さくすることができる。
とができる。例えば、トランジスタ400dのトップゲート及びバックゲートをソースと
ダイオード接続し、トランジスタ400dのソースとトランジスタ400aのバックゲー
トを接続する構成とする。この構成でトランジスタ400aのバックゲートの負電位を保
持するとき、トランジスタ400dのトップゲート-ソース間の電圧、およびバックゲー
ト-ソース間の電圧は、0Vになる。トランジスタ400dのIcutは非常に小さいの
で、この構成とすることにより、トランジスタ400aおよびトランジスタ400dに電
源供給をしなくてもトランジスタ400aのバックゲートの負電位を長時間維持すること
ができる。
たは半導体装置を提供することができる。または、本発明の一態様により、生産性の高い
容量素子または半導体装置を提供することができる。または、本発明の一態様により、静
電容量の大きい容量素子を提供することができる。または、本発明の一態様により、良好
な電気特性を有する半導体装置を提供することができる。または、本発明の一態様により
、良好な信頼性を有する半導体装置を提供することができる。
適宜組み合わせて用いることができる。
本実施の形態では、半導体装置の一形態として、記憶装置として機能する半導体装置に
ついて、図27乃至図29を用いて説明する。
図27に示す半導体装置は、トランジスタ300と、トランジスタ200、トランジス
タ345および容量素子360を有している。ここで、トランジスタ200および容量素
子360として、上記実施の形態に示すトランジスタ400(トランジスタ400a、ト
ランジスタ400b、およびトランジスタ400cなども含む)と、容量素子100を用
いることができる。また、トランジスタ345としてトランジスタ400dなどを用いる
ことができる。
ジスタであり、上記実施の形態に示すトランジスタを用いることができる。上記実施の形
態に示すトランジスタは、微細化しても歩留まり良く形成できるので、トランジスタ20
0の微細化を図ることができる。このようなトランジスタを記憶装置に用いることで、記
憶装置の微細化または高集積化を図ることができる。上記実施の形態に示すトランジスタ
は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を
保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフ
レッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することがで
きる。
電体を挟んで対向する構成となっており、単位面積当たりの静電容量を大きくすることが
できる。そして、容量素子360の高さを高くするほど、容量素子360の静電容量を大
きくすることができる。このように容量素子360の単位面積当たりの静電容量を大きく
することにより、これを記憶装置に用いる場合、容量素子の占有面積を抑えつつ、長期に
わたり記憶内容を保持することが可能である。よって、リフレッシュ動作を必要としない
、あるいは、リフレッシュ動作の頻度が極めて少ない記憶装置において、単位面積当たり
の記憶容量を増大させることができる。これにより、記憶装置の微細化または高集積化を
はかることができる。
線3002はトランジスタ300のドレインと電気的に接続されている。また、配線30
03はトランジスタ200のソースおよびドレインの一方と電気的に接続され、配線30
04はトランジスタ200のゲートと電気的に接続され、配線3006はトランジスタ2
00のバックゲートと電気的に接続されている。そして、トランジスタ300のゲート、
およびトランジスタ200のソースおよびドレインの他方は、容量素子360の電極の一
方と電気的に接続され、配線3005は容量素子360の電極の他方と電気的に接続され
ている。配線3007はトランジスタ345のソースと電気的に接続され、配線3008
はトランジスタ345のゲートと電気的に接続され、配線3009はトランジスタ345
のバックゲートと電気的に接続され、配線3010はトランジスタ345のドレインと電
気的に接続されている。ここで、配線3006、配線3007、配線3008、及び配線
3009が電気的に接続されている。
施の形態に示すように、トランジスタ345はトランジスタ200のバックゲート電圧を
制御することができる。さらに、トランジスタ200およびトランジスタ345に電源供
給をしなくてもトランジスタ200のバックゲートの負電位を長時間維持することができ
る。
を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
構成することができる。なお、1個のトランジスタ345は、複数のトランジスタ200
のバックゲート電圧を制御することができる。そのため、トランジスタ345は、トラン
ジスタ200よりも、少ない個数とすることが出来る。
スタ200が導通状態となる電位にして、トランジスタ200を導通状態とする。これに
より、配線3003の電位が、トランジスタ300のゲート、および容量素子360の電
極の一方と電気的に接続するノードFGに与えられる。即ち、トランジスタ300のゲー
トには、所定の電荷が与えられる(書き込み)。ここでは、異なる二つの電位レベルを与
える電荷(以下Lowレベル電荷、Highレベル電荷という。)のどちらかが与えられ
るものとする。その後、配線3004の電位を、トランジスタ200が非導通状態となる
電位にして、トランジスタ200を非導通状態とすることにより、ノードFGに電荷が保
持される(保持)。
持される。
状態で、配線3005に適切な電位(読み出し電位)を与えると、配線3002は、ノー
ドFGに保持された電荷量に応じた電位をとる。これは、トランジスタ300をnチャネ
ル型とすると、トランジスタ300のゲートにHighレベル電荷が与えられている場合
の見かけ上のしきい値電圧Vth_Hは、トランジスタ300のゲートにLowレベル電
荷が与えられている場合の見かけ上のしきい値電圧Vth_Lより低くなるためである。
ここで、見かけ上のしきい値電圧とは、トランジスタ300を「導通状態」とするために
必要な配線3005の電位をいうものとする。したがって、配線3005の電位をVth
_HとVth_Lの間の電位V0とすることにより、ノードFGに与えられた電荷を判別
できる。例えば、書き込みにおいて、ノードFGにHighレベル電荷が与えられていた
場合には、配線3005の電位がV0(>Vth_H)となれば、トランジスタ300は
「導通状態」となる。一方、ノードFGにLowレベル電荷が与えられていた場合には、
配線3005の電位がV0(<Vth_L)となっても、トランジスタ300は「非導通
状態」のままである。このため、配線3002の電位を判別することで、ノードFGに保
持されている情報を読み出すことができる。
本発明の一態様の半導体装置は、図27に示すようにトランジスタ300、トランジス
タ200、トランジスタ345および容量素子360を有する。トランジスタ200およ
びトランジスタ345はトランジスタ300の上方に設けられ、容量素子360はトラン
ジスタ300、トランジスタ200およびトランジスタ345の上方に設けられている。
311の一部からなる半導体領域313、およびソース領域またはドレイン領域として機
能する低抵抗領域314a、および低抵抗領域314bを有する。
ドレイン領域となる低抵抗領域314a、および低抵抗領域314bなどにおいて、シリ
コン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい
。または、Ge(ゲルマニウム)、SiGe(シリコンゲルマニウム)、GaAs(ガリ
ウムヒ素)、GaAlAs(ガリウムアルミニウムヒ素)などを有する材料で形成しても
よい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコン
を用いた構成としてもよい。またはGaAsとGaAlAs等を用いることで、トランジ
スタ300をHEMT(High Electron Mobility Transi
stor)としてもよい。
導体材料に加え、ヒ素、リンなどのn型の導電性を付与する元素、またはホウ素などのp
型の導電性を付与する元素を含む。
元素、もしくはホウ素などのp型の導電性を付与する元素を含むシリコンなどの半導体材
料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる
。
できる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ま
しい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウム
などの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐
熱性の点で好ましい。
成や駆動方法に応じて適切なトランジスタを用いればよい。
縁体326が順に積層して設けられている。
化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、
酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体322の上面は、
平坦性を高めるために化学機械研磨(CMP)法等を用いた平坦化処理により平坦化され
ていてもよい。
スタ200が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を
用いることが好ましい。
コンを用いることができる。ここで、トランジスタ200等の酸化物半導体を有する半導
体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、
トランジスタ300と、トランジスタ200およびトランジスタ345との間に、水素の
拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、
水素の脱離量が少ない膜とする。
できる。例えば、絶縁体324の水素の脱離量は、TDS分析において、50℃から50
0℃の範囲において、水素原子に換算した脱離量が、絶縁体324の面積当たりに換算し
て、10×1015atoms/cm2以下、好ましくは5×1015atoms/cm
2以下であればよい。
絶縁体326の比誘電率は4未満が好ましく、3未満がより好ましい。また例えば、絶縁
体326の比誘電率は、絶縁体324の比誘電率の0.7倍以下が好ましく、0.6倍以
下がより好ましい。比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量
を低減することができる。
スタ200等と電気的に接続する導電体328、および導電体330等が埋め込まれてい
る。なお、導電体328、および導電体330はプラグ、または配線としての機能を有す
る。また、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一
の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続
するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場
合、および導電体の一部がプラグとして機能する場合もある。
材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層また
は積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンな
どの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または
、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材
料を用いることで配線抵抗を低くすることができる。
いて、絶縁体350、絶縁体352、及び絶縁体354が順に積層して設けられている。
また、絶縁体350、絶縁体352、及び絶縁体354には、導電体356が形成されて
いる。導電体356は、プラグ、または配線としての機能を有する。なお導電体356は
、導電体328、および導電体330と同様の材料を用いて設けることができる。
る絶縁体を用いることが好ましい。また、導電体356は、水素に対するバリア性を有す
る導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体350が有
する開口に、水素に対するバリア性を有する導電体が形成される。当該構成により、トラ
ンジスタ300と、トランジスタ200およびトランジスタ345と、は、バリア層によ
り分離することができ、トランジスタ300からトランジスタ200およびトランジスタ
345への水素の拡散を抑制することができる。
るとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線とし
ての導電性を保持したまま、トランジスタ300からの水素の拡散を抑制することができ
る。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性
を有する絶縁体350と接する構造であることが好ましい。
いて、絶縁体354上には、絶縁体210、絶縁体212、絶縁体214、および絶縁体
216が、順に積層して設けられている。絶縁体210、絶縁体212、絶縁体214、
および絶縁体216のいずれかは、酸素や水素に対してバリア性のある物質を用いること
が好ましい。
ジスタ300を設ける領域などから、トランジスタ200またはトランジスタ345を設
ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好まし
い。従って、絶縁体324と同様の材料を用いることができる。
いることができる。ここで、トランジスタ200等の酸化物半導体を有する半導体素子に
、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジ
スタ300と、トランジスタ200およびトランジスタ345との間に、水素の拡散を抑
制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱
離量が少ない膜とする。
214には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用い
ることが好ましい。
素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、
酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分など
の不純物のトランジスタ200およびトランジスタ345への混入を防止することができ
る。また、トランジスタ200およびトランジスタ345を構成する酸化物からの酸素の
放出を抑制することができる。そのため、トランジスタ200およびトランジスタ345
に対する保護膜として用いることに適している。
用いることができる。また、比較的比誘電率が低い材料を層間膜とすることで、配線間に
生じる寄生容量を低減することができる。例えば、絶縁体212、および絶縁体216と
して、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
開口には、導電体218、及びトランジスタ200を構成する導電体およびトランジスタ
345を構成する導電体等が埋め込まれている。なお、導電体218は、トランジスタ3
00と、容量素子360またはトランジスタ200と、を電気的に接続するプラグ、また
は配線としての機能を有する。また、トランジスタ200およびトランジスタ345のバ
ックゲートに接続される配線としての機能を有する。導電体218は、導電体328、お
よび導電体330と同様の材料を用いて設けることができる。
リア性を有する導電体であることが好ましい。当該構成により、トランジスタ300と、
トランジスタ200およびトランジスタ345と、は、酸素、水素、および水に対するバ
リア性を有する層で、完全により分離することができ、トランジスタ300からトランジ
スタ200およびトランジスタ345への水素の拡散を抑制することができる。
いる。なお、トランジスタ200およびトランジスタ345としては、先の実施の形態で
説明した半導体装置が有するトランジスタを用いればよい。例えば、トランジスタ200
としては、トランジスタ400a、トランジスタ400b、トランジスタ400cなどを
用いることができ、トランジスタ345としては、トランジスタ400dなどを用いるこ
とができる。図27では、トランジスタ200としてトランジスタ400aを用い、トラ
ンジスタ345としてトランジスタ400dを用いる例を示している。また、図27に示
すトランジスタ200およびトランジスタ345は一例であり、その構造に限定されず、
回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
順に積層して設けられている。絶縁体230、および絶縁体232の少なくとも一方は、
酸素や水素に対してバリア性のある物質を用いることが好ましい。
ジスタ300を設ける領域などから、トランジスタ200またはトランジスタ345を設
ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好まし
い。従って、絶縁体324と同様の材料を用いることができる。
いることができる。ここで、トランジスタ200等の酸化物半導体を有する半導体素子に
、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジ
スタ300と、トランジスタ200およびトランジスタ345との間に、水素の拡散を抑
制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱
離量が少ない膜とする。
込まれている。なお、導電体219は、トランジスタ200のバックゲート電極およびト
ランジスタ345のバックゲート電極としての機能を有する。また、導電体219は、ト
ランジスタ300と、容量素子360またはトランジスタ200と、を電気的に接続する
プラグ、または配線としての機能を有する。導電体219は、導電体328、および導電
体330と同様の材料を用いて設けることができる。
と、トランジスタ200のトップゲート電極およびトランジスタ345のトップゲート電
極と、の間に絶縁体230および絶縁体232を設けることで、トランジスタ200のバ
ックゲート電極とトランジスタ200のトップゲート電極の間の寄生容量、およびトラン
ジスタ345のバックゲート電極とトランジスタ345のトップゲート電極の間の寄生容
量を低減することができる。
縁体280には、過剰酸素領域が形成されていることが好ましい。特に、トランジスタ2
00およびトランジスタ345に酸化物半導体を用いる場合、トランジスタ200および
トランジスタ345近傍の層間膜などに、過剰酸素領域を有する絶縁体を設けることで、
トランジスタ200およびトランジスタ345が有する酸化物の酸素欠損を低減すること
で、信頼性を向上させることができる。また、トランジスタ200およびトランジスタ3
45を覆う絶縁体280は、その下方の凹凸形状を被覆する平坦化膜として機能してもよ
い。
化物を用いることが好ましい。加熱により酸素を脱離する酸化物とは、TDS分析にて、
酸素原子に換算しての酸素の脱離量が1.0×1018atoms/cm3以上、好まし
くは3.0×1020atoms/cm3以上である酸化物膜である。なお、上記TDS
分析時における膜の表面温度としては100℃以上700℃以下、または100℃以上5
00℃以下の範囲が好ましい。
ることが好ましい。または、金属酸化物を用いることもできる。なお、本明細書中におい
て、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、
窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
対してバリア性のある物質を用いることが好ましい。従って、絶縁体282には、絶縁体
214と同様の材料を用いることができる。例えば、絶縁体282には、酸化アルミニウ
ム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、
酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分など
の不純物のトランジスタ200およびトランジスタ345への混入を防止することができ
る。また、トランジスタ200およびトランジスタ345を構成する酸化物からの酸素の
放出を抑制することができる。そのため、トランジスタ200およびトランジスタ345
に対する保護膜として用いることに適している。
タ345としてトランジスタ400dを設ける場合、絶縁体230は絶縁体401に、絶
縁体232は絶縁体301に、絶縁体220は絶縁体302に、絶縁体222は絶縁体3
03に、絶縁体224は絶縁体402に、絶縁体280は絶縁体410に、絶縁体282
は絶縁体420に対応する。よって、先の実施の形態に示す対応する構成の記載を参酌す
ることができる。
施の形態に示す絶縁体422に対応する。よって、先の実施の形態に示す対応する構成の
記載を参酌することができる。
よび絶縁体286に形成された開口には、導電体246および導電体248等が埋め込ま
れている。導電体246および導電体248は、先の実施の形態に示す導電体108aま
たは導電体108bなどに対応する。よって、先の実施の形態に示す対応する構成の記載
を参酌することができる。
スタ345、またはトランジスタ300と電気的に接続するプラグ、または配線としての
機能を有する。導電体246、および導電体248は、導電体328、および導電体33
0と同様の材料を用いて設けることができる。
は、絶縁体286、絶縁体288、絶縁体290、および絶縁体292に形成された開口
に埋め込まれるように設けられる。ここで、絶縁体286は絶縁体422に、絶縁体28
8は絶縁体112に、絶縁体290は絶縁体114に、絶縁体292は絶縁体116に、
それぞれ対応する。よって、これらは、先の実施の形態に示す対応する構成の記載を参酌
することができる。また、そのほかの容量素子360の構成についても、先に実施の形態
に記載の容量素子100の構成を参酌することができる。
凹凸形状を被覆する平坦化膜として機能してもよい。絶縁体294は、先の実施の形態に
示す絶縁体150に対応する。よって、先の実施の形態に示す対応する構成の記載を参酌
することができる。
埋め込まれるように導電体296および導電体298が設けられる。導電体296および
導電体298は、トランジスタ200またはトランジスタ345と電気的に接続するプラ
グ、または配線としての機能を有する。導電体296および導電体298は、先の実施の
形態に示す導電体162aおよび導電体162bなどに対応する。よって、先の実施の形
態に示す対応する構成の記載を参酌することができる。
プ状で取り出す場合に設けられるダイシングライン(スクライブライン、分断ライン、又
は切断ラインと呼ぶ場合がある)について説明する。分断方法としては、例えば、まず、
基板に半導体素子を分断するための溝(ダイシングライン)を形成した後、ダイシングラ
インにおいて切断し、複数の半導体装置に分断(分割)する場合がある。例えば、図27
に示す構造500は、ダイシングライン近傍の断面図を示している。
有するメモリセルの外縁に設けられるダイシングラインと重なる領域近傍において、絶縁
体280、絶縁体224、絶縁体222、絶縁体220、絶縁体232、絶縁体230及
び絶縁体216に開口を設ける。また、絶縁体280、絶縁体224、絶縁体222、絶
縁体220、絶縁体232、絶縁体230及び絶縁体216の側面を覆うように、絶縁体
282を設ける。
214と、絶縁体282と、を同材料及び同方法を用いて形成することで、密着性を高め
ることができる。例えば、酸化アルミニウムを用いることができる。
0、およびトランジスタ345を包み込むことができる。絶縁体210、絶縁体222、
絶縁体282は、酸素、水素、及び水の拡散を抑制する機能を有しているため、本実施の
形態に示す半導体素子が形成された回路領域ごとに、基板を分断することにより、複数の
チップに加工しても、分断した基板の側面方向から、水素又は水などの不純物が混入し、
トランジスタ200、またはトランジスタ345に拡散することを防ぐことができる。
の外部に拡散することを防ぐことができる。従って、絶縁体280の過剰酸素は、効率的
にトランジスタ200、またはトランジスタ345におけるチャネルが形成される酸化物
に供給される。当該酸素により、トランジスタ200、またはトランジスタ345におけ
るチャネルが形成される酸化物の酸素欠損を低減することができる。これにより、トラン
ジスタ200、またはトランジスタ345におけるチャネルが形成される酸化物を欠陥準
位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジ
スタ200、またはトランジスタ345の電気特性の変動を抑制すると共に、信頼性を向
上させることができる。
46および導電体248を介して、トランジスタ200のソースおよびドレインの他方と
電気的に接続される構成にしたが、本実施の形態に示す半導体装置はこれに限られるもの
ではない。例えば、図28に示すように、トランジスタ300のゲートが、トランジスタ
200のソースおよびドレインの他方と電気的に接続されず、導電体246、導電体24
8、導電体296、および導電体298を介して、配線3011に電気的に接続される構
成にしてもよい。
ランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向
上させることができる。または、酸化物半導体を有するトランジスタを用いた半導体装置
において、消費電力を低減することができる。または、酸化物半導体を有するトランジス
タを用いた半導体装置において、微細化または高集積化を図ることができる。または、微
細化または高集積化された半導体装置を生産性良く提供することができる。
次に、本実施の形態のメモリセルアレイの一例を、図29に示す。図27に示す記憶装
置をメモリセルとして、マトリクス状に配置することで、メモリセルアレイを構成するこ
とができる。なお、図29には、図27に示すトランジスタ345は省略する。図29は
、図27に示す記憶装置を、マトリクス状に配置した場合における、行の一部を抜き出し
た断面図である。
スタ300はチャネルが形成される半導体領域313(基板311の一部)が凸形状を有
する。また、半導体領域313の側面および上面を、絶縁体315を介して、導電体31
6が覆うように設けられている。なお、導電体316は仕事関数を調整する材料を用いて
もよい。このようなトランジスタ300は半導体基板の凸部を利用していることからFI
N型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマス
クとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工し
て凸部を形成する場合を示したが、SOI基板を加工して凸形状を有する半導体膜を形成
してもよい。
されている。メモリセル600aおよびメモリセル600bは、トランジスタ300、ト
ランジスタ200、および容量素子360を有し、配線3001、配線3002、配線3
003、配線3004、配線3005、および配線3006と電気的に接続される。また
、メモリセル600aおよびメモリセル600bにおいても、同様にトランジスタ300
のゲートと、容量素子360の電極の一方と、が電気的に接続するノードを、ノードFG
とする。なお、配線3002は隣接するメモリセル600aとメモリセル600bで共通
の配線である。
み出さなくてはならない。例えば、メモリセルアレイがNOR型の構成の場合、情報を読
み出さないメモリセルのトランジスタ300を非導通状態にすることで、所望のメモリセ
ルの情報のみを読み出すことができる。この場合、ノードFGに与えられた電荷によらず
トランジスタ300が「非導通状態」となるような電位、つまり、Vth_Hより低い電
位を、情報を読み出さないメモリセルと接続される配線3005に与えればよい。または
、例えば、メモリセルアレイがNAND型の構成の場合、情報を読み出さないメモリセル
のトランジスタ300を導通状態にすることで、所望のメモリセルの情報のみを読み出す
ことができる。この場合、ノードFGに与えられた電荷によらずトランジスタ300が「
導通状態」となるような電位、つまり、Vth_Lより高い電位を、情報を読み出さない
メモリセルと接続される配線3005に与えればよい。
て、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、酸化
物半導体を有するトランジスタを用いた半導体装置において、消費電力を低減することが
できる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、微細
化または高集積化を図ることができる。または、微細化または高集積化された半導体装置
を生産性良く提供することができる。
適宜組み合わせて用いることができる。
本実施の形態では、表示コントローラIC、およびソースドライバICなどに用いるこ
とができる、本発明の一態様に係る半導体装置を含むフレームメモリについて説明する。
えたDRAM(ダイナミックランダムアクセスメモリ)を適用することができる。また、
メモリセルにOSトランジスタが用いられるメモリ装置(以下、「OSメモリ」と呼ぶ。
)を用いることができる。ここでは、OSメモリの一例として、1T1C型のメモリセル
を有するRAMについて説明する。ここでは、このようなRAMを、「DOSRAM(D
ynamic Oxide Semiconductor RAM、ドスラム)」と呼ぶ
こととする。図30に、DOSRAMの構成例を示す。
DOSRAM1400は、コントローラ1405、行回路1410、列回路1415、
メモリセルおよびセンスアンプアレイ1420(以下、「MC-SAアレイ1420」と
呼ぶ。)を有する。
13、センスアンプドライバ回路1414を有する。列回路1415はグローバルセンス
アンプアレイ1416、入出力回路1417を有する。グローバルセンスアンプアレイ1
416は複数のグローバルセンスアンプ1447を有する。MC-SAアレイ1420は
メモリセルアレイ1422、センスアンプアレイ1423、グローバルビット線GBLL
、GBLRを有する。
MC-SAアレイ1420は、メモリセルアレイ1422をセンスアンプアレイ142
3上に積層した積層構造をもつ。グローバルビット線GBLL、GBLRはメモリセルア
レイ1422上に積層されている。DOSRAM1400では、ビット線の構造に、ロー
カルビット線とグローバルビット線とで階層化された階層ビット線構造が採用されている
。例えば、図28に示す半導体装置をDOSRAM1400に用いる場合、メモリセルア
レイ1422をトランジスタ200および容量素子360を含む層で構成し、センスアン
プアレイ1423をトランジスタ300を含む層で構成することができる。
1425<0>―1425<N-1>を有する。図31(A)にローカルメモリセルアレ
イ1425の構成例を示す。ローカルメモリセルアレイ1425は、複数のメモリセル1
445、複数のワード線WL、複数のビット線BLL、BLRを有する。図31(A)の
例では、ローカルメモリセルアレイ1425の構造はオープンビット線型であるが、フォ
ールデッドビット線型であってもよい。
ジスタMW1、容量素子CS1、端子B1、B2を有する。トランジスタMW1は容量素
子CS1の充放電を制御する機能をもつ。トランジスタMW1のゲートはワード線に電気
的に接続され、第1端子はビット線に電気的に接続され、第2端子は容量素子CS1の第
1端子に電気的に接続されている。容量素子CS1の第2端子は端子B2に電気的に接続
されている。端子B2には、定電圧(例えば、低電源電圧)が入力される。例えば、図2
8に示す半導体装置をDOSRAM1400に用いる場合、トランジスタMW1としてト
ランジスタ200を用い、容量素子CS1として容量素子360を用いることができる。
接続されている。そのため、端子B1の電圧によって、トランジスタMW1の閾値電圧を
変更することができる。例えば、端子B1の電圧は固定電圧(例えば、負の定電圧)であ
ってもよいし、DOSRAM1400の動作に応じて、端子B1の電圧を変化させてもよ
い。
レインに電気的に接続してもよい。あるいは、トランジスタMW1にバックゲートを設け
なくてもよい。
1426<N-1>を有する。ローカルセンスアンプアレイ1426は、1のスイッチア
レイ1444、複数のセンスアンプ1446を有する。センスアンプ1446には、ビッ
ト線対が電気的に接続されている。センスアンプ1446は、ビット線対をプリチャージ
する機能、ビット線対の電圧差を増幅する機能、この電圧差を保持する機能を有する。ス
イッチアレイ1444は、ビット線対を選択し、選択したビット線対とグローバルビット
線対との間を導通状態にする機能を有する。
ことをいう。グローバルビット線対とは、グローバルセンスアンプによって、同時に比較
される2本のグローバルビット線のことをいう。ビット線対を一対のビット線と呼ぶこと
ができ、グローバルビット線対を一対のグローバルビット線と呼ぶことができる。ここで
は、ビット線BLLとビット線BLRが1組のビット線対を成す。グローバルビット線G
BLLとグローバルビット線GBLRとが1組のグローバルビット線対をなす。以下、ビ
ット線対(BLL,BLR)、グローバルビット線対(GBLL,GBLR)とも表す。
コントローラ1405は、DOSRAM1400の動作全般を制御する機能を有する。
コントローラ1405は、外部からの入力されるコマンド信号を論理演算して、動作モー
ドを決定する機能、決定した動作モードが実行されるように、行回路1410、列回路1
415の制御信号を生成する機能、外部から入力されるアドレス信号を保持する機能、内
部アドレス信号を生成する機能を有する。
行回路1410は、MC-SAアレイ1420を駆動する機能を有する。デコーダ14
11はアドレス信号をデコードする機能を有する。ワード線ドライバ回路1412は、ア
クセス対象行のワード線WLを選択する選択信号を生成する。
3を駆動するための回路である。列セレクタ1413は、アクセス対象列のビット線を選
択するための選択信号を生成する機能をもつ。列セレクタ1413の選択信号によって、
各ローカルセンスアンプアレイ1426のスイッチアレイ1444が制御される。センス
アンプドライバ回路1414の制御信号によって、複数のローカルセンスアンプアレイ1
426は独立して駆動される。
列回路1415は、データ信号WDA[31:0]の入力を制御する機能、データ信号
RDA[31:0]の出力を制御する機能を有する。データ信号WDA[31:0]は書
き込みデータ信号であり、データ信号RDA[31:0]は読み出しデータ信号である。
気的に接続されている。グローバルセンスアンプ1447はグローバルビット線対(GB
LL,GBLR)間の電圧差を増幅する機能、この電圧差を保持する機能を有する。グロ
ーバルビット線対(GBLL,GBLR)へのデータの書き込み、および読み出しは、入
出力回路1417によって行われる。
、データがグローバルビット線対に書き込まれる。グローバルビット線対のデータは、グ
ローバルセンスアンプアレイ1416によって保持される。アドレス信号が指定するロー
カルセンスアンプアレイ1426のスイッチアレイ1444によって、グローバルビット
線対のデータが、対象列のビット線対に書き込まれる。ローカルセンスアンプアレイ14
26は、書き込まれたデータを増幅し、保持する。指定されたローカルメモリセルアレイ
1425において、行回路1410によって、対象行のワード線WLが選択され、選択行
のメモリセル1445にローカルセンスアンプアレイ1426の保持データが書き込まれ
る。
カルメモリセルアレイ1425の1行が指定される。指定されたローカルメモリセルアレ
イ1425において、対象行のワード線WLが選択状態となり、メモリセル1445のデ
ータがビット線に書き込まれる。ローカルセンスアンプアレイ1426によって、各列の
ビット線対の電圧差がデータとして検出され、かつ保持される。スイッチアレイ1444
によって、ローカルセンスアンプアレイ1426の保持データの内、アドレス信号が指定
する列のデータが、グローバルビット線対に書き込まれる。グローバルセンスアンプアレ
イ1416は、グローバルビット線対のデータを検出し、保持する。グローバルセンスア
ンプアレイ1416の保持データは入出力回路1417に出力される。以上で、読み出し
動作が完了する。
原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび
読み出しが可能である。また、メモリセル1445の回路構成が単純であるため、大容量
化が容易である。
小さいため、容量素子CS1から電荷がリークすることを抑えることができる。したがっ
て、DOSRAM1400の保持時間はDRAMに比べて非常に長い。したがってリフレ
ッシュの頻度を低減できるため、リフレッシュ動作に要する電力を削減できる。そのため
、DOSRAM1400をフレームメモリとして用いることで、表示コントローラIC、
およびソースドライバICの消費電力を削減することができる。
1426の長さと同程度の長さにビット線を短くすることができる。ビット線を短くする
ことで、ビット線容量が小さくなり、メモリセル1445の保持容量を低減することがで
きる。また、ローカルセンスアンプアレイ1426にスイッチアレイ1444を設けるこ
とで、長いビット線の本数を減らすことができる。以上の理由から、DOSRAM140
0のアクセス時に駆動する負荷が低減されるので、表示コントローラIC、およびソース
ドライバICの消費エネルギーを低減できる。
ができる。
本実施の形態では、本発明の一態様に係る酸化物を半導体に用いたトランジスタ(OS
トランジスタ)が適用されている半導体装置の一例として、FPGA(フィールドプログ
ラマブルゲートアレイ)について説明する。本実施の形態のFPGAは、コンフィギュレ
ーションメモリ、およびレジスタにOSメモリが適用されている。ここでは、このような
FPGAを「OS-FPGA」と呼ぶ。
を有するメモリである。OSトランジスタが極小オフ電流のトランジスタであるので、O
Sメモリは優れた保持特性をもち、不揮発性メモリとして機能させることができる。
110は、マルチコンテキスト構造によるコンテキスト切り替えとPLE毎の細粒度パワ
ーゲーティングを実行するNOFF(ノーマリオフ)コンピューティングが可能である。
OS-FPGA3110は、コントローラ3111、ワードドライバ3112、データド
ライバ3113、プログラマブルエリア3115を有する。
119を有する。IOB3117は複数のプログラマブル入出力回路を有する。コア31
19は、複数のロジックアレイブロック(LAB)3120、複数のスイッチアレイブロ
ック(SAB)3130を有する。LAB3120は複数のPLE3121を有する。図
32(B)には、LAB3120を5個のPLE3121で構成する例を示す。図32(
C)に示すようにSAB3130はアレイ状に配列された複数のスイッチブロック(SB
)3131を有する。LAB3120は自身の入力端子と、SAB3130を介して4(
上下左右)方向のLAB3120に接続される。
A)に示すSB3131には、data、datab、信号context[1:0]、
信号word[1:0]が入力される。data、databはコンフィギュレーション
データであり、dataとdatabは論理が相補的な関係にある。OS-FPGA31
10のコンテキスト数は2であり、信号context[1:0]はコンテキスト選択信
号である。信号word[1:0]はワード線選択信号であり、信号word[1:0]
が入力される配線がそれぞれワード線である。
133[1]を有する。PRS3133[0]、3133[1]は、相補データを格納で
きるコンフィギュレーションメモリ(CM)を有する。なお、PRS3133[0]とP
RS3133[1]とを区別しない場合、PRS3133と呼ぶ。他の要素についても同
様である。
RS3133[1]とは同じ回路構成を有する。PRS3133[0]とPRS3133
[1]とは入力されるコンテキスト選択信号、ワード線選択信号が異なる。信号cont
ext[0]、word[0]はPRS3133[0]に入力され、信号context
[1]、word[1]はPRS3133[1]に入力される。例えば、SB3131に
おいて、信号context[0]が“H”になることで、PRS3133[0]がアク
ティブになる。
ンジスタM31は、CM3135により制御されるパストランジスタである。CM313
5は、メモリ回路3137、3137Bを有する。メモリ回路3137、3137Bは同
じ回路構成である。メモリ回路3137は、容量素子C31、OSトランジスタMO31
、MO32を有する。メモリ回路3137Bは、容量素子CB31、OSトランジスタM
OB31、MOB32を有する。
、これらバックゲートはそれぞれ固定電圧を供給する電源線に電気的に接続されている。
ゲートがノードN32であり、OSトランジスタMOB32のゲートがノードNB32で
ある。ノードN32、NB32はCM3135の電荷保持ノードである。OSトランジス
タMO32はノードN31と信号context[0]用の信号線との間の導通状態を制
御する。OSトランジスタMOB32はノードN31と低電位電源線VSSとの間の導通
状態を制御する。
がって、OSトランジスタMO32またはMOB32の何れか一方が導通する。
[0]にコンフィギュレーションデータが既に書き込まれており、PRS3133[0]
のノードN32は“H”であり、ノードNB32は“L”である。
ある。この期間に、PRS3133[0]の入力端子が“H”に遷移しても、Siトラン
ジスタM31のゲートは“L”が維持され、PRS3133[0]の出力端子も“L”が
維持される。
る。信号context[0]が“H”に遷移すると、CM3135が記憶するコンフィ
ギュレーションデータによって、SiトランジスタM31のゲートは“H”に遷移する。
モリ回路3137のOSトランジスタMO32がソースフォロアであるために、ブーステ
ィングによってSiトランジスタM31のゲート電圧は上昇する。その結果、メモリ回路
3137のOSトランジスタMO32は駆動能力を失い、SiトランジスタM31のゲー
トは浮遊状態となる。
クサの機能を併せ持つ。
ブル)ブロック3123、レジスタブロック3124、セレクタ3125、CM3126
を有する。LUTブロック3123は、入力inA-inDに従って内部のデータを選択
し、出力する構成である。セレクタ3125は、CM3126が格納するコンフィギュレ
ーションデータに従って、LUTブロック3123の出力またはレジスタブロック312
4の出力を選択する。
接続されている。パワースイッチ3127のオンオフは、CM3128が格納するコンフ
ィギュレーションデータによって設定される。各PLE3121にパワースイッチ312
7を設けることで、細粒度パワーゲーティングが可能である。細粒度パワーゲーティング
機能により、コンテキストの切り替え後に使用されないPLE3121をパワーゲーティ
ングすることができるので、待機電力を効果的に低減できる。
レジスタで構成される。PLE3121内の不揮発性レジスタはOSメモリを備えるフリ
ップフロップ(以下[OS-FF]と呼ぶ)である。
信号user_res、load、storeがOS-FF3140[1]、3140[
2]に入力される。クロック信号CLK1はOS-FF3140[1]に入力され、クロ
ック信号CLK2はOS-FF3140[2]に入力される。図35(A)にOS-FF
3140の構成例を示す。
41は、ノードCK、R、D、Q、QBを有する。ノードCKにはクロック信号が入力さ
れる。ノードRには信号user_resが入力される。信号user_resはリセッ
ト信号である。ノードDはデータ入力ノードであり、ノードQはデータ出力ノードである
。ノードQとノードQBとは論理が相補関係にある。
ドウレジスタ3142は、信号storeに従いノードQ、QBのデータをそれぞれバッ
クアップし、また、信号loadに従い、バックアップしたデータをノードQ、QBに書
き戻す。
M37、MB37、メモリ回路3143、3143Bを有する。メモリ回路3143、3
143Bは、PRS3133のメモリ回路3137と同じ回路構成である。メモリ回路3
143は容量素子C36、OSトランジスタMO35、OSトランジスタMO36を有す
る。メモリ回路3143Bは容量素子CB36、OSトランジスタMOB35、OSトラ
ンジスタMOB36を有する。ノードN36、NB36はOSトランジスタMO36、O
SトランジスタMOB36のゲートであり、それぞれ電荷保持ノードである。ノードN3
7、NB37は、SiトランジスタM37、MB37のゲートである。
、これらバックゲートはそれぞれ固定電圧を供給する電源線に電気的に接続されている。
“H”の信号storeがOS-FF3140に入力されると、シャドウレジスタ31
42はFF3141のデータをバックアップする。ノードN36は、ノードQのデータが
書き込まれることで、“L”となり、ノードNB36は、ノードQBのデータが書き込ま
れることで、“H”となる。しかる後、パワーゲーティングが実行され、パワースイッチ
3127をオフにする。FF3141のノードQ、QBのデータは消失するが、電源オフ
であっても、シャドウレジスタ3142はバックアップしたデータを保持する。
パワースイッチ3127をオンにし、PLE3121に電源を供給する。しかる後、“
H”の信号loadがOS-FF3140に入力されると、シャドウレジスタ3142は
バックアップしているデータをFF3141に書き戻す。ノードN36は“L”であるの
で、ノードN37は“L”が維持され、ノードNB36は“H”であるので、ノードNB
37は“H”となる。よって、ノードQは“H”になり、ノードQBは“L”になる。つ
まり、OS-FF3140はバックアップ動作時の状態に復帰する。
組み合わせることで、OS-FPGA3110の消費電力を効果的に低減できる。
れる。ソフトエラーは、メモリやパッケージを構成する材料などから放出されるα線や、
宇宙から大気に入射した一次宇宙線が大気中に存在する原子の原子核と核反応を起こすこ
とにより発生する二次宇宙線中性子などがトランジスタに照射され、電子正孔対が生成さ
れることにより、メモリに保持されたデータが反転するなどの誤作動が生じる現象である
。OSトランジスタを用いたOSメモリはソフトエラー耐性が高い。そのため、OSメモ
リを搭載することで、信頼性の高いOS-FPGA3110を提供することができる。
ができる。
本実施の形態においては、上述した記憶装置など、本発明の一態様に係る半導体装置を
含むCPUの一例について説明する。
図36に示す半導体装置5400は、CPUコア5401、パワーマネージメントユニ
ット5421および周辺回路5422を有する。パワーマネージメントユニット5421
は、パワーコントローラ5402、およびパワースイッチ5403を有する。周辺回路5
422は、キャッシュメモリを有するキャッシュ5404、バスインターフェース(BU
S I/F)5405、及びデバッグインターフェース(Debug I/F)5406
を有する。CPUコア5401は、データバス5423、制御装置5407、PC(プロ
グラムカウンタ)5408、パイプラインレジスタ5409、パイプラインレジスタ54
10、ALU(Arithmetic logic unit)5411、及びレジスタ
ファイル5412を有する。CPUコア5401と、キャッシュ5404等の周辺回路5
422とのデータのやり取りは、データバス5423を介して行われる。
くの論理回路に適用することができる。特に、スタンダードセルを用いて構成することが
できる全ての論理回路に適用することができる。その結果、小型の半導体装置5400を
提供できる。また、消費電力低減することが可能な半導体装置5400を提供できる。ま
た、動作速度を向上することが可能な半導体装置5400を提供できる。また、電源電圧
の変動を低減することが可能な半導体装置5400を提供できる。
化物半導体(好ましくはIn、Ga、及びZnを含む酸化物)をチャネル形成領域に含む
トランジスタとを用い、該半導体装置(セル)を半導体装置5400に適用することで、
小型の半導体装置5400を提供できる。また、消費電力低減することが可能な半導体装
置5400を提供できる。また、動作速度を向上することが可能な半導体装置5400を
提供できる。特に、Siトランジスタはpチャネル型のみとすることで、製造コストを低
く抑えることができる。
ジスタ5410、ALU5411、レジスタファイル5412、キャッシュ5404、バ
スインターフェース5405、デバッグインターフェース5406、及びパワーコントロ
ーラ5402の動作を統括的に制御することで、入力されたアプリケーションなどのプロ
グラムに含まれる命令をデコードし、実行する機能を有する。
PC5408は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。
なお、図36では図示していないが、キャッシュ5404には、キャッシュメモリの動作
を制御するキャッシュコントローラが設けられている。
タである。
ンメモリから読み出されたデータ、またはALU5411の演算処理の結果得られたデー
タ、などを記憶することができる。
はALU5411の演算処理の結果得られたデータなどを一時的に記憶する機能を有する
レジスタである。
ある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェ
ース5406は、デバッグの制御を行うための命令を半導体装置5400に入力するため
の信号の経路としての機能を有する。
2以外の各種回路への、電源電圧の供給を制御する機能を有する。上記各種回路は、幾つ
かのパワードメインにそれぞれ属しており、同一のパワードメインに属する各種回路は、
パワースイッチ5403によって電源電圧の供給の有無が制御される。また、パワーコン
トローラ5402はパワースイッチ5403の動作を制御する機能を有する。
。パワーゲーティングの動作の流れについて、一例を挙げて説明する。
ローラ5402のレジスタに設定する。次いで、CPUコア5401からパワーコントロ
ーラ5402へ、パワーゲーティングを開始する旨の命令を送る。次いで、半導体装置5
400内に含まれる各種レジスタとキャッシュ5404が、データの退避を開始する。次
いで、半導体装置5400が有するパワーコントローラ5402以外の各種回路への電源
電圧の供給が、パワースイッチ5403により停止される。次いで、割込み信号がパワー
コントローラ5402に入力されることで、半導体装置5400が有する各種回路への電
源電圧の供給が開始される。なお、パワーコントローラ5402にカウンタを設けておき
、電源電圧の供給が開始されるタイミングを、割込み信号の入力に依らずに、当該カウン
タを用いて決めるようにしてもよい。次いで、各種レジスタとキャッシュ5404が、デ
ータの復帰を開始する。次いで、制御装置5407における命令の実行が再開される。
つ、または複数の論理回路において行うことができる。また、短い時間でも電源の供給を
停止することができる。このため、空間的に、あるいは時間的に細かい粒度で消費電力の
削減を行うことができる。
報を短期間に退避できることが好ましい。そうすることで、短期間に電源のオンオフが可
能となり、省電力の効果が大きくなる。
フリップフロップ回路がその回路内でデータ退避できることが好ましい(バックアップ可
能なフリップフロップ回路と呼ぶ)。また、SRAMセルがセル内でデータ退避できるこ
とが好ましい(バックアップ可能なSRAMセルと呼ぶ)。バックアップ可能なフリップ
フロップ回路やSRAMセルは、酸化物半導体(好ましくはIn、Ga、及びZnを含む
酸化物)をチャネル形成領域に含むトランジスタを有することが好ましい。その結果、ト
ランジスタが低いオフ電流を有することで、バックアップ可能なフリップフロップ回路や
SRAMセルは長期間電源供給なしに情報を保持することができる。また、トランジスタ
が高速なスイッチング速度を有することで、バックアップ可能なフリップフロップ回路や
SRAMセルは短期間のデータ退避および復帰が可能となる場合がある。
である。半導体装置5500は、第1の記憶回路5501と、第2の記憶回路5502と
、第3の記憶回路5503と、読み出し回路5504と、を有する。半導体装置5500
には、電位V1と電位V2の電位差が、電源電圧として供給される。電位V1と電位V2
は一方がハイレベルであり、他方がローレベルである。以下、電位V1がローレベル、電
位V2がハイレベルの場合を例に挙げて、半導体装置5500の構成例について説明する
ものとする。
いて、データを含む信号Dが入力されると、当該データを保持する機能を有する。そして
、半導体装置5500に電源電圧が供給されている期間において、第1の記憶回路550
1からは、保持されているデータを含む信号Qが出力される。一方、第1の記憶回路55
01は、半導体装置5500に電源電圧が供給されていない期間においては、データを保
持することができない。すなわち、第1の記憶回路5501は、揮発性の記憶回路と呼ぶ
ことができる。
んで記憶する(あるいは退避する)機能を有する。第3の記憶回路5503は、第2の記
憶回路5502に保持されているデータを読み込んで記憶する(あるいは退避する)機能
を有する。読み出し回路5504は、第2の記憶回路5502または第3の記憶回路55
03に保持されたデータを読み出して第1の記憶回路5501に記憶する(あるいは復帰
する)機能を有する。
間においても、第2の記憶回路5502に保持されているデータを読み込んで記憶する(
あるいは退避する)機能を有する。
19とを有する。第3の記憶回路5503はトランジスタ5513と、トランジスタ55
15と、容量素子5520とを有する。読み出し回路5504はトランジスタ5510と
、トランジスタ5518と、トランジスタ5509と、トランジスタ5517と、を有す
る。
荷を、容量素子5519に充放電する機能を有する。トランジスタ5512は、第1の記
憶回路5501に保持されているデータに応じた電荷を容量素子5519に対して高速に
充放電できることが望ましい。具体的には、トランジスタ5512が、結晶性を有するシ
リコン(好ましくは多結晶シリコン、更に好ましくは単結晶シリコン)をチャネル形成領
域に含むことが望ましい。
たは非導通状態が選択される。トランジスタ5515は、トランジスタ5513が導通状
態であるときに、配線5544の電位に応じた電荷を容量素子5520に充放電する機能
を有する。トランジスタ5515は、オフ電流が著しく小さいことが望ましい。具体的に
は、トランジスタ5515が、酸化物半導体(好ましくはIn、Ga、及びZnを含む酸
化物)をチャネル形成領域に含むことが望ましい。
の一方は、第1の記憶回路5501に接続されている。トランジスタ5512のソース及
びドレインの他方は、容量素子5519の一方の電極、トランジスタ5513のゲート、
及びトランジスタ5518のゲートに接続されている。容量素子5519の他方の電極は
、配線5542に接続されている。トランジスタ5513のソース及びドレインの一方は
、配線5544に接続されている。トランジスタ5513のソース及びドレインの他方は
、トランジスタ5515のソース及びドレインの一方に接続されている。トランジスタ5
515のソース及びドレインの他方は、容量素子5520の一方の電極、及びトランジス
タ5510のゲートに接続されている。容量素子5520の他方の電極は、配線5543
に接続されている。トランジスタ5510のソース及びドレインの一方は、配線5541
に接続されている。トランジスタ5510のソース及びドレインの他方は、トランジスタ
5518のソース及びドレインの一方に接続されている。トランジスタ5518のソース
及びドレインの他方は、トランジスタ5509のソース及びドレインの一方に接続されて
いる。トランジスタ5509のソース及びドレインの他方は、トランジスタ5517のソ
ース及びドレインの一方、及び第1の記憶回路5501に接続されている。トランジスタ
5517のソース及びドレインの他方は、配線5540に接続されている。また、図37
においては、トランジスタ5509のゲートは、トランジスタ5517のゲートと接続さ
れているが、トランジスタ5509のゲートは、必ずしもトランジスタ5517のゲート
と接続されていなくてもよい。
る。トランジスタ5515のオフ電流が小さいために、半導体装置5500は、長期間電
源供給なしに情報を保持することができる。トランジスタ5515のスイッチング特性が
良好であるために、半導体装置5500は、高速のバックアップとリカバリを行うことが
できる。
ができる。
本実施の形態では、本発明の一態様に係る半導体装置の一形態を、図38、および図3
9を用いて説明する。
図38(A)は、ダイシング処理が行なわれる前の基板711の上面図を示している。
基板711としては、例えば、半導体基板(「半導体ウエハ」ともいう。)を用いること
ができる。基板711上には、複数の回路領域712が設けられている。回路領域712
には、本発明の一態様に係る半導体装置などを設けることができる。
と重なる位置に分離線(「ダイシングライン」ともいう。)714が設定される。分離線
714に沿って基板711を切断することで、回路領域712を含むチップ715を基板
711から切り出すことができる。図38(B)にチップ715の拡大図を示す。
層、半導体層などを設けることで、ダイシング工程時に生じうるESDを緩和し、ダイシ
ング工程に起因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は
、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて
比抵抗を下げた純水を切削部に供給しながら行なう。分離領域713に導電層、半導体層
などを設けることで、当該純水の使用量を削減することができる。よって、半導体装置の
生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
チップ715を用いた電子部品の一例について、図39(A)および図39(B)を用
いて説明する。なお、電子部品は、半導体パッケージ、またはIC用パッケージともいう
。電子部品は、端子取り出し方向、端子の形状などに応じて、複数の規格、名称などが存
在する。
該半導体装置以外の部品が組み合わされて完成する。
て基板711に本発明の一態様に係る半導体装置などを形成した後、基板711の裏面(
半導体装置などが形成されていない面)を研削する「裏面研削工程」を行なう(ステップ
S721)。研削により基板711を薄くすることで、電子部品の小型化を図ることがで
きる。
プS722)。そして、分離したチップ715を個々のリードフレーム上に接合する「ダ
イボンディング工程」を行う(ステップS723)。ダイボンディング工程におけるチッ
プ715とリードフレームとの接合は、樹脂による接合、またはテープによる接合など、
適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ
基板上にチップ715を接合してもよい。
)で電気的に接続する「ワイヤーボンディング工程」を行う(ステップS724)。金属
の細線には、銀線、金線などを用いることができる。また、ワイヤーボンディングは、例
えば、ボールボンディング、またはウェッジボンディングを用いることができる。
程(モールド工程)」が施される(ステップS725)。封止工程を行うことで電子部品
の内部が樹脂で充填され、チップ715とリードを接続するワイヤーを機械的な外力から
保護することができ、また水分、埃などによる特性の劣化(信頼性の低下)を低減するこ
とができる。
テップS726)。めっき処理によりリードの錆を防止し、後にプリント基板に実装する
際のはんだ付けをより確実に行うことができる。次いで、リードを切断および成形加工す
る「成形工程」を行なう(ステップS727)。
う(ステップS728)。そして外観形状の良否、動作不良の有無などを調べる「検査工
程」(ステップS729)を経て、電子部品が完成する。
部品の一例として、QFP(Quad Flat Package)の斜視模式図を示し
ている。図39(B)に示す電子部品750は、リード755およびチップ715を有す
る。電子部品750は、チップ715を複数有していてもよい。
ような電子部品750が複数組み合わされて、それぞれがプリント基板752上で電気的
に接続されることで電子部品が実装された基板(実装基板754)が完成する。完成した
実装基板754は、電子機器などに用いられる。
ができる。
<電子機器>
本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。図40に
、本発明の一態様に係る半導体装置を用いた電子機器の具体例を示す。
、車輪2982、ダッシュボード2983、およびライト2984等を有する。また、自
動車2980は、アンテナ、バッテリなどを備える。
17、スピーカ部2914、カメラ2913、外部接続部2916、および操作スイッチ
2915等を有する。表示部2912には、可撓性基板が用いられた表示パネルおよびタ
ッチスクリーンを備える。また、情報端末2910は、筐体2911の内側にアンテナ、
バッテリなどを備える。情報端末2910は、例えば、スマートフォン、携帯電話、タブ
レット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いる
ことができる。
部2922、キーボード2923、およびポインティングデバイス2924等を有する。
また、ノート型パーソナルコンピュータ2920は、筐体2921の内側にアンテナ、バ
ッテリなどを備える。
943、操作スイッチ2944、レンズ2945、および接続部2946等を有する。操
作スイッチ2944およびレンズ2945は筐体2941に設けられており、表示部29
43は筐体2942に設けられている。また、ビデオカメラ2940は、筐体2941の
内側にアンテナ、バッテリなどを備える。そして、筐体2941と筐体2942は、接続
部2946により接続されており、筐体2941と筐体2942の間の角度は、接続部2
946により変えることが可能な構造となっている。筐体2941に対する筐体2942
の角度によって、表示部2943に表示される画像の向きの変更や、画像の表示/非表示
の切り換えを行うことができる。
1、および表示部2952等を有する。また、情報端末2950は、筐体2951の内側
にアンテナ、バッテリなどを備える。表示部2952は、曲面を有する筐体2951に支
持されている。表示部2952には、可撓性基板を用いた表示パネルを備えているため、
フレキシブルかつ軽くて使い勝手の良い情報端末2950を提供することができる。
、表示部2962、バンド2963、バックル2964、操作スイッチ2965、入出力
端子2966などを備える。また、情報端末2960は、筐体2961の内側にアンテナ
、バッテリなどを備える。情報端末2960は、移動電話、電子メール、文章閲覧及び作
成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーション
を実行することができる。
きる。また、表示部2962はタッチセンサを備え、指やスタイラスなどで画面に触れる
ことで操作することができる。例えば、表示部2962に表示されたアイコン2967に
触れることで、アプリケーションを起動することができる。操作スイッチ2965は、時
刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行
及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例え
ば、情報端末2960に組み込まれたオペレーティングシステムにより、操作スイッチ2
965の機能を設定することもできる。
る。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通
話することもできる。また、情報端末2960は入出力端子2966を備え、他の情報端
末とコネクターを介して直接データのやりとりを行うことができる。また入出力端子29
66を介して充電を行うこともできる。なお、充電動作は入出力端子2966を介さずに
無線給電により行ってもよい。
報や、制御プログラムなどを長期間保持することができる。本発明の一態様に係る半導体
装置を用いることで、信頼性の高い電子機器を実現することができる。
わせて実施することが可能である。
00、容量素子100、および接続部160を有するセルをマトリクス状に複数配置した
、半導体装置を作製した。当該半導体装置を、走査透過型電子顕微鏡(STEM:Sca
nning Transmission Electron Microscope)を
用いて観察を行った結果について説明する。なお、本実施例で作製した半導体装置のトラ
ンジスタは、図20に示すトランジスタ400aと同様の構成とした。
る記載を参酌することができる。また、トランジスタ400aの作製方法については、図
21および図22に係る記載を参酌することができる。
膜が形成された、シリコン基板を準備した。
ミニウムを成膜した。
ンを成膜した。次に、絶縁体301にダマシン法を用いて、導電体310を埋め込むため
の開口を形成した。
の窒化タンタルを成膜した。次に、導電体310bとなる導電膜として、膜厚5nmの窒
化チタンと、その上に膜厚250nmのタングステンを積層した膜を成膜した。窒化チタ
ンはALD法を用いて成膜し、タングステンはメタルCVD法を用いて成膜した。それか
ら、上記導電膜にCMP処理を行って、絶縁体301の開口の内部に、導電体310aお
よび導電体310bを形成した。
を成膜した。次に、絶縁体303として、ALD法を用いて膜厚が20nmの酸化ハフニ
ウムを成膜した。次に、絶縁体402として、PECVD法を用いて膜厚が30nmの酸
化窒化シリコンを成膜した。
a-Zn酸化物を成膜した。なお、酸化膜406Aの成膜には、In:Ga:Zn=1:
3:4[原子数比]ターゲットを用い、成膜ガスとして酸素ガス45sccmを用い、成
膜圧力を0.7Pa(キャノンアネルバ製ミニチュアゲージMG-2によって計測した。
)とし、成膜電力を500Wとし、基板温度を200℃とし、ターゲット-基板間距離を
60mmとした。
膜厚が15nmのIn-Ga-Zn酸化物を成膜した。なお、酸化膜406Bの成膜には
、In:Ga:Zn=4:2:4.1[原子数比]ターゲットを用い、成膜ガスとしてア
ルゴンガス40sccmおよび酸素ガス5sccmを用い、成膜圧力を0.7Pa(キャ
ノンアネルバ製ミニチュアゲージMG-2によって計測した。)とし、成膜電力を500
Wとし、基板温度を130℃とし、ターゲット-基板間距離を60mmとした。
時間の熱処理を行った。
いて膜厚が20nmの窒化タンタルを成膜した。
mの酸化アルミニウムを成膜した。
が15nmの窒化タンタルを成膜した。
、およびバリア膜417a1、417a2となる膜をドライエッチングして、酸化物40
6a、酸化物406b、導電体416a1、導電体416a2、バリア膜417a1、お
よびバリア膜417a2を形成した。
a-Zn酸化物を成膜した。なお、酸化膜406Cの成膜には、In:Ga:Zn=1:
3:2[原子数比]ターゲットを用い、成膜ガスとして酸素ガス45sccmを用い、成
膜圧力を0.7Pa(キャノンアネルバ製ミニチュアゲージMG-2によって計測した。
)とし、成膜電力を500Wとし、基板温度を130℃とし、ターゲット-基板間距離を
60mmとした。
ンを成膜した。
nmの窒化チタンを成膜した。さらに、導電体404cとなる導電膜として、DCスパッ
タリング法を用いて膜厚が30nmのタングステンを成膜した。なお、トランジスタ40
0aの導電体404aに対応する導電体は、本実施例では形成しない。
04cとなる導電膜を加工して導電体404bおよび導電体404cを形成した。
ウムを成膜した。
よび酸化膜406Cを加工してバリア膜418、絶縁体412、および導電体404cを
形成した。
ンを成膜した。それから、絶縁体410にCMP処理を行って絶縁体410の上面を平坦
化した。
ミニウムを成膜した。なお、成膜ガスとしてアルゴンガス25sccmおよび酸素ガス2
5sccmを用い、成膜圧力を0.4Paとし、成膜電力を2500Wとし、基板温度を
250℃とし、ターゲット-基板間距離を60mmとした。
ンを成膜した。
る開口と、導電体416a2に達する開口と、を形成した。
その上に膜厚150nmのタングステンを積層した膜を成膜した。窒化チタンはALD法
を用いて成膜し、タングステンはメタルCVD法を用いて成膜した。それから、上記導電
膜にCMP処理を行って、導電体416a1に達する開口および導電体416a2に達す
る開口の内部に、導電体108aおよび導電体108bを形成した。
100を作製した。
成膜した。絶縁体112の成膜は、成膜ガスとしてTEOSガス15sccmおよび酸素
ガス750sccmを用い、成膜圧力を100Paとし、成膜電力を300W(27MH
z)とし、基板温度を300℃とし、電極間距離を14mmとした。
成膜した。絶縁体114の成膜は、成膜ガスとしてTEOSガス0.32g/minおよ
びO3ガス58g/minを用い、成膜圧力を大気圧からの差圧で-200Paとし、基
板温度を350℃とし、電極間距離を8.5mmとした。
膜した。絶縁体116の成膜は、成膜ガスとしてSiH4ガス20sccm、NH3ガス
10sccm、およびN2ガス500sccmを用い、成膜圧力を40Paとし、成膜電
力を900W(27MHz)とし、基板温度を350℃とし、電極間距離を17mmとし
た。
成膜した。絶縁体118の成膜は、成膜ガスとしてSiH4ガス5sccm、およびN2
Oガス1000sccmを用い、成膜圧力を133.3Paとし、成膜電力を45W(1
3.56MHz)とし、基板温度を325℃とし、電極間距離を20mmとした。
ステンを成膜した。導電体122Aの成膜は、成膜ガスとしてアルゴンガス50sccm
を用い、成膜圧力を0.4Paとし、成膜電力を1000Wとし、基板温度を130℃と
し、ターゲット-基板間距離を60mmとした。
シリコンを成膜した。絶縁体124Aの成膜は、成膜ガスとしてアルゴンガス10scc
mおよび窒素ガス10sccmを用い、成膜圧力を0.6Paとし、成膜電力を1000
Wとし、基板温度を100℃とし、ターゲット-基板間距離を60mmとした。
布した。当該レジスト材料に、電子ビームを用いたリソグラフィー法を行い、レジストマ
スクを形成した。当該レジストマスクを用いて、絶縁体124Aおよび導電体122Aに
ドライエッチングを行い、ハードマスク124およびハードマスク122を形成した。ド
ライエッチングは、上下の平行平板型電極それぞれに高周波電源を印加することができる
CCPエッチング装置を用いて行った。ハードマスク124およびハードマスク122の
形成は、CCPエッチング装置の第1のエッチング室で連続して行った。以下にハードマ
スク124およびハードマスク122の形成のエッチング工程の詳細について示す。
てCF4ガス80sccmを用い、圧力を3.0Paとし、上部電極の高周波電力を50
0Wとし、下部電極の高周波電力を100Wとし、電極間距離を80mmとし、処理時間
を13secとした。
ガスとしてCHF3ガス67sccm、および酸素ガス13sccmを用い、圧力を5.
3Paとし、上部電極の高周波電力を550Wとし、下部電極の高周波電力を350Wと
し、電極間距離を80mmとし、処理時間を36secとした。
ガスとしてCl2ガス11sccm、CF4ガス22sccm、および酸素ガス22sc
cmを用い、圧力を0.6Paとし、上部電極の高周波電力を1000Wとし、下部電極
の高周波電力を200Wとし、電極間距離を100mmとし、処理時間を37secとし
た。
118、絶縁体116、絶縁体114、および絶縁体112にドライエッチングを行って
、開口115を形成した。開口115の形成は、ハードマスク124およびハードマスク
122の形成後、上記CCPエッチング装置から基板を外に出さず、連続して行った。開
口115の形成は、CCPエッチング装置の第2のエッチング室で行った。以下に開口1
15の形成のエッチング工程の詳細について示す。
としてアルゴンガス800sccm、C4F6ガス22sccm、および酸素ガス30s
ccmを用い、圧力を3.3Paとし、上部電極の高周波電力を1800Wとし、下部電
極の高周波電力を2000Wとし、電極間距離を25mmとし、処理時間を14secと
した。
としてCHF3ガス50sccm、およびアルゴンガス275sccmを用い、圧力を2
.6Paとし、上部電極の高周波電力を300Wとし、下部電極の高周波電力を1200
Wとし、電極間距離を25mmとし、処理時間を14secとした。
4、絶縁体112および絶縁体422のエッチングは、エッチングガスとしてC4F6ガ
ス、アルゴンガス800sccm、および酸素ガス30sccmを用い、圧力を3.3P
aとし、上部電極の高周波電力を1800Wとし、下部電極の高周波電力を2000Wと
し、電極間距離を25mmとした。絶縁体114、絶縁体112および絶縁体422のエ
ッチングでは、開口115を掘り進めるにつれて、C4F6ガスの流量を増やしながらエ
ッチングをおこなった。まず、C4F6ガスの流量を26sccmとして処理時間79秒
でエッチングし、次にC4F6ガスの流量を28sccmとして処理時間11秒でエッチ
ングし、最後にC4F6ガスの流量を30sccmとして処理時間15秒でエッチングし
た。
。導電体110Aの成膜は、成膜ガスとしてTiCl4ガス50sccm、NH3ガス2
700sccmを用い、成膜圧力を667Paとし基板温度を375℃とした。なお、当
該ALD法による成膜は、TiCl4ガス側のガス管からN2ガスを流量4500scc
mで導入し、NH3ガス側のガス管からN2ガスを流量4000sccmで導入しながら
行った。
成膜した。充填剤126の成膜は、成膜ガスとしてTEOSガス0.32g/minおよ
びO3ガス58g/minを用い、成膜圧力を大気圧からの差圧で-200Paとし、基
板温度を350℃とし、電極間距離を8.5mmとした。
1段階目で絶縁体118の上面が露出するまで研磨を行い、2段階目で絶縁体116の上
面が露出するまで研磨を行った。
た。当該ウェットエッチングは、フッ化水素アンモニウム(NH4HF2)を7.13%
と、フッ化アンモニウム(NH4F)を15.4%含む混合溶液(ステラケミファ社製、
商品名LAL500)を用いて、処理時間40秒で行った。
した。絶縁体130の成膜は、成膜ガスとしてテトラキスジメチルアミドハフニウム(T
DMAH)を含む固体を気化させた原料ガス、H2Oガス、O3とO2の混合ガスを用い
、基板温度を200℃とした。TDMAHを含む固体を気化させた原料ガスを0.5秒導
入し、45秒N2でパージし、H2Oガスを0.03秒導入し、5秒N2でパージした。
さらにO3とO2の混合ガスを0.1秒導入し、5秒N2でパージし、このO3とO2の
混合ガスの導入とN2パージを10回繰り返した。以下、この工程を1サイクルとして、
20nmの膜厚が得られるまで当該サイクルを繰り返した。
た。導電体120aAの成膜は、成膜ガスとしてTiCl4ガス50sccm、NH3ガ
ス2700sccmを用い、成膜圧力を667Paとし、基板温度を375℃とした。な
お、当該ALD法による成膜は、TiCl4ガス側のガス管からN2ガスを流量4500
sccmで導入し、NH3ガス側のガス管からN2ガスを流量4000sccmで導入し
ながら行った。
ンを成膜した。導電体120bAの成膜は、成膜ガスとしてWF6ガス250sccm、
H2ガス2200sccm、Arガス2000sccm、N2ガス200sccmを用い
、成膜圧力10666Pa、基板温度を350℃とした。
した。膜128の成膜は、成膜ガスとしてSiH4ガス5sccm、およびN2Oガス1
000sccmを用い、成膜圧力を133.3Paとし、成膜電力を45W(13.56
MHz)とし、基板温度を325℃とし、電極間距離を20mmとした。
露出させた。当該CMP処理により、導電体120bAは、上面の平坦性が向上された導
電体120bBになった。
様の構造のサンプルを作製し、膜128の上からCMP処理を行い、導電体120bAの
上面を露出させて、AFMで平均面粗さ(Ra)を測定した結果について説明する。当該
サンプルのAFM画像の上面図および斜視図を、図41(A)および図41(B)に示す
。AFM測定の結果、導電体120bAの上面の平均面粗さ(Ra)は0.93nmであ
った。よって、上記のように膜128の上からCMP処理を行うことで、導電体120b
Aの上面の平坦性が向上することが示された。
成膜した。絶縁体132Aの成膜は、成膜ガスとしてSiH4ガス5sccm、およびN
2Oガス1000sccmを用い、成膜圧力を133.3Paとし、成膜電力を45W(
13.56MHz)とし、基板温度を325℃とし、電極間距離を20mmとした。
た。当該レジストマスクを用いて、絶縁体132Aにドライエッチングを行い、ハードマ
スク132を形成した。ドライエッチングは、上下の対向する電極それぞれに高周波電源
を印加することができるCCPエッチング装置を用いて行った。絶縁体132Aのエッチ
ングは、エッチングガスとしてCHF3ガス67sccm、および酸素ガス13sccm
を用い、圧力を5.3Paとし、上部電極の高周波電力を550Wとし、下部電極の高周
波電力を350Wとし、電極間距離を80mmとし、処理時間を12secとした。
イエッチングを行い、導電体120aおよび導電体120bを形成した。ドライエッチン
グは、ICPエッチング装置を用いて行った。導電体120aAおよび導電体120bB
のエッチングは、エッチングガスとしてCl3ガス45sccm、CF4ガス55scc
m、および酸素ガス55sccmを用い、圧力を0.67Paとし、コイル型電極の高周
波電力を3000Wとし、下部電極の高周波電力を50Wとした。
トエッチングは、0.5%のフッ化水素酸を用いて、処理時間180秒で行った。
成膜した。絶縁体150の成膜は、成膜ガスとしてSiH4ガス5sccm、およびN2
Oガス1000sccmを用い、成膜圧力を133.3Paとし、成膜電力を45W(1
3.56MHz)とし、基板温度を325℃とし、電極間距離を20mmとした。
作製した。
ドマスク122と同様の積層ハードマスクを形成した。当該積層ハードマスクを用いて、
絶縁体150、絶縁体130、絶縁体116、絶縁体114、および絶縁体112にドラ
イエッチングを行って、開口117を形成した。開口117の形成は、当該積層ハードマ
スクの形成後、CCPエッチング装置から基板を外に出さず、連続して行った。開口11
7の形成は、CCPエッチング装置の第2のエッチング室で行った。以下に開口117の
形成のエッチング工程の詳細について示す。
secとして、他の条件は、絶縁体118のエッチングと同様にした。
としてCHF3ガス50sccm、およびアルゴンガス275sccmを用い、圧力を2
.6Paとし、上部電極の高周波電力を300Wとし、下部電極の高周波電力を1200
Wとし、電極間距離を25mmとし、処理時間を20secとした。
としてCF4ガス20sccm、CHF3ガス30sccm、酸素ガス10sccmおよ
びアルゴンガス200sccmを用い、圧力を7.8Paとし、上部電極の高周波電力を
1000Wとし、下部電極の高周波電力を150Wとし、電極間距離を25mmとし、処
理時間を28secとした。
グした。
162bとなる導電体を導電体120bAと同様の条件で成膜した。それからCMP処理
を行って、導電体162aおよび導電体162bを形成した。
する半導体装置を作製した。
200kVとして、断面STEM像を撮影した。図42は倍率10万倍で撮影した断面S
TEM像であり、図43は導電体108bと容量素子100の接続部近傍を倍率20万倍
で撮影した断面STEM像である。なお、図43に示すトランジスタ400aおよび容量
素子100は、図42に示すものとは別のものである。
酸化物半導体を有するトランジスタ400aの上に、高アスペクト比の開口115を形成
し、開口115中に容量素子100を形成することができた。ここで、開口115は、深
さが約923nm、絶縁体420近傍の内径が約234nmであった。また、図42に示
すように、開口115の内部に、導電体110、絶縁体130、導電体120a、および
導電体120bが被覆性良く成膜されていた。このように、高アスペクト比の開口中に容
量素子100を形成することで、容量素子100の単位面積当たりの静電容量を大きくし
、半導体装置の微細化高集積化を図ることができる。さらに、容量素子100がトランジ
スタ400aと重なるように形成されているので、さらに、半導体装置の微細化高集積化
を図ることができる。
うに、導電体120bの絶縁体116、114、112、と重なる領域の上面の平坦性を
向上させることができた。
おいて、開口115の底面にイオン化したエッチングガスが衝突しやすくなるようにした
。まず、下部電極に印加する電力を2000Wにして、セルフバイアスを大きくした。さ
らに、エッチングガス中のアルゴンガスの流量を全体の90%以上にして、チャンバー中
の陽イオンの量を多くした。さらに、チャンバーの圧力を3.3Paと低くすることによ
って、チャンバー中の陽イオンの平均自由行程を長くした。
F6ガスを用いて、エッチングと並行して炭素化合物が開口115の底部に堆積するよう
にした。また、炭素化合物を開口115の底部に供給できるように、開口115のエッチ
ングの進行に合わせて、炭素を多く含むC4F6ガスの流量を増加させながらエッチング
を行った。
08bの絶縁体420より上の部分に、湾曲面が形成された。これにより、導電体110
との接触抵抗を低減し、トランジスタ400aのソースまたはドレインのいずれかと、容
量素子100の下部電極との電気的接続を良好にすることができる。なお、図43に示す
ように、導電体108bの断面形状は、絶縁体420の、導電体110と接する領域の上
面より下の部分において、逆テーパー形状となっていた。また、当該部分において、導電
体108bは、底面と側面とのなす角が90°以上となっていた。
、図43に示すように、絶縁体420の開口115と重なる領域が凹んだ形状になったが
、当該領域において絶縁体420は貫通していなかった。このように、トランジスタ40
0aと容量素子100の間に、絶縁体420が形成されているので、容量素子100に含
まれる不純物がトランジスタ400に拡散することを防ぐことができる。
実施の形態と適宜組み合わせて実施することができる。
100a 容量素子
100b 容量素子
108a 導電体
108aa 導電体
108ab 導電体
108b 導電体
108ba 導電体
108bb 導電体
109a 絶縁体
109b 絶縁体
110 導電体
110A 導電体
112 絶縁体
114 絶縁体
115 開口
116 絶縁体
117 開口
118 絶縁体
120 導電体
120a 導電体
120aA 導電体
120b 導電体
120bA 導電体
120bB 導電体
122 ハードマスク
122A 導電体
124 ハードマスク
124A 絶縁体
126 充填剤
128 膜
130 絶縁体
132 ハードマスク
132A 絶縁体
150 絶縁体
160 接続部
162 導電体
162a 導電体
162b 導電体
200 トランジスタ
210 絶縁体
212 絶縁体
214 絶縁体
216 絶縁体
218 導電体
219 導電体
220 絶縁体
222 絶縁体
224 絶縁体
230 絶縁体
232 絶縁体
246 導電体
248 導電体
280 絶縁体
282 絶縁体
286 絶縁体
288 絶縁体
290 絶縁体
292 絶縁体
294 絶縁体
296 導電体
298 導電体
300 トランジスタ
301 絶縁体
302 絶縁体
303 絶縁体
310 導電体
310a 導電体
310b 導電体
311 基板
313 半導体領域
314a 低抵抗領域
314b 低抵抗領域
315 絶縁体
316 導電体
320 絶縁体
322 絶縁体
324 絶縁体
326 絶縁体
328 導電体
330 導電体
345 トランジスタ
350 絶縁体
352 絶縁体
354 絶縁体
356 導電体
360 容量素子
400 トランジスタ
400a トランジスタ
400b トランジスタ
400c トランジスタ
400d トランジスタ
401 絶縁体
402 絶縁体
404 導電体
404a 導電体
404b 導電体
404c 導電体
406 酸化物
406a 酸化物
406a1 酸化物
406a2 酸化物
406A 酸化膜
406b 酸化物
406b1 酸化物
406b2 酸化物
406B 酸化膜
406c 酸化物
406C 酸化膜
408a 絶縁体
408b 絶縁体
409 絶縁体
410 絶縁体
412 絶縁体
412A 絶縁膜
416a1 導電体
416a2 導電体
417a1 バリア膜
417a2 バリア膜
418 バリア膜
419a 絶縁体
419b 絶縁体
420 絶縁体
422 絶縁体
426a 領域
426b 領域
426c 領域
500 構造
600a メモリセル
600b メモリセル
711 基板
712 回路領域
713 分離領域
714 分離線
715 チップ
750 電子部品
752 プリント基板
754 実装基板
755 リード
1400 DOSRAM
1405 コントローラ
1410 行回路
1411 デコーダ
1412 ワード線ドライバ回路
1413 列セレクタ
1414 センスアンプドライバ回路
1415 列回路
1416 グローバルセンスアンプアレイ
1417 入出力回路
1420 MC-SAアレイ
1422 メモリセルアレイ
1423 センスアンプアレイ
1425 ローカルメモリセルアレイ
1426 ローカルセンスアンプアレイ
1444 スイッチアレイ
1445 メモリセル
1446 センスアンプ
1447 グローバルセンスアンプ
2910 情報端末
2911 筐体
2912 表示部
2913 カメラ
2914 スピーカ部
2915 操作スイッチ
2916 外部接続部
2917 マイク
2920 ノート型パーソナルコンピュータ
2921 筐体
2922 表示部
2923 キーボード
2924 ポインティングデバイス
2940 ビデオカメラ
2941 筐体
2942 筐体
2943 表示部
2944 操作スイッチ
2945 レンズ
2946 接続部
2950 情報端末
2951 筐体
2952 表示部
2960 情報端末
2961 筐体
2962 表示部
2963 バンド
2964 バックル
2965 操作スイッチ
2966 入出力端子
2967 アイコン
2980 自動車
2981 車体
2982 車輪
2983 ダッシュボード
2984 ライト
3001 配線
3002 配線
3003 配線
3004 配線
3005 配線
3006 配線
3007 配線
3008 配線
3009 配線
3010 配線
3011 配線
3110 OS-FPGA
3111 コントローラ
3112 ワードドライバ
3113 データドライバ
3115 プログラマブルエリア
3117 IOB
3119 コア
3120 LAB
3121 PLE
3123 LUTブロック
3124 レジスタブロック
3125 セレクタ
3126 CM
3127 パワースイッチ
3128 CM
3130 SAB
3131 SB
3133 PRS
3135 CM
3137 メモリ回路
3137B メモリ回路
3140 OS-FF
3141 FF
3142 シャドウレジスタ
3143 メモリ回路
3143B メモリ回路
3188 インバータ回路
3189 インバータ回路
5400 半導体装置
5401 CPUコア
5402 パワーコントローラ
5403 パワースイッチ
5404 キャッシュ
5405 バスインターフェース
5406 デバッグインターフェース
5407 制御装置
5408 PC
5409 パイプラインレジスタ
5410 パイプラインレジスタ
5411 ALU
5412 レジスタファイル
5421 パワーマネージメントユニット
5422 周辺回路
5423 データバス
5500 半導体装置
5501 記憶回路
5502 記憶回路
5503 記憶回路
5504 回路
5509 トランジスタ
5510 トランジスタ
5512 トランジスタ
5513 トランジスタ
5515 トランジスタ
5517 トランジスタ
5518 トランジスタ
5519 容量素子
5520 容量素子
5540 配線
5541 配線
5542 配線
5543 配線
5544 配線
Claims (2)
- トランジスタと、容量素子と、を有し、
前記トランジスタは、
金属酸化物と、
前記金属酸化物と電気的に接続された、第1の導電体と、を有し、
前記容量素子は、
前記金属酸化物の上に配置され、前記第1の導電体が貫通している第1の絶縁体と、
前記第1の絶縁体の上に配置され、前記第1の絶縁体および前記第1の導電体に達する開口が形成された、第2の絶縁体と、
前記開口の内壁、前記第1の絶縁体、及び前記第1の導電体に接する領域を有する第2の導電体と、
前記第2の導電体の上に配置された、第3の絶縁体と、
前記第3の絶縁体の上に配置された、第4の導電体と、を有し、
前記第1の導電体は、前記第1の絶縁体の前記第2の導電体と接する領域の上面より上の部分において、凸状の湾曲面を有し、
前記第1の導電体は、前記第1の絶縁体の前記第2の導電体と接しない領域の上面より上の部分において、湾曲面を有さず、
前記第1の絶縁体は、前記第2の絶縁体より、水素の透過を抑制する機能が高い半導体装置。 - 請求項1において、
前記第2の絶縁体は、第4の絶縁体と、前記第4の絶縁体の上に配置された第5の絶縁体と、を有し、
前記第4の絶縁体及び前記第5の絶縁体の一方は、圧縮応力を有し、
前記第4の絶縁体及び前記第5の絶縁体の他方は、引っ張り応力を有する半導体装置。
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