WO2016181256A1 - 半導体装置、電子部品および電子機器 - Google Patents

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WO2016181256A1
WO2016181256A1 PCT/IB2016/052526 IB2016052526W WO2016181256A1 WO 2016181256 A1 WO2016181256 A1 WO 2016181256A1 IB 2016052526 W IB2016052526 W IB 2016052526W WO 2016181256 A1 WO2016181256 A1 WO 2016181256A1
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transistor
oxide
memory cell
circuit
metal oxide
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PCT/IB2016/052526
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上杉航
前橋幸男
大貫達也
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株式会社半導体エネルギー研究所
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    • G—PHYSICS
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • the technical field of one embodiment of the present invention includes a semiconductor device, a memory device, a processor, an imaging device, a switch circuit (eg, a power switch, a wiring switch, etc.), a display device (eg, a liquid crystal display device, an organic electroluminescence display). Devices, etc.), light emitting devices, lighting devices, power storage devices, input devices, operating methods thereof, manufacturing methods thereof, or usage methods thereof can be given as examples.
  • the power consumption of an IC can be roughly divided into two: power consumption during operation (dynamic power) and power consumption when not operating (standby) (static power). Increasing the operating frequency for higher performance increases dynamic power. Most of the static power is the power consumed by the transistor leakage current.
  • the leakage current includes sub-threshold leakage current, gate tunnel leakage current, gate-induced drain leakage (GIDL) current, and junction tunnel leakage current. Since these leakage currents increase with the miniaturization of transistors, an increase in power consumption is a major barrier to high performance and high integration of ICs.
  • a circuit that does not need to be operated is stopped by power gating or clock gating.
  • power gating the power supply is stopped, so there is an effect of eliminating standby power.
  • Non-Patent Document 1 discloses an OS-SRAM (Static Random Access Memory) including a backup circuit using an OS transistor.
  • Non-Patent Document 1 discloses that a microprocessor equipped with an OS-SRAM can perform power gating with a short break-even time (BET) without affecting normal operation.
  • BET short break-even time
  • the SRAM is a memory that operates at high speed, it is used for a data memory or a cache memory built in a logical circuit such as a CPU.
  • low-voltage operation, standby current (non-access current), cell size, and the like become problems as the capacity of the SRAM increases.
  • the standby current is also affected by transistor miniaturization.
  • the sub-threshold current is the main component of the leakage current.
  • the percentage of GIDL (Gate-Induced Drain Leakage), Gate / Tunnel / Leakage, etc. It is increasing.
  • lowering the operating voltage is effective, but as described above, there is a problem with lowering the voltage itself, and it is not easy to reduce the standby current.
  • the memory cell size of an average CMOS type SRAM at the present time is about 100F 2 -120F 2 where F is the minimum processing dimension.
  • the transistor of the minimum size is used for the memory cell because the variation of the threshold voltage increases due to the miniaturization of the transistor and the ⁇ ratio cannot be reduced to secure a sufficient SNM. It is very difficult. Thus, since the stability of the SRAM and the reduction of the memory cell size are in a trade-off relationship, it is not easy to reduce the memory cell size.
  • the ⁇ ratio is a value represented by ( ⁇ of drive transistor) / ( ⁇ of access transistor).
  • the ⁇ ratio is a measure of the stability of the read operation of the SRAM memory cell. Increasing the ⁇ ratio increases SNM and improves the stability of the read operation. The actual ⁇ ratio is determined in consideration of the stability of the write operation.
  • ⁇ is the electron mobility
  • C OX is the capacity per unit area of the gate capacity
  • W is the channel width (gate width)
  • L is the channel length (gate length).
  • An object of one embodiment of the present invention is to provide a novel semiconductor device or a method for operating the novel semiconductor device.
  • an object of one embodiment of the present invention is to reduce power consumption, enable power gating, reduce a circuit area, and the like.
  • One embodiment of the present invention includes a memory cell, a bit line pair including a first bit line and a second bit line, a local bit line pair including a first local bit line and a second local bit line, A word line and n (n is an integer greater than 1) second word lines, the memory cell having a precharge circuit, a first memory cell, and a second memory cell; Has a function of precharging the local bit line pair, the first memory cell has a latch circuit, a first access transistor, and a second access transistor, and the latch circuit is electrically connected to the local bit line pair, The gates of the first access transistor and the second access transistor are electrically connected to the first word line, and the first access transistor is connected to the first bit line and the first local bit.
  • the second transistor is a semiconductor device having a function of controlling a conduction state between the second local bit line and the second capacitor element.
  • the channel formation regions of the first and second transistors may be formed using an oxide semiconductor.
  • the second memory cell may be stacked on the precharge circuit and the first memory cell.
  • a circuit may be provided for controlling supply of a power supply potential to the latch circuit.
  • a peripheral circuit for driving the memory cell and a power switch for power gating the peripheral circuit may be provided.
  • a semiconductor device refers to a device using semiconductor characteristics, and includes a circuit including a semiconductor element (a transistor, a diode, a photodiode, or the like), a device including the circuit, or the like. In addition, it refers to all devices that can function by utilizing semiconductor characteristics. For example, an integrated circuit, a chip including the integrated circuit, and an electronic component in which the chip is housed in a package are examples of the semiconductor device.
  • a memory device, a display device, a light-emitting device, a lighting device, an electronic device, and the like are themselves semiconductor devices and may include a semiconductor device.
  • the transistor has three terminals called gate, source, and drain.
  • the gate is a terminal that functions as a control terminal for controlling the conduction state of the transistor.
  • One of the two input / output terminals functioning as a source or drain serves as a source and the other serves as a drain depending on the conductivity type of the transistor and the potential applied to each terminal. Therefore, in this specification and the like, the terms source and drain can be used interchangeably.
  • the two input terminals other than the gate may be referred to as a first terminal and a second terminal, or a third terminal and a fourth terminal.
  • a node can be restated as a terminal, a wiring, an electrode, a conductive layer, a conductor, an impurity region, or the like depending on a circuit configuration, a device structure, or the like. Further, a terminal, a wiring, or the like can be referred to as a node. Other matters relating to the description of this specification and the like are appended to the fifth embodiment.
  • a novel semiconductor device or a method for operating the novel semiconductor device can be provided.
  • power consumption can be reduced, power gating can be performed, or a circuit area can be reduced.
  • a and B Circuit diagrams illustrating a configuration example of a memory circuit included in a memory cell.
  • the block diagram which shows typically the example of a device structure of a memory cell array.
  • the circuit diagram which shows typically the example of a device structure of a memory cell.
  • the circuit diagram which shows typically the example of a device structure of a memory cell.
  • 4 is a timing chart illustrating an operation example of a storage device. 4 is a timing chart illustrating an operation example of a storage device.
  • A A circuit diagram showing a configuration example of a potential generation circuit.
  • B Timing chart showing the same operation example.
  • the block diagram which shows the structural example of a cache memory.
  • a and B Circuit diagrams showing configuration examples of memory cells.
  • B A1-A2 line sectional view of FIG. 16A.
  • C A3-A4 cross-sectional view of FIG. 16A.
  • A The elements on larger scale of FIG. 16B.
  • B A1-A2 cross-sectional view of FIG. 18A.
  • C A3-A4 cross-sectional view of FIG. 18A.
  • A Top view showing a structural example of a transistor.
  • B A1-A2 cross-sectional view of FIG. 19A.
  • C A3-A4 cross-sectional view of FIG. 19A.
  • A Top view showing a structural example of a transistor.
  • B A1-A2 cross-sectional view of FIG. 20A.
  • C A3-A4 cross-sectional view of FIG.
  • D The elements on larger scale of FIG. 20B.
  • A Top view showing a structural example of a transistor.
  • B A cross-sectional view taken along line y1-y2 of FIG. 21A.
  • A Top view showing a structural example of a transistor.
  • B A1-A2 cross-sectional view of FIG. 22A.
  • a and B Cross-sectional views illustrating a configuration example of a storage device.
  • a plurality of embodiments shown below can be appropriately combined.
  • any of the structure examples may be combined as appropriate, and other implementations may be performed. It is also possible to appropriately combine with one or a plurality of configuration examples described in the embodiment.
  • the codes are for identification such as “_1”, “_2”, “[n]”, “[m, n]”, etc. May be added and described.
  • the wiring WL in the second row may be referred to as a wiring WL [2].
  • the high power supply potential VDD may be abbreviated as potential VDD, VDD, or the like.
  • other components for example, signals, voltages, circuits, elements, electrodes, wirings, etc.
  • a memory device is described as an example of a semiconductor device.
  • the neural network is a circuit network such as a CPU, and the prefrontal cortex and hippocampus are temporary memory storage units called “working memory”.
  • the “cerebral cortex” is a storage unit that stores information for a long time.
  • the storage device according to the present embodiment includes a system that stores data using a mechanism similar to that of the brain.
  • the memory device in this embodiment mode uses a memory portion A in which a memory cell that is nonvolatile but capable of high-speed processing is used, and a memory cell that can hold data for a long time even when the power is off.
  • the memory part B is provided.
  • the memory unit A corresponds to a brain working memory, and data exchange between the host device and the storage device is performed in the first memory.
  • the memory unit B corresponds to a storage unit for long-term storage, and holds information written in the memory unit A for a long time.
  • the memory unit B is slower in processing speed than the memory unit A, but has a larger capacity than the memory unit A.
  • the memory unit B can hold data for a long time in a power-off state. That is, the storage device of this embodiment has a hierarchical structure including the memory unit A and the memory unit B.
  • FIG. 1 is a block diagram illustrating a configuration example of a storage device.
  • a memory device 100 illustrated in FIG. 1 includes a memory cell array 110, a peripheral circuit 111, a control circuit 112, and power switches (PSW) 141 and 142.
  • PSW power switches
  • each circuit, each signal, and each voltage can be appropriately discarded as necessary.
  • other circuits or other signals may be added.
  • CLK, CE, GW, BW, ADDR, WDA, PON1, and PON2 are input signals from the outside, and RDA is an output signal to the outside.
  • CLK is a clock signal.
  • CE, GW, and BW are control signals.
  • CE is a chip enable signal
  • GW is a global write enable signal
  • BW is a byte write enable signal.
  • ADDR is an address signal.
  • WDA is write data
  • RDA is read data.
  • PON1 and PON2 are power gating control signals. Note that PON 1 and PON 2 may be generated by the control circuit 112.
  • the control circuit 112 is a logic circuit having a function of controlling the overall operation of the storage device 100. For example, the control circuit performs a logical operation on CE, GW, and BW to determine the operation mode (for example, write operation, read operation) of the storage device 100. Alternatively, the control circuit 112 generates a control signal for the peripheral circuit 111 so that this operation mode is executed.
  • the memory cell array 110 includes a plurality of memory cells (MC) 130 and a plurality of WL, NWL, BL, and BLB.
  • the plurality of memory cells 130 are arranged in a matrix.
  • the memory cells 130 in the same row are electrically connected to WL and NWL in that row.
  • WL and NWL are word lines
  • BL and BLB are bit line pairs for transmitting complementary data.
  • BLB is a bit line to which data obtained by inverting the logic of BL is input, and is sometimes called a bit complement line or an inverted bit line.
  • the memory cell 130 has two types of memory circuits 10 and 20.
  • the memory circuit 10 (hereinafter referred to as “SMC10”) is a memory circuit capable of storing 1-bit complementary data.
  • the memory circuit 20 (hereinafter referred to as “NVM 20”) is a memory circuit capable of storing n-bit (n is an integer larger than 1) complementary data, and retains data for a long time even in a power-off state. It is possible. That is, the SMC 10 is a memory cell constituting the above-described memory unit A (working memory), and the NVM 20 is a memory cell constituting the above-described memory unit B (long-
  • the SMC 10 and the NVM 20 are electrically connected by a local bit line pair (LBL, LBLB).
  • LBLB is a local bit line for BL
  • LBLB is a local bit line for BLB.
  • the SMC 10 and the NVM 20 are electrically connected by LBL and LBLB.
  • the memory cell 130 includes a circuit 30 (hereinafter referred to as “LPC 30”).
  • the LPC 30 is a local precharge circuit for precharging LBL and LBLB.
  • the control signal for the LPC 30 is generated by the peripheral circuit 111.
  • the peripheral circuit 111 is a circuit for writing and reading data to and from the memory cell array 110.
  • the peripheral circuit 111 has a function of driving WL, NWL, BL, and BLB.
  • the peripheral circuit 111 includes a row decoder 121, a column decoder 122, a row driver 123, a column driver 124, an input circuit 125, and an output circuit 126.
  • the row decoder 121 and the column decoder 122 have a function of decoding the address signal ADDR.
  • the row decoder 121 is a circuit for designating a row to be accessed
  • the column decoder 122 is a circuit for designating a column to be accessed.
  • the row driver 123 has a function of selecting the WL and NWL of the row designated by the row decoder 121. Specifically, the row driver 123 has a function of generating a signal for selecting WL and NWL.
  • the column driver 124 has a function of writing data into the memory cell array 110, a function of reading data from the memory cell array 110, a function of holding the read data, a function of precharging BL and BLB, and the like.
  • the input circuit 125 has a function of holding WDA. Data held by the input circuit 125 is output to the column driver 124. The output data of the input circuit 125 is data to be written in the memory cell array 110. Data (Dout) read from the memory cell array 110 by the column driver 124 is output to the output circuit 126. The output circuit 126 has a function of holding Dout. The output circuit 126 outputs the held data to the outside of the storage device 100. The output data is RDA.
  • the PSW 141 has a function of controlling the supply of VDD to circuits (peripheral circuits 115) other than the memory cell array 110.
  • the PSW 142 has a function of controlling the supply of VHM to the row driver 123.
  • the high power supply potential of the storage device 100 is VDD
  • the low power supply potential is GND (ground potential).
  • VHM is a high power supply potential used to bring NWL to a high level and is higher than VDD.
  • PON1 controls on / off of PSW141
  • PON2 controls on / off of PSW142.
  • the number of power supply domains to which VDD is supplied is one in the peripheral circuit 115, but a plurality of power supply domains may be provided. In this case, a power switch may be provided for each power domain.
  • FIG. 2 shows a circuit configuration example of the memory cell 130.
  • the SMC 10 is electrically connected to BL, BLB, LBL, LBLB, WL, VHH, and VLL.
  • VHH is a power supply line for high power supply potential
  • VLL is a power supply line for low power supply potential.
  • the SMC 10 has a circuit configuration similar to that of a CMOS type (6-transistor type) SRAM cell, and includes transistors Tld1, Tld2, Tdr1, Tdr2, Tac1, and Tac2.
  • the transistors Tld1 and Tld2 are load transistors (pull-up transistors), the transistors Tdr1 and Tdr2 are drive transistors (pull-down transistors), and the transistors Tac1 and Tac2 are access transistors (transfer transistors).
  • the conduction state between BL and LBL is controlled by the transistor Tac1.
  • the conduction state between BLB and LBLB is controlled by the transistor Tac2.
  • On / off of the transistors Tac1 and Tac2 is controlled by the potential of WL.
  • An inverter is configured by the transistors Tld1 and Tdr1, and an inverter is configured by the transistors Tld2 and Tdr2.
  • the input terminals of these two inverters are each electrically connected to the other output terminal, and a latch circuit (LAT) 11 is configured.
  • a power supply potential is supplied to the two inverters by VHH and VLL.
  • the NVM 20 shown in FIG. 2 has n NMCs.
  • the n NMCs are electrically connected to different NWLs.
  • the n NMCs are electrically connected to one VCS.
  • codes such as [0] and [1] are used.
  • codes such as _0 and _1 are used.
  • the NMC is a memory circuit (also referred to as a memory cell) that can hold 1-bit complementary data.
  • NMC has MC1 and MC2.
  • MC1 is a memory cell for holding data written in LBL
  • MC2 is a memory cell for holding data written in LBLB.
  • MC1 and MC2 have the same circuit configuration as that of a memory cell of a one-transistor one-capacity dynamic random access memory (DRAM).
  • MC1 includes a transistor Tr1 and a capacitor C1.
  • MC2 includes a transistor Tr2 and a capacitor C2.
  • the capacitive element C1 functions as a storage capacitor of MC1, and the capacitive element C2 functions as a storage capacitor of MC2.
  • VCS is a power line for the storage capacitors of MC1 and MC2, and GND is input here.
  • the gates of the transistors Tr1 and Tr2 are each electrically connected to the NWL.
  • the source of the transistor Tr1 is electrically connected to LBL, and the source of the transistor Tr2 is electrically connected to LBLB.
  • the first terminal of the capacitor C1 is electrically connected to the drain of the transistor Tr1, and the second terminal is electrically connected to the VCS.
  • the first terminal of the capacitor C2 is electrically connected to the drain of the transistor Tr2, and the second terminal is electrically connected to the VCS.
  • the off-state current here refers to a current that flows between a source and a drain when a transistor is in an off state.
  • the transistor is an n-channel transistor, for example, if the threshold voltage is about 0 V to 2 V, the current flowing between the source and the drain when the voltage between the gate and the source is a negative voltage is turned off. Can be called.
  • the extremely small off-state current means that, for example, the off-current per channel width of 1 ⁇ m is 100 zA (zeptoampere) or less.
  • this normalized off current is preferably 10 zA / ⁇ m or less, or 1 zA / ⁇ m or less, and more preferably 10 yA (Yoctoampere) / ⁇ m or less.
  • 1zA is 1 ⁇ 10 ⁇ 21 A and 1yA is 1 ⁇ 10 ⁇ 24 A.
  • a channel formation region of a transistor may be formed using a semiconductor having a wide band gap.
  • an oxide semiconductor can be given. Since the band gap of an oxide semiconductor is 3.0 eV or more, the OS transistor has a small leakage current due to thermal excitation and an extremely small off-state current.
  • the channel formation region of the OS transistor is preferably an oxide semiconductor containing at least one of indium (In) and zinc (Zn).
  • an In-M-Zn oxide is typically Al, Ga, Y, or Sn is typical.
  • an oxide semiconductor By reducing impurities such as moisture or hydrogen that are electron donors (donors) and reducing oxygen vacancies, an oxide semiconductor can be i-type (intrinsic semiconductor) or can be made as close to i-type as possible. .
  • such an oxide semiconductor can be referred to as a highly purified oxide semiconductor.
  • the highly purified oxide semiconductor By using the highly purified oxide semiconductor, the off-state current of the OS transistor normalized by the channel width can be reduced to about several yA / ⁇ m to several zA / ⁇ m.
  • an OS transistor and an oxide semiconductor are described.
  • the transistors Tr1 and Tr2 are OS transistors, the retention time of the NMC can be increased, so that the NMC can be used as a nonvolatile memory circuit.
  • the temperature dependency of the off-state current characteristic is small. Therefore, the normalized off-state current of the OS transistor can be set to 100 zA or less even at a high temperature (for example, 100 ° C. or higher). Therefore, by applying an OS transistor to the NMC, the NMC can retain data without being lost even in a high temperature environment. Therefore, the storage device 100 with high reliability can be obtained even in a high temperature environment.
  • NVM 21 shown in FIG. 3A is a memory circuit having n NMCs 3.
  • NMC3 has MC3 and MC4.
  • MC3 is a modification of MC1, and a transistor Tr3 having a back gate is provided instead of the transistor Tr1.
  • MC4 is a modification of MC2, and a transistor Tr4 having a back gate is provided instead of the transistor Tr2.
  • the back gates of the transistors Tr3 and Tr4 are electrically connected to BGL.
  • BGL is a signal line to which a signal for controlling the potential of the back gate of the transistors Tr3 and Tr4 is input, or a power supply line to which a constant potential is input.
  • the threshold voltage of the transistors Tr3 and Tr4 can be controlled by the potential of BGL.
  • a charge storage layer is provided in the insulating layer between the back gates of the transistors Tr3 and Tr4 and the channel formation region, charges are injected into the charge storage layers of the transistors Tr3 and Tr4 using BGL when the memory device 100 is manufactured.
  • the process to perform can also be performed. Thereby, the threshold voltages of the transistors Tr3 and Tr4 can be controlled. Therefore, when the charge injection step is performed, the memory device 100 may be operated with the back gates of the transistors Tr3 and Tr4 in a floating state without controlling the potential of the BGL.
  • the NVM 22 shown in FIG. 3B is a memory circuit having n NMCs 5.
  • NMC5 has MC5 and MC6.
  • MC5 is a modification of MC1, and a transistor Tr5 is provided instead of the transistor Tr1.
  • MC6 is a modification of MC2, and a transistor Tr6 is provided instead of the transistor Tr2.
  • the transistor Tr5 is provided with a back gate, and the back gate and the gate (front gate) are electrically connected.
  • the back gate of the transistor Tr5 may be electrically connected to the source or the drain.
  • the transistor Tr6 may be configured similarly to the transistor Tr5.
  • the LPC 30 is electrically connected to the PCL and VPC.
  • PCL is a signal line for supplying a signal for controlling the precharge operation of LBL and LBLB.
  • VPC is a power supply line for supplying a precharge potential.
  • the LPC 30 includes transistors Teq1, Tpc1, and Tpc2. The gates of the transistors Teq1, Tpc1, and Tpc2 are electrically connected to the PCL.
  • the transistor Teq1 controls the conduction state between LBL and LBLB.
  • the transistor Tpc1 controls the conduction state between LBL and VPC.
  • Transistor Tpc2 controls the conduction state between LBLB and VPC.
  • the transistors Teq1, Tpc1, and Tpc2 are n-channel transistors, but they may be p-channel transistors. Alternatively, Teq1 may not be provided in the LPC 30. In this case, the transistors Tpc1 and Tpc2 may be either n-channel transistors or p-channel transistors. Alternatively, the LPC 30 can be configured by only the transistor Teq1. Also in this case, the transistor Teq1 may be an n-channel transistor or a p-channel transistor. The LPC 30 including the transistor Teq1 precharges LBL and LBLB by smoothing the potential between LBL and LBLB.
  • the peripheral circuit 111 has a function of supplying a potential to various power supply lines (VHH, VLL, VPC) provided in the memory cell array 110. Therefore, when the PSW 141 is turned off and the supply of VDD to the peripheral circuit 111 is stopped, the supply of potential to these power supply lines is also stopped.
  • VHH, VLL, VPC power supply lines
  • the transistors Tr1 and Tr2 of the NVM 20 may be OS transistors, and the other transistors may be Si transistors, for example.
  • the memory cell array 110 can have a device structure in which a circuit composed of OS transistors is stacked on a circuit composed of Si transistors.
  • FIG. 4 schematically shows a device structure example of the memory cell array 110.
  • the memory cell array 110B is stacked on the memory cell array 110A.
  • the memory cell array 110A is provided with SMCs 10 and LPCs 30 in a matrix.
  • the memory cell array 110B is provided with NVMs 20 in a matrix.
  • the memory cell array 110A constitutes a memory part A having a high response speed, and the memory cell array 110B constitutes a memory part B for long-term storage of data.
  • FIG. 5 is a circuit diagram schematically showing a device structure example of the memory cell 130.
  • FIG. 5 shows an example in which the NVM 20 stores 8-bit complementary data.
  • the NVM 20 has NMC [0] -NMC [7].
  • NMC [0] -NMC [7] are provided on the region where the SMC 10 and the LPC 30 are formed.
  • FIG. 6 shows a device structure example of the memory cell 130 when the memory cell array 110B has a two-layer structure.
  • the NVM 20 has NMC [0] -NMC [7].
  • NMC [0] -NMC [3] is stacked on the region where SMC10 and LPC30 are formed, and NMC [4] -NMC [7] is stacked on the region where NMC [0] -NMC [3] is formed.
  • NMC [0] -NMC [3] is stacked on the region where SMC10 and LPC30 are formed
  • NMC [4] -NMC [7] is stacked on the region where NMC [0] -NMC [3] is formed.
  • the memory cell array 110 By stacking the memory cell array 110B on the memory cell array 110A, the memory cell array 110 can be increased in capacity and size.
  • the area per bit of the memory cell array 110 is the area of one NMC. That is, the area per bit is the area of a region where two transistors and two capacitors are provided.
  • the area per bit of the memory cell array 110 is 1 ⁇ 2 of the example of FIG. In this manner, by providing the NVM 20 in a stacked manner on the SMC 10, the area per bit of the memory cell 130 is smaller than that of the CMOS SRAM memory cell.
  • the memory cell array 110 has a stacked structure, the channel length and the channel width of each transistor of the SMC 10 are optimized so that the S ratio of the SMC 10 can be secured, and larger than the region where the SMC 10 and the LPC 30 are provided. It is possible to design the NVM 20 so that it does not.
  • data is written to the NVM 20 when data is written to the SMC 10 in the memory cell 130 accessed for writing.
  • the write-back method while the host device is processing a task, data write access and read access to the memory cell 130 are made to the SMC 10, and the NVM 20 is not accessed.
  • the data stored in the SMC 10 is transferred to the NVM 20 and written to the selected one NMC.
  • FIG. 7 shows an operation example in which the data writing method is the write-through method.
  • a method of selecting one NMC of the NVM 20, amplifying the selected NMC data by the SMC 10, and writing to the BL and BLB is adopted for the data read operation.
  • the NMC can hold complementary data by including a pair of memory cells (MC1, MC2), and can hold complementary data for a long time by using the transistors Tr1, Tr2 as OS transistors. Since the NMC holds complementary data, the SMC 10 can function as a differential amplifier circuit when reading the complementary data held by the NMC. Therefore, even if the voltage difference between the voltage held by the capacitive element C1 of MC1 and the voltage held by the capacitive element C2 of MC2 is small, a highly reliable read operation can be performed.
  • the NMC can perform a high-speed read operation and a high-speed write operation in the same manner as a DRAM memory cell.
  • VDDM is a power supply line for supplying VDD provided in the storage device 100.
  • the supply of VDD to VDDM is controlled by the PSW 141.
  • VDDM, VPC, VHH, etc. the waveform represented by a dotted line indicates that the potential is indeterminate.
  • the low level (L level) of the wiring such as VDDM is GND.
  • the high level (H level) of PCL and WL is VDD
  • the high level of NWL — 0-NWL_ [n ⁇ 1] is VHM.
  • the high level of NWL_0 to NWL_ [n ⁇ 1] is VHM because it is assumed that the threshold voltages of the transistors Tr1 and Tr2 are higher than those of other transistors such as the transistor Tac1.
  • VDD is applied to the transistors NWL_0 to NWL_ [n ⁇ 1] and data can be written to and read from the NVM 20
  • the high level of NWL_0 to NWL_ [n ⁇ 1] can be set to VDD.
  • the VHM PSW 142 may not be provided in the storage device 100 (see FIG. 1).
  • the PSW 141 When the PSW 141 is turned off at t0, the potential of VDDM decreases and eventually becomes GND. Since the supply of VDD to the peripheral circuit 111 is cut off, WL, NWL — 0-NWL — [n ⁇ 1], PCL, and VPC are also GND. When the PSW 141 is turned on at t1, VDDM is charged, and eventually the potential rises to VDD. t1-t2 is the time required for power recovery.
  • the PSW 142 may be turned on / off in conjunction with turning the PSW 141 on / off.
  • an initialization operation for setting the storage device 100 to an initial state is performed. Specifically, VPC, VHH, and VLL are set to VDD / 2. The bit line pair (BL, BLB) and the local bit line pair (LBL, LBLB) are precharged to VDD / 2. The bit line pair is precharged by the column driver 124, and the local bit line pair is precharged by the LPC 30. By setting PCL to a high level (H level), the transistors Teq1, Tpc1, and Tpc2 are turned on, and LBL and LBLB are precharged and potentials are smoothed.
  • H level high level
  • the column driver 124 causes the bit line pair to float from the precharge state.
  • the local bit line pair is changed from the precharge state to the floating state by the LPC 30. This is done by changing PCL from H level to L level.
  • the data DA1 is written to the bit line pair by the column driver 124.
  • BL is VDD
  • BLB is GND.
  • NWL_0 to NWL_ [n ⁇ 1] of the write target row is set to the H level.
  • NWL_1 is set to the H level, and the transistor Tr1 of MC1 [1] and the transistor Tr2 of MC2 [1] are turned on.
  • VHH is set to VDD and VLL is set to GND, so that SMC 10 becomes active.
  • the WL of the write target row is set to the H level, and the transistors Tac1 and Tac2 are turned on. Note that WL may be set to the H level at a timing when NWL_1 is set to the H level.
  • the data DA1 is written to the local bit line pair.
  • the SMC 10 since the SMC 10 is active, the data DA1 is written into the SMC 10.
  • the transistors Tr1 and Tr2 of the NMC [1] to be written in the NVM 20 are on, the data DA1 is also written to the NMC [1]. If LBL is VDD, MC1 [1] holds “1” and MC2 [1] holds “0”. After a certain period WL is set to H level, it is set to L level. When WL becomes L level, the SMC 10 and the bit line pair become non-conductive.
  • NWL_1 is set to L level, and MC1 [1] and MC2 [1] are returned to the non-selected state.
  • NWL_1 is set to L level, and MC1 [1] and MC2 [1] are returned to the non-selected state.
  • the potentials of VHH and VLL are returned to VDD / 2, and the SMC 10 is deactivated.
  • the SMC 10 is deactivated.
  • the data DA1 is lost from the SMC 10, but there is no problem because the data DA1 can be held in MC1 [1] and MC2 [1] for a long time.
  • Non-access At t4-t5, the storage device 100 is in a non-access state where there is no access request from the host device.
  • PCL is at the H level
  • WL and WL_0-WL_ [n-1] are at the L level.
  • VPC, VHH and VLL are VDD / 2.
  • the bit line pair and the local bit line pair are precharged to VDD / 2. Since it is not necessary to operate the SMC 10 at t4-t5, the leakage current of the SMC 10 can be reduced by setting VHH and VLL to VDD / 2. Therefore, the power consumption of the entire storage device 100 can be effectively reduced.
  • the storage device 100 performs an operation in response to a read access request from the host device.
  • data necessary for processing of the host device is stored in NMC [1] of the NVM 20.
  • the bit line pair is changed from the precharge state to the floating state by the column driver 124, and the local bit line pair is changed from the precharge state to the floating state by the LPC 30.
  • NWL_1 is set to H level, and the transistor Tr1 of MC1 [1] and the transistor Tr2 of MC2 [1] are turned on.
  • the data of MC1 [1] is written to LBL, and the data of MC2 [1] is written to LBLB. That is, data DA1 is written to the local bit line pair.
  • NWL_1 is set to H level
  • VHH is set to VDD
  • VLL is set to GND
  • SMC 10 is activated.
  • the SMC 10 functions as a differential amplifier circuit and amplifies the data DA1 of the local bit line pair.
  • WL is set to the H level, and the data DA1 of the local bit line pair is written to the bit line pair.
  • the data DA1 written to the bit line pair is read by the column driver 124.
  • the end operation of the read operation is the same as that of the write operation, and is an operation for setting the initialization operation and the non-access state.
  • WL is set to L level.
  • NWL_1 is set to L level.
  • VHH and VLL are set to VDD / 2, and the SMC 10 is deactivated. Further, after NWL_1 is set to L level, precharging of the bit line pair and the local bit line pair is started.
  • the PCL is transitioned to the H level at the end of the write operation and the read operation, and the precharge of the local bit line pair is started.
  • this timing is not limited to the example of FIG. PCL may be raised to start precharging of the local bit line pair between the time when NWL becomes L level and the time when WL becomes H level.
  • the local bit line pair in the non-access state, is fixed to VDD / 2 by maintaining the PCL at the H level. It may be left floating. In this case, at the start of the write operation and the read operation, first, the PCL is changed from the L level to the H level, and the local bit line pair may be precharged.
  • FIG. 8 shows an operation example in which the data writing method is the write back method.
  • the SMC 10 is the only access target while the host device is processing a task.
  • the data is transferred from the SMC 10 to the NVM 20 (store operation), and the data is written to any one NMC of the NVM 20.
  • the SMC 10 load operation
  • an operation example of the storage device 100 will be described on the assumption that the data transfer destination and transfer source are NMC [1].
  • the power gating of the memory cell array 110 is performed as in FIG.
  • the memory cell array 110 is in a power-off state from t10 to t11, and is in a power-on state after t11. From t11 to t12, the power recovery operation is performed.
  • the storage device 100 performs a load operation. Data is loaded from each NMC [1] of the NVM 20 to each SMC 10 of the memory cell array 110.
  • NMC [1] stores data DB1.
  • PCL is set to L level, and LBL and LBLB are set in a floating state.
  • NWL_1 is set to H level, and the transistor Tr1 of MC1 [1] and the transistor Tr2 of MC2 [1] are turned on.
  • Data DB1 is written in LBL and LBLB.
  • VHH is set to VDD
  • VLL is set to GND
  • SMC 10 is activated.
  • the data DB1 written to LBL and BLBL is amplified and held by the SMC 10.
  • MC1 [1] holds “1”
  • LBL becomes VDD
  • LBLB becomes GND.
  • NWL_1 is set to H level for a certain period and then set to L level, the loading operation is completed.
  • the storage device 100 performs a data write operation.
  • data written to the SMC 10 is assumed to be data DB2.
  • the column driver 124 writes the data DB2 to the bit line pair.
  • BL is VDD
  • BLB is GND.
  • the row decoder 121 decodes the row address, and the row driver 123 sets the WL of the row designated by the row address to the H level.
  • the transistors Tac1 and Tac2 are turned on, and the data DB2 is written to the local bit line pair.
  • the column driver 124 precharges the bit line pair to VDD / 2, and then makes it floating. This completes the write operation.
  • the storage device 100 performs a data read operation.
  • the row address is decoded by the row decoder 121, and the WL of the row designated by the row address becomes H level by the row driver 123.
  • the transistors Tac1 and Tac2 are turned on, and the data DB2 of the local bit line pair is written into the bit line pair.
  • the data DB2 written to the bit line pair is read by the column driver 124.
  • the bit line pair is precharged to VDD / 2 by the column driver 124 and then brought into a floating state. This completes the data reading operation.
  • the storage device 100 From t16 to t17, the storage device 100 performs a data transfer (store) operation. When an instruction to execute another task or an instruction to end the task is received from the host device, the storage device 100 performs a store operation. By setting NWL_1 to the H level, the data DB2 written to the local bit line pair is written to NMC [1]. If LBL is VDD, MC1 [1] holds “1” and MC2 [1] holds “0”.
  • NWL_1 is set to H level for a certain period, it is set to L level.
  • VHH and VLL are returned to VDD / 2 to deactivate SMC 10.
  • PCL is set to H level when NWL_1 becomes L level, and precharging of the local bit line pair is started. This completes the store operation.
  • a load operation is first performed. Thereafter, the storage device 100 performs a data read operation or a data write operation in accordance with an access request from the host device.
  • FIG. 9A shows a configuration example of a circuit for generating a potential supplied to VHH and a potential supplied to VLL.
  • the potential generation circuit 150 includes four transistors Tg1 to Tg4 connected in series.
  • the signal SOB is input to the gates of the transistors Tg1 and Tg3, and the signal SO is input to the gates of the transistors Tg2 and Tg4.
  • Signal SOB is an inverted signal of signal SO.
  • VDD is input to the source of the transistor Tg1
  • VDD / 2 is input to the drain of the transistor Tg2
  • GND is input to the source of the transistor Tg4.
  • the output potential VH1 at the drain of the transistor Tg1 is input to VHH, and the output potential VL1 from the source of the transistor Tg3 is output to VLL.
  • VH1 and VL1 are VDD / 2.
  • VH1 is VDD and VL1 is GND.
  • the potentials of VHH and VLL are changed in conjunction with data transfer between the SMC 10 and the NVM 20. It is preferable to vary VH1 and VL1 in conjunction with the rising and falling timings of the potential of the selected NWL. As a result, the SMC 10 can be deactivated as much as possible without reducing the response speed of the storage device 100. Therefore, the power consumption of the entire storage device 100 can be effectively reduced.
  • FIG. 9B is a timing chart illustrating an operation example of the potential generation circuit 150.
  • a signal NWW corresponds to a selection signal for selecting any one of n NMCs of the NVM 20, and is obtained, for example, by ORing signals input to NWL_0-NWL_ [n-1]. It can be.
  • the rising timing of the signal SO is delayed by the time T d1 from the rising timing of the NWW, and the falling timing of the signal SO is delayed by the time T d2 from the falling timing of the NWW.
  • the time T d1 may be the same as or different from the time T d2 .
  • the SMC 10 can be activated immediately after any one of the n NMCs of the NVM 20 is selected. In addition, the SMC 10 can be deactivated immediately after all n NMCs of the NVM 20 are deactivated.
  • the potential generation circuit 150 can be provided for each row of the memory cell array 110.
  • one potential generation circuit 150 can be provided in a plurality of rows (eg, 4 rows, 8 rows, 16 rows, etc.) of the memory cell array 110.
  • the potential generation circuit 150 may be provided in the peripheral circuit 111.
  • the potential generation circuit 150 may be incorporated in the row driver 123.
  • the memory cell array 110B composed of the NVM 20 has a very high affinity with a CMOS circuit compared to other nonvolatile memories such as a flash memory, an MRAM (magnetoresistance random access memory), and a PRAM (phase change random access memory).
  • a flash memory requires a high voltage for driving. Since MRAM and PRAM are current drive type memories, elements and circuits for current drive are required.
  • the NVM 20 operates by controlling on and off of the transistors Tr1 and Tr2.
  • the NVM 20 is a circuit composed of voltage-driven transistors like the CMOS circuit, and can be driven with a low voltage. Therefore, it is easy to incorporate the processor and the storage device 100 into one chip. Further, the storage device 100 can reduce the area per bit without degrading the performance. Further, the storage device 100 can reduce power consumption. Further, since the storage device 100 can store data even when the power is turned off, the power gating of the storage device 100 is possible.
  • SRAM is used for standard processor on-chip cache memory because it is fast.
  • SRAM has the disadvantages that it consumes power even during standby and that it is difficult to increase the capacity. For example, in a processor for a mobile device, it is said that power consumption during standby of the on-chip cache memory reaches 80% of the average power consumption of the entire processor.
  • the storage device 100 is a RAM in which the disadvantages of the SRAM are eliminated while taking advantage of the advantages of the SRAM that reading and writing are fast. Therefore, applying the storage device 100 to the on-chip cache memory is useful for reducing the power consumption of the entire processor. Since the storage device 100 has a small area per bit and can easily be increased in capacity, it is suitable for a level 2 or level 3 cache memory.
  • FIG. 10 schematically shows a configuration example of the cache memory.
  • the cache memory 200 (hereinafter referred to as “cache 200”) is a fully associative cache memory.
  • the cache 200 is incorporated in one chip together with the processor core.
  • FIG. 14B for example, by packaging a chip in which the cache 200 and the processor core are incorporated, an electronic component as shown in FIG. 14B can be obtained.
  • the cache 200 has a data array 210, a tag array 220, and a matching circuit 240.
  • the data array 210 is a memory for storing data, and has a plurality of data blocks 211.
  • the data block 211 is composed of a plurality of memory cells 130.
  • the NVM 20 of the memory cell 130 has eight NMCs.
  • the tag array 220 has a plurality of blocks 221.
  • One block 221 is provided for one data block 211.
  • the block 221 stores a tag for designating the corresponding data block 211.
  • ADDR [31: 2] is an address signal.
  • the lower 3 bits (ADDR [4: 2]) of the address signal represent an address in the data block 211. Any one of 8 NMCs can be selected by ADDR [4: 2].
  • the upper 27 bits (ADDR [31: 5]) of the address signal are used for tag search. Therefore, the line size of the block 221 is 27 bits, and the block 221 is composed of 27 memory cells.
  • the matching circuit 240 generates a signal HIT representing the tag search result. Specifically, the matching circuit 240 detects whether or not ADDR [31: 5] matches the tag read from each block 221.
  • the signal HIT is a signal indicating that there is a data block 211 having an access request address. For example, if the signal HIT is “0”, the corresponding data block 211 does not exist. If the signal HIT is “1”, the corresponding data block 211 exists, and the data read from the cache 200 can be used by the processor.
  • the coincidence circuit 240 is provided with one XOR circuit 241 corresponding to one block 221.
  • the XOR circuit 241 compares ADDR [31: 5] with the tag read from the corresponding block 221.
  • the output signal of each XOR circuit 241 is used to select the data block 211 from which data is read.
  • the output signal of each XOR circuit 241 is processed and a signal HIT is generated.
  • NMC data designated by ADDR [4: 2] is read out to the SMC 10. For example, if ADDR [4: 2] is “011”, the data of NMC [3] is loaded into the SMC 10 and amplified by the SMC 10. Thus, since the data is loaded from the NVM 20 to the SMC 10 and amplified by the SMC 10 while the signal HIT is generated, the cache 200 can perform high-speed reading.
  • the memory cell in the block 221 may be constituted by the memory cell 130. Note that the memory cell of the block 221 may include at least a circuit for backing up 1-bit complementary data. Examples of memory cells having such a circuit configuration are shown in FIGS. 11A and 11B.
  • a memory cell 225 illustrated in FIG. 11A includes an SMC 10, NMC [0], and LPC 30.
  • NMC [0] is stacked on a region where the SMC 10 and the LPC 30 are formed.
  • the memory cell 225 can be operated similarly to the memory cell 130.
  • a store operation for writing the data of the SMC 10 to the NMC [0] may be performed in order to back up the data.
  • a load operation for writing the data of NMC [0] into the SMC 10 may be performed.
  • a memory cell 226 illustrated in FIG. 11B includes the SMC 10 and a backup circuit (BKC) 25.
  • the memory cell 226 has a circuit configuration similar to the circuit obtained by removing the LPC 30 from the memory cell 225.
  • the BKC 25 includes circuits 25a and 25b.
  • the circuit 25a includes a transistor Tr11 and a capacitor C11
  • the circuit 25b includes a transistor Tr12 and a capacitor C12.
  • the circuit 25a is a circuit for backing up data written in the LBL
  • the circuit 25b is a circuit for backing up data written in the LBLB.
  • the gates of the transistors Tr11 and Tr12 are electrically connected to BKL.
  • BKL is a signal line to which a signal for controlling the backup operation and the restore operation is input.
  • BKL is set to H level
  • data written in LBL and LBLB is written to BKC 25, and then BKL is set to L level (backup operation).
  • BKL is set to the H level
  • the complementary data held in the BKC 25 is written back to LBL and LBLB.
  • BKL is returned to L level (restoration operation).
  • the circuits 25a and 25b can hold data for a long time even when the tag array 220 is in a power-off state.
  • a back gate may be provided for each of the transistors Tr11 and Tr12 and connected to a common wiring.
  • the transistor Tr11 may be provided with a back gate that is electrically connected to any one of a gate, a source, and a drain.
  • the transistor Tr12 can also be configured similarly to the transistor Tr11.
  • FIG. 10 shows an example in which the storage device 100 is applied to a full associative cache.
  • the storage device 100 includes a direct mapped cache memory and a set associative method. It can also be applied to other cache memories.
  • ADDR [31: 2] is divided into three addresses, upper, middle and lower. The middle address is used as an index, and any one of the eight NMCs included in each memory cell 130 of the data array 210 may be selected using three bits of data.
  • the storage device of this embodiment By applying the storage device of this embodiment to a cache memory, it is possible to perform a high-speed operation similar to that of a cache configured with a conventional SRAM, and it is possible to reduce power consumption and area per bit. Become. Further, by incorporating the cache memory of this embodiment, a processor with a large storage capacity, a small size, and low power consumption can be provided.
  • the storage device is incorporated in a processor (also referred to as a “processing unit”), and stores data (including instructions) necessary for processing by the processor.
  • a processor also referred to as a “processing unit”
  • the processor include a CPU, a GPU (Graphics Processing Unit), a PLD (Programmable Logic Device), a DSP (Digital Signal Processor), an MCU (Microcontroller Unit), a custom LSI, and an RFIC.
  • FIG. 12 is a block diagram illustrating a configuration example of a CPU.
  • a CPU 1300 illustrated in FIG. 12 includes a CPU core 1330, a power management unit (PMU) 1331, and a peripheral circuit 1332.
  • PMU power management unit
  • the CPU core 1330 includes a control device 1307, a program counter (PC) 1308, a pipeline register 1309, a pipeline register 1310, an arithmetic operation unit (ALU: Arithmetic logic unit) 1311, a register file 1312, and a data bus 1333. Data transfer between the CPU core 1330 and the peripheral circuit 1332 is performed via the data bus 1333.
  • PC program counter
  • ALU Arithmetic logic unit
  • the PMU 1331 includes a power controller 1302 and a power switch 1303.
  • the peripheral circuit 1332 includes a cache memory 1304, a bus interface (BUS I / F) 1305, and a debug interface (Debug I / F) 1306.
  • the storage device of Embodiment 1 can be applied to the cache memory 1304. As a result, an increase in the capacity of the cache memory 1304 can be achieved while suppressing an increase in area and power consumption. In addition, since standby power of the cache memory 1304 can be reduced, a small-sized and low power consumption CPU 1300 can be provided.
  • the control device 1307 comprehensively controls the operations of the program counter 1308, the pipeline register 1309, the pipeline register 1310, the ALU 1311, the register file 1312, the cache memory 1304, the bus interface 1305, the debug interface 1306, and the power controller 1302. Thus, it has a function of decoding and executing an instruction included in a program such as an input application.
  • the ALU 1311 has a function of performing various arithmetic processes such as four arithmetic operations and logical operations.
  • the cache memory 1304 has a function of temporarily storing frequently used data.
  • the program counter 1308 is a register having a function of storing an address of an instruction to be executed next. Although not shown in FIG. 12, the cache memory 1304 is provided with a control circuit that controls the operation of the cache memory 1304.
  • the pipeline register 1309 has a function of temporarily storing instruction data.
  • the register file 1312 includes a plurality of registers including general-purpose registers, and can store data read from the main memory, data obtained as a result of arithmetic processing of the ALU 1311, and the like.
  • the pipeline register 1310 has a function of temporarily storing data used for the arithmetic processing of the ALU 1311 or data obtained as a result of the arithmetic processing of the ALU 1311.
  • the bus interface 1305 has a function as a data path between the CPU 1300 and various devices outside the CPU 1300.
  • the debug interface 1306 has a function as a signal path for inputting an instruction for controlling debugging to the CPU 1300.
  • the power switch 1303 has a function of controlling supply of a power supply potential to various circuits included in the CPU 1300 other than the power controller 1302.
  • the CPU 1300 has several power domains, and a circuit to be power gated belongs to any one power domain. Power supply potentials of circuits belonging to the same power domain are controlled by the power switch 1303.
  • the power controller 1302 has a function of controlling the operation of the power switch 1303. By having such a power management system, the CPU 1300 can perform power gating. The flow of power gating will be described with an example.
  • the CPU core 1330 sets the timing at which the supply of the power supply potential is stopped in the register of the power controller 1302.
  • a command to start power gating is sent from the CPU core 1330 to the power controller 1302.
  • the various registers included in the CPU 1300 and the cache memory 1304 start saving data.
  • the supply of power supply potential to various circuits other than the power controller 1302 included in the CPU 1300 is stopped by the power switch 1303.
  • a counter may be provided in the power controller 1302, and the timing at which the supply of the power supply potential is started may be determined using the counter regardless of the input of the interrupt signal.
  • various registers start data restoration. Further, in the cache memory 1304, for example, when operating in the write back method, the data of the NVM 20 is loaded into the SMC 10. Next, the execution of the instruction in the control device 1307 is resumed.
  • RFIC An RFIC will be described as an example of a processor.
  • the RFIC is also called an RFID, a wireless chip, a wireless ID chip, or the like.
  • the RFIC has a storage circuit inside, stores necessary information in the storage circuit, and exchanges information with the outside using non-contact means, for example, wireless communication. Because of these characteristics, the RFIC can be used in an individual authentication system that identifies an article by reading individual information about the article.
  • FIG. 13 is a block diagram illustrating a configuration example of the RFIC.
  • the RFIC 1400 includes an antenna 1404, a rectifier circuit 1405, a constant voltage circuit 1406, a demodulation circuit 1407, a modulation circuit 1408, a logic circuit 1409, a RAM 1410, a ROM (read only memory) 1411, and a battery 1412. These circuits can be discarded as needed.
  • the RFIC 1400 may be a passive type that does not include the battery 1412 although it is an active type.
  • the RFIC 1400 is a semiconductor device including an antenna 1404; however, a semiconductor device that does not include the antenna 1404 can also be referred to as an RFIC 1400.
  • the storage device in Embodiment 1 can be applied to the RAM 1410. Since the memory device in Embodiment 1 has high compatibility with a CMOS circuit, a circuit other than the antenna 1404 can be incorporated into one chip in the RFIC 1400 without complicating the manufacturing process. An antenna 1404 having a performance corresponding to the communication band is mounted on the chip.
  • As a data transmission format there are an electromagnetic coupling method in which a pair of coils are arranged to face each other and communicate by mutual induction, an electromagnetic induction method in which communication is performed by an induction electromagnetic field, and a radio wave method in which communication is performed using radio waves.
  • the RFIC 1400 described in this embodiment can be used for any method.
  • the antenna 1404 is for transmitting and receiving a radio signal 1422 to and from the antenna 1421 connected to the communication device 1420.
  • the rectifier circuit 1405 rectifies an input AC signal generated by receiving a radio signal by the antenna 1404, for example, half-wave double voltage rectification, and rectifies the signal rectified by a capacitive element provided at a subsequent stage. It is a circuit for generating an input electric voltage by smoothing. Note that a limiter circuit may be provided on the input side or the output side of the rectifier circuit 1405.
  • the limiter circuit is a circuit for controlling not to input more than a certain amount of power to a subsequent circuit when the amplitude of the input AC signal is large and the internally generated voltage is large.
  • the constant voltage circuit 1406 is a circuit for generating a stable power supply potential from the input voltage and supplying it to each circuit. Note that the constant voltage circuit 1406 may include a reset signal generation circuit.
  • the reset signal generation circuit is a circuit for generating a reset signal for the logic circuit 1409.
  • the demodulation circuit 1407 is a circuit for demodulating an input AC signal by detecting an envelope and generating a demodulated signal.
  • the modulation circuit 1408 is a circuit for performing modulation according to data output from the antenna 1404.
  • the logic circuit 1409 is a circuit for decoding the demodulated signal and processing it.
  • the RAM 1410 is a circuit that holds input information, and includes a row decoder, a column decoder, a driver, a storage area, and the like.
  • the ROM 1411 is a circuit for storing a unique number (ID) and the like and outputting according to processing.
  • FIG. 14A is a flowchart illustrating an example of a method for manufacturing an electronic component.
  • the electronic component is also referred to as a semiconductor package, an IC package, or a package.
  • This electronic component has a plurality of standards and names depending on the terminal take-out direction and the shape of the terminal. Therefore, here, an example thereof will be described.
  • a semiconductor device including a transistor is completed by combining a plurality of parts that can be attached to and detached from a printed circuit board through an assembly process (post-process). About a post process, it can be completed by passing through each process shown to FIG. 14A. Specifically, after the element substrate obtained in the previous process is completed (step S1), a dicing process for separating the substrate into a plurality of chips is performed (step S2). Before the substrate is divided into a plurality of substrates, the substrate is thinned to reduce the warpage of the substrate in the previous process and to reduce the size of the component.
  • a die bonding process is performed in which the chip is picked up, mounted on the lead frame, and bonded (step S3). Bonding between the chip and the lead frame in the die bonding process may be performed with resin or tape. As the bonding method, a method suitable for the product may be selected. In the die bonding step, a chip may be mounted on the interposer and bonded. In the wire bonding process, the leads of the lead frame and the electrodes on the chip are electrically connected by metal thin wires (wires) (step S4). A silver wire or a gold wire can be used as the metal thin wire. Wire bonding may be either ball bonding or wedge bonding.
  • the wire-bonded chip is subjected to a molding process that is sealed with an epoxy resin or the like (step S5).
  • the lead frame lead is plated.
  • the lead is cut and molded (step S6).
  • the plating process prevents rusting of the lead, and soldering when mounted on a printed circuit board later can be performed more reliably.
  • a printing process (marking) is performed on the surface of the package (step S7).
  • An electronic component is completed through an inspection process (step S8) (step S9).
  • FIG. 14B is a schematic perspective view of the electronic component.
  • FIG. 14B shows QFP (Quad Flat Package).
  • An electronic component 7000 shown in FIG. 14B shows a lead 7001 and a circuit portion 7003.
  • a semiconductor device such as the memory device in Embodiment 1 or the processing in this embodiment is manufactured.
  • the electronic component 7000 is mounted on a printed circuit board 7002, for example.
  • a plurality of such electronic components 7000 are combined, and each is electrically connected on the printed circuit board 7002 so that the electronic component 7000 can be mounted on an electronic device.
  • the completed circuit board 7004 is provided inside an electronic device or the like.
  • the electronic component 7000 can be used for a processor that executes various processes such as a random access memory that stores data, a CPU, an MCU (microcontroller unit), an FPGA, and a wireless IC.
  • a processor that executes various processes such as a random access memory that stores data, a CPU, an MCU (microcontroller unit), an FPGA, and a wireless IC.
  • the power consumption of the electronic device can be reduced.
  • the electronic device can be easily downsized.
  • the electronic component 7000 includes digital signal processing, software defined radio, avionics (electronic equipment related to aviation such as communication equipment, navigation system, autopilot, and flight management system), ASIC prototyping, medical image processing, voice recognition,
  • the present invention can be applied to electronic components (IC chips) of a wide range of electronic devices such as cryptography, bioinformatics (biological information science), emulators of mechanical devices, radio telescopes in radio astronomy, and in-vehicle electronic devices.
  • Such electronic devices include display devices, personal computers (PCs), information terminals, image playback devices equipped with recording media (devices that play back recording media such as DVDs, Blu-ray discs, flash memories, and HDDs, and images)
  • a device having a display portion for display A device having a display portion for display).
  • a specific example of the electronic device is illustrated in FIG.
  • a portable game machine 2900 illustrated in FIG. 15A includes a housing 2901, a housing 2902, a display portion 2903, a display portion 2904, a microphone 2905, a speaker 2906, operation keys 2907, and the like.
  • the display portion 2903 is provided with a touch screen as an input device and can be operated with a stylus 2908 or the like.
  • An information terminal 2910 illustrated in FIG. 15B includes a housing 2911, a display portion 2912, a microphone 2917, a speaker portion 2914, a camera 2913, an external connection portion 2916, an operation button 2915, and the like.
  • the display portion 2912 includes a display panel using a flexible substrate and a touch screen.
  • the information terminal 2910 can be used as, for example, a smartphone, a mobile phone, a tablet information terminal, a tablet PC, an electronic book terminal, or the like.
  • a notebook PC 2920 illustrated in FIG. 15C includes a housing 2921, a display portion 2922, a keyboard 2923, a pointing device 2924, and the like.
  • a video camera 2940 illustrated in FIG. 15D includes a housing 2941, a housing 2942, a display portion 2944, operation keys 2944, a lens 2945, a connection portion 2946, and the like.
  • the operation keys 2944 and the lens 2945 are provided on the housing 2941
  • the display portion 2944 is provided on the housing 2942.
  • the housing 2941 and the housing 2942 are connected to each other by a connection portion 2946.
  • the angle between the housing 2941 and the housing 2942 can be changed by the connection portion 2946.
  • the orientation of the image displayed on the display portion 2943 can be changed, and display / non-display of the image can be switched.
  • FIG. 15E shows an example of a bangle type information terminal.
  • the information terminal 2950 includes a housing 2951, a display portion 2952, and the like.
  • the display portion 2952 is supported by a housing 2951 having a curved surface. Since the display portion 2952 includes a display panel using a flexible substrate, an information terminal 2950 that is flexible, light, and easy to use can be provided.
  • FIG. 15F shows an example of a wristwatch type information terminal.
  • the information terminal 2960 includes a housing 2961, a display portion 2962, a band 2963, a buckle 2964, operation buttons 2965, an input / output terminal 2966, and the like.
  • the information terminal 2960 can execute various applications such as mobile phone, e-mail, text browsing and creation, music playback, Internet communication, and computer games.
  • the display surface of the display portion 2962 is curved, and display can be performed along the curved display surface.
  • the display portion 2962 includes a touch sensor and can be operated by touching the screen with a finger, a stylus, or the like.
  • an application can be started by touching an icon 2967 displayed on the display unit 2962.
  • the operation button 2965 can have various functions such as power on / off operation, wireless communication on / off operation, manner mode execution / cancellation, and power saving mode execution / cancellation in addition to time setting. .
  • the function of the operation button 2965 can be set by an operating system incorporated in the information terminal 2960.
  • the information terminal 2960 can execute short-range wireless communication that is a communication standard. For example, it is possible to talk hands-free by communicating with a headset capable of wireless communication.
  • the information terminal 2960 includes an input / output terminal 2966, and can directly exchange data with other information terminals via a connector. Charging can also be performed via the input / output terminal 2966. Note that the charging operation may be performed by wireless power feeding without using the input / output terminal 2966.
  • FIG. 15G shows an electric refrigerator-freezer as an example of a household electric appliance.
  • the electric refrigerator-freezer 2970 includes a housing 2971, a refrigerator door 2972, a freezer door 2973, and the like.
  • FIG. 15H is an external view illustrating an example of a configuration of an automobile.
  • the automobile 2980 includes a vehicle body 2981, wheels 2982, a dashboard 2983, lights 2984, and the like. Not only the automobile 2980 but also the electronic component of this embodiment can be incorporated into a ship, an aircraft, and a two-wheeled vehicle.
  • FIG. 16A is a top view of the transistor 400a.
  • 16B is a cross-sectional view of FIG. 16A along the line A1-A2
  • FIG. 16C is a cross-sectional view of FIG. 16A along the line A3-A4.
  • the direction of the A1-A2 line may be referred to as a channel length direction of the transistor 400a
  • the direction of the A3-A4 line may be referred to as a channel width direction of the transistor 400a.
  • FIG. 16A some elements are omitted for clarity of illustration.
  • the top views of FIGS. 18A to 22A and the like are the same as FIG. 16A.
  • the transistor 400a is formed over the substrate 450.
  • the transistor 400a includes insulating films 401-408, conductive films 411-414, conductive films 422-424, and metal oxides 431-433.
  • the metal oxides 431-433 may be collectively referred to as a metal oxide 430.
  • the metal oxide 432 is a semiconductor and is provided with a channel formation region.
  • a metal oxide stack is formed using the metal oxide 431 and the metal oxide 432.
  • the stack includes regions 441 and 442.
  • the region 441 is formed in a region where the conductive film 421 and the stack are in contact with each other, and the region 442 is formed in a region where the conductive film 423 and the stack are in contact with each other.
  • the regions 441 and 442 are low-resistance regions whose resistivity is lower than that of other regions.
  • the stack of the conductive films 421 and 422 and the stack of the conductive films 423 and 424 respectively constitute a source electrode or a drain electrode.
  • the conductive film 422 has a function of transmitting less oxygen than the conductive film 421. Thereby, it is possible to prevent a decrease in the conductivity of the conductive film 421 due to oxidation.
  • the conductive film 424 has a function of preventing oxygen from passing through the conductive film 423, it is possible to prevent a decrease in the conductivity of the conductive film 423 due to oxidation.
  • the conductive films 411 to 413 form a gate electrode (front gate electrode) of the transistor 400a.
  • a region of the conductive films 411 to 413 that forms the gate electrode is formed in a self-aligning manner so as to fill the opening 415 formed in the insulating film 405 or the like.
  • the conductive films 411 and 413 preferably transmit less oxygen than the conductive film 412. Accordingly, it is possible to prevent a decrease in the conductivity of the conductive film 412 due to oxidation.
  • the conductive film 414 forms a back gate electrode. The conductive film 414 may be omitted depending on circumstances.
  • the insulating films 405 to 408 constitute a protective insulating film or an interlayer insulating film of the transistor 400a.
  • the insulating film 406 forms a gate insulating film.
  • the insulating films 401 to 404 have a function of a base insulating film of the transistor 400a.
  • the insulating films 402 to 404 also have a function of a gate insulating film on the back gate side.
  • the side surface of the metal oxide 432 is surrounded by the conductive film 411.
  • the metal oxide 432 can be electrically surrounded by the electric field of the gate electrode (conductive films 411 to 413).
  • a structure of a transistor that electrically surrounds a semiconductor by an electric field of a gate electrode is referred to as a surrounded channel (s-channel) structure. Therefore, a channel is formed in the entire metal oxide 432 (bulk). In the s-channel structure, a large current can flow between the source and the drain of the transistor, and the on-state current of the transistor can be increased.
  • the s-channel structure can be said to be a structure suitable for a semiconductor device requiring a miniaturized transistor such as a processor or a memory device because a high on-state current can be obtained. Since a transistor can be miniaturized, a semiconductor device including the transistor can be a highly integrated semiconductor device with high integration.
  • the stack of the conductive films 411 to 413 and the conductive film 422 have regions that overlap with each other with the insulating films 405 and 406 interposed therebetween.
  • the stack of the conductive films 411 to 413 and the conductive film 423 have regions that overlap with each other with the insulating films 405 and 406 interposed therebetween.
  • These regions function as parasitic capacitance generated between the gate electrode and the source or drain electrode, and can cause the operation speed of the transistor 400a to decrease.
  • the insulating film 405 is preferably made of a material having a low relative dielectric constant.
  • FIG. 17A is an enlarged view of a channel formation region of the transistor 400a.
  • Width L G denotes the line width of the gate electrode of the transistor 400a.
  • a length between the conductive film 421 and the conductive film 423, and the width L SD represents the length between the source electrode and the drain electrode of the transistor 400a.
  • the width L SD is often determined by the minimum processing dimension. As shown in FIG. 17A, the width L G, smaller than the width L SD. This indicates that the line width of the gate electrode of the transistor 400a can be made smaller than the minimum processing dimension. For example, the width L G, 5nm or 60nm or less, preferably it is possible to 5nm or 30nm or less.
  • FIG. 17A it represents the sum of the thickness of the conductive film 421 and the conductive film 422, or, the sum of the thickness of the conductive film 423 and the conductive film 424 and a height H SD.
  • the thickness of the insulating film 406 is made smaller than that, preferably it is possible to apply an electric field of the gate electrode across the channel formation region.
  • the thickness of the insulating film 406 is 30 nm or less, preferably 10 nm or less.
  • the parasitic capacitance formed between the conductive films 422 and 411 and the parasitic capacitance formed between the conductive films 424 and 411 are inversely proportional to the thickness of the insulating film 405. For example, by setting the thickness of the insulating film 405 to be three times or more, preferably five times or more the thickness of the insulating film 406, these parasitic capacitances can be ignored and the high frequency characteristics of the transistor 400a are improved. Therefore, it is preferable.
  • each component of the transistor 400a will be described.
  • the metal oxide 432 is an oxide semiconductor containing indium (In), for example.
  • the carrier mobility electron mobility
  • the metal oxide 432 preferably contains the element M.
  • the element M is preferably aluminum (Al), gallium (Ga), yttrium (Y), tin (Sn), or the like.
  • the element M includes boron (B), silicon (Si), titanium (Ti), iron (Fe), nickel (Ni), germanium (Ge), zirconium (Zr), molybdenum (Mo ), Lanthanum (La), cerium (Ce), neodymium (Nd), hafnium (Hf), tantalum (Ta), tungsten (W), and the like.
  • B silicon
  • Ti titanium
  • Fe iron
  • Ni nickel
  • Zr zirconium
  • Mo molybdenum
  • the element M is an element having a high binding energy with oxygen, for example.
  • it is an element whose binding energy with oxygen is higher than that of indium.
  • the element M is an element having a function of increasing the energy gap of the metal oxide, for example.
  • the metal oxide 432 is not limited to an oxide semiconductor containing indium.
  • the metal oxide 432 may be, for example, an oxide semiconductor containing zinc, an oxide semiconductor containing zinc, an oxide semiconductor containing tin, or the like that does not contain indium, such as zinc tin oxide and gallium tin oxide. .
  • the metal oxide 432 for example, an oxide semiconductor with a wide energy gap is used.
  • the energy gap of the metal oxide 432 is, for example, not less than 2.5 eV and not more than 4.2 eV, preferably not less than 2.8 eV and not more than 3.8 eV, more preferably not less than 3 eV and not more than 3.5 eV.
  • a CAAC-OS described later is preferably used.
  • the metal oxides 431 and 433 preferably include at least one metal element included in the metal oxide 432. Accordingly, interface states are hardly formed at the interface between the metal oxide 431 and the metal oxide 432 and at the interface between the metal oxide 432 and the metal oxide 433.
  • the metal oxide 431 is an In—M—Zn oxide
  • In is preferably less than 50 atomic%
  • M is higher than 50 atomic%, and more preferably In is 25 atomic%.
  • % And M is higher than 75 atomic%.
  • a sputtering target that satisfies the above composition is preferably used.
  • In: M: Zn 1: 3: 2
  • the metal oxide 432 is an In-M-Zn oxide
  • In is preferably higher than 25 atomic%
  • M is less than 75 atomic%
  • more preferably In is It is higher than 34 atomic% and M is less than 66 atomic%.
  • a sputtering target that satisfies the above composition is preferably used.
  • the metal oxide 433 is an In-M-Zn oxide
  • In is preferably less than 50 atomic%
  • M is higher than 50 atomic%
  • more preferably In is Less than 25 atomic% and M is higher than 75 atomic%.
  • In: M: Zn 1: 3: 2
  • the metal oxide 433 may be a metal oxide of the same type as the metal oxide 431.
  • the metal oxide 431 or the metal oxide 433 does not need to contain indium.
  • the metal oxide 431 or the metal oxide 433 may be gallium oxide.
  • FIG. 17B shows the energy band structure of the site indicated by the Y1-Y2 line in FIG. 17A.
  • Ec404, Ec431, Ec432, Ec433, and Ec406 indicate the energy at the lower end of the conduction band of the insulating film 404, the metal oxide 431, the metal oxide 432, the metal oxide 433, and the insulating film 406, respectively.
  • the difference between the vacuum level and the energy at the bottom of the conduction band is defined as the energy gap based on the difference between the vacuum level and the energy at the top of the valence band (also referred to as ionization potential). Subtracted value.
  • the energy gap can be measured using a spectroscopic ellipsometer.
  • the energy difference between the vacuum level and the upper end of the valence band can be measured using an ultraviolet photoelectron spectroscopy (UPS) apparatus.
  • UPS ultraviolet photoelectron spectroscopy
  • Ec406 and Ec404 are closer to the vacuum level (smaller electron affinity) than Ec431, Ec432, and Ec433.
  • the metal oxide 432 a metal oxide having a higher electron affinity than the metal oxide 431 and the metal oxide 433 is preferably used.
  • the metal oxide 432 has an electron affinity of 0.07 eV to 1.3 eV, preferably 0.1 eV to 0.7 eV, more preferably 0.15 eV to 0.4 eV, compared to the metal oxides 431 and 433.
  • a large metal oxide is used. Note that the electron affinity is the difference between the vacuum level and the energy at the bottom of the conduction band.
  • the metal oxide 433 preferably includes indium gallium oxide.
  • the gallium atom ratio [Ga / In + Ga)] is, for example, 70% or more, preferably 80% or more, and more preferably 90% or more.
  • a mixed region of the metal oxide 431 and the metal oxide 432 may exist between the metal oxide 431 and the metal oxide 432.
  • a mixed region of the metal oxide 432 and the metal oxide 433 may exist between the metal oxide 432 and the metal oxide 433.
  • the interface state density is low. Therefore, the stack of the metal oxides 431 to 433 has a band structure in which energy continuously changes (also referred to as continuous bonding) in the vicinity of each interface.
  • the interface between the metal oxide 431 and the metal oxide 432 or the interface between the metal oxide 432 and the metal oxide 433 has a low interface state density, and thus the electron movement in the metal oxide 432. Is less disturbed, so that the on-state current of the transistor 400a can be increased.
  • the movement of electrons in the transistor 400a is inhibited when the physical unevenness of the channel formation region is large.
  • the root mean square RMS Root in the range of 1 ⁇ m ⁇ 1 ⁇ m of the upper surface or the lower surface of the metal oxide 432 (formation surface, here, the upper surface of the metal oxide 431) (Mean Square)
  • the roughness may be less than 1 nm, preferably less than 0.6 nm, more preferably less than 0.5 nm, and more preferably less than 0.4 nm. It is also called average surface roughness Ra in the range of 1 ⁇ m ⁇ 1 ⁇ m.
  • the metal oxide 432 is also expressed as oxygen deficient V 2 O. ) May form a donor level when hydrogen enters an oxygen deficient site.
  • the following may be referred to a state that has entered the hydrogen to oxygen vacancies in the site as V O H. Since V O H scatters electrons, it causes a reduction in the on-state current of the transistor. Note that oxygen deficient sites are more stable when oxygen enters than when hydrogen enters. Therefore, the on-state current of the transistor can be increased by reducing oxygen vacancies in the metal oxide 432 in some cases.
  • the hydrogen concentration measured by secondary ion mass spectrometry SIMS is 1 ⁇ 10 16 atoms / cm 3 or more, 2 ⁇ 10 20 atoms / cm 3 or less, preferably 1 ⁇ 10 16 atoms / cm 3 or more, 5 ⁇ 10 19 atoms / cm 3 or less, more preferably 1 ⁇ 10 16 atoms / cm 3 or more, 1 ⁇ 10 19 atoms / cm 3 or less, more preferably 1 ⁇ 10 16 atoms / cm 3 or more and 5 ⁇ 10 18 atoms / cm 3 or less.
  • SIMS Secondary Ion Mass spectrometry
  • the metal oxide 431 is preferably a layer having oxygen permeability (a layer through which oxygen passes or permeates).
  • the thickness of the metal oxide 432 can be greater than or equal to 1 nm and less than or equal to 20 nm.
  • the thickness of the metal oxide 432 depends on the channel length, and can be reduced as the channel length is shorter.
  • the thickness can be 1 nm or more and 15 nm or less, or 1 nm or more and 10 nm or less.
  • the thickness of the metal oxide 431 can be 5 nm to 200 nm, or 10 nm to 120 nm, 20 nm to 120 nm, or 40 nm to 80 nm.
  • the metal oxide 431 is preferably thicker than the metal oxide 432. By increasing the thickness of the metal oxide 431, the distance from the interface between the adjacent insulator and the metal oxide 431 to the channel formation region can be increased.
  • the thickness of the metal oxide 433 can be greater than or equal to 1 nm and less than or equal to 100 nm, or greater than or equal to 1 nm and less than or equal to 50 nm, or greater than or equal to 1 nm and less than or equal to 10 nm.
  • the metal oxide 433 is preferably thinner than the metal oxide 431.
  • the silicon concentration by SIMS is 1 ⁇ 10 16 atoms / cm 3 or more and less than 1 ⁇ 10 19 atoms / cm 3 , preferably 1 ⁇ 10 16. atoms / cm 3 or more, 5 ⁇ 10 18 atoms / cm less than 3, more preferably 1 ⁇ 10 16 atoms / cm 3 or more, having an area less than 2 ⁇ 10 18 atoms / cm 3.
  • the silicon concentration by SIMS is 1 ⁇ 10 16 atoms / cm 3 or more and less than 1 ⁇ 10 19 atoms / cm 3 , preferably 1 ⁇ 10 16 atoms / cm 3. cm 3 or more, 5 ⁇ 10 18 atoms / cm less than 3, more preferably 1 ⁇ 10 16 atoms / cm 3 or more, having an area less than 2 ⁇ 10 18 atoms / cm 3 .
  • the metal oxide 431 and the metal oxide 433 have a SIMS of 1 ⁇ 10 16 atoms / cm 3 or more, 2 ⁇ 10 20 atoms / cm 3 or less, preferably 1 ⁇ 10 16 atoms / cm 3 or more, preferably 5 ⁇ 10 19. atoms / cm 3 or less, more preferably 1 ⁇ 10 16 atoms / cm 3 or more, 1 ⁇ 10 19 atoms / cm 3 or less, more preferably 1 ⁇ 10 16 atoms / cm 3 or more, 5 ⁇ 10 18 atoms / cm 3
  • the region has the following hydrogen concentration.
  • the metal oxide 431 and the metal oxide 433 have a SIMS of 1 ⁇ 10 16 atoms / cm 3 or more and less than 5 ⁇ 10 19 atoms / cm 3 , preferably 1 ⁇ 10 16 atoms / cm 3 or more, 5 ⁇ 10 18. atoms / cm 3 or less, more preferably 1 ⁇ 10 16 atoms / cm 3 or more, more preferably 1 ⁇ 10 18 atoms / cm 3 or less, and even more preferably 1 ⁇ 10 16 atoms / cm 3 or more, 5 ⁇ 10 17 atoms / cm 3. It has the area
  • the metal oxides 431 to 433 may be formed by sputtering, CVD (Chemical Vapor Deposition), MBE (Molecular Beam Exposure), PLD (Pulsed Laser Deposition), or ALDAtom Layer, etc. .
  • the first heat treatment may be performed at 250 ° C to 650 ° C, preferably 450 ° C to 600 ° C, more preferably 520 ° C to 570 ° C.
  • the first heat treatment is performed in an inert gas atmosphere or an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more.
  • the first heat treatment may be performed in a reduced pressure state.
  • the first heat treatment may be performed in an atmosphere containing an oxidizing gas of 10 ppm or more, 1% or more, or 10% or more to supplement the desorbed oxygen after the heat treatment in an inert gas atmosphere. Good.
  • crystallinity of the metal oxides 431 and 432 can be increased, and impurities such as hydrogen and water can be removed.
  • FIG. 17 shows an example in which the metal oxide 430 has a three-layer structure, but the present invention is not limited to this.
  • the metal oxide 430 can have a two-layer structure without the metal oxide 431 or the metal oxide 433.
  • a single layer or a stack of metal oxides exemplified as the metal oxides 431 to 433 is provided above, below, or in the layer of the metal oxide 430, and an n-layer structure (where n is 3) Can also be a large integer).
  • an insulator substrate, a semiconductor substrate, or a conductor substrate may be used.
  • the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as a yttria stabilized zirconia substrate), and a resin substrate.
  • the semiconductor substrate include a semiconductor substrate made of silicon or germanium, or a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide.
  • there is a semiconductor substrate having an insulator region inside the semiconductor substrate for example, an SOI (Silicon On Insulator) substrate.
  • the conductor substrate examples include a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate.
  • a substrate having a metal nitride examples include a substrate having a metal oxide, and the like.
  • a substrate in which a conductor or a semiconductor is provided on an insulator substrate examples include a substrate in which a conductor or an insulator is provided on a semiconductor substrate, a substrate in which a semiconductor or an insulator is provided on a conductor substrate, and the like.
  • a substrate in which an element is provided may be used.
  • the element provided on the substrate include a capacitor element, a resistor element, a rectifier element, a switch element, a light emitting element, and a memory element.
  • a flexible substrate may be used as the substrate 450.
  • a method for providing a transistor over a flexible substrate there is a method in which a transistor is manufactured over a non-flexible substrate, and then the transistor is peeled and transferred to a substrate 450 which is a flexible substrate.
  • a separation layer is preferably provided between the non-flexible substrate and the transistor.
  • the substrate 450 a sheet woven with fibers, a film, a foil, or the like may be used as the substrate 450.
  • the substrate 450 may have elasticity.
  • the substrate 450 may have a property of returning to its original shape when bending or pulling is stopped, or may have a property of not returning to its original shape.
  • the thickness of the substrate 450 may be, for example, 5 ⁇ m or more and 700 ⁇ m or less, preferably 10 ⁇ m or more and 500 ⁇ m or less, and more preferably 15 ⁇ m or more and 300 ⁇ m or less.
  • the substrate 450 When the substrate 450 is thinned, the weight of the semiconductor device can be reduced. Further, by making the substrate 450 thin, it may have elasticity even when glass or the like is used, or may have a property of returning to its original shape when bending or pulling is stopped. Therefore, an impact applied to the semiconductor device on the substrate 450 due to a drop or the like can be reduced. That is, a durable semiconductor device can be provided.
  • Examples of the flexible substrate applicable to the substrate 450 include a metal, an alloy, a resin, glass, or a fiber thereof.
  • the flexible substrate is preferably as the linear expansion coefficient is lower because deformation due to the environment is suppressed.
  • a material having a linear expansion coefficient of 1 ⁇ 10 ⁇ 3 / K or less, 5 ⁇ 10 ⁇ 5 / K or less, or 1 ⁇ 10 ⁇ 5 / K or less may be used for the flexible substrate.
  • Examples of the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, acrylic, and polytetrafluoroethylene (PTFE).
  • aramid has a low coefficient of linear expansion, it is suitable for the substrate 450 that is a flexible substrate.
  • the insulating film 401 has a function of electrically separating the substrate 450 and the conductive film 414.
  • the insulating film 401 or the insulating film 402 is formed using an insulating film having a single-layer structure or a stacked structure.
  • Examples of the material constituting the insulating film include aluminum oxide, magnesium oxide, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, and oxide. There are hafnium and tantalum oxide.
  • TEOS Tetra-Ethyl-Ortho-Silicate
  • silicon oxide with high step coverage formed by reacting silane or the like with oxygen, nitrous oxide, or the like may be used.
  • planarization treatment using a CMP method or the like may be performed after the insulating film 402 is formed.
  • an oxynitride refers to a compound having a higher oxygen content than nitrogen
  • a nitride oxide refers to a compound having a higher nitrogen content than oxygen
  • the insulating film 404 preferably contains an oxide.
  • an oxide material from which part of oxygen is released by heating is preferably included. It is preferable to use an oxide containing more oxygen than oxygen that satisfies the stoichiometric composition. Part of oxygen is released by heating from the oxide film containing oxygen in excess of the stoichiometric composition. Oxygen released from the insulating film 404 is supplied to the metal oxide 430, so that oxygen vacancies in the metal oxide 430 can be reduced. As a result, variation in electrical characteristics of the transistor can be suppressed and reliability can be improved.
  • An oxide film containing more oxygen than that in the stoichiometric composition has an oxygen desorption amount of 1.0 ⁇ 10 6 in terms of oxygen atoms in, for example, TDS (Thermal Desorption Spectroscopy) analysis.
  • the oxide film has a density of 18 atoms / cm 3 or more, preferably 3.0 ⁇ 10 20 atoms / cm 3 or more.
  • the surface temperature of the film during the TDS analysis is preferably 100 ° C. or higher and 700 ° C. or lower, or 100 ° C. or higher and 500 ° C. or lower.
  • the insulating film 404 preferably contains an oxide that can supply oxygen to the metal oxide 430.
  • a material containing silicon oxide or silicon oxynitride is preferably used.
  • the insulating film 404 may be formed using a metal oxide such as aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, hafnium oxide, or hafnium oxynitride.
  • the insulating film 404 may be formed in an oxygen atmosphere.
  • oxygen may be introduced into the insulating film 404 after film formation to form a region containing excess oxygen, or both means may be combined.
  • oxygen including at least one of oxygen radicals, oxygen atoms, and oxygen ions
  • oxygen ions is introduced into the insulating film 404 after film formation to form a region containing excess oxygen.
  • a method for introducing oxygen an ion implantation method, an ion doping method, a plasma immersion ion implantation method, plasma treatment, or the like can be used.
  • a gas containing oxygen can be used for the oxygen introduction treatment.
  • the gas containing oxygen for example, oxygen, nitrous oxide, nitrogen dioxide, carbon dioxide, carbon monoxide, or the like can be used.
  • a gas containing oxygen may contain a rare gas. Alternatively, hydrogen or the like may be included.
  • a mixed gas of carbon dioxide, hydrogen, and argon may be used.
  • a planarization process using a CMP method or the like may be performed after the insulating film 404 is formed.
  • the insulating film 403 has a passivation function that prevents oxygen contained in the insulating film 404 from decreasing. Specifically, the insulating film 403 prevents oxygen contained in the insulating film 404 from being combined with metal contained in the conductive film 414.
  • the insulating film 403 has a function of blocking oxygen, hydrogen, water, alkali metal, alkaline earth metal, and the like. By providing the insulating film 403, diffusion of oxygen from the metal oxide 430 to the outside and entry of hydrogen, water, and the like into the metal oxide 430 from the outside can be prevented.
  • the insulating film 403 can be formed using an insulator including nitride, nitride oxide, oxide, or oxynitride, for example.
  • Examples of the insulator include silicon nitride, silicon nitride oxide, aluminum nitride, aluminum nitride oxide, aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, hafnium oxide, and hafnium oxynitride.
  • the transistor 400a can control the threshold voltage by injecting electrons into the charge trapping layer.
  • the charge trap layer is preferably provided over the insulating film 402 or the insulating film 403.
  • the insulating film 403 can function as a charge trapping layer.
  • the conductive films 411 to 414 and 421 to 424 include copper (Cu), tungsten (W), molybdenum (Mo), gold (Au), aluminum (Al), manganese (Mn), titanium (Ti), and tantalum (Ta). , Nickel (Ni), chromium (Cr), lead (Pb), tin (Sn), iron (Fe), cobalt (Co), ruthenium (Ru), platinum (Pt), iridium (Ir), strontium (Sr) It is preferable to use a single layer or a laminate of a conductive film containing a simple substance, an alloy, or a compound mainly composed of these low resistance materials.
  • a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity.
  • low resistance conductive materials such as aluminum and copper.
  • a Cu—Mn alloy because manganese oxide is formed at the interface with the oxygen-containing insulator, and the manganese oxide has a function of suppressing Cu diffusion.
  • the conductive films 421 to 424 are preferably formed using a conductive oxide containing a noble metal such as iridium oxide, ruthenium oxide, or strontium ruthenite. These conductive oxides hardly take oxygen from the oxide semiconductor even when in contact with the oxide semiconductor, and do not easily form oxygen vacancies in the oxide semiconductor.
  • a noble metal such as iridium oxide, ruthenium oxide, or strontium ruthenite.
  • the regions 441 and 442 are formed by, for example, the conductive films 421 and 423 extracting oxygen from the metal oxides 431 and 432. The extraction of oxygen is more likely to occur as the temperature is higher. Since there are several heating steps in the manufacturing process of the transistor 400a, oxygen vacancies are formed in the regions 441 and 442. Further, hydrogen enters the oxygen deficient site by heating, and the carrier concentration contained in the regions 441 and 442 increases. As a result, the regions 441 and 442 are reduced in resistance.
  • the insulating film 406 preferably includes an insulator having a high relative dielectric constant.
  • the insulating film 406 is formed using gallium oxide, hafnium oxide, an oxide including aluminum and hafnium, an oxynitride including aluminum and hafnium, an oxide including silicon and hafnium, or an oxynitride including silicon and hafnium. It is preferable to do.
  • the insulating film 406 preferably has a stacked structure of silicon oxide or silicon oxynitride and an insulator with a high relative dielectric constant. Since silicon oxide and silicon oxynitride are thermally stable, a stacked structure having high thermal stability and high relative dielectric constant can be obtained by combining with an insulator having high relative dielectric constant. For example, by including aluminum oxide, gallium oxide, or hafnium oxide on the metal oxide 433 side, mixing of silicon contained in silicon oxide or silicon oxynitride into the metal oxide 432 can be suppressed.
  • a trap center may be formed at the interface between aluminum oxide, gallium oxide, or hafnium oxide and silicon oxide or silicon oxynitride.
  • the trap center can change the threshold voltage of the transistor in the positive direction by capturing electrons.
  • the insulating film 405 preferably includes an insulator having a low relative dielectric constant.
  • the insulating film 405 preferably includes silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, resin, or the like.
  • the insulating film 405 preferably has a stacked structure of silicon oxide or silicon oxynitride and a resin. Since silicon oxide and silicon oxynitride are thermally stable, a laminated structure having a low thermal stability and a low relative dielectric constant can be obtained by combining with silicon.
  • the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic.
  • the insulating film 407 has a function of blocking oxygen, hydrogen, water, alkali metal, alkaline earth metal, and the like. By providing the insulating film 407, diffusion of oxygen from the metal oxide 430 to the outside and entry of hydrogen, water, and the like into the metal oxide 430 from the outside can be prevented.
  • the insulating film 407 can be formed using an insulator including nitride, nitride oxide, oxide, or oxynitride, for example.
  • the insulator examples include silicon nitride, silicon nitride oxide, aluminum nitride, aluminum nitride oxide, aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, hafnium oxide, and hafnium oxynitride.
  • An aluminum oxide film is preferable for application to the insulating film 407 because it has a high blocking effect of preventing permeation of both hydrogen, moisture and other impurities, and oxygen.
  • the insulating film 407 is formed using plasma containing oxygen, such as a sputtering method or a CVD method, so that oxygen can be added to the side surfaces and the surface of the insulating films 405 and 406.
  • the second heat treatment is preferably performed at any timing. By the second heat treatment, oxygen added to the insulating films 405 and 406 diffuses in the insulating film and reaches the metal oxide 430, so that oxygen vacancies in the metal oxide 430 can be reduced.
  • the insulating film 407 has a function of blocking oxygen and prevents oxygen from diffusing upward from the insulating film 407.
  • the insulating film 403 has a function of blocking oxygen and prevents oxygen from diffusing downward from the insulating film 403.
  • the second heat treatment may be performed at a temperature at which oxygen added to the insulating films 405 and 406 diffuses to the metal oxide 430.
  • the description of the first heat treatment can be referred to.
  • the second heat treatment is preferably performed at a temperature lower than that of the first heat treatment.
  • the temperature difference between the first heat treatment and the second heat treatment may be 20 ° C. or more and 150 ° C. or less, and preferably 40 ° C. or more and 100 ° C. or less.
  • extra oxygen can be prevented from being released from the insulating film 404.
  • the second heat treatment may not be performed when the equivalent heat treatment can be performed by heating at the time of forming each layer.
  • the metal oxide 430 can be supplied with oxygen from above and below by the formation of the insulating film 407 and the second heat treatment.
  • oxygen may be added to the insulating films 405 and 406 by forming a film containing indium oxide such as an In-M-Zn oxide as the insulating film 407.
  • the insulating film 408 includes aluminum oxide, aluminum nitride oxide, magnesium oxide, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, and hafnium oxide.
  • An insulator containing one or more selected from tantalum oxide and the like can be used.
  • the insulating film 408 can be formed using a resin that can be used for the insulating film 405 such as a polyimide resin.
  • the insulating film 408 may be a stack of the above materials.
  • FIG. 18A is a top view of the transistor 400b.
  • 18B is a cross-sectional view taken along line A1-A2 of FIG. 18A, and
  • FIG. 18C is a cross-sectional view taken along line A3-A4 of FIG. 18A.
  • the conductive films 421 and 423 may be thin in portions where the conductive films 421 and 423 overlap with the gate electrodes (conductive films 411 to 413).
  • FIG. FIG. 19A is a top view of the transistor 400c.
  • 19B is a cross-sectional view taken along line A1-A2 of FIG. 19A, and
  • FIG. 19C is a cross-sectional view taken along line A3-A4.
  • the transistor 400c As shown in FIG. 19B, in the transistor 400c, a portion of the conductive film 421 which overlaps with the gate electrode is thinned, and the conductive film 422 covers the thin film. Similarly, a portion of the conductive film 423 that overlaps with the gate electrode is thinned, and the conductive film 424 covers the thin film.
  • the distance between the gate electrode and the source electrode or the distance between the gate electrode and the drain electrode can be increased. It is possible to reduce the parasitic capacitance formed between the two. As a result, a transistor capable of high speed operation can be obtained.
  • FIG. 20A is a top view of the transistor 400d.
  • 20B is a cross-sectional view taken along line A1-A2 of FIG. 20A
  • FIG. 20C is a cross-sectional view taken along line A3-A4.
  • the transistor 400d is also a s-channel transistor, like the transistor 400a and the like.
  • an insulating film 409 is provided in contact with a side surface of the conductive film 412 included in the gate electrode.
  • the insulating film 409 and the conductive film 412 are covered with the insulating film 408.
  • the insulating film 409 functions as a sidewall insulating film of the transistor 400d.
  • the transistor 400d may have a gate electrode which is a stack of conductive films 411 to 413.
  • the insulating film 406 and the conductive film 412 overlaps with the conductive film 414 and the metal oxide 432. It is preferable that the side surface end in the channel length direction of the conductive film 412 and the side surface end in the channel length direction of the insulating film 406 substantially coincide with each other.
  • the insulating film 406 functions as a gate insulating film of the transistor 400d
  • the conductive film 412 functions as a gate electrode of the transistor 400d
  • the insulating film 409 functions as a sidewall insulating film of the transistor 400d.
  • the metal oxide 432 has a region overlapping with the conductive film 412 with the metal oxide 433 and the insulating film 406 interposed therebetween. It is preferable that the outer periphery of the metal oxide 431 substantially coincides with the outer periphery of the metal oxide 432 and the outer periphery of the metal oxide 433 is positioned outside the outer periphery of the metal oxide 431 and the metal oxide 432.
  • the outer periphery of the metal oxide 433 is located outside the outer periphery of the metal oxide 431; however, the transistor described in this embodiment is not limited thereto.
  • the outer periphery of the metal oxide 431 may be positioned outside the outer periphery of the metal oxide 433, or the side end portion of the metal oxide 431 and the side end portion of the metal oxide 433 substantially coincide with each other. Also good.
  • FIG. 20D shows a partially enlarged view of FIG. 20B.
  • regions 461 a, 461 b, 461 c, 461 d, and 461 e are formed in the metal oxide 430.
  • the region 461b to 461e has a higher dopant concentration and lower resistance than the region 461a.
  • the region 461b and the region 461c have higher hydrogen concentration and lower resistance than the region 461d and the region 461e.
  • the region 461a may be a region having a concentration of 5% or less, a region having a concentration of 2% or less, or a region having a concentration of 1% or less with respect to the maximum dopant concentration of the region 461b or the region 461c.
  • the dopant may be paraphrased as a donor, an acceptor, an impurity, or an element.
  • the region 461a is a region that substantially overlaps with the conductive film 412
  • the region 461b, the region 461c, the region 461d, and the region 461e are regions other than the region 461a.
  • the upper surface of the metal oxide 433 is in contact with the insulating film 407.
  • the upper surface of the metal oxide 433 is in contact with the insulating film 409 or the insulating film 406. That is, as illustrated in FIG.
  • the boundary between the region 461b and the region 461d is a portion that overlaps with the boundary between the side end portions of the insulating film 407 and the insulating film 409.
  • part of the region 461d and the region 461e preferably overlaps with part of a region (channel formation region) that overlaps with the conductive film 412 of the metal oxide 432.
  • the side edge portions in the channel length direction of the regions 461d and 461e are preferably located inside the conductive film 412 by a distance d from the side edge portions of the conductive film 412.
  • the thickness H 406 and the distance d of the insulating film 406 preferably satisfy 0.25H 406 ⁇ d ⁇ H 406 .
  • the region 461d and the region 461e are formed in part of a region overlapping with the conductive film 412 of the metal oxide 430. Accordingly, the channel formation region of the transistor 400d is in contact with the region 461d and the region 461e that are made to be resistive, and a high-resistance offset region is not formed between the region 461d and the region 461e and the region 461a. The current can be increased. Further, the side end portions in the channel length direction of the region 461d and the region 461e are formed so as to satisfy the above range, so that the region 461d and the region 461e are formed too deep with respect to the channel formation region and are always in a conductive state. Can also be prevented.
  • the region 461b, the region 461c, the region 461d, and the region 461e are formed by an ion doping process such as an ion implantation method.
  • the side end portions in the channel length direction of the metal oxide 430 become deeper as the position of the side end portions in the channel length direction of the regions 461d and 461e becomes deeper from the top surface of the metal oxide 433.
  • the distance d is the distance between the side edge in the channel length direction of the region 461d and the region 461e and the side edge in the channel length direction of the conductive film 412 that is closest to the inside of the conductive film 412.
  • the region 461d and the region 461e formed in the metal oxide 431 may not be formed in a region overlapping with the conductive film 412. In this case, it is preferable that at least part of the region 461d and the region 461e formed in the metal oxide 431 or the metal oxide 432 overlap with the conductive film 412.
  • a low resistance region 451 and a low resistance region 452 are preferably formed in the vicinity of the interface between the metal oxide 431, the metal oxide 432, and the metal oxide 433 and the insulating film 407.
  • the region 452 contains at least one of the elements contained in the insulating film 407.
  • the low-resistance region 451 and a part of the low-resistance region 452 overlap with the conductive film 412 of the metal oxide 432 (channel formation region). It is preferable to contact or overlap a part of the region.
  • the metal oxide 433 has a large region in contact with the insulating film 407, the low resistance region 451 and the low resistance region 452 are easily formed in the metal oxide 433.
  • the low resistance region 451 and the low resistance region 452 in the metal oxide 433 are lower than the low resistance region 451 and the low resistance region 452 of the metal oxide 433 (for example, a region overlapping with the conductive film 412 of the metal oxide 433).
  • the concentration of the element contained in the insulating film 407 is high.
  • a low resistance region 451 is formed in the region 461b, and a low resistance region 452 is formed in the region 461c.
  • the ideal structure of the metal oxide 430 is, for example, that the regions with the highest concentration of the additive element are the low resistance regions 451 and 452, and the regions with the next highest concentration are the low resistance regions of the regions 461b and 461c to 461e.
  • a region that does not include 451 and 452 and has the lowest density is the region 461a.
  • the additive element corresponds to a dopant for forming the regions 461b and 461c and an element added from the insulating film 407 to the low resistance regions 451 and 452.
  • the transistor described in this embodiment is not limited. For example, when the resistances of the region 461b and the region 461c are sufficiently low, it is not necessary to form the low resistance region 451 and the low resistance region 452.
  • FIG. 21 illustrates an example of a transistor structure.
  • FIG. 21A is a top view illustrating an example of a structure of a transistor.
  • 21B is a cross-sectional view taken along line y1-y2 of FIG. 21A
  • FIG. 21C is a cross-sectional view taken along line x1-x2
  • FIG. 21D is a cross-sectional view taken along line x3-x4.
  • the transistor 400e is also a transistor having an s-channel structure.
  • a conductive film 471 and a conductive film 472 are provided in the transistor 400e.
  • the conductive films 471 and 472 each function as a source electrode or a drain electrode.
  • the gate electrode may be a stack of conductive films 411 to 413.
  • the metal oxide 430 includes a portion in which a metal oxide 431, a metal oxide 432, and a metal oxide 433 are stacked in this order.
  • the conductive films 471 and 472 are provided over a stack including the metal oxide 431 and the metal oxide 433.
  • the metal oxide 433 is formed so as to cover the metal oxides 431 and 432 and the conductive films 471 and 472.
  • the insulating film 406 covers the metal oxide 433.
  • the metal oxide 433 and the insulating film 406 are etched using the same mask.
  • the conductive films 471 and 472 are formed using a hard mask used for forming a stack of the metal oxide 431 and the metal oxide 432. Therefore, the conductive films 471 and 472 do not have a region in contact with the side surfaces of the metal oxide 431 and the metal oxide 432.
  • the metal oxides 431 and 432 and the conductive films 471 and 472 can be manufactured through the following steps.
  • a two-layer oxide semiconductor film which forms the metal oxides 431 and 432 is formed.
  • a single-layer or stacked-layer conductive film is formed over the oxide semiconductor film.
  • This conductive film is etched to form a hard mask.
  • the two-layer oxide semiconductor film is etched to form a stack of the metal oxide 431 and the metal oxide 432.
  • the hard mask is etched to form conductive films 471 and 472.
  • FIG. 22A is a top view of the transistor 400f.
  • 22B is a cross-sectional view of FIG. 22A taken along line A1-A2 of FIG. 22A.
  • the transistor 400f includes a conductive film 489 that forms a gate electrode, a conductive film 488 that forms a back gate electrode, a semiconductor 482, conductive films 483 and 484 that form source and drain electrodes, and insulating films 481 and 485. 487.
  • the conductive film 489 is provided over the insulating surface.
  • the conductive film 489 and the semiconductor 482 overlap with each other with the insulating film 481 interposed therebetween.
  • the conductive film 488 and the semiconductor 482 overlap with each other with the insulating film 485, the insulating film 486, and the insulating film 487 interposed therebetween.
  • the conductive films 483 and 484 are connected to the semiconductor 482.
  • the 22B illustrates the case where insulating films 485 to 487 are sequentially stacked over the semiconductor 482, the conductive film 483, and the conductive film 484, the semiconductor 482, the conductive film 483, and the conductive film are provided.
  • the insulating film provided over 484 may be a single layer or a stack of a plurality of insulating films.
  • the insulating film 486 is an insulating film that contains oxygen in excess of the stoichiometric composition and has a function of supplying part of the oxygen to the semiconductor 482 by heating. It is desirable. However, when the insulating film 486 is directly provided over the semiconductor 482, the semiconductor 482 is damaged when the insulating film 486 is formed. As illustrated in FIG. 22B, the insulating film 485 is provided between the semiconductor 482 and the insulating film 486. Good.
  • the insulating film 485 is desirably an insulating film that has less damage to the semiconductor 482 than that of the insulating film 486 during formation and has a function of transmitting oxygen. Note that the insulating film 485 is not necessarily provided as long as the insulating film 486 can be formed directly over the semiconductor 482 while suppressing damage to the semiconductor 482.
  • the insulating films 485 and 486 are preferably formed using a material containing silicon oxide or silicon oxynitride.
  • a metal oxide such as aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, hafnium oxide, or hafnium oxynitride can be used.
  • the insulating film 487 preferably has a blocking effect for preventing diffusion of oxygen, hydrogen, and water.
  • the insulating film 487 desirably has a blocking effect that prevents diffusion of hydrogen and water.
  • An insulator has a higher blocking effect as it is denser and denser, and as it is chemically stable with fewer dangling bonds.
  • Examples of the insulator that exhibits a blocking effect for preventing diffusion of oxygen, hydrogen, and water include aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, hafnium oxide, and hafnium oxynitride.
  • Examples of the insulator exhibiting a blocking effect for preventing diffusion of hydrogen and water include silicon nitride and silicon nitride oxide.
  • the insulating film 407 can be formed using these.
  • the insulating film 487 has a blocking effect for preventing diffusion of water, hydrogen, and the like, it is possible to prevent the resin in the panel and impurities such as water and hydrogen existing outside the panel from entering the semiconductor 482.
  • an oxide semiconductor is used for the semiconductor 482
  • part of water or hydrogen that has entered the oxide semiconductor becomes an electron donor (donor); therefore, the insulating film 487 having the blocking effect is used, so that the transistor 400f The threshold voltage can be prevented from shifting due to the generation of donors.
  • the insulating film 487 has a blocking effect of preventing diffusion of oxygen, so that oxygen can be prevented from diffusing to the outside from the oxide semiconductor.
  • oxygen vacancies serving as donors in the oxide semiconductor are reduced, so that the threshold voltage of the transistor 400f can be prevented from being shifted due to generation of donors.
  • 23A and 23B are cross-sectional views showing the device structure of the memory device 100, and typically show a transistor Tr3, a capacitor C1, and a transistor Tac1.
  • 23A is a cross-sectional view in the channel length direction of the transistors included in the memory device 100
  • FIG. 23B is a cross-sectional view in the channel width direction of the transistors.
  • 23A and 23B show the device structure of the memory device 100, and the orientation of the transistors constituting the memory device 100 may not be as illustrated.
  • the storage device 100 includes layers 781 to 789 in order from the bottom.
  • the layer 781 includes a substrate 700, a transistor Tac1 formed over the substrate 700, an element isolation layer 701, and a plurality of plugs such as plugs 710 and 711.
  • the layer 781 is an element layer in which a Si transistor such as the transistor Tac1 is formed.
  • the layer 782 includes a plurality of wirings such as wirings 730 and 731.
  • the layer 783 includes a plurality of plugs such as plugs 712 and 713 and a plurality of wirings (not shown).
  • the layer 784 includes insulating films 702 to 705, a transistor Tr3, and a plurality of plugs such as plugs 714 and 715.
  • the transistor Tr3 has a device structure similar to that of the transistor 400c (FIG. 19).
  • the layer 784 is an element layer in which an OS transistor such as the transistor Tr3 is formed.
  • the layer 785 includes a plurality of wirings such as wirings 732 and 733.
  • the layer 786 includes a plurality of plugs such as a plug 716 and a plurality of wirings (not shown).
  • the layer 787 includes a plurality of wirings such as a wiring 734.
  • the layer 788 includes a capacitor C1 and a plurality of plugs such as a plug 717.
  • the layer 788 is an element layer in which the capacitor elements C1 and C2 of the memory cell array 110A are formed.
  • the capacitor C1 includes an electrode 751, an electrode 752, and an insulating film 753.
  • the device structure of the capacitive element C2 is the same as that of the capacitive element C1.
  • the layer 789 includes a plurality of wirings such as a wiring 735.
  • a single crystal semiconductor substrate made of silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate made of silicon germanium, an SOI substrate, or the like can be used.
  • the substrate 700 for example, a glass substrate, a quartz substrate, a plastic substrate, a metal substrate, a flexible substrate, a bonded film, paper containing a fibrous material, a base film, or the like may be used.
  • a semiconductor element may be formed using a certain substrate, and then the semiconductor element may be transferred to another substrate.
  • a single crystal silicon wafer is used as the substrate 700.
  • the insulating films 704 and 705 preferably have a blocking effect on hydrogen, water, and the like. Since water, hydrogen, and the like are one of the factors that generate carriers in the oxide semiconductor, the reliability of the transistor Tr1 can be improved by providing a blocking layer for hydrogen, water, and the like.
  • the insulator having a blocking effect against hydrogen, water, and the like include aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, hafnium oxide, hafnium oxynitride, and yttria-stabilized zirconia (YSZ). ) Etc.
  • a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity.
  • the manganese oxide is formed at the interface with the oxygen-containing insulator, and the manganese oxide has a function of suppressing Cu diffusion.
  • a region to which no code or hatching pattern is given is made of an insulator.
  • the insulator include aluminum oxide, aluminum nitride oxide, magnesium oxide, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, and hafnium oxide.
  • An insulator containing one or more materials selected from tantalum oxide and the like can be used.
  • a resin such as a polyimide resin, a polyamide resin, an acrylic resin, a siloxane resin, an epoxy resin, or a phenol resin can be used for the region.
  • an oxide semiconductor is classified into a single crystal oxide semiconductor and a non-single-crystal oxide semiconductor.
  • a CAAC-OS c-axis-aligned crystal oxide semiconductor
  • a polycrystalline oxide semiconductor a polycrystalline oxide semiconductor
  • an nc-OS nanocrystalline oxide semiconductor
  • a pseudo-amorphous oxide semiconductor a-like oxide semiconductor
  • the oxide semiconductor is classified into an amorphous oxide semiconductor and another crystalline oxide semiconductor.
  • Examples of a crystalline oxide semiconductor include a single crystal oxide semiconductor, a CAAC-OS, a polycrystalline oxide semiconductor, and an nc-OS.
  • an amorphous structure is isotropic and does not have a heterogeneous structure, is not metastable in a metastable state, has a fixed arrangement of atoms, has a flexible bond angle, has a short-range order, but is long. It is said that there is no distance order.
  • a stable oxide semiconductor cannot be called a complete amorphous oxide semiconductor, and is not isotropic (for example, has a periodic structure in a minute region). It cannot be called a quality oxide semiconductor.
  • the a-like OS is not isotropic but has an unstable structure having a void (also referred to as a void). In terms of being unstable, a-like OS is physically similar to an amorphous oxide semiconductor.
  • CAAC-OS is a kind of oxide semiconductor having a plurality of c-axis aligned crystal parts (also referred to as pellets).
  • XRD X-ray diffraction
  • a peak may also appear when 2 ⁇ is around 36 °.
  • the peak where 2 ⁇ is around 36 ° is attributed to the crystal structure classified into the space group Fd-3m. Therefore, the CAAC-OS preferably does not show the peak.
  • Electrode diffraction For example, when an electron beam with a probe diameter of 300 nm is incident on a CAAC-OS including an InGaZnO 4 crystal in parallel with a formation surface of the CAAC-OS, a diffraction pattern (also referred to as a limited-field electron diffraction pattern) appears. There is a case. This diffraction pattern includes spots caused by the (009) plane of the InGaZnO 4 crystal. Therefore, electron diffraction shows that the pellets included in the CAAC-OS have c-axis alignment, and the c-axis is in a direction substantially perpendicular to the formation surface or the top surface.
  • High resolution TEM image When a combined analysis image (also referred to as a TEM image) of a bright-field image and a diffraction pattern of the CAAC-OS is observed with a transmission electron microscope (TEM), a plurality of crystal parts can be confirmed. On the other hand, even in a high-resolution TEM image, the boundary between crystal parts, that is, a crystal grain boundary (also referred to as a grain boundary) may not be clearly confirmed. Therefore, it can be said that the CAAC-OS does not easily lower the electron mobility due to the crystal grain boundary.
  • a spherical aberration correction function For observation of the high-resolution TEM image, it is preferable to use a spherical aberration correction function.
  • a high resolution TEM image using the spherical aberration correction function is referred to as a Cs corrected high resolution TEM image.
  • a crystal part which is a region where metal atoms are arranged in layers can be confirmed. It has been confirmed that there are crystal parts having a size of 1 nm or more and crystal parts having a size of 3 nm or more. Therefore, the crystal part can also be referred to as a nanocrystal (nc: nanocrystal).
  • the CAAC-OS can also be referred to as an oxide semiconductor including CANC (C-Axis aligned nanocrystals).
  • CANC C-Axis aligned nanocrystals.
  • the crystal part reflects the unevenness of the surface or top surface of the CAAC-OS film, and is parallel to the surface or top surface of the CAAC-OS.
  • the crystal part has a hexagonal shape.
  • the shape of the crystal part is not limited to a regular hexagonal shape, and is often a non-regular hexagonal shape.
  • An FFT image is obtained by performing a fast Fourier (FFT) transformation process on the Cs-corrected high-resolution TEM image. Relative to the origin in the acquired FFT image, the mask processing to leave the range between 5.0 nm -1 from 2.8 nm -1.
  • the FFT processed image is subjected to inverse fast Fourier transform (IFFT) processing to obtain an image (FFT filtered image).
  • IFFT inverse fast Fourier transform
  • the FFT filtered image is an image obtained by extracting a periodic component from the Cs-corrected high-resolution TEM image, and thus shows a lattice arrangement.
  • the CAAC-OS has c-axis alignment and has a crystal structure in which a plurality of crystal parts (nanocrystals) are connected in the ab plane direction to have a strain. Therefore, the CAAC-OS can also be referred to as CAA crystal (c-axis-aligned ab-plane-anchored crystal).
  • the CAAC-OS is an oxide semiconductor with high crystallinity. Since the crystallinity of an oxide semiconductor may be deteriorated by entry of impurities, generation of defects, or the like, the CAAC-OS can be said to be an oxide semiconductor with few impurities and defects (oxygen vacancies or the like).
  • the impurity means an element other than the main components of the oxide semiconductor, such as hydrogen, carbon, silicon, or a transition metal element.
  • an element having a stronger bonding force with oxygen than a metal element included in an oxide semiconductor, such as silicon disturbs the atomic arrangement of the oxide semiconductor by depriving the oxide semiconductor of oxygen, thereby reducing crystallinity. It becomes a factor.
  • heavy metals such as iron and nickel, argon, carbon dioxide, and the like have large atomic radii (or molecular radii), which disturbs the atomic arrangement of the oxide semiconductor and decreases crystallinity.
  • an oxide semiconductor has impurities or defects, characteristics may fluctuate due to light, heat, or the like.
  • an impurity contained in the oxide semiconductor might serve as a carrier trap or a carrier generation source.
  • oxygen vacancies in the oxide semiconductor may serve as carrier traps or may serve as carrier generation sources by capturing hydrogen.
  • a CAAC-OS with few impurities and oxygen vacancies is an oxide semiconductor with low carrier density. Specifically, less than 8 ⁇ 10 11 atoms / cm 3, preferably 1 ⁇ 10 11 / cm less than 3, more preferably less than 1 ⁇ 10 10 atoms / cm 3, 1 ⁇ 10 -9 / cm 3 or An oxide semiconductor having the above carrier density can be obtained. Such an oxide semiconductor is referred to as a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor.
  • the CAAC-OS has a low impurity concentration and a low density of defect states. That is, it can be said that the oxide semiconductor has stable characteristics.
  • nc-OS> (XRD)
  • XRD XRD
  • nc-OS having an InGaZnO 4 crystal is thinned and an electron beam with a probe diameter of 50 nm is incident on a region with a thickness of 34 nm parallel to the surface to be formed, a ring-shaped diffraction pattern is observed.
  • an electron beam with a probe diameter of 1 nm is incident on the same sample, a plurality of spots are observed in the ring-shaped region. Therefore, nc-OS does not confirm order when an electron beam with a probe diameter of 50 nm is incident, but confirms order when an electron beam with a probe diameter of 1 nm is incident.
  • the nc-OS has a highly ordered region, that is, a crystal in a thickness range of less than 10 nm. Note that there are some regions where a regular electron diffraction pattern is not observed because the crystal faces in various directions.
  • a crystal part included in the nc-OS has a size of 1 nm to 10 nm, particularly a size of 1 nm to 3 nm in many cases.
  • an oxide semiconductor in which the size of a crystal part is greater than 10 nm and less than or equal to 100 nm is sometimes referred to as a microcrystalline oxide semiconductor.
  • the crystal grain boundary of nc-OS may not be clearly confirmed.
  • the nanocrystal may have the same origin as the crystal part in the CAAC-OS. Therefore, the crystal part of nc-OS is sometimes referred to as a pellet below.
  • the nc-OS has a periodicity in atomic arrangement in a minute region (for example, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • regularity is not observed in crystal orientation between different crystal parts. Therefore, orientation is not seen in the whole film. Therefore, the nc-OS may not be distinguished from an a-like OS or an amorphous oxide semiconductor depending on an analysis method. Since the crystal orientation is not regular between crystal parts (nanocrystals), nc-OS is an oxide semiconductor having RANC (Random Aligned nanocrystals) or an oxide semiconductor having NANC (Non-Aligned nanocrystals). Can also be called.
  • RANC Random Aligned nanocrystals
  • NANC Non-Aligned nanocrystals
  • nc-OS The structure of the nc-OS is higher in regularity than an amorphous oxide semiconductor. Therefore, the nc-OS has a lower density of defect states than the a-like OS and the amorphous oxide semiconductor. However, since nc-OS does not have regularity in crystal orientation between different crystal parts, nc-OS has a higher density of defect states than CAAC-OS.
  • the a-like OS is an oxide semiconductor having a structure between the nc-OS and an amorphous oxide semiconductor.
  • the regularity of the structure of the a-like OS is lower than that of the nc-OS but higher than that of the amorphous oxide semiconductor.
  • the a-like OS has an unstable structure as compared with the nc-OS and the CAAC-OS.
  • the a-like OS has a lower density than the nc-OS and the CAAC-OS. This is because the a-like OS has a void (low density region). The void can be confirmed by a high-resolution cross-sectional TEM image.
  • the density of the a-like OS is 78.6% or more and less than 92.3% of the density of the single crystal having the same composition.
  • the density of the nc-OS and the density of the CAAC-OS are 92.3% or more and less than 100% of the density of the single crystal having the same composition.
  • An oxide semiconductor whose density is less than 78% of the density of a single crystal is difficult to form.
  • the weighted average of the density of these single crystals may be calculated based on the ratio of combining single crystals having different compositions. It is preferable to estimate the density by combining as few kinds of single crystals as possible.
  • oxide semiconductors have various structures and various properties.
  • the oxide semiconductor may be a stacked film including two or more of an amorphous oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS, for example.
  • ordinal numbers such as “first”, “second”, and “third” may be used to indicate order. Or it may be used to avoid confusion between components, and in this case, the use of ordinal numbers does not limit the number of components, nor does it limit the order. Further, for example, one form of the present invention can be described by replacing “first” with “second” or “third”.
  • film and layer can be interchanged with each other depending on the case or circumstances. For example, it may be possible to change the term “conductive layer” to the term “conductive film”. For example, it may be possible to change the term “insulating film” to the term “insulating layer”.
  • the voltage often indicates a potential difference between a certain potential and a reference potential (for example, a ground potential or a source potential).
  • a reference potential for example, a ground potential or a source potential.
  • a voltage can be rephrased as a potential. Note that the potential is relative. Therefore, even if described as a ground potential (GND), it may not necessarily mean 0V.
  • parallel means a state in which two straight lines are arranged at an angle of ⁇ 10 ° to 10 °. Therefore, the case of ⁇ 5 ° to 5 ° is also included.
  • substantially parallel means a state in which two straight lines are arranged at an angle of ⁇ 30 ° to 30 °.
  • Vertical refers to a state in which two straight lines are arranged at an angle of 80 ° to 100 °. Therefore, the case of 85 ° to 95 ° is also included.
  • substantially vertical means a state in which two straight lines are arranged at an angle of 60 ° to 120 °.
  • Memory circuit (SMC) 11 Latch circuit (LAT) 20-22 Memory circuit (NVM) 25 Backup circuit (BKC) 25a circuit 25b circuit 30 circuit (LPC) 100 memory device 110 memory cell array 110A memory cell array 110B memory cell array 111 peripheral circuit 112 control circuit 113 input circuit 114 output circuit 115 peripheral circuit 121 row decoder 122 column decoder 123 row driver 124 column driver 125 output circuit 126 output circuit 130 memory cell 141 power Switch (PSW) 142 Power switch (PSW) 150 potential generator circuit 200 cache memory 210 data array 211 data block 220 tag array 221 block 225 memory cell 226 memory cell 230 bus line 240 matching circuit 241 XOR circuit 400a-400f transistor 401-409 insulating film 411-414 conductive film 421-424 conductive Films 430 to 433 Metal oxide 441 Region 442 Region 450 Substrate 451 Low resistance region 452 Low resistance region 461a-461e Region 471 Conductive film 472 Conductive film 481 Insulating film 482 Semiconductor 483

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Abstract

消費電力を低減する。 メモリセルは第１、 第２メモリセルを有する。 第１メモリセルはラッチ回路、 第１アクセストランジ スタ、 および第２アクセストランジスタを有する。 第２メモリセルは１ビットの相補データを記憶で きるｎ個 （ｎは１よりも大きい整数） の第３メモリセルを有する。 第１メモリセルと第２メモリセル とはローカルビット線対によって電気的に接続されている。第１アクセストランジスタおよび第２ア クセストランジスタによって、 第１メモリセルとビット線対と間の導通状態が制御される。 メモリセ ルごとにローカルビット線対用のプリチャージ回路が設けられている。 第３メモリセルは、 ２個の１ トランジスタ１容量型メモリセルを有する。第３メモリセルのトランジスタは酸化物半導体トランジ スタであることが好ましい。

Description

半導体装置、電子部品および電子機器
本出願の明細書、図面、および特許請求の範囲（以下、「本明細書等」と呼ぶ。）では、半導体装置、電子部品、及び電子機器、並びにこれらの動作方法と作製方法等について説明する。例えば、本発明の一形態の技術分野としては、半導体装置、記憶装置、プロセッサ、撮像装置、スイッチ回路（例えば、パワースイッチ、配線スイッチ等）、表示装置（例えば、液晶表示装置、有機エレクトルミネッセンス表示装置等）、発光装置、照明装置、蓄電装置、入力装置、それらの動作方法、またはそれらの作製方法、またはそれらの使用方法を例として挙げることができる。
電子機器の低消費電力化が重視されている。そのため、ＣＰＵ等の集積回路（ＩＣ）の低消費電力化は回路設計の大きな課題となっている。ＩＣの消費電力は大きく分けると、動作時の消費電力（ダイナミック電力）と、動作していない時（スタンバイ時）の消費電力（スタティック電力）との２つになる。高性能化のため動作周波数を高めることで、ダイナミック電力が増大する。スタティック電力の大部分はトランジスタのリーク電流によって消費される電力である。リーク電流には、サブシュレッシュルド・リーク電流、ゲート・トンネル・リーク電流、ゲート誘導ドレインリーク（ＧＩＤＬ：Ｇａｔｅ−ｉｎｄｕｃｅｄ　ｄｒａｉｎ　ｌｅａｋａｇｅ）電流、ジャンクション・トンネル・リーク電流がある。これらのリーク電流は、トランジスタの微細化によって増大するので、消費電力の増大が、ＩＣの高性能化や高集積化の大きな壁となっている。
半導体装置の消費電力低減のため、パワーゲーティングやクロックゲーティングにより、動作させる必要のない回路を停止させることが行われている。パワーゲーティングでは電源供給を停止するため、スタンバイ電力を無くす効果がある。ＣＰＵでパワーゲーティングを可能とするには、レジスタやキャッシュの記憶内容を不揮発性メモリにバックアップすることが必要となる。
活性層が酸化物半導体で形成されているトランジスタ（以下、「酸化物半導体トランジスタ」または「ＯＳトランジスタ」と呼ぶ場合がある。）のオフ電流が極めて小さいという特性を利用して、電源オフ状態でもデータを保持することが可能なメモリ回路が提案されている。例えば、非特許文献１には、ＯＳトランジスタを用いたバックアップ回路を備えたＯＳ−ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）が開示されている。非特許文献１には、ＯＳ−ＳＲＡＭを搭載したマイクロプロセッサは、通常動作に影響なく、短い損益分岐時間（ＢＥＴ）でのパワーゲーティングが可能であることが開示されている。
ＳＲＡＭは高速で動作するメモリであるため、ＣＰＵなどの論路回路に内蔵されるデータメモリやキャシュメモリに用いられている。しかしながら、ＳＲＡＭの大容量化に対して、低電圧動作、スタンバイ電流（非アクセス時の電流）、およびセルサイズ等が問題となる。
（低電圧動作）トランジスタの微細化は、電源電位の低減と共に実現されることが理想的である。トランジスタの微細化が進むほど、作製プロセスに主に起因して、ＣＭＯＳ型ＳＲＡＭのトランジスタのしきい値電圧のばらつきが大きくなる。そのため、メモリセルサイズの縮小を優先すると、最小サイズのトランジスタのしきい値電圧のばらつきから、ＳＮＭ（Ｓｔａｔｉｃ　Ｎｏｉｓｅ　Ｍａｒｇｉｎ）が低下するために、電源電位を下げることができない。
（スタンバイ電流）スタンバイ電流もトランジスタの微細化の影響を受ける。従来のＣＭＯＳ型ＳＲＡＭでは、サブシュレッショルド電流がリーク電流の主成分であったが、トランジスタの微細化により、ＧＩＤＬ（Ｇａｔｅ−ｉｎｄｕｃｅｄ　ｄｒａｉｎ　ｌｅａｋａｇｅ）、ゲート・トンネル・リーク、ジャンクションリークなどが占める割合が増大している。対策には、動作電圧の低電圧化が有効であるが、上述したように低電圧化そのものに課題があり、スタンバイ電流の低減は容易ではない。
（メモリセルサイズ）現時点での平均的なＣＭＯＳ型ＳＲＡＭのメモリセルサイズは、最小加工寸法をＦとすると１００Ｆ２—１２０Ｆ２程度である。トランジスタの微細化によりしきい値電圧のばらつきが増大すること、十分なＳＮＭを確保するためにβ比を小さくすることができないこと等の理由により、メモリセルに最小サイズのトランジスタが使用するのが非常に困難である。このように、ＳＲＡＭの安定性とメモリセルサイズの縮小とは、トレードオフの関係にあるため、メモリセルサイズを縮小するのは容易ではない。
なお、ＳＲＡＭのメモリセルにおいて、β比とは、（ドライブトランジスタのβ）／（アクセストランジスタのβ）で表される値である。β比はＳＲＡＭのメモリセルの読み出し動作の安定性の目安となる。β比を大きくすると、ＳＮＭが大きくなり、読み出し動作の安定性が向上する。書き込み動作の安定性も考慮し、実際のβ比が決定されることとなる。
ここでいう、βとは、トランジスタの電流増幅率と呼ばれる係数であり、β＝μＣＯＸＷ／Ｌで表される。μは電子移動度、ＣＯＸはゲート容量の単位面積当たりの容量、Ｗはチャネル幅（ゲート幅）、Ｌはチャネル長（ゲート長）である。
本発明の一形態の課題の一つは、新規な半導体装置、または新規な半導体装置の動作方法を提供することである。または、本発明の一形態の課題は、消費電力を低減すること、パワーゲーティングを可能とすること、回路面積を低減すること等である。
複数の課題の記載は、互いの課題の存在を妨げるものではない。本発明の一形態は、例示した全ての課題を解決する必要はない。また、列記した以外の課題が、本明細書等の記載から、自ずと明らかとなるものであり、このような課題も、本発明の一形態の課題となり得る。
本発明の一形態は、メモリセルと、第１ビット線と第２ビット線とでなるビット線対と、第１ローカルビット線と第２ローカルビット線とでなるローカルビット線対と、第１ワード線と、ｎ本（ｎは１よりも大きい整数）の第２ワード線と、を有し、メモリセルはプリチャージ回路、第１メモリセル、および第２メモリセルを有し、プリチャージ回路はローカルビット線対をプリチャージする機能を有し、第１メモリセルはラッチ回路、第１アクセストランジスタ、および第２アクセストランジスタを有し、ラッチ回路はローカルビット線対と電気的に接続され、第１アクセストランジスタのゲートおよび第２アクセストランジスタのゲートは第１ワード線と電気的に接続され、第１アクセストランジスタは第１ビット線と第１ローカルビット線と間の導通状態を制御する機能を有し、第２アクセストランジスタは第２ビット線と第２ローカルビット線と間の導通状態を制御する機能を有し、第２メモリセルはｍ個（ｍ＝ｎ）の第３メモリセルを有し、ｍ個の第３メモリセルはそれぞれ互いに異なる第２ワード線と電気的に接続され、ｍ個の第３メモリセルはそれぞれ第１トランジスタ、第２トランジスタ、第１容量素子および第２容量素子を有し、第１トランジスタおよび第２トランジスタのゲートは第２ワード線と電気的に接続され、第１トランジスタは第１ローカルビット線と第１容量素子と間の導通状態を制御する機能を有し、第２トランジスタは第２ローカルビット線と第２容量素子と間の導通状態を制御する機能を有する半導体装置である。
上記の形態において、第１および第２トランジスタのチャネル形成領域を酸化物半導体で形成してもよい。この場合、第２メモリセルをプリチャージ回路および第１メモリセルに積層してもよい。または、上記の形態において、ラッチ回路への電源電位の供給を制御するため回路を設けてもよい。または、上記の形態において、メモリセルを駆動するための周辺回路、および周辺回路をパワーゲーティングするためのパワースイッチを設けてもよい。
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソースまたはドレインとして機能する２つの入出力端子は、トランジスタの導電型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等において、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの入力端子を第１端子および第２端子、または第３端子および第４端子等と呼ぶ場合がある。
ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。本明細書等の記載に関するその他の事項を実施の形態５に付記している。
本発明の一形態によって、新規な半導体装置、または新規な半導体装置の動作方法を提供することができる。または、本発明の一形態によって、消費電力を低減すること、またはパワーゲーティングを可能とすること、または回路面積を低減することが可能となる。
複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、例示した全ての効果を有する必要はない。また、本発明の一形態について、例示した以外の課題、効果、および新規な特徴については、本明細書等の記載から自ずと明らかになるものである。
記憶装置の構成例を示すブロック図。 メモリセルの構成例を示す回路図。 Ａ、Ｂ：メモリセルが有するメモリ回路の構成例を示す回路図。 メモリセルアレイのデバイス構造例を模式的に示すブロック図。 メモリセルのデバイス構造例を模式的に示す回路図。 メモリセルのデバイス構造例を模式的に示す回路図。 記憶装置の動作例を示すタイミングチャート。 記憶装置の動作例を示すタイミングチャート。 Ａ：電位生成回路の構成例を示す回路図。Ｂ：同動作例を示すタイミングチャート。 キャッシュメモリの構成例を示すブロック図。 Ａ、Ｂ：メモリセルの構成例を示す回路図。 プロセッサ（ＣＰＵ）の構成例を示すブロック図。 プロセッサ（ＲＦＩＣ）の構成例を示すブロック図。 Ａ：電子部品の作製方法例を示すフローチャート。Ｂ：電子部品の構成例を示す模式図。 Ａ−Ｈ：電子機器の構成例を示す模式図。 Ａ：トランジスタの構成例を示す上面図。Ｂ：図１６ＡのＡ１−Ａ２線断面図。Ｃ：図１６ＡのＡ３−Ａ４線断面図。 Ａ：図１６Ｂの部分拡大図。Ｂ：トランジスタのエネルギーバンド図。 Ａ：トランジスタの構成例を示す上面図。Ｂ：図１８ＡのＡ１−Ａ２線断面図。Ｃ：図１８ＡのＡ３−Ａ４線断面図。 Ａ：トランジスタの構成例を示す上面図。Ｂ：図１９ＡのＡ１−Ａ２線断面図。Ｃ：図１９ＡのＡ３−Ａ４線断面図。 Ａ：トランジスタの構成例を示す上面図。Ｂ：図２０ＡのＡ１−Ａ２線断面図。Ｃ：図２０のＡ３−Ａ４線断面図。Ｄ：図２０Ｂの部分拡大図。 Ａ：トランジスタの構成例を示す上面図。Ｂ：図２１Ａのｙ１−ｙ２線断面図。Ｃ：図２１Ａのｘ１−ｘ２線断面図。Ｄ：図２１Ａのｘ３−ｘ４線断面図。 Ａ：トランジスタの構成例を示す上面図。Ｂ：図２２ＡのＡ１−Ａ２線断面図。 Ａ、Ｂ：記憶装置の構成例を示す断面図。
以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態および実施例の記載内容に限定して解釈されるものではない。
以下に示される複数の実施の形態は適宜組み合わせることが可能である。また１つの実施の形態の中に、複数の構成例（作製方法例、動作方法例、使用方法例等も含む。）が示される場合は、互いの構成例を適宜組み合わせること、および他の実施の形態に記載された１つまたは複数の構成例と適宜組み合わせることも可能である。
図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
また、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、”＿２”、”［ｎ］”、”［ｍ、ｎ］”等の識別用の符号を付記して記載する場合がある。例えば、メモリセルアレイ中の複数の配線ＷＬを個々に区別する場合、２行目の配線ＷＬを配線ＷＬ［２］と記載する場合がある。
本明細書において、例えば、高電源電位ＶＤＤを、電位ＶＤＤ、ＶＤＤ等と省略して記載する場合がある。これは、他の構成要素（例えば、信号、電圧、回路、素子、電極、配線等）についても同様である。
〔実施の形態１〕
本実施の形態では、半導体装置の一例として記憶装置について説明する。
脳と、コンピューティングシステムとの大まかな対応づけを行えば、神経ネットワークがＣＰＵ等の回路網であり、前頭前野や海馬が「ワーキングメモリ（作業記憶）」と呼ばれる一時的な記憶の貯蔵部であり、「大脳皮質」が情報を長期記憶する貯蔵部である。本実施の形態の記憶装置は、脳と同様な仕組みでデータを記憶するシステムを備えている。本実施の形態の記憶装置は、不揮発性であるが、高速処理が可能なメモリセルが用いられているメモリ部Ａと、電源オフ状態でも長時間データを保持することが可能なメモリセルが用いられているメモリ部Ｂを有する。
メモリ部Ａは、脳のワーキングメモリに対応し、ホスト装置と記憶装置と間のデータのやり取りは第１メモリで行われる。メモリ部Ｂは長期記憶の貯蔵部に相当し、メモリ部Ａに書き込まれた情報を長時間保持する。メモリ部Ｂは、メモリ部Ａよりも処理速度は劣るが、メモリ部Ａよりも容量が大きい。また、メモリ部Ｂは、電源オフ状態でデータを長時間保持することが可能である。つまり、本実施の形態の記憶装置は、メモリ部Ａとメモリ部Ｂとでなる階層構造をもつ。
＜＜記憶装置＞＞
図１は記憶装置の構成例を示すブロック図である。図１に示す記憶装置１００は、メモリセルアレイ１１０、周辺回路１１１、コントロール回路１１２、パワースイッチ（ＰＳＷ）１４１、１４２を有する。
記憶装置１００において、各回路、各信号および各電圧は、必要に応して、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。ＣＬＫ、ＣＥ、ＧＷ、ＢＷ、ＡＤＤＲ、ＷＤＡ、ＰＯＮ１、ＰＯＮ２は外部からの入力信号であり、ＲＤＡは外部への出力信号である。ＣＬＫはクロック信号である。ＣＥ、ＧＷ、およびＢＷは制御信号である。ＣＥはチップイネーブル信号であり、ＧＷはグローバル書き込みイネーブル信号であり、ＢＷはバイト書き込みイネーブル信号である。ＡＤＤＲはアドレス信号である。ＷＤＡは書き込みデータであり、ＲＤＡは読み出しデータである。ＰＯＮ１、ＰＯＮ２は、パワーゲーティンク制御用信号である。なお、ＰＯＮ１、ＰＯＮ２は、コントロール回路１１２で生成してもよい。
コントロール回路１１２は、記憶装置１００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、ＣＥ、ＧＷ、およびＢＷを論理演算して、記憶装置１００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。または、コントロール回路１１２は、この動作モードが実行されるように、周辺回路１１１の制御信号を生成する。
メモリセルアレイ１１０は、複数のメモリセル（ＭＣ）１３０、および複数のＷＬ、ＮＷＬ、ＢＬ、ＢＬＢを有する。複数のメモリセル１３０は行列状に配置されている。
同じ行のメモリセル１３０は、その行のＷＬ、ＮＷＬに電気的に接続される。ＷＬ、ＮＷＬはそれぞれワード線であり、ＢＬ、ＢＬＢは相補データを伝送するためのビット線対である。ＢＬＢは、ＢＬの論理を反転したデータが入力されるビット線であり、ビット補線や、反転ビット線と呼ばれる場合がある。メモリセル１３０は、２種類のメモリ回路１０、２０を有する。メモリ回路１０（以下、「ＳＭＣ１０」と呼ぶ。）は、１ビットの相補データを記憶することができるメモリ回路である。メモリ回路２０（以下、「ＮＶＭ２０」と呼ぶ。）は、ｎビット（ｎは１よりも大きい整数）の相補データを記憶することができるメモリ回路であり、電源オフ状態でも長期間データを保持することが可能である。つまり、ＳＭＣ１０は上掲のメモリ部Ａ（ワーキングメモリ）を構成するメモリセルであり、ＮＶＭ２０は上掲のメモリ部Ｂ（長期記憶貯蔵部）を構成するメモリセルである。
ＳＭＣ１０とＮＶＭ２０とはローカルビット線対（ＬＢＬ、ＬＢＬＢ）により電気的に接続されている。ＬＢＬＢは、ＢＬに対するローカルビット線であり、ＬＢＬＢは、ＢＬＢに対するローカルビット線である。ＬＢＬ、ＬＢＬＢによって、ＳＭＣ１０とＮＶＭ２０とは電気的に接続されている。メモリセル１３０は、回路３０（以下、「ＬＰＣ３０」と呼ぶ。）を有する。ＬＰＣ３０は、ＬＢＬおよびＬＢＬＢをプリチャージするためのローカルブリチャージ回路である。例えば、ＬＰＣ３０の制御信号は、周辺回路１１１で生成される。
周辺回路１１１は、メモリセルアレイ１１０に対するデータの書き込みおよび読み出しをするための回路である。例えば、周辺回路１１１は、ＷＬ、ＮＷＬ、ＢＬ、ＢＬＢを駆動する機能を有する。周辺回路１１１は、行デコーダ１２１、列デコーダ１２２、行ドライバ１２３、列ドライバ１２４、入力回路１２５、および出力回路１２６を有する。
行デコーダ１２１および列デコーダ１２２は、アドレス信号ＡＤＤＲをデコードする機能を有する。行デコーダ１２１は、アクセスする行を指定するための回路であり、列デコーダ１２２は、アクセスする列を指定するための回路である。行ドライバ１２３は、行デコーダ１２１が指定する行のＷＬ、ＮＷＬを選択する機能を有する。具体的には、行ドライバ１２３は、ＷＬ、ＮＷＬを選択するための信号を生成する機能を有する。列ドライバ１２４は、データをメモリセルアレイ１１０に書き込む機能、メモリセルアレイ１１０からデータを読み出す機能、読み出したデータを保持する機能、ＢＬおよびＢＬＢをプリチャージする機能等を有する。
入力回路１２５は、ＷＤＡを保持する機能を有する。入力回路１２５が保持するデータは、列ドライバ１２４に出力される。入力回路１２５の出力データが、メモリセルアレイ１１０に書き込むデータである。列ドライバ１２４がメモリセルアレイ１１０から読み出したデータ（Ｄｏｕｔ）は、出力回路１２６に出力される。出力回路１２６は、Ｄｏｕｔを保持する機能を有する。出力回路１２６は、保持しているデータを記憶装置１００外部に出力する。出力されるデータがＲＤＡである。
ＰＳＷ１４１はメモリセルアレイ１１０以外の回路（周辺回路１１５）へのＶＤＤの供給を制御する機能を有する。ＰＳＷ１４２は、行ドライバ１２３へのＶＨＭの供給を制御する機能を有する。ここでは、記憶装置１００の高電源電位がＶＤＤであり、低電源電位はＧＮＤ（接地電位）である。また、ＶＨＭは、ＮＷＬを高レベルにするために用いられる高電源電位であり、ＶＤＤよりも高い。ＰＯＮ１によってＰＳＷ１４１のオンオフが制御され、ＰＯＮ２によってＰＳＷ１４２のオンオフが制御刺される。図１では、周辺回路１１５において、ＶＤＤが供給される電源ドメインの数を１つとしているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
＜＜メモリセル＞＞
図２に、メモリセル１３０の回路構成例を示す。
＜ＳＭＣ＞
ＳＭＣ１０は、ＢＬ、ＢＬＢ、ＬＢＬ、ＬＢＬＢ、ＷＬ、ＶＨＨ、およびＶＬＬと電気的に接続されている。ＶＨＨは、高電源電位用の電源線であり、ＶＬＬは低電源電位用の電源線である。
ＳＭＣ１０は、ＣＭＯＳ型（６トランジスタ型）のＳＲＡＭセルと同様の回路構成であり、トランジスタＴｌｄ１、Ｔｌｄ２、Ｔｄｒ１、Ｔｄｒ２、Ｔａｃ１、Ｔａｃ２を有する。トランジスタＴｌｄ１、Ｔｌｄ２はロードトランジスタ（プルアップトランジスタ）であり、トランジスタＴｄｒ１、Ｔｄｒ２は駆動トランジスタ（プルダウントランジスタ）であり、トランジスタＴａｃ１、Ｔａｃ２はアクセストランジスタ（トランスファトランジスタ）である。
トランジスタＴａｃ１によりＢＬとＬＢＬと間の導通状態が制御される。トランジスタＴａｃ２によりＢＬＢとＬＢＬＢと間の導通状態が制御される。トランジスタＴａｃ１、Ｔａｃ２のオンオフはＷＬの電位によって制御される。トランジスタＴｌｄ１、Ｔｄｒ１によりインバータが構成され、トランジスタＴｌｄ２、Ｔｄｒ２によりインバータが構成されている。これら２個のインバータの入力端子は、それぞれ、他方の出力端子に電気的に接続されており、ラッチ回路（ＬＡＴ）１１が構成される。２個のインバータには、ＶＨＨ、ＶＬＬによって電源電位が供給される。
＜ＮＶＭ＞
図２に示すＮＶＭ２０は、ｎ個のＮＭＣを有する。ｎ個のＮＭＣは互いに異なるＮＷＬに電気的に接続されている。また、ｎ個のＮＭＣは１本のＶＣＳと電気的に接続されている。ｎ個のＮＭＣを区別するために、［０］、［１］等の符号を用い、ｎ本のＮＷＬを区別するために、＿０、＿１等の符号を用いることとする。
ＮＭＣは１ビットの相補データを保持することができるメモリ回路（メモリセルと呼ぶこともできる。）である。ＮＭＣはＭＣ１およびＭＣ２を有する。ＭＣ１はＬＢＬに書き込まれたデータを保持するためのメモリセルであり、ＭＣ２はＬＢＬＢに書き込まれたデータを保持するためのメモリセルである。ＭＣ１、ＭＣ２は１トランジスタ１容量型のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のメモリセルと同様の回路構成である。ＭＣ１はトランジスタＴｒ１および容量素子Ｃ１を有する。ＭＣ２はトランジスタＴｒ２および容量素子Ｃ２を有する。容量素子Ｃ１はＭＣ１の保持容量として機能し、容量素子Ｃ２はＭＣ２の保持容量として機能する。ＶＣＳは、ＭＣ１およびＭＣ２の保持容量用の電源線であり、ここではＧＮＤが入力される。
トランジスタＴｒ１、Ｔｒ２のゲートは、それぞれ、ＮＷＬと電気的に接続されている。トランジスタＴｒ１のソースはＬＢＬと電気的に接続され、トランジスタＴｒ２のソースはＬＢＬＢと電気的に接続されている。容量素子Ｃ１の第１端子はトランジスタＴｒ１のドレインと電気的に接続され、第２端子はＶＣＳと電気的に接続されている。容量素子Ｃ２の第１端子はトランジスタＴｒ２のドレインと電気的に接続され、第２端子はＶＣＳと電気的に接続されている。
トランジスタＴｒ１、Ｔｒ２のオフ電流を低減することで、ＮＭＣの保持時間を長くすることができる。ここでいう、オフ電流とは、トランジスタがオフ状態のときにソースとドレインとの間に流れる電流をいう。トランジスタがｎチャネル型である場合、例えば、しきい値電圧が０Ｖ乃至２Ｖ程度であれば、ゲートとソース間の電圧が負の電圧であるときのソースとドレインとの間に流れる電流をオフ電流と呼ぶことができる。また、オフ電流が極めて小さいとは、例えば、チャネル幅１μｍあたりのオフ電流が１００ｚＡ（ゼプトアンペア）以下であることをいう。なお、オフ電流は小さいほど好ましいため、この規格化されたオフ電流が１０ｚＡ／μｍ以下、あるいは１ｚＡ／μｍ以下とすることが好ましく、１０ｙＡ（ヨクトアンペア）／μｍ以下であることがより好ましい。１ｚＡは１×１０−２１Ａであり、１ｙＡは１×１０−２４Ａである。
このようにオフ電流を極めて小さくするには、トランジスタのチャネル形成領域をバンドギャップが広い半導体で形成すればよい。そのような半導体として、酸化物半導体が挙げられる。酸化物半導体のバンドギャップは３．０ｅＶ以上であるため、ＯＳトランジスタは熱励起によるリーク電流が小さく、また、オフ電流が極めて小さい。ＯＳトランジスタのチャネル形成領域は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む酸化物半導体であることが好ましい。このような酸化物半導体としては、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、例えばＡｌ、Ｇａ、ＹまたはＳｎ）が代表的である。電子供与体（ドナー）となる水分または水素等の不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型（真性半導体）にする、あるいはｉ型に限りなく近づけることができる。ここでは、このような酸化物半導体は高純度化された酸化物半導体と呼ぶことができる。高純度化された酸化物半導体を適用することで、チャネル幅で規格化されたＯＳトランジスタのオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程度に低くすることができる。実施の形態３、５において、ＯＳトランジスタおよび酸化物半導体について説明する。
トランジスタＴｒ１、Ｔｒ２をＯＳトランジスタとすることで、ＮＭＣの保持時間を長くすることができるので、ＮＭＣを不揮発性メモリ回路として用いることができる。また、ＯＳトランジスタでは、オフ電流特性の温度依存性が小さい。そのため、高温（例えば、１００℃以上）であっても、ＯＳトランジスタの規格化されたオフ電流を１００ｚＡ以下とすることができる。よって、ＮＭＣにＯＳトランジスタを適用することとで、ＮＭＣは高温環境下であっても、データを消失せずに保持することができる。したがって、高温環境下でも高い信頼性を持つ記憶装置１００を得ることができる。
図３Ａ、図３ＢにＮＶＭ２０の変形例を示す。図３Ａに示すＮＶＭ２１はｎ個のＮＭＣ３を有するメモリ回路である。ＮＭＣ３はＭＣ３とＭＣ４を有する。ＭＣ３はＭＣ１の変形例であり、トランジスタＴｒ１の代わりに、バックゲートを有するトランジスタＴｒ３が設けられている。ＭＣ４はＭＣ２の変形例であり、トランジスタＴｒ２の代わりに、バックゲートを有するトランジスタＴｒ４が設けられている。トランジスタＴｒ３、Ｔｒ４のバックゲートはＢＧＬに電気的に接続されている。ＢＧＬは、トランジスタＴｒ３、Ｔｒ４のバックゲートの電位を制御するための信号が入力される信号線、あるいは一定電位が入力される電源線である。
ＢＧＬの電位によって、トランジスタＴｒ３、Ｔｒ４のしきい値電圧を制御することができる。トランジスタＴｒ３、Ｔｒ４のバックゲートとチャネル形成領域と間の絶縁層に電荷蓄積層を設けた場合、記憶装置１００の作製時に、ＢＧＬを利用して、トランジスタＴｒ３、Ｔｒ４の電荷蓄積層に電荷を注入する工程を行うこともできる。これによりトランジスタＴｒ３、Ｔｒ４のしきい値電圧を制御することができる。よって、電荷注入工程を行った場合は、ＢＧＬの電位を制御せずに、トランジスタＴｒ３、Ｔｒ４のバックゲートを浮遊状態にして、記憶装置１００を動作させてもよい。
図３Ｂに示すＮＶＭ２２は、ｎ個のＮＭＣ５を有するメモリ回路である。ＮＭＣ５は、ＭＣ５とＭＣ６を有する。ＭＣ５はＭＣ１の変形例であり、トランジスタＴｒ１の代わりに、トランジスタＴｒ５が設けられている。ＭＣ６はＭＣ２の変形例であり、トランジスタＴｒ２の代わりに、トランジスタＴｒ６が設けられている。
トランジスタＴｒ５にはバックゲートが設けられ、バックゲートとゲート（フロントゲート）とが電気的に接続されている。トランジスタＴｒ５のバックゲートをソースまたはドレインと電気的に接続してもよい。トランジスタＴｒ６はトランジスタＴｒ５と同様に構成すればよい。
＜ＬＰＣ＞
ＬＰＣ３０は、ＰＣＬおよびＶＰＣと電気的に接続されている。ＰＣＬは、ＬＢＬ、ＬＢＬＢのプリチャージ動作制御用の信号を供給するための信号線である。ＶＰＣはプリチャージ電位を供給するための電源線である。ＬＰＣ３０は、トランジスタＴｅｑ１、Ｔｐｃ１、Ｔｐｃ２を有する。トランジスタＴｅｑ１、Ｔｐｃ１、Ｔｐｃ２のゲートはＰＣＬに電気的に接続されている。トランジスタＴｅｑ１はＬＢＬとＬＢＬＢと間の導通状態を制御する。トランジスタＴｐｃ１はＬＢＬとＶＰＣと間の導通状態を制御する。トランジスタＴｐｃ２はＬＢＬＢとＶＰＣと間の導通状態を制御する。
図２の例では、トランジスタＴｅｑ１、Ｔｐｃ１、Ｔｐｃ２はｎチャネル型トランジスタであるが、これらをｐチャネル型トランジスタとしてもよい。あるいは、ＬＰＣ３０にＴｅｑ１を設けなくてもよい。この場合、トランジスタＴｐｃ１、Ｔｐｃ２は、ｎチャネル型トランジスタ、ｐチャネル型トランジスタの何れでもよい。あるいは、ＬＰＣ３０をトランジスタＴｅｑ１のみで構成することもできる。この場合もトランジスタＴｅｑ１はｎチャネル型トランジスタでも、ｐチャネル型トランジスタでもよい。トランジスタＴｅｑ１でなるＬＰＣ３０は、ＬＢＬとＬＢＬＢとの電位を平滑化することで、ＬＢＬとＬＢＬＢのプリチャージを行う。
周辺回路１１１は、メモリセルアレイ１１０に設けられる各種の電源線（ＶＨＨ、ＶＬＬ、ＶＰＣ）への電位を供給する機能を有する。そのため、ＰＳＷ１４１がオフとなって、周辺回路１１１へのＶＤＤの供給が停止すると、これら電源線への電位の供給も停止することとなる。
＜メモリセルアレイのデバイス構造＞
記憶装置１００において、ＮＶＭ２０のトランジスタＴｒ１、Ｔｒ２はＯＳトランジスタとし、他のトランジスタは、例えば、Ｓｉトランジスタ等とすることができる。この場合、メモリセルアレイ１１０を、Ｓｉトランジスタで構成される回路上に、ＯＳトランジスタで構成される回路が積層されているデバイス構造とすることができる。図４に、メモリセルアレイ１１０のデバイス構造例を模式的に示す。
図４の例では、メモリセルアレイ１１０Ａ上に、メモリセルアレイ１１０Ｂが積層されている。メモリセルアレイ１１０ＡにはＳＭＣ１０およびＬＰＣ３０がマトリクス状に設けられている。メモリセルアレイ１１０ＢにはＮＶＭ２０がマトリクス状に設けられている。メモリセルアレイ１１０Ａは応答速度が速いメモリ部Ａを構成し、メモリセルアレイ１１０Ｂはデータの長期貯蔵用のメモリ部Ｂを構成する。メモリセルアレイ１１０Ｂをメモリセルアレイ１１０Ａに積層することで、記憶装置１００の大容量化と小型化を効果的に行える。
１つのメモリセル１３０に着目すると、ＳＭＣ１０およびＬＰＣ３０が形成されている領域上に、ＮＶＭ２０が形成されている。図５は、メモリセル１３０のデバイス構造例を模式的に示す回路図である。図５は、ＮＶＭ２０が８ビットの相補データを記憶する例を示している。よって、ＮＶＭ２０はＮＭＣ［０］−ＮＭＣ［７］を有する。ＳＭＣ１０およびＬＰＣ３０が形成されている領域上に、ＮＭＣ［０］−ＮＭＣ［７］が設けられている。
ＯＳトランジスタ上に、ＯＳトランジスタを積層することが可能である。よって、メモリセルアレイ１１０Ｂを２層以上回路が積層されているデバイス構造とすることができる。図６は、メモリセルアレイ１１０Ｂが２層構造である場合のメモリセル１３０のデバイス構造例を示す。ここでもＮＶＭ２０はＮＭＣ［０］−ＮＭＣ［７］を有する。ＳＭＣ１０およびＬＰＣ３０が形成されている領域上にＮＭＣ［０］−ＮＭＣ［３］が積層され、ＮＭＣ［０］−ＮＭＣ［３］が形成されている領域上にＮＭＣ［４］−ＮＭＣ［７］が積層されている。
メモリセルアレイ１１０Ｂをメモリセルアレイ１１０Ａに積層することで、メモリセルアレイ１１０の大容量化と小型化が可能となる。例えば、メモリセル１３０が図５のデバイス構造である場合、メモリセルアレイ１１０のビット当たりの面積は１つのＮＭＣの面積となる。つまり、ビット当たりの面積は、２個のトランジスタと２個の容量素子が設けられる領域の面積である。また、メモリセル１３０が図６のデバイス構造である場合、メモリセルアレイ１１０のビット当たりの面積は、図５の例の１／２となる。このように、ＳＭＣ１０上にＮＶＭ２０を積層して設けることで、ＣＭＯＳ型ＳＲＡＭのメモリセルと比較して、メモリセル１３０のビット当たりの面積は小さくなる。
また、メモリセル１３０のビット当たりの面積の縮小と、メモリセル１３０の動作の安定性との双方を実現することができる。メモリセルアレイ１１０が積層構造をとることで、ＳＭＣ１０のＳＮＭが確保できるβ比となるように、ＳＭＣ１０の各トランジスタのチャネル長およびチャネル幅を適切化し、かつ、ＳＭＣ１０およびＬＰＣ３０が設けられる領域よりも大きくならないように、ＮＶＭ２０を設計することが可能である。
＜＜記憶装置の動作例＞＞
記憶装置１００において、メモリセルアレイ１１０のデータの書き込み方法には、ライトスルー（ｗｒｉｔｅ　ｔｈｒｏｕｇｈ）方式とライトバック（ｗｒｉｔｅ　ｂａｃｋ）方式とがある。
ライトスルー方式では、書き込みアクセスされたメモリセル１３０において、ＳＭＣ１０にデータが書き込まれるときに、ＮＶＭ２０にもデータが書き込まれる。ライトバック方式では、ホスト装置がタスクを処理している間は、メモリセル１３０に対するデータの書込みアクセス、および読み出しアクセスはＳＭＣ１０に対して行われ、ＮＶＭ２０はアクセスされない。タスクが終了したら、ＳＭＣ１０が記憶しているデータはＮＶＭ２０に転送され、選択された１のＮＭＣに書き込まれる。
＜動作例１＞
図７のタイミングチャートを用いて、記憶装置１００の動作例を説明する。図７は、データの書き込み方式がライトスルー方式である動作例を示している。ここでは、データの読み出し動作には、ＮＶＭ２０の何れか１つのＮＭＣを選択し、選択されたＮＭＣのデータをＳＭＣ１０で増幅して、ＢＬ、ＢＬＢに書き込む方式が採用されている。
ＮＭＣは、一対のメモリセル（ＭＣ１、ＭＣ２）を備えることで相補データを保持することができ、また、トランジスタＴｒ１、Ｔｒ２をＯＳトランジスタとすることで、相補データを長時間保持することができる。ＮＭＣが相補データを保持していることで、ＮＭＣで保持している相補データを読み出すときには、ＳＭＣ１０は差動増幅回路として機能することができる。このため、ＭＣ１の容量素子Ｃ１が保持している電圧と、ＭＣ２の容量素子Ｃ２が保持している電圧との電圧差が小さくとも、信頼性の高い読み出し動作ができる。また、ＮＭＣはＤＲＡＭのメモリセルと同様に、高速な読み出し動作、および高速な書き込み動作が可能である。
図７において、ｔ０、ｔ１等は時刻を表している。波形間に付された矢印は、記憶装置１００の動作の理解を容易にするためのものである。ＶＤＤＭは、記憶装置１００に設けられたＶＤＤ供給用の電源線である。ＰＳＷ１４１によって、ＶＤＤＭへのＶＤＤの供給が制御される。また、ＶＤＤＭ、ＶＰＣ、ＶＨＨ等について、点線で表されている波形は、電位が不確定であることを示している。また、ＶＤＤＭ等の配線の低レベル（Ｌレベル）はＧＮＤである。信号線のうち、ＰＣＬ、ＷＬの高レベル（Ｈレベル）はＶＤＤであり、ＮＷＬ＿０−ＮＷＬ＿［ｎ−１］の高レベルはＶＨＭである。これらは、図８においても同様である。
なお、ＮＷＬ＿０−ＮＷＬ＿［ｎ−１］の高レベルがＶＨＭであるのは、トランジスタＴｒ１、Ｔｒ２のしきい値電圧がトランジスタＴａｃ１等の他のトランジスタよりも高い場合を想定しているからである。トランジスタＮＷＬ＿０−ＮＷＬ＿［ｎ−１］にＶＤＤを印加することで、ＮＶＭ２０のデータの書き込みおよび読み出しが可能であれば、ＮＷＬ＿０−ＮＷＬ＿［ｎ−１］の高レベルをＶＤＤとすることができる。この場合、記憶装置１００にＶＨＭ用のＰＳＷ１４２は設けなくてもよい（図１参照）。
（パワーゲーティング）
まず、記憶装置１００のパワーゲーティング動作について説明する。ｔ０−ｔ１では、記憶装置１００は、ＶＤＤの供給が遮断されている電源オフ状態である。ｔ１以降は、記憶装置１００は、ＶＤＤが供給されている電源オン状態である。
ｔ０でＰＳＷ１４１がオフになると、ＶＤＤＭの電位は下がり、やがてＧＮＤとなる。周辺回路１１１へのＶＤＤの供給が遮断されるためＷＬ、ＮＷＬ＿０−ＮＷＬ＿［ｎ−１］、ＰＣＬ、ＶＰＣもＧＮＤとなる。ｔ１でＰＳＷ１４１がオンとなると、ＶＤＤＭが充電され、やがて、その電位はＶＤＤまで上昇する。ｔ１−ｔ２が電源復帰に要する時間である。またＰＳＷ１４１をオン、オフするのと連動して、ＰＳＷ１４２もオン、オフするとよい。
（初期化）
ｔ２−ｔ３では、記憶装置１００を初期状態にするための初期化動作が行われる。具体的には、ＶＰＣ、ＶＨＨおよびＶＬＬはＶＤＤ／２とされる。ビット線対（ＢＬ、ＢＬＢ）およびローカルビット線対（ＬＢＬ、ＬＢＬＢ）はそれぞれプリチャージされ、ＶＤＤ／２とする。ビット線対のプリチャージは列ドライバ１２４によって行われ、ローカルビット線対のプリチャージはＬＰＣ３０によって行われる。ＰＣＬを高レベル（Ｈレベル）にすることで、トランジスタＴｅｑ１、Ｔｐｃ１、Ｔｐｃ２がオンとなり、ＬＢＬ、ＬＢＬＢのプリチャージと電位の平滑化が行われる。
（書き込み）
書き込みアクセスがあると、列ドライバ１２４によってビット線対をプリチャージ状態から浮遊状態にする。また、ＬＰＣ３０によって、ローカルビット線対をプリチャージ状態から浮遊状態にする。これはＰＣＬをＨレベルからＬレベルにすることで行われる。
次に、列ドライバ１２４によって、データＤＡ１がビット線対に書き込まれる。ここで、ＢＬがＶＤＤであれば、ＢＬＢはＧＮＤである。行デコーダ１２１によって行アドレスがデコードされたタイミングで、書き込み対象行のＮＷＬ＿０−ＮＷＬ＿［ｎ−１］の何れか１本をＨレベルにする。ここでは、ＮＷＬ＿１をＨレベルにして、ＭＣ１［１］のトランジスタＴｒ１、およびＭＣ２［１］のトランジスタＴｒ２をオンにする。また、ＮＷＬ＿１が選択された後、ＶＨＨはＶＤＤとされ、ＶＬＬはＧＮＤとされるため、ＳＭＣ１０はアクティブとなる。また、ＮＷＬ＿１が選択された後、書き込み対象行のＷＬをＨレベルにして、トランジスタＴａｃ１、Ｔａｃ２をオンにする。なお、ＮＷＬ＿１をＨレベルにするタイミングでＷＬをＨレベルにしてもよい。
トランジスタＴａｃ１、Ｔａｃ２がオンになることで、ローカルビット線対にデータＤＡ１が書き込まれる。このとき、ＳＭＣ１０はアクティブであるので、ＳＭＣ１０にデータＤＡ１が書き込まれる。かつ、ＮＶＭ２０において書き込み対象となっているＮＭＣ［１］のトランジスタＴｒ１、Ｔｒ２はオンであるので、ＮＭＣ［１］にもデータＤＡ１が書き込まれることとなる。ＬＢＬがＶＤＤであれば、ＭＣ１［１］は”１”を保持し、ＭＣ２［１］は”０”を保持することとなる。一定期間ＷＬをＨレベルにした後にＬレベルにする。ＷＬがＬレベルになることで、ＳＭＣ１０とビット線対と間は非導通状態となる。この状態になったら、ＮＷＬ＿１をＬレベルにして、ＭＣ１［１］およびＭＣ２［１］を非選択状態に戻す。ＮＷＬ＿１をＬレベルにした後、ＶＨＨ、ＶＬＬの電位をＶＤＤ／２に戻し、ＳＭＣ１０を非アクティブにする。ＳＭＣ１０を非アクティブにすることで、ＳＭＣ１０からはデータＤＡ１は消失するが、データＤＡ１はＭＣ１［１］およびＭＣ２［１］で長時間保持できるので、問題はない。
ＮＷＬ＿１をＬレベルにした後、ビット線対およびローカルビット線対のプリチャージ動作を開始し、これらをＶＤＤ／２にプリチャージしている。
（非アクセス）
ｔ４−ｔ５では、記憶装置１００は、ホスト装置からアクセス要求がない非アクセス状態である。ＰＣＬはＨレベルであり、ＷＬおよびＷＬ＿０−ＷＬ＿［ｎ−１］はＬレベルである。ＶＰＣ、ＶＨＨおよびＶＬＬはＶＤＤ／２である。ビット線対およびローカルビット線対はＶＤＤ／２にプリチャージされている。ｔ４−ｔ５では、ＳＭＣ１０は動作させる必要がないので、ＶＨＨ、ＶＬＬをＶＤＤ／２にしておくことで、ＳＭＣ１０のリーク電流を低減することができる。よって、記憶装置１００全体の消費電力を効果的に低減することができる。
（読み出し）
ｔ５−ｔ６では、記憶装置１００は、ホスト装置の読み出しアクセス要求に対する動作を行っている。ここでは、ＮＶＭ２０のＮＭＣ［１］に、ホスト装置の処理に必要なデータが記憶されていることとする。
読み出しアクセスがあると、列ドライバ１２４により、ビット線対はプリチャージ状態から浮遊状態とされ、ＬＰＣ３０により、ローカルビット線対はプリチャージ状態から浮遊状態とされる。次に、ＮＷＬ＿１をＨレベルにして、ＭＣ１［１］のトランジスタＴｒ１、およびＭＣ２［１］のトランジスタＴｒ２をオンにする。ＭＣ１［１］のデータがＬＢＬに書き込まれ、ＭＣ２［１］のデータがＬＢＬＢに書き込まれる。つまり、ローカルビット線対には、データＤＡ１が書き込まれることとなる。ＮＷＬ＿１をＨレベルした後、ＶＨＨをＶＤＤにし、かつＶＬＬをＧＮＤにして、ＳＭＣ１０をアクティブにする。このとき、ＳＭＣ１０は差動増幅回路として機能し、ローカルビット線対のデータＤＡ１を増幅する。ＳＭＣ１０をアクティブにした後、ＷＬをＨレベルにして、ローカルビット線対のデータＤＡ１をビット線対に書き込む。ビット線対に書き込まれたデータＤＡ１は列ドライバ１２４によって読み出される。
読み出し動作の終了動作は、書き込み動作の場合と同様であり、初期化動作と非アクセス状態にするための動作である。まず、ＷＬをＬレベルにする。次にＮＷＬ＿１をＬレベルにする。次にＶＨＨおよびＶＬＬをＶＤＤ／２にして、ＳＭＣ１０を非アクティブにする。また、ＮＷＬ＿１をＬレベルにした後、ビット線対およびローカルビット線対のプリチャージを開始する。
図７の例では、書き込み動作、読み出し動作の最後に、ＰＣＬをＨレベルに遷移させてローカルビット線対のプリチャージを開始しているが、このタイミングは図７の例に限定されない。ＮＷＬがＬレベルになった時からＷＬをＨレベルにする時までの間に、ＰＣＬを立ち上げて、ローカルビット線対のプリチャージを開始すればよい。
また、図７の例では、非アクセス状態では、ＰＣＬをＨレベルに維持することで、ローカルビット線対をＶＤＤ／２に固定しているが、ＰＣＬをＬレベルにして、ローカルビット線対を浮遊状態にしておいてもよい。この場合、書き込み動作、および読み出し動作の開始時に、まず、ＰＣＬをＬレベルからＨレベルにして、ローカルビット線対のプリチャージを行えばよい。
＜動作例２＞
図８のタイミングチャートを用いて、記憶装置１００の動作例を説明する。図８には、データの書き込み方式がライトバック方式である動作例を示している。この例では、ホスト装置がタスクを処理している間のアクセス対象は、ＳＭＣ１０のみとなる。タスクが終了したら、データをＳＭＣ１０からＮＶＭ２０に転送（ストア動作）し、ＮＶＭ２０の何れか１つのＮＭＣにデータを書き込む。また、別のタスクを実行する場合は、データをＮＶＭ２０の何れか１つのＮＭＣからＳＭＣ１０に転送する（ロード動作）。ここでは、データの転送先および転送元がＮＭＣ［１］であるとして、記憶装置１００の動作例を説明する。
（パワーゲーティング）
図８の動作例も、図７と同様に、メモリセルアレイ１１０のパワーゲーティングが行われている。メモリセルアレイ１１０は、ｔ１０−ｔ１１では、電源オフ状態であり、ｔ１１以降は電源オン状態である。ｔ１１−ｔ１２では、電源復帰動作が行われている。
（初期化、ロード）
電源がｔ１２−ｔ１４では、記憶装置１００を初期状態にする初期化動作が行われる。ｔ１１−ｔ１２の動作は、図７のｔ１−ｔ２の動作と同様であり、ビット線対およびローカルビット線対のプリチャージが行われる。
ｔ１３−ｔ１４では、記憶装置１００はロード動作を行っている。メモリセルアレイ１１０の各ＳＭＣ１０に、ＮＶＭ２０のＮＭＣ［１］からデータをロードする。ここでは、ＮＭＣ［１］はデータＤＢ１を記憶していることとする。ＰＣＬをＬレベルにして、ＬＢＬ、ＬＢＬＢを浮遊状態にする。次に、ＮＷＬ＿１をＨレベルにして、ＭＣ１［１］のトランジスタＴｒ１、およびＭＣ２［１］のトランジスタＴｒ２をオンにする。ＬＢＬ、ＬＢＬＢにはデータＤＢ１が書き込まれる。ＮＷＬ＿１をＨレベルにした後、ＶＨＨをＶＤＤにし、ＶＬＬをＧＮＤにして、ＳＭＣ１０をアクティブにする。ＳＭＣ１０によって、ＬＢＬ、ＢＬＢＬに書き込まれたデータＤＢ１が増幅され、保持される。ＭＣ１［１］が”１”を保持している場合、ＬＢＬはＶＤＤとなり、ＬＢＬＢはＧＮＤとなる。ＮＷＬ＿１を一定期間Ｈレベルにした後、Ｌレベルにすることで、ロード動作が終了する。
（書き込み）
ｔ１４−ｔ１５では、記憶装置１００はデータ書き込み動作を行っている。ここでは、ＳＭＣ１０に書き込むデータをデータＤＢ２とする。書き込みアクセスがあると、列ドライバ１２４によって、データＤＢ２がビット線対に書き込まれる。ここで、ＢＬがＶＤＤであれば、ＢＬＢはＧＮＤである。行デコーダ１２１によって行アドレスがデコードされ、行ドライバ１２３によって行アドレスが指定する行のＷＬがＨレベルとなる。これにより、トランジスタＴａｃ１、Ｔａｃ２がオンとなり、ローカルビット線対にデータＤＢ２が書き込まれる。ＷＬを一定期間Ｈレベルにした後、Ｌレベルにする。ＷＬをＬレベルにした後、列ドライバ１２４は、ビット線対をＶＤＤ／２にプリチャージし、しかる後浮遊状態にする。以上で、書き込み動作は終了する。
（読み出し）
ｔ１５−ｔ１６では、記憶装置１００はデータ読み出し動作を行っている。読み出しアクセスがあると、行デコーダ１２１によって行アドレスがデコードされ、行ドライバ１２３によって行アドレスが指定する行のＷＬがＨレベルとなる。これにより、トランジスタＴａｃ１、Ｔａｃ２はオンとなり、ローカルビット線対のデータＤＢ２が、ビット線対に書き込まれる。ビット線対に書き込まれたデータＤＢ２は、列ドライバ１２４によって読み出される。ＷＬを一定期間Ｈレベルにした後、Ｌレベルにする。ＷＬをＬレベルにした後、ビット線対は、列ドライバ１２４によって、ＶＤＤ／２にプリチャージされた後、浮遊状態とされる。以上で、データ読み出し動作は終了する。
（ストア）
ｔ１６−ｔ１７では、記憶装置１００はデータの転送（ストア）動作を行っている。ホスト装置から別のタスクを実行する命令、あるいはタスクを終了させる命令を受けると、記憶装置１００はストア動作を行う。ＮＷＬ＿１をＨレベルにすることで、ローカルビット線対に書き込まれているデータＤＢ２が、ＮＭＣ［１］に書き込まれる。ここで、ＬＢＬがＶＤＤであれば、ＭＣ１［１］は”１”を保持し、ＭＣ２［１］は”０”を保持することとなる。
ＮＷＬ＿１を一定期間Ｈレベルにした後、Ｌレベルにする。次に、ＶＨＨおよびＶＬＬをＶＤＤ／２に戻して、ＳＭＣ１０を非アクティブにする。そして、次に行うロード動作のために、ＮＷＬ＿１がＬレベルになるタイミングでＰＣＬをＨレベルにして、ローカルビット線対のプリチャージを開始する。これでストア動作が終了する。
データストア動作の終了後、ホスト装置が別のタスクを実行する場合は、まずロード動作が行われる。その後、ホスト装置のアクセス要求に従って、記憶装置１００はデータの読み出し動作、またはデータ書き込み動作を行う。
＜電位生成回路＞
図９Ａに、ＶＨＨに供給される電位、およびＶＬＬに供給される電位を生成するための回路の構成例を示す。電位生成回路１５０は、直列に接続された４つのトランジスタＴｇ１−Ｔｇ４を有する。
信号ＳＯＢがトランジスタＴｇ１、Ｔｇ３のゲートに入力され、信号ＳＯがトランジスタＴｇ２、Ｔｇ４のゲートに入力される。信号ＳＯＢは信号ＳＯの反転信号である。トランジスタＴｇ１のソースにはＶＤＤが入力され、トランジスタＴｇ２のドレインにはＶＤＤ／２が入力され、トランジスタＴｇ４のソースにはＧＮＤが入力される。トランジスタＴｇ１のドレインの出力電位ＶＨ１がＶＨＨに入力され、トランジスタＴｇ３のソースからの出力電位ＶＬ１がＶＬＬに出力される。信号ＳＯがＬレベルであり、かつ信号ＳＯＢがＨレベルである場合、ＶＨ１およびＶＬ１はＶＤＤ／２となる。信号ＳＯがＨレベルであり、かつ信号ＳＯＢがＬレベルである場合、ＶＨ１はＶＤＤとなり、ＶＬ１はＧＮＤとなる。
図７、図８では、ＳＭＣ１０とＮＶＭ２０と間のデータの転送に連動して、ＶＨＨ、ＶＬＬの電位を変化させている。選択されたＮＷＬの電位の立ち上がりと立下りのタイミングに連動して、ＶＨ１、ＶＬ１を変動させることが好ましい。これによって、記憶装置１００の応答速度を低下させることなく、可能な限りＳＭＣ１０を非アクティブ状態にすることができる。したがって、記憶装置１００全体の消費電力を効果的に低減できる。
図９Ｂは、電位生成回路１５０の動作例を示すタイミングチャートである。図９Ｂにおいて、信号ＮＷＷは、ＮＶＭ２０のｎ個のＮＭＣの何れか１つを選択する選択信号に相当し、例えば、ＮＷＬ＿０−ＮＷＬ＿［ｎ−１］に入力される信号の論理和をとったものとすることができる。信号ＳＯの立ち上がるタイミングは、ＮＷＷの立ち上がるタイミングよりも時間Ｔｄ１遅延し、信号ＳＯの立ち下るタイミングは、ＮＷＷの立ち下るタイミングよりも時間Ｔｄ２遅延している。時間Ｔｄ１は時間Ｔｄ２と同じでも、異なっていてもよい。
このような信号ＳＯを用いて、電位生成回路１５０を動作させることで、ＮＶＭ２０のｎ個のＮＭＣの何れか１が選択状態になった後に、直ちにＳＭＣ１０をアクティブ状態にすることができる。また、ＮＶＭ２０のｎ個のＮＭＣを全て非選択状態にした後に、直ちにＳＭＣ１０を非アクティブ状態にすることができる。
例えば、電位生成回路１５０は、メモリセルアレイ１１０の行ごとに設けることができる。または、メモリセルアレイ１１０の複数行（例えば、４行、８行、１６行等）に１つの電位生成回路１５０を設けることができる。電位生成回路１５０は周辺回路１１１に設ければよい。例えば、電位生成回路１５０は、行ドライバ１２３に組み込んでもよい。
ＮＶＭ２０で構成されるメモリセルアレイ１１０Ｂはフラッシュメモリ、ＭＲＡＭ（磁気抵抗ランダムアクセスメモリ）、ＰＲＡＭ（相変化ランダムアクセスメモリ）などの他の不揮発性メモリと比較して、ＣＭＯＳ回路との親和性に非常に優れている。フラッシュメモリは駆動に高電圧が必要である。ＭＲＡＭ、ＰＲＡＭは電流駆動型メモリであるため、電流駆動用の素子や回路が必要となる。これに対して、ＮＶＭ２０は、トランジスタＴｒ１、Ｔｒ２のオン、オフを制御することで動作する。つまり、ＮＶＭ２０はＣＭＯＳ回路と同じように電圧駆動型のトランジスタで構成される回路であり、また、低電圧で駆動することができる。そのため、１つのチップにプロセッサと記憶装置１００とを組み込むことが容易である。また、記憶装置１００は、性能を低下させずに、ビット当たりの面積を低減することができる。また、記憶装置１００は消費電力を低減することができる。また、記憶装置１００は電源オフ状態でもデータを記憶することが可能であるので、記憶装置１００のパワーゲーティングが可能である。
ＳＲＡＭは高速であるため、標準的なプロセッサのオンチップ・キャッシュメモリに使用されている。ＳＲＡＭは待機時でも電力を消費してしまうということ、また大容量化が難しいという短所がある。例えば、モバイル機器用のプロセッサでは、オンチップ・キャッシュメモリの待機時の消費電力がプロセッサ全体の平均消費電力に占める割合の８０％に達するといわれている。これに対して、記憶装置１００は、読み出し、書き込みが速いというＳＲＡＭの長所を生かしつつ、ＳＲＡＭの短所が解消されているＲＡＭである。そのため、オンチップ・キャッシュメモリに記憶装置１００を適用することは、プロセッサ全体の消費電力の低減に有用である。記憶装置１００はビット当たりの面積が小さいため、大容量化が容易であるので、レベル２やレベル３のキャッシュメモリに好適である。
図１０に、キャッシュメモリの構成例を模式的に示す。キャッシュメモリ２００（以下、「キャッシュ２００」と呼ぶ。）は、フル・アソシエイティブ（ｆｕｌｌｙ　ａｓｓｏｃｉａｔｉｖｅ）方式のキャッシュメモリである。キャッシュ２００はプロセッサコアと共に１つのチップに組み込まれている。図１４Ｂに示すように、例えば、キャッシュ２００とプロセッサコアとが組み込まれたチップをパッケージングすることで、図１４Ｂに示すような電子部品を得ることができる。
キャッシュ２００は、データアレイ２１０、タグアレイ２２０、および一致回路２４０を有する。データアレイ２１０は、データを格納するためのメモリであり、複数のデータブロック２１１を有する。データブロック２１１は、複数のメモリセル１３０で構成される。ここでは、データブロック２１１のラインサイズを３２バイトする。そのため、データブロック２１１は２５６（＝３２×８）個のメモリセル１３０で構成されている。ここでは、メモリセル１３０のＮＶＭ２０は、８個のＮＭＣを有することとする。
タグアレイ２２０は、複数のブロック２２１を有する。１のデータブロック２１１に対して１のブロック２２１が設けられている。ブロック２２１は対応するデータブロック２１１を指定するためのタグを記憶している。
ＡＤＤＲ［３１：２］はアドレス信号である。アドレス信号の下位３ビット（ＡＤＤＲ［４：２］）はデータブロック２１１内のアドレスを表す。ＡＤＤＲ［４：２］によって、８のＮＭＣのうちの何れか１つを選択することができる。アドレス信号の上位２７ビット（ＡＤＤＲ［３１：５］）は、タグの検索に用いられる。そのため、ブロック２２１のラインサイズは２７ビットとなり、ブロック２２１は、２７個のメモリセルで構成される。
一致回路２４０はタグの検索結果を表す信号ＨＩＴを生成する。具体的には、一致回路２４０は、ＡＤＤＲ［３１：５］と、各ブロック２２１から読み出したタグとが一致しているか否かを検出している。信号ＨＩＴは、アクセス要求があるアドレスを持つデータブロック２１１が存在していることを表す信号である。例えば、信号ＨＩＴが”０”であれば、該当するデータブロック２１１が存在していないこととなる。信号ＨＩＴが”１”であれば、該当するデータブロック２１１が存在していることとなり、キャッシュ２００から読み出されたデータはプロセッサで使用できる。
一致回路２４０には、１つのブロック２２１に対応して、１つのＸＯＲ回路２４１が設けられている。ＸＯＲ回路２４１は、ＡＤＤＲ［３１：５］と、対応するブロック２２１から読み出したタグとを比較している。各ＸＯＲ回路２４１の出力信号は、データを読み出すデータブロック２１１を選択するのに用いられる。一致回路２４０では、各ＸＯＲ回路２４１の出力信号が演算処理され、信号ＨＩＴが生成される。
キャッシュ２００に読み出しアクセスがあると、タグアレイ２２０の各ブロック２２１からタグが読み出され、一致回路２４０で信号ＨＩＴが生成される。この間に、データアレイ２１０の各データブロック２１１では、ＡＤＤＲ［４：２］が指定するＮＭＣのデータがＳＭＣ１０に読み出される。例えば、ＡＤＤＲ［４：２］が”０１１”であれば、ＮＭＣ［３］のデータがＳＭＣ１０にロードされ、ＳＭＣ１０によって増幅される。このように、信号ＨＩＴを生成している間に、ＮＶＭ２０からＳＭＣ１０にデータをロードし、かつＳＭＣ１０で増幅しているため、キャッシュ２００は、高速な読み出しが可能である。
ブロック２２１のメモリセルはメモリセル１３０で構成すればよい。なお、ブロック２２１のメモリセルは、１ビットの相補データをバックアップするための回路を少なくとも有していれよい。そのような回路構成をもつメモリセルの例を図１１Ａ、図１１Ｂに示す。
図１１Ａに示すメモリセル２２５は、ＳＭＣ１０、ＮＭＣ［０］、およびＬＰＣ３０を有する。メモリセル２２５おいて、ＮＭＣ［０］は、ＳＭＣ１０およびＬＰＣ３０が形成されている領域上に積層される。メモリセル２２５はメモリセル１３０と同様に動作させることができる。キャッシュ２００をパワーゲーティングする際には、データをバックアップするため、ＳＭＣ１０のデータをＮＭＣ［０］に書き込むストア動作を行えばよい。キャッシュ２００が電源オフ状態から電源オン状態に復帰したら、ＮＭＣ［０］のデータをＳＭＣ１０に書き込むロード動作を行えばよい。
図１１Ｂに示すメモリセル２２６は、ＳＭＣ１０およびバックアップ回路（ＢＫＣ）２５を有する。メモリセル２２６は、メモリセル２２５からＬＰＣ３０を除いた回路と同様の回路構成をもつ。
ＢＫＣ２５は、回路２５ａ、２５ｂを有する。回路２５ａはトランジスタＴｒ１１および容量素子Ｃ１１を有し、回路２５ｂはトランジスタＴｒ１２および容量素子Ｃ１２を有する。回路２５ａは、ＬＢＬに書き込まれたデータをバックアップするための回路であり、回路２５ｂは、ＬＢＬＢに書き込まれたデータをバックアップするための回路である。トランジスタＴｒ１１、Ｔｒ１２のゲートは、ＢＫＬに電気的に接続されている。ＢＫＬは信号線であり、バックアップ動作およびリストア動作を制御する信号が入力される。
キャッシュ２００を電源オフ状態にする前に、ＢＫＬをＨレベルにして、ＬＢＬ、ＬＢＬＢに書き込まれているデータをＢＫＣ２５に書き込み、しかる後、ＢＫＬをＬレベルにする（バックアップ動作）。キャッシュ２００が電源オフ状態から電源オン状態に復帰したら、ＢＫＬをＨレベルにして、ＢＫＣ２５で保持している相補データを、ＬＢＬ、ＬＢＬＢに書き戻す。しかる後、ＢＫＬをＬレベルに戻す（リストア動作）。
トランジスタＴｒ１１、Ｔｒ１２をＯＳトランジスタとすることで、タグアレイ２２０が電源オフ状態であっても、回路２５ａ、２５ｂはデータを長時間保持することが可能となる。なお、ＮＭＣ３（図３Ａ）と同様に、トランジスタＴｒ１１、Ｔｒ１２にそれぞれバックゲートを設けて、共通の配線に接続するようにしてもよい。あるいは、トランジスタＴｒ１１に、ゲート、ソース、あるいはドレインの何れか１つと電気的に接続されているバックゲートを設けてもよい。トランジスタＴｒ１２もトランジスタＴｒ１１と同様に構成することができる。
図１０は、記憶装置１００をフル・アソシエイティブ方式のキャッシュに適用した例であるが、記憶装置１００は、ダイレクト・マップ（ｄｉｒｅｃｔ　ｍａｐｐｅｄ）方式のキャッシュメモリ、およびセット・アソシエイティブ（ｓｅｔ　ａｓｓｏｃｉａｔｉｖｅ）方式のキャッシュメモリにも適用することができる。これらの場合、ＡＤＤＲ［３１：２］は、上位、中位および下位の３つのアドレスに分割される。中位アドレスをインデックスとして使用し、このうちの３ビットのデータを使って、データアレイ２１０の各メモリセル１３０が有する８個のＮＭＣのうちの何れか１つを選択すればよい。
本実施の形態の記憶装置をキャッシュメモリに適用することで、従来のＳＲＡＭで構成されるキャッシュと同様の高速動作を可能とし、且つ、消費電力の低減、およびビット当たりの面積の低減が可能となる。また、本実施の形態のキャッシュメモリを組み込むことで、記憶容量が大きく、小型で低消費電力なプロセッサを提供することができる。
〔実施の形態２〕
本実施の形態では、記憶装置を備える半導体装置について説明する。また、記憶装置を備える電子部品および電子機器等について説明する。
例えば、記憶装置はプロセッサ（「プロセッシングユニット」とも呼ぶ。）に組み込まれ、プロセッサの処理に必要なデータ（命令も含む。）が記憶される。プロセッサには、ＣＰＵ、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ｄｅｖｉｃｅ）、ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）、ＭＣＵ（Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ　Ｕｎｉｔ）、カスタムＬＳＩ、ＲＦＩＣなどがある。
＜＜ＣＰＵ＞＞
図１２はＣＰＵの構成例を示すブロック図である。図１２に示すＣＰＵ１３００は、ＣＰＵコア１３３０、パワーマネージメントユニット（ＰＭＵ）１３３１および周辺回路１３３２を有する。
ＣＰＵコア１３３０は、制御装置１３０７、プログラムカウンタ（ＰＣ）１３０８、パイプラインレジスタ１３０９、パイプラインレジスタ１３１０、算術演算装置（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ　ｌｏｇｉｃ　ｕｎｉｔ）１３１１、およびレジスタファイル１３１２、およびデータバス１３３３を有する。ＣＰＵコア１３３０と周辺回路１３３２と間のデータの転送は、データバス１３３３を介して行われる。
ＰＭＵ１３３１は、パワーコントローラ１３０２、およびパワースイッチ１３０３を有する。周辺回路１３３２は、キャッシュメモリ１３０４、バスインターフェース（ＢＵＳ　Ｉ／Ｆ）１３０５、及びデバッグインターフェース（Ｄｅｂｕｇ　Ｉ／Ｆ）１３０６を有する。
実施の形態１の記憶装置は、キャッシュメモリ１３０４に適用することができる。これにより、面積および消費電力の増加を抑えて、キャッシュメモリ１３０４の大容量化が可能である。また、キャッシュメモリ１３０４の待機電力を低減することができるため、小型で、低消費電力なＣＰＵ１３００を提供することができる。
制御装置１３０７は、プログラムカウンタ１３０８、パイプラインレジスタ１３０９、パイプラインレジスタ１３１０、ＡＬＵ１３１１、レジスタファイル１３１２、キャッシュメモリ１３０４、バスインターフェース１３０５、デバッグインターフェース１３０６、及びパワーコントローラ１３０２の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。
ＡＬＵ１３１１は、四則演算、論理演算などの各種演算処理を行う機能を有する。キャッシュメモリ１３０４は、使用頻度の高いデータを一時的に記憶しておく機能を有する。プログラムカウンタ１３０８は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。なお、図１２では図示していないが、キャッシュメモリ１３０４には、キャッシュメモリ１３０４の動作を制御するコントロール回路が設けられている。
パイプラインレジスタ１３０９は、命令データを一時的に記憶する機能を有する。レジスタファイル１３１２は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、またはＡＬＵ１３１１の演算処理の結果得られたデータ等を記憶することができる。パイプラインレジスタ１３１０は、ＡＬＵ１３１１の演算処理に利用するデータ、またはＡＬＵ１３１１の演算処理の結果得られたデータなどを一時的に記憶する機能を有する。
バスインターフェース１３０５は、ＣＰＵ１３００とＣＰＵ１３００の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース１３０６は、デバッグの制御を行うための命令をＣＰＵ１３００に入力するための信号の経路としての機能を有する。
パワースイッチ１３０３は、パワーコントローラ１３０２以外のＣＰＵ１３００が有する各種回路への、電源電位の供給を制御する機能を有する。ＣＰＵ１３００は幾つかのパワードメインを有しており、パワーゲーティングされる回路は、何れか１つのパワードメインに属している。同一のパワードメインに属する回路は、パワースイッチ１３０３によって電源電位の供給が制御される。パワーコントローラ１３０２はパワースイッチ１３０３の動作を制御する機能を有する。このような電源管理システムを有することで、ＣＰＵ１３００は、パワーゲーティングを行うことが可能である。パワーゲーティングの流れについて、一例を挙げて説明する。
まず、ＣＰＵコア１３３０が、電源電位の供給を停止するタイミングを、パワーコントローラ１３０２のレジスタに設定する。次いで、ＣＰＵコア１３３０からパワーコントローラ１３０２へ、パワーゲーティングを開始する旨の命令を送る。次いで、ＣＰＵ１３００内に含まれる各種レジスタとキャッシュメモリ１３０４が、データの退避を開始する。次いで、ＣＰＵ１３００が有するパワーコントローラ１３０２以外の各種回路への電源電位の供給が、パワースイッチ１３０３により停止される。次いで、割込み信号がパワーコントローラ１３０２に入力されることで、ＣＰＵ１３００が有する各種回路への電源電位の供給が開始される。なお、パワーコントローラ１３０２にカウンタを設けておき、当該カウンタを用いて、割込み信号の入力に関わらず、電源電位の供給が開始されるタイミングを決めるようにしてもよい。次いで、各種レジスタがデータの復帰を開始する。また、キャッシュメモリ１３０４では、例えば、ライトバック方式で動作している場合は、ＮＶＭ２０のデータをＳＭＣ１０にロードする。次いで、制御装置１３０７における命令の実行が再開される。
＜＜ＲＦＩＣ＞＞
プロセッサの一例として、ＲＦＩＣについて説明する。ＲＦＩＣは、ＲＦＩＤ、無線チップ、無線ＩＤチップ等とも呼ばれている。ＲＦＩＣは、内部に記憶回路を有し、記憶回路で必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦＩＣは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。
図１３は、ＲＦＩＣの構成例を示すブロック図である。ＲＦＩＣ１４００は、アンテナ１４０４、整流回路１４０５、定電圧回路１４０６、復調回路１４０７、変調回路１４０８、論理回路１４０９、ＲＡＭ１４１０、ＲＯＭ（読み取り専用メモリ）１４１１、バッテリ１４１２を有する。これらの回路は、必要に応じて、取捨することができる。例えば、ＲＦＩＣ１４００はアクティブ型であるが、バッテリ１４１２を備えていないパッシブ型とすることもできる。ここでは、ＲＦＩＣ１４００は、アンテナ１４０４を含んだ態様の半導体装置であるが、アンテナ１４０４を含まない半導体装置をＲＦＩＣ１４００と呼ぶこともできる。
実施の形態１の記憶装置は、ＲＡＭ１４１０に適用することができる。実施の形態１の記憶装置はＣＭＯＳ回路との親和性が高いため、ＲＦＩＣ１４００において、製造プロセスを複雑化することなく、アンテナ１４０４以外の回路を１のチップに組み込むことができる。チップに、通信帯域に応じた性能のアンテナ１４０４が実装されている。データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式などがある。本実施の形態に示すＲＦＩＣ１４００は、いずれの方式に用いることも可能である。
アンテナ１４０４は、通信器１４２０に接続されたアンテナ１４２１との間で無線信号１４２２の送受信を行うためのものである。また、整流回路１４０５は、アンテナ１４０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電電圧を生成するための回路である。なお、整流回路１４０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
定電圧回路１４０６は、入力電圧から安定した電源電位を生成し、各回路に供給するための回路である。なお、定電圧回路１４０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、論理回路１４０９のリセット信号を生成するための回路である。
復調回路１４０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路１４０８は、アンテナ１４０４から出力するデータに応じて変調を行うための回路である。
論理回路１４０９は復調信号を解読し、処理を行うための回路である。ＲＡＭ１４１０は、入力された情報を保持する回路であり、行デコーダ、列デコーダ、ドライバ、記憶領域などを有する。また、ＲＯＭ１４１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
＜＜電子部品の作製方法例、および構成例＞＞
ここでは、半導体装置の一例として、電子部品、及び記憶装置や電子部品を具備する電子機器等について説明する。図１４Ａは、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、ＩＣ用パッケージ、またはパッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、ここでは、その一例について説明することとする。
トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図１４Ａに示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板を複数のチップに分離するダイシング工程を行う（ステップＳ２）。基板を複数に分割する前に、基板を薄膜化して、前工程での基板の反り等を低減し、部品の小型化を図る。
チップをピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。ダイボンディング工程におけるチップとリードフレームとの接着は樹脂やテープによって行えばよい。接着方法は製品に適した方法を選択すればよい。ダイボンディング工程は、インターポーザ上にチップを搭載し接合してもよい。ワイヤーボンディング工程で、リードフレームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的に接続する（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。ワイヤーボンディングは、ボールボンディングとウェッジボンディングの何れでもよい。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。リードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。パッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。検査工程（ステップＳ８）を経て、電子部品が完成する（ステップＳ９）。上掲した実施の形態の半導体装置を組み込むことで、低消費電力で、小型な電子部品を提供することができる。
図１４Ｂは電子部品の斜視模式図である。一例として、図１４ＢはＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）を示している。図１４Ｂに示す電子部品７０００は、リード７００１及び回路部７００３を示している。回路部７００３には、例えば、実施の形態１の記憶装置や本実施の形態のプロセッシング等の半導体装置が作製されている。電子部品７０００は、例えばプリント基板７００２に実装される。このような電子部品７０００が複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子機器に搭載することができる。完成した回路基板７００４は、電子機器等の内部に設けられる。例えば、電子部品７０００は、データを記憶するランダムアクセスメモリ、ＣＰＵ、ＭＣＵ（マイクロコントローラユニット）、ＦＰＧＡ、無線ＩＣ等の各種の処理を実行するプロセッサに用いることができる。電子部品７０００を搭載することで、電子機器の消費電力を削減することができる。または、電子機器を小型化することが容易になる。
よって、電子部品７０００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡、車載用電子機器等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このような電子機器としては、表示装置、パーソナルコンピュータ（ＰＣ）、情報端末、記録媒体を備えた画像再生装置（ＤＶＤ、ブルーレイディスク、フラッシュメモリ、ＨＤＤ等の記録媒体を再生する装置、および画像を表示するための表示部を有する装置）に用いることができる。
その他に、本発明の一形態に係る電子部品を用いることができる電子機器には、スマートフォン、携帯電話、携帯型を含むゲーム機、電子書籍端末、カメラ（ビデオカメラ、デジタルスチルカメラ等）、ウエアラブル情報端末（ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレッド型、腕時計型、ネックレス型等）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、テレビジョン放送受信用チューナ、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。電子機器の具体例を図１５に示す。
図１５Ａに示す携帯型ゲーム機２９００は、筐体２９０１、筐体２９０２、表示部２９０３、表示部２９０４、マイクロホン２９０５、スピーカー２９０６、操作キー２９０７等を有する。表示部２９０３は、入力装置としてタッチスクリーンが設けられており、スタイラス２９０８等により操作可能となっている。
図１５Ｂに示す情報端末２９１０は、筐体２９１１に、表示部２９１２、マイク２９１７、スピーカー部２９１４、カメラ２９１３、外部接続部２９１６、および操作用のボタン２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型ＰＣ、電子書籍端末等として用いることができる。
図１５Ｃに示すノート型ＰＣ２９２０は、筐体２９２１、表示部２９２２、キーボード２９２３、およびポインティングデバイス２９２４等を有する。
図１５Ｄに示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９４３、操作キー２９４４、レンズ２９４５、および接続部２９４６等を有する。操作キー２９４４およびレンズ２９４５は筐体２９４１に設けられており、表示部２９４３は筐体２９４２に設けられている。そして、筐体２９４１と筐体２９４２は、接続部２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。
図１５Ｅにバングル型の情報端末の一例を示す。情報端末２９５０は、筐体２９５１、および表示部２９５２等を有する。表示部２９５２は、曲面を有する筐体２９５１に支持されている。表示部２９５２には、可撓性基板が用いられた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末２９５０を提供することができる。
図１５Ｆに腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、表示部２９６２、バンド２９６３、バックル２９６４、操作ボタン２９６５、入出力端子２９６６などを備える。情報端末２９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
表示部２９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部２９６２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部２９６２に表示されたアイコン２９６７に触れることで、アプリケーションを起動することができる。操作ボタン２９６５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末２９６０に組み込まれたオペレーティングステムにより、操作ボタン２９６５の機能を設定することもできる。
また、情報端末２９６０は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末２９６０は入出力端子２９６６を備え、他の情報端末とコネクタを介して直接データのやりとりを行うことができる。また入出力端子２９６６を介して充電を行うこともできる。なお、充電動作は入出力端子２９６６を介さずに無線給電により行ってもよい。
図１５Ｇに家庭用電気製品の一例として電気冷凍冷蔵庫を示す。電気冷凍冷蔵庫２９７０は、筐体２９７１、冷蔵室用扉２９７２、および冷凍室用扉２９７３等を有する。
図１５Ｈは、自動車の構成の一例を示す外観図である。自動車２９８０は、車体２９８１、車輪２９８２、ダッシュボード２９８３、およびライト２９８４等を有する。自動車２９８０に限らず、本実施の形態の電子部品は、船舶、航空機、２輪自動車にも組み込むことができる。
〔実施の形態３〕
本実施の形態では、ＯＳトランジスタのデバイス構造等について説明する。
　＜＜トランジスタの構成例１＞＞
図１６Ａはトランジスタ４００ａの上面図である。図１６Ｂは、Ａ１−Ａ２線による図１６Ａの断面図であり、図１６Ｃは、Ａ３−Ａ４線による図１６Ａの断面図である。なお、Ａ１−Ａ２線の方向をトランジスタ４００ａのチャネル長方向と、Ａ３−Ａ４線の方向をトランジスタ４００ａのチャネル幅方向と呼ぶ場合がある。なお、図１６Ａでは、図の明瞭化のために一部の要素を省いて図示している。図１８Ａ乃至２２Ａ等の上面図も図１６Ａと同様である。
トランジスタ４００ａは基板４５０上に形成されている。トランジスタ４００ａは、絶縁膜４０１—４０８、導電膜４１１−４１４、導電膜４２２—４２４、金属酸化物４３１—４３３を有する。ここでは、金属酸化物４３１−４３３をまとめて、金属酸化物４３０と呼称する場合がある。
金属酸化物４３２は半導体であり、チャネル形成領域が設けられている。金属酸化物４３１と金属酸化物４３２とで金属酸化物の積層が形成される。積層は領域４４１、４４２を有する。領域４４１は、導電膜４２１と積層とが接する領域に形成され、領域４４２は、導電膜４２３と積層とが接する領域に形成される。積層において、領域４４１、４４２は他の領域よりも抵抗率が低い低抵抗領域である。積層が領域４４１を有することで、導電膜４２１との間のコンタクト抵抗を低減させることが可能になる。同様に、積層が領域４４２を有することで、導電膜４２３との間のコンタクト抵抗を低減させることが可能になる。
導電膜４２１、４２２の積層、および導電膜４２３、４２４の積層は、それぞれ、ソース電極又はドレイン電極を構成する。導電膜４２２は導電膜４２１よりも酸素を透過しにくい機能を有する。これにより、酸化による導電膜４２１の導電率の低下を防ぐことが可能になる。同様に、導電膜４２４は導電膜４２３よりも酸素を透過しにくい機能を有しているので、酸化による導電膜４２３の導電率の低下を防ぐことが可能になる。
導電膜４１１—４１３は、トランジスタ４００ａのゲート電極（フロントゲート電極）を構成する。導電膜４１１−４１３のゲート電極を構成している領域は、絶縁膜４０５などに形成された開口部４１５を埋めるように自己整合的に形成される。導電膜４１１、４１３は、導電膜４１２よりも酸素を透過しにくいことが好ましい。これにより、酸化による導電膜４１２の導電率の低下を防ぐことが可能になる。導電膜４１４はバックゲート電極を構成する。導電膜４１４は、場合によっては省略してもよい。
絶縁膜４０５−４０８は、トランジスタ４００ａの保護絶縁膜又は層間絶縁膜を構成する。特に、絶縁膜４０６はゲート絶縁膜を構成する。絶縁膜４０１−４０４は、トランジスタ４００ａの下地絶縁膜の機能を有する。特に、絶縁膜４０２−４０４は、バックゲート側のゲート絶縁膜の機能も有する。
図１６Ｃに示すように、金属酸化物４３２の側面は、導電膜４１１に囲まれている。このようなデバイス構造をとることで、ゲート電極（導電膜４１１−４１３）の電界によって、金属酸化物４３２を電気的に取り囲むことができる。ゲート電極の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。そのため、金属酸化物４３２の全体（バルク）にチャネルが形成される。ｓ−ｃｈａｎｎｅｌ構造は、トランジスタのソース−ドレイン間に大電流を流すことができ、トランジスタのオン電流を高くすることができる。ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、プロセッサや、記憶装置等など微細化されたトランジスタが要求される半導体装置に適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。
図１６Ｂに示すように、導電膜４１１—４１３の積層と導電膜４２２とは、絶縁膜４０５、４０６を間に介して、互いに重なる領域を有する。同様に、導電膜４１１—４１３の積層と導電膜４２３とは、絶縁膜４０５、４０６を間に介して、互いに重なる領域を有する。これらの領域は、ゲート電極と、ソース電極又はドレイン電極との間に生じた寄生容量として機能し、トランジスタ４００ａの動作速度を低下させる原因になり得る。トランジスタ４００ａは、比較的厚い絶縁膜４０５を設けることで、上述の寄生容量を低下させることが可能になる。絶縁膜４０５は、比誘電率の低い材料からなることが好ましい。
図１７Ａは、トランジスタ４００ａのチャネル形成領域の拡大図である。図１７Ａにおいて、導電膜４１１の底面が、絶縁膜４０６及び金属酸化物４３３を介して、金属酸化物４３２の上面と接している領域のチャネル長方向の長さを、幅ＬＧとする。幅ＬＧは、トランジスタ４００ａのゲート電極の線幅を表す。また、図１７Ａにおいて、導電膜４２１と導電膜４２３と間の長さを、幅ＬＳＤとする。幅ＬＳＤは、トランジスタ４００ａのソース電極とドレイン電極との間の長さを表す。
幅ＬＳＤは最小加工寸法で決定されることが多い。図１７Ａに示すように、幅ＬＧは、幅ＬＳＤよりも小さい。これは、トランジスタ４００ａのゲート電極の線幅を最小加工寸法よりも小さくすることが可能であることを示している。例えば、幅ＬＧは、５ｎｍ以上６０ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とすることが可能になる。
図１７Ａにおいて、導電膜４２１及び導電膜４２２の厚さの合計、又は、導電膜４２３及び導電膜４２４の厚さの合計を高さＨＳＤと表す。絶縁膜４０６の厚さを高さＨＳＤと同じか、それよりも小さくすることで、ゲート電極の電界をチャネル形成領域全体に印加することが可能になり好ましい。例えば、絶縁膜４０６の厚さは３０ｎｍ以下、好ましくは１０ｎｍ以下とする。
また、導電膜４２２と導電膜４１１と間に形成される寄生容量、及び、導電膜４２４と導電膜４１１と間に形成される寄生容量の大きさは、絶縁膜４０５の厚さに反比例する。例えば、絶縁膜４０５の厚さを絶縁膜４０６の厚さの３倍以上とする、好ましくは５倍以上とすることで、これらの寄生容量は無視できるほど小さくなり、トランジスタ４００ａの高周波特性が向上されるため好ましい。以下、トランジスタ４００ａの各構成要素について説明を行う。
＜金属酸化物＞
金属酸化物４３２は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。金属酸化物４３２は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、金属酸化物４３２は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）またはスズ（Ｓｎ）などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせてもよい。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、金属酸化物のエネルギーギャップを大きくする機能を有する元素である。また、金属酸化物４３２は、亜鉛（Ｚｎ）を含むと好ましい。金属酸化物は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、金属酸化物４３２は、インジウムを含む酸化物半導体に限定されない。金属酸化物４３２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであってもよい。
金属酸化物４３２は、例えば、エネルギーギャップが大きい酸化物半導体を用いる。金属酸化物４３２のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。金属酸化物４３２には後述するＣＡＡＣ−ＯＳを用いることが好ましい。
例えば、金属酸化物４３１、４３３は、金属酸化物４３２を構成する金属元素を少なくとも１種類含むことが好ましい。これにより、金属酸化物４３１と金属酸化物４３２との界面、および金属酸化物４３２と金属酸化物４３３との界面において、界面準位が形成されにくい。
なお、金属酸化物４３１がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。金属酸化物４３１をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４などが好ましい。
また、金属酸化物４３２がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％よりも高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％よりも高く、Ｍが６６ａｔｏｍｉｃ％未満とする。金属酸化物４３２をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される金属酸化物４３２の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
また、金属酸化物４３３がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％よりも高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％よりも高くする。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４などが好ましい。また、金属酸化物４３３は、金属酸化物４３１と同種の金属酸化物を用いてもよい。
また、金属酸化物４３１または金属酸化物４３３がインジウムを含まなくてもよい場合がある。例えば、金属酸化物４３１または金属酸化物４３３が酸化ガリウムであってもよい。
＜エネルギーバンド構造＞
図１７Ｂに示すエネルギーバンド構造図を用いて、金属酸化物４３１—４３３の積層により構成される金属酸化物４３０の機能およびその効果について説明する。図１７Ｂは、図１７ＡのＹ１−Ｙ２線で示した部位のエネルギーバンド構造を示している。Ｅｃ４０４、Ｅｃ４３１、Ｅｃ４３２、Ｅｃ４３３、Ｅｃ４０６は、それぞれ、絶縁膜４０４、金属酸化物４３１、金属酸化物４３２、金属酸化物４３３、絶縁膜４０６の伝導帯下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定できる。
絶縁膜４０４、４０６は絶縁体であるため、Ｅｃ４０６およびＥｃ４０４は、Ｅｃ４３１、Ｅｃ４３２、およびＥｃ４３３よりも真空準位に近い（電子親和力が小さい）。
金属酸化物４３２は、金属酸化物４３１および金属酸化物４３３よりも電子親和力の大きい金属酸化物を用いることが好ましい。例えば、金属酸化物４３２には、金属酸化物４３１、４３３よりも電子親和力が０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい金属酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、金属酸化物４３３はインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
トランジスタ４００ａにゲート電圧を印加すると、金属酸化物４３０において、電子親和力の大きい金属酸化物４３２にチャネルが形成される。このとき、電子は、金属酸化物４３１、４３３の中ではなく、金属酸化物４３２の中を主として移動する。そのため、金属酸化物４３１と絶縁膜４０４との界面、あるいは、金属酸化物４３３と絶縁膜４０６との界面に、電子の流れを阻害する界面準位が多く存在したとしても、トランジスタ４００ａのオン電流にはほとんど影響を与えない。金属酸化物４３１、４３３は絶縁膜のように機能する。
金属酸化物４３１と金属酸化物４３２と間には、金属酸化物４３１と金属酸化物４３２との混合領域が存在する場合がある。また、金属酸化物４３２と金属酸化物４３３と間には、金属酸化物４３２と金属酸化物４３３との混合領域とが存在する場合がある。混合領域は、界面準位密度が低くなる。そのため、金属酸化物４３１—４３３の積層は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
金属酸化物４３１と金属酸化物４３２との界面、あるいは、金属酸化物４３２と金属酸化物４３３との界面は、上述したように界面準位密度が小さいため、金属酸化物４３２中で電子の移動が阻害されることが少ないので、トランジスタ４００ａのオン電流を高くすることが可能になる。
例えば、トランジスタ４００ａ中の電子の移動は、チャネル形成領域の物理的な凹凸が大きい場合に阻害される。トランジスタ４００ａのオン電流を高くするためには、例えば、金属酸化物４３２の上面または下面（被形成面、ここでは金属酸化物４３１の上面）の、１μｍ×１μｍの範囲における二乗平均平方根ＲＭＳ：Ｒｏｏｔ　Ｍｅａｎ　Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さＲａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。
チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。例えば、金属酸化物４３２が酸素欠損ＶＯとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、金属酸化物４３２中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。
例えば、金属酸化物４３２のある深さにおいて、または、金属酸化物４３２のある領域において、二次イオン質量分析法ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下である。
金属酸化物４３２の酸素欠損を低減するために、例えば、絶縁膜４０４に含まれる過剰酸素を、金属酸化物４３１を介して金属酸化物４３２まで移動させる方法などがある。この場合、金属酸化物４３１は、酸素透過性を有する層（酸素を通過または透過させる層）であることが好ましい。
金属酸化物４３２の厚さは１ｎｍ以上２０ｎｍ以下とすることができる。金属酸化物４３２の厚さはチャネル長に依存するし、チャネル長が短いほど薄くでき、例えば１ｎｍ以上１５ｎｍ以下とすること、または１ｎｍ上１０ｎｍ以下とすることができる。
金属酸化物４３１の厚さは５ｎｍ以上２００ｎｍ以下とすることができ、または、１０ｎｍ以上１２０ｎｍ以下、または２０ｎｍ以下１２０ｎｍ以上、または、４０ｎｍ以上８０ｎｍ以下とすることができる。金属酸化物４３１を金属酸化物４３２よりも厚いことが好ましい。金属酸化物４３１を厚くすることで、隣接する絶縁体と金属酸化物４３１との界面からチャネル形成領域までの距離を離すことができる。
金属酸化物４３３の厚さは１ｎｍ以上１００ｎｍ以下とすることができ、または、１ｎｍ以上５０ｎｍ以下、または１ｎｍ以上１０ｎｍ以下とすることができる。また、また、トランジスタ４００ａのオン電流を高くするためには、金属酸化物４３３は金属酸化物４３１よりも薄い方が好ましい。
例えば、金属酸化物４３２と金属酸化物４３１との間に、例えば、ＳＩＭＳによるシリコン濃度が、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満である領域を有する。また、金属酸化物４３２と金属酸化物４３３との間に、ＳＩＭＳによるシリコン濃度が、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満である領域を有する。
また、金属酸化物４３２の水素濃度を低減するために、金属酸化物４３１および金属酸化物４３３の水素濃度を低減すると好ましい。金属酸化物４３１および金属酸化物４３３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、金属酸化物４３２の窒素濃度を低減するために、金属酸化物４３１および金属酸化物４３３の窒素濃度を低減すると好ましい。金属酸化物４３１および金属酸化物４３３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
金属酸化物４３１—４３３の成膜は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法またはＰＬＤ（Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤＡｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行えばよい。
金属酸化物４３１、４３２を形成した後に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。第１の加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、金属酸化物４３１、４３２の結晶性を高めることや、水素や水などの不純物を除去することが可能になる。
図１７は金属酸化物４３０が３層構造の例であるが、これに限定されない。例えば、金属酸化物４３０を金属酸化物４３１または金属酸化物４３３のない２層構造とすることができる。または、金属酸化物４３０の上、下、あるいは層中の少なくとも一箇所に、金属酸化物４３１—４３３として例示した金属酸化物の単層、または積層を設けて、ｎ層構造（ｎは３よりも大きな整数）とすることもできる。
＜基板＞
基板４５０としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、整流素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板４５０として、可撓性基板を用いてもよい。なお、可撓性基板上にトランジスタを設ける方法としては、非可撓性の基板上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板４５０に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。また、基板４５０として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板４５０は伸縮性を有してもよい。また、基板４５０は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよいし、元の形状に戻らない性質を有してもよい。基板４５０の厚さは、例えば、５μｍ以上７００μｍ以下であればよく、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下である。基板４５０を薄くすると、半導体装置を軽量化することができる。また、基板４５０を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板４５０上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
基板４５０に適用できる可撓性基板には、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維ななど或る。可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板には、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可撓性基板である基板４５０として好適である。
＜下地絶縁膜＞
絶縁膜４０１は、基板４５０と導電膜４１４を電気的に分離させる機能を有する。絶縁膜４０１又は絶縁膜４０２は、単層構造または積層構造の絶縁膜で形成される。絶縁膜を構成する材料には、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどがある。また、絶縁膜４０２として、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）、若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シリコンを用いてもよい。また、絶縁膜４０２の上面の平坦性を高めるために、絶縁膜４０２の成膜後にＣＭＰ法等を用いた平坦化処理を行ってもよい。
なお、本明細書等において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
絶縁膜４０４は、酸化物を含むことが好ましい。特に加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁膜４０４から脱離した酸素は金属酸化物４３０に供給され、金属酸化物４３０の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度は１００℃以上７００℃以下、または１００℃以上５００℃以下であることが好ましい。
絶縁膜４０４は、金属酸化物４３０に酸素を供給することができる酸化物を含むことが好ましい。例えば、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、絶縁膜４０４として、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いてもよい。絶縁膜４０４に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁膜４０４の成膜を行えばよい。または、成膜後の絶縁膜４０４に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
例えば、成膜後の絶縁膜４０４に、酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。また、絶縁膜４０４の上面の平坦性を高めるために、絶縁膜４０４を成膜した後、ＣＭＰ法等を用いた平坦化処理を行ってもよい。
絶縁膜４０３は、絶縁膜４０４に含まれる酸素が減少することを防ぐパッシベーション機能を有する。具体的には、絶縁膜４０３によって、絶縁膜４０４に含まれる酸素が導電膜４１４に含まれる金属と結びつくことを防いでいる。絶縁膜４０３は、酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロッキングする機能を有する。絶縁膜４０３を設けることで、金属酸化物４３０からの酸素の外部への拡散と、外部から金属酸化物４３０への水素、水等の入り込みを防ぐことができる。絶縁膜４０３は、例えば、窒化物、窒化酸化物、酸化物、または酸化窒化物を含む絶縁物で形成することができる。該絶縁物としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
トランジスタ４００ａは、電荷捕獲層に電子を注入することで、しきい値電圧を制御することが可能になる。電荷捕獲層は、絶縁膜４０２又は絶縁膜４０３に設けることが好ましい。例えば、絶縁膜４０３を酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケート等で形成することで、電荷捕獲層として機能させることができる。
＜バックゲート電極、ゲート電極、ソース電極、およびドレイン電極＞
導電膜４１１−４１４、４２１−４２４は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
また、導電膜４２１−４２４には、酸化イリジウム、酸化ルテニウム、ストロンチウムルテナイトなど、貴金属を含む導電性酸化物を用いることが好ましい。これらの導電性酸化物は、酸化物半導体と接しても酸化物半導体から酸素を奪うことが少なく、酸化物半導体の酸素欠損を作りにくい。
＜低抵抗領域＞
領域４４１、４４２は、例えば、導電膜４２１、４２３が、金属酸化物４３１、４３２の酸素を引き抜くことで形成される。酸素の引き抜きは、高い温度で加熱するほど起こりやすい。トランジスタ４００ａの作製工程には、いくつかの加熱工程があることから、領域４４１、４４２には酸素欠損が形成される。また、加熱により該酸素欠損のサイトに水素が入りこみ、領域４４１、４４２に含まれるキャリア濃度が増加する。その結果、領域４４１、４４２が低抵抗化する。
＜ゲート絶縁膜＞
絶縁膜４０６は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁膜４０６は、酸化ガリウム、酸化ハフニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、またはシリコンおよびハフニウムを有する酸化窒化物などで形成することが好ましい。
絶縁膜４０６は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを金属酸化物４３３側に有することで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、金属酸化物４３２に混入することを抑制することができる。
例えば、酸化シリコンまたは酸化窒化シリコンを金属酸化物４３３側に有することで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。
＜層間絶縁膜、保護絶縁膜＞
絶縁膜４０５は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁膜４０５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンまたは樹脂などを有することが好ましい。または、絶縁膜４０５は、酸化シリコンまたは酸化窒化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
絶縁膜４０７は、酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロッキングする機能を有する。絶縁膜４０７を設けることで、金属酸化物４３０からの酸素の外部への拡散と、外部から金属酸化物４３０への水素、水等の入り込みを防ぐことができる。絶縁膜４０７は、例えば、窒化物、窒化酸化物、酸化物または酸化窒化物を有する絶縁物で形成することができる。該絶縁物としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等でなる膜がある。酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁膜４０７に適用するのに好ましい。
絶縁膜４０７は、スパッタリング法、ＣＶＤ法など酸素を含むプラズマを用いて成膜することで、絶縁膜４０５、４０６の側面及び表面に、酸素を添加することが可能になる。また、絶縁膜４０７を成膜した後、何れかのタイミングにおいて、第２の加熱処理を行うことが好ましい。第２の加熱処理によって、絶縁膜４０５、４０６に添加された酸素が、絶縁膜中を拡散し、金属酸化物４３０に到達し、金属酸化物４３０の酸素欠損を低減することが可能になる。
絶縁膜４０７は、酸素をブロックする機能を有し、酸素が絶縁膜４０７より上方に拡散することを防ぐ。同様に、絶縁膜４０３は、酸素をブロックする機能を有し、酸素が絶縁膜４０３より下方に拡散することを防ぐ。
なお、第２の加熱処理は、絶縁膜４０５、４０６に添加された酸素が金属酸化物４３０まで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照することができる。または、第２の加熱処理は、第１の加熱処理よりも低い温度が好ましい。第１の加熱処理と第２の加熱処理の温度差は、２０℃以上１５０℃以下であればよく、好ましくは４０℃以上１００℃以下である。これにより、絶縁膜４０４から余分に酸素が放出することを抑えることができる。なお、第２の加熱処理は、同等の加熱処理を各層の成膜時の加熱によって兼ねることができる場合、行わなくてもよい場合がある。このように、金属酸化物４３０は、絶縁膜４０７の成膜及び第２の加熱処理によって、上下方向から酸素が供給されることが可能になる。また、Ｉｎ−Ｍ−Ｚｎ酸化物など、酸化インジウムを含む膜を絶縁膜４０７として成膜することで、絶縁膜４０５、４０６に酸素を添加してもよい。
絶縁膜４０８には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、絶縁膜４０８には、ポリイミド樹脂等の絶縁膜４０５に用いることができる樹脂を用いることもできる。また、絶縁膜４０８は上記材料の積層であってもよい。
　＜＜トランジスタの構成例２＞＞
図１６に示すトランジスタ４００ａは、導電膜４１４及び絶縁膜４０２、４０３を省略してもよい。その場合の例を図１８に示す。図１８Ａはトランジスタ４００ｂの上面図である。図１８Ｂは図１８ＡのＡ１−Ａ２線断面図であり、図１８Ｃは図１８ＡのＡ３−Ａ４線断面図である。
　＜＜トランジスタの構成例３＞＞
図１６に示すトランジスタ４００ａにおいて、導電膜４２１、４２３は、ゲート電極（導電膜４１１乃至４１３）と重なる部分の膜厚を薄くしてもよい。その場合の例を図１９に示す。図１９Ａはトランジスタ４００ｃの上面図である。図１９Ｂは図１９ＡのＡ１−Ａ２線断面図であり、図１９ＣはＡ３−Ａ４線断面図である。
図１９Ｂに示すように、トランジスタ４００ｃでは、ゲート電極と重なる部分の導電膜４２１が薄膜化され、その上を導電膜４２２が覆っている。同様に、ゲート電極と重なる部分の導電膜４２３が薄膜化され、その上を導電膜４２４が覆っている。このような構成とすることで、ゲート電極とソース電極との間の距離、又は、ゲート電極とドレイン電極との間の距離を長くすることが可能になり、ゲート電極とソース電極及びドレイン電極との間に形成される寄生容量を低減することが可能になる。その結果、高速動作が可能なトランジスタを得ることが可能になる。
　＜＜トランジスタの構成例４＞＞
図２０Ａはトランジスタ４００ｄの上面図である。図２０Ｂは図２０ＡのＡ１−Ａ２線断面図であり、図２０ＣはＡ３−Ａ４線断面図である。トランジスタ４００ｄもトランジスタ４００ａ等と同様に、ｓ−ｃｈａｎｎｅｌ構造のトランジスタである。トランジスタ４００ｄでは、ゲート電極を構成する導電膜４１２の側面に接して、絶縁膜４０９が設けられている。絶縁膜４０９および導電膜４１２が絶縁膜４０８に覆われている。絶縁膜４０９はトランジスタ４００ｄのサイドウォール絶縁膜として機能する。トランジスタ４００ｄもトランジスタ４００ａと同様に、ゲート電極を導電膜４１１−４１３の積層としてもよい。
絶縁膜４０６及び導電膜４１２は、少なくとも一部が導電膜４１４及び金属酸化物４３２と重なる。導電膜４１２のチャネル長方向の側面端部と絶縁膜４０６のチャネル長方向の側面端部は概略一致していることが好ましい。ここで、絶縁膜４０６はトランジスタ４００ｄのゲート絶縁膜として機能し、導電膜４１２はトランジスタ４００ｄのゲート電極として機能し、絶縁膜４０９はトランジスタ４００ｄのサイドウォール絶縁膜として機能する。
金属酸化物４３２は、金属酸化物４３３および絶縁膜４０６を介して導電膜４１２と重なる領域を有する。金属酸化物４３１の外周が金属酸化物４３２の外周と概略一致し、金属酸化物４３３の外周が金属酸化物４３１及び金属酸化物４３２の外周よりも外側に位置することが好ましい。ここでは、金属酸化物４３３の外周が金属酸化物４３１の外周よりも外側に位置する形状となっているが、本実施の形態に示すトランジスタはこれに限定されない。例えば、金属酸化物４３１の外周が金属酸化物４３３の外周より外側に位置してもよいし、金属酸化物４３１の側面端部と、金属酸化物４３３の側面端部とが概略一致する形状としてもよい。
図２０Ｄに図２０Ｂの部分拡大図を示す。図２０Ｄに示すように、金属酸化物４３０には、領域４６１ａ、４６１ｂ、４６１ｃ、４６１ｄ及び４６１ｅが形成されている。領域４６１ｂ−４６１ｅは、領域４６１ａと比較してドーパントの濃度が高く、低抵抗化されている。さらに、領域４６１ｂ及び領域４６１ｃは、領域４６１ｄ及び領域４６１ｅと比較して水素の濃度が高く、より低抵抗化されている。例えば、領域４６１ａは、領域４６１ｂまたは領域４６１ｃのドーパントの最大濃度に対して、５％以下の濃度の領域、２％以下の濃度の領域、または１％以下の濃度の領域とすればよい。なお、ドーパントを、ドナー、アクセプター、不純物または元素と言い換えてもよい。
図２０Ｄに示すように、金属酸化物４３０において、領域４６１ａは導電膜４１２と概ね重なる領域であり、領域４６１ｂ、領域４６１ｃ、領域４６１ｄ及び領域４６１ｅは、領域４６１ａを除いた領域である。領域４６１ｂ及び領域４６１ｃにおいては、金属酸化物４３３の上面が絶縁膜４０７と接する。領域４６１ｄ及び領域４６１ｅにおいては、金属酸化物４３３の上面が絶縁膜４０９又は絶縁膜４０６と接する。つまり、図２０Ｄに示すように、領域４６１ｂと領域４６１ｄの境界は、絶縁膜４０７と絶縁膜４０９の側面端部の境界と重なる部分である。領域４６１ｃと領域４６１ｅの境界についても同様である。ここで、領域４６１ｄ及び領域４６１ｅの一部が、金属酸化物４３２の導電膜４１２と重なる領域（チャネル形成領域）の一部と重なることが好ましい。例えば、領域４６１ｄ及び領域４６１ｅのチャネル長方向の側面端部は、導電膜４１２の側面端部より距離ｄだけ導電膜４１２の内側に位置することが好ましい。このとき、絶縁膜４０６の膜厚Ｈ４０６および距離ｄは、０．２５Ｈ４０６＜ｄ＜Ｈ４０６を満たすことが好ましい。
このように、金属酸化物４３０の導電膜４１２と重なる領域の一部に領域４６１ｄ及び領域４６１ｅが形成される。これにより、トランジスタ４００ｄのチャネル形成領域と抵抗化された領域４６１ｄ及び領域４６１ｅが接し、領域４６１ｄおよび領域４６１ｅと、領域４６１ａとの間に、高抵抗のオフセット領域が形成されないため、トランジスタ４００ｄのオン電流を増大させることができる。さらに、領域４６１ｄ及び領域４６１ｅのチャネル長方向の側面端部が上記の範囲を満たして形成されることで、領域４６１ｄ及び領域４６１ｅがチャネル形成領域に対して深く形成されすぎて常に導通状態になってしまうことも防ぐことができる。
領域４６１ｂ、領域４６１ｃ、領域４６１ｄ及び領域４６１ｅは、イオン注入法などのイオンドーピング処理により形成される。このため、図２０Ｄに示すように、領域４６１ｄ及び領域４６１ｅのチャネル長方向の側面端部の位置が、金属酸化物４３３上面から深くなるに従って、金属酸化物４３０のチャネル長方向の側面端部側にシフトする場合がある。このとき、距離ｄは、最も導電膜４１２の内側の近くに位置する、領域４６１ｄ及び領域４６１ｅのチャネル長方向の側面端部と、導電膜４１２のチャネル長方向の側面端部との間の距離とする。
この場合、例えば、金属酸化物４３１中に形成される領域４６１ｄ及び領域４６１ｅが導電膜４１２と重なる領域に形成されない場合がある。この場合、金属酸化物４３１又は金属酸化物４３２に形成される領域４６１ｄ及び領域４６１ｅの少なくとも一部が導電膜４１２と重なる領域に形成されることが好ましい。
また、金属酸化物４３１、金属酸化物４３２及び金属酸化物４３３の絶縁膜４０７との界面近傍（に低抵抗領域４５１及び低抵抗領域４５２が形成されることが好ましい。低抵抗領域４５１及び低抵抗領域４５２は、絶縁膜４０７に含まれる元素の少なくとも一が含まれる。低抵抗領域４５１及び低抵抗領域４５２の一部が、金属酸化物４３２の導電膜４１２と重なる領域（チャネル形成領域）と概略接するか、当該領域の一部と重なることが好ましい。
また、金属酸化物４３３は絶縁膜４０７と接する領域が大きいため、低抵抗領域４５１及び低抵抗領域４５２は金属酸化物４３３に形成されやすい。金属酸化物４３３における低抵抗領域４５１と低抵抗領域４５２は、金属酸化物４３３の低抵抗領域４５１及び低抵抗領域４５２ではない領域（例えば、金属酸化物４３３の導電膜４１２と重なる領域）よりも、絶縁膜４０７に含まれる元素の濃度が高い。
領域４６１ｂ中に低抵抗領域４５１が形成され、領域４６１ｃ中に低抵抗領域４５２が形成される。金属酸化物４３０の理想的な構造は、例えば、添加元素の濃度が最も高い領域が低抵抗領域４５１、４５２であり、次に濃度が高い領域が、領域４６１ｂ、領域４６１ｃ−４６１ｅの低抵抗領域４５１、４５２を含まない領域であり、濃度が最も低い領域が領域４６１ａであることである。添加元素とは、領域４６１ｂ、４６１ｃを形成するためのドーパント、および低抵抗領域４５１、４５２に絶縁膜４０７から添加される元素が該当する。
なおトランジスタ４００ｄでは低抵抗領域４５１、４５２が形成される構成としているが、本実施の形態に示すトランジスタは限られるものではない。例えば、領域４６１ｂ及び領域４６１ｃの抵抗が十分低い場合、低抵抗領域４５１及び低抵抗領域４５２を形成する必要はない。
　＜＜トランジスタの構成例５＞＞
図２１にトランジスタの構成の一例を示す。図２１Ａはトランジスタの構成の一例を示す上面図である。図２１Ｂは、図２１Ａのｙ１−ｙ２線断面図であり、図２１Ｃはｘ１−ｘ２線断面図であり、図２１Ｄはｘ３−ｘ４線断面図である。
トランジスタ４００ｅもトランジスタ４００ａ同様に、ｓ−ｃｈａｎｎｅｌ構造のトランジスタである。トランジスタ４００ｅには、導電膜４７１、導電膜４７２が設けられている。導電膜４７１、４７２は、それぞれ、ソース電極またはドレイン電極として機能する。トランジスタ４００ａと同様に、ゲート電極を導電膜４１１−４１３の積層としてもよい。
金属酸化物４３０は、金属酸化物４３１、金属酸化物４３２、金属酸化物４３３の順に積層している部分を有する。導電膜４７１、４７２は、金属酸化物４３１および金属酸化物４３３とでなる積層上に設けられている。金属酸化物４３３は、金属酸化物４３１、４３２、および導電膜４７１、４７２を覆うように形成されている。絶縁膜４０６は金属酸化物４３３を覆っている。ここでは、金属酸化物４３３と絶縁膜４０６は同じマスクを用いてエッチングされている。
導電膜４７１、４７２は、金属酸化物４３１と金属酸化物４３２との積層を形成するために使用されるハードマスクから作製されている。そのため、導電膜４７１、４７２は、金属酸化物４３１および金属酸化物４３２の側面に接する領域を有していない。例えば、次のような工程を経て、金属酸化物４３１、４３２、導電膜４７１、４７２を作製することができる。金属酸化物４３１、４３２を構成する２層の酸化物半導体膜を形成する。酸化物半導体膜上に、単層または積層の導電膜を形成する。この導電膜をエッチングしてハードマスクを形成する。このハードマスクを用いて、２層の酸化物半導体膜をエッチングして、金属酸化物４３１と金属酸化物４３２の積層を形成する。次に、ハードマスクをエッチングして、導電膜４７１、４７２を形成する。
　＜＜トランジスタの構成例６＞＞
図２２Ａはトランジスタ４００ｆの上面図である。図２２Ｂは図２２ＡのＡ１−Ａ２線による図２２Ａの断面図である。
トランジスタ４００ｆは、ゲート電極を構成する導電膜４８９と、バックゲート電極を構成する導電膜４８８と、半導体４８２と、ソース電極またはドレイン電極を構成する導電膜４８３、４８４と、絶縁膜４８１、４８５−４８７とを有する。
導電膜４８９は、絶縁表面上に設けられる。導電膜４８９と、半導体４８２とは、絶縁膜４８１を間に挟んで、互いに重なる。また、絶縁膜４８５、絶縁膜４８６及び絶縁膜４８７を間に挟んで、導電膜４８８と半導体４８２とは互いに重なる。また、導電膜４８３及び導電膜４８４は半導体４８２に接続されている。
なお、図２２Ｂでは、半導体４８２、導電膜４８３及び導電膜４８４上に、順に積層された絶縁膜４８５—４８７が設けられている場合を例示しているが、半導体４８２、導電膜４８３及び導電膜４８４上に設けられる絶縁膜は、一層でも良いし、複数の絶縁膜の積層でもよい。
半導体４８２に酸化物半導体を用いた場合、絶縁膜４８６は、化学量論的組成以上の酸素が含まれており、加熱により上記酸素の一部を半導体４８２に供給する機能を有する絶縁膜であることが望ましい。ただし、絶縁膜４８６を半導体４８２上に直接設けると、絶縁膜４８６の形成時に半導体４８２にダメージが与えられる場合、図２２Ｂに示すように、絶縁膜４８５を半導体４８２と絶縁膜４８６の間に設けるとよい。絶縁膜４８５は、その形成時に半導体４８２に与えるダメージが絶縁膜４８６の場合よりも小さく、なおかつ、酸素を透過する機能を有する絶縁膜であることが望ましい。ただし、半導体４８２に与えられるダメージを小さく抑えつつ、半導体４８２上に絶縁膜４８６を直接形成することができるのであれば、絶縁膜４８５は設けなくともよい。
例えば、絶縁膜４８５、４８６には、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いることもできる。
絶縁膜４８７は、酸素、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。或いは、絶縁膜４８７は、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。
絶縁物は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁物には、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。水素、水の拡散を防ぐブロッキング効果を示す絶縁物には、例えば、窒化シリコン、窒化酸化シリコン等がある。これらを用いて、絶縁膜４０７を形成することができる。
絶縁膜４８７が水、水素などの拡散を防ぐブロッキング効果を有する場合、パネル内の樹脂や、パネルの外部に存在する水、水素などの不純物が、半導体４８２に侵入するのを防ぐことができる。半導体４８２に酸化物半導体を用いる場合、酸化物半導体に侵入した水または水素の一部は電子供与体（ドナー）となるため、上記ブロッキング効果を有する絶縁膜４８７を用いることで、トランジスタ４００ｆのしきい値電圧がドナーの生成によりシフトするのを防ぐことができる。
また、半導体４８２に酸化物半導体を用いる場合、絶縁膜４８７が酸素の拡散を防ぐブロッキング効果を有することで、酸化物半導体から酸素が外部に拡散するのを防ぐことができる。よって、酸化物半導体中において、ドナーとなる酸素欠損が低減されるので、トランジスタ４００ｆのしきい値電圧がドナーの生成によりシフトするのを防ぐことができる。
〔実施の形態４〕
本実施の形態では、ＳｉトランジスタとＯＳトランジスタとを積層したデバイス構造を持つ半導体装置について説明する。ここでは、一例として、記憶装置１００のデバイス構造の一例を示す。
図２３Ａ、図２３Ｂは記憶装置１００のデバイス構造を示す断面図であり、代表的に、トランジスタＴｒ３、容量素子Ｃ１、トランジスタＴａｃ１を示している。図２３Ａは、記憶装置１００を構成するトランジスタのチャネル長方向の断面図であり、図２３Ｂは、トランジスタのチャネル幅方向の断面図である。なお、図２３Ａ、図２３Ｂは記憶装置１００のデバイス構造を示すものであり、記憶装置１００を構成するトランジスタの向きは、図示の通りではない場合がある。
記憶装置１００は、下から順に、層７８１乃至７８９を有する。層７８１は、基板７００と、基板７００に形成されたトランジスタＴａｃ１と、素子分離層７０１と、プラグ７１０、７１１などの複数のプラグを有する。層７８１はトランジスタＴａｃ１等のＳｉトランジスタが形成される素子層である。層７８２は、配線７３０、７３１などの複数の配線を有する。層７８３は、プラグ７１２、７１３などの複数のプラグと、複数の配線（図示せず）とを有する。
層７８４は、絶縁膜７０２—７０５と、トランジスタＴｒ３と、プラグ７１４、７１５などの複数のプラグとを有する。ここでは、トランジスタＴｒ３はトランジスタ４００ｃ（図１９）と同様のデバイス構造を有する。層７８４は、トランジスタＴｒ３等のＯＳトランジスタが形成されている素子層である。
層７８５は、配線７３２、７３３などの複数の配線を有する。層７８６は、プラグ７１６などの複数のプラグ、および複数の配線（図示せず）を有する。層７８７は、配線７３４などの複数の配線を有する。層７８８は、容量素子Ｃ１、およびプラグ７１７などの複数のプラグを有する。層７８８はメモリセルアレイ１１０Ａの容量素子Ｃ１、Ｃ２が形成される素子層である。容量素子Ｃ１は電極７５１、電極７５２および絶縁膜７５３を有する。容量素子Ｃ２のデバイス構造は容量素子Ｃ１と同様である。層７８９は、配線７３５などの複数の配線を有する。
基板７００としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ基板などを用いることができる。また、基板７００として、例えば、ガラス基板、石英基板、プラスチック基板、金属基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどを用いてもよい。また、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。ここでは、一例として、基板７００に単結晶シリコンウエハを用いた例を示している。
絶縁膜７０４、７０５は、水素、水等に対するブロッキング効果を有することが好ましい。水、水素等は酸化物半導体中にキャリアを生成する要因の一つであるので、水素、水等に対するブロッキング層を設けることにより、トランジスタＴｒ１の信頼性を向上させることが可能になる。水素、水等に対するブロッキング効果を有する絶縁物には、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等がある。
配線７３０—７３５、及び、プラグ７１０—７１７には、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
図２３において、符号及びハッチングパターンが与えられていない領域は、絶縁体で構成されている。上記絶縁体には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の樹脂を用いることもできる。
〔実施の形態５〕
本実施の形態は、酸化物半導体の構造について説明する。酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体等がある。別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体には、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳ等がある。
一般的に、非晶質構造は、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない等といわれている。
すなわち、安定な酸化物半導体は、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼べず、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体は、完全な非晶質酸化物半導体と呼べない。ａ−ｌｉｋｅ　ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ　ＯＳは、物性的に非晶質酸化物半導体に近い。
＜ＣＡＡＣ−ＯＳ＞
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
（ＸＲＤ）
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、回折角（２θ）が３１°近傍にピークが現れる。このピークがＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても明瞭なピークが観察されない。単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、（１１０）面と等価な結晶面に帰属される６本のピークが観察される。従って、ＸＲＤを用いた構造解析によって、ＣＡＡＣ−ＯＳはａ軸およびｂ軸の配向が不規則であることが確認できる。
（電子回折）
例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたると、リング状の回折パターンが現れる。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれる結晶部のａ軸およびｂ軸は配向性を有さないことが確認できる。
（高分解能ＴＥＭ像）
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（ＴＥＭ像ともいう。）を観察すると、複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像であっても結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ　Ａｂｅｒｒａｔｉｏｎ　Ｃｏｒｒｅｃｔｏｒ）機能を用いることが好ましい。ここでは、球面収差補正機能を用いた高分解能ＴＥＭ像を、Ｃｓ補正高分解能ＴＥＭ像と呼ぶ。
試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像によって、金属原子が層状に配列している領域である結晶部を確認することができる。大きさが１ｎｍ以上の結晶部や、３ｎｍ以上の結晶部があることが確認されている。したがって、結晶部を、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ　Ａｌｉｇｎｅｄ　ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。結晶部は、ＣＡＡＣ−ＯＳの膜を被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を画像処理することで、結晶部が六角形状であることが確認できる。なお、結晶部の形状は、正六角形状とは限らず、非正六角形状である場合が多い。なお、画像処理の方法は次の以下のとおりである。
Ｃｓ補正高分解能ＴＥＭ像を高速フーリエ（ＦＦＴ）変換処理することでＦＦＴ像を取得する。取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理をする。マスク処理したＦＦＴ像を逆高速フーリエ変換（ＩＦＦＴ）処理して、像（ＦＦＴフィルタリング像）を取得する。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であるため、格子配列を示している。
取得したＦＦＴフィルタリング像からは、明確な結晶粒界は確認されていない。歪んだ六角形の結晶部が存在するのは、格子配列を歪ませることによって結晶粒界の形成を抑制しているためであることがわかる。これは、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化すること等によって、ＣＡＡＣ−ＯＳは歪みを許容することができるためと考えられる。
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数の結晶部（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ　ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ　ｃｒｙｓｔａｌ）と称することもできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成等によって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損等）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素等がある。例えば、シリコン等の、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケル等の重金属、アルゴン、二酸化炭素等は、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱等によって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１個／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０個／ｃｍ３未満であり、１×１０−９個／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
（ＸＲＤ）
例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、リング状の回折パターンが観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させると、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
（高分解能ＴＥＭ像）
ｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像では、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域とを確認することができる。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。高分解能ＴＥＭ像では、ｎｃ−ＯＳの結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおける結晶部と起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。結晶部（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ　Ａｌｉｇｎｅｄ　ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ　ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳの構造は、非晶質酸化物半導体よりも規則性が高い。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低い。ただし、ｎｃ−ＯＳは異なる結晶部間で結晶方位に規則性が見られないため、ｎｃ−ＯＳはＣＡＡＣ−ＯＳと比べて欠陥準位密度が高い。
＜ａ−ｌｉｋｅ　ＯＳ＞
ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。例えば、ａ−ｌｉｋｅ　ＯＳの構造の規則性は、ｎｃ−ＯＳよりも低いが、非晶質酸化物半導体よりも高い。ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造である。また、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度が低い。これは、ａ−ｌｉｋｅ　ＯＳが鬆（低密度領域）を有するためである。鬆は高分解能断面ＴＥＭ像によって確認することができる。
ａ−ｌｉｋｅ　ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。密度が単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
例えば、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体の場合、ａ−ｌｉｋｅ　ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満であり、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。例えば、組成の異なる単結晶を組み合わせる割合を踏まえて、これら単結晶の密度の加重平均を算出すればよい。なお、可能な限り少ない種類の単結晶を組み合わせて、密度を見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
以下に、本明細書等に関する事項を示す。本明細書等において、「第１」、「第２」、「第３」などの序数詞は、順序を表すために使用される場合がある。または、構成要素の混同を避けるために使用する場合があり、この場合、序数詞の使用は構成要素の個数を限定するものではなく、順序を限定するものでもない。また、例えば、「第１」を「第２」または「第３」に置き換えて、本発明の一形態を説明することができる。
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を「絶縁層」という用語に変更することが可能な場合がある。
電圧は、ある電位と、基準の電位（例えば接地電位またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは相対的なものである。よって、接地電位（ＧＮＤ）と記載されていても、必ずしも０Ｖを意味しない場合もある。
図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書等において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
１０　　メモリ回路（ＳＭＣ）
１１　　ラッチ回路（ＬＡＴ）
２０—２２　　　メモリ回路（ＮＶＭ）
２５　　バックアップ回路（ＢＫＣ）
２５ａ　回路
２５ｂ　回路
３０　　回路（ＬＰＣ）
１００　記憶装置
１１０　メモリセルアレイ
１１０Ａ　　　　メモリセルアレイ
１１０Ｂ　　　　メモリセルアレイ
１１１　周辺回路
１１２　コントロール回路
１１３　入力回路
１１４　出力回路
１１５　周辺回路
１２１　行デコーダ
１２２　列デコーダ
１２３　行ドライバ
１２４　列ドライバ
１２５　出力回路
１２６　出力回路
１３０　メモリセル
１４１　パワースイッチ（ＰＳＷ）
１４２　パワースイッチ（ＰＳＷ）
１５０　電位生成回路
２００　キャッシュメモリ
２１０　データアレイ
２１１　データブロック
２２０　タグアレイ
２２１　ブロック
２２５　メモリセル
２２６　メモリセル
２３０　バスライン
２４０　一致回路
２４１　ＸＯＲ回路
４００ａ—４００ｆ　　　トランジスタ
４０１—４０９　絶縁膜
４１１—４１４　導電膜
４２１—４２４　導電膜
４３０—４３３　金属酸化物
４４１　領域
４４２　領域
４５０　基板
４５１　低抵抗領域
４５２　低抵抗領域
４６１ａ−４６１ｅ　　　領域
４７１　導電膜
４７２　導電膜
４８１　絶縁膜
４８２　半導体
４８３　導電膜
４８４　導電膜
４８５　絶縁膜
４８６　絶縁膜
４８７　絶縁膜
４８８　導電膜
４８９　導電膜
７００　基板
７０１　素子分離層
７０２　絶縁膜
７０４　絶縁膜
７０５　絶縁膜
７１０−７１７　プラグ
７２３　導電膜
７３０—７３５　配線
７５１　電極
７５２　電極
７５３　絶縁膜
７８１−７８９　層
１３００　　　　ＣＰＵ
１３０２　　　　パワーコントローラ
１３０３　　　　パワースイッチ
１３０４　　　　キャッシュメモリ
１３０５　　　　バスインターフェース
１３０６　　　　デバッグインターフェース
１３０７　　　　制御装置
１３０８　　　　プログラムカウンタ
１３０９　　　　パイプラインレジスタ
１３１０　　　　パイプラインレジスタ
１３１１　　　　ＡＬＵ
１３１２　　　　レジスタファイル
１３２３　　　　データバス
１３３０　　　　ＣＰＵコア
１３３１　　　　ＰＭＵ
１３３２　　　　周辺回路
１３３３　　　　データバス
１４００　　　　ＲＦＩＣ
１４０４　　　　アンテナ
１４０５　　　　整流回路
１４０６　　　　定電圧回路
１４０７　　　　復調回路
１４０８　　　　変調回路
１４０９　　　　論理回路
１４１０　　　　ＲＡＭ
１４１１　　　　ＲＯＭ
１４１２　　　　バッテリ
１４２０　　　　通信器
１４２１　　　　アンテナ
１４２２　　　　無線信号
２９００　　　　携帯型ゲーム機
２９０１　　　　筐体
２９０２　　　　筐体
２９０３　　　　表示部
２９０４　　　　表示部
２９０５　　　　マイクロホン
２９０６　　　　スピーカー
２９０７　　　　操作キー
２９０８　　　　スタイラス
２９１０　　　　情報端末
２９１１　　　　筐体
２９１２　　　　表示部
２９１３　　　　カメラ
２９１４　　　　スピーカー部
２９１５　　　　ボタン
２９１６　　　　外部接続部
２９１７　　　　マイク
２９２０　　　　ノート型ＰＣ
２９２１　　　　筐体
２９２２　　　　表示部
２９２３　　　　キーボード
２９２４　　　　ポインティングデバイス
２９４０　　　　ビデオカメラ
２９４１　　　　筐体
２９４２　　　　筐体
２９４３　　　　表示部
２９４４　　　　操作キー
２９４５　　　　レンズ
２９４６　　　　接続部
２９５０　　　　情報端末
２９５１　　　　筐体
２９５２　　　　表示部
２９６０　　　　情報端末
２９６１　　　　筐体
２９６２　　　　表示部
２９６３　　　　バンド
２９６４　　　　バックル
２９６５　　　　操作ボタン
２９６６　　　　入出力端子
２９６７　　　　アイコン
２９７０　　　　電気冷凍冷蔵庫
２９７１　　　　筐体
２９７２　　　　冷蔵室用扉
２９７３　　　　冷凍室用扉
２９８０　　　　自動車
２９８１　　　　車体
２９８２　　　　車輪
２９８３　　　　ダッシュボード
２９８４　　　　ライト
７０００　　　　電子部品
７００１　　　　リード
７００２　　　　プリント基板
７００３　　　　回路部
７００４　　　　回路基板

Claims (7)

  1. 　メモリセルと、
    　第１ビット線と第２ビット線とでなるビット線対と、
    　第１ローカルビット線と第２ローカルビット線とでなるローカルビット線対と、
    　第１ワード線と、
    　ｎ本（ｎは１よりも大きい整数）の第２ワード線と、
    を有し、
    　前記メモリセルはプリチャージ回路、第１メモリセル、および第２メモリセルを有し、
    　前記プリチャージ回路は前記ローカルビット線対をプリチャージする機能を有し、
    　前記第１メモリセルはラッチ回路、第１アクセストランジスタ、および第２アクセストランジスタを有し、
    　前記ラッチ回路は前記ローカルビット線対と電気的に接続され、
    　前記第１アクセストランジスタのゲートおよび前記第２アクセストランジスタのゲートは前記第１ワード線と電気的に接続され、
    　前記第１アクセストランジスタは前記第１ビット線と前記第１ローカルビット線と間の導通状態を制御する機能を有し、
    　前記第２アクセストランジスタは前記第２ビット線と前記第２ローカルビット線と間の導通状態を制御する機能を有し、
    　前記第２メモリセルはｍ個（ｍ＝ｎ）の第３メモリセルを有し、
    　前記ｍ個の第３メモリセルはそれぞれ互いに異なる前記第２ワード線と電気的に接続され、
    　前記ｍ個の第３メモリセルはそれぞれ第１トランジスタ、第２トランジスタ、第１容量素子および第２容量素子を有し、
    　前記第１トランジスタおよび前記第２トランジスタのゲートは前記第２ワード線と電気的に接続され、
    　前記第１トランジスタは前記第１ローカルビット線と前記第１容量素子と間の導通状態を制御する機能を有し、
    　前記第２トランジスタは前記第２ローカルビット線と前記第２容量素子と間の導通状態を制御する機能を有する半導体装置。
  2. 　請求項１において、
    　前記第１および前記第２トランジスタのチャネル形成領域は酸化物半導体で形成されている半導体装置。
  3. 　請求項１において、
    　前記第１および前記第２トランジスタのチャネル形成領域は酸化物半導体で形成され、
    　前記第２メモリセルは前記プリチャージ回路および前記第１メモリセルに積層されている半導体装置。
  4. 　請求項１乃至３の何れか１項において、
    　前記ラッチ回路には、第１電源電位および第２電源電位が供給され、
    　前記第１電源電位および前記第２電源電位の前記ラッチ回路への供給を制御するため回路が設けられている半導体装置。
  5. 　請求項１乃至３の何れか１項において、
    　前記メモリセルを駆動するための周辺回路と、
    　前記周辺回路をパワーゲーティングするためのパワースイッチと、
    が設けられている半導体装置。
  6. 　プロセッサコアおよびキャッシュメモリを有し、
    　前記キャッシュメモリは請求項１乃至３の何れか１項に記載の半導体装置を有する電子部品。
  7. 　筐体内に、プロセッサコア、キャッシュメモリ、および表示部を有し、
    　前記キャッシュメモリは請求項１乃至３の何れか１項に記載の半導体装置を有する電子機器。
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