JP6549422B2 - 半導体装置 - Google Patents

Description

本発明の一形態は、半導体を利用した回路、処理回路や記憶回路等の半導体装置、そのための駆動方法、およびそのための作製方法等に関する。

本発明の一形態は、上記の技術分野に限定されない。本出願の明細書、図面、及び特許請求の範囲（以下、本明細書等と呼ぶ）で開示する発明の一形態の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、本明細書等で開示する本発明の一形態のより具体的な技術分野としては、半導体装置、処理装置、記憶装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、入力装置、撮像装置、それらの駆動方法、または、それらの製造方法を一例として挙げることができる。

Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）等の酸化物半導体で、チャネルが形成されているトランジスタ（以下、ＯＳトランジスタと呼ぶ場合がある。）が知られている。酸化物半導体はシリコンよりもバンドギャップが大きいため、ＯＳトランジスタはオフ電流が極めて低くなることが知られている。ＯＳトランジスタのオフ電流特性を利用した様々な半導体装置が提案されている。例えば、特許文献１、２には記憶回路が記載されている。

また、半導体装置の消費電力削減の技術として、例えば、パワーゲーティング、クロックゲーティング、ボルテージスケーリング等が知られている。例えば、特許文献３には、ＤＶＦＳ（Ｄｙｎａｍｉｃ Ｖｏｌｔａｇｅ ａｎｄ Ｆｒｅｑｕｅｎｃｙ Ｓｃａｌｉｎｇ）手法とＰＧ（Ｐｏｗｅｒ Ｇａｔｉｎｇ）手法のうち電力削減に有利となる手法を実施することが記載されている。

特開２０１３−００８４３７号公報 特開２０１３−００９２９７号公報 国際公開第２００９／０７８０８１号

本発明の一態様は、新規な半導体装置、または新規な半導体装置の動作方法を提供することを課題の一つとする。または、本発明の一態様は、消費電力を削減すること、例えば休止状態の電力を削減することを課題の一つとする。または、本発明の一態様は、休止状態から通常状態へ復帰する処理に要する時間を短縮すること、あるいは、それに要するエネルギーを削減することを課題の一つとする。

なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一態様の課題となり得る。

本発明の一形態は、電源回路と、電源管理装置と、演算処理回路と、パワースイッチと、を有し、電源回路は電源電位を生成する機能を有し、パワースイッチは演算処理回路への電源電位の供給を制御できる機能を有し、演算処理回路は第１回路と第２回路を有し、第１回路は演算処理回路で生成されるデータを保持できる機能を有し、第２回路は第１回路で保持されているデータを退避し、保持することができる機能、および退避しているデータを第１回路に復帰できる機能を有し、電源管理装置は第１回路から第２回路へのデータの退避動作を制御することができる機能、第２回路から第１回路へのデータの復帰動作を制御することができる機能、パワースイッチの動作を制御することができる機能、および、電源回路で生成される電源電位の大きさの変更を制御することができる機能を有する半導体装置である。

本発明の一形態は、電源回路と、電源管理装置と、演算処理回路と、パワースイッチと、を有し、演算処理回路は第１回路と第２回路を有し、第１回路は演算処理回路で生成されるデータを保持できる機能を有し、第２回路は第１回路で保持されているデータを退避し、保持することができる機能、および退避しているデータを第１回路に復帰できる機能を有し、パワースイッチは、演算処理回路に対して、電源回路で生成された電源電位の供給を制御することが制御できる機能を有し、電源回路は、第１および第２電源電位を生成することができる機能を有し、電源管理装置は電源回路およびパワースイッチの動作を制御することで、演算処理回路への電源電位の供給を管理することができる機能を有し、電源管理装置の電源管理モードには少なくとも第１乃至第３モードがあり、第１モードは第１電源電位を供給するモードであり、第２モードは第２電源電位を供給するモードであり、第３モードは第１および第２電源電位の供給を遮断するモードであり、第２電源電位は第１電源電位よりも低く、第１回路で保持されているデータを消失することができる電位であり、電源管理装置は時間を計測することができる機能を有する第３回路を有し、電源管理装置は演算処理回路で生成される第１信号に基づいて第１モードから第２モードに移行することができる機能、第１信号に基づいて第１回路から第２回路へのデータの退避動作を制御することができる機能、第３回路で生成される第２信号に基づいて第２モードから第３モードに移行することができる機能、第３信号に基づいて第３モードから第１モードに移行することができる機能、および、第３信号に基づいて第２回路から第１回路へのデータの復帰動作を制御することができる機能を有する半導体装置である。

上記の形態において、第１回路をフリップフロップ回路とすることができる。または、上記の形態において、第２回路は、第１トランジスタ、および容量素子を有し、容量素子は、第１トランジスタのソースまたはドレインと電気的に接続され、第１トランジスタは、電源管理装置により導通状態が制御され、第１のトランジスタのチャネルは酸化物半導体を有していてもよい。

本明細書等において、”第１”、”第２”、”第３”という序数詞は構成要素の混同を避けるために付す場合があり、その場合は数的に限定するものではなく、また順序を限定するものでもない。

本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。

トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子（ノード）を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソースまたはドレインとして機能する一対の入出力端子（ノード）は、トランジスタの型及び各端子（ノード）に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。一般的に、ｎ型トランジスタでは、低い電位が与えられるノードがソースと呼ばれ、高い電位が与えられるノードがドレインと呼ばれる。逆に、ｐ型トランジスタでは、低い電位が与えられるノードがドレインと呼ばれ、高い電位が与えられるノードがソースと呼ばれる。本明細書では、ゲート以外の２つの端子（ノード）を第１端子（ノード）、第２端子（ノード）と呼ぶ場合がある。

本明細書では、回路構成やその動作の理解を容易にするため、トランジスタの２つの入出力端子（ノード）の一方をソースに、他方をドレインに限定して説明する場合がある。もちろん、駆動方法によっては、トランジスタの３つの端子に印加される電位の大小関係が変化し、ソースとドレインが入れ替わる場合がある。したがって、本発明の一態様において、トランジスタのソースとドレインの区別は、明細書および図面での記載に限定されるものではない。

例えば、本明細書等において、ＸとＹとが接続されていると明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係に、例えば図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。

ここで、Ｘ、Ｙは、対象物（例えば、装置、回路、素子、配線、電極、端子、ノード、膜、層、領域など）であるとする。

ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ（ＮＯＴ）回路、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（デジタル−アナログ変換回路、アナログ−デジタル変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフト回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。

ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。

例えば、トランジスタのソース（又は第１端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。

例えば、「ＸとＹとトランジスタのソース（又は第１端子など）とドレイン（又は第２端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１端子など）、トランジスタのドレイン（又は第２端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１端子など）、トランジスタのドレイン（又は第２端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１端子など）とドレイン（又は第２端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１端子など）、トランジスタのドレイン（又は第２端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１端子など）と、ドレイン（又は第２端子など）とを、区別して、技術的範囲を決定することができる。

または、別の表現方法として、例えば、「トランジスタのソース（又は第１端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１端子など）とトランジスタのドレイン（又は第２端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１端子など）からトランジスタのドレイン（又は第２端子など）への電気的パスであり、トランジスタのドレイン（又は第２端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２端子など）からトランジスタのソース（又は第１端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１端子など）と、ドレイン（又は第２端子など）とを、区別して、技術的範囲を決定することができる。

なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

また、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線及び電極両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような一の導電膜が複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

本明細書等において、能動素子（例えば、トランジスタ、ダイオードなど）、受動素子（例えば、容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定されている態様が、本明細書等に記載されている場合、接続先が特定されていない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。

本明細書等において、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能が特定できれば、発明の態様が明確であると言える。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても接続先を特定すれば、発明の一態様が開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定することで、発明の一態様が開示されているものであり、発明の一態様を構成することが可能である。

本発明の一形態は、新規な半導体装置、または新規な半導体装置の動作方法を提供することを可能にする。または、本発明の一形態は、消費電力を削減すること、例えば休止状態の電力を削減することが可能である。または、本発明の一形態は、休止状態から通常状態へ復帰する処理に要する時間を短縮すること、あるいは、それに要するエネルギーを削減することが可能である。

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。

Ａ、Ｂ：半導体装置の構成の一例を示すブロック図。 Ａ−Ｄ：半導体装置の電源管理の動作の一例を説明する図。 半導体装置の電源管理の動作の一例を示すフローチャート。 Ａ、Ｂ：半導体装置の構成の一例を示すブロック図。 プロセッサコアの構成の一例を示すブロック図。 記憶回路の構成の一例を示す回路図。 図５の記憶回路の動作の一例を示すタイミングチャート。 キャッシュのメモリセルの構成の一例を示す回路図。 図８のメモリセルの動作の一例を示すタイミングチャート。 ＯＳトランジスタの構成の一例を示す図。Ａ：上面図。Ｂ：ｙ１−ｙ２線断面図。Ｃ：ｘ１−ｘ２線断面図。Ｄ：ｘ３−ｘ４線断面図。 ＯＳトランジスタの構成の一例を示す図。Ａ：上面図。Ｂ：ｙ１−ｙ２線断面図。Ｃ：ｘ１−ｘ２線断面図。Ｄ：ｘ３−ｘ４線断面図。 ＯＳトランジスタの構成の一例を示す図。Ａ：上面図。Ｂ：ｙ１−ｙ２線断面図。Ｃ：ｘ１−ｘ２線断面図。Ｄ：ｘ３−ｘ４線断面図。 ＯＳトランジスタの構成の一例を示す図。Ａ：上面図。Ｂ：ｙ１−ｙ２線断面図。Ｃ：ｘ１−ｘ２線断面図。Ｄ：ｘ３−ｘ４線断面図。 ＯＳトランジスタの構成の一例を示す図。Ａ：上面図。Ｂ：ｙ１−ｙ２線断面図。Ｃ：ｘ１−ｘ２線断面図。Ｄ：ｘ３−ｘ４線断面図。 ＯＳトランジスタの構成の一例を示す図。Ａ：上面図。Ｂ：ｙ１−ｙ２線断面図。Ｃ：ｘ１−ｘ２線断面図。Ｄ：ｘ３−ｘ４線断面図。 Ａ：図１１Ｂの部分拡大図。Ｂ：ＯＳトランジスタのエネルギーバンド図。 記憶装置のデバイス構造の一例を示す断面図。 Ａ：電子部品の作製方法の一例を示すフローチャート。Ｂ：電子部品の構成の一例を示す斜視模式図。 Ａ−Ｈ：電子機器の一例を説明する図。 試作した処理装置（チップ）の顕微鏡写真。 Ａ−Ｃ：処理装置（試作チップ）のブロック図。 Ａ−Ｃ：ＳＲＡＭメモリセルの構成を説明する図。 ＳＲＡＭモジュールのブロック図。 ＳＲＡＭモジュールのタイミングチャート。 ＳＲＡＭモジュールのタイミングチャート。 ＳＲＡＭの退避と復帰の最短時間の評価結果を示す図。 フリップフロップ回路の退避と復帰時間の評価結果を示す図。 フリップフロップ回路の退避と復帰時間の評価結果を示す図。 フリップフロップ回路の電源電位とリーク電流の関係を示す図。 評価プログラムによる処理装置の動作を説明する図。 Ａ、Ｂ、Ｄ：処理装置の消費電力の評価結果を示す図。Ｃ：評価条件を説明する図。

以下に、本発明の実施の形態および実施例を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態および実施例の記載内容に限定して解釈されるものではない。

図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。

本明細書において、例えば、クロック信号ＣＬＫを、信号ＣＬＫ、ＣＬＫ等と省略して記載する場合がある。これは、他の構成要素（例えば、信号、電圧、電位、回路、素子、電極、配線等）についても同様である。

以下に本発明の実施の形態および実施例を示すが、実施の形態および実施例を適宜組み合わせることが可能である。また、１つの実施の形態や実施例の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。

（実施の形態１）
パワーゲーティングが可能な半導体装置、およびその電源管理機構等について説明する。

＜半導体装置の構成例１＞
図１を参照して、半導体装置、およびその電源管理を説明する。図１Ａに示す半導体装置は、電源回路１０、および処理装置（ＰＵ）２０を有する。ＰＵ２０は命令を実行する機能を有する回路である。ＰＵ２０は、一のチップに集積された複数の機能回路を有する。ＰＵ２０は、プロセッサコア３０、電源管理装置（ＰＭＵ）６０、クロック制御回路６５、パワースイッチ（ＰＳＷ）７０、並びに、端子８０−８３を有する。図１Ａには、電源回路１０が、ＰＵ２０と異なるチップに設けられている例を示している。端子８０は、電源回路１０から電源電位ＶＤＤが入力される端子である。端子８１は、外部から基準クロック信号ＣＬＫＭが入力される端子である。端子８２は、外部から信号ＩＮＴが入力される端子である。信号ＩＮＴは割り込み処理を要求する割り込み信号である。信号ＩＮＴは、ＰＵ２０およびＰＭＵ６０に入力される。端子８３は、ＰＭＵ６０で生成された制御信号が出力される端子であり、電源回路１０と電気的に接続されている。

＜プロセッサコア３０、記憶回路３１＞
プロセッサコア３０は、命令を処理することができる機能を有する回路であり、演算処理回路と呼ぶことが可能である。記憶回路３１、および組み合わせ回路３２等を有しており、これらにより、各種の機能回路が構成されている。例えば、記憶回路３１は、レジスタに含まれる。

図１Ｂに示すように、記憶回路３１は、回路ＭｅｍＣ１および回路ＢＫＣ１を有する。回路ＭｅｍＣ１は、プロセッサコア３０が生成したデータを保持する機能を有し、例えば、フリップフロップ回路（ＦＦ）、ラッチ回路等で構成することができる。回路ＢＫＣ１は、回路ＭｅｍＣ１のバックアップ回路として機能することができ、電源が遮断されていても、またはクロック信号が遮断されていても長期間データを保持することが可能な回路である。このような記憶回路３１を有することで、プロセッサコア３０のパワーゲーティングを行うことが可能となる。電源を遮断する前に、記憶回路３１において、回路ＭｅｍＣ１のデータを回路ＢＫＣ１に退避しておくことで、電源遮断時のプロセッサコア３０の状態を保持することができるからである。電源供給が再開されると、回路ＢＫＣ１で保持されているデータが回路ＭｅｍＣ１に書き込まれるので、プロセッサコア３０を電源遮断時の状態に復帰することができる。よって、電源供給の再開後、ＰＵ２０は直ちに通常処理動作を行うことができる。

回路ＢＫＣ１は、１のトランジスタ（ＭＷ１）および１の容量素子（ＣＢ１）を有する保持回路を少なくとも有する。図１Ｂに示す保持回路は、標準的なＤＲＡＭ（ダイナミックランダムアクセスメモリ）の１Ｔ１Ｃ（１トランジスタ１容量素子）型メモリセルと同様な回路構成を有しており、書き込み、読み出し動作も同様に行うことができる。トランジスタＭＷ１の導通状態を制御することで、容量素子ＣＢ１の充電、放電が制御される。トランジスタＭＷ１をオフ状態とすることで、ノードＦＮ１は電気的に浮遊状態となる。トランジスタＭＷ１のオフ状態におけるドレイン電流（オフ電流）を極めて小さくすることで、ノードＦＮ１の電位の変動を抑えることができるため、回路ＢＫＣ１のデータ保持時間を長くすることができる。回路ＢＫＣ１のデータ保持時間は、トランジスタＭＷ１のリーク電流や、容量素子ＣＢ１の静電容量等で決まる。トランジスタＭＷ１をオフ電流が極めて小さなトランジスタとすることで、ＰＵ２１が稼働している期間は、回路ＢＫＣ１をリフレッシュする必要がない。よって、回路ＢＫＣ１を不揮発性記憶回路として用いることが可能となる。

トランジスタのオフ電流を極めて小さくするには、バンドギャップが２．５電子ボルト以上で、かつ、キャリア濃度が１×１０^１４ｃｍ^−３以下の半導体でチャネルを形成すればよい。このような特性を有する半導体として、例えば、酸化物半導体が挙げられる。ＯＳトランジスタでは、ソースードレイン間電圧が１０Ｖの状態で、チャネル幅１μｍあたりの規格化されたオフ電流を１０×１０^−２１Ａ（１０ゼプトＡ）以下とすることが可能である。トランジスタＭＷ１をＯＳトランジスタとすることで、ＰＵ２０が動作している期間は、回路ＢＫＣ１は実質的に不揮発性記憶回路として機能させることができる。実施の形態２でＯＳトランジスタについて説明する。

トランジスタＭＷ１において、チャネルを含む酸化物半導体（ＯＳ）層は単層の酸化物半導体膜で形成してもよいし、積層の酸化物半導体膜で形成してもよい。ＯＳ層を構成する酸化物半導体は、少なくともＩｎ、Ｇａ、ＳｎおよびＺｎのうちの１種以上の元素を含有する酸化物であることが好ましい。このような酸化物としては、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物や、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物や、Ｉｎ−Ｇａ酸化物、Ｉｎ酸化物、Ｓｎ酸化物、Ｚｎ酸化物等を用いることができる。また、これら酸化物にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ_２を含む酸化物半導体を用いることができる。

回路ＢＫＣ１は、電圧によってデータの書き込みを行うため、電流により書き込みを行うＭＲＡＭ（磁気抵抗ＲＡＭ）よりも書き込み電力を抑えることができる。また、ノードＦＮ１の負荷容量でデータを保持しているため、フラッシュメモリのようなデータの書き換え回数の制限がない。

回路ＢＫＣ１において、データの書き込みに要するエネルギーは、容量素子ＣＢ１への電荷の充放電に伴うエネルギーに相当する。一方、ＭＲＡＭなどの２端子の記憶素子を用いた記憶回路では、データの書き込みに要するエネルギーは、当該記憶素子に電流が流れる際に消費されるエネルギーに相当する。ＭＲＡＭではデータの書き込み期間中に電流が流れ続けるため、データの書き込みに要するエネルギーが高くなる。このようなＭＲＡＭと比較して、回路ＢＫＣ１は、データの書き込みで消費されるエネルギーを小さくすることができる。したがって、バックアップ回路をＭＲＡＭで構成した記憶回路と比較して、記憶回路３１は、消費されるエネルギーを低減できるボルテージスケーリングおよびパワーゲーティングを行うことが可能な機会が多くなるため、ＰＵ２０の消費電力を低減することができる。

＜電源管理＞
ＰＭＵ６０は、パワーゲーティング動作、クロックゲーティング動作、およびボルテージスケーリング動作等を制御する機能を有する。より具体的には、ＰＭＵ６０は、電源回路１０を制御することができる機能、記憶回路３１を制御することができる機能、クロック制御回路６５を制御することができる機能、およびＰＳＷ７０を制御することができる機能を有する。そのため、ＰＭＵ６０は、これら回路（１０、３１、６５、７０）を制御する制御信号を生成する機能を有する。ＰＭＵ６０は回路６１を有する。回路６１は、時間を計測することができる機能を有する。ＰＭＵ６０は、回路６１で得られる時間に関するデータをもとに、電源管理を行うことができる機能を有する。

ＰＳＷ７０は、ＰＭＵ６０の制御信号に従い、ＰＵ２０への電源電位ＭＶＤＤの供給を制御することができる機能を有する。ここでは、ＰＳＷ７０を介してＰＵ２０に供給される電源電位を電源電位ＶＤＤと呼ぶこととする。プロセッサコア３０は複数の電源ドメインを有していてもよい。この場合、ＰＳＷ７０により、複数の電源ドメインへの電源供給を独立に制御できるようにすればよい。また、プロセッサコア３０は、パワーゲーティングを行う必要のない電源ドメインを有していてもよい。この場合、この電源ドメインにＰＳＷ７０を介さずに電源電位を供給してもよい。

クロック制御回路６５は、基準クロック信号ＣＬＫＭが入力され、ゲーテッドクロック信号を生成し、出力する機能を有する。クロック制御回路６５は、ＰＭＵ６０の制御信号に従い、プロセッサコア３０へのクロック信号を遮断することができる機能を有している。電源回路１０は、ＰＭＵ６０の制御信号に従い、ＶＤＤの電位の大きさを変更できる機能を有する。

プロセッサコア３０からＰＭＵ６０に出力される信号ＳＬＰは、プロセッサコア３０を休止状態に移行するトリガとなる信号である。ＰＭＵ６０は、信号ＳＬＰが入力されると、休止状態に移行するための制御信号を生成し、制御対象の機能回路に出力する。電源回路１０は、ＰＭＵ６０の制御信号に基づいて、ＭＶＤＤを通常動作時よりも低くする。休止状態が一定時間経過すると、ＰＭＵ６０は、ＰＳＷ７０を制御して、プロセッサコア３０への電源供給を遮断する。プロセッサコア３０が通常状態から休止状態に移行すると、ＰＭＵ６０は、プロセッサコア３０の電源電位ＶＤＤを下げるボルテージスケーリング動作を行う。休止状態の期間が設定された時間を超えると、プロセッサコア３０の消費電力をさらに低減するため、プロセッサコア３０へのＶＤＤの供給を停止するパワーゲーティング動作を行う。以下、図２、図３を参照して、図１に示す半導体装置の電源管理について説明する。

図２は、電源線の電位の変化を模式的に表している。電源線は、ＰＳＷ７０を介して電源電位ＶＤＤが供給される配線である。図の横軸は通常状態から休止状態になった経過時間であり、ｔ０、ｔ１等は時間を表している。図２Ａは、休止状態でパワーゲーティングのみを実行した例であり、図２Ｂは、休止状態でボルテージスケーリングのみを実行した例である。図２Ｃ、図２Ｄは、ボルテージスケーリングとパワーゲーティングとを実行する例である。通常状態では、電源回路１０から供給される電源電位ＭＶＤＤの大きさはＶＨ１であるとする。

また、以下では、ＰＵ２０の電源モードを、電源オンモード、電源オフモード、低電源モードの３つのモードに区別する。電源オンモードとは、通常処理が可能な電源電位ＶＤＤをＰＵ２０に供給するモードである。電源オフモードとは、ＰＳＷ７０によりＶＤＤの供給を停止するモードである。低電源モードは、電源オンモードよりも低い電源電位ＶＤＤを供給するモードである。

図２Ａの例を説明する。時間ｔ０で、プロセッサコア３０において休止状態に移行する処理が開始される。例えば、記憶回路３１のバックアップが行われる。ＰＭＵ６０はＰＳＷ７０を制御し、時間ｔ１でプロセッサコア３０への電源供給を遮断する。電源線３５は自然放電して、その電位は０Ｖまで低下する。これにより、休止状態でのプロセッサコア３０のリーク電流を大幅に低下することができるので、休止状態での消費電力（以下、待機電力と呼ぶ場合がある。）を削減することができる。外部からの割り込み要求等により通常状態に復帰する場合は、ＰＭＵ６０はＰＳＷ７０を制御し、ＶＤＤの供給を再開させる。ここでは、時間ｔ４で、ＶＤＤの供給が再開されている。電源線３５の電位は上昇し、時間ｔ６でＶＨ１になる。

図２Ｂの例の場合は、ボルテージスケーリングを行うため、時間ｔ１で、ＰＭＵ６０が電源回路１０を制御し、ＭＶＤＤの電位をＶＨ２に低下している。電源線３５の電位はやがてＶＨ２になる。時間ｔ４で、電源電位ＭＶＤＤがＶＨ２からＶＨ１に戻ると、電源線３５の電位は上昇し、時間ｔ５でＶＨ１になる。

図２Ａの例の場合、休止状態から通常状態に復帰するのにかかる時間（オーバーヘッド時間）は、電源線３５の電位が０ＶからＶＨ１に上昇するのにかかる時間であり、また、復帰に要するエネルギーオーバヘッドは、電源線３５の負荷容量を０ＶからＶＨ１に充電するのに必要なエネルギーである。電源オフモードの期間（ｔ１―ｔ４）が十分に長ければ、ＰＵ２０の待機電力の削減には、パワーゲーティングが有効である。他方、期間（ｔ１―ｔ４）が短いと、電源が遮断されることで削減できる電力よりも、通常状態に復帰するのに要する電力の方が大きくなり、パワーゲーティングの効果を得ることができない。

図２Ｂに示すボルテージスケーリングの例では、休止状態では電源線３５の電位はＶＨ２であるため、図２Ａのパワーゲーティングの例よりも待機電力の削減量は少ない。他方、図２Ｂの例では、電源線３５の電位の変動が小さいため、図２Ａの例よりも通常状態に復帰するのにかかる時間は短く、かつ復帰に要するエネルギーが少ない。そこで、図１に示す半導体装置では、ＰＵ２０の待機電力の削減をより効率よく行うため、パワーゲーティングとボルテージスケーリングとを組み合わせた電源管理を可能とする。図２Ｃ、および図２Ｄに電源管理の例を示す。

図２Ｃに示すように、まず、休止状態ではボルテージスケーリング動作が行われ、電源オンモードから低電源モードに移行する。図２Ｂと同様に、時間ｔ１で、ＰＭＵ６０が電源回路１０を制御し、ＭＶＤＤの電位をＶＨ２に低下するため、電源線３５の電位はやがてＶＨ２になる。低電源モードに移行してから一定期間（ｔ１−ｔ３）経過後、ＰＭＵ６０はＰＳＷ７０を制御し、電源オフモードとする。期間（ｔ３−ｔ４）は、ＰＵ２０にＶＨ２を供給しているよりも、通常状態に復帰するのに消費される電力を含んでもパワーゲーティングによってＰＵ２０の電源を遮断した方が電力を削減することが可能な期間である。

例えば、電位ＶＨ２は、記憶回路３１の回路ＭｅｍＣ１でデータを保持することができる大きさの電源電位であり、電位ＶＨ３は、回路ＭｅｍＣ１のデータが失われてしまう電位であるとする。図１ＡのＰＵ２０では、回路ＢＫＣ１は、電源の供給が停止されている期間でもデータを保持することが可能な回路である。期間（ｔ０−ｔ１）で、記憶回路３１のデータを回路ＢＫＣ１に退避しておくことで、低電源モードにおいて、回路ＭｅｍＣ１のデータが失われてしまう電位ＶＨ３までＶＤＤを低下させることが可能である。これにより、ＰＵ２０の待機電力をさらに削減することができる。

ＰＭＵ６０は、割り込み要求等に基づいて、ＰＵ２０を通常状態に復帰することができる機能を有する。ＰＭＵ６０は、電源回路１０を制御しＭＶＤＤの大きさをＶＨ１に昇圧し、また、ＰＳＷ７０を制御しＰＵ２０のＶＤＤの供給を再開する。時間ｔ４以降は電源オンモードである。時間ｔ６で電源線３５の電位が安定することで、時間ｔ６以降に、ＰＵ２０は通常動作が可能となる。

図２Ｄには、時間ｔ３よりも前に通常動作に復帰させる割り込み要求がある例を示す。時間ｔ２以降は、電源オンモードである。時間ｔ２で、ＰＭＵ６０は、電源回路１０を制御しＭＶＤＤの大きさを電源オンモードの電位ＶＨ１に変更する。時間ｔ３で、電源線３５の電位はＶＨ１まで上昇する。

図２Ｃおよび図２Ｄに示すように、休止状態において、電源線３５の電位をＶＨ１に戻すのに要する時間は、電源オフモードから電源オンモードに復帰させる方が、低電源モードから電源オンモードに復帰させるより長い。そのため、ＰＭＵ６０は、電源モードに応じて、プロセッサコア３０を休止状態から通常状態に復帰させる動作のタイミングを調節できる機能を有している。これにより、プロセッサコア３０を最短時間で休止状態から通常状態に復帰させることが可能になる。

また、休止状態において、低電源モードから電源オフモードへの移行は、ＰＭＵ６０に設けられている回路６１で時間を計測することで可能となる。ＰＭＵ６０は、ＰＵ２０から信号ＳＬＰが入力されると、回路６１で時間の計測を開始する。低電源モードにしてから所定の時間が経過すると、ＰＭＵ６０は、電源オフモードに移行する。ＰＭＵ６０の制御信号によりＰＳＷ７０はオフとなり、ＶＤＤの供給を遮断する。このように、回路６１の計測データに基づく割り込み要求により、低電源モードから電源オフモードへ移行することが可能である。以下、図３を参照して、ＰＭＵ６０の電源管理動作例を説明する。

ＰＵ２０が通常動作を行っている。電源モードは電源オンモードであり、また、ＰＭＵ６０はアイドル状態（ステップＳ１０）である。ＰＭＵ６０は信号ＳＬＰが入力されるまでアイドル状態であり、信号ＳＬＰの入力をトリガに退避シークエンスを実行する（ステップＳ１１）。図３の退避シークエンスの例では、まず、ＰＭＵ６０は、クロック制御回路６５に制御信号を出力し、クロック信号の出力を停止させる（ステップＳ１２）。次に、データの退避を行わせるための制御信号を記憶回路３１に出力する（ステップＳ１３）。記憶回路３１では、ＰＭＵ６０の制御信号に従い、回路ＭｅｍＣ１で保持しているデータを回路ＢＫＣ１に退避する。最後に、ＰＭＵ６０は、電源回路１０を制御し、ＭＶＤＤを低下させる。これらの動作により、電源モードは低電源モードに移行する。信号ＳＬＰが入力されると、ＰＭＵ６０は内蔵している回路６１を制御し、低電源モードの時間Ｔａを計測する。回路６１を動作させるタイミングは、退避シークエンスを実行している間であれば任意であり、例えば、信号ＳＬＰが入力された時、クロック制御回路６５に制御信号を出力する時、データ退避を開始する時、データ退避を終了した時、電源回路１０に制御信号を出力する時などが挙げられる。

退避シークエンスの実行後、ＰＭＵ６０はアイドル状態となり、信号ＩＮＴの入力の監視、クロック制御回路６５の測定時間Ｔａを監視する（ステップＳ１６―ステップＳ１８）。信号ＩＮＴが入力されると復帰シークエンスに移行する（ステップＳ１７）。時間Ｔａが設定した時間Ｔ_ｖｓを超えているか否を判定している（ステップＳ１８）。ＰＭＵ６０は、時間Ｔａが時間Ｔ_ｖｓを超えていると、電源モードを電源オフモードに移行させる制御を行い（ステップＳ１９）、超えていなければアイドル状態が維持される（ステップＳ１６）。時間Ｔ_ｖｓは、低電源モードであるよりも電源オフモードにした方が、プロセッサコア３０の待機電力を削減できるような時間にすればよい。

ステップＳ１９では、ＰＭＵ６０はＰＳＷ７０にプロセッサコア３０への電源供給を遮断させる制御信号を出力する。電源オフモードにした後は、再びＰＭＵ６０は、アイドル状態となり、信号ＩＮＴの入力を監視する（ステップＳ２０、Ｓ２１）。信号ＩＮＴが入力されると、ＰＭＵ６０は復帰シークエンスを実行する。

復帰シークエンスでは、まず、ＰＭＵ６０は電源オフモードから電源オンモードに移行させる（ステップＳ２２）。ＰＭＵ６０は電源回路１０を制御し、通常動作の電源電位を出力させる。かつ、ＰＭＵ６０はＰＳＷ７０を制御し、プロセッサコア３０へのＶＤＤの供給を再開させる。次に、記憶回路３１に制御信号を出力し、記憶回路３１のデータを復帰させる（ステップＳ２３）。記憶回路３１は、ＰＭＵ６０の制御信号に従い、回路ＢＫＣ１で保持されているデータを回路ＭｅｍＣ１に書き戻す。ＰＭＵ６０は、クロック信号を出力させる制御信号をクロック制御回路６５に出力する（ステップＳ２４）。クロック制御回路６５はＰＭＵ６０の制御信号に従い、クロック信号の出力を再開する。

ステップＳ１７の判定処理から復帰シークエンスを実行する場合は、低電源モードから電源オンモードに復帰することとなり、ステップＳ２１の判定処理から復帰シークエンスを実行する場合よりも、電源線３５の電位を速く安定させることができる。そのため、ＰＭＵ６０では、ステップＳ１７から復帰シークエンスに移行する場合は、ステップＳ２１から復帰シークエンスに移行する場合よりも、ステップＳ２３を実行するタイミングを早くしている。これにより、プロセッサコア３０を休止状態から通常状態へ復帰させる時間を短くすることができる。

以上述べたように、図１に示す半導体装置の電源管理では、ＰＵ２０が休止状態になると、まず、ボルテージスケーリング動作により、プロセッサコア３０へ供給する電源電位を低くすることでリーク電流を削減しつつ、休止状態から通常状態へ復帰する処理の時間およびエネルギーのオーバーヘッドを抑えている。休止状態が一定期間続くと、パワーゲーティング動作を行い、プロセッサコア３０のリーク電流を可能な限り抑えるようにしている。これにより、ＰＵ２０の処理能力を低下させずに、ＰＵ２０の休止状態での消費電力を削減することが可能になる。

＜＜半導体装置の構成例２＞＞
図４Ａに、図１Ａの半導体装置の変形例を示す。図４Ａに示す処理装置（ＰＵ）２１は、ＰＵ２０にキャッシュ４０、およびパワースイッチ（ＰＳＷ）７１を追加したものである。キャッシュ４０は、ＰＵ２０と同様にパワーゲーティングおよびボルテージスケーリングが可能とされており、ＰＵ２１の電源モードと連動してキャッシュ４０の電源モードも変化する。ＰＳＷ７１は、キャッシュ４０への電源電位ＭＶＤＤの供給を制御する回路であり、ＰＭＵ６０により制御される。ここでは、ＰＳＷ７１を介してキャッシュ４０に入力される電源電位をＶＤＤ＿ＭＥＭとしている。キャッシュ４０には、プロセッサコア３０と同様にＰＭＵ６０からの制御信号、およびクロック制御回路６５からゲーテッドクロック信号が入力される。

＜キャッシュ４０＞
キャッシュ４０は、使用頻度の高いデータを一時的に記憶しておく機能を有する記憶装置である。キャッシュ４０は、メモリアレイ４１、周辺回路４２、および制御回路４３を有する。メモリアレイ４１は、複数のメモリセル４５を有する。制御回路４３は、プロセッサコア３０の要求に従って、キャッシュ４０の動作を制御する。例えば、メモリアレイ４１の書き込み動作、読み出し動作を制御する。周辺回路４２は、制御回路４３からの制御信号に従い、メモリアレイ４１を駆動する信号を生成する機能を有する。メモリアレイ４１は、データを保持するメモリセル４５を有する。

図４Ｂに示すように、メモリセル４５は、回路ＭｅｍＣ２および回路ＢＫＣ２を有する。回路ＭｅｍＣ２は、通常動作においてアクセス対象となるメモリセルである。例えば、ＳＲＡＭ（スタティックランダムアクセスメモリ）のメモリセルを適用すればよい。回路ＢＫＣ２は、回路ＭｅｍＣ２のバックアップ回路として機能することができ、電源が遮断されていても、またはクロック信号が遮断されていても長期間データを保持することが可能な回路である。このようなメモリセル４５を設けることで、キャッシュ４０のパワーゲーティングを行うことが可能となる。電源を遮断する前に、メモリセル４５において、回路ＭｅｍＣ２のデータをＢＫＣ２に退避する。電源供給を再開した後、回路ＢＫＣ２で保持されているデータを回路ＭｅｍＣ２に書き戻すことで、ＰＵ２１を電源遮断前の状態に高速に復帰させることが可能である。

メモリセル４５の回路ＢＫＣ２も図１Ｂの回路ＢＫＣ１と同様に、１のトランジスタ（ＭＷ２）および１の容量素子（ＣＢ２）を有する保持回路を少なくとも有する。つまり、回路ＢＫＣ２も標準的なＤＲＡＭの１Ｔ１Ｃ型メモリセルと同様な構成の保持回路を有する。トランジスタＭＷ２はオフ電流が極めて低いものである。トランジスタＭＷ２には、トランジスタＭＷ１と同様に、ＯＳトランジスタを適用すればよい。このような構成により、回路ＢＫＣ２も、電気的に浮遊状態であるノードＦＮ２の電位の変動を抑えることができるため、回路ＢＫＣ２は長期間データを保持することが可能である。回路ＢＫＣ２のデータ保持時間は、トランジスタＭＷ２のリーク電流や、容量素子ＣＢ２の静電容量等で決まる。トランジスタＭＷ２をオフ電流が極めて小さなトランジスタとすることで、回路ＢＫＣ２を、リフレッシュ動作が不要な不揮発性記憶回路として用いることが可能となる。

図４Ａに示すＰＵ２１においても、ＰＵ２０と同様に、ＰＭＵ６０が電源管理を行う。（図３参照）。図３に示すステップＳ１３では、記憶回路３１およびキャッシュ４０のデータの退避動作が行われる。ステップＳ１９では、ＰＳＷ７０およびＰＳＷ７１を制御し、プロセッサコア３０およびキャッシュ４０への電源供給を停止する。ステップＳ２２では、ＰＳＷ７０およびＰＳＷ７１を制御し、プロセッサコア３０およびキャッシュ４０への電源供給を再開する。ステップＳ２３では、記憶回路３１およびキャッシュ４０のデータの復帰動作が行われる。

そのため、図４に示す半導体装置も、図１に示す半導体装置と同様に、ボルテージスケーリングとパワーゲーティングとを組み合わせた電源管理が行われることで、ＰＵ２１の処理能力を低下させずに、ＰＵ２１の休止状態での電力を削減することが可能である。

＜＜プロセッサコアの構成例＞＞
図５にプロセッサコアの構成例を示す。図５に示すプロセッサコア１３０は、制御装置１３１、プログラムカウンタ１３２、パイプラインレジスタ１３３、パイプラインレジスタ１３４、レジスタファイル１３５、算術論理演算装置（ＡＬＵ）１３６、およびデータバス１３７を有する。プロセッサコア１３０とＰＭＵやキャッシュ等の周辺回路とのデータのやり取りは、データバス１３７を介して行われる。

制御装置１３１は、プログラムカウンタ１３２、パイプラインレジスタ１３３、パイプラインレジスタ１３４、レジスタファイル１３５、ＡＬＵ１３６、データバス１３７の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。ＡＬＵ１３６は、四則演算、論理演算などの各種演算処理を行う機能を有する。プログラムカウンタ１３２は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。

パイプラインレジスタ１３３は、命令データを一時的に記憶する機能を有するレジスタである。レジスタファイル１３５は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、またはＡＬＵ１３６の演算処理の結果得られたデータ、などを記憶することができる。パイプラインレジスタ１３４は、ＡＬＵ１３６の演算処理に利用するデータ、またはＡＬＵ１３６の演算処理により得られたデータなどを一時的に記憶する機能を有するレジスタである。

図１Ｂの記憶回路３１は、プロセッサコア１３０に含まれているレジスタに用いられている。

＜記憶回路の構成例＞
図１Ｂに示す記憶回路３１のより具体的な構成例を説明する。図６は、記憶回路の構成の一例を示す回路図である。図６に示す記憶回路１００はフリップフロップ回路として機能する。

回路ＭｅｍＣ１に標準的なフリップフロップ回路（ＦＦ）を適用することが可能であり、例えば、マスタースレーブ型のＦＦを適用することができる。そのような構成例を図６に示す。ＦＦ１１０は、トランスミッションゲート（ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４、ＴＧ５）、インバータ回路（ＩＮＶ１、ＩＮＶ２）、およびＮＡＮＤ回路（ＮＡＮＤ１、ＮＡＮＤ２）を有する。信号ＲＥＳＥＴおよび信号ＯＳＲは、ＰＭＵ６０から出力される制御信号である。ＴＧ５には、信号ＯＳＲとその反転信号が入力される。ＴＧ１−ＴＧ４は、クロック信号ＣＬＫとその反転信号が入力される。ＴＧ１とＩＮＶ１の代わりに１つのクロックドインバータ回路を設けてもよい。ＴＧ２とＮＡＮＤ２との代わりに、１つのクロックドＮＡＮＤ回路を設けてもよい。ＴＧ３とＩＮＶ３との代わりに、クロックドインバータ回路を設けてもよい。ＴＧ５は、ＮＡＮＤ１の出力ノードとノードＮＲ１との間の導通状態を制御するスイッチとして機能する。ノードＮＢ１は、回路ＢＫＣ１０の入力ノードと電気的に接続され、ノードＮＲ１は回路ＢＫＣ１０の出力ノードと電気的に接続されている。

図６に示す回路ＢＫＣ１０は、ＦＦ１１０のバックアップ回路として機能する。回路ＢＫＣ１０は、回路ＲＴＣ１０、および回路ＰＣＣ１０を有する。回路ＢＫＣ１０に入力される信号（ＯＳＧ、ＯＳＣ、ＯＳＲ）は、ＰＭＵ６０から出力される制御信号である。電源電位ＶＳＳは、低電源電位であり、例えば接地電位（ＧＮＤ）や０Ｖとすればよい。ＦＦ１１０にも、ＢＫＣ１と同様に電源電位ＶＳＳ、電源電位ＶＤＤが入力されている。記憶回路１００において、ＶＤＤの供給はＰＭＵ６０により管理されている。

回路ＲＴＣ１０は、トランジスタＭＷ１、トランジスタＭＡ１、およびトランジスタＭＲ１、ノードＦＮ１、ノードＮＫ１を有する。回路ＲＴＣ１０はデータを保持する機能を有し、ここでは、３Ｔ型のゲインセル構造の記憶回路で構成している。トランジスタＭＷ１は書き込みトランジスタであり、ＯＳトランジスタである。トランジスタＭＲ１は読み出しトランジスタであり、トランジスタＭＡ１は、増幅トランジスタでありかつ読み出しトランジスタである。ノードＦＮ１でデータが保持される。ノードＮＫ１はデータの入力ノードである。ノードＮＲ１は、回路ＲＴＣ１０のデータの出力ノードである。

図６には、回路ＢＫＣ１０が、退避動作でＦＦ１１０のスレーブ側ラッチ回路のデータを読み出し、かつ、復帰動作で保持しているデータをマスタ側のラッチ回路に書き戻す構成例を示す。退避するデータはマスタ側のラッチ回路のデータでもよい。また、スレーブ側のラッチ回路にデータを復帰してもよい。この場合、スレーブ側のラッチ回路にＴＧ５を設ければよい。

また、回路ＲＴＣ１０のトランジスタＭＲ１およびトランジスタＭＡ１は、ｎ型でもｐ型でもよく、トランジスタＭＲ１およびトランジスタＭＡ１の導電型によって、信号ＯＳＲの電位および、トランジスタＭＡ１に供給する電源電位のレベルを変更すればよい。また、ＦＦ１１０の論理回路を適宜設定すればよい。例えば、トランジスタＭＲ１およびトランジスタＭＡ１がｐ型トランジスタである場合は、マスタ側ラッチ回路で、ＮＡＮＤ１とＩＮＶ３とを入れ替え、スレーブ側ラッチ回路でＩＮＶ２とＮＡＮＤ２とを入れ替えればよい。また、トランジスタＭＡ１にＶＳＳに変えてＶＤＤを入力するようにすればよい。

回路ＢＫＣ１０は、電圧によってデータの書き込みを行うため、電流により書き込みを行うＭＲＡＭよりも書き込み電力を抑えることができる。また、ノードＦＮ１の負荷容量でデータを保持しているため、フラッシュメモリのようなデータの書き換え回数の制限がない。

回路ＲＴＣ１０において、データの書き込みに要するエネルギーは、容量素子ＣＢ１への電荷の充放電に伴うエネルギーに相当する。一方、ＭＲＡＭなどの２端子の記憶素子を用いた記憶回路では、データの書き込みに要するエネルギーは、当該記憶素子に電流が流れる際に消費されるエネルギーに相当する。よって、データの書き込み期間中に電流が流れ続けるＭＲＡＭなどを用いた場合に比べて、回路ＢＫＣ１０は、データの退避により消費されるエネルギーを小さくすることができる。そのため、バックアップ回路に回路ＢＫＣ１０を設けることで、ＭＲＡＭを設ける場合と比較して、ＢＥＴ（損益分岐点到達時間，Ｂｒｅａｋ Ｅｖｅｎ Ｔｉｍｅ）を短くすることができる。その結果、消費されるエネルギーを低減できるパワーゲーティングを行う機会が増加し、半導体装置の消費電力を低減することができる。

回路ＰＣＣ１０は、トランジスタＭＣ１およびトランジスタＭＣ２を有する。回路ＰＣＣ１０は、ノードＦＮ１をプリチャージする機能を有する。回路ＰＣＣ１０は、設けなくてもよい。後述するように、回路ＰＣＣ１０を設けることで、回路ＢＫＣ１０のデータ退避時間を短くすることができる。

＜記憶回路の動作例＞
図７は、記憶回路１００の動作の一例を示すタイミングチャートであり、制御信号（ＳＬＰ、ＲＥＳＥＴ、ＣＬＫ、ＯＳＧ、ＯＳＲ）の波形、並びに、電源電位ＶＤＤ、ノードＦＮ１およびノードＮＲ１の電位の変化を示す。

［通常動作］
記憶回路１００には、電源電位ＶＤＤ、および信号ＣＬＫが供給されている。ＦＦ１１０が順序回路として機能している。信号ＲＥＳＥＴは高レベルが維持されるため、ＮＡＮＤ１およびＮＡＮＤ２はインバータ回路として機能する。回路ＢＫＣ１では、トランジスタＭＣ１がオフ状態であり、トランジスタＭＣ２およびトランジスタＭＷ１がオン状態であるため、ノードＦＮ１の電位は高レベルにプリチャージされている。

［データ退避］
まず、クロック信号ＣＬＫが停止される。これにより、ノードＮＢ１のデータの書き換えが停止される。図７の例では、ノードＮＢ１の電位レベルは、ノードＮＲ１の電位が高レベル（”１”）であれば、低レベル（”０”）であり、低レベル（”０”）であれば高レベル（”１”）である。信号ＯＳＣが高レベルの期間に、ノードＮＢ１のデータがノードＦＮ１に退避される。具体的には、トランジスタＭＣ１およびトランジスタＭＷ１がオン状態であるため、ノードＦＮ１とノードＮＢ１が電気的に接続されている。信号ＯＳＧを低レベルにして、トランジスタＭＷ１がオフ状態にすることで、ノードＦＮ１が電気的に浮遊状態となり、回路ＢＫＣ１０はデータの保持状態となる。ノードＦＮ１の電位は、ノードＮＲ１が低レベル（”０”）であれば高レベルであり、高レベル（”１”）であれば低レベルである。

信号ＯＳＧを低レベルにすることでデータの退避が終了するので、信号ＯＳＧを低レベルにした後、直ちに、ＰＵ２０のボルテージスケーリング動作を行うことができる。また、トランジスタＭＣ２により、通常動作時にノードＦＮ１を高レベルにプリチャージしているので、ノードＦＮ１を高レベルにするデータ退避動作では、ノードＦＮ１の電荷の移動が伴わない。このため、回路ＢＫＣ１０は、短時間で退避動作を完了させることができる。

データ退避動作では、信号ＣＬＫが非アクティブであればよく、図７の例では、信号ＣＬＫの電位を低レベルとしているが、高レベルとしてもよい。

［ボルテージスケーリング、低電源モード］
信号ＯＳＣの立下りに連動して、ＰＭＵ６０は、ボルテージスケーリング動作を行う。これにより記憶回路１００は低電源モードに移行する。

［パワーゲーティング、電源オフモード］
低電源モードに移行してから一定期間経過したら、ＰＭＵ６０は、パワーゲーティング動作を行い、記憶回路１００を電源オフモードにする。

［電源オンモード］
割り込み要求に従い、ＰＭＵ６０は、記憶回路１００を電源オンモードに復帰する。図７の例では、ＶＤＤを供給する電源線の電位が安定すると、信号ＣＬＫは高レベルになるようにしている。

［データ復帰］
信号ＯＳＲが高レベルの期間にデータ復帰動作が行われる。信号ＲＥＳＥＴを高レベルとすることで、ノードＮＲ１の電位は高レベル（”１”）にプリチャージされる。信号ＯＳＲを高レベルとすることで、ＴＧ５がハイインピーダンス状態となり、かつトランジスタＭＲ１が導通状態となる。トランジスタＭＡ１の導通状態はノードＦＮ１の電位で決まる。ノードＦＮ１が高レベルであれば、トランジスタＭＡ１が導通状態であるため、ノードＮＲ１の電位は低下し、低レベル（”０”）となる。ノードＦＮ１が低レベルであれば、ノードＮＲ１の電位は高レベルが維持される。つまり、休止状態に移行する前の状態に、ＦＦ１１０の状態が復帰される。

以上述べたように、信号ＲＥＳＥＴ、および信号ＯＳＲの立ち上がりにより、ノードＮＲ１に高レベルのデータを書き戻すことができる。そのため、記憶回路１００は、復帰動作期間を短くすることができる。

図７では、電源オフモードから電源オンモードに復帰している例を示している。低電源モードから電源オンモードに復帰する場合は、ＶＤＤを供給する電源線の電位が安定するまでの期間Ｔ_ｏｎが短くなる。この場合は、電源オフモードから復帰する場合よりも信号ＯＳＲの立ち上がりを早くするとよい。

［通常動作］
信号ＣＬＫの供給を再開することで、通常動作が可能な状態に復帰する。信号ＯＳＧを高レベルにすることで、ノードＦＮ１は、回路ＰＣＣ１０によりプリチャージされ、高レベルとなる。

＜＜キャッシュ＞＞
以下に、キャッシュ４０をＳＲＡＭで構成する例を説明する。

＜メモリセルの構成例＞
図８にキャッシュのメモリセルの構成の一例を示す。図８に示すメモリセル１２０は、回路ＳＭＣ２０および回路ＢＫＣ２０を有する。回路ＳＭＣ２０は、標準的なＳＲＡＭのメモリセルと同様な回路構成とすればよい。図８に示す回路ＳＭＣ２０は、インバータ回路ＩＮＶ２１、インバータ回路ＩＮＶ２２、トランジスタＭ２１、およびトランジスタＭ２２を有する。

回路ＢＫＣ２０は、回路ＳＭＣ２０のバックアップ回路として機能する。回路ＢＫＣ２０は、トランジスタＭＷ１１、トランジスタＭＷ１２、容量素子ＣＢ１１、容量素子ＣＢ１２を有する。トランジスタＭＷ１１、ＭＷ１２はＯＳトランジスタである。回路ＳＭＣ２０は２つの１Ｔ１Ｃ型の保持回路を有しており、ノードＳＮ１とノードＳＮ２にそれぞれデータが保持される。トランジスタＭＷ１１および容量素子ＣＢ１１とでなる保持回路は、ノードＮＥＴ１のデータをバックアップできる機能を有する。トランジスタＭＷ１２および容量素子ＣＢ１２とでなる保持回路は、ノードＮＥＴ２のデータをバックアップできる機能を有する。

メモリセル１２０は電源電位ＶＤＤＭＣ、ＶＳＳが供給されている。メモリセル１２０は、配線（ＷＬ、ＢＬ、ＢＬＢ、ＢＲＬ）と電気的に接続されている。配線ＷＬには、信号ＳＬＣが入力される。データ書き込み時には、配線ＢＬ、配線ＢＬＢには、データ信号Ｄ、データ信号ＤＢが入力される。データの読み出しは、配線ＢＬと配線ＢＬＢの電位を検出することで行われる。配線ＢＲＬには信号ＯＳＳが入力される。信号ＯＳＳはＰＭＵ６０から入力される信号である。

＜メモリセルの動作例＞
メモリセル１２０の動作の一例を説明する。図９は、メモリセル１２０のタイミングチャートの一例である。

［通常動作］
回路ＭｅｍＣ２０にアクセス要求が行われ、データの書き込み読み出しが行われる。回路ＢＫＣ２０では、信号ＯＳＳは低レベルであるため、ノードＳＮ１およびノードＳＮ２が電気的に浮遊状態となっており、データ保持状態である。図９の例では、ノードＳＮ１の電位は低レベル（”０”）であり、他方ノードＳＮ２の電位は、高レベル（”１”）である。

［データ退避］
信号ＯＳＳが高レベルにすることで、トランジスタＭＷ１１、ＭＷ１２が導通状態となり、ノードＳＮ１、ＳＮ２は、それぞれ、ノードＮＥＴ１、ＮＥＴ２と同じ電位レベルとなる。図９の例では、ノードＳＮ１、ＳＮ２の電位は、それぞれ、高レベル、低レベルとなる。信号ＯＳＳが低レベルとなり、回路ＢＫＣ２０がデータ保持状態となり、データ退避動作が終了する。

［ボルテージスケーリング、低電源モード］
信号ＯＳＳの立下りに連動して、ＰＭＵ６０は、ボルテージスケーリング動作を行う。これによりキャッシュ４０は低電源モードに移行する。

［パワーゲーティング、電源オフモード］
低電源モードに移行してから一定期間経過したら、ＰＭＵ６０は、パワーゲーティング動作を行い、キャッシュ４０を電源オフモードにする。

［データ復帰、電源オンモード］
割り込み要求に従い、ＰＭＵ６０はキャッシュ４０を通常状態に復帰させる。信号ＯＳＳを高レベルにして、回路ＢＫＣ２０で保持されているデータを、回路ＳＭＣ２０に書き戻す。信号ＯＳＳが高レベルである期間中に、ＰＭＵ６０は、ボルテージスケーリング動作およびパワーゲーティング動作を行い、記憶回路１００を電源オンモードに復帰する。図７の例では、ＶＤＤを供給する電源線の電位が安定すると、信号ＣＬＫは高レベルになるようにしている。ＶＤＤＭＣを供給する電源線の電位が安定したら、信号ＯＳＳを低レベルに戻し、データ復帰動作を終了させる。ノードＳＮ１、ＳＮ２の状態は、休止状態になる直前の状態に復帰している。

［通常動作］
ＶＤＤＭＣの供給が再開されることで、回路ＳＭＣ２０は通常動作が可能な通常モードに復帰する。

以上述べたように、ＯＳトランジスタを用いることで、電源が遮断されていても長期間データを保持することが可能なバックアップ回路を構成することができる。このバックアップ回路を備えることで、プロセッサコアおよびキャッシュのパワーゲーティングが可能となる。また、休止状態において、ボルテージスケーリングとパワーゲーティングを組み合わせた電源管理を行うことで、休止状態から通常状態へ復帰する処理に要するエネルギーおよび時間のオーバーヘッドを削減することができる。よって、処理装置の処理能力を低下させずに、電力の削減を効率よく行うことが可能となる。

（実施の形態２）
本実施の形態では、ＯＳトランジスタについて説明する。

＜＜ＯＳトランジスタ構成例１＞＞
図１０にＯＳトランジスタの構成の一例を示す。図１０ＡはＯＳトランジスタの構成の一例を示す上面図である。図１０Ｂは、ｙ１−ｙ２線断面図であり、図１０Ｃはｘ１−ｘ２線断面図であり、図１０Ｄはｘ３−ｘ４線断面図である。ここでは、ｙ１−ｙ２線の方向をチャネル長方向と、ｘ１−ｘ２線方向をチャネル幅方向と呼称する場合がある。よって、図１０Ｂは、ＯＳトランジスタのチャネル長方向の断面構造を示す図になり、図１０Ｃおよび図１０Ｄは、ＯＳトランジスタのチャネル幅方向の断面構造を示す図になる。なお、デバイス構造を明確にするため、図１０Ａでは、一部の構成要素が省略されている。これは、図１１−図１５も同様である。

図１０に示すＯＳトランジスタ５０１はバックゲートを有する。ＯＳトランジスタ５０１は絶縁表面に形成される。ここでは、絶縁層５１１上に形成されている。絶縁層５１１は基板５１０表面に形成されている。ＯＳトランジスタ５０１は、絶縁層５１４および絶縁層５１５に覆われている。なお、絶縁層５１４および５１５をＯＳトランジスタ５０１の構成要素とみなすこともできる。ＯＳトランジスタ５０１は、絶縁層５１２、絶縁層５１３、酸化物半導体（ＯＳ）層５２１−５２３、導電層５３０、導電層５３１、導電層５４１、および導電層５４２を有する。ここでは、ＯＳ層５２１、ＯＳ層５２２およびＯＳ層５２３をまとめて、ＯＳ層５２０と呼称する。

絶縁層５１３はゲート絶縁層として機能する領域を有する。導電層５３０はゲート電極として機能する。導電層５３１はバックゲート電極として機能する。導電層５３１に、一定の電位を供給してもよいし、導電層５３０と同じ電位や同じ信号を供給してもよいし、異なる電位や異なる信号を供給してもよい。導電層５４１および導電層５４２は、それぞれ、ソース電極またはドレイン電極として機能する。

図１０Ｂ−図１０Ｄに示すように、ＯＳ層５２０は、ＯＳ層５２１、ＯＳ層５２２、ＯＳ層５２３の順に積層している部分を有する。絶縁層５１３はこの積層部分を覆っている。導電層５３１は絶縁層５１３を介して積層部分と重なる。導電層５４１および導電層５４２はＯＳ層５２１およびＯＳ層５２３とでなる積層膜上に設けられており、これらは、この積層膜上面、および積層膜のチャネル長方向の側面に接している。また図１０の例では、導電層５４１、５４２は絶縁層５１２とも接している。ＯＳ層５２３は、ＯＳ層５２１、５２２、および導電層５４１、５４２を覆うように形成されている。ＯＳ層５２３の下面はＯＳ層５２２の上面と接している。

ＯＳ層５２０において、絶縁層５１３を介して、ＯＳ層５２１−５２３の積層部分のチャネル幅方向を取り囲むように、導電層５３０が形成されている（図１０Ｃ参照）。このため、この積層部分には、垂直方向からのゲート電界と、側面方向からのゲート電界も印加される。ＯＳトランジスタ５０１において、ゲート電界とは、導電層５３１（ゲート電極層）に印加される電圧により形成される電界のことをいう。よって、ゲート電界によって、ＯＳ層５２１−５２３の積層部分全体を電気的に取り囲むことができるので、ＯＳ層５２２の全体に（バルク）にチャネルが形成される場合がある。そのため、ＯＳトランジスタ５０１は良好なオン電流特性を有することができる。

本明細書では、このようにゲート電界によって半導体を電気的に取り囲むことができるトランジスタの構造を”ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）”構造と呼ぶ。ＯＳトランジスタ５０１は、ｓ−ｃｈａｎｎｅｌ構造である。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通状態でのドレイン電流（オン電流）を高くすることができる。

ＯＳトランジスタ５０１をｓ−ｃｈａｎｎｅｌ構造とすることで、ＯＳ層５２２の側面に対してゲート電界によるチャネル形成領域の制御がしやすくなる。導電層５３０がＯＳ層５２２の下方まで伸び、ＯＳ層５２１の側面と対向している構造では、さらに制御性が優れ、好ましい。その結果、ＯＳトランジスタ５０１のサブスレッショルドスイング値（Ｓ値ともいう。）を小さくすることができ、短チャネル効果を抑制することができる。従って、微細化に適した構造である。

図１０に示すＯＳトランジスタ５０１のように、立体的なデバイス構造とすることで、チャネル長を１００ｎｍ未満にすることができる。ＯＳトランジスタを微細化することで、回路面積が小さくできる。ＯＳトランジスタのチャネル長は、６５ｎｍ未満とすることが好ましく、３０ｎｍ以下または２０ｎｍ以下がより好ましい。

トランジスタのゲートとして機能する導電体をゲート電極、トランジスタのソースとして機能する導電体をソース電極、トランジスタのドレインとして機能する導電体をドレイン電極、トランジスタのソースとして機能する領域をソース領域、トランジスタのドレインとして機能する領域をドレイン領域、と呼ぶ。本明細書では、ゲート電極をゲート、ドレイン電極またはドレイン領域をドレイン、ソース電極またはソース領域をソース、と記す場合がある。

チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。

本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。

＜＜ＯＳトランジスタの構成例２＞＞
図１１に示すＯＳトランジスタ５０２は、ＯＳトランジスタ５０１の変形例である。図１１ＡはＯＳトランジスタ５０２の上面図である。図１１Ｂは、ｙ１−ｙ２線断面図であり、図１１Ｃは、ｘ１−ｘ２線断面図であり、図１１Ｄは、ｘ３−ｘ４線断面図である。

図１１に示すＯＳトランジスタ５０２も、ＯＳトランジスタ５０１と同様に、ｓ−ｃｈａｎｎｅｌ構造である。ＯＳトランジスタ５０２は、導電層５３１を有していない。導電層５４１および導電層５４２の形状がＯＳトランジスタ５０１と異なる。ＯＳトランジスタ５０２の導電層５４１および導電層５４２は、ＯＳ層５２１とＯＳ層５２２の積層膜を形成するために使用されるハードマスクから作製されている。そのため、導電層５４１および導電層５４２は、ＯＳ層５２１およびＯＳ層５２２の側面に接していない（図１１Ｄ）。

次のような工程を経て、ＯＳ層５２１、５２２、導電層５４１、５４２を作製することができる。ＯＳ層５２１、５２２を構成する２層の酸化物半導体膜を形成する。酸化物半導体膜上に、単層または積層の導電膜を形成する。この導電膜をエッチングしてハードマスクを形成する。このハードマスクを用いて、２層の酸化物半導体膜をエッチングして、ＯＳ層５２１とＯＳ層５２２の積層膜を形成する。次に、ハードマスクをエッチングして、導電層５４１および導電層５４２を形成する。

＜＜ＯＳトランジスタの構成例３、４＞＞
図１２に示すＯＳトランジスタ５０３は、ＯＳトランジスタ５０１の変形例であり、図１３に示すＯＳトランジスタ５０４は、ＯＳトランジスタ５０２の変形例である。ＯＳトランジスタ５０３およびＯＳトランジスタ５０４では、導電層５３０をマスクに用いて、ＯＳ層５２３および絶縁層５１３がエッチングされている。そのため、ＯＳ層５２３および絶縁層５１３の端部は導電層５３０の端部とほぼ一致することになる。

＜＜ＯＳトランジスタの構成例５、６＞＞
図１４に示すＯＳトランジスタ５０５は、ＯＳトランジスタ５０１の変形例であり、図１５に示すＯＳトランジスタ５０６は、ＯＳトランジスタ５０２の変形例である。ＯＳトランジスタ５０５およびＯＳトランジスタ５０６は、それぞれ、ＯＳ層５２３と導電層５４１の間に層５５１を有し、ＯＳ層５２３と導電層５４２の間に層５５２を有する。

層５５１、５５２は、例えば、透明導電体、酸化物半導体、窒化物半導体または酸化窒化物半導体でなる層で形成することができる。層５５１、５５２は、ｎ型の酸化物半導体層で形成することができ、または、導電層５４１、５４２よりも抵抗が高い導電層で形成することができる。例えば、層５５１、層５５２は、インジウム、スズおよび酸素を含む層、インジウムおよび亜鉛を含む層、インジウム、タングステンおよび亜鉛を含む層、スズおよび亜鉛を含む層、亜鉛およびガリウムを含む層、亜鉛およびアルミニウムを含む層、亜鉛およびフッ素を含む層、亜鉛およびホウ素を含む層、スズおよびアンチモンを含む層、スズおよびフッ素を含む層またはチタンおよびニオブを含む層などを用いればよい。例示したこれらの層は水素、炭素、窒素、シリコン、ゲルマニウムまたはアルゴンの１または複数を含んでも構わない。

層５５１、５５２は、可視光線を透過する性質を有しても構わない。または、層５５１、５５２は、可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは吸収することで透過させない性質を有しても構わない。このような性質を有することで、迷光によるトランジスタの電気特性の変動を抑制できる場合がある。

また、層５５１、５５２は、ＯＳ層５２３との間にショットキー障壁を形成しない層を用いると好ましい。こうすることで、ＯＳトランジスタ５０５、５０６のオン特性を向上させることができる。

層５５１、５５２は、導電層５４１、５４２よりも高抵抗の層とすることが好ましい。また、層５５１、５５２は、トランジスタのチャネル抵抗よりも低抵抗であることが好ましい。例えば、層５５１、５５２の抵抗率を、０．１Ωｃｍ以上１００Ωｃｍ以下、０．５Ωｃｍ以上５０Ωｃｍ以下、または１Ωｃｍ以上１０Ωｃｍ以下とすればよい。層５５１、５５２の抵抗率を上述の範囲とすることにより、チャネルとドレインとの境界部における電界集中を緩和することができる。そのため、トランジスタの電気特性の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても、飽和特性を良好にすることができる。なお、ソースとドレインとが入れ替わらない回路構成であれば、層５５１または層５５２のいずれか一方のみ（例えば、ドレイン側）を配置するほうが好ましい場合がある。

以下、ＯＳトランジスタ５０１、５０２の構成要素について説明する。

＜酸化物半導体層＞
ＯＳ層５２１−５２３の半導体材料としては、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）がある。また、ＯＳ層５２１−５２３は、インジウムを含む酸化物層に限定されない。ＯＳ層５２１−５２３は、例えば、Ｚｎ−Ｓｎ酸化物層、Ｇａ−Ｓｎ層、Ｚｎ−Ｍｇ酸化物等で形成することができる。また、ＯＳ層５２２は、Ｉｎ−Ｍ−Ｚｎ酸化物で形成することが好ましい。また、ＯＳ層５２１、ＯＳ層５２３は、それぞれ、Ｇａ酸化物で形成することができる。

ＯＳ層５２１−５２３をスパッタリング法で成膜されたＩｎ−Ｍ−Ｚｎ酸化物膜で形成する場合について説明する。ＯＳ層５２２の形成に用いられるＩｎ−Ｍ−Ｚｎ酸化物の成膜用のターゲットの金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１とし、ＯＳ層５２１、ＯＳ層５２３の形成に用いられるターゲットの金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２とする。

ＯＳ層５２２の形成には、ｘ_１／ｙ_１は、１／３以上６以下、さらには１以上６以下であって、ｚ_１／ｙ_１は、１／３以上６以下、さらには１以上６以下のＩｎ−Ｍ−Ｚｎ酸化物の多結晶ターゲットを用いることが好ましい。ｚ_１／ｙ_１を１以上６以下とすることで、ＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例は、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１等がある。なお、ＣＡＡＣ−ＯＳとは、ｃ軸に配向する結晶部を有する酸化物半導体のことであり、これについては後述する。ＣＡＡＣ−ＯＳ膜は、特にスピネル型の結晶構造が含まれないことが好ましい。これにより、ＣＡＡＣ−ＯＳ膜を用いたトランジスタの電気特性、信頼性を向上させることができる。

ＯＳ層５２１、ＯＳ層５２３の形成に用いられるターゲットは、ｘ_２／ｙ_２＜ｘ_１／ｙ_１であって、ｚ_２／ｙ_２は、１／３以上６以下、さらには１以上６以下であることが好ましい。ｚ_２／ｙ_２を１以上６以下とすることで、ＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例は、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：６、Ｉｎ：Ｍ：Ｚｎ＝１：４：７、Ｉｎ：Ｍ：Ｚｎ＝１：４：８、Ｉｎ：Ｍ：Ｚｎ＝１：５：５、Ｉｎ：Ｍ：Ｚｎ＝１：５：６、Ｉｎ：Ｍ：Ｚｎ＝１：５：７、Ｉｎ：Ｍ：Ｚｎ＝１：５：８、Ｉｎ：Ｍ：Ｚｎ＝１：６：８等がある。

Ｉｎ−Ｍ−Ｚｎ酸化物膜の原子数比はそれぞれ、誤差として上記の原子数比の±４０％の変動を含む。例えば、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１の酸化物ターゲットを用いて成膜された酸化物半導体膜に含まれる金属元素の原子数比は、およそＩｎ：Ｍ：Ｚｎ＝４：２：３である。

＜エネルギーバンド構造＞
次に、ＯＳ層５２１、ＯＳ層５２２、およびＯＳ層５２３の積層により構成されるＯＳ層５２０の機能およびその効果について、図１６Ｂに示すエネルギーバンド構造図を用いて説明する。図１６Ａは、ＯＳトランジスタ５０２のチャネル領域を拡大した図であり、図１１Ｂの部分拡大図である。図１６Ｂに、図１６Ａで点線ｚ１−ｚ２で示した部位（ＯＳトランジスタ５０２のチャネル形成領域）のエネルギーバンド構造を示す。以下、ＯＳトランジスタ５０２を例に説明するが、ＯＳトランジスタ５０１、５０３−５０６でも同様である。

図１６Ｂ中、Ｅｃ５１２、Ｅｃ５２１、Ｅｃ５２２、Ｅｃ５２３、Ｅｃ５１３は、それぞれ、絶縁層５１２、ＯＳ層５２１、ＯＳ層５２２、ＯＳ層５２３、絶縁層５１３の伝導帯下端のエネルギーを示している。

ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。

なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．４ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：６のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．３ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：２のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．９ｅＶ、電子親和力は約４．３ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：８のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．４ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：１０のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．２ｅＶ、電子親和力は約４．７ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約２．８ｅＶ、電子親和力は約５．０ｅＶである。

絶縁層５１２と絶縁層５１３は絶縁体であるため、Ｅｃ５１３とＥｃ５１２は、Ｅｃ５２１、Ｅｃ５２２、およびＥｃ５２３よりも真空準位に近い（電子親和力が小さい）。

また、Ｅｃ５２１は、Ｅｃ５２２よりも真空準位に近い。具体的には、Ｅｃ５２１は、Ｅｃ５２２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。

また、Ｅｃ５２３は、Ｅｃ５２２よりも真空準位に近い。具体的には、Ｅｃ５２３は、Ｅｃ５２２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。

また、ＯＳ層５２１とＯＳ層５２２との界面近傍、および、ＯＳ層５２２とＯＳ層５２３との界面近傍では、混合領域が形成されるため、伝導帯下端のエネルギーは連続的に変化する。即ち、これらの界面において、準位は存在しないか、ほとんどない。

従って、当該エネルギーバンド構造を有する積層構造において、電子はＯＳ層５２２を主として移動することになる。そのため、ＯＳ層５２１と絶縁層５１２との界面、または、ＯＳ層５２３と絶縁層５１３との界面に準位が存在したとしても、当該準位は電子の移動にほとんど影響しない。また、ＯＳ層５２１とＯＳ層５２２との界面、およびＯＳ層５２３とＯＳ層５２２との界面に準位が存在しないか、ほとんどないため、当該領域において電子の移動を阻害することもない。従って、上記酸化物半導体の積層構造を有するＯＳトランジスタ５０２は、高い電界効果移動度を有することができる。

なお、図１６Ｂに示すように、ＯＳ層５２１と絶縁層５１２の界面、およびＯＳ層５２３と絶縁層５１３の界面近傍には、不純物や欠陥に起因したトラップ準位Ｅｔ５０２が形成され得るものの、ＯＳ層５２１、およびＯＳ層５２３があることにより、ＯＳ層５２２と当該トラップ準位とを遠ざけることができる。

ＯＳトランジスタ５０２は、チャネル幅方向において、ＯＳ層５２２の上面と側面がＯＳ層５２３と接し、ＯＳ層５２２の下面がＯＳ層５２１と接して形成されている（図１１Ｃ参照）。このように、ＯＳ層５２２をＯＳ層５２１とＯＳ層５２３で覆う構成とすることで、上記トラップ準位の影響をさらに低減することができる。

ただし、Ｅｃ５２１またはＥｃ５２３と、Ｅｃ５２２とのエネルギー差が小さい場合、ＯＳ層５２２の電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜の界面に負の固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。

従って、Ｅｃ５２１、およびＥｃ５２３と、Ｅｃ５２２とのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変動が低減され、トランジスタの電気特性を良好なものとすることができるため、好ましい。

また、ＯＳ層５２１、およびＯＳ層５２３のバンドギャップは、ＯＳ層５２２のバンドギャップよりも広いほうが好ましい。

ＯＳ層５２１およびＯＳ層５２３には、例えば、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄをＯＳ層５２２よりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体に生じることを抑制する機能を有する。すなわち、ＯＳ層５２１およびＯＳ層５２３は、ＯＳ層５２２よりも酸素欠損が生じにくいということができる。

ＯＳ層５２１、ＯＳ層５２２、ＯＳ層５２３が、少なくともインジウム、亜鉛およびＭ（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）を含むＩｎ−Ｍ−Ｚｎ酸化物である場合、ＯＳ層５２１をＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１［原子数比］、ＯＳ層５２２をＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２［原子数比］、ＯＳ層５２３をＩｎ：Ｍ：Ｚｎ＝ｘ_３：ｙ_３：ｚ_３［原子数比］とすると、ｙ_１／ｘ_１およびｙ_３／ｘ_３がｙ_２／ｘ_２よりも大きくなることが好ましい。ｙ_１／ｘ_１およびｙ_３／ｘ_３はｙ_２／ｘ_２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、ＯＳ層５２２において、ｙ_２がｘ_２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ_２がｘ_２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ_２はｘ_２の３倍未満であることが好ましい。

このような条件を満たすＩｎ−Ｍ−Ｚｎ酸化物膜は、上述した金属元素の原子数比を満たすＩｎ−Ｍ−Ｚｎ酸化物のターゲットを用いることで形成することができる。

ＯＳ層５２１およびＯＳ層５２３のＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％よりも高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％よりも高くする。また、ＯＳ層５２２のＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％よりも高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％よりも高く、Ｍが６６ａｔｏｍｉｃ％未満とする。

また、ＯＳ層５２１およびＯＳ層５２３の少なくとも一方が、インジウムを含まなくても構わない場合がある。例えば、ＯＳ層５２１および／またはＯＳ層５２３を酸化ガリウム膜で形成することができる。

ＯＳ層５２１およびＯＳ層５２３の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、ＯＳ層５２２の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。また、ＯＳ層５２３は、ＯＳ層５２１およびＯＳ層５２２よりも薄いことが好ましい。

なお、酸化物半導体をチャネルとするＯＳトランジスタに安定した電気特性を付与するには、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体のキャリア密度が、１×１０^１７／ｃｍ^３未満であること、好ましくは１×１０^１５／ｃｍ^３未満であること、さらに好ましくは１×１０^１３／ｃｍ^３未満であることを指す。

また、酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、ＯＳ層５２１、ＯＳ層５２２およびＯＳ層５２３の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。

酸化物半導体を真性または実質的に真性とするためには、ＳＩＭＳ分析において、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。また、水素濃度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。また、窒素濃度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、酸化物半導体が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体の結晶性を低下させることがある。酸化物半導体の結晶性を低下させないためには、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする部分を有していればよい。また、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、炭素濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする部分を有していればよい。

また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍから数ｚＡ／μｍにまで低減することが可能となる。

＜酸化物半導体の結晶構造＞
以下に、ＯＳ層５２０を構成する酸化物半導体の構造について説明する。

本明細書において、”平行”とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、”略平行”とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、”垂直”とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、”略垂直”とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体などがある。

（ＣＡＡＣ−ＯＳ）
ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。

透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像では結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

試料面と略平行な方向から、ＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行に配列する。

一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳの平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳについて説明する。例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。

ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部にｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。

ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。酸化物半導体の欠陥としては、例えば、不純物に起因する欠陥や、酸素欠損などがある。したがって、ＣＡＡＣ−ＯＳは、不純物濃度の低い酸化物半導体ということもできる。また、ＣＡＡＣ−ＯＳは、酸素欠損の少ない酸化物半導体ということもできる。

酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。

また、欠陥準位密度の低い（酸素欠損が少ない）酸化物半導体は、キャリア密度を低くすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、高純度真性または実質的に高純度真性な酸化物半導体となりやすい。したがって、ＣＡＡＣ−ＯＳを用いたトランジスタは、しきい値電圧が負電圧である電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性な酸化物半導体は、キャリアトラップが少ない。酸化物半導体のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体を用いたトランジスタは、電気特性が不安定となる場合がある。一方、ＣＡＡＣ−ＯＳを用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。

また、ＣＡＡＣ−ＯＳは欠陥準位密度が低いため、光の照射によって欠陥準位に捕獲されるキャリアは少なくなる。したがって、ＣＡＡＣ−ＯＳを用いたＯＳトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

（微結晶酸化物半導体）
微結晶酸化物半導体は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。

ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なる結晶部間で結晶方位に規則性が見られない。そのため、配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、結晶部よりも大きい径のＸ線を用いたＸＲＤで構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳに対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。

このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。

ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。

（非晶質酸化物半導体）
非晶質酸化物半導体は原子配列が不規則であり、結晶部を有さない酸化物半導体である。石英のような無定形状態を有する酸化物半導体が一例である。

非晶質酸化物半導体は、高分解能ＴＥＭ像において結晶部を確認することができない。非晶質酸化物半導体に対し、ＸＲＤによって構造解析を行う場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。

非晶質構造については、様々な見解が示されている。例えば、原子配列に全く秩序性を有さない構造を完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ ｓｔｒｕｃｔｕｒｅ）と呼ぶ場合がある。また、最近接原子間距離または第２近接原子間距離まで秩序性を有し、かつ長距離秩序性を有さない構造を非晶質構造と呼ぶ場合もある。したがって、最も厳格な定義によれば、僅かでも原子配列に秩序性を有する酸化物半導体を非晶質酸化物半導体と呼ぶことはできない。また、少なくとも、長距離秩序性を有する酸化物半導体を非晶質酸化物半導体と呼ぶことはできない。よって、結晶部を有することから、例えば、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳを、非晶質酸化物半導体または完全な非晶質酸化物半導体と呼ぶことはできない。

＜非晶質ライク酸化物半導体＞
酸化物半導体、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する場合がある。そのような構造を有する酸化物半導体を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。

ａ−ｌｉｋｅ ＯＳの高分解能ＴＥＭ像を観察すると、鬆（ボイドともいう。）が確認される場合がある。また、高分解能ＴＥＭ像に、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、が存在する。鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。そのため、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。

ａ−ｌｉｋｅ ＯＳおよびｎｃ−ＯＳの結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ_４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ_４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ_４の結晶のａ−ｂ面に対応する。

また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ_４の密度は６．３５７ｇ／ｃｍ^３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ^３以上５．９ｇ／ｃｍ^３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ^３以上６．３ｇ／ｃｍ^３未満となる。

同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。

以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、微結晶酸化物半導体、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。

＜基板＞
基板５１０は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、ＯＳトランジスタ５０１の導電層５３０、導電層５４１、および導電層５４２の一つは、上記の他のデバイスと電気的に接続されていてもよい。

＜下地絶縁膜＞
絶縁層５１１は、基板５１０からの不純物の拡散を防止する役割を有する。絶縁層５１２はＯＳ層５２０に酸素を供給する役割を有することが好ましい。したがって、絶縁層５１２は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）において、膜の表面温度が１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲における酸素分子の放出量が１．０×１０^１８［分子／ｃｍ^３］以上である膜とする。基板５１０が他のデバイスが形成された基板である場合、絶縁層５１１は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。

絶縁層５１１、５１２は、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル、窒化シリコン、窒化酸化シリコン、窒化酸化アルミニウムなどの絶縁材料、またはこれらの混合材料を用いて形成することができる。なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い材料であり、窒化酸化物とは、酸素よりも窒素の含有量が多い材料である。

＜ゲート電極＞
導電層５３０は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）、白金（Ｐｔ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物で形成することが好ましい。

また、導電層５３０は、一層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造、Ｃｕ−Ｍｎ合金膜の単層構造、Ｃｕ−Ｍｎ合金膜上にＣｕ膜を積層する二層構造、Ｃｕ−Ｍｎ合金膜上にＣｕ膜を積層し、さらにその上にＣｕ−Ｍｎ合金膜を積層する三層構造等がある。特にＣｕ−Ｍｎ合金膜は、電気抵抗が低く、且つ、酸素を含む絶縁膜との界面に酸化マンガンを形成し、Ｃｕの拡散を防ぐことができるため好ましい。

また、導電層５３０には、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。

＜ゲート絶縁層＞
絶縁層５１３は、単層構造または積層構造の絶縁膜で形成される。絶縁層５１３には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁層５１３は上記材料の積層であってもよい。なお、絶縁層５１３に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。また、絶縁層５１１も絶縁層５１３と同様に形成することができる。絶縁層５１３は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。

酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて絶縁層５１３の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。

＜ソース電極、ドレイン電極、バックゲート電極＞
導電層５４１、導電層５４２および導電層５３１は、導電層５３０と同様に作製することができる。Ｃｕ−Ｍｎ合金膜は、電気抵抗が低く、且つ、ＯＳ層５２０との界面に酸化マンガンを形成し、Ｃｕの拡散を防ぐことができるため、導電層５４１、導電層５４２に用いることが好ましい。

＜保護絶縁膜＞
絶縁層５１４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有することが好ましい。このような絶縁層５１４を設けることで、ＯＳ層５２０からの酸素の外部への拡散と、外部からＯＳ層５２０への水素、水等の入り込みを防ぐことができる。絶縁層５１４としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。

酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁層５１４に適用するのに好ましい。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特性の変動要因となる水素、水分などの不純物のＯＳ層５２０への混入防止、ＯＳ層５２０を構成する主成分材料である酸素の酸化物半導体からの放出防止、絶縁層５１２からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体中に拡散させることもできる。

＜層間絶縁膜＞
また、絶縁層５１４上には絶縁層５１５が形成されていることが好ましい。絶縁層５１５は単層構造または積層構造の絶縁膜で形成することができる。当該絶縁膜には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。

＜＜成膜方法＞＞
半導体装置を構成する絶縁膜、導電膜、半導体膜等の成膜方法としては、スパッタ法や、プラズマＣＶＤ法が代表的である。その他の方法、例えば、熱ＣＶＤ法により形成すること可能である。熱ＣＶＤ法として、例えば、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使用することができる。

熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。

また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り換えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。

ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができ、例えば、ＩｎＧａＺｎＯ_Ｘ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、（ＣＨ_３）_３Ｉｎである。また、トリメチルガリウムの化学式は、（ＣＨ_３）_３Ｇａである。また、ジメチル亜鉛の化学式は、（ＣＨ_３）_２Ｚｎである。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式（Ｃ_２Ｈ_５）_３Ｇａ）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式（Ｃ_２Ｈ_５）_２Ｚｎ）を用いることもできる。

例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ_６ガスとＢ_２Ｈ_６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ_６ガスとＨ_２ガスを用いてタングステン膜を形成する。なお、Ｂ_２Ｈ_６ガスに代えてＳｉＨ_４ガスを用いてもよい。

例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯ_Ｘ（Ｘ＞０）膜を成膜する場合には、（ＣＨ_３）_３ＩｎガスとＯ_３ガスを順次繰り返し導入してＩｎＯ_２層を形成し、その後、（ＣＨ_３）_３ＧａガスとＯ_３ガスを用いてＧａＯ層を形成し、更にその後（ＣＨ_３）_２ＺｎガスとＯ_３ガスを用いてＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ_２層やＩｎＺｎＯ_２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成してもよい。なお、Ｏ_３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ_２Ｏガスを用いてもよいが、Ｈを含まないＯ_３ガスを用いる方が好ましい。また、（ＣＨ_３）_３Ｉｎガスにかえて、（Ｃ_２Ｈ_５）_３Ｉｎガスを用いてもよい。また、（ＣＨ_３）_３Ｇａガスにかえて、（Ｃ_２Ｈ_５）_３Ｇａガスを用いてもよい。また、（ＣＨ_３）_２Ｚｎガスを用いてもよい。

（実施の形態３）
本実施の形態では、半導体装置のデバイス構造について説明する。実施の形態１で述べたように、半導体装置をＳｉトランジスタとＯＳトランジスタとで構成することが可能である。このような構成例においては、ＳｉトランジスタとＯＳトランジスタを積層することで、半導体装置を小型化することが可能である。図１７を参照して、このような積層構造を有する半導体装置の構成例について説明する。

半導体装置の一例として、図４Ａに示すＰＵ２１のデバイス構造について説明する。図１７には、回路ＲＴＣ１０のトランジスタＭＷ１、トランジスタＭＡ１、トランジスタＭＲ１および容量素子ＣＢ１を代表的に示している。区間ａ１−ａ２にはトランジスタＭＷ１およびトランジスタＭＡ２のチャネル長方向の断面構造が示され、区間ｃ１−ｃ２には、トランジスタＭＷ１のチャネル幅方向の断面構造が示されている。

図１７において、符号及びハッチングパターンが与えられていない領域は絶縁体で構成された領域を表している。当該領域は、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体で形成することができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。

＜トランジスタＭＡ１、ＭＲ１＞
ここでは、トランジスタＭＡ１、ＭＲ１はプレーナ型の電界効果トランジスタとしている。トランジスタＭＡ１、ＭＲ１は、単結晶シリコン層を有するＳＯＩ型半導体基板から作製されている。基板４００は、単結晶シリコン層を支持する基板（例えば、単結晶シリコン基板）である。絶縁層４０１は、単結晶シリコン層と基板４００を絶縁分離するための埋め込み酸化物層（ＢＯＸ層）である。もちろん、トランジスタＭＡ１等のＳｉトランジスタを、バルク型の単結晶シリコン基板から作製することも可能である。また、トランジスタＭＡ１、ＭＲ１のデバイス構造は図１７の例に限定されるものではない。例えば、半導体基板の凸部を利用して作成される３Ｄトランジスタ（フィン型、トライゲート型など）とすることが可能である。導電体４２０、４２１は、それぞれ、トランジスタＭＡ１、ＭＲ１のゲート電極として機能する領域を有する。導電体４２０、４２１の側面には、絶縁層４２２、４２３が形成されている。導電体４２０、４２１、絶縁層４２２、４２３を不純物添加用のマスクに用いることで、Ｓｉ層４１０に、チャネル領域、および不純物領域が自己整合的に形成されている。トランジスタＭＡ１、ＭＲ１は、絶縁層４０２に覆われている。

＜トランジスタＭＷ１＞
トランジスタＭＷ１はＯＳトランジスタ５０４と同様のデバイス構造を有している。トランジスタＭＷ１のデバイス構造は、これに限定されるものではない。

トランジスタＭＷ１は、絶縁層４０３上に形成されている。トランジスタＭＷ１は、チャネル領域を含むＯＳ層４３０、導電体４３６、導電体４３７、導電体４３８、ゲート絶縁層４３９を有する。トランジスタＭＷ１は絶縁層４０４および絶縁層４０５に覆われている。トランジスタＭＷ１のＯＳ層４３０は、ＯＳトランジスタ５０４（図１３）と同様の３層構造であり、ＯＳ層４３１−４３３とでなる。導電体４３６は、トランジスタＭＷ１のゲート電極として機能する領域を有する。導電体４３７および導電体４３８は、それぞれ、トランジスタＭＷ１のソース電極またはドレイン電極として機能する。

トランジスタＭＷ１の下地絶縁層となる絶縁層４０３は、下層から、ＯＳ層４３０に水素の拡散を防止する効果を有するような絶縁体で形成することが好ましい。これは、Ｓｉトランジスタでは、水素によりＳｉ層中のシリコンのダングリングボンドを終端して、信頼性を向上させる効果がある。これに対して、上述したように、ＯＳトランジスタでは、水素はＯＳ層に対しては、信頼性を低下させる不純物となる。よって、絶縁層４０３により、下層に水素を閉じ込め、かつ下層から上層に水素が拡散することを防ぐことで、トランジスタＭＡ１（Ｓｉトランジスタ）およびトランジスタＭＷ１（ＯＳトランジスタ）双方の信頼性を向上させることができる。絶縁層４０３としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。特に、酸化アルミニウム膜は、水素、水分などの不純物および酸素の双方に対して膜を透過させない遮断（ブロッキング）効果が高いので、下地絶縁層に好ましい。

＜容量素子ＣＢ１＞
導電体４６１および導電体４６２が誘電体を介して重なっている領域が容量素子ＣＢ１として機能する。また、導電体４６１は、配線ＲＷＬとして機能する領域を有する。導電体４６２は、導電体４６３―４６６により、トランジスタＭＡ１のゲート電極（導電体４２０）と電気的に接続されている。

（実施の形態４）
本実施の形態では、半導体装置の一例として、電子部品、及び電子部品を具備する電子機器等について説明する。

＜＜電子部品の作製方法例＞＞
図１８Ａは、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。

トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図１８Ａに示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ３１）した後、基板の裏面を研削する（ステップＳ３２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図る。

基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。

次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ３４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ３５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対する損傷を低減することができ、また水分や埃による特性の劣化を低減することができる。

次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ３６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。

次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ３７）。そして最終的な検査工程（ステップＳ３８）を経て電子部品が完成する（ステップＳ３９）。

以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、消費電力の低減、及び小型化が図られた電子部品を実現することができる。

完成した電子部品の斜視模式図を図１８Ｂに示す。図１８Ｂには、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１８Ｂに示すように、電子部品７００は、リード７０１及び回路部７０３を有する。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板７０４は、電子機器等の内部に設けられる。例えば、電子部品７００は、データを記憶するランダムアクセスメモリ、および、ＭＣＵ（マイクロコントローラユニット）やＲＦＩＤタグ、等の各種の処理を実行するプロセッシングユニットとして用いることができる。

よって、電子部品７００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このような電子機器としては、表示機器、パーソナルコンピュータ（ＰＣ）、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）を挙げることができる。その他に、本発明の一形態に係る電子部品を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、カメラ（ビデオカメラ、デジタルスチルカメラ等）、ウエアラブル型表示装置または端末（ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレッド型、ネックレス型等）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１９に示す。

＜＜電子機器＞＞
図１９Ａ−図１９Ｆは、表示部を備え、またバッテリーで駆動される電子機器の例である。

図１９Ａに示す携帯型ゲーム機９００は、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロホン９０５、スピーカー９０６、操作キー９０７等を有する。表示部９０３は、入力装置としてタッチスクリーンが設けられており、スタイラス９０８等により操作可能となっている。

図１９Ｂに示す情報端末９１０は、筐体９１１に、表示部９１２、マイク９１７、スピーカー部９１４、カメラ９１３、外部接続部９１６、および操作用のボタン９１５等を有する。表示部９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。情報端末９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型ＰＣ、電子書籍端末等として用いることができる。

図１９Ｃに示すノート型ＰＣ９２０は、筐体９２１、表示部９２２、キーボード９２３、およびポインティングデバイス９２４等を有する。

図１９Ｄに示すビデオカメラ９４０は、筐体９４１、筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、および接続部９４６等を有する。操作キー９４４およびレンズ９４５は筐体９４１に設けられており、表示部９４３は筐体９４２に設けられている。そして、筐体９４１と筐体９４２は、接続部９４６により接続されており、筐体９４１と筐体９４２の間の角度は、接続部９４６により変えることが可能な構造となっている。筐体９４１に対する筐体９４２の角度によって、表示部９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。

図１９Ｅにバングル型の情報端末の一例を示す。情報端末９５０は、筐体９５１、および表示部９５２等を有する。表示部９５２は、曲面を有する筐体９５１に支持されている。表示部９５２には、可撓性基板が用いられた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末９５０を提供することができる。

図１９Ｆに腕時計型の情報端末の一例を示す。情報端末９６０は、筐体９６１、表示部９６２、バンド９６３、バックル９６４、操作ボタン９６５、入出力端子９６６などを備える。情報端末９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。

表示部９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部９６２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部９６２に表示されたアイコン９６７に触れることで、アプリケーションを起動することができる。操作ボタン９６５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末９６０に組み込まれたオペレーティングシステムにより、操作ボタン９６５の機能を設定することもできる。

また、情報端末９６０は、通信規格に準拠する近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末９６０は入出力端子９６６を備え、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また入出力端子９６６を介して充電を行うこともできる。なお、充電動作は入出力端子９６６を介さずに無線給電により行ってもよい。

図１９Ｇに家庭用電気製品の一例として電気冷凍冷蔵庫を示す。電気冷凍冷蔵庫９７０は、筐体９７１、冷蔵室用扉９７２、および冷凍室用扉９７３等を有する。

図１９Ｈは、自動車の構成の一例を示す外観図である。自動車９８０は、車体９８１、車輪９８２、ダッシュボード９８３、およびライト９８４等を有する。

本実施の形態に示す電子機器には、上掲の実施の形態に係る半導体装置を有する電子部品が搭載されている。よって、消費電力の低減された、または安定して動作が可能な電子機器を提供することが可能になる。

実施の形態１では、ＯＳトランジスタと容量素子を有する保持回路をバックアップ回路に設けることで、半導体装置の通常動作に与えるオーバーヘッドを少なくして、処理装置のリーク電流を効率よく削減できることを説明した。図４Ａに示すキャッシュを搭載した処理装置２１を試作して、そのことを実証した。

＜＜処理装置（試作チップ）＞＞
ＣＰＵコアとキャッシュを混載した処理装置を試作した。本処理装置のチップはＳＯＩ型の単結晶シリコンウエハに作製した。ＯＳトランジスタの酸化物半導体層は、ＣＡＡＣ−ＯＳで形成した。ＣＡＡＣ−ＯＳはスパッタリング装置で成膜したＩｎ−Ｇａ−Ｚｎ酸化物である。表１に示されている”ＣＡＡＣ―ＩＧＺＯ”は、ＣＡＡＣ構造を有するＩｎ―Ｇａ−Ｚｎ酸化物を表している。本処理装置のテクノロジーノードは、ＣＡＡＣ−ＩＧＺＯトランジスタが６０ｎｍであり、Ｓｉトランジスタは１８０ｎｍである。以下に本処理装置の仕様を示す。

図２０に試作した処理装置（チップ）の光学顕微鏡写真を示す。図２１Ａに試作したプロセッサのブロック図を示す。ＣＰＵコアは、ＡＲＭ社製のＣｏｒｔｅｘ−Ｍ０（Ｄｅｓｉｇｎ ｓｔａｒｔ ｅｄｉｔｉｏｎ）である（Ｃｏｒｔｅｘ−Ｍ０は登録商標である。）。キャッシュは、４ＫｂｙｔｅのＳＲＡＭである。図２１Ａに示すように本処理装置は、ＣＰＵコア（以下、Ｍ０コアと呼ぶ。）、ＳＲＡＭ、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）、クロック制御回路、パワースイッチ、電源管理装置（ＰＭＵ）、レベルシフタ（ＬＳ）、アイソレータを有する。レベルシフタは、ＯＳトランジスタの制御信号の電位レベルを調節する。本処理装置には、外部から参照クロック信号（３０ＭＨｚ）、割り込み信号が入力される。ＶＤＤ（１．８Ｖ）、ＩＧＺＯ＿ＶＤＤ（２．５Ｖ）は外部から入力される高電源電位である。

［フリップフロップ回路］
Ｍ０コア内の全てのフリップフロップ回路（８４１ｂｉｔ）は、図６に示す記憶回路１００と同様の回路構成であり、バックアップ回路付きフリップフロップ回路である。図２１Ｂに示すように、バックアップ回路の一部はＳｉトランジスタで構成されており、フリップフロップ回路と同じ層に形成されている。ＣＡＡＣ−ＩＧＺＯトランジスタはフリップフロップ回路に積層されている。表２に試作したフリップフロップ回路の仕様を示す。Ｌはチャネル長であり、Ｗはチャネル幅であり、ｔ_ＥＯＸは、等価酸化膜厚である。

ＳＲＡＭの全てのメモリセルにＣＡＡＣ−ＩＧＺＯトランジスタを用いたバックアップ回路が実装されている。メモリセル１ｂｉｔにつき２個のＣＡＡＣ−ＩＧＺＯトランジスタを使用しているため、６５５３６個のＣＡＡＣ−ＩＧＺＯトランジスタが実装されている。図２１Ｃに示すように、メモリセルのバックアップ回路はＣＡＡＣ−ＩＧＺＯトランジスタと保持容量のみで構成されるため、メモリセル上にすべて積層されている。

Ｍ０コアとＳＲＡＭ、バスインターフェースにはパワースイッチを設けてパワーゲーティングを可能とした。フリップフロップ回路およびＳＲＡＭのそれぞれのバックアップ回路の制御、およびパワースイッチの制御はＰＭＵが行う。論理回路の電源電位ＶＤＤは１．８Ｖであり、ＣＡＡＣ−ＩＧＺＯトランジスタのゲートに印加する高レベルの電位は２．５Ｖ（ＶＤＤ＿ＩＧＺＯ）である。高レベル電位は、バックアップ回路にデータを書き込む際にＣＡＡＣ−ＩＧＺＯトランジスタの閾値電圧による電圧降下を補償するために用いられている。また、ＣＡＡＣ−ＩＧＺＯトランジスタを非導通状態にするためにゲートに印加する電位は−１Ｖであり、オフ電流を調整している。

＜＜バックアップ回路付きＳＲＡＭ＞＞
図２２はＳＲＡＭメモリセルの構成を説明する図である。図２２Ａはメモリセルの回路図であり、図２２Ｂはメモリセルのレイアウト図であり、図２２Ｃはメモリセルの積層構造を模式的に示す図である。

ＳＲＡＭメモリセルに実装したバックアップ回路は２つのＣＡＡＣ−ＩＧＺＯトランジスタと２つの保持容量で構成されている。バックアップ回路はインバータループに接続されている。Ｓｉトランジスタのメモリセルの上部にＣＡＡＣ−ＩＧＺＯトランジスタと保持容量が形成されている。図２２ＢのＯＳトランジスタ／容量層において、丸で囲まれている領域の中央にＣＡＡＣ−ＩＧＺＯトランジスタが配置されており、その他の領域に保持容量が掲載されている。ＯＳトランジスタ／容量層上に配線層が形成されている。図２２Ｂは、バックアップ回路の追加によって、メモリセルのレイアウト面積は増加しないことを示している。表３に試作したＳＲＡＭメモリセルの仕様を示す。

＜ＳＲＡＭモジュール＞
図２３にＳＲＡＭモジュールのブロック図を示す。ＳＲＡＭモジュール（単に、ＳＲＡＭと呼ぶ場合もある。）は、メモリアレイ、周辺回路、レベルシフタを有する。メモリアレイは、４つのサブアレイ（１２８行×６４列）で構成されている。図２３に示すように、周辺回路は、コントロールロジック回路、行デコーダ、ワード線ドライバ、列デコーダ、プリチャージ及びイコライズ回路、センスアンプ、書き込みドライバ、および、出力ドライバを有する。ＡＤＤＲはアドレス信号であり、ＷＤＡＴＡはメモリアレイに書き込むデータ信号であり、ＲＤＡＴＡはメモリアレイから読み出したデータ信号である。ＣＥ、ＧＷ、およびＢＷは、コントロールロジック回路が処理するコマンド信号である。信号ＰＳＷ＿ＰＥＲＩは、周辺回路用パワースイッチおよびレベルシフタ用パワースイッチの制御信号であり、信号ＰＳＷ＿ＭＥＭはメモリアレイ用パワースイッチの制御信号である。ＰＭＵは信号ＰＳＷ＿ＰＥＲＩおよび信号ＰＳＷ＿ＭＥＭを生成する。また、本処理装置のパワースイッチは、制御信号（信号ＰＳＷ＿ＰＥＲＩ、信号ＰＳＷ＿ＭＥＭ）が低レベルの場合、電源を供給し、高レベルの場合電源を遮断する。

ＳＲＡＭの電源ドメインは３つあり、それぞれに対応して、パワースイッチが設けられている。本処理装置では、コースグレイン方式のヘッダータイプのパワースイッチ用いている。周辺回路、メモリアレイの高電源電位は、それぞれ、ＳＲＡＭ＿ＶＤＤＤ（１．８Ｖ）、ＳＲＡＭ＿ＶＤＤＭ（１．８Ｖ）である。レベルシフタの電源電位は、ＳＲＡＭ＿ＶＤＤＨ（２．５Ｖ）、およびＳＲＡＭ＿ＶＤＤＬ（−１Ｖ）である。レベルシフタは、ＰＭＵから入力される信号ＯＳＳの電位レベルを変更する。

図２４および図２５は、ＳＲＡＭモジュールのパワーゲーティング動作のタイミングチャートである。図２４はパワーゲーティングにより電源を遮断する動作を示し、図２５は、電源遮断状態から通常状態に復帰する動作を示している。

図９を参照して説明したように、メモリアレイのデータの退避および復帰動作は、ＣＡＡＣ−ＩＧＺＯトランジスタのゲート信号（ＯＳＳ）を制御するだけである。バックアップ回路にデータを格納した後は直ちに電源を遮断することができる。ＰＭＵはパワースイッチの動作、および信号ＯＳＳを制御する。信号ＯＳＳが高レベルの間にバックアップ回路の保持容量が充電または放電されるため、データ退避の時間は、主に、ＣＡＡＣ−ＩＧＺＯトランジスタの電気特性と保持容量の静電容量とによって決まる。

データ復帰の時間は、電源線が安定するまでの時間と、バックアップ回路からメモリアレイにデータを書き戻す時間とを合わせたものとなる。通常動作に復帰するには、最初に、メモリアレイ用および周辺回路用のパワースイッチをオンにし、そして、信号ＯＳＳを高レベルにして、データを書き戻す。次に、信号ＯＳＳが高レベルの間にメモリセル用のパワースイッチをオンにする。ＳＲＡＭ＿ＶＤＤＭを供給する電源線が安定することで、ＳＲＡＭは電源遮断の前の状態に戻る。電源線が安定するまでの時間は電源線に繋がる負荷容量によって変わる。

ＳＲＡＭの退避と復帰に必要な最短時間を評価した。結果を図２６に示す。２クロックサイクル（約６６ｎ秒）でメモリアレイの全てのデータが退避された。電源オンから４クロックサイクル（約１３２ｎ秒）で全てのデータが復帰された。データの復帰後は通常動作が可能であった。温度が８５℃であり、電源電位ＶＤＤを１０％減少した条件で同様に評価を行った。この条件でも退避と復帰に要する時間に変化はなかった。このように、試作したＳＲＡＭは短時間で電源オフ状態から復帰することができるため、時間的に細粒度なパワーゲーティングが可能となり、混載ＳＲＡＭとして非常に好適である。例えば、１６ＫＢｙｔｅのメモリアレイを４ＫＢｙｔｅ毎にパワーゲーティングが可能なブロックに区分する。このような構成にすることで、アクセスされていないブロックはパワーゲーティングにより電源を遮断しておく。電源が遮断されているブロックは、必要になったときに４クロックサイクルで復帰し使用することができる。ＳＲＡＭのビット数が大きくなるほどリーク電流が大きくなるため、ブロックごとに短時間でも休止状態にすることは、プロセッサの待機電力の削減に有効である。このように、本処理装置は、空間的に分割したパワーゲーティングが可能であるので、待機電力だけでなく、通常動作時の消費電力を効果的に削減することが可能である。

＜フリップフロップ回路＞
上掲の図７の動作方法を採用することで、退避および復帰時間を短縮した。通常動作時に、バックアップ回路でデータ保持用の電荷をプリチャージしておくことで、退避時間を短縮することができる。これはｎ型トランジスタの放電速度が充電速度よりも速いためである。プリチャージ制御信号ＯＳＣが低レベル、ＣＡＡＣ−ＩＧＺＯトランジスタのゲート制御信号ＯＳＧが高レベルであるときに、バックアップ回路の保持ノードＦＮは高レベルに充電される。パワーゲーティング動作時にＯＳＣを高レベルにすると、フリップフロップ回路のスレーブ側のデータによって保持ノードＦＮの電位が変化する。保持容量は、フリップフロップ回路のデータが”１”であればそのまま電荷を保持し、”０”であれば放電される。その後ＯＳＧを低レベルにすることで退避動作が完了する。退避動作の完了後、直ちに電源を遮断にすることが可能である。データの復帰はＳｉトランジスタによって構成された読み出し回路（図６のＭＡ１、ＭＲ１）を動作させることで行われる。フリップフロップ回路をリセットした後に信号ＯＳＲを高レベルにすることでフリップフロップ回路のマスタ側へデータが復帰される。

フリップフロップ回路の退避と復帰の最短時間を評価した。図２７に結果を示す。ＳＲＡＭと同様に、フリップフロップ回路でも、２クロックサイクル（約６６ｎ秒）でデータが退避された。データの復帰動作は、１クロックサイクルで完了することが可能である。デカップリング容量により電源線の立ち上がり時間が長くなっているため、パワースイッチがオンとなってから、通常動作が可能になるまでに、６クロックサイクルかかった。温度が８５℃であり、電源電位ＶＤＤが１０％減少された条件で同様に評価を行った。Ｓｉトランジスタの特性の影響が大きいため、復帰時間が３クロックサイクル長くなった。

図２７に示すように、電源電位が立ち上がっている期間に、ＳＬＥＥＰ信号は高レベルになった。これは、電源遮断前の状態、ＳＬＥＥＰ信号を出力する命令を実行している状態に、Ｍ０コアが復帰していることを示している。つまり、本処理装置は、バックアップ回路付きのフリップフロップ回路を設けることで、パワーゲーティングが可能であることを実証している。

図２７に示すように、休止状態で電源を遮断していると、Ｍ０コアの電源電位（ＣＯＲＥ＿ＶＤＤ）の立ち上がりに比較的長い時間がかかる。そこで、ボルテージスケーリングを行うことで、Ｍ０コアの復帰時間が短縮できるかを検証した。具体的には、休止状態では、ＣＯＲＥ＿ＶＤＤを０Ｖまで下げずに０．７Ｖとし、この状態から電源の供給を再開する動作を検証した。この動作において、ＦＦでは、バックアップ回路にデータが退避された状態で、ボルテージスケーリング動作が行われる。０．７Ｖは実際の評価によって得た値である。図２８に評価結果を示す。

図２８に示すように、０．７Ｖからであれば、ＣＯＲＥ＿ＶＤＤは１クロックサイクルで立ち上がった。また、フリップフロップ回路は、パワースイッチをオンにしてから４クロックサイクルで通常動作が可能である。図２９に示すように、フリップフロップ回路にバックアップ機構が無い場合には１．３Ｖ以下になると内部のデータが消失した。そのため、バックアップ機構が無い処理装置では、休止状態にＣＯＲＥ＿ＶＤＤを０．７Ｖまで電圧を下げることはできない。本処理装置では、フリップフロップ回路が電源遮断状態でもデータを保持できるバックアップ回路を有しているので、休止状態でＣＯＲＥ＿ＶＤＤを０．７Ｖに下げることが可能である。

図２９に、ＣＯＲＥ＿ＶＤＤに対するリーク電流の関係を示す。本処理装置においてＣＯＲＥ＿ＶＤＤが０．７Ｖのときのリーク電流は、ＣＯＲＥ＿ＶＤＤが１．８Ｖのときの約１／１０であり、ＣＯＲＥ＿ＶＤＤが１．３Ｖのときの約１／５となった。そのため、本処理装置を休止してから短時間で復帰させるような場合には、休止状態でＣＯＲＥ＿ＶＤＤを０Ｖまで下げるパワーゲーティングではなく、ボルテージスケーリングによって０Ｖよりも高いＣＯＲＥ＿ＶＤＤを供給することで、復帰動作のオーバーヘッド時間を短くすることができる。実施の形態１で述べたように、パワーゲーティングとボルテージスケーリングとを組み合わせることで、本処理装置を休止状態にする機会が増えるため、本処理装置の消費電力をより効率よく削減することができる。

＜電力削減の評価＞
本処理装置の消費電力を評価した。図３０に評価プログラムによる本処理装置の動作を模式的に示す。ＡｃｔｉｖｅモードとＳｌｅｅｐモードとが定期的に繰り返される。評価プログラムでは、電源モードは電源オンモードと電源オフモードの２つである。ＷＦＩ（Ｍ０コアがＳｌｅｅｐモードになる命令）を実行することでＭ０コアからＳＬＥＥＰ信号が出力される。ＳＬＥＥＰ信号をトリガとしてＰＭＵが退避動作の制御を開始する。Ｍ０コアの復帰は外部からの割込み信号を使用する。割り込み信号をトリガとして、ＰＭＵは復帰動作を開始する。フリップフロップ回路にデータが書き戻されると、Ｍ０コアは、ＷＦＩの実行状態になり、ＳＬＥＥＰ信号を出力する。Ｍ０コアが割り込み動作を開始すると、ＳＬＥＥＰ信号は低レベルになり、Ｓｌｅｅｐモードが終了する。なお、Ａｃｔｉｖｅモードとは、上述した通常動作が実行される通常モードに相当する。

センサ向け処理装置を想定して、図３１Ｃに示すようなＳｌｅｅｐモードの時間が異なる３つのケースを設定した。３つのケースともＡｃｔｉｖｅ時間は約１ｍｓであり、Ｍ０コアはＳＲＡＭ、および外部インターフェースにアクセスする命令を実行する。ケース１；Ｓｌｅｅｐ時間は１ｍ秒である。加速度センサから割込み信号が１ｍ秒間隔で入力されることを想定している。ケース２；Ｓｌｅｅｐ時間は１秒である。処理装置で温度センサのデータを１秒間隔で取得することを想定している。ケース３；Ｓｌｅｅｐ時間は１００秒である。処理装置を長期間休止状態にすることを想定している。

ケース１、ケース２およびケース３について、それぞれ、消費電力を測定した。クロックゲーティングを行った場合と、パワーゲーティングを行った場合とで、消費電力を比較した。図３１ＡにＭ０コアの消費電力の測定結果を示し、図３１ＢにＳＲＡＭの消費電力の測定結果を示す。測定は、室温で、電源電位ＶＤＤが１．７Ｖの条件で行った。ケース１乃至３で、パワーゲーティングのほうがクロックゲーティングよりも電力を削減できた。パワーゲーティングを行った場合、ケース３での消費電力は、Ｍ０コアが約１６０ｎＷであり、ＳＲＡＭが約０．３２ｎＷであった。本処理装置では、パワーゲーティングにより待機電力を９９％以上削減することができた。ＳＲＡＭの容量が大きくなるほど、ＳＲＡＭをパワーゲーティングによって削減できる電力が大きくなる。図３１ＤはリークワーストケースにおけるＳＲＡＭの消費電力の測定結果を示す。リークワーストケースでは、パワーゲーティングによる電力削減効果がより顕在化している。パワーゲーティングを行った場合、ケース３でのＳＲＡＭの消費電力は約４５ｎＷであった。リークワーストケースでは、チップ温度は高温（８５℃）であり、電源電位ＶＤＤは１０％増加され、１．９８Ｖである。

ＣＡＡＣ−ＩＧＺＯトランジスタの制御に必要なエネルギーを評価した。ＣＡＡＣ−ＩＧＺＯトランジスタを制御する２．５Ｖ電源線の消費電流を測定し、退避動作と復帰動作の制御に要するエネルギーを見積もった。ＳＲＡＭメモリセルのエネルギーは１２３ｆＪ／ｂｉｔであり、Ｍ０コア内のフリップフロップ回路のエネルギーは１５０ｆＪ／ｂｉｔであった。バックアップ回路の保持容量を充電するエネルギーは容量の大きさおよび電圧に依存するが、保持容量が５０ｆＦであり、電圧が１．８Ｖである場合、最大のエネルギーは８１ｆＪであった。ＣＡＡＣ−ＩＧＺＯトランジスタを有するバックアップ回路は、ＤＲＡＭメモリセルと同様の構成であり、データの書込み、および読出し動作のエネルギーが小さい。電力削減には、バックアップ回路で消費されるエネルギーを小さくすることが非常に有効である。

ＣＡＡＣ−ＩＧＺＯトランジスタはオフ電流が極めて低い。６０ｎｍ−ＣＡＡＣ−ＩＧＺＯトランジスタを実装した本処理装置は、１０日間もの長期間のパワーゲーティングを実証している。一例として、８５℃でのチャネル幅１μｍあたりのオフ電流が６ヨクト（６×１０^−２４）Ａ／μｍであるとの測定結果が得られている。これは、保持容量が少なくとも１０ｆＦあれば、バックアップ回路が８５℃で１０年間データを保持できることを示している。つまり、本発明の一形態に係るバックアップ回路は不揮発メモリとして使用が可能であることが示されている。

チャネル部に酸化物半導体層を有するトランジスタのオフ電流が極めて小さいということを利用する記憶回路において、データを保持する期間において、酸化物半導体層を有するトランジスタには、所定の電圧が供給され続けている場合がある。例えば、トランジスタのゲートには、トランジスタが完全にオフ状態となるような電圧が供給され続けている場合がある。または、トランジスタのバックゲートには、トランジスタのしきい値電圧がシフトして、トランジスタがノーマリオフ状態になるような電圧が供給され続けている場合がある。そのような場合には、データを保持する期間において、記憶回路に電圧が供給されていることになるが、電流がほとんど流れないため、電力をほとんど消費しない。したがって、電力をほとんど消費しないことから、仮に、所定の電圧が記憶回路に供給されているとしても、記憶回路は実質的には不揮発性であると表現することができる。

本実施例では、Ｃｏｒｔｅｘ−Ｍ０コアと混載ＳＲＡＭとを設けた本処理装置は、ＯＳトランジスタを含むバックアップ回路を用いることで、パワーゲーティングとボルテージスケーリングとを組わせることで待機電力を効果的に削減できることを実証している。

ＢＫＣ１、ＢＫＣ２、ＢＫＣ１０、ＢＫＣ２０ 回路
ＣＢ１、ＣＢ２、ＣＢ１１、ＣＢ１２ 容量素子
ＦＮ１、ＦＮ２ ノード
ＩＮＶ２１、ＩＮＶ２２ インバータ回路
Ｍ２１、Ｍ２２、ＭＡ１、ＭＡ２、ＭＣ１、ＭＣ２、ＭＲ１、ＭＷ１、ＭＷ２，ＭＷ１１、ＭＷ１２ トランジスタ
ＭｅｍＣ１、ＭｅｍＣ２、ＭｅｍＣ２０ 回路
ＮＢ１、ＮＥＴ１、ＮＥＴ２、ＮＫ１、ＮＲ１ ノード
ＰＣＣ１０、ＲＴＣ１０、ＳＭＣ２０ 回路
ＳＮ１、ＳＮ２ ノード
１０ 電源回路
２０、２１ 処理装置（ＰＵ）
３０ プロセッサコア
３１ 記憶回路
３２ 組み合わせ回路
３５ 電源線
４０ キャッシュ
４１ メモリアレイ
４２ 周辺回路
４３ 制御回路
４５ メモリセル
６０ 電源管理装置（ＰＭＵ）
６１ タイマー回路
６５ クロック制御回路
７０、７１ パワースイッチ（ＰＳＷ）
８０−８３ 端子
１００ 記憶回路
１１０ フリップフロップ回路（ＦＦ）
１２０ メモリセル
１３０ プロセッサコア
１３１ 制御装置
１３２ プログラムカウンタ
１３３ パイプラインレジスタ
１３４ パイプラインレジスタ
１３５ レジスタファイル
１３６ 算術論理演算装置（ＡＬＵ）
１３７ データバス
４００ 基板
４０１ー４０５ 絶縁層
４１０ Ｓｉ層
４２０、４２１ 導電体
４２２ 絶縁層
４２３ 絶縁層
４３０−４３３ 酸化物半導体（ＯＳ）層
４３５―４３８ 導電体
４３９ ゲート絶縁層
４５１、４５２ 層
４６１、４６２ 導電体
５０１―５０６ ＯＳトランジスタ
５１０ 基板
５１１―５１５ 絶縁層
５２０−５２３ ＯＳ層
５３０、５３１、５４１、５４２ 導電層
５５１、５５２ 層
７００ 電子部品
７０１ リード
７０２ プリント基板
７０３ 回路部
７０４ 回路基板
９００ 携帯型ゲーム機
９０１、９０２ 筐体
９０３、９０４ 表示部
９０５ マイクロホン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１０ 情報端末
９１１ 筐体
９１２ 表示部
９１３ カメラ
９１４ スピーカー部
９１５ ボタン
９１６ 外部接続部
９１７ マイク
９２０ ノートＰＣ
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９４０ ビデオカメラ
９４１、９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５０ 情報端末
９５１ 筐体
９５２ 表示部
９６０ 情報端末
９６１ 筐体
９６２ 表示部
９６３ バンド
９６４ バックル
９６５ 操作ボタン
９６６ 入出力端子
９６７ アイコン
９７０ 電気冷凍冷蔵庫
９７１ 筐体
９７２ 冷蔵室用扉
９７３ 冷凍室用扉
９８０ 自動車
９８１ 車体
９８２ 車輪
９８３ ダッシュボード
９８４ ライト

Claims (5)

1. 電源回路と、
   電源管理装置と、
   演算処理回路と、
   パワースイッチと、を有し、
   演算処理回路は、第１回路と第２回路を有し、
   前記第１回路は、前記演算処理回路で生成されるデータを保持できる機能を有し、
   前記第２回路は、前記第１回路で保持されているデータを退避し、保持することができる機能、および退避しているデータを前記第１回路に復帰できる機能を有し、
   前記パワースイッチは、前記演算処理回路に対して、前記電源回路で生成された電源電位の供給を制御することが制御できる機能を有し、
   前記電源回路は、第１および第２電源電位を生成することができる機能を有し、
   前記電源管理装置は、前記電源回路および前記パワースイッチの動作を制御することで、前記演算処理回路への電源電位の供給を管理することができる機能を有し、
   前記電源管理装置の電源管理モードには、少なくとも第１乃至第３モードがあり、
   前記第１モードは、前記第１電源電位を供給するモードであり、
   前記第２モードは、前記第２電源電位を供給するモードであり、
   前記第３モードは、前記第１および前記第２電源電位の供給を遮断するモードであり、
   前記第２電源電位は、前記第１電源電位よりも低く、前記第１回路で保持されているデータを消失することができる電位であり、
   前記電源管理装置は、時間を計測することができる機能を有する第３回路を有し、
   前記電源管理装置は、前記演算処理回路で生成される第１信号に基づいて前記第１モードから前記第２モードに移行することができる機能、前記第１信号に基づいて前記第１回路から前記第２回路へのデータの退避動作を制御することができる機能、前記第３回路で生成される第２信号に基づいて前記第２モードから前記第３モードに移行することができる機能、第３信号に基づいて前記第３モードから前記第１モードに移行することができる機能、および、前記第３信号に基づいて前記第２回路から前記第１回路へのデータの復帰動作を制御することができる機能を有する半導体装置。
2. 請求項１において、
   前記第１回路は、フリップフロップ回路である半導体装置。
3. 請求項１または２において、
   前記第２回路は、第１トランジスタ、および容量素子を有し、
   前記容量素子は、前記第１トランジスタのソースまたはドレインと電気的に接続されて、
   前記第１トランジスタは、前記電源管理装置により導通状態が制御され、
   前記第１トランジスタのチャネルは酸化物半導体を有する半導体装置。
4. 請求項１乃至３の何れか１項に記載の半導体装置と、
   リードと、を有する電子部品。
5. 請求項１乃至３に記載の半導体装置、及び請求項４に記載の電子部品の何れか一と、
   表示装置、タッチパネル、マイク、スピーカー、操作キー、及び筐体の少なくとも一と、を有する電子機器。