DE112015002911T5 - Halbleitervorrichtung - Google Patents

Halbleitervorrichtung Download PDF

Info

Publication number
DE112015002911T5
DE112015002911T5 DE112015002911.7T DE112015002911T DE112015002911T5 DE 112015002911 T5 DE112015002911 T5 DE 112015002911T5 DE 112015002911 T DE112015002911 T DE 112015002911T DE 112015002911 T5 DE112015002911 T5 DE 112015002911T5
Authority
DE
Germany
Prior art keywords
circuit
transistor
power supply
power
mode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE112015002911.7T
Other languages
English (en)
Inventor
Hikaru Tamura
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of DE112015002911T5 publication Critical patent/DE112015002911T5/de
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3296—Power saving characterised by the action undertaken by lowering the supply or operating voltage
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3237—Power saving characterised by the action undertaken by disabling clock generation or distribution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3243—Power saving in microcontroller unit
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G06F11/1402—Saving, restoring, recovering or retrying
    • G06F11/1446—Point-in-time backing up or restoration of persistent data
    • G06F11/1456—Hardware arrangements for backup
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Abstract

Der Stromverbrauch wird verringert. Eine Halbleitervorrichtung beinhaltet eine arithmetische Verarbeitungsschaltung, eine Stromversorgungsschaltung, eine Stromverwaltungseinheit (PMU) und einen Stromschalter. Die arithmetische Verarbeitungsschaltung beinhaltet eine Speicherschaltung zum Halten von erzeugten Daten. Die Speicherschaltung beinhaltet eine Sicherungsschaltung, die einen Transistor und einen Kondensator beinhaltet. Wenn ein Steuersignal zum Übergang in einen Ruhezustand aus der arithmetischen Verarbeitungsschaltung in die PMU eingegeben wird, führt die PMU einen Spannungsskalierungsvorgang zum Verringern des Stromversorgungspotentials der arithmetischen Verarbeitungsschaltung aus. Wenn die Zeit des Spannungsskalierungsvorgangs länger ist als die Zeit des Ruhezustandes, führt die PMU einen Power-Gating-Vorgang zum Unterbrechen der Stromzufuhr zu der arithmetischen Verarbeitungsschaltung aus. Die Speicherschaltung führt einen Datensicherungsvorgang aus, bevor die PMU den Spannungsskalierungsvorgang ausführt.

Description

  • Technisches Gebiet
  • Eine Ausführungsform der vorliegenden Erfindung betrifft eine Halbleitervorrichtung, wie z. B. eine Schaltung, eine Verarbeitungsschaltung oder eine Speicherschaltung, die einen Halbleiter enthält, ein Betriebsverfahren dafür, ein Herstellungsverfahren dafür und dergleichen.
  • Die vorliegende Erfindung ist nicht auf das vorstehende technische Gebiet beschränkt. Das technische Gebiet einer Ausführungsform der Erfindung, die in der Beschreibung, den Zeichnungen und den Patentansprüchen (nachstehend als „diese Beschreibung und dergleichen” bezeichnet) offenbart ist, betrifft einen Gegenstand, ein Verfahren oder ein Herstellungsverfahren. Des Weiteren betrifft eine Ausführungsform der vorliegenden Erfindung einen Prozess, eine Maschine, ein Erzeugnis oder eine Zusammensetzung. Im Besonderen umfassen Beispiele für das technische Gebiet einer Ausführungsform der in dieser Beschreibung und dergleichen offenbarten vorliegenden Erfindung eine Halbleitervorrichtung, eine Verarbeitungseinheit, eine Speichervorrichtung, eine Anzeigevorrichtung, eine Flüssigkristallanzeigevorrichtung, eine Licht emittierende Vorrichtung, eine Beleuchtungsvorrichtung, eine Energiespeichervorrichtung, eine Eingabevorrichtung, eine Abbildungsvorrichtung, ein Betriebsverfahren dafür und ein Herstellungsverfahren dafür.
  • Stand der Technik
  • Ein Transistor ist bekannt, bei dem ein Kanal unter Verwendung eines Oxidhalbleiters, wie z. B. eines In-Ga-Zn-Oxides (In-Ga-Zn-O), gebildet wird (nachstehend wird ein derartiger Transistor in einigen Fällen als OS-Transistor bezeichnet). Zudem ist bekannt, dass ein OS-Transistor einen sehr niedrigen Sperrstrom aufweist, da ein Oxidhalbleiter eine größere Bandlücke aufweist als Silizium. Verschiedene Halbleitervorrichtungen, bei denen die Sperrstrom-Eigenschaften von OS-Transistoren genützt werden, sind vorgeschlagen worden. Beispielsweise offenbaren die Patentdokumente 1 und 2 Speicherschaltungen.
  • Als Techniken zur Verringerung des Stromverbrauchs von Halbleitervorrichtungen sind beispielsweise ein Power-Gating, ein Clock-Gating und eine Spannungsskalierung (voltage scaling) bekannt. Patentdokument 3 offenbart beispielsweise eine Technik zur effektiven Verringerung des Stromverbrauchs unter dynamischen Spannungs- und Frequenzskalierungs-(dynamic voltage and frequency scaling, DVFS-)Techniken und Power-Gating-(PG-)Techniken.
  • [Referenz]
    • Patentdokument 1: Japanische Patentoffenlegungsschrift Nr. 2013-008437
    • Patentdokument 2: Japanische Patentoffenlegungsschrift Nr. 2013-009297
    • Patentdokument 3: PCT internationale Veröffentlichung Nr. WO 2009/078081
  • Offenbarung der Erfindung
  • Es ist eine Aufgabe einer Ausführungsform der vorliegenden Erfindung, eine neuartige Halbleitervorrichtung oder ein Verfahren zum Betreiben der neuartigen Halbleitervorrichtung bereitzustellen. Es ist eine Aufgabe einer Ausführungsform der vorliegenden Erfindung, den Stromverbrauch, z. B. den Strom in einem Ruhezustand, zu verringern. Es ist eine Aufgabe einer Ausführungsform der vorliegenden Erfindung, die Zeit zu verkürzen, die gebraucht wird, um eine Übergangsverarbeitung von einem Ruhezustand in einen normalen Zustand auszuführen, oder die Energie zu verringern, die gebraucht wird, um die Verarbeitung auszuführen.
  • Es sei angemerkt, dass die Beschreibung mehrerer Aufgaben dem Vorhandensein jeweiliger Aufgaben nicht im Wege steht. Eine Ausführungsform der vorliegenden Erfindung muss nicht unbedingt alle oben genannten Aufgaben erfüllen. Weitere Aufgaben werden aus der Erläuterung der Beschreibung, der Zeichnungen, der Patentansprüche und dergleichen ersichtlich und können davon abgeleitet werden, und derartige Aufgaben können Aufgaben einer Ausführungsform der vorliegenden Erfindung sein.
  • Eine Ausführungsform der vorliegenden Erfindung ist eine Halbleitervorrichtung, die eine Stromversorgungsschaltung, eine Stromverwaltungseinheit, eine arithmetische Verarbeitungsschaltung und einen Stromschalter beinhaltet. Die Stromversorgungsschaltung weist eine Funktion zum Erzeugen eines Stromversorgungspotentials auf. Der Stromschalter weist eine Funktion zum Steuern der Zufuhr des Stromversorgungspotentials zu der arithmetischen Verarbeitungsschaltung auf. Die arithmetische Verarbeitungsschaltung beinhaltet eine erste Schaltung und eine zweite Schaltung. Die erste Schaltung ist in der Lage, Daten, die in der arithmetischen Verarbeitungsschaltung erzeugt werden, zu halten. Die zweite Schaltung ist in der Lage, Daten, die in der ersten Schaltung gehalten werden, zu sichern und zu halten, und gesicherte Daten in die erste Schaltung zurückzusichern. Die Stromverwaltungseinheit ist in der Lage, einen Datensicherungsvorgang von der ersten Schaltung in die zweite Schaltung, einen Datenrücksicherungsvorgang von der zweiten Schaltung in die erste Schaltung, den Betrieb des Stromschalters und eine Änderung des Wertes des Stromversorgungspotentials, das in der Stromversorgungsschaltung erzeugt wird, zu steuern.
  • Eine Ausführungsform der vorliegenden Erfindung ist eine Halbleitervorrichtung, die eine Stromversorgungsschaltung, eine Stromverwaltungseinheit, eine arithmetische Verarbeitungsschaltung und einen Stromschalter beinhaltet. Die arithmetische Verarbeitungsschaltung beinhaltet eine erste Schaltung und eine zweite Schaltung. Die erste Schaltung ist in der Lage, Daten, die in der arithmetischen Verarbeitungsschaltung erzeugt werden, zu halten. Die zweite Schaltung ist in der Lage, Daten, die in der ersten Schaltung gehalten werden, zu sichern und zu halten, und gesicherte Daten in die erste Schaltung zurückzusichern. Der Stromschalter ist in der Lage, die Zufuhr eines Stromversorgungspotentials, das in der Stromversorgungsschaltung erzeugt wird, zu der arithmetischen Verarbeitungsschaltung zu steuern. Die Stromversorgungsschaltung ist in der Lage, ein erstes Stromversorgungspotential und ein zweites Stromversorgungspotential zu erzeugen. Die Stromverwaltungseinheit ist in der Lage, die Zufuhr eines Stromversorgungspotentials zu der arithmetischen Verarbeitungsschaltung zu steuern, indem sie den Betrieb der Stromversorgungsschaltung und denjenigen des Stromschalters steuert. Die Stromverwaltungseinheit weist mindestens drei Stromverwaltungsmodi, d. h. einen ersten bis dritten Modus, auf. Der erste Modus ist ein Modus, in dem das erste Stromversorgungspotential zugeführt wird. Der zweite Modus ist ein Modus, in dem das zweite Stromversorgungspotential zugeführt wird. Der dritte Modus ist ein Modus, in dem die Zufuhr des ersten und zweiten Stromversorgungspotentials unterbrochen wird. Das zweite Stromversorgungspotential ist niedriger als das erste Stromversorgungspotential und in der Lage, Daten, die in der ersten Schaltung gehalten werden, zu löschen. Die Stromverwaltungseinheit beinhaltet eine dritte Schaltung, die in der Lage ist, die Zeit zu messen. Die Stromverwaltungseinheit ist in der Lage, sich von dem ersten Modus in den zweiten Modus in Reaktion auf ein erstes Signal, das in der arithmetischen Verarbeitungsschaltung erzeugt wird, zu versetzen, einen Datensicherungsvorgang von der ersten Schaltung in die zweite Schaltung in Reaktion auf das erste Signal zu steuern, sich von dem zweiten Modus in den dritten Modus in Reaktion auf ein zweites Signal, das in der dritten Schaltung erzeugt wird, zu versetzen, sich von dem dritten Modus in den ersten Modus in Reaktion auf ein drittes Signal zu versetzen, und einen Datenrücksicherungsvorgang von der zweiten Schaltung in die erste Schaltung in Reaktion auf das dritte Signal zu steuern.
  • Bei der vorstehenden Ausführungsform kann die erste Schaltung eine Flipflopschaltung sein. Alternativ kann bei der vorstehenden Ausführungsform die zweite Schaltung den ersten Transistor und einen Kondensator beinhalten. Der Kondensator kann elektrisch mit einer Source oder einem Drain des ersten Transistors verbunden sein. Der Leitungszustand des ersten Transistors kann durch die Stromverwaltungseinheit gesteuert werden. Ein Kanal des ersten Transistors kann einen Oxidhalbleiter enthalten.
  • In dieser Beschreibung und dergleichen werden Ordnungszahlen, wie z. B. „erste”, „zweite” und „dritte”, verwendet, um eine Verwechslung unter Komponenten zu vermeiden, und sie schränken daher die Anzahl oder die Reihenfolge der Komponenten nicht ein.
  • In dieser Beschreibung und dergleichen bezeichnet eine Halbleitervorrichtung eine Vorrichtung, bei der Halbleitereigenschaften genützt werden, und bedeutet eine Schaltung, die ein Halbleiterelement (z. B. einen Transistor oder eine Diode) beinhaltet, eine Vorrichtung, die die Schaltung beinhaltet, und dergleichen. Die Halbleitervorrichtung bedeutet auch eine beliebige Vorrichtung, die unter Verwendung von Halbleitereigenschaften arbeiten kann. Beispielsweise sind eine integrierte Schaltung und ein Chip, der eine integrierte Schaltung beinhaltet, alle Halbleitervorrichtungen. Des Weiteren könnten eine Speichervorrichtung, eine Anzeigevorrichtung, eine Licht emittierende Vorrichtung, eine Beleuchtungsvorrichtung, ein elektronisches Gerät und dergleichen solche Halbleitervorrichtungen sein oder könnten jeweils eine Halbleitervorrichtung beinhalten.
  • Es sei angemerkt, dass ein Transistor ein Element mit drei Anschlüssen (Knoten) ist: einem Gate, einer Source und einem Drain. Das Gate dient als Steueranschluss zum Steuern des Leitungszustandes des Transistors. In Abhängigkeit vom Typ des Transistors oder Pegeln von Potentialen, die an die Anschlüsse (Knoten) angelegt werden, dient einer von einem Paar von Eingangs-/Ausgangsanschlüssen (Knoten) als Source, und der andere dient als Drain. Im Allgemeinen wird bei einem n-Kanal-Transistor ein Knoten, an den ein niedriges Potential angelegt wird, als Source bezeichnet, und ein Knoten, an den ein hohes Potential angelegt wird, wird als Drain bezeichnet. Im Gegensatz dazu wird bei einem p-Kanal-Transistor ein Knoten, an den ein niedriges Potential angelegt wird, als Drain bezeichnet, und ein Knoten, an den ein hohes Potential angelegt wird, wird als Source bezeichnet. In dieser Beschreibung werden in einigen Fällen zwei Anschlüsse (Knoten), mit Ausnahme eines Gates, als erster Anschluss (Knoten) und zweiter Anschluss (Knoten) bezeichnet.
  • Um eine Schaltungskonfiguration und einen Schaltungsbetrieb zu erläutern, wird in dieser Beschreibung in einigen Fällen einer von Eingangs-/Ausgangsanschlüssen (Knoten) eines Transistors als Source festgelegt, und der andere wird als Drain festgelegt. Es ist unnötig zu erwähnen, dass in Abhängigkeit von einem Betriebsverfahren das Größenverhältnis zwischen Potentialen, die an drei Anschlüsse des Transistors angelegt werden, geändert werden könnte und dass die Source und der Drain vertauscht werden könnten. Daher ist bei einer Ausführungsform der vorliegenden Erfindung die Unterscheidung zwischen der Source und dem Drain des Transistors nicht auf diejenige in dieser Beschreibung und den Zeichnungen beschränkt.
  • In dieser Beschreibung und dergleichen bedeutet beispielsweise eine explizite Beschreibung „X und Y sind verbunden”, dass X und Y elektrisch verbunden sind, dass X und Y funktional verbunden sind und dass X und Y direkt verbunden sind. Folglich ist, ohne auf eine vorbestimmte Verbindungsbeziehung, beispielsweise eine in Zeichnungen oder Texten gezeigte Verbindungsbeziehung, beschränkt zu sein, eine weitere Verbindungsbeziehung in den Zeichnungen oder den Texten enthalten.
  • Hier stellen X und Y jeweils einen Gegenstand (z. B. eine Vorrichtung, ein Element, eine Leitung, eine Elektrode, einen Anschluss, einen Knoten, einen Film, eine Schicht oder einen Bereich) dar.
  • Beispiele für den Fall, in dem X und Y direkt verbunden sind, umfassen den Fall, in dem ein Element, das eine elektrische Verbindung zwischen X und Y ermöglicht (z. B. ein Schalter, ein Transistor, ein Kondensator, ein Induktor, ein Widerstand, eine Diode, ein Anzeigeelement, ein Licht emittierendes Element oder eine Last), nicht zwischen X und Y angeschlossen ist, und den Fall, in dem X und Y verbunden sind, ohne dabei das Element dazwischen bereitzustellen, das eine elektrische Verbindung zwischen X und Y ermöglicht.
  • Beispielsweise kann/können in dem Fall, in dem X und Y elektrisch verbunden sind, ein oder mehrere Element/e, das/die eine elektrische Verbindung zwischen X und Y ermöglicht/ermöglichen (z. B. ein Schalter, ein Transistor, ein Kondensator, ein Induktor, ein Widerstand, eine Diode, ein Anzeigeelement, ein Licht emittierendes Element oder eine Last), zwischen X und Y verbunden sein. Es sei angemerkt, dass der Schalter derart gesteuert wird, dass er eingeschaltet oder ausgeschaltet wird. Das heißt, dass der Schalter leitend oder nichtleitend ist (eingeschaltet oder ausgeschaltet wird), um zu bestimmen, ob ein Strom dort hindurch fließt. Alternativ weist der Schalter eine Funktion auf, einen Strompfad auszuwählen und zu ändern. Es sei angemerkt, dass der Fall, in dem X und Y elektrisch verbunden sind, den Fall umfasst, in dem X und Y direkt verbunden sind.
  • In dem Fall, in dem beispielsweise X und Y funktional verbunden sind, kann/können eine oder mehrere Schaltung/en, die eine funktionale Verbindung zwischen X und Y ermöglicht/ermöglichen (z. B. eine Logikschaltung, wie z. B. eine Inverter-(NOT-)Schaltung, eine NAND-Schaltung oder eine NOR-Schaltung; eine Signalwandlerschaltung, wie z. B. eine D/A-Wandlerschaltung, eine A/D-Wandlerschaltung oder eine Gammakorrekturschaltung; eine Potentialpegel-Wandlerschaltung, wie z. B. eine Stromversorgungsschaltung (z. B. eine Aufwärtsschaltung oder eine Abwärtsschaltung) oder eine Pegelverschiebungsschaltung zum Verändern des Potentialpegels eines Signals; eine Spannungsquelle; eine Stromquelle; ein Schaltstromkreis; eine Verstärkerschaltung, wie z. B. eine Schaltung, die die Signalamplitude, die Strommenge oder dergleichen erhöhen kann, ein Operationsverstärker, eine Differenzverstärkerschaltung, eine Source-Folgerschaltung oder eine Pufferschaltung; eine Signalerzeugungsschaltung; eine Speicherschaltung; oder eine Steuerschaltung), zwischen X und Y angeschlossen sein. Es sei angemerkt, dass in dem Fall, in dem beispielsweise ein aus X ausgegebenes Signal auf Y übertragen wird, X und Y funktional verbunden sind, auch wenn eine weitere Schaltung zwischen X und Y angeordnet ist. Der Fall, in dem X und Y funktional verbunden sind, umfasst den Fall, in dem X und Y direkt verbunden sind und X und Y elektrisch verbunden sind.
  • Es sei angemerkt, dass in dieser Beschreibung und dergleichen eine explizite Beschreibung „X und Y sind elektrisch verbunden” bedeutet, dass X und Y elektrisch verbunden sind (d. h. den Fall, in dem X und Y verbunden sind, wobei ein weiteres Element oder eine weitere Schaltung dazwischen angeordnet ist), dass X und Y funktional verbunden sind (d. h. den Fall, in dem X und Y funktional verbunden sind, wobei eine weitere Schaltung dazwischen angeordnet ist) und dass X und Y direkt verbunden sind (d. h. den Fall, in dem X und Y verbunden sind, wobei kein weiteres Element oder keine weitere Schaltung dazwischen angeordnet ist). Das heißt, dass in dieser Beschreibung und dergleichen die explizite Beschreibung „X und Y sind elektrisch verbunden” gleich der expliziten Beschreibung „X und Y sind verbunden” ist.
  • Beispielsweise kann der Fall, in dem eine Source (oder ein erster Anschluss oder dergleichen) eines Transistors über (oder nicht über) Z1 elektrisch mit X verbunden ist und ein Drain (oder ein zweiter Anschluss oder dergleichen) des Transistors über (oder nicht über) Z2 elektrisch mit Y verbunden ist, oder der Fall, in dem eine Source (oder ein erster Anschluss oder dergleichen) eines Transistors direkt mit einem Teil von Z1 verbunden ist und ein anderer Teil von Z1 direkt mit X verbunden ist, während ein Drain (oder ein zweiter Anschluss oder dergleichen) des Transistors direkt mit einem Teil von Z2 verbunden ist und ein anderer Teil von Z2 direkt mit Y verbunden ist, durch einen der folgenden Ausdrücke dargestellt werden.
  • Die Ausdrücke umfassen beispielsweise „X, Y, eine Source (oder ein erster Anschluss oder dergleichen) eines Transistors und ein Drain (oder ein zweiter Anschluss oder dergleichen) des Transistors sind elektrisch miteinander verbunden, und X, die Source (oder der erste Anschluss oder dergleichen) des Transistors, der Drain (oder der zweite Anschluss oder dergleichen) des Transistors und Y sind in dieser Reihenfolge elektrisch miteinander verbunden”, eine Source (oder ein erster Anschluss oder dergleichen) eines Transistors ist elektrisch mit X verbunden, ein Drain (oder ein zweiter Anschluss oder dergleichen) des Transistors ist elektrisch mit Y verbunden, und X, die Source (oder der erste Anschluss oder dergleichen) des Transistors, der Drain (oder der zweite Anschluss oder dergleichen) des Transistors und Y sind in dieser Reihenfolge elektrisch miteinander verbunden” und „X ist über eine Source (oder einen ersten Anschluss oder dergleichen) und einen Drain (oder einen zweiten Anschluss oder dergleichen) eines Transistors elektrisch mit Y verbunden, und X, die Source (oder der erste Anschluss oder dergleichen) des Transistors, der Drain (oder der zweite Anschluss oder dergleichen) des Transistors und Y sind in dieser Reihenfolge verbunden”. Wenn die Reihenfolge der Verbindung bei einer Schaltungsstruktur durch einen Ausdruck, der den obigen Beispielen ähnlich ist, definiert wird, kann man eine Source (oder einen ersten Anschluss oder dergleichen) und einen Drain (oder einen zweiten Anschluss oder dergleichen) eines Transistors voneinander unterscheiden, um den technischen Einflussbereich zu bestimmen.
  • Weitere Beispiele für die Ausdrücke umfassen „eine Source (oder ein erster Anschluss oder dergleichen) eines Transistors ist über mindestens einen ersten Verbindungspfad elektrisch mit X verbunden, der erste Verbindungspfad weist keinen zweiten Verbindungspfad auf, es handelt sich bei dem zweiten Verbindungspfad um einen Pfad zwischen der Source (oder dem ersten Anschluss oder dergleichen) des Transistors und einem Drain (oder einem zweiten Anschluss oder dergleichen) des Transistors, Z1 liegt auf dem ersten Verbindungspfad, der Drain (oder der zweite Anschluss oder dergleichen) des Transistors ist über mindestens einen dritten Verbindungspfad elektrisch mit Y verbunden, der dritte Verbindungspfad weist den zweiten Verbindungspfad nicht auf, und Z2 liegt auf dem dritten Verbindungspfad”. Es ist auch möglich, den Ausdruck zu verwenden, nämlich „eine Source (oder ein erster Anschluss oder dergleichen) eines Transistors ist über mindestens Z1 auf einem ersten Verbindungspfad elektrisch mit X verbunden, der erste Verbindungspfad weist keinen zweiten Verbindungspfad auf, der zweite Verbindungspfad weist einen Verbindungspfad über den Transistor auf, ein Drain (oder ein zweiter Anschluss oder dergleichen) des Transistors ist über mindestens Z2 auf einem dritten Verbindungspfad elektrisch mit Y verbunden, und der dritte Verbindungspfad weist den zweiten Verbindungspfad nicht auf”. Ein noch weiteres Beispiel für den Ausdruck ist „eine Source (oder ein erster Anschluss oder dergleichen) eines Transistors ist über mindestens Z1 auf einem ersten elektrischen Pfad elektrisch mit X verbunden, der erste elektrische Pfad weist keinen zweiten elektrischen Pfad auf, es handelt sich bei dem zweiten elektrischen Pfad um einen elektrischen Pfad von der Source (oder dem ersten Anschluss oder dergleichen) des Transistors bis zu einem Drain (oder einem zweiten Anschluss oder dergleichen) des Transistors, der Drain (oder der zweite Anschluss oder dergleichen) des Transistors ist über mindestens Z2 auf einem dritten elektrischen Pfad elektrisch mit Y verbunden, der dritte elektrische Pfad weist keinen vierten elektrischen Pfad auf, und es handelt sich bei dem vierten elektrischen Pfad um einen elektrischen Pfad von dem Drain (oder dem zweiten Anschluss oder dergleichen) des Transistors bis zu der Source (oder dem ersten Anschluss oder dergleichen) des Transistors”. Wenn der Verbindungspfad bei einer Schaltungsstruktur durch einen Ausdruck, der den vorstehenden Beispielen ähnlich ist, definiert wird, kann man eine Source (oder einen ersten Anschluss oder dergleichen) und einen Drain (oder einen zweiten Anschluss oder dergleichen) eines Transistors voneinander unterscheiden, um den technischen Einflussbereich zu bestimmen.
  • Es sei angemerkt, dass diese Ausdrücke Beispiele sind und dass es keine Beschränkung auf die Ausdrücke gibt. Hier stellen X, Y, Z1 und Z2 jeweils einen Gegenstand (z. B. eine Vorrichtung, ein Element, eine Schaltung, eine Leitung, eine Elektrode, einen Anschluss, einen leitenden Film oder eine Schicht) dar.
  • Selbst wenn unabhängige Komponenten in einem Schaltplan elektrisch miteinander verbunden sind, weist eine Komponente in einigen Fällen Funktionen einer Vielzahl von Komponenten auf. Wenn zum Beispiel ein Teil einer Leitung auch als Elektrode dient, dient ein leitender Film als Leitung und als Elektrode. Daher bedeutet der Begriff „eine elektrische Verbindung” in dieser Beschreibung auch einen derartigen Fall, in dem ein leitender Film Funktionen einer Vielzahl von Komponenten aufweist.
  • In dieser Beschreibung und dergleichen könnte es einem Fachmann möglich sein, eine Ausführungsform der Erfindung zu bilden, selbst wenn Abschnitte, mit denen sämtliche Anschlüsse eines aktiven Elements (z. B. eines Transistors oder einer Diode), eines passiven Elements (z. B. eines Kondensators oder eines Widerstandes) oder dergleichen verbunden sind, nicht spezifiziert sind. Mit anderen Worten: Eine Ausführungsform der Erfindung kann selbst dann deutlich sein, wenn Verbindungsabschnitte nicht spezifiziert sind. Des Weiteren kann in dem Fall, in dem ein Verbindungsabschnitt in dieser Beschreibung und dergleichen offenbart ist, mitunter bestimmt werden, dass eine Ausführungsform der Erfindung, bei der kein Verbindungsabschnitt spezifiziert ist, in dieser Beschreibung und dergleichen offenbart ist. Insbesondere müssen in dem Fall, in dem die Anzahl der Abschnitte, mit denen der Anschluss verbunden ist, mehr als eins sein könnte, die Abschnitte, mit denen der Anschluss verbunden ist, nicht notwendigerweise spezifiziert werden. Es könnte daher möglich sein, eine Ausführungsform der Erfindung zu bilden, indem nur Abschnitte spezifiziert werden, mit denen einige Anschlüsse eines aktiven Elements (z. B. eines Transistors oder einer Diode), eines passiven Elements (z. B. eines Kondensators oder eines Widerstandes) oder dergleichen verbunden sind.
  • In dieser Beschreibung und dergleichen könnte ein Fachmann die Erfindung spezifizieren, wenn mindestens der Verbindungsabschnitt einer Schaltung spezifiziert ist. Alternativ könnte ein Fachmann die Erfindung spezifizieren, wenn mindestens die Funktion einer Schaltung spezifiziert ist. Mit anderen Worten: Wenn die Funktion einer Schaltung spezifiziert ist, ist eine Ausführungsform der Erfindung deutlich. Ferner kann in einigen Fällen bestimmt werden, dass eine Ausführungsform der Erfindung, bei der eine Funktion spezifiziert ist, in dieser Beschreibung und dergleichen offenbart ist. Daher ist dann, wenn der Verbindungsabschnitt einer Schaltung spezifiziert ist, die Schaltung als eine Ausführungsform der Erfindung offenbart, auch wenn keine Funktion spezifiziert ist, und eine Ausführungsform der Erfindung kann gebildet werden. Alternativ ist dann, wenn die Funktion einer Schaltung spezifiziert ist, die Schaltung als eine Ausführungsform der Erfindung offenbart, auch wenn kein Verbindungsabschnitt spezifiziert ist, und eine Ausführungsform der Erfindung kann gebildet werden.
  • Eine Ausführungsform der vorliegenden Erfindung kann eine neuartige Halbleitervorrichtung oder ein Verfahren zum Betreiben der neuartigen Halbleitervorrichtung bereitstellen. Eine Ausführungsform der vorliegenden Erfindung kann den Stromverbrauch, z. B. den Strom in einem Ruhezustand, verringern. Eine Ausführungsform der vorliegenden Erfindung kann die Zeit verkürzen, die gebraucht wird, um eine Übergangsverarbeitung von einem Ruhezustand in einen normalen Zustand auszuführen, oder die Energie verringern, die gebraucht wird, um die Verarbeitung auszuführen.
  • Es sei angemerkt, dass die Beschreibung dieser Wirkungen dem Vorhandensein weiterer Wirkungen nicht im Wege steht. Bei einer Ausführungsform der vorliegenden Erfindung muss man nicht notwendigerweise alle vorstehend beschriebenen Wirkungen erzielen. Bei einer Ausführungsform der vorliegenden Erfindung werden weitere Aufgaben, weitere Wirkungen und neuartige Merkmale aus der Erläuterung der Beschreibung und den Zeichnungen ersichtlich und können davon abgeleitet werden.
  • Kurze Beschreibung der Zeichnungen
  • Die begleitenden Zeichnungen sind wie folgt:
  • 1A und 1B sind Blockschemata, die ein Strukturbeispiel einer Halbleitervorrichtung darstellen;
  • 2A bis 2D stellen ein Beispiel für einen Stromverwaltungsvorgang einer Halbleitervorrichtung dar;
  • 3 ist ein Ablaufdiagramm, das ein Beispiel für einen Stromverwaltungsvorgang einer Halbleitervorrichtung darstellt;
  • 4A und 4B sind Blockschemata, die ein Strukturbeispiel einer Halbleitervorrichtung darstellen;
  • 5 ist ein Blockschema, das ein Strukturbeispiel eines Prozessorkerns darstellt;
  • 6 ist ein Schaltplan, der ein Strukturbeispiel einer Speicherschaltung darstellt;
  • 7 ist ein Ablaufdiagramm, das ein Betriebsbeispiel der Speicherschaltung in 5 darstellt;
  • 8 ist ein Schaltplan, der ein Strukturbeispiel einer Cache-Speicherzelle darstellt;
  • 9 ist ein Ablaufdiagramm, das ein Betriebsbeispiel der Speicherzelle in 8 darstellt;
  • 10A ist eine Draufsicht, die ein Strukturbeispiel eines OS-Transistors darstellt, 10B ist eine Querschnittsansicht entlang der Linie y1-y2 in 10A, 10C ist eine Querschnittsansicht entlang der Linie x1-x2 in 10A, und 10D ist eine Querschnittsansicht entlang der Linie x3-x4 in 10A;
  • 11A ist eine Draufsicht, die ein Strukturbeispiel eines OS-Transistors darstellt, 11B ist eine Querschnittsansicht entlang der Linie y1-y2 in 11A, 11C ist eine Querschnittsansicht entlang der Linie x1-x2 in 11A, und 11D ist eine Querschnittsansicht entlang der Linie x3-x4 in 11A;
  • 12A ist eine Draufsicht, die ein Strukturbeispiel eines OS-Transistors darstellt, 12B ist eine Querschnittsansicht entlang der Linie y1-y2 in 12A, 12C ist eine Querschnittsansicht entlang der Linie x1-x2 in 12A, und 12D ist eine Querschnittsansicht entlang der Linie x3-x4 in 12A;
  • 13A ist eine Draufsicht, die ein Strukturbeispiel eines OS-Transistors darstellt, 13B ist eine Querschnittsansicht entlang der Linie y1-y2 in 13A, 13C ist eine Querschnittsansicht entlang der Linie x1-x2 in 13A, und 13D ist eine Querschnittsansicht entlang der Linie x3-x4 in 13A;
  • 14A ist eine Draufsicht, die ein Strukturbeispiel eines OS-Transistors darstellt, 14B ist eine Querschnittsansicht entlang der Linie y1-y2 in 14A, 14C ist eine Querschnittsansicht entlang der Linie x1-x2 in 14A, und 14D ist eine Querschnittsansicht entlang der Linie x3-x4 in 14A;
  • 15A ist eine Draufsicht, die ein Strukturbeispiel eines OS-Transistors darstellt, 15B ist eine Querschnittsansicht entlang der Linie y1-y2 in 15A, 15C ist eine Querschnittsansicht entlang der Linie x1-x2 in 15A, und 15D ist eine Querschnittsansicht entlang der Linie x3-x4 in 15A;
  • 16A ist eine vergrößerte Teilansicht der 11B, und 16B ist ein Energiebanddiagramm eines OS-Transistors;
  • 17 ist eine Querschnittsansicht, die ein Strukturbeispiel einer Speichervorrichtung darstellt;
  • 18A ist ein Ablaufdiagramm, das ein Verfahren zum Herstellen eines elektronischen Bauelements zeigt, und 18B ist eine schematische perspektivische Ansicht, die ein Strukturbeispiel eines elektronischen Bauelements darstellt;
  • 19A bis 19H stellen Beispiele für ein elektronisches Gerät dar;
  • 20 ist eine Mikrofotografie einer hergestellten Verarbeitungseinheit (eines Chips);
  • 21A bis 21C sind Blockschemata einer Verarbeitungseinheit (eines hergestellten Chips);
  • 22A bis 22C stellen eine Struktur einer SRAM-Speicherzelle dar;
  • 23 ist ein Blockschema eines SRAM-Moduls;
  • 24 ist ein Ablaufdiagramm eines SRAM-Moduls;
  • 25 ist ein Ablaufdiagramm eines SRAM-Moduls;
  • 26 zeigt die Auswertungsergebnisse der Minimalzeit, die zur Sicherung und Rücksicherung in einem SRAM gebraucht wird;
  • 27 zeigt die Auswertungsergebnisse der Zeit, die zur Sicherung und Rücksicherung in einer Flipflopschaltung gebraucht wird;
  • 28 zeigt die Auswertungsergebnisse der Zeit, die zur Sicherung und Rücksicherung in einer Flipflopschaltung gebraucht wird;
  • 29 zeigt die Beziehung zwischen einem Leckstrom und einem Stromversorgungspotential einer Flipflopschaltung;
  • 30 zeigt den Betrieb einer Verarbeitungseinheit unter Verwendung eines Auswertungsprogramms; und
  • 31A, 31B und 31D zeigen die Auswertungsergebnisse des Stromverbrauchs einer Verarbeitungseinheit, und 31C zeigt die Auswertungsbedingungen.
  • Beste Methode zum Durchführen der Erfindung
  • Nachstehend werden Ausführungsformen und ein Beispiel der vorliegenden Erfindung beschrieben. Es sei angemerkt, dass eine Ausführungsform der vorliegenden Erfindung nicht auf die folgende Beschreibung beschränkt ist. Es wird leicht von einem Fachmann verstanden, dass Modi und Details der vorliegenden Erfindung auf verschiedene Weise verändert werden können, ohne vom Gedanken und Schutzbereich der vorliegenden Erfindung abzuweichen. Daher wird eine Ausführungsform der vorliegenden Erfindung nicht als auf die folgende Beschreibung der Ausführungsformen und des Beispiels beschränkt angesehen.
  • In den Zeichnungen werden in einigen Fällen die gleichen Komponenten, Komponenten, die ähnliche Funktionen aufweisen, Komponenten, die aus dem gleichen Material ausgebildet werden, oder Komponenten, die gleichzeitig ausgebildet werden, durch die gleichen Bezugszeichen bezeichnet, und ihre Beschreibung wird nicht wiederholt.
  • In dieser Beschreibung wird ein Taktsignal CLK in einigen Fällen mit „Signal CLK”, „CLK” oder dergleichen abgekürzt. Das Gleiche gilt auch für weitere Komponenten (z. B. Signale, Spannungen, Potentiale, Schaltungen, Elemente, Elektroden und Leitungen).
  • Ausführungsformen und ein Beispiel der vorliegenden Erfindung werden nachstehend beschrieben, und beliebige der Ausführungsformen und des Beispiels können geeignet kombiniert werden. Zudem können in dem Fall, in dem mehrere Strukturbeispiele bei einer Ausführungsform oder in einem Beispiel beschrieben werden, einige der Strukturbeispiele geeignet kombiniert werden.
  • (Ausführungsform 1)
  • Eine Halbleitervorrichtung, die zum Power-Gating geeignet ist, eine Stromverwaltungseinheit und dergleichen werden beschrieben.
  • <Strukturbeispiel 1 einer Halbleitervorrichtung>
  • Eine Halbleitervorrichtung und deren Stromverwaltung werden anhand von 1A und 1B beschrieben. Die Halbleitervorrichtung in 1A beinhaltet eine Stromversorgungsschaltung 10 und eine Verarbeitungseinheit (processing unit, PU) 20. Die PU 20 weist eine Funktion zum Ausführen eines Befehls auf. Die PU 20 beinhaltet eine Vielzahl von Funktionsschaltungen, die in einen Chip integriert sind. Die PU 20 beinhaltet ferner einen Prozessorkern 30, eine Stromverwaltungseinheit (power management unit, PMU) 60, eine Taktsteuerschaltung 65, einen Stromschalter (power switch, PSW) 70 und Anschlüsse 80 bis 83. 1A stellt ein Beispiel dar, in dem die Stromversorgungsschaltung 10 über einem Chip bereitgestellt ist, der sich von einem Chip unterscheidet, über dem die PU 20 bereitgestellt ist. Ein Stromversorgungspotential VDD wird von der Stromversorgungsschaltung 10 an den Anschluss 80 eingegeben. Ein Bezugstaktsignal CLKM wird von außen an den Anschluss 81 eingegeben. Ein Signal INT wird von außen an den Anschluss 82 eingegeben. Das Signal INT ist ein Unterbrechungssignal zur Anforderung einer Unterbrechungsverarbeitung. Das Signal INT wird in die PU 20 und die PMU 60 eingegeben. Ein Steuersignal, das in der PMU 60 erzeugt wird, wird an den Anschluss 83 ausgegeben, und der Anschluss 83 ist elektrisch mit der Stromversorgungsschaltung 10 verbunden.
  • <Prozessorkern 30, Speicherschaltung 31>
  • Der Prozessorkern 30 ist in der Lage, einen Befehl auszuführen, und kann als arithmetische Verarbeitungsschaltung bezeichnet werden. Der Prozessorkern 30 beinhaltet eine Speicherschaltung 31, eine Kombinationsschaltung 32 und dergleichen, und verschiedene Funktionsschaltungen werden unter Verwendung dieser Schaltungen gebildet. Beispielsweise ist die Speicherschaltung 31 in einem Register enthalten.
  • Wie in 1B dargestellt, beinhaltet die Speicherschaltung 31 eine Schaltung MemC1 und eine Schaltung BKC1. Die Schaltung MemC1 weist eine Funktion auf, Daten, die in dem Prozessorkern 30 erzeugt werden, zu halten, und kann beispielsweise unter Verwendung einer Flipflopschaltung (FF) oder einer Latch-Schaltung gebildet werden. Die Schaltung BKC1 kann als Sicherungsschaltung der Schaltung MemC1 dienen und kann Daten auch dann lange Zeit halten, wenn die Stromzufuhr unterbrochen wird oder die Zufuhr eines Taktsignals unterbrochen wird. Die Verwendung der Speicherschaltung 31 ermöglicht ein Power-Gating des Prozessorkerns 30. Das liegt daran, dass der Zustand des Prozessorkerns 30 bei der Stromabschaltung aufrechterhalten werden kann, indem Daten der Schaltung MemC1 in die Schaltung BKC1 in der Speicherschaltung 31 gesichert werden, bevor der Strom abgeschaltet wird. Wenn die Stromzufuhr wieder aufgenommen wird, werden Daten, die in der Schaltung BKC1 gehalten werden, in die Schaltung MemC1 geschrieben; daher kann der Prozessorkern 30 in den Zustand bei der Stromabschaltung zurückkehren. Folglich kann die PU 20 eine normale Verarbeitung ausführen, gleich nachdem die Stromzufuhr wieder aufgenommen worden ist.
  • Die Schaltung BKC1 beinhaltet mindestens eine Halteschaltung, die einen Transistor (MW1) und einen Kondensator (CB1) beinhaltet. Die Halteschaltung in 1B weist eine Schaltungskonfiguration auf, die einer 1T1C-(one transistor and one capacitor bzw. ein Transistor und ein Kondensator)Speicherzellenkonfiguration eines Standard Dynamic Random Access Memory (DRAM) ähnlich ist, und kann Schreib- und Lesevorgänge wie bei dem Standard-DRAM ausführen. Indem der Leitungszustand des Transistors MW1 gesteuert wird, werden ein Laden und ein Entladen des Kondensators CB1 gesteuert. Wenn der Transistor MW1 ausgeschaltet wird, wird ein Knoten FN1 in einen elektrisch offenen Zustand (electrically floating state) versetzt. Schwankungen des Potentials des Knotens FN1 können verringert werden, indem der Drain-Strom des Transistors MW1 in einem Sperrzustand (Sperrstrom) in hohem Maße verringert wird; daher kann die Datenhalteperiode der Schaltung BKC1 verlängert werden. Die Datenhalteperiode der Schaltung BKC1 wird durch den Leckstrom des Transistors MW1, die Kapazität des Kondensators CB1 und dergleichen bestimmt. Wenn der Transistor MW1 einen sehr niedrigen Sperrstrom aufweist, ist ein Auffrischen der Schaltung BKC1 nicht nötig, während eine PU 21 arbeitet. Daher kann die Schaltung BKC1 als nichtflüchtige Speicherschaltung verwendet werden.
  • Um einen Transistor mit sehr niedrigem Sperrstrom zu erhalten, kann ein Kanal unter Verwendung eines Halbleiters mit einer Bandlücke von größer als oder gleich 2,5 eV und einer Ladungsträgerkonzentration von niedriger als oder gleich 1 × 1014 cm–3 gebildet werden. Ein Halbleiter mit derartigen Eigenschaften ist beispielsweise ein Oxidhalbleiter. Bei dem OS-Transistor kann der normalisierte Sperrstrom pro Mikrometer der Kanalbreite bei einer Source-Drain-Spannung von 10 V niedriger als oder gleich 10 × 10–21 A (10 zA (Zeptoampere)) sein. Wenn der Transistor MW1 ein OS-Transistor ist, kann die Schaltung BKC1 während des Betriebs der PU 20 im Wesentlichen als nichtflüchtige Speicherschaltung dienen. Bei der Ausführungsform 2 wird ein OS-Transistor beschrieben.
  • Bei dem Transistor MW1 kann eine Oxidhalbleiter-(oxide semiconductor, OS-)Schicht, die einen Kanal aufweist, unter Verwendung von einem Oxidhalbleiterfilm bzw. zwei oder mehr Oxidhalbleiterfilmen ausgebildet werden. Ein Oxidhalbleiter, der in der OS-Schicht enthalten ist, ist vorzugsweise ein Oxidhalbleiter, der mindestens ein oder mehrere Elemente enthält, die aus In, Ga, Sn und Zn ausgewählt werden. Als derartiges Oxid kann ein In-Sn-Ga-Zn-Oxid, ein In-Ga-Zn-Oxid, ein In-Sn-Zn-Oxid, ein In-Al-Zn-Oxid, ein Sn-Ga-Zn-Oxid, ein Al-Ga-Zn-Oxid, ein Sn-Al-Zn Oxid, ein In-Zn-Oxid, ein Sn-Zn-Oxid, ein Al-Zn-Oxid, ein Zn-Mg-Oxid, ein Sn-Mg-Oxid, ein In-Mg-Oxid, ein In-Ga-Oxid, ein In-Oxid, ein Sn-Oxid, ein Zn-Oxid oder dergleichen verwendet werden. Zudem kann das Oxid ein Element außer In, Ga, Sn und Zn enthalten, beispielsweise kann es ein SiO2 enthaltender Oxidhalbleiter sein.
  • Daten werden durch eine Spannung in die Schaltung BKC1 geschrieben; daher kann der Schreibstrom der Schaltung BKC1 niedriger sein als derjenige eines Magnetoresistive Random Access Memory (MRAM), in den Daten durch einen Strom geschrieben werden. Außerdem ist im Unterschied zu einem Flash-Speicher die Häufigkeit der Vorgänge zum Datenwiederschreiben unbegrenzt, da Daten durch die Lastkapazität des Knotens FN1 gehalten werden.
  • Bei der Schaltung BKC1 entspricht die Energie, die zum Datenschreiben gebraucht wird, der Energie, die zum Laden und Entladen der Ladung in dem Kondensator CB1 gebraucht wird. Im Gegensatz dazu entspricht bei einer Speicherschaltung, die ein Speicherelement mit zwei Anschlüssen beinhaltet, wie z. B. einem MRAM, die Energie, die bei dem Datenschreiben gebraucht wird, der Energie, die verbraucht wird, wenn der Strom in das Speicherelement fließt. Bei dem MRAM ist die Energie hoch, die zum Datenschreiben gebraucht wird, da der Strom während einer Datenschreibperiode ununterbrochen fließt. Im Vergleich zu einem derartigen MRAM kann die Schaltung BKC1 die Energie verringern, die durch das Datenschreiben verbraucht wird. Daher kann im Vergleich zu einer Speicherschaltung, bei der eine Sicherungsschaltung unter Verwendung eines MRAM gebildet wird, die Speicherschaltung 31 häufig eine Spannungsskalierung und ein Power-Gating zur Verringerung der zu verbrauchenden Energie ausführen, was zur Abnahme des Stromverbrauchs der PU 20 führt.
  • <Stromverwaltung>
  • Die PMU 60 weist eine Funktion zum Steuern eines Power-Gating-Vorgangs, eines Clock-Gating-Vorgangs, eines Spannungsskalierungsvorgangs und dergleichen auf. Insbesondere ist die PMU 60 in der Lage, die Stromversorgungsschaltung 10, die Speicherschaltung 31, die Taktsteuerschaltung 65 und den PSW 70 zu steuern. Daher weist die PMU 60 eine Funktion zum Erzeugen von Steuersignalen, um die Schaltungen 10, 31, 65 und 70 zu steuern, auf. Die PMU 60 beinhaltet eine Schaltung 61. Die Schaltung 61 ist in der Lage, die Zeit zu messen. Die PMU 60 ist in der Lage, die Stromverwaltung aufgrund von Daten über die Zeit, die durch die Schaltung 61 erhalten werden, auszuführen.
  • Der PSW 70 ist in der Lage, die Zufuhr eines Stromversorgungspotentials MVDD zu der PU 20 in Reaktion auf ein Steuersignal der PMU 60 zu steuern. Hier wird ein Stromversorgungspotential, das der PU 20 über den PSW 70 zugeführt wird, als Stromversorgungspotential VDD bezeichnet. Der Prozessorkern 30 kann eine Vielzahl von Stromdomänen aufweisen. In diesem Fall kann die Stromzufuhr zu der Vielzahl von Stromdomänen unabhängig durch den PSW 70 gesteuert werden. Zudem kann der Prozessorkern 30 eine Stromdomäne aufweisen, die kein Power-Gating erfordert. In diesem Fall kann dieser Stromdomäne ein Stromversorgungspotential ohne den PSW 70 zugeführt werden.
  • Die Taktsteuerschaltung 65 weist eine Funktion zum Erzeugen und Ausgeben eines Gated-Taktsignals durch die Eingabe des Bezugstaktsignals CLKM auf. Die Taktsteuerschaltung 65 ist in der Lage, die Zufuhr eines Taktsignals zu dem Prozessorkern 30 in Reaktion auf ein Steuersignal der PMU 60 zu unterbrechen. Die Stromversorgungsschaltung 10 ist in der Lage, den Pegel des Potentials VDD in Reaktion auf ein Steuersignal der PMU 60 zu ändern.
  • Ein Signal SLP, das aus dem Prozessorkern 30 in die PMU 60 ausgegeben wird, ist ein Auslösesignal zur Versetzung des Prozessorkerns 30 in einen Ruhezustand. Wenn das Signal SLP in die PMU 60 eingegeben wird, erzeugt die PMU 60 ein Steuersignal zum Übergang in einen Ruhezustand und gibt das Steuersignal in eine zu steuernde Funktionsschaltung aus. Die Stromversorgungsschaltung 10 macht MVDD niedriger als dasjenige im normalen Betrieb in Reaktion auf ein Steuersignal der PMU 60. Nachdem der Prozessorkern 30 für einen bestimmten Zeitraum in dem Ruhezustand verweilt hat, steuert die PMU 60 den PSW 70 und unterbricht die Stromzufuhr zu dem Prozessorkern 30. Wenn der Prozessorkern 30 von einem normalen Zustand in den Ruhezustand versetzt wird, führt die PMU 60 einen Spannungsskalierungsvorgang zum Verringern des Stromversorgungspotentials VDD des Prozessorkerns 30 aus. Wenn die Periode des Ruhezustandes die eingestellte Zeit überschreitet, führt die PMU 60 einen Power-Gating-Vorgang zum Unterbrechen der Zufuhr von VDD zu dem Prozessorkern 30 aus, damit der Stromverbrauch des Prozessorkerns 30 weiter verringert werden kann. Die Stromverwaltung der Halbleitervorrichtung in 1A und 1B wird nachstehend anhand von 2A bis 2D und 3 beschrieben.
  • 2A bis 2D stellen schematisch die Änderungen des Potentials einer Stromversorgungsleitung dar. Das Stromversorgungspotential VDD wird der Stromversorgungsleitung über den PSW 70 zugeführt. Die horizontale Achse in dem Diagramm zeigt die Zeit, die beim Übergang von dem normalen Zustand in den Ruhezustand vergeht, und t0, t1 und dergleichen stellen jeweils einen Zeitpunkt dar. 2A stellt ein Beispiel dar, in dem nur ein Power-Gating in dem Ruhezustand ausgeführt wird. 2B stellt ein Beispiel dar, in dem nur eine Spannungsskalierung in dem Ruhezustand ausgeführt wird. 2C und 2D stellen jeweils ein Beispiel dar, in dem eine Spannungsskalierung und ein Power-Gating ausgeführt werden. In dem normalen Zustand ist der Pegel des Stromversorgungspotentials MVDD, das von der Stromversorgungsschaltung 10 zugeführt wird, VH1.
  • In der folgenden Beschreibung wird der Strommodus der PU 20 in drei Modi eingeteilt: einen Einschaltmodus, einen Ausschaltmodus und einen Stromsparmodus. In dem Einschaltmodus wird der PU 20 das Stromversorgungspotential VDD, das eine normale Verarbeitung ermöglicht, zugeführt. In dem Ausschaltmodus wird die Zufuhr von VDD durch den PSW 70 unterbrochen. In dem Stromsparmodus wird das Stromversorgungspotential VDD zugeführt, das niedriger ist als dasjenige in dem Einschaltmodus.
  • Das Beispiel in 2A wird beschrieben. Zu dem Zeitpunkt t0 wird eine Übergangsverarbeitung in den Ruhezustand in dem Prozessorkern 30 aufgenommen. Beispielsweise werden Daten der Speicherschaltung 31 gesichert. Die PMU 60 steuert den PSW 70 und unterbricht zu dem Zeitpunkt t1 die Stromzufuhr zu dem Prozessorkern 30. Eine Stromversorgungsleitung 35 wird selbst entladen, und deren Potential wird auf 0 V verringert. Folglich kann der Leckstrom des Prozessorkerns 30 in dem Ruhezustand in hohem Maße verringert werden, so dass der Stromverbrauch in dem Ruhezustand (nachstehend in einigen Fällen als Standby-Strom bezeichnet) verringert werden kann. In dem Fall, in dem der Prozessorkern 30 in Reaktion auf eine Unterbrechungsanforderung oder dergleichen von außen in den normalen Zustand zurückkehrt, steuert die PMU 60 den PSW 70 und nimmt die Zufuhr von VDD wieder auf. Dabei wird zu dem Zeitpunkt t4 die Zufuhr von VDD wieder aufgenommen. Das Potential der Stromversorgungsleitung 35 erhöht sich und wird zu dem Zeitpunkt t6 zu VH1.
  • Im Falle der 2B wird eine Spannungsskalierung ausgeführt; daher steuert die PMU 60 zu dem Zeitpunkt t1 die Stromversorgungsschaltung 10 und verringert das Potential von MVDD auf VH2. Das Potential der Stromversorgungsleitung 35 wird schließlich zu VH2. Zu dem Zeitpunkt t4 erhöht sich dann, wenn das Stromversorgungspotential MVDD von VH2 auf VH1 geändert wird, das Potential der Stromversorgungsleitung 35 und wird zu dem Zeitpunkt t5 zu VH1.
  • Im Falle der 2A entspricht die Zeit, die gebraucht wird, um den Prozessorkern 30 von dem Ruhezustand in den normalen Zustand zurückzusetzen (Overhead-Zeit), der Zeit, die gebraucht wird, um das Potential der Stromversorgungsleitung 35 von 0 V auf VH1 zu erhöhen, und ein Energie-Overhead, der für die Zurücksetzung gebraucht wird, entspricht der Energie, die gebraucht wird, um die Lastkapazität der Stromversorgungsleitung 35 von 0 V auf VH1 aufzuladen. Wenn die Periode des Ausschaltmodus (t1 bis t4) ausreichend lang ist, ist ein Power-Gating effektiv, um den Standby-Strom der PU 20 zu verringern. Im Gegensatz dazu ist dann, wenn die Periode (t1 bis t4) kurz ist, der Strom, der gebraucht wird, um den Prozessorkern 30 in den normalen Zustand zurückzusetzen, höher als der Strom, der durch die Stromabschaltung verringert wird; daher kann der Effekt des Power-Gatings nicht erhalten werden.
  • In dem Beispiel der Spannungsskalierung in 2B ist das Potential der Stromversorgungsleitung 35 in dem Ruhezustand VH2; daher ist der Verringerungsbetrag des Standby-Stroms geringer als derjenige in dem Beispiel des Power-Gatings in 2A. In dem Beispiel in 2B sind die Schwankungen des Potentials der Stromversorgungsleitung 35 gering; deshalb ist die Zeit, die gebraucht wird, um den Prozessorkern 30 in den normalen Zustand zurückzusetzen, kürzer als diejenige in dem Beispiel in 2A, und die Energie, die gebraucht wird, um den Prozessorkern 30 in den normalen Zustand zurückzusetzen, ist niedriger als diejenige in dem Beispiel in 2A. Folglich kann die Halbleitervorrichtung in 1A und 1B eine Stromverwaltung ausführen, bei der ein Power-Gating und eine Spannungsskalierung kombiniert sind, um den Standby-Strom der PU 20 effizient zu verringern. 2C und 2D stellen jeweils ein Beispiel für die Stromverwaltung dar.
  • Wie in 2C dargestellt, wird zuerst ein Spannungsskalierungsvorgang in dem Ruhezustand ausgeführt, und die PU 20 wird von dem Einschaltmodus in den Stromsparmodus versetzt. Wie in 2B steuert die PMU 60 zu dem Zeitpunkt t1 die Stromversorgungsschaltung 10 und verringert das Potential von MVDD auf VH2; daher wird das Potential der Stromversorgungsleitung 35 schließlich zu VH2. Nach einer bestimmten Zeit, die seit der Versetzung der PU 20 in den Stromsparmodus vergangen ist (t1 bis t3), steuert die PMU 60 den PSW 70, und sie versetzt den Prozessorkern 30 in den Ausschaltmodus. In der Periode (t3 bis t4) ist der Strom, der durch das Ausschalten der PU 20 durch ein Power-Gating verringert wird, höher als der Strom, der durch die Zufuhr von VH2 zu der PU 20 verringert wird, obwohl der Strom, der durch das Ausschalten der PU 20 durch ein Power-Gating verringert wird, den Strom umfasst, der verbraucht wird, wenn der Prozessorkern 30 in den normalen Zustand zurückkehrt.
  • Beispielsweise ist das Potential VH2 ein Stromversorgungspotential, das hoch genug ist, um Daten in der Schaltung MemC1 der Speicherschaltung 31 zu halten, und ein Potential VH3 ist ein Potential, auf dem Daten der Schaltung MemC1 verloren gehen. Bei der PU 20 in 1A kann die Schaltung BKC1 Daten selbst dann halten, wenn die Stromzufuhr unterbrochen wird. Wenn Daten der Speicherschaltung 31 in der Periode (t0 bis t1) in die Schaltung BKC1 gesichert werden, kann VDD in dem Stromsparmodus auf das Potential VH3 verringert werden, auf dem Daten der Schaltung MemC1 verloren gehen. Daher kann der Standby-Strom der PU 20 weiter verringert werden.
  • Die PMU 60 ist in der Lage, die PU 20 in Reaktion auf eine Unterbrechungsanforderung oder dergleichen in den normalen Zustand zurückzusetzen. Die PMU 60 steuert die Stromversorgungsschaltung 10, um den Pegel von MVDD auf VH1 zu erhöhen, und steuert den PSW 70, um die Zufuhr von VDD von der PU 20 wieder aufzunehmen. Nach dem Zeitpunkt t4 befindet sich der Prozessorkern 30 in dem Einschaltmodus. Wenn das Potential der Stromversorgungleitung 35 zu dem Zeitpunkt t6 stabilisiert wird, kann die PU 20 nach dem Zeitpunkt t6 einen normalen Betrieb ausführen.
  • 2D stellt ein Beispiel dar, in dem eine Unterbrechungsanforderung zum Rückkehr in einen normalen Betrieb vor dem Zeitpunkt t3 eingegeben wird. Nach dem Zeitpunkt t2 befindet sich der Prozessorkern 30 in dem Einschaltmodus. Die PMU 60 steuert zu dem Zeitpunkt t2 die Stromversorgungsschaltung 10, um den Pegel von MVDD auf das Potential VH1 in dem Einschaltmodus zu ändern. Zu dem Zeitpunkt t3 erhöht sich das Potential der Stromversorgungsleitung 35 auf VH1.
  • Wie in 2C und 2D dargestellt, ist die Zeit, die gebraucht wird, um das Potential der Stromversorgungsleitung 35 in dem Ruhezustand auf VH1 zurückzusetzen, wenn der Prozessorkern 30 von dem Ausschaltmodus in den Einschaltmodus zurückkehrt, länger als die Zeit, die gebraucht wird, um in dem Ruhezustand das Potential der Stromversorgungsleitung 35 auf VH1 zurückzusetzen, wenn der Prozessorkern 30 von dem Stromsparmodus in den Einschaltmodus zurückkehrt. Daher ist die PMU 60 in der Lage, das Timing zum Zurücksetzen des Prozessorkerns 30 von dem Ruhezustand in den normalen Zustand in Abhängigkeit von dem Strommodus zu regulieren. Dementsprechend kann der Prozessorkern 30 in minimaler Zeit von dem Ruhezustand in den normalen Zustand zurückkehren.
  • In dem Ruhezustand kann die Übergangszeit von dem Stromsparmodus in den Ausschaltmodus durch die Schaltung 61, die in der PMU 60 enthalten ist, gemessen werden. Wenn das Signal SLP aus der PU 20 eingegeben wird, beginnt die PMU 60, die Zeit in der Schaltung 61 zu messen. Nach einer bestimmten Zeit, die seit der Versetzung der PU 20 in den Stromsparmodus vergangen ist, wird die PMU 60 in den Ausschaltmodus versetzt. Der PSW 70 wird durch ein Steuersignal der PMU 60 ausgeschaltet, und die Zufuhr von VDD wird unterbrochen. Auf diese Weise kann die PMU 60 in Reaktion auf eine Unterbrechungsanforderung basierend auf den Messdaten der Schaltung 61 von dem Stromsparmodus in den Ausschaltmodus versetzt werden. Ein Beispiel für einen Stromverwaltungsvorgang der PMU 60 wird nachstehend anhand von 3 beschrieben.
  • Die PU 20 führt einen normalen Betrieb aus. Der Strommodus ist ein Einschaltmodus, und die PMU 60 befindet sich in einem Wartezustand (Schritt S10). Die PMU 60 befindet sich in dem Wartezustand, bis das Signal SLP eingegeben wird, und eine Sicherungsreihenfolge wird mit der Eingabe des Signals SLP als Auslöser eingeleitet (Schritt S11). In dem Beispiel für die Sicherungsreihenfolge in 3 gibt die PMU 60 zuerst ein Steuersignal in die Taktsteuerschaltung 65 aus und unterbricht die Ausgabe eines Taktsignals (Schritt S12). Als Nächstes wird ein Steuersignal zur Datensicherung in die Speicherschaltung 31 ausgegeben (Schritt S13). Bei der Speicherschaltung 31 werden Daten, die in der Schaltung MemC1 gehalten werden, in Reaktion auf ein Steuersignal der PMU 60 in die Schaltung BKC1 gesichert. Schließlich steuert die PMU 60 die Stromversorgungsschaltung 10, um MVDD zu verringern. Durch diese Vorgänge wird der Strommodus in den Stromsparmodus überführt. Wenn das Signal SLP eingegeben wird, steuert die PMU 60 die Schaltung 61 und misst die Zeit Ta in dem Stromsparmodus. Das Timing zum Betreiben der Schaltung 61 kann ein beliebiges Timing sein, solange die Sicherungsreihenfolge eingeleitet wird. Beispielsweise kann die Schaltung 61 arbeiten, wenn das Signal SLP eingegeben wird, wenn ein Steuersignal in die Taktsteuerschaltung 65 ausgegeben wird, wenn die Datensicherung aufgenommen wird, wenn die Datensicherung beendet wird, oder wenn ein Steuersignal in die Stromversorgungsschaltung 10 ausgegeben wird.
  • Nachdem die Sicherungsreihenfolge eingeleitet worden ist, wird die PMU 60 in einen Wartezustand versetzt und überwacht die Eingabe des Signals INT und die Messzeit Ta der Taktsteuerschaltung 65 (Schritt S16 bis Schritt S18). Wenn das Signal INT eingegeben wird, wird die Reihenfolge in eine Rücksicherungsreihenfolge überführt (Schritt S17). Dann wird bestimmt, ob die Zeit Ta die Zeit Tvs überschreitet (Schritt S18). Wenn die Zeit Ta die Zeit Tvs überschreitet, überführt die PMU 60 den Strommodus in den Ausschaltmodus (Schritt S19). Wenn die Zeit Ta die Zeit Tvs nicht überschreitet, verbleibt die PMU 60 in dem Wartezustand (Schritt S16). Die Zeit Tvs kann die Zeit sein, in der der Standby-Strom des Prozessorkerns 30 in dem Ausschaltmodus niedriger sein kann als der Standby-Strom des Prozessorkerns 30 in dem Stromsparmodus.
  • In dem Schritt S19 gibt die PMU 60 ein Steuersignal zum Unterbrechen der Stromzufuhr zu dem Prozessorkern 30 in den PSW 70 aus. Nachdem der Modus in den Ausschaltmodus überführt worden ist, wird die PMU 60 wieder in einen Wartezustand versetzt, und die Eingabe des Signals INT wird überwacht (Schritt S20 und Schritt S21). Wenn das Signal INT eingegeben wird, leitet die PMU 60 die Rücksicherungsreihenfolge ein.
  • Bei der Rücksicherungsreihenfolge wird zuerst die PMU 60 von dem Ausschaltmodus in den Einschaltmodus versetzt (Schritt S22). Die PMU 60 steuert die Stromversorgungsschaltung 10, um ein Stromversorgungspotential im normalen Betrieb auszugeben. Zudem steuert die PMU 60 den PSW 70, um die Zufuhr von VDD zu dem Prozessorkern 30 wieder aufzunehmen. Als Nächstes wird ein Steuersignal in die Speicherschaltung 31 ausgegeben, und Daten der Speicherschaltung 31 werden zurückgesichert (Schritt S23). Bei der Speicherschaltung 31 werden Daten, die in der Schaltung BKC1 gehalten werden, in Reaktion auf ein Steuersignal der PMU 60 in die Schaltung MemC1 zurückgesichert. Die PMU 60 gibt ein Steuersignal zum Ausgeben eines Taktsignals in die Taktsteuerschaltung 65 aus (Schritt S24). Die Taktsteuerschaltung 65 nimmt die Ausgabe eines Taktsignals in Reaktion auf ein Steuersignal der PMU 60 wieder auf.
  • Im Vergleich zu dem Fall, in dem die Rücksicherungsreihenfolge entsprechend der Bestimmung in dem Schritt S21 eingeleitet wird, kann in dem Fall, in dem die Rücksicherungsreihenfolge entsprechend der Bestimmung in dem Schritt S17 eingeleitet wird, das Potential der Stromversorgungsleitung 35 schnell stabilisiert werden, da der Strommodus von dem Stromsparmodus in den Einschaltmodus zurückkehrt. Daher ist in der PMU 60 das Timing zum Ausführen des Schritts S23 in dem Fall, in dem die Rücksicherungsreihenfolge entsprechend dem Schritt S17 eingeleitet wird, schneller als dasjenige in dem Fall, in dem die Rücksicherungsreihenfolge entsprechend dem Schritt S21 eingeleitet wird. Folglich kann die Zeit, die gebraucht wird, um den Prozessorkern 30 von dem Ruhezustand in den normalen Zustand zurückzusetzen, verkürzt werden.
  • Wie oben beschrieben, werden bei der Stromverwaltung der Halbleitervorrichtung in 1A und 1B zuerst dann, wenn die PU 20 in den Ruhezustand versetzt wird, die Zeit und die Energie-Overheads aufgrund der Zurücksetzung von dem Ruhezustand in den normalen Zustand unterdrückt, während der Leckstrom verringert wird, indem ein Stromversorgungspotential, das dem Prozessorkern 30 zugeführt wird, durch einen Spannungsskalierungsvorgang verringert wird. Wenn sich die PU 20 für einen bestimmten Zeitraum in dem Ruhezustand befindet, wird ein Power-Gating-Vorgang ausgeführt, um den Leckstrom des Prozessorkerns 30 so weit wie möglich zu verringern. Daher kann der Stromverbrauch der PU 20 in dem Ruhezustand verringert werden, ohne dass dabei die Verarbeitungsleitungsfähigkeit der PU 20 verschlechtert wird.
  • <Strukturbeispiel 2 einer Halbleitervorrichtung>
  • 4A stellt ein Modifikationsbeispiel der Halbleitervorrichtung in 1A dar.
  • Die Verarbeitungseinheit (PU) 21 in 4A wird erhalten, indem der PU 20 ein Cache 40 und ein Stromschalter (PSW) 71 hinzugefügt werden. Der Cache 40 kann genauso wie bei der PU 20 ein Power-Gating und eine Spannungsskalierung ausführen, und der Strommodus des Cache 40 wird zusammen mit der Änderung des Strommodus der PU 21 geändert. Der PSW 71 steuert die Zufuhr des Stromversorgungspotentials MVDD zu dem Cache 40 und wird durch die PMU 60 gesteuert. Hier handelt es sich bei einem Stromversorgungspotential, das über den PSW 71 in den Cache 40 eingegeben wird, um VDD_MEM. Wie bei dem Prozessorkern 30 werden ein Steuersignal aus der PMU 60 und ein Gated-Taktsignal aus der Taktsteuerschaltung 65 in den Cache 40 eingegeben.
  • <Cache 40>
  • Der Cache 40 ist eine Speichervorrichtung, die eine Funktion zum vorübergehenden bzw. temporären Speichern von häufig verwendeten Daten aufweist. Der Cache 40 beinhaltet ein Speicherarray 41, eine Peripherieschaltung 42 und eine Steuerschaltung 43. Das Speicherarray 41 beinhaltet eine Vielzahl von Speicherzellen 45. Die Steuerschaltung 43 steuert einen Betrieb des Cache 40 in Reaktion auf eine Anforderung von dem Prozessorkern 30. Beispielsweise steuert die Steuerschaltung 43 einen Schreibvorgang und einen Lesevorgang des Speicherarrays 41. Die Peripherieschaltung 42 weist eine Funktion zum Erzeugen eines Signals zum Betreiben des Speicherarrays 41 in Reaktion auf ein Steuersignal aus der Steuerschaltung 43 auf. Das Speicherarray 41 beinhaltet die Speicherzelle 45 zum Halten von Daten.
  • Wie in 4B dargestellt, beinhaltet die Speicherzelle 45 eine Schaltung MemC2 und eine Schaltung BKC2. Die Schaltung MemC2 ist eine Speicherzelle, auf die im normalen Betrieb zugegriffen wird. Beispielsweise kann eine Static Random Access Memory-(SRAM-)Speicherzelle verwendet werden. Die Schaltung BKC2 kann als Sicherungsschaltung der Schaltung MemC2 dienen und kann Daten auch dann lange Zeit halten, wenn die Stromzufuhr unterbrochen wird oder die Zufuhr eines Taktsignals unterbrochen wird. Wenn die Speicherzelle 45 bereitgestellt wird, kann das Power-Gating des Cache 40 ausgeführt werden. Bevor die Stromzufuhr unterbrochen wird, werden Daten der Schaltung MemC2 in die Schaltung BKC2 in der Speicherzelle 45 gesichert. Nachdem die Stromzufuhr wieder aufgenommen worden ist, werden Daten, die in der Schaltung BKC2 gehalten werden, in die Schaltung MemC2 zurückgesichert, so dass die PU 21 schnell in den Zustand vor der Unterbrechung der Stromzufuhr zurückkehren kann.
  • Wie bei der Schaltung BKC1 in 1B beinhaltet die Schaltung BKC2 in der Speicherzelle 45 mindestens eine Halteschaltung, die einen Transistor (MW2) und einen Kondensator (CB2) beinhaltet. Mit anderen Worten: Die Schaltung BKC2 beinhaltet auch eine Halteschaltung, die einer 1T1C-Speicherzelle eines Standard-DRAM ähnlich ist. Der Transistor MW2 weist einen sehr niedrigen Sperrstrom auf. Wie bei dem Transistor MW1 kann ein OS-Transistor als der Transistor MW2 verwendet werden. Eine derartige Struktur kann Schwankungen des Potentials eines Knotens FN2, das elektrisch offen ist, auch in der Schaltung BKC2 unterdrücken; daher kann die Schaltung BKC2 Daten lange Zeit halten. Die Datenhalteperiode der Schaltung BKC2 wird durch den Leckstrom des Transistors MW2, die Kapazität des Kondensators CB2 und dergleichen bestimmt. Wenn der Transistor MW2 einen sehr niedrigen Sperrstrom aufweist, kann die Schaltung BKC2 als nichtflüchtige Speicherschaltung verwendet werden, bei der kein Auffrischungsvorgang benötigt wird.
  • Wie bei der PU 20 führt bei der PU 21 in 4A die PMU 60 eine Stromverwaltung aus (siehe 3). In dem Schritt S13 in 3 wird ein Datensicherungsvorgang in der Speicherschaltung 31 und dem Cache 40 ausgeführt. In dem Schritt S19 werden der PSW 70 und der PSW 71 gesteuert, um die Stromzufuhr zu dem Prozessorkern 30 und dem Cache 40 zu unterbrechen. In dem Schritt S22 werden der PSW 70 und der PSW 71 gesteuert, um die Stromzufuhr zu dem Prozessorkern 30 und dem Cache 40 wieder aufzunehmen. In dem Schritt 23 wird ein Datenrücksicherungsvorgang in der Speicherschaltung 31 und dem Cache 40 ausgeführt.
  • Daher kann, wie die Halbleitervorrichtung in 1A und 1B, die Halbleitervorrichtung in 4A und 4B den Strom in dem Ruhezustand der PU 21 ohne Abnahme der Verarbeitungsfähigkeit der PU 21 durch die Stromverwaltung verringern, bei der eine Spannungsskalierung und ein Power-Gating kombiniert sind.
  • <Strukturbeispiel eines Prozessorkerns>
  • 5 stellt ein Strukturbeispiel eines Prozessorkerns dar. Ein Prozessorkern 130 in 5 beinhaltet eine Steuereinheit 131, einen Programmzähler 132, ein Pipeline-Register 133, ein Pipeline-Register 134, eine Registerdatei 135, eine arithmetische logische Einheit (arithmetic logic unit, ALU) 136 und einen Datenbus 137. Daten werden über den Datenbus 137 zwischen dem Prozessorkern 130 und einer Peripherieschaltung, wie z. B. einer PMU oder einem Cache, übertragen.
  • Die Steuereinheit 131 weist eine Funktion zum Decodieren und Ausführen von Befehlen auf, die in einem Programm, wie z. B. eingegebenen Applikationen, enthalten sind, indem sie die gesamten Verarbeitungen des Programmzählers 132, des Pipeline-Registers 133, des Pipeline-Registers 134, der Registerdatei 135, der ALU 136 und des Datenbuses 137 steuert. Die ALU 136 weist eine Funktion zum Ausführen von verschiedenen arithmetischen Verarbeitungen, wie z. B. vier Grundrechenarten und logischen Verarbeitungen, auf. Der Programmzähler 132 ist ein Register mit einer Funktion zum Speichern der Adresse eines als Nächstes auszuführenden Befehls.
  • Das Pipeline-Register 133 weist eine Funktion zum vorübergehenden bzw. temporären Speichern von Befehlsdaten auf. Die Registerdatei 135 umfasst eine Vielzahl von Registern, die ein Mehrzweckregister umfassen, und kann Daten, die aus einem Hauptspeicher gelesen werden, Daten, die als Ergebnis von arithmetischen Verarbeitungen bei der ALU 136 erhalten werden, oder dergleichen speichern. Das Pipeline-Register 134 weist eine Funktion zum vorübergehenden bzw. temporären Speichern von Daten, die für bei der ALU 136 ausgeführte arithmetische Verarbeitungen verwendet werden, Daten, die als Ergebnis von arithmetischen Verarbeitungen bei der ALU 136 erhalten werden, oder dergleichen auf.
  • Die Speicherschaltung 31 in 1B wird als Register verwendet, das in dem Prozessorkern 130 enthalten ist.
  • <Strukturbeispiel einer Speicherschaltung>
  • Ein konkretes Strukturbeispiel der Speicherschaltung 31 in 1B wird beschrieben. 6 ist ein Schaltplan, der ein Strukturbeispiel einer Speicherschaltung darstellt. Eine Speicherschaltung 100 in 6 dient als Flipflopschaltung.
  • Eine Standard-Flipflopschaltung (FF), wie z. B. eine Master-Slave-FF, kann als die Schaltung MemC1 verwendet werden. Ein derartiges Strukturbeispiel ist in 6 dargestellt. Eine FF 110 beinhaltet Transmission-Gates TG1, TG2, TG3, TG4 und TG5, Inverterschaltungen INV1 und INV2 sowie NAND-Schaltungen NAND1 und NAND2. Ein Signal RESET und ein Signal OSR sind Steuersignale, die aus der PMU 60 ausgegeben werden. Das Signal OSR und ein invertiertes Signal des Signals OSR werden an TG5 eingegeben. Das Taktsignal CLK und ein invertiertes Signal des Taktsignals CLK werden an TG1 bis TG4 eingegeben. Eine getaktete Inverterschaltung kann anstelle von TG1 und INV1 bereitgestellt werden. Eine getaktete NAND-Schaltung kann anstelle von TG2 und NAND2 bereitgestellt werden. Eine getaktete Inverterschaltung kann anstelle von TG3 und INV3 bereitgestellt werden. TG5 dient als Schalter, der die elektrische Verbindung zwischen einem Ausgangsknoten von NAND1 und einem Knoten NR1 steuert. Ein Knoten NB1 ist elektrisch mit einem Eingangsknoten einer Schaltung BKC10 verbunden, und der Knoten NR1 ist elektrisch mit einem Ausgangsknoten der Schaltung BKC10 verbunden.
  • Die Schaltung BKC10 in 6 dient als Sicherungsschaltung der FF 110. Die Schaltung BKC10 beinhaltet eine Schaltung RTC10 und eine Schaltung PCC10. Signale OSG, OSC und OSR, die in die Schaltung BKC10 eingegeben werden, sind Steuersignale, die aus der PMU 60 ausgegeben werden. Ein Stromversorgungspotential VSS ist ein niedriges Stromversorgungspotential und kann beispielsweise ein Erdpotential GND oder 0 V sein. Wie bei der Schaltung BKC1 werden das Stromversorgungspotential VSS und das Stromversorgungspotential VDD in die FF 110 eingegeben. Bei der Speicherschaltung 100 wird die Zufuhr von VDD durch die PMU 60 gesteuert.
  • Die Schaltung RTC10 beinhaltet den Transistor MW1, einen Transistor MA1, einen Transistor MR1, den Knoten FN1 und einen Knoten NK1. Die Schaltung RTC10 weist eine Datenhaltefunktion auf und umfasst hier eine 3T-Verstärkungszelle-Speicherschaltung. Der Transistor MW1 ist ein Schreibtransistor (OS-Transistor). Der Transistor MR1 ist ein Lesetransistor, und der Transistor MA1 dient als Verstärkungstransistor und Lesetransistor. Der Knoten FN1 hält Daten. Der Knoten NK1 ist ein Dateneingangsknoten. Der Knoten NR1 ist ein Datenausgangsknoten der Schaltung RTC10.
  • 6 stellt ein Strukturbeispiel dar, in dem die Schaltung BKC10 Daten eines Slave-Latches in der FF 110 im Sicherungsvorgang liest und die gehaltenen Daten in ein Master-Latch im Rücksicherungsvorgang zurücksichert. Die zu sichernden Daten können auch Daten des Master-Latches sein. Zudem können Daten in das Slave-Latch zurückgesichert werden. In diesem Fall kann TG5 in dem Slave-Latch bereitgestellt werden.
  • Der Transistor MR1 und der Transistor MA1, die in der Schaltung RTC10 enthalten sind, können entweder n-Kanal-Transistoren oder p-Kanal-Transistoren sein, und der Pegel des Potentials des Signals OSR und der Pegel eines Stromversorgungspotentials, das dem Transistor MA1 zugeführt wird, können in Abhängigkeit von den Leitfähigkeitstypen des Transistors MR1 und des Transistors MA1 geändert werden. Außerdem kann eine Logikschaltung der FF 110 angemessen eingerichtet werden. Beispielsweise können in dem Fall, in dem der Transistor MR1 und der Transistor MA1 p-Kanal-Transistoren sind, NAND1 und INV3 in dem Master-Latch miteinander vertauscht werden, und INV2 und NAND2 in dem Slave-Latch können miteinander vertauscht werden. Des Weiteren kann VDD anstelle von VSS in den Transistor MA1 eingegeben werden.
  • Daten werden durch eine Spannung in die Schaltung BKC10 geschrieben; daher kann der Schreibstrom der Schaltung BKC10 niedriger sein als derjenige eines MRAM, in den Daten durch einen Strom geschrieben werden. Außerdem ist im Unterschied zu einem Flash-Speicher die Häufigkeit der Vorgänge zum Datenwiederschreiben unbegrenzt, da Daten durch die Lastkapazität des Knotens FN1 gehalten werden.
  • Bei der Schaltung RTC10 entspricht die Energie, die zum Datenschreiben gebraucht wird, der Energie, die zum Laden und Entladen der Ladung in dem Kondensator CB1 gebraucht wird. Im Gegensatz dazu entspricht bei einer Speicherschaltung, die ein Speicherelement mit zwei Anschlüssen beinhaltet, wie z. B. einem MRAM, die Energie, die zum Datenschreiben gebraucht wird, der Energie, die verbraucht wird, wenn der Strom in das Speicherelement fließt. Daher kann im Vergleich zu einem MRAM oder dergleichen, in dem der Strom während einer Datenschreibperiode ununterbrochen fließt, die Schaltung BKC10 die Energie verringern, die bei der Datensicherung verbraucht wird. Folglich kann im Vergleich zu dem Fall, in dem ein MRAM bereitgestellt wird, die Break-even-Zeit (break even time, BET) verkürzt werden, indem die Schaltung BKC10 als Sicherungsschaltung bereitgestellt wird. Dementsprechend nehmen Gelegenheiten zu, ein Power-Gating auszuführen, bei dem die verbrauchte Energie verringert werden kann, so dass der Stromverbrauch der Halbleitervorrichtung verringert werden kann.
  • Die Schaltung PCC10 beinhaltet einen Transistor MC1 und einen Transistor MC2. Die Schaltung PCC10 weist eine Funktion auf, den Knoten FN1 vorzuladen. Die Schaltung PCC10 ist nicht notwendigerweise bereitgestellt. Wie nachfolgend beschrieben, kann die Datensicherungszeit der Schaltung BKC10 verkürzt werden, indem die Schaltung PCC10 bereitgestellt wird.
  • <Betriebsbeispiel einer Speicherschaltung>
  • 7 ist ein Ablaufdiagramm, das ein Betriebsbeispiel der Speicherschaltung 100 darstellt. 7 stellt Änderungen der Wellenformen von Steuersignalen SLP, RESET, CLK, OSG und OSR sowie Änderungen der Potentiale des Stromversorgungspotentials VDD, des Knotens FN1 und des Knotens NR1 dar.
  • [normaler Betrieb]
  • Das Stromversorgungspotential VDD und das Signal CLK werden der Speicherschaltung 100 zugeführt. Die FF 110 dient als Folgeschaltung. Da das Signal RESET einen hohen Pegel aufrechterhält, dienen NAND1 und NAND2 als Inverterschaltungen. Bei der Schaltung BKC1 ist der Transistor MC1 ausgeschaltet, und die Transistoren MC2 und MW1 sind eingeschaltet, so dass das Potential des Knotens FN1 auf einen hohen Pegel vorgeladen wird.
  • [Datensicherung]
  • Zuerst wird die Zufuhr des Taktsignals CLK unterbrochen. Daher wird ein Datenschreiben des Knotens NB1 unterbrochen. In dem Beispiel in 7 befindet sich der Potentialpegel des Knotens NB1 auf einem niedrigen Pegel („0”), wenn sich das Potential des Knotens NR1 auf einem hohen Pegel („1”) befindet, und der Potentialpegel des Knotens NB1 befindet sich auf dem hohen Pegel („1”), wenn sich das Potential des Knotens NR1 auf dem niedrigen Pegel („0”) befindet. Während sich das Signal OSC auf einem hohen Pegel befindet, werden Daten des Knotens NB1 in den Knoten FN1 gesichert. Insbesondere ist, da der Transistor MC1 und der Transistor MW1 eingeschaltet werden, der Knoten FN1 elektrisch mit dem Knoten NB1 verbunden. Wenn das Signal OSG auf einen niedrigen Pegel eingestellt wird, um den Transistor MW1 auszuschalten, wird der Knoten FN1 elektrisch offen, und die Schaltung BKC10 hält Daten. Das Potential des Knotens FN1 befindet sich auf einem hohen Pegel, wenn sich der Knoten NR1 auf dem niedrigen Pegel („0”) befindet, und das Potential des Knotens FN1 befindet sich auf einem niedrigen Pegel, wenn sich der Knoten NR1 auf dem hohen Pegel („1”) befindet.
  • Die Datensicherung wird beendet, indem das Signal OSG auf einen niedrigen Pegel eingestellt wird. Daher kann ein Spannungsskalierungsvorgang der PU 20 ausgeführt werden, gleich nachdem das Signal OSG auf einen niedrigen Pegel eingestellt worden ist. Zudem ist, da der Knoten FN1 im normalen Betrieb durch den Transistor MC2 auf den hohen Pegel vorgeladen wird, die Ladungsübertragung des Knotens FN1 bei einem Datensicherungsvorgang nicht erforderlich, bei dem der Knoten FN1 auf den hohen Pegel eingestellt wird. Daher kann die Schaltung BKC10 einen Sicherungsvorgang in kurzer Zeit abschließen.
  • Bei dem Datensicherungsvorgang kann das Signal CLK inaktiv sein. Obwohl sich das Potential des Signals CLK in dem Beispiel in 7 auf einem niedrigen Pegel befindet, kann sich das Potential des Signals CLK auf einem hohen Pegel befinden.
  • [Spannungsskalierung im Stromsparmodus]
  • Die PMU 60 führt einen Spannungsskalierungsvorgang zusammen mit der Senkung des Signals OSC aus. Daher wird die Speicherschaltung 100 in den Stromsparmodus versetzt.
  • [Power-Gating im Ausschaltmodus]
  • Nach einer bestimmten Zeit, die seit der Versetzung der Speicherschaltung 100 in den Stromsparmodus vergangen ist, führt die PMU 60 einen Power-Gating-Vorgang aus, und die Speicherschaltung 100 wird in den Ausschaltmodus versetzt.
  • [Einschaltmodus]
  • Die PMU 60 setzt die Speicherschaltung 100 in Reaktion auf eine Unterbrechungsanforderung in den Einschaltmodus zurück. In dem Beispiel in 7 wird dann, wenn das Potential einer Stromversorgungsleitung zum Zuführen von VDD stabilisiert wird, das Signal CLK auf einen hohen Pegel eingestellt.
  • [Datensicherung]
  • Während sich das Signal OSR auf einem hohen Pegel befindet, wird ein Datensicherungsvorgang ausgeführt. Wenn das Signal RESET auf einen hohen Pegel eingestellt wird, wird das Potential des Knotens NR1 auf den hohen Pegel („1”) vorgeladen. Wenn das Signal OSR auf einen hohen Pegel eingestellt wird, weist TG5 eine hohe Impedanz auf, und der Transistor MR1 wird eingeschaltet. Der Leitungszustand des Transistors MA1 wird durch das Potential des Knotens FN1 bestimmt. Wenn sich der Knoten FN1 auf einem hohen Pegel befindet, ist der Transistor MA1 eingeschaltet; daher wird das Potential des Knotens NR1 auf den niedrigen Pegel („0”) verringert. Wenn sich der Knoten FN1 auf einem niedrigen Pegel befindet, wird das Potential des Knotens NR1 auf dem hohen Pegel gehalten. Mit anderen Worten: Die FF 110 kehrt in den Zustand vor dem Übergang in den Ruhezustand zurück.
  • Wie oben beschrieben, ermöglicht der Anstieg des Signals RESET und des Signals OSR die Rücksicherung von Daten auf einem hohen Pegel in den Knoten NR1. Daher kann die Zeit des Rücksicherungsvorgangs der Speicherschaltung 100 verkürzt werden.
  • In dem Beispiel in 7 wird die Speicherschaltung 100 von dem Ausschaltmodus in den Einschaltmodus versetzt. In dem Fall, in dem die Speicherschaltung 100 von dem Stromsparmodus in den Einschaltmodus zurückkehrt, wird eine Periode Ton zur Stabilisierung des Potentials der Stromversorgungsleitung zum Zuführen von VDD verkürzt. In diesem Fall kann der Anstieg des Signals OSR schneller sein als derjenige in dem Fall, in dem die Speicherschaltung 100 von dem Ausschaltmodus zurückkehrt.
  • [normaler Betrieb]
  • Indem die Zufuhr des Signals CLK wieder aufgenommen wird, kehrt die Speicherschaltung 100 in einen Zustand zurück, in dem ein normaler Betrieb ausgeführt werden kann. Wenn das Signal OSG auf einen hohen Pegel eingestellt wird, wird der Knoten FN1 durch die Schaltung PCC10 auf einen hohen Pegel vorgeladen.
  • <Cache>
  • Ein Beispiel wird beschrieben, in dem der Cache 40 unter Verwendung eines SRAM gebildet wird.
  • <Strukturbeispiel einer Speicherzelle>
  • 8 ist ein Schaltplan, der ein Strukturbeispiel einer Cache-Speicherzelle darstellt. Eine Speicherzelle 120 in 8 beinhaltet eine Schaltung SMC20 und eine Schaltung BKC20. Die Schaltung SMC20 kann eine Schaltungskonfiguration aufweisen, die derjenigen einer Standard-SRAM-Speicherzelle ähnlich ist. Die Schaltung SMC20 in 8 beinhaltet eine Inverterschaltung INV21, eine Inverterschaltung INV22, einen Transistor M21 und einen Transistor M22.
  • Die Schaltung BKC20 dient als Sicherungsschaltung der Schaltung SMC20. Die Schaltung BKC20 beinhaltet einen Transistor MW11, einen Transistor MW12, einen Kondensator CB11 und einen Kondensator CB12. Die Transistoren MW11 und MW12 sind OS-Transistoren. Die Schaltung SMC20 beinhaltet zwei 1T1C-Halteschaltungen, und ein Knoten SN1 und ein Knoten SN2 halten jeweils Daten. Eine Halteschaltung, die unter Verwendung des Transistors MW11 und des Kondensators CB11 gebildet wird, ist in der Lage, Daten eines Knotens NET1 zu sichern. Eine Halteschaltung, die unter Verwendung des Transistors MW12 und des Kondensators CB12 gebildet wird, ist in der Lage, Daten eines Knotens NET2 zu sichern.
  • Stromversorgungspotentiale VDDMC und VSS werden der Speicherzelle 120 zugeführt. Die Speicherzelle 120 ist elektrisch mit Leitungen WL, BL, BLB und BRL verbunden. Ein Signal SLC wird an die Leitung WL eingegeben. Ein Datensignal D und ein Datensignal DB werden beim Datenschreiben an die Leitung BL und die Leitung BLB eingegeben. Daten werden gelesen, indem die Potentiale der Leitung BL und der Leitung BLB erfasst werden. Ein Signal OSS wird an die Leitung BRL eingegeben. Das Signal OSS wird aus der PMU 60 eingegeben.
  • <Betriebsbeispiel einer Speicherzelle>
  • Ein Betriebsbeispiel der Speicherzelle 120 wird beschrieben. 9 ist ein Beispiel für ein Ablaufdiagramm der Speicherzelle 120.
  • [normaler Betrieb]
  • Eine Anforderung eines Zugriffs auf eine Schaltung MemC20 wird eingegeben, und Daten werden geschrieben und gelesen. Bei der Schaltung BKC20 befindet sich das Signal OSS auf einem niedrigen Pegel; daher sind der Knoten SN1 und der Knoten SN2 elektrisch offen, und Daten werden gehalten. In dem Beispiel in 9 befindet sich das Potential des Knotens SN1 auf einem niedrigen Pegel („0”), und das Potential des Knotens SN2 befindet sich auf einem hohen Pegel („1”).
  • [Datensicherung]
  • Wenn sich das Signal OSS auf einem hohen Pegel befindet, werden die Transistoren MW11 und MW12 eingeschaltet, und die Knoten SN1 und SN2 weisen die gleichen Potentialpegel auf wie die Knoten NET1 und NET2. In dem Beispiel in 9 werden die Potentiale der Knoten SN1 und SN2 auf einen hohen Pegel bzw. einen niedrigen Pegel eingestellt. Das Signal OSS befindet sich auf einem niedrigen Pegel, und die Schaltung BKC20 hält Daten, so dass ein Datensicherungsvorgang beendet wird.
  • [Spannungsskalierung im Stromsparmodus]
  • Die PMU 60 führt einen Spannungsskalierungsvorgang zusammen mit der Senkung des Signals OSS aus. Daher wird der Cache 40 in den Stromsparmodus versetzt.
  • [Power-Gating im Ausschaltmodus]
  • Nach einer bestimmten Zeit, die seit der Versetzung des Cache 40 in den Stromsparmodus vergangen ist, führt die PMU 60 einen Power-Gating-Vorgang aus, und der Cache 40 wird in den Ausschaltmodus versetzt.
  • [Datenrücksicherung im Einschaltmodus]
  • Die PMU 60 setzt den Cache 40 in Reaktion auf eine Unterbrechungsanforderung in einen normalen Zustand zurück. Das Signal OSS wird auf einen hohen Pegel eingestellt, um Daten, die in der Schaltung BKC20 gehalten werden, in die Schaltung SMC20 zurückzusichern. Während sich das Signal OSS auf dem hohen Pegel befindet, führt die PMU 60 einen Spannungsskalierungsvorgang und einen Power-Gating-Vorgang aus und setzt die Speicherschaltung 100 in den Einschaltmodus zurück. In dem Beispiel in 7 wird dann, wenn das Potential der Stromversorgungsleitung zum Zuführen von VDD stabilisiert wird, das Signal CLK auf einen hohen Pegel eingestellt. Wenn das Potential einer Stromversorgungsleitung zum Zuführen von VDDMC stabilisiert wird, wird das Signal OSS auf einen niedrigen Pegel eingestellt, um einen Datenrücksicherungsvorgang zu beenden. Die Knoten SN1 und SN2 kehren in Zustände gleich vor den Ruhezuständen zurück.
  • [normaler Betrieb]
  • Wenn die Zufuhr von VDDMC wieder aufgenommen wird, kehrt die Schaltung SMC20 in einen normalen Zustand zurück, in dem ein normaler Betrieb ausgeführt werden kann.
  • Wie oben beschrieben, kann unter Verwendung eines OS-Transistors eine Sicherungsschaltung bereitgestellt werden, die in der Lage ist, Daten lange Zeit zu halten, auch wenn die Stromzufuhr unterbrochen wird. Diese Sicherungsschaltung ermöglicht ein Power-Gating eines Prozessorkerns und eines Cache. Zudem können dann, wenn in einem Ruhezustand eine Stromverwaltung ausgeführt wird, bei der eine Spannungsskalierung mit einem Power-Gating kombiniert ist, die Energie und die Zeit-Overheads infolge der Zurücksetzung von dem Ruhezustand in einen normalen Zustand verringert werden. Daher kann der Strom effizient ohne Verringerung der Verarbeitungsfähigkeit einer Verarbeitungseinheit verringert werden.
  • (Ausführungsform 2)
  • Bei dieser Ausführungsform werden OS-Transistoren beschrieben.
  • <Strukturbeispiel 1 eines OS-Transistors>
  • 10A bis 10D stellen ein Strukturbeispiel eines OS-Transistors dar. 10A ist eine Draufsicht, die ein Strukturbeispiel eines OS-Transistors darstellt. 10B ist eine Querschnittsansicht entlang der Linie y1-y2 in 10A. 10C ist eine Querschnittsansicht entlang der Linie x1-x2 in 10A. 10D ist eine Querschnittsansicht entlang der Linie x3-x4 in 10A. In einigen Fällen wird die Richtung der Linie y1-y2 als Kanallängsrichtung bezeichnet, und die Richtung der Linie x1-x2 wird als Kanalbreitenrichtung bezeichnet. Folglich stellt 10B eine Querschnittsstruktur des OS-Transistors in der Kanallängsrichtung dar, und 10C und 10D stellen jeweils eine Querschnittsstruktur des OS-Transistors in der Kanalbreitenrichtung dar. Es sei angemerkt, dass der Klarheit der Bauteilstruktur halber 10A einige Komponenten nicht darstellt. Das Gleiche gilt auch für 11A, 12A, 13A, 14A und 15A.
  • Ein OS-Transistor 501 in 10A bis 10D beinhaltet ein Rückgate. Der OS-Transistor 501 ist über einer isolierenden Oberfläche ausgebildet, hier über einer Isolierschicht 511. Die Isolierschicht 511 ist über einer Oberfläche eines Substrats 510 ausgebildet. Der OS-Transistor 501 ist mit einer Isolierschicht 514 und einer Isolierschicht 515 bedeckt. Es sei angemerkt, dass die Isolierschichten 514 und 515 als Komponenten des OS-Transistors 501 angesehen werden können. Der OS-Transistor 501 beinhaltet eine Isolierschicht 512, eine Isolierschicht 513, Oxidhalbleiter-(OS-)Schichten 521 bis 523, eine leitende Schicht 530, eine leitende Schicht 531, eine leitende Schicht 541 und eine leitende Schicht 542. Hier werden die OS-Schichten 521 bis 523 gemeinsam als eine OS-Schicht 520 bezeichnet.
  • Die Isolierschicht 513 weist einen Bereich auf, der als Gate-Isolierschicht dient. Die leitende Schicht 530 dient als Gate-Elektrode. Die leitende Schicht 531 dient als Rückgate-Elektrode. Ein konstantes Potential, das gleiche Potential oder Signal, das der leitenden Schicht 530 zugeführt wird, oder ein Potential oder Signal, das sich von demjenigen unterscheidet, das der leitenden Schicht 530 zugeführt wird, kann der leitenden Schicht 531 zugeführt werden. Die leitende Schicht 541 und die leitende Schicht 542 dienen als Source-Elektrode und Drain-Elektrode.
  • Wie in 10B bis 10C dargestellt, weist die OS-Schicht 520 einen Bereich auf, in dem die OS-Schicht 521, die OS-Schicht 522 und die OS-Schicht 523 in dieser Reihenfolge übereinander angeordnet sind. Die Isolierschicht 513 bedeckt diesen mehrschichtigen Bereich. Die leitende Schicht 531 überlappt sich mit dem mehrschichtigen Bereich, wobei die Isolierschicht 513 dazwischen angeordnet ist. Die leitende Schicht 541 und die leitende Schicht 542 sind über dem mehrschichtigen Film aus der OS-Schicht 521 und der OS-Schicht 522 bereitgestellt und sind in Kontakt mit einer oberen Oberfläche dieses mehrschichtigen Films und einer Seitenfläche, die in der Kanallängsrichtung des mehrschichtigen Films angeordnet ist. In dem Beispiel in 10A bis 10D sind die leitenden Schichten 541 und 542 auch in Kontakt mit der Isolierschicht 512. Die OS-Schicht 523 ist ausgebildet, um die OS-Schichten 521 und 522 sowie die leitenden Schichten 541 und 542 zu bedecken. Eine Bodenfläche der OS-Schicht 523 ist in Kontakt mit einer oberen Oberfläche der OS-Schicht 522.
  • Die leitende Schicht 530 ist ausgebildet, um in der Kanalbreitenrichtung den Bereich zu umgeben, in dem die OS-Schichten 521 bis 523 in der OS-Schicht 520 übereinander angeordnet sind, wobei die Isolierschicht 513 dazwischen angeordnet ist (siehe 10C). Daher werden an diesen mehrschichtigen Bereich ein elektrisches Feld eines Gates in vertikaler Richtung und ein elektrisches Feld eines Gates in horizontaler Richtung angelegt. Bei dem OS-Transistor 501 bezeichnet das elektrische Feld des Gates ein elektrisches Feld, das durch eine Spannung erzeugt wird, die an die leitende Schicht 531 (Gate-Elektrodenschicht) angelegt wird. Dementsprechend kann der gesamte mehrschichtige Bereich aus den OS-Schichten 521 bis 523 elektrisch von den elektrischen Feldern der Gates umgeben werden, so dass in einigen Fällen ein Kanal in der gesamten OS-Schicht 522 (Bulk) gebildet wird. Daher können ausgezeichnete Sperrstrom-Eigenschaften des OS-Transistors 501 erzielt werden.
  • In dieser Beschreibung wird die Struktur eines Transistors, bei der ein Halbleiter wie bei dem vorstehenden Transistor elektrisch von einem elektrischen Feld eines Gates umgeben wird, als umgebene Kanal-(s-Kanal-)Struktur (surrounded channel structure, s-channel structure) bezeichnet. Der OS-Transistor 501 weist die s-Kanal-Struktur auf. Mit dieser s-Kanal-Struktur kann eine große Menge an Strom zwischen der Source und dem Drain des Transistors fließen, so dass ein hoher Drain-Strom in einem Durchlasszustand (Durchlassstrom) erzielt werden kann.
  • Indem die s-Kanal-Struktur bei dem OS-Transistor 501 verwendet wird, wird der Kanalbildungsbereich leicht durch ein elektrisches Feld eines Gates, das an die Seitenfläche der OS-Schicht 522 angelegt wird, gesteuert. Bei der Struktur, bei der die leitende Schicht 530 bis unter die OS-Schicht 522 reicht und der Seitenfläche der OS-Schicht 521 zugewandt ist, kann eine höhere Steuerbarkeit erzielt werden, was vorzuziehen ist. Als Ergebnis kann der Subthreshold-Swing (S-Wert bzw. S value) des OS-Transistors 501 verringert werden, so dass ein Kurzkanaleffekt verringert werden kann. Daher ist die s-Kanal-Struktur für die Miniaturisierung geeignet.
  • Wenn, wie bei dem OS-Transistor 501 in 10A bis 10D, ein OS-Transistor eine dreidimensionale Struktur aufweist, kann die Kanallänge kleiner als 100 nm sein. Durch Miniaturisierung des OS-Transistors kann die Schaltungsfläche verkleinert werden. Die Kanallänge des OS-Transistors ist bevorzugt kleiner als 65 nm, stärker bevorzugt kleiner als oder gleich 30 nm oder kleiner als oder gleich 20 nm.
  • Ein Leiter, der als Gate eines Transistors dient, ein Leiter, der als Source eines Transistors dient, und ein Leiter, der als Drain eines Transistors dient, werden als Gate-Elektrode, Source-Elektrode bzw. Drain-Elektrode bezeichnet. Ein Bereich, der als Source eines Transistors dient, und ein Bereich, der als Drain eines Transistors dient, werden als Source-Bereich bzw. Drain-Bereich bezeichnet. In dieser Beschreibung könnte eine Gate-Elektrode als Gate bezeichnet werden, eine Drain-Elektrode oder ein Drain-Bereich könnte als Drain bezeichnet werden, und eine Source-Elektrode oder ein Source-Bereich könnte als Source bezeichnet werden.
  • Die Kanallänge bezeichnet beispielsweise einen Abstand zwischen einer Source und einem Drain in einem Bereich, in dem ein Halbleiter (oder ein Teil eines Halbleiters, in dem ein Strom fließt, wenn ein Transistor eingeschaltet ist) und ein Gate einander überlappen, oder in einem Bereich, in dem ein Kanal in einer Draufsicht auf den Transistor gebildet wird. Bei einem Transistor sind Kanallängen nicht notwendigerweise in sämtlichen Bereichen gleich. Mit anderen Worten: Die Kanallänge eines Transistors ist in einigen Fällen nicht auf einen einzigen Wert beschränkt. Deshalb bezieht sich die Kanallänge in dieser Beschreibung auf einen von Werten, nämlich den Maximalwert, den Minimalwert oder den Durchschnittswert in einem Bereich, in dem ein Kanal gebildet wird.
  • Die Kanalbreite bezeichnet beispielsweise die Länge eines Teils, in dem eine Source und ein Drain in einem Bereich, in dem ein Halbleiter (oder ein Teil eines Halbleiters, in dem ein Strom fließt, wenn ein Transistor eingeschaltet ist) und ein Gate einander überlappen, oder in einem Bereich zugewandt sind, in dem ein Kanal gebildet wird. Bei einem Transistor sind Kanalbreiten nicht notwendigerweise in sämtlichen Bereichen gleich. Mit anderen Worten: Die Kanalbreite eines Transistors ist in einigen Fällen nicht auf einen einzigen Wert beschränkt. Deshalb bezieht sich die Kanalbreite in dieser Beschreibung auf einen von Werten, nämlich den Maximalwert, den Minimalwert oder den Durchschnittswert in einem Bereich, in dem ein Kanal gebildet wird.
  • Es sei angemerkt, dass sich in einigen Fällen abhängig von Transistorstrukturen eine Kanalbreite in einem Bereich, in dem ein Kanal tatsächlich gebildet wird (nachstehend als wirksame Kanalbreite bezeichnet), von einer Kanalbreite, die in einer Draufsicht auf einen Transistor gezeigt ist (nachstehend als scheinbare Kanalbreite bezeichnet), unterscheidet. Bei einem Transistor mit einer dreidimensionalen Struktur ist zum Beispiel eine wirksame Kanalbreite größer als eine scheinbare Kanalbreite, die in einer Draufsicht auf den Transistor gezeigt ist, und in einigen Fällen kann man ihren Einfluss nicht ignorieren. Bei einem miniaturisierten Transistor mit einer dreidimensionalen Struktur ist zum Beispiel der Anteil eines Kanalbereichs, der in einer Seitenfläche eines Halbleiters gebildet wird, in einigen Fällen höher als der Anteil eines Kanalbereichs, der in einer nach oben weisenden Oberfläche eines Halbleiters gebildet wird. In diesem Fall ist eine wirksame Kanalbreite, die erhalten wird, wenn ein Kanal tatsächlich gebildet wird, größer als eine scheinbare Kanalbreite, die in der Draufsicht gezeigt ist.
  • In dieser Beschreibung kann der Begriff „Kanalbreite” eine scheinbare Kanalbreite oder eine wirksame Kanalbreite bezeichnen. Es sei angemerkt, dass die Werte einer Kanallänge, einer Kanalbreite, einer wirksamen Kanalbreite, einer scheinbaren Kanalbreite, einer Breite eines umschlossenen Kanals und dergleichen bestimmt werden können, indem ein Querschnitts-TEM-Bild (cross-sectional TEM image) und dergleichen aufgenommen und analysiert werden.
  • <Strukturbeispiel 2 eines OS-Transistors>
  • Ein OS-Transistor 502 in 11A bis 11D ist ein Modifikationsbeispiel des OS-Transistors 501. 11A ist eine Draufsicht auf den OS-Transistor 502. 11B ist eine Querschnittsansicht entlang der Linie y1-y2 in 11A. 11C ist eine Querschnittsansicht entlang der Linie x1-x2 in 11A. 11D ist eine Querschnittsansicht entlang der Linie x3-x4 in 11A.
  • Wie der OS-Transistor 501 weist der OS-Transistor 502 in 11A bis 11D auch die s-Kanal-Struktur auf. Der OS-Transistor 502 beinhaltet die leitende Schicht 531 nicht und unterscheidet sich von dem OS-Transistor 501 in den Formen der leitenden Schicht 541 und der leitenden Schicht 542. Die leitende Schicht 541 und die leitende Schicht 542 in dem OS-Transistor 502 werden unter Verwendung einer Hartmaske ausgebildet, die zum Ausbilden des mehrschichtigen Films aus der OS-Schicht 521 und der OS-Schicht 522 verwendet wird. Daher sind die leitende Schicht 541 und die leitende Schicht 542 nicht in Kontakt mit den Seitenflächen der OS-Schicht 521 und der OS-Schicht 522 (11D).
  • Durch die folgenden Schritte können die OS-Schichten 521 und 522 sowie die leitenden Schichten 541 und 542 ausgebildet werden. Es wird ein zweischichtiger Oxidhalbleiterfilm ausgebildet, der die OS-Schichten 521 und 522 umfasst. Ein einschichtiger oder mehrschichtiger leitender Film wird über dem Oxidhalbleiterfilm ausgebildet. Dieser leitende Film wird geätzt, so dass eine Hartmaske ausgebildet wird. Unter Verwendung dieser Hartmaske wird der zweischichtige Oxidhalbleiterfilm geätzt, um die OS-Schichten 521 und 522 auszubilden. Dann wird die Hartmaske geätzt, um die leitenden Schichten 541 und 542 auszubilden.
  • <Strukturbeispiele 3 und 4 eines OS-Transistors>
  • Ein OS-Transistor 503 in 12A bis 12D ist ein Modifikationsbeispiel des OS-Transistors 501, und ein OS-Transistor 504 in 13A bis 13D ist ein Modifikationsbeispiel des OS-Transistors 502. Bei den OS-Transistoren 503 und 504 werden die OS-Schicht 523 und die Isolierschicht 513 unter Verwendung der leitenden Schicht 530 als Maske geätzt. Daher sind eine Kante der OS-Schicht 523 und eine Kante der Isolierschicht 513 im Wesentlichen zu einer Kante der leitenden Schicht 530 ausgerichtet.
  • <Strukturbeispiele 5 und 6 eines OS-Transistors>
  • Ein OS-Transistor 505 in 14A bis 14D ist ein Modifikationsbeispiel des OS-Transistors 501, und ein OS-Transistor 506 in 15A bis 15D ist ein Modifikationsbeispiel des OS-Transistors 502. Die OS-Transistoren 505 und 506 beinhalten eine Schicht 551 zwischen der OS-Schicht 523 und der leitenden Schicht 541 sowie eine Schicht 552 zwischen der OS-Schicht 523 und der leitenden Schicht 542.
  • Die Schichten 551 und 552 können beispielsweise unter Verwendung eines durchsichtigen Leiters, eines Oxidhalbleiters, eines Nitridhalbleiters oder eines Oxynitridhalbleiters ausgebildet werden. Die Schichten 551 und 552 können unter Verwendung einer n-Typ-Oxidhalbleiterschicht ausgebildet werden oder können unter Verwendung einer leitenden Schicht ausgebildet werden, die einen höheren Widerstand aufweist als die leitenden Schichten 541 und 542. Die Schichten 551 und 552 können beispielsweise unter Verwendung einer Schicht, die Indium, Zinn und Sauerstoff enthält, einer Schicht, die Indium und Zink enthält, einer Schicht, die Indium, Wolfram und Zink enthält, einer Schicht, die Zinn und Zink enthält, einer Schicht, die Zink und Gallium enthält, einer Schicht, die Zink und Aluminium enthält, einer Schicht, die Zink und Fluor enthält, einer Schicht, die Zink und Bor enthält, einer Schicht, die Zinn und Antimon enthält, einer Schicht, die Zinn und Fluor enthält, einer Schicht, die Titan und Niob enthält, oder dergleichen ausgebildet werden. Alternativ können diese Schichten ein oder mehrere Elemente von Wasserstoff, Kohlenstoff, Stickstoff, Silizium, Germanium und Argon enthalten.
  • Die Schichten 551 und 552 können für sichtbares Licht durchlässig sein. Alternativ können die Schichten 551 und 552 für sichtbares Licht, Ultraviolettlicht, Infrarotlicht oder Röntgenstrahlen undurchlässig sein, indem sie es/sie reflektieren oder absorbieren. In einigen Fällen kann eine derartige Eigenschaft eine Veränderung der elektrischen Eigenschaften des Transistors aufgrund von Streulicht unterdrücken.
  • Die Schichten 551 und 552 können vorzugsweise unter Verwendung einer Schicht ausgebildet werden, die zusammen mit der OS-Schicht 523 keine Schottky-Barriere bildet. Demzufolge können Durchlasseigenschaften der OS-Transistoren 505 und 506 verbessert werden.
  • Es sei angemerkt, dass die Schichten 551 und 552 vorzugsweise einen höheren Widerstand aufweisen als die leitenden Schichten 541 und 542. Der Widerstand der Schichten 551 und 552 ist vorzugsweise niedriger als der Widerstand des Kanals des Transistors. Beispielsweise können die Schichten 551 und 552 einen spezifischen Widerstand von höher als oder gleich 0,1 Ωcm und niedriger als oder gleich 100 Ωcm, höher als oder gleich 0,5 Ωcm und niedriger als oder gleich 50 Ωcm, oder höher als oder gleich 1 Ωcm und niedriger als oder gleich 10 Ωcm aufweisen. Die Schichten 551 und 552, die einen spezifischen Widerstand im vorstehenden Bereich aufweisen, können die Konzentration des elektrischen Feldes in einem Grenzabschnitt zwischen dem Kanal und dem Drain verringern. Folglich kann eine Veränderung der elektrischen Eigenschaften des Transistors unterdrückt werden. Außerdem kann ein Punch-Through-Strom verringert werden, der durch ein elektrisches Feld von dem Drain erzeugt wird. Daher kann ein Transistor mit einer kleinen Kanallänge vorteilhafte Sättigungseigenschaften aufweisen. Es sei angemerkt, dass bei einer Schaltungskonfiguration, bei der die Source und der Drain nicht austauschbar sind, vorzugsweise lediglich eine der Schichten 551 und 552 (z. B. die Schicht auf der Drain-Seite) unter Umständen bereitgestellt ist.
  • Die Komponenten der OS-Transistoren 501 und 502 werden nachstehend beschrieben.
  • <Oxidhalbleiterschicht>
  • Als Halbleitermaterial der OS-Schichten 521 bis 523 wird typischerweise ein In-Ga-Oxid, ein In-Zn-Oxid oder ein In-M-Zn-Oxid (M ist Ga, Y, Zr, La, Ce oder Nd) verwendet. Außerdem sind die OS-Schichten 521 bis 523 nicht auf die Oxidschichten beschränkt, die Indium enthalten. Die OS-Schichten 521 bis 523 können beispielsweise unter Verwendung einer Zn-Sn-Oxidschicht, einer Ga-Sn-Oxidschicht oder einer Zn-Sn-Oxidschicht ausgebildet werden. Die OS-Schicht 522 wird vorzugsweise unter Verwendung eines In-M-Zn-Oxides ausgebildet. Die OS-Schichten 521 und 523 können unter Verwendung eines Ga-Oxides ausgebildet werden.
  • Der Fall wird beschrieben, in dem die OS-Schichten 521 bis 523 unter Verwendung eines In-M-Zn-Oxides ausgebildet werden, das durch Sputtern abgeschieden wird. Das Atomverhältnis von Metallelementen eines Targets zur Abscheidung eines In-M-Zn-Oxides, das zum Ausbilden der OS-Schicht 522 verwendet wird, ist wie folgt: In:M:Zn = x1:y1:z1. Das Atomverhältnis von Metallelementen eines Targets, das zum Ausbilden der OS-Schichten 521 und 523 verwendet wird, ist wie folgt: In:M:Zn = x2:y2:z2.
  • Zum Ausbilden der OS-Schicht 522 wird vorzugsweise ein polykristallines Target aus einem In-M-Zn-Oxid verwendet, in dem x1/y1 größer als oder gleich 1/3 und kleiner als oder gleich 6, oder größer als oder gleich 1 und kleiner als oder gleich 6 ist, und z1/y1 größer als oder gleich 1/3 und kleiner als oder gleich 6, oder größer als oder gleich 1 und kleiner als oder gleich 6 ist. Wenn z1/y1 größer als oder gleich 1 und kleiner als oder gleich 6 ist, wird ein CAAC-OS-Film leicht ausgebildet. Typische Beispiele für das Atomverhältnis der Metallelemente des Targets sind In:M:Zn = 1:1:1, In:M:Zn = 1:1:1,2, In:M:Zn = 2:1:1,5, In:M:Zn = 2:1:2,3, In:M:Zn = 2:1:3, In:M:Zn = 3:1:2 und In:M:Zn = 4:2:4,1. Es sei angemerkt, dass der CAAC-OS ein Oxidhalbleiter ist, der einen Kristallteil mit Ausrichtung bezüglich der c-Achse enthält, und später beschrieben wird. Des Weiteren wird es bevorzugt, dass der CAAC-OS-Film insbesondere keine Spinellkristallstruktur aufweist. Unter Verwendung des CAAC-OS-Films können die Zuverlässigkeit und die elektrischen Eigenschaften des Transistors verbessert werden.
  • In dem Target, das zum Ausbilden der OS-Schichten 521 und 523 verwendet wird, ist x2/y2 bevorzugt kleiner als x1/y1, und z2/y2 ist bevorzugt größer als oder gleich 1/3 und kleiner als oder gleich 6, stärker bevorzugt größer als oder gleich 1 und kleiner als oder gleich 6. Wenn z2/y2 größer als oder gleich 1 und kleiner als oder gleich 6 ist, wird ein CAAC-OS-Film leicht ausgebildet. Typische Beispiele für das Atomverhältnis der Metallelemente des Targets sind In:M:Zn = 1:3:2, In:M:Zn = 1:3:4, In:M:Zn = 1:3:6, In:M:Zn = 1:3:8, In:M:Zn = 1:4:4, In:M:Zn = 1:4:5, In:M:Zn = 1:4:6, In:M:Zn = 1:4:7, In:M:Zn = 1:4:8, In:M:Zn = 1:5:5, In:M:Zn = 1:5:6, In:M:Zn = 1:5:7, In:M:Zn = 1:5:8 und In:M:Zn = 1:6:8.
  • Es sei angemerkt, dass in einem In-M-Zn-Oxidfilm die Anteile an Atomen im Atomverhältnis in einer Fehlerspanne von ±40% schwanken. Beispielsweise ist das Atomverhältnis von Metallelementen, die in einem Oxidhalbleiterfilm enthalten sind, der unter Verwendung eines Oxidtargets von In:M:Zn = 4:2:4,1 abgeschieden wird, ungefähr In:M:Zn = 4:2:3.
  • <Energiebandstruktur>
  • Als Nächstes werden die Funktion und der Effekt der OS-Schicht 520, in der die OS-Schichten 521, 522 und 523 übereinander angeordnet sind, anhand eines Energiebanddiagramms in 16B beschrieben. 16A ist eine vergrößerte Ansicht eines Kanalbereichs des OS-Transistors 502 in 11B. 16B zeigt ein Energiebanddiagramm eines Teils entlang der Punktlinie z1-z2 (des Kanalbildungsbereichs des OS-Transistors 502) in 16A. Der OS-Transistor 502 wird nachstehend beispielhaft beschrieben, jedoch gilt das Gleiche auch für die OS-Transistoren 501, 503, 504, 505 und 506.
  • In 16B stellen Ec512, Ec521, Ec522, Ec523 und Ec513 die Energie am Minimum des Leitungsbandes der Isolierschicht 512, der OS-Schicht 521, der OS-Schicht 522, der OS-Schicht 523 bzw. der Isolierschicht 513 dar.
  • Hier entspricht eine Energiedifferenz zwischen dem Vakuumniveau und dem Minimum des Leitungsbandes (die Differenz wird auch als „Elektronenaffinität” bezeichnet) einem Wert, der durch Abziehen einer Energielücke von einer Energiedifferenz zwischen dem Vakuumniveau und dem Maximum des Valenzbandes (die Differenz wird auch als Ionisierungspotential bezeichnet) ermittelt wird. Die Energielücke kann mittels eines spektroskopischen Ellipsometers (UT-300, von HORIBA JOBIN YVON SAS. hergestellt) gemessen werden. Die Energiedifferenz zwischen dem Vakuumniveau und dem Maximum des Valenzbands kann mittels eines Ultraviolettphotoelektronenspektroskopie-(UPS-)Geräts (VersaProbe, von ULVAC-PHI, Inc. hergestellt) gemessen werden.
  • Es sei angemerkt, dass ein In-Ga-Zn-Oxid, das unter Verwendung eines Sputtertargets mit einem Atomverhältnis von In:Ga:Zn = 1:3:2 ausgebildet wird, eine Energielücke von etwa 3,5 eV und eine Elektronenaffinität von etwa 4,5 eV aufweist. Ein In-Ga-Zn-Oxid, das unter Verwendung eines Sputtertargets mit einem Atomverhältnis von In:Ga:Zn = 1:3:4 ausgebildet wird, weist eine Energielücke von etwa 3,4 eV und eine Elektronenaffinität von etwa 4,5 eV auf. Ein In-Ga-Zn-Oxid, das unter Verwendung eines Sputtertargets mit einem Atomverhältnis von In:Ga:Zn = 1:3:6 ausgebildet wird, weist eine Energielücke von etwa 3,3 eV und eine Elektronenaffinität von etwa 4,5 eV auf. Ein In-Ga-Zn-Oxid, das unter Verwendung eines Sputtertargets mit einem Atomverhältnis von In:Ga:Zn = 1:6:2 ausgebildet wird, weist eine Energielücke von etwa 3,9 eV und eine Elektronenaffinität von etwa 4,3 eV auf. Ein In-Ga-Zn-Oxid, das unter Verwendung eines Sputtertargets mit einem Atomverhältnis von In:Ga:Zn = 1:6:8 ausgebildet wird, weist eine Energielücke von etwa 3,5 eV und eine Elektronenaffinität von etwa 4,4 eV auf. Ein In-Ga-Zn-Oxid, das unter Verwendung eines Sputtertargets mit einem Atomverhältnis von In:Ga:Zn = 1:6:10 ausgebildet wird, weist eine Energielücke von etwa 3,5 eV und eine Elektronenaffinität von etwa 4,5 eV auf. Ein In-Ga-Zn-Oxid, das unter Verwendung eines Sputtertargets mit einem Atomverhältnis von In:Ga:Zn = 1:1:1 ausgebildet wird, weist eine Energielücke von etwa 3,2 eV und eine Elektronenaffinität von etwa 4,7 eV auf. Ein In-Ga-Zn-Oxid, das unter Verwendung eines Sputtertargets mit einem Atomverhältnis von In:Ga:Zn = 3:1:2 ausgebildet wird, weist eine Energielücke von etwa 2,8 eV und eine Elektronenaffinität von etwa 5,0 eV auf.
  • Da es sich bei der Isolierschicht 512 und der Isolierschicht 513 um Isolatoren handelt, liegen Ec512 und Ec513 am Vakuumniveau näher als Ec521, Ec522 und Ec523 (d. h. die Isolierschicht 512 und die Isolierschicht 513 weisen jeweils eine niedrigere Elektronenaffinität auf als die OS-Schichten 521, 522 und 523).
  • Ec521 liegt näher am Vakuumniveau als Ec522. Insbesondere liegt Ec521 vorzugsweise um 0,05 eV oder mehr, um 0,07 eV oder mehr, um 0,1 eV oder mehr, oder um 0,15 eV oder mehr und um 2 eV oder weniger, um 1 eV oder weniger, um 0,5 eV oder weniger, oder um 0,4 eV oder weniger näher am Vakuumniveau als Ec522.
  • Ec523 liegt näher am Vakuumniveau als Ec522. Insbesondere liegt Ec523 vorzugsweise um 0,05 eV oder mehr, um 0,07 eV oder mehr, um 0,1 eV oder mehr, oder um 0,15 eV oder mehr und um 2 eV oder weniger, um 1 eV oder weniger, um 0,5 eV oder weniger, oder um 0,4 eV oder weniger näher am Vakuumniveau als Ec522.
  • In der Nähe der Grenzfläche zwischen der OS-Schicht 521 und der OS-Schicht 522 sowie in der Nähe der Grenzfläche zwischen der OS-Schicht 522 und der OS-Schicht 523 werden Mischbereiche gebildet; demzufolge ändert sich die Energie am Minimum des Leitungsbandes kontinuierlich. Mit anderen Worten: Kein Zustand oder nur wenige Zustände existieren an diesen Grenzflächen.
  • Dementsprechend bewegen sich Elektronen hauptsächlich durch die OS-Schicht 522 bei der mehrschichtigen Struktur mit der vorstehenden Energiebandstruktur. Demzufolge beeinflusst ein Grenzflächenzustand selbst dann die Bewegung von Elektroden kaum, wenn der Grenzflächenzustand an der Grenzfläche zwischen der OS-Schicht 521 und der Isolierschicht 512 oder an der Grenzfläche zwischen der OS-Schicht 523 und der Isolierschicht 513 existiert. Außerdem wird, da kein Grenzflächenzustand oder nur wenige Grenzflächenzustände an der Grenzfläche zwischen der OS-Schicht 521 und der OS-Schicht 522 sowie an der Grenzfläche zwischen der OS-Schicht 523 und der OS-Schicht 522 existieren, die Bewegung von Elektronen in dem Bereich nicht unterbunden. Deshalb kann der OS-Transistor 502 mit den mehrschichtigen Oxidhalbleitern eine hohe Feldeffektbeweglichkeit aufweisen.
  • Obwohl Einfangzustände Et502 auf Grund von Verunreinigungen oder Defekten, wie in 16B dargestellt, in der Nähe der Grenzfläche zwischen der OS-Schicht 521 und der Isolierschicht 512 sowie in der Nähe der Grenzfläche zwischen der OS-Schicht 523 und der Isolierschicht 513 gebildet werden könnten, kann sich die OS-Schicht 522 dank der Existenz der OS-Schichten 521 und 523 entfernt von den Einfangzuständen befinden.
  • Bei dem Transistor 502 sind in der Kanalbreitenrichtung die obere Oberfläche und Seitenflächen der OS-Schicht 522 in Kontakt mit der OS-Schicht 523, und die Bodenfläche der OS-Schicht 522 ist in Kontakt mit der OS-Schicht 521 (siehe 11C). Auf diese Weise ist die OS-Schicht 522 von den OS-Schichten 521 und 523 umgeben, wodurch der Einfluss der Einfangzustände weiter verringert werden kann.
  • Jedoch könnte dann, wenn die Energiedifferenz zwischen Ec522 und Ec521 oder Ec523 klein ist, ein Elektron von der OS-Schicht 522 über die Energiedifferenz hinüber den Einfangzustand erreichen. Da das Elektron von dem Einfangzustand eingefangen wird, wird eine negative elektrische Festladung an der Grenzfläche zu der Isolierschicht erzeugt, was dazu führt, dass sich die Schwellenspannung des Transistors in positiver Richtung verschiebt.
  • Deshalb ist jede der Energielücken zwischen Ec521 und Ec522 sowie zwischen Ec522 und Ec523 bevorzugt 0,1 eV oder größer, stärker bevorzugt 0,15 eV oder größer, da Schwankungen der Schwellenspannung des Transistors verringert werden können und der Transistor vorteilhafte elektrische Eigenschaften aufweisen kann.
  • Die Bandlücke jeder der OS-Schichten 521 und 523 ist vorzugsweise größer als diejenige der OS-Schicht 522.
  • Für die OS-Schichten 521 und 523 kann beispielsweise ein Material verwendet werden, das Y, Zr, La, Ce oder Nd mit einem höheren Atomanteil als demjenigen in der OS-Schicht 522 enthält. Insbesondere ist ein beliebiges der vorstehenden Metallelemente mit einem Atomanteil enthalten, der 1,5-mal oder mehr, bevorzugt zweimal oder mehr, stärker bevorzugt dreimal oder mehr so groß wie derjenige des Metallelements in der OS-Schicht 522 ist. Jedes der vorstehenden Metallelemente wird stark an Sauerstoff gebunden und weist daher eine Funktion auf, die Erzeugung einer Sauerstofffehlstelle in dem Oxidhalbleiter zu unterdrücken. Das heißt, dass eine Sauerstofffehlstelle in der OS-Schicht 521 und der OS-Schicht 523 weniger wahrscheinlich erzeugt wird als in der OS-Schicht 522.
  • Wenn die OS-Schichten 521, 522 und 523 In-M-Zn-Oxide, die mindestens Indium, Zink und M (M ist Ga, Y, Zr, La, Ce oder Nd) enthalten, sind und das Atomverhältnis von In zu M und Zn der OS-Schicht 521 x1:y1:z1 ist, dasjenige der OS-Schicht 522 x2:y2:z2 ist und dasjenige der OS-Schicht 523 x3:y3:z3 ist, sind sowohl y1/x1 als auch y3/x3 vorzugsweise größer als y2/x2. Des Weiteren sind y1/x1 und y3/x3 1,5-mal oder mehr so groß wie y2/x2, bevorzugt zweimal oder mehr so groß wie y2/x2, stärker bevorzugt dreimal oder mehr so groß wie y2/x2. In diesem Fall kann der Transistor stabile elektrische Eigenschaften aufweisen, wenn in der OS-Schicht 522 y2 größer als oder gleich x2 ist. Jedoch wird dann, wenn y2 dreimal oder mehr so groß wie x2 ist, die Feldeffektbeweglichkeit des Transistors verringert; folglich ist y2 bevorzugt kleiner als das Dreifache von x2.
  • Ein In-M-Zn-Oxidfilm, der die obigen Bedingungen erfüllt, kann unter Verwendung eines In-M-Zn-Oxidtargets ausgebildet werden, das das obige Atomverhältnis von Metallelementen erfüllt.
  • In dem Fall, in dem Zn und O nicht in Betracht gezogen werden, sind der Anteil an In und der Anteil an M sowohl in der OS-Schicht 521 als auch in der OS-Schicht 523 bevorzugt niedriger als 50 Atom-% bzw. höher als 50 Atom-%, stärker bevorzugt niedriger als 25 Atom-% bzw. höher als 75 Atom-%. In dem Fall, in dem Zn und O nicht in Betracht gezogen werden, sind der Anteil an In und der Anteil an M in der OS-Schicht 522 bevorzugt höher als 25 Atom-% bzw. niedriger als 75 Atom-%, stärker bevorzugt höher als 34 Atom-% bzw. niedriger als 66 Atom-%.
  • Es sei angemerkt, dass in einigen Fällen die OS-Schicht 521 und/oder die OS-Schicht 523 nicht notwendigerweise Indium enthalten. Beispielsweise können die OS-Schicht 521 und/oder die OS-Schicht 523 unter Verwendung eines Galliumoxidfilms ausgebildet werden.
  • Die Dicke jeder der OS-Schichten 521 und 523 ist größer als oder gleich 3 nm und kleiner als oder gleich 100 nm, bevorzugt größer als oder gleich 3 nm und kleiner als oder gleich 50 nm. Die Dicke der OS-Schicht 522 ist größer als oder gleich 3 nm und kleiner als oder gleich 200 nm, bevorzugt größer als oder gleich 3 nm und kleiner als oder gleich 100 nm, stärker bevorzugt größer als oder gleich 3 nm und kleiner als oder gleich 50 nm. Die OS-Schicht 523 ist vorzugsweise dünner als die OS-Schichten 521 und 522.
  • Es sei angemerkt, dass es effektiv ist, damit ein OS-Transistor, bei dem ein Kanal in einem Oxidhalbleiter gebildet wird, stabile elektrische Eigenschaften aufweist, den Oxidhalbleiter intrinsisch oder im Wesentlichen intrinsisch zu machen, indem die Konzentration der Verunreinigungen in dem Oxidhalbleiter verringert wird. Der Begriff „im Wesentlichen intrinsisch” bezeichnet einen Zustand, in dem ein Oxidhalbleiter eine Ladungsträgerdichte von niedriger als 1 × 1017/cm3, bevorzugt niedriger als 1 × 1015/cm3, stärker bevorzugt niedriger als 1 × 1013/cm3 aufweist.
  • In dem Oxidhalbleiter handelt es sich bei Wasserstoff, Stickstoff, Kohlenstoff, Silizium und einem Metallelement, das verschieden von einer Hauptkomponente ist, um Verunreinigungen. Wasserstoff und Stickstoff bilden beispielsweise Donatorniveaus, was die Ladungsträgerdichte erhöht, und Silizium bildet Verunreinigungsniveaus in dem Oxidhalbleiter. Die Verunreinigungsniveaus dienen als Einfangstellen und könnten die elektrischen Eigenschaften des Transistors verschlechtern. Folglich wird vorzugsweise die Verunreinigungskonzentration in den OS-Schichten 521, 522 und 523 sowie an Grenzflächen zwischen den OS-Schichten verringert.
  • Um den Oxidhalbleiter intrinsisch oder im Wesentlichen intrinsisch zu machen, ist beispielsweise die Siliziumkonzentration in einer gewissen Tiefe des Oxidhalbleiters oder in einem Bereich des Oxidhalbleiters, gemessen durch SIMS, niedriger als 1 × 1019 Atome/cm3, bevorzugt niedriger als 5 × 1018 Atome/cm3, stärker bevorzugt niedriger als 1 × 1018 Atome/cm3. Die Wasserstoffkonzentration in einer gewissen Tiefe des Oxidhalbleiters oder in einem Bereich des Oxidhalbleiters ist niedriger als oder gleich 2 × 1020 Atome/cm3, bevorzugt niedriger als oder gleich 5 × 1019 Atome/cm3, stärker bevorzugt niedriger als oder gleich 1 × 1019 Atome/cm3, noch stärker bevorzugt niedriger als oder gleich 5 × 1018 Atome/cm3. Die Stickstoffkonzentration in einer gewissen Tiefe des Oxidhalbleiters oder in einem Bereich des Oxidhalbleiters ist niedriger als 5 × 1019 Atome/cm3, bevorzugt niedriger als oder gleich 5 × 1018 Atome/cm3, stärker bevorzugt niedriger als oder gleich 1 × 1018 Atome/cm3, noch stärker bevorzugt niedriger als oder gleich 5 × 1017 Atome/cm3.
  • Zudem könnte in dem Fall, in dem der Oxidhalbleiter einen Kristall enthält, eine hohe Silizium- oder Kohlenstoffkonzentration die Kristallinität des Oxidhalbleiters reduzieren. Damit die Kristallinität des Oxidhalbleiters nicht reduziert wird, kann beispielsweise die Siliziumkonzentration in einer gewissen Tiefe des Oxidhalbleiters oder in einem Bereich des Oxidhalbleiters niedriger als 1 × 1019 Atome/cm3, bevorzugt niedriger als 5 × 1018 Atome/cm3, stärker bevorzugt niedriger als 1 × 1018 Atome/cm3 sein. Des Weiteren kann beispielsweise die Kohlenstoffkonzentration in einer gewissen Tiefe des Oxidhalbleiters oder in einem Bereich des Oxidhalbleiters niedriger als 1 × 1019 Atome/cm3, bevorzugt niedriger als 5 × 1018 Atome/cm3, stärker bevorzugt niedriger als 1 × 1018 Atome/cm3 sein.
  • Ein Transistor, bei dem der vorstehende hochreine Oxidhalbleiter für einen Kanalbildungsbereich verwendet wird, weist einen sehr niedrigen Sperrstrom auf. Wenn die Spannung zwischen einer Source und einem Drain beispielsweise auf etwa 0,1 V, 5 V oder 10 V eingestellt wird, kann der Sperrstrom, der durch die Kanalbreite des Transistors normalisiert ist, so klein wie mehrere Yoktoampere pro Mikrometer bis zu mehreren Zeptoampere pro Mikrometer sein.
  • <Kristallstruktur eines Oxidhalbleiters>
  • Die Struktur eines Oxidhalbleiters, der die OS-Schicht 520 bildet, wird beschrieben.
  • In dieser Beschreibung bezeichnet der Begriff „parallel”, dass der Winkel, der zwischen zwei geraden Linien gebildet ist, größer als oder gleich –10° und kleiner als oder gleich 10° ist, und umfasst daher auch den Fall, in dem der Winkel größer als oder gleich –5° und kleiner als oder gleich 5° ist. Der Begriff „im Wesentlichen parallel” bezeichnet, dass ein Winkel, der zwischen zwei geraden Linien gebildet ist, größer als oder gleich –30° und kleiner als oder gleich 30° ist. Der Begriff „senkrecht” bezeichnet, dass ein Winkel, der zwischen zwei geraden Linien gebildet ist, größer als oder gleich 80° und kleiner als oder gleich 100° ist, und umfasst daher auch den Fall, in dem der Winkel größer als oder gleich 85° und kleiner als oder gleich 95° ist. Der Begriff „im Wesentlichen senkrecht” bezeichnet, dass ein Winkel, der zwischen zwei geraden Linien gebildet ist, größer als oder gleich 60° und kleiner als oder gleich 120° ist.
  • In dieser Beschreibung sind die trigonalen und rhomboedrischen Kristallsysteme in dem hexagonalen Kristallsystem enthalten.
  • Ein Oxidhalbleiter wird in einen einkristallinen Oxidhalbleiter und in einen nicht-einkristallinen Oxidhalbleiter eingeteilt. Beispiele für einen nicht-einkristallinen Oxidhalbleiter umfassen einen kristallinen Oxidhalbleiter mit Ausrichtung bezüglich der c-Achse (c-axis aligned crystalline oxide semiconductor, CAAC-OS), einen polykristallinen Oxidhalbleiter und einen mikrokristallinen Oxidhalbleiter.
  • (CAAC-OS)
  • Ein CAAC-OS kann als Oxidhalbleiter, der Nanokristalle mit Ausrichtung bezüglich der c-Achse (c-axis aligned nanocrystals, CANC) enthält, bezeichnet werden. Der CAAC-OS ist einer von Oxidhalbleitern, die eine Vielzahl von Kristallteilen mit Ausrichtung bezüglich der c-Achse aufweisen (auch als Pellets bezeichnet).
  • In einem kombinierten Analysebild (auch als hochauflösendes TEM-Bild bezeichnet) aus einem Hellfeldbild und einem Beugungsbild eines CAAC-OS, das unter Verwendung eines Transmissionselektronenmikroskops (TEM) erhalten wird, kann eine Vielzahl von Kristallteilen beobachtet werden. Jedoch wird auch in dem hochauflösenden TEM-Bild eine Grenze zwischen Kristallteilen, d. h. eine Korngrenze, nicht deutlich beobachtet. Folglich ist weniger wahrscheinlich, dass in dem CAAC-OS eine Verringerung der Elektronenbeweglichkeit wegen der Korngrenze auftritt.
  • In dem hochauflösenden Querschnitts-TEM-Bild des CAAC-OS, der in einer Richtung im Wesentlichen parallel zu der Probenoberfläche beobachtet wird, werden Metallatome, die auf geschichtete Weise angeordnet sind, in den Kristallteilen beobachtet. Jede Metallatomlage weist eine Konfiguration auf, die eine Unebenheit einer Oberfläche, über der der CAAC-OS ausgebildet ist (die Oberfläche wird nachstehend als Bildungsoberfläche bezeichnet), oder eine Unebenheit einer oberen Oberfläche des CAAC-OS widerspiegelt, und jede Metallatomlage ist parallel zu der Bildungsoberfläche oder der oberen Oberfläche des CAAC-OS angeordnet.
  • Im Gegensatz dazu werden in dem hochauflösenden Draufsicht-TEM-Bild des CAAC-OS, der in einer Richtung im Wesentlichen senkrecht zu der Probenoberfläche beobachtet wird, Metallatome, die in einer dreieckigen oder sechseckigen Konfiguration angeordnet sind, in den Kristallteilen beobachtet. Zwischen unterschiedlichen Kristallteilen gibt es jedoch keine Regelmäßigkeit der Anordnung von Metallatomen.
  • Ein CAAC-OS wird beschrieben, der durch Röntgenbeugung (X-ray diffraction, XRD) analysiert wird. Wenn ein CAAC-OS, der einen InGaZnO4-Kristall enthält, durch ein Out-of-Plane-Verfahren (out-of-plane method) einer Strukturanalyse unterzogen wird, erscheint oft ein Peak bei einem Beugungswinkel (2θ) von ca. 31°. Dieser Peak stammt aus der (009)-Fläche des InGaZnO4-Kristalls, was darauf hindeutet, dass Kristalle in dem CAAC-OS eine Ausrichtung bezüglich der c-Achse aufweisen und dass die c-Achsen in einer Richtung im Wesentlichen senkrecht zu der Bildungsoberfläche oder der nach oben weisenden Oberfläche des CAAC-OS ausgerichtet sind.
  • Bei der Strukturanalyse des CAAC-OS durch ein Out-of-Plane-Verfahren, könnte neben dem Peak bei 2θ von ca. 31° ein weiterer Peak erscheinen, wenn 2θ bei ca. 36° liegt. Der Peak bei 2θ von ca. 36° deutet darauf hin, dass ein Kristall ohne Ausrichtung bezüglich der c-Achse in einem Teil des CAAC-OS enthalten ist. Es wird bevorzugt, dass in dem durch ein Out-of-Plane-Verfahren analysierten CAAC-OS ein Peak erscheint, wenn 2θ bei ca. 31° liegt, und dass kein Peak erscheint, wenn 2θ bei ca. 36° liegt.
  • Der CAAC-OS ist ein Oxidhalbleiter mit niedriger Dichte der Defektzustände. Bei Defekten in dem Oxidhalbleiter handelt es sich beispielsweise um einen Defekt, der auf eine Verunreinigung zurückzuführen ist, und um Sauerstofffehlstellen. Der CAAC-OS kann deshalb als Oxidhalbleiter mit niedriger Verunreinigungskonzentration oder als Oxidhalbleiter mit kleiner Menge an Sauerstofffehlstellen angesehen werden.
  • Die Verunreinigung, die in dem Oxidhalbleiter enthalten ist, könnte als Einfangstelle für Ladungsträger oder als Ladungsträgererzeugungsquelle dienen. Darüber hinaus dienen Sauerstofffehlstellen in dem Oxidhalbleiter als Einfangstellen für Ladungsträger oder als Ladungsträgererzeugungsquellen, wenn Wasserstoff dorthin eingefangen wird. Es sei angemerkt, dass die Verunreinigung ein Element, das verschieden von den Hauptkomponenten des Oxidhalbleiters ist, wie z. B. Wasserstoff, Kohlenstoff, Silizium oder ein Übergangsmetallelement, bezeichnet. Beispielsweise extrahiert ein Element (insbesondere Silizium oder dergleichen), das eine höhere Bindungsstärke an Sauerstoff aufweist als ein in einem Oxidhalbleiter enthaltenes Metallelement, Sauerstoff aus dem Oxidhalbleiter, was eine Unordnung der Atomanordnung und eine reduzierte Kristallinität des Oxidhalbleiters zur Folge hat. Ein Schwermetall, wie z. B. Eisen oder Nickel, Argon, Kohlenstoffdioxid oder dergleichen weist einen großen Atomradius (oder molekularen Radius) auf und stört daher die Atomanordnung des Oxidhalbleiters und reduziert die Kristallinität.
  • Ein Oxidhalbleiter mit niedriger Dichte der Defektzustände (kleiner Anzahl von Sauerstofffehlstellen) kann eine niedrige Ladungsträgerdichte aufweisen. Ein derartiger Oxidhalbleiter wird als hochreiner intrinsischer oder im Wesentlichen hochreiner intrinsischer Oxidhalbleiter bezeichnet. Ein CAAC-OS weist eine niedrige Verunreinigungskonzentration und eine niedrige Dichte der Defektzustände auf. Das heißt, dass ein CAAC-OS wahrscheinlich ein hochreiner intrinsischer oder im Wesentlichen hochreiner intrinsischer Oxidhalbleiter ist. Daher weist ein Transistor, der einen CAAC-OS enthält, selten eine negative Schwellenspannung auf (er verhält sich kaum selbstleitend (normally on)). Der hochreine intrinsische oder im Wesentlichen hochreine intrinsische Oxidhalbleiter weist geringe Einfangstellen für Ladungsträger auf. Ladungen, die von den Einfangstellen für Ladungsträger in dem Oxidhalbleiter eingefangen werden, brauchen lange Zeit, bis sie freigesetzt werden. Die eingefangene Ladung kann sich wie Festladung verhalten. Daher könnte der Transistor, der den Oxidhalbleiter mit hoher Verunreinigungskonzentration und hoher Dichte der Defektzustände enthält, instabile elektrische Eigenschaften aufweisen. Jedoch weist der Transistor, der den CAAC-OS enthält, geringe Schwankungen der elektrischen Eigenschaften und eine hohe Zuverlässigkeit auf.
  • Da der CAAC-OS eine niedrige Dichte der Defektzustände aufweist, ist es weniger wahrscheinlich, dass Ladungsträger, die durch Lichtbestrahlung oder dergleichen erzeugt werden, in Defektzuständen eingefangen werden. Deshalb sind bei einem Transistor, bei dem der CAAC-OS verwendet wird, Schwankungen der elektrischen Eigenschaften, die auf eine Bestrahlung mit sichtbarem Licht oder UV-Licht zurückzuführen sind, gering.
  • (Mikrokristalliner Oxidhalbleiter)
  • In einem hochauflösenden TEM-Bild weist ein mikrokristalliner Oxidhalbleiter einen Bereich, in dem ein Kristallteil beobachtet wird, und einen Bereich auf, in dem ein Kristallteil nicht deutlich beobachtet wird. In den meisten Fällen ist ein Kristallteil in dem mikrokristallinen Oxidhalbleiter größer als oder gleich 1 nm und kleiner als oder gleich 100 nm, oder größer als oder gleich 1 nm und kleiner als oder gleich 10 nm. Ein Mikrokristall mit einer Größe von größer als oder gleich 1 nm und kleiner als oder gleich 10 nm, oder einer Größe von größer als oder gleich 1 nm und kleiner als oder gleich 3 nm wird insbesondere als Nanokristall (nanocrystal, nc) bezeichnet. Ein Oxidhalbleiter, der einen Nanokristall enthält, wird als nanokristalliner Oxidhalbleiter (nanocrystalline oxide semiconductor, nc-OS) bezeichnet. In einem hochauflösenden TEM-Bild des nc-OS wird beispielsweise eine Korngrenze in einigen Fällen nicht deutlich beobachtet. Es sei angemerkt, dass es eine Möglichkeit gibt, dass der Ursprung des Nanokristalls gleich demjenigen eines Pellets in einem CAAC-OS ist. Ein Kristallteil des nc-OS kann deshalb in der folgenden Beschreibung als Pellet bezeichnet werden.
  • In dem nc-OS weist ein mikroskopischer Bereich (z. B. ein Bereich mit einer Größe von größer als oder gleich 1 nm und kleiner als oder gleich 10 nm, im Besonderen ein Bereich mit einer Größe von größer als oder gleich 1 nm und kleiner als oder gleich 3 nm) eine periodische Atomanordnung auf. Es gibt keine Regelmäßigkeit der Kristallorientierung zwischen unterschiedlichen Kristallteilen in dem nc-OS. Daher wird keine Orientierung des Films beobachtet. Deshalb kann man in einigen Fällen den nc-OS von einem amorphen Oxidhalbleiter in Abhängigkeit von einem Analyseverfahren nicht unterscheiden. Wenn beispielsweise der nc-OS einer Strukturanalyse durch ein Out-of-Plane-Verfahren mit XRD unterzogen wird, wobei ein Röntgenstrahl mit einem größeren Durchmesser als ein Kristallteil verwendet wird, erscheint kein Peak, der eine Kristallfläche zeigt. Ferner wird ein Beugungsmuster wie ein Halo-Muster (halo pattern) beobachtet, wenn der nc-OS einer Elektronenbeugung unter Verwendung eines Elektronenstrahls mit einem Probendurchmesser (z. B. 50 nm oder größer) unterzogen wird, die größer ist als die Größe eines Kristallteils (die Elektronenbeugung wird auch als Feinbereichs-Elektronenbeugung (selected-area electron diffraction) bezeichnet). Indessen erscheinen Punkte in einem Nanostrahl-Elektronenbeugungsbild des nc-OS, wenn ein Elektronenstrahl mit einem Probendurchmesser eingesetzt wird, der nahe oder kleiner als die Größe eines Kristallteils ist. In einem Nanostrahl-Elektronenbeugungsbild des nc-OS sind außerdem in einigen Fällen Bereiche mit hoher Leuchtdichte in Kreisform (Ringform) gezeigt. Eine Vielzahl von Punkten ist in einigen Fällen in einem ringförmigen Bereich gezeigt.
  • Da es, wie zuvor beschrieben, keine Regelmäßigkeit der Kristallorientierung zwischen den Pellets (Nanokristallen) gibt, kann der nc-OS auch als Oxidhalbleiter, der ungeordnet ausgerichtete Nanokristalle (random aligned nanocrystals, RANC) enthält, oder als Oxidhalbleiter, der nicht ausgerichtete Nanokristalle (non-aligned nanocrystals, NANC) enthält, bezeichnet werden.
  • Der nc-OS ist ein Oxidhalbleiter, der eine höhere Regelmäßigkeit aufweist als ein amorpher Oxidhalbleiter. Deshalb ist es wahrscheinlich, dass der nc-OS eine niedrigere Dichte der Defektzustände aufweist als ein amorpher Oxidhalbleiter. Es sei angemerkt, dass es keine Regelmäßigkeit der Kristallorientierung zwischen unterschiedlichen Kristallteilen in dem nc-OS gibt. Daher weist der nc-OS eine höhere Dichte der Defektzustände auf als der CAAC-OS.
  • (Amorpher Oxidhalbleiter)
  • Bei dem amorphen Oxidhalbleiter handelt es sich um einen Oxidhalbleiter mit einer ungeordneten Atomanordnung und ohne Kristallteil. Zum Beispiel weist der amorphe Oxidhalbleiter wie Quarz keinen speziellen Zustand auf.
  • In einem hochauflösenden TEM-Bild des amorphen Oxidhalbleiters kann man keine Kristallteile finden. Wenn der amorphe Oxidhalbleiter einer Strukturanalyse durch ein Out-of-Plane-Verfahren mit XRD unterzogen wird, erscheint kein Peak, der eine Kristallfläche zeigt. Ein Halo-Muster wird beobachtet, wenn der amorphe Oxidhalbleiter einer Elektronenbeugung unterzogen wird. Des Weiteren wird kein Punkt beobachtet und ein Halo-Muster erscheint, wenn der amorphe Oxidhalbleiter einer Nanostrahl-Elektronenbeugung unterzogen wird.
  • Es gibt verschiedene Auffassungen von einer amorphen Struktur. Zum Beispiel wird eine Struktur, deren Atomanordnung gar keine Ordnung aufweist, eine vollständig amorphe Struktur genannt. Währenddessen wird eine Struktur, die eine Ordnung in einem Abstand bis zum am nächsten benachbarten Atom (nearest neighbor atomic distance) oder einem Abstand bis zum am zweitnächsten benachbarten Atom (second-nearest neighbor atomic distance) aufweist, aber keine Fernordnung aufweist, ebenfalls eine amorphe Struktur genannt. Daher erlaubt es die engste Definition nicht, dass ein Oxidhalbleiter ein amorpher Oxidhalbleiter genannt wird, solange auch eine geringfügige Ordnung in einer Atomanordnung vorhanden ist. Mindestens einen Oxidhalbleiter mit einer Fernordnung kann niemand einen amorphen Oxidhalbleiter nennen. Dementsprechend kann niemand beispielsweise einen CAAC-OS und einen nc-OS einen amorphen Oxidhalbleiter oder einen vollständig amorphen Oxidhalbleiter nennen, da ein Kristallteil vorhanden ist.
  • <Amorphähnlicher Oxidhalbleiter>
  • Ein Oxidhalbleiter kann eine intermediäre Struktur zwischen dem nc-OS und dem amorphen Oxidhalbleiter aufweisen. Der Oxidhalbleiter mit einer derartigen Struktur wird insbesondere als amorphähnlicher Oxidhalbleiter (amorphous-like oxide semiconductor) (a-ähnlicher OS (a-like OS)) bezeichnet.
  • In einem hochauflösenden TEM-Bild des a-ähnlichen OS kann in einigen Fällen ein Hohlraum (void) beobachtet werden. Darüber hinaus bestehen im hochauflösenden TEM-Bild ein Bereich, in dem ein Kristallteil deutlich beobachtet wird, und ein Bereich, in dem kein Kristallteil beobachtet wird. Der a-ähnliche OS weist eine instabile Struktur auf, da er einen Hohlraum enthält. Daher wird in einigen Fällen das Wachstum des Kristallteils in dem a-ähnlichen OS durch Elektronenbestrahlung angeregt. In dem nc-OS und dem CAAC-OS wird im Gegensatz dazu das Wachstum des Kristallteils durch Elektronenbestrahlung kaum angeregt. Deshalb weist der a-ähnliche OS eine instabile Struktur auf im Vergleich zu dem nc-OS und dem CAAC-OS.
  • Es sei angemerkt, dass die Größe des Kristallteils in dem a-ähnlichen OS und dem nc-OS unter Verwendung der hochauflösenden TEM-Bilder ermittelt werden kann. Zum Beispiel weist ein InGaZnO4-Kristall eine mehrschichtige Struktur auf, bei der zwei Ga-Zn-O-Schichten zwischen In-O-Schichten enthalten sind. Eine Einheitszelle des InGaZnO4-Kristalls weist eine Struktur auf, bei der neun Schichten, d. h. drei In-O-Schichten und sechs Ga-Zn-O-Schichten in der Richtung der c-Achse übereinander angeordnet sind. Der Abstand zwischen diesen benachbarten Schichten ist dementsprechend gleich dem Gitterabstand auf der (009)-Fläche (auch als d-Wert (d value) bezeichnet). Der Wert berechnet sich aus einer Kristallstrukturanalyse zu 0,29 nm. Daher entspricht jede der Gitter-Randzonen, bei denen der Abstand dazwischen von 0,28 nm bis 0,30 nm ist, der a-b-Fläche des InGaZnO4-Kristalls, wenn die Gitter-Randzonen in dem hochauflösenden TEM-Bild beobachtet werden.
  • Der a-ähnliche OS weist eine niedrigere Dichte auf als der nc-OS und der CAAC-OS, da er einen Hohlraum enthält. Die Dichte des a-ähnlichen OS ist insbesondere höher als oder gleich 78,6% und niedriger als 92,3% der Dichte eines einkristallinen Oxidhalbleiters mit der gleichen Zusammensetzung. Die Dichte des nc-OS und die Dichte des CAAC-OS sind jeweils höher als oder gleich 92,3% und niedriger als 100% der Dichte eines einkristallinen Oxidhalbleiters mit der gleichen Zusammensetzung. Es sei angemerkt, dass es schwierig ist, einen Oxidhalbleiter mit einer Dichte, die niedriger als 78% der Dichte eines einkristallinen Oxidhalbleiters ist, abzuscheiden.
  • Im Falle eines Oxidhalbleiters mit einem Atomverhältnis In:Ga:Zn = 1:1:1 ist beispielsweise die Dichte eines Einkristalls InGaZnO4 mit einer rhomboedrischen Kristallstruktur 6,357 g/cm3. Dementsprechend ist im Falle des Oxidhalbleiters mit einem Atomverhältnis In:Ga:Zn = 1:1:1 die Dichte des a-ähnlichen OS höher als oder gleich 5,0 g/cm3 und niedriger als 5,9 g/cm3. Im Falle des Oxidhalbleiters mit einem Atomverhältnis In:Ga:Zn = 1:1:1 sind beispielsweise die Dichte des nc-OS und die Dichte des CAAC-OS jeweils höher als oder gleich 5,9 g/cm3 und niedriger als 6,3 g/cm3.
  • Es sei angemerkt, dass Einkristalle mit der gleichen Zusammensetzung in einigen Fällen nicht existieren. In diesem Fall werden Einkristalle mit verschiedenen Zusammensetzungen in einem angemessenen Verhältnis kombiniert, was es ermöglicht, die Dichte, die derjenigen eines Einkristalls mit einer gewünschten Zusammensetzung entspricht, zu berechnen. Die Dichte des Einkristalls mit einer gewünschten Zusammensetzung kann aus einem gewichteten Durchschnitt entsprechend dem Kombinationsverhältnis der Einkristalle mit verschiedenen Zusammensetzungen berechnet werden. Es sei angemerkt, dass es bevorzugt wird, möglichst wenige Arten von Einkristallen für die Berechnung der Dichte zu kombinieren.
  • Wie zuvor beschrieben, weisen Oxidhalbleiter verschiedene Strukturen und verschiedene Eigenschaften auf. Der Oxidhalbleiter kann ein mehrschichtiger Film sein, der beispielsweise zwei oder mehr Filme aus einem amorphen Oxidhalbleiter, einem a-ähnlichen OS, einem mikrokristallinen Oxidhalbleiter und einem CAAC-OS umfasst.
  • <Substrat>
  • Das Substrat 510 ist nicht auf ein einfaches tragendes Substrat beschränkt und kann ein Substrat sein, bei dem eine Vorrichtung, wie z. B. ein Transistor, ausgebildet ist. In diesem Fall kann eine der leitenden Schichten 530, 541 und 542 des OS-Transistors 501 elektrisch mit der Vorrichtung verbunden sein.
  • <Basis-Isolierfilm>
  • Die Isolierschicht 511 weist eine Funktion zum Verhindern einer Diffusion von Verunreinigungen aus dem Substrat 510 auf. Die Isolierschicht 512 weist vorzugsweise eine Funktion zum Zuführen von Sauerstoff zu der OS-Schicht 520 auf. Aus diesem Grund ist die Isolierschicht 512 bevorzugt ein Isolierfilm, der Sauerstoff enthält; die Isolierschicht 512 ist stärker bevorzugt ein Isolierfilm, der Sauerstoff enthält und in dem der Sauerstoffgehalt höher ist als derjenige in der stöchiometrischen Zusammensetzung. Beispielsweise kann ein Film verwendet werden, von dem Sauerstoffmoleküle von mehr als oder gleich 1,0 × 1018 Moleküle/cm3 bei einer thermischen Desorptionsspektroskopie (TDS) bei einer Oberflächentemperatur des Films von höher als oder gleich 100°C und niedriger als oder gleich 700°C, oder höher als oder gleich 100°C und niedriger als oder gleich 500°C abgegeben werden. Wenn das Substrat 510 ein Substrat ist, bei dem, wie oben beschrieben, eine Vorrichtung ausgebildet ist, wird die Isolierschicht 511 vorzugsweise einer Planarisierungsbehandlung, wie z. B. chemisch-mechanischem Polieren (chemical mechanical polishing, CMP), unterzogen, um eine ebene Oberfläche aufzuweisen.
  • Die Isolierschichten 511 und 512 können unter Verwendung eines isolierenden Materials aus Aluminiumoxid, Aluminiumoxynitrid, Magnesiumoxid, Siliziumoxid, Siliziumoxynitrid, Siliziumnitridoxid, Galliumoxid, Germaniumoxid, Yttriumoxid, Zirkoniumoxid, Lanthanoxid, Neodymoxid, Hafniumoxid, Tantaloxid, Siliziumnitrid, Siliziumnitridoxid, Aluminiumnitridoxid oder dergleichen, oder eines Mischmaterials dieser Materialien ausgebildet werden. In dieser Beschreibung bezeichnet Oxynitrid ein Material, das mehr Sauerstoff als Stickstoff enthält, und Nitridoxid bezeichnet eine Substanz, die mehr Stickstoff als Sauerstoff enthält.
  • <Gate-Elektrode>
  • Die leitende Schicht 530 wird vorzugsweise unter Verwendung eines einzelnen niederohmigen Materials, das aus Kupfer (Cu), Wolfram (W), Molybdän (Mo), Gold (Au), Aluminium (Al), Mangan (Mn), Titan (Ti), Tantal (Ta), Nickel (Ni), Chrom (Cr), Blei (Pb), Zinn (Sn), Eisen (Fe), Kobalt (Co), Ruthenium (Ru), Iridium (Ir), Strontium (Sr) und Platin (Pt) ausgewählt wird, einer Legierung beliebiger dieser Materialien oder einer Verbindung, die ein beliebiges dieser Materialien als ihre Hauptkomponente enthält, ausgebildet.
  • Die leitende Schicht 530 kann eine einschichtige Struktur oder eine mehrschichtige Struktur aus zwei oder mehr Schichten aufweisen. Beispielsweise kann eine der folgenden Strukturen verwendet werden: eine einschichtige Struktur aus einem Silizium enthaltenden Aluminiumfilm, eine zweischichtige Struktur, bei der ein Titanfilm über einem Aluminiumfilm angeordnet ist, eine zweischichtige Struktur, bei der ein Titanfilm über einem Titannitridfilm angeordnet ist, eine zweischichtige Struktur, bei der ein Wolframfilm über einem Titannitridfilm angeordnet ist, eine zweischichtige Struktur, bei der ein Wolframfilm über einem Titannitridfilm oder einem Wolframnitridfilm angeordnet ist, eine dreischichtige Struktur, bei der ein Titanfilm, ein Aluminiumfilm und ein Titanfilm in dieser Reihenfolge übereinander angeordnet sind, eine einschichtige Struktur aus einem Cu-Mn-Legierungsfilm, eine zweischichtige Struktur, bei der ein Cu-Film über einem Cu-Mn-Legierungsfilm angeordnet ist, und eine dreischichtige Struktur, bei der ein Cu-Mn-Legierungsfilm, ein Cu-Film und ein Cu-Mn-Legierungsfilm in dieser Reihenfolge übereinander angeordnet sind. Ein Cu-Mn-Legierungsfilm wird vorzugsweise verwendet, da sein elektrischer Widerstand niedrig ist, Manganoxid an der Grenzfläche zu einem Isolierfilm, der Sauerstoff enthält, gebildet wird, und Manganoxid eine Cu-Diffusion verhindern kann.
  • Die leitende Schicht 530 kann auch unter Verwendung eines lichtdurchlässigen leitenden Materials, wie z. B. Indiumzinnoxid, Indiumoxid, das Wolframoxid enthält, Indiumzinkoxid, das Wolframoxid enthält, Indiumoxid, das Titanoxid enthält, Indiumzinnoxid, das Titanoxid enthält, Indiumzinkoxid oder Indiumzinnoxid, dem Siliziumoxid zugesetzt worden ist, ausgebildet werden. Es ist auch möglich, eine mehrschichtige Struktur zu verwenden, die unter Verwendung des oben angegebenen lichtdurchlässigen leitenden Materials und des oben angegebenen Metallelements gebildet ist.
  • <Gate-Isolierschicht>
  • Die Isolierschicht 513 wird unter Verwendung eines Isolierfilms mit einer einschichtigen Struktur oder einer mehrschichtigen Struktur ausgebildet. Die Isolierschicht 513 kann unter Verwendung eines Isolierfilms ausgebildet werden, der mindestens ein Element von Aluminiumoxid, Magnesiumoxid, Siliziumoxid, Siliziumoxynitirid, Siliziumnitridoxid, Siliziumnitrid, Galliumoxid, Germaniumoxid, Yttriumoxid, Zirkoniumoxid, Lanthanoxid, Neodymoxid, Hafniumoxid und Tantaloxid enthält. Die Isolierschicht 513 kann eine Schichtanordnung sein, die beliebige der vorstehenden Materialien enthält. Die Isolierschicht 513 kann Lanthan (La), Stickstoff, Zirkonium (Zr) oder dergleichen als Verunreinigung enthalten. Die Isolierschicht 511 kann auf ähnliche Weise wie die Isolierschicht 513 ausgebildet werden. Die Isolierschicht 513 enthält beispielsweise Sauerstoff, Stickstoff, Silizium, Hafnium oder dergleichen. Insbesondere enthält die Isolierschicht 513 vorzugsweise Hafniumoxid und Siliziumoxid oder Siliziumoxynitrid.
  • Hafniumoxid weist eine höhere Dielektrizitätskonstante auf als Siliziumoxid und Siliziumoxynitrid. Daher kann die Isolierschicht 513, bei der Hafniumoxid verwendet wird, eine größere Dicke aufweisen als die Isolierschicht 513, bei der Siliziumoxid verwendet wird, so dass ein Leckstrom aufgrund von Tunnelstrom verringert werden kann. Das heißt, dass ein Transistor mit niedrigem Sperrstrom bereitgestellt werden kann. Außerdem weist Hafniumoxid mit einer kristallinen Struktur eine höhere Dielektrizitätskonstante auf als Hafniumoxid mit einer amorphen Struktur. Es wird deshalb bevorzugt, Hafniumoxid mit einer kristallinen Struktur zu verwenden, um einen Transistor mit niedrigem Sperrstrom bereitzustellen. Beispiele für die kristalline Struktur umfassen eine monokline Kristallstruktur und eine kubische Kristallstruktur. Es sei angemerkt, dass eine Ausführungsform der vorliegenden Erfindung nicht auf die obigen Beispiele beschränkt ist.
  • <Source-Elektrode, Drain-Elektrode, Rückgate-Elektrode>
  • Die leitenden Schichten 541 und 542 sowie die leitende Schicht 531 können auf ähnliche Weise wie die leitende Schicht 530 ausgebildet werden. Ein Cu-Mn-Legierungsfilm wird vorzugsweise für die leitenden Schichten 541 und 542 verwendet, da sein elektrischer Widerstand niedrig ist, Manganoxid an der Grenzfläche zu der OS-Schicht 520 gebildet wird, und Manganoxid eine Cu-Diffusion verhindern kann.
  • <Schutzisolierfilm>
  • Die Isolierschicht 514 weist vorzugsweise eine Funktion zum Sperren von Sauerstoff, Wasserstoff, Wasser, einem Alkalimetall, einem Erdalkalimetall und dergleichen auf. Die Isolierschicht 514 kann die Diffusion von Sauerstoff von der OS-Schicht 520 nach außen und das Eindringen von Wasserstoff, Wasser oder dergleichen von außen in die OS-Schicht 520 verhindern. Die Isolierschicht 514 kann beispielsweise ein Nitridisolierfilm sein. Der Nitridisolierfilm wird unter Verwendung von Siliziumnitrid, Siliziumnitridoxid, Aluminiumnitrid, Aluminiumnitridoxid oder dergleichen ausgebildet. Es sei angemerkt, dass, anstatt des Nitridisolierfilms, der einen Sperreffekt gegen Sauerstoff, Wasserstoff, Wasser, ein Alkalimetall, ein Erdalkalimetall und dergleichen aufweist, ein Oxidisolierfilm, der einen Sperreffekt gegen Sauerstoff, Wasserstoff, Wasser und dergleichen aufweist, bereitgestellt werden kann. Als Oxidisolierfilm, der einen Sperreffekt gegen Sauerstoff, Wasserstoff, Wasser und dergleichen aufweist, können ein Aluminiumoxidfilm, ein Aluminiumoxynitridfilm, ein Galliumoxidfilm, ein Galliumoxynitridfilm, ein Yttriumoxidfilm, ein Yttriumoxynitridfilm, ein Hafniumoxidfilm und ein Hafniumoxynitridfilm verwendet werden.
  • Ein Aluminiumoxidfilm wird vorzugsweise als die Isolierschicht 514 verwendet, da er sehr effektiv verhindert, dass sowohl Sauerstoff als auch Verunreinigungen, wie z. B. Wasserstoff und Feuchtigkeit, die Schicht passieren. Deshalb kann während und nach dem Herstellungsprozess des Transistors der Aluminiumoxidfilm vorteilhaft als Schutzfilm dienen, der Effekte aufweist, um zu verhindern, dass Verunreinigungen, wie z. B. Wasserstoff und Feuchtigkeit, die Schwankungen der elektrischen Eigenschaften des Transistors verursachen, in die OS-Schicht 520 eindringen, dass Sauerstoff, der die Hauptkomponente der OS-Schicht 520 ist, von dem Oxidhalbleiter abgegeben wird und dass Sauerstoff unnötigerweise von der Isolierschicht 512 abgegeben wird. Außerdem kann Sauerstoff, der in dem Aluminiumoxidfilm enthalten ist, in den Oxidhalbleiter diffundieren.
  • <Zwischenschicht-Isolierfilm>
  • Die Isolierschicht 515 wird vorzugsweise über der Isolierschicht 514 ausgebildet. Die Isolierschicht 515 kann unter Verwendung eines Isolierfilms mit einer einschichtigen Struktur oder einer mehrschichtigen Struktur ausgebildet werden. Die Isolierschicht kann unter Verwendung eines Isolierfilms ausgebildet werden, der ein oder mehrere Materialien von Magnesiumoxid, Siliziumoxid, Siliziumoxynitirid, Siliziumnitridoxid, Siliziumnitrid, Galliumoxid, Germaniumoxid, Yttriumoxid, Zirkoniumoxid, Lanthanoxid, Neodymoxid, Hafniumoxid und Tantaloxid enthält.
  • <Abscheidungsverfahren>
  • Ein Sputtern und eine plasmaunterstützte CVD sind typische Beispiele für ein Verfahren zum Abscheiden eines Isolierfilms, eines leitenden Films, eines Halbleiterfilms und dergleichen, die in einer Halbleitervorrichtung enthalten sind. Der Isolierfilm, der leitende Film, der Halbleiterfilm und dergleichen können durch ein weiteres Verfahren, wie z. B. eine thermische CVD, ausgebildet werden. Eine metallorganische chemische Gasphasenabscheidung (metal organic chemical vapor deposition, MOCVD) oder eine Atomlagenabscheidung (atomic layer deposition, ALD) kann beispielsweise als thermische CVD zum Einsatz kommen.
  • Eine thermische CVD erzeugt kein Plasma und weist daher einen Vorteil auf, dass kein Defekt aufgrund von Plasmaschäden erzeugt wird. Die Abscheidung durch eine thermische CVD kann derart durchgeführt werden, dass der Druck in einer Kammer auf einen atmosphärischen Druck oder einen verringerten Druck eingestellt wird und dass ein Quellengas und ein Oxidator gleichzeitig der Kammer zugeführt werden und miteinander in der Nähe des Substrats oder über dem Substrat reagieren.
  • Die Abscheidung durch ALD kann derart durchgeführt werden, dass der Druck in einer Kammer auf einen atmosphärischen Druck oder einen verringerten Druck eingestellt wird, dass Quellengase zur Reaktion sequenziell in die Kammer eingeleitet werden und dass dann die Folge der Gaseinleitung wiederholt wird. Beispielsweise werden zwei oder mehrere Arten von Quellengasen nacheinander der Kammer zugeführt, indem die Umschaltventile (auch als Hochgeschwindigkeitsventile bezeichnet) umgeschaltet werden. In einem derartigen Fall wird ein erstes Quellengas eingeleitet, ein Inertgas (z. B. Argon oder Stickstoff) oder dergleichen wird gleichzeitig mit oder nach der Einleitung des ersten Gases eingeleitet, damit die Quellengase nicht gemischt werden, und dann wird ein zweites Quellengas eingeleitet. Es sei angemerkt, dass in dem Fall, in dem das erste Quellengas und das Inertgas gleichzeitig eingeleitet werden, das Inertgas als Trägergas dient und dass das Inertgas auch gleichzeitig mit der Einleitung des zweiten Quellengases eingeleitet werden kann. Alternativ kann das erste Quellengas durch Evakuierung statt der Einleitung des Inertgases abgesaugt werden, und dann kann das zweite Quellengas eingeleitet werden. Das erste Quellengas wird an die Oberfläche des Substrats adsorbiert, um eine erste einzelne Atomlage auszubilden; dann wird das zweite Quellengas eingeleitet, um mit der ersten einzelnen Atomlage zu reagieren. Als Ergebnis wird eine zweite einzelne Atomlage über der ersten einzelnen Atomlage angeordnet, so dass ein dünner Film ausgebildet wird. Die Folge der Gaseinleitung wird mehrfach wiederholt, bis eine gewünschte Dicke erzielt wird, wodurch ein dünner Film mit ausgezeichneter Stufenabdeckung ausgebildet werden kann. Die Dicke des dünnen Films kann durch die Anzahl der Wiederholungen der Folge der Gaseinleitung reguliert werden. Deshalb ermöglicht ALD, dass die Dicke präzise reguliert wird, und ist also zum Herstellen eines feinen FET geeignet.
  • Der leitende Film und der Halbleiterfilm, die bei der obigen Ausführungsform beschrieben worden sind, können durch eine thermische CVD, wie z. B. MOCVD oder ALD, ausgebildet werden. In dem Fall, in dem beispielsweise ein InGaZnOx-(X > 0)Film ausgebildet wird, werden Trimethylindium, Trimethylgallium und Diethylzink verwendet. Es sei angemerkt, dass die chemische Formel von Trimethylindium (CH3)3In ist. Die chemische Formel von Trimethylgallium ist (CH3)3Ga. Die chemische Formel von Diethylzink ist (CH3)2Zn. Ohne Beschränkung auf die obige Kombination kann Triethylgallium (chemische Formel: (C2H5)3Ga) statt des Trimethylgalliums verwendet werden, und Dimethylzink (chemische Formel: (C2H5)2Zn) kann statt des Diethylzinks verwendet werden.
  • In dem Fall, in dem beispielsweise ein Wolframfilm unter Verwendung einer Abscheidungsvorrichtung mittels ALD ausgebildet wird, werden mehrfach sequenziell ein WF6-Gas und ein B2H6-Gas eingeleitet, um einen anfänglichen Wolframfilm auszubilden, und anschließend werden ein WF6-Gas und ein H2-Gas verwendet, so dass ein Wolframfilm ausgebildet wird. Es sei angemerkt, dass ein SiH4-Gas anstelle eines B2H6-Gases verwendet werden kann.
  • In dem Fall, in dem beispielsweise ein Oxidhalbleiterfilm, z. B. ein InGaZnOx-(X > 0)Film, unter Verwendung einer Abscheidungsvorrichtung mittels ALD ausgebildet wird, werden ein (CH3)3-In-Gas und ein O3-Gas sequenziell mehrfach eingeleitet, um eine InO2-Schicht auszubilden, ein (CH3)3-Ga-Gas und ein O3-Gas werden verwendet, um eine GaO-Schicht auszubilden, und dann werden ein (CH3)2-Zn-Gas und ein O3-Gas verwendet, um eine ZnO-Schicht auszubilden. Es sei angemerkt, dass die Reihenfolge dieser Schichten nicht auf dieses Beispiel beschränkt ist. Eine Mischverbindungsschicht, wie z. B. eine InGaO2-Schicht, eine InZnO2-Schicht, eine GaInO-Schicht, eine ZnInO-Schicht oder eine GaZnO-Schicht, kann durch Mischen dieser Gase ausgebildet werden. Es sei angemerkt, dass obwohl ein H2O-Gas, das durch Bubbling (Sprudeln oder Aufwallen) mit einem Inertgas, wie z. B. Ar, erhalten wird, statt eines O3-Gases verwendet werden kann, es jedoch bevorzugt wird, ein O3-Gas zu verwenden, das keinen Wasserstoff (H) enthält. Anstelle eines (CH3)3-In-Gases kann ein (C2H5)3-In-Gas verwendet werden. Anstelle eines (CH3)3-Ga-Gases kann ein (C2H5)3-Ga-Gas verwendet werden. Darüber hinaus kann ein (CH3)2-Zn-Gas verwendet werden.
  • (Ausführungsform 3)
  • Bei dieser Ausführungsform wird die Bauteilstruktur einer Halbleitervorrichtung beschrieben. Wie bei der Ausführungsform 1 beschrieben, kann die Halbleitervorrichtung einen Si-Transistor und einen OS-Transistor beinhalten. In einem derartigen Strukturbeispiel kann die Halbleitervorrichtung verkleinert werden, indem der Si-Transistor und der OS-Transistor übereinander angeordnet werden. Ein Strukturbeispiel einer Halbleitervorrichtung mit einer derartigen mehrschichtigen Struktur wird anhand von 17 beschrieben.
  • Hier wird eine Bauteilstruktur der PU 21 in 4A als Beispiel für die Halbleitervorrichtung beschrieben. 17 stellt typischerweise den Transistor MW1, den Transistor MA1, den Transistor MR1 und den Kondensator CB1 in der Schaltung RTC10 dar. Eine Querschnittsansicht entlang der Linie a1-a2 stellt die Querschnittsstruktur der Transistoren MW1 und MA2 in einer Kanallängsrichtung dar. Eine Querschnittsansicht entlang der Linie c1-c2 stellt die Querschnittsstruktur des Transistors MW1 in einer Kanalbreitenrichtung dar.
  • In 17 zeigen Bereiche, in denen Bezugszeichen und Schraffurmuster nicht angegeben sind, aus einem Isolator gebildete Bereiche. Diese Bereiche können unter Verwendung eines Isolators ausgebildet werden, der ein oder mehrere Materialien enthält, die aus Aluminiumoxid, Aluminiumnitridoxid, Magnesiumoxid, Siliziumoxid, Siliziumoxynitrid, Siliziumnitridoxid, Siliziumnitrid, Galliumoxid, Germaniumoxid, Yttriumoxid, Zirkoniumoxid, Lanthanoxid, Neodymoxid, Hafniumoxid, Tantaloxid und dergleichen ausgewählt werden. Alternativ können diese Bereiche unter Verwendung eines organischen Harzes, wie z. B. eines Polyimidharzes, eines Polyamidharzes, eines Acrylharzes, eines Siloxanharzes, eines Epoxidharzes oder eines Phenolharzes, ausgebildet werden.
  • <Transistoren MA1 und MR1>
  • Hier wird ein Planar-Feldeffekttransistor als jeder der Transistoren MA1 und MR1 verwendet. Jeder der Transistoren MA1 und MR1 wird unter Verwendung eines SOI-Halbleitersubstrats ausgebildet, das eine einkristalline Siliziumschicht beinhaltet. Ein Substrat 400 ist ein Substrat (z. B. ein einkristallines Siliziumsubstrat), das die einkristalline Siliziumschicht trägt. Eine Isolierschicht 401 ist eine eingebettete Oxid-(buried oxide, BOX-)Schicht zum Isolieren der einkristallinen Siliziumschicht von dem Substrat 400. Es ist unnötig zu erwähnen, dass ein Si-Transistor, wie z. B. der Transistor MA1, unter Verwendung eines einkristallinen Siliziumsubstrats vom Bulk-Typ ausgebildet werden kann. Die Bauteilstruktur jedes der Transistoren MA1 und MR1 ist nicht auf das Beispiel in 17 beschränkt. Beispielsweise kann ein 3D-Transistor (z. B. ein Fin-Transistor oder ein Tri-Gate-Transistor) verwendet werden, der unter Verwendung eines konvexen Teils des Halbleitersubstrats ausgebildet wird. Leiter 420 und 421 weisen Bereiche auf, die als Gate-Elektrode der Transistoren MA1 bzw. MR1 dienen. Isolierschichten 422 und 423 sind an Seitenflächen der Leiter 420 und 421 ausgebildet. Ein Kanalbereich und ein Verunreinigungsbereich werden in einer Si-Schicht 410 in selbstjustierender Weise ausgebildet, wobei die Leiter 420 und 421 sowie die Isolierschichten 422 und 423 als Masken beim Zusatz einer Verunreinigung verwendet werden. Die Transistoren MA1 und MR1 sind mit einer Isolierschicht 402 bedeckt.
  • <Transistor MW1>
  • Der Transistor MW1 weist eine Bauteilstruktur auf, die derjenigen des OS-Transistors 504 ähnlich ist. Die Bauteilstruktur des Transistors MW1 ist nicht auf dieses Beispiel beschränkt.
  • Der Transistor MW1 ist über einer Isolierschicht 403 ausgebildet. Der Transistor MW1 beinhaltet eine OS-Schicht 430, die einen Kanalbildungsbereich aufweist, Leiter 435 bis 438 und eine Gate-Isolierschicht 439. Der Transistor MW1 ist mit einer Isolierschicht 404 und einer Isolierschicht 405 bedeckt. Die OS-Schicht 430 des Transistors MW1 weist eine dreischichtige Struktur aus OS-Schichten 431 bis 433 auf, die einer dreischichtigen Struktur bei dem OS-Transistor 504 ähnlich ist (13A bis 13D). Der Leiter 436 weist einen Bereich auf, der als Gate-Elektrode des Transistors MW1 dient. Die Leiter 437 und 438 dienen jeweils als Source-Elektrode oder Drain-Elektrode des Transistors MW1.
  • Die Isolierschicht 403, die als Basis-Isolierschicht des Transistors MW1 dient, wird vorzugsweise unter Verwendung eines Isolators ausgebildet, der eine Funktion zum Verhindern der Diffusion von Wasserstoff von einer unteren Schicht in die OS-Schicht 430 aufweist. Dies hat einen Effekt, die Zuverlässigkeit des Si-Transistors zu verbessern, indem offene Bindungen von Silizium in der Si-Schicht durch Wasserstoff abgeschlossen werden. Im Gegensatz dazu dient, wie oben beschrieben, Wasserstoff als Verunreinigung, die die Zuverlässigkeit der OS-Schicht in dem OS-Transistor verschlechtert. Daher schließt die Isolierschicht 403 Wasserstoff in der unteren Schicht ein, und Wasserstoff diffundiert von der unteren Schicht in eine obere Schicht, so dass die Zuverlässigkeit sowohl des Transistors MA1 (Si-Transistors) als auch des Transistors MW1 (OS-Transistors) verbessert werden kann. Die Isolierschicht 403 kann beispielsweise unter Verwendung von Aluminiumoxid, Aluminiumoxynitrid, Galliumoxid, Galliumoxynitrid, Yttriumoxid, Yttriumoxynitrid, Hafniumoxid, Hafniumoxynitrid oder Yttrium-stabilisiertem Zirkonoxid (YSZ) ausgebildet werden. Insbesondere wird der Aluminiumoxidfilm vorzugsweise als Basis-Isolierschicht verwendet, da der Aluminiumoxidfilm einen hohen Blockier-(Sperr-)Effekt aufweist, um ein Durchdringen sowohl von Sauerstoff als auch von Verunreinigungen, wie z. B. Wasserstoff und Feuchtigkeit, zu verhindern.
  • <Kondensator CB1>
  • Ein Bereich, in dem ein Leiter 461 und ein Leiter 462 einander überlappen, wobei ein Dielektrikum dazwischen angeordnet ist, dient als der Kondensator CB1. Der Leiter 461 weist einen Bereich auf, der als Leitung RWL dient. Der Leiter 462 ist elektrisch mit der Gate-Elektrode (dem Leiter 420) des Transistors MA1 durch Leiter 463 bis 466 verbunden.
  • (Ausführungsform 4)
  • Bei dieser Ausführungsform werden ein elektronisches Bauelement sowie elektronische Geräte und dergleichen, die das elektronische Bauelement beinhalten, als Beispiele für eine Halbleitervorrichtung beschrieben.
  • <Beispiel für ein Herstellungsverfahren eines elektronischen Bauelements>
  • 18A ist ein Ablaufdiagramm, das ein Beispiel für ein Verfahren zum Herstellen eines elektronischen Bauelements zeigt. Das elektronische Bauelement wird auch als Halbleiterpaket oder IC-Paket bezeichnet. Dieses elektronische Bauelement hat verschiedene Normen und Namen abhängig von einer Anschlussextraktionsrichtung und einer Anschlussform. Beispiele für das elektronische Bauelement werden bei dieser Ausführungsform beschrieben.
  • Eine Halbleitervorrichtung, die einen Transistor beinhaltet, wird fertiggestellt, indem abtrennbare Bauelemente auf einer gedruckten Leiterplatte durch einen Aufbauvorgang (post-process, Post-Prozess) integriert werden. Der Post-Prozess kann durch Schritte in 18A vollendet werden. Insbesondere wird dann, nachdem ein Elementsubstrat, das in einem Waferprozess erhalten wird, fertiggestellt worden ist (Schritt S31), eine Rückfläche des Substrats geschliffen (Schritt S32). Das Substrat wird in diesem Schritt dünner gemacht, um die Verkrümmung oder dergleichen des Substrats in dem Waferprozess zu verringern und um das Bauelement zu verkleinern.
  • Die Rückfläche des Substrats wird geschliffen, und das Substrat wird in einem Vereinzelungs-Prozess in eine Vielzahl von Chips getrennt. Dann werden in einem Chipbondschritt die getrennten Chips separat aufgenommen, um an einem Leiterrahmen montiert und mit ihm verbunden zu werden (Schritt S33). In diesem Chipbondschritt wird der Chip durch ein geeignetes Verfahren in Abhängigkeit von einem Produkt, wie z. B. Harzbonden oder ein Tape-Bonden, mit dem Leiterrahmen verbunden. Es sei angemerkt, dass in dem Chipbondschritt der Chip an einem Interposer bzw. einer Zwischenschicht montiert werden kann, so dass er verbunden wird.
  • Dann wird ein Drahtbonden durchgeführt, um einen Leiter des Leiterrahmens mittels eines feinen Metalldrahts(Leitung) elektrisch mit einer Elektrode auf dem Chip zu verbinden (Schritt S34). Ein Silberdraht oder ein Golddraht kann als feiner Metalldraht verwendet werden. Ein Ballbonden oder ein Keilbonden kann als Drahtbonden eingesetzt werden.
  • Ein Verformungsschritt wird ausgeführt, um den dem Drahtbonden unterzogenen Chip mittels eines Epoxidharzes oder dergleichen abzudichten (Schritt S35). Durch den Verformungsschritt wird das elektronische Bauelement mit dem Harz gefüllt, so dass die Beschädigung eines montierten Schaltungsabschnitts oder Drahts wegen mechanischer Kraft von außen verringert werden kann. Außerdem kann die Verschlechterung der Eigenschaften wegen der Feuchtigkeit oder Staub verringert werden.
  • Anschließend wird der Leiter des Leiterrahmens plattiert. Danach wird der Leiter geschnitten und verarbeitet (Schritt S36). Dieser Plattierungsprozess verhindert ein Rosten des Leiters und unterstützt ein Löten beim Montieren des Chips auf einer gedruckten Leiterplatte in einem nachfolgenden Schritt.
  • Als Nächstes wird ein Druck (Markierung) an einer Oberfläche der Baueinheit ausgeführt (Schritt S37). Durch den letzten Prüfschritt (Schritt S38) wird das elektronische Bauelement fertiggestellt (Schritt S39).
  • Das vorstehende elektronische Bauelement kann die bei der vorstehenden Ausführungsform beschriebene Halbleitervorrichtung beinhalten. Daher kann das elektronische Bauelement weniger Strom verbrauchen und kleiner sein.
  • 18B ist eine schematische perspektivische Ansicht des fertiggestellten elektronischen Bauelements. 18B stellt eine schematische perspektivische Ansicht eines Quad-Flat-Packages (quad flat package, QFP) als Beispiel für das elektronische Bauelement dar. Wie in 18B beinhaltet ein elektronisches Bauelement 700 einen Leiter 701 und einen Schaltungsabschnitt 703. Das elektronische Bauelement 700 ist beispielsweise auf einer gedruckten Leiterplatte 702 montiert. Indem eine Vielzahl von elektronischen Bauelementen 700 in Kombination verwendet wird und elektrisch miteinander über der gedruckten Leiterplatte 702 verbunden ist, können die elektronischen Bauelemente 700 an einem elektronischen Gerät montiert werden. Eine fertiggestellte Leiterplatte 704 ist in dem elektronischen Gerät oder dergleichen bereitgestellt. Beispielsweise kann das elektronische Bauelement 700 als Random Access Memory, der Daten speichert, oder als Verarbeitungseinheit, die verschiedene Verarbeitungen ausführt, wie z. B. als Microcontroller (MCU) oder RFIC-Tag, verwendet werden.
  • Das elektronische Bauelement 700 kann als elektronisches Bauelement (IC-Chip) von elektronischen Geräten auf sehr verschiedenen Gebieten verwendet werden, wie z. B. digitaler Signalverarbeitung, softwaredefinierten Funksystemen, Avioniksystemen (elektronischen Geräten, die in Flugzeugen verwendet werden, wie z. B. Kommunikationssystemen, Navigationssystemen, Autopilot-Systemen und Flugmanagementsystemen), ASIC-Prototypenherstellung, medizinischer Bildverarbeitung, Stimmerkennung, Verschlüsselung, Bioinformatik, Emulatoren für mechanische Systeme und Radioteleskopen der Radioastronomie. Beispiele für ein derartiges elektronisches Gerät umfassen Anzeigevorrichtungen, Personal Computer (PC) oder Bildwiedergabevorrichtungen, die mit Aufzeichnungsmedien versehen sind (typischerweise Vorrichtungen, die den Inhalt von Aufzeichnungsmedien, wie z. B. Digital Versatile Disks (DVD), wiedergeben und Bildschirme zum Anzeigen der wiedergegebenen Bilder aufweisen). Weitere Beispiele für ein elektronisches Gerät, das mit dem elektronischen Bauelement einer Ausführungsform der vorliegenden Erfindung ausgestattet werden kann, umfassen Mobiltelefone, Spielkonsolen einschließlich tragbarer Spielkonsolen, tragbare Datenendgeräte, E-Book-Lesegeräte, Kameras (z. B. Videokameras und digitale Fotokameras), tragbare Anzeigevorrichtungen oder Endgeräte (z. B. am Kopf getragene Anzeigevorrichtungen oder Endgeräte, Anzeigevorrichtungen oder Endgeräte in Form einer Schutzbrille, Anzeigevorrichtungen oder Endgeräte in Form einer Brille, Anzeigevorrichtungen oder Endgeräte in Form eines Armbandes, Anzeigevorrichtungen oder Endgeräte in Form eines Armreifs und Anzeigevorrichtungen oder Endgeräte in Form einer Halskette), Navigationssysteme, Audiowiedergabevorrichtungen (z. B. Auto-Audiosysteme und digitale Audiospieler), Kopierer, Telefaxgeräte, Drucker, Multifunktionsdrucker, Geldautomaten (GA) und Warenautomaten. 19A bis 19H stellen konkrete Beispiele für derartige elektronische Geräte dar.
  • <Elektronisches Gerät>
  • 19A bis 19F stellen Beispiele für ein elektronisches Gerät dar, das einen Anzeigeabschnitt beinhaltet und durch eine Batterie betrieben wird.
  • Eine tragbare Spielkonsole 900 in 19A beinhaltet ein Gehäuse 901, ein Gehäuse 902, einen Anzeigeabschnitt 903, einen Anzeigeabschnitt 904, ein Mikrofon 905, einen Lautsprecher 906, eine Bedienungstaste 907 und dergleichen. Der Anzeigeabschnitt 903 ist mit einem als Eingabevorrichtung dienenden Touchscreen versehen, den man mit einem Stift 908 oder dergleichen handhaben kann.
  • Das Informationsendgerät 910 in 19B beinhaltet ein Gehäuse 911, einen Anzeigeabschnitt 912, ein Mikrofon 917, einen Lautsprecherabschnitt 914, eine Kamera 913, einen externen Verbindungsabschnitt 916, einen Bedienungsknopf 915 und dergleichen. Ein Anzeigefeld, bei dem ein flexibles Substrat verwendet wird, und ein Touchscreen sind in dem Anzeigeabschnitt 912 bereitgestellt. Das Informationsendgerät 910 kann beispielsweise als Smartphone, Mobiltelefon, Tablet-Informationsendgerät, Tablet-PC oder E-Book-Lesegerät verwendet werden.
  • Ein Laptop 920 in 19C beinhaltet ein Gehäuse 921, einen Anzeigeabschnitt 922, eine Tastatur 923, ein Zeigegerät 924 und dergleichen.
  • Eine Videokamera 940 in 19D beinhaltet ein Gehäuse 941, ein Gehäuse 942, einen Anzeigeabschnitt 943, Bedienungstasten 944, eine Linse 945, ein Gelenk 946 und dergleichen. Die Bedienungstasten 944 und die Linse 945 sind in dem Gehäuse 941 bereitgestellt, und der Anzeigeabschnitt 943 ist in dem Gehäuse 942 bereitgestellt. Die Gehäuse 941 und 942 sind durch das Gelenk 946 miteinander verbunden, und der Winkel zwischen den Gehäusen 941 und 942 kann mit dem Gelenk 946 verändert werden. Es kann die Richtung eines Bildes auf dem Anzeigeabschnitt 943 verändert werden, und je nach dem Winkel zwischen den Gehäusen 941 und 942 kann zwischen Anzeigen und Nichtanzeigen eines Bildes gewechselt werden.
  • 19E stellt ein Beispiel für ein Informationsendgerät in Form einer Armspange dar. Ein Informationsendgerät 950 beinhaltet ein Gehäuse 951, einen Anzeigeabschnitt 952 und dergleichen. Der Anzeigeabschnitt 952 wird von dem Gehäuse 951 mit einer gekrümmten Oberfläche getragen. Ein Anzeigefeld, das unter Verwendung eines flexiblen Substrats ausgebildet wird, ist in dem Anzeigeabschnitt 952 bereitgestellt, wodurch das Informationsendgerät 950 ein benutzerfreundliches Informationsendgerät sein kann, das flexibel und leicht ist.
  • 19F stellt ein Beispiel für ein Informationsendgerät in Form einer Armbanduhr dar. Ein Informationsendgerät 960 beinhaltet ein Gehäuse 961, einen Anzeigeabschnitt 962, ein Band 963, eine Schnalle 964, einen Bedienungsknopf 965, einen Eingangs-/Ausgangsanschluss 966 und dergleichen. Das Informationsendgerät 960 kann verschiedene Applikationen ausführen, wie z. B. Mobiltelefongespräche durchführen, E-Mails schicken und empfangen, Texte zeigen und bearbeiten, Musik wiedergeben sowie Internet-Kommunikation und Computerspiele ausführen.
  • Die Anzeigefläche des Anzeigeabschnitts 962 ist gekrümmt, und Bilder können auf der gekrümmten Anzeigefläche angezeigt werden. Der Anzeigeabschnitt 962 beinhaltet ferner einen Berührungssensor, und man kann ihn durch Berühren des Bildschirms mit seinem Finger, einem Stift oder dergleichen bedienen. Zum Beispiel kann durch Berühren eines Icons 967, das auf dem Anzeigeabschnitt 962 angezeigt wird, eine Applikation gestartet werden. Mit dem Bedienungsknopf 965 können verschiedene Funktionen ausgeführt werden, wie z. B. Zeiteinstellung, Ein-/Ausschalten des Stroms, Ein-/Ausschalten der drahtlosen Kommunikation, Aktivieren und Deaktivieren eines Ruhemodus sowie Aktivieren und Deaktivieren eines Stromsparmodus. Zum Beispiel können die Funktionen des Bedienungsknopfs 965 durch das Betriebssystem, das in dem Informationsendgerät 960 integriert ist, eingestellt werden.
  • Bei dem Informationsendgerät 960 kann die Nahbereichskommunikation, die ein Kommunikationsverfahren entsprechend einem bestehenden Kommunikationsstandard ist, zum Einsatz kommen. In diesem Fall kann beispielsweise gegenseitige Kommunikation zwischen dem Informationsendgerät 960 und einem Headset, das drahtlose Kommunikation ausführen kann, ausgeführt werden, und somit ist ein Freisprechen möglich. Das tragbare Informationsendgerät 960 beinhaltet außerdem den Eingangs-/Ausgangsanschluss 966, und Daten können über ein Verbindungselement direkt an ein weiteres Informationsendgerät gesendet und von ihm empfangen werden. Ein Aufladen durch den Eingangs-/Ausgangsanschluss 966 ist möglich. Es sei angemerkt, dass der Ladevorgang ohne den Eingangs-/Ausgangsanschluss 966 auch durch drahtlose Stromzufuhr ausgeführt werden kann.
  • 19G stellt einen elektrischen Gefrier-Kühlschrank als Beispiel für ein elektrisches Haushaltsgerät dar. Ein elektrischer Gefrier-Kühlschrank 970 beinhaltet ein Gehäuse 971, eine Kühlschranktür 972, eine Gefrierschranktür 973 und dergleichen.
  • 19H ist eine Außenansicht, die ein Strukturbeispiel eines Kraftfahrzeugs darstellt. Ein Kraftfahrzeug 980 beinhaltet eine Karosserie 981, Räder 982, ein Armaturenbrett 983, Scheinwerfer 984 und dergleichen.
  • Ein elektronisches Bauelement, das die bei der vorstehenden Ausführungsform beschriebene Halbleitervorrichtung beinhaltet, ist in den bei dieser Ausführungsform beschriebenen elektronischen Geräten bereitgestellt. Daher kann ein elektronisches Gerät bereitgestellt werden, das weniger Strom verbraucht und stabil arbeiten kann.
  • [Beispiel 1]
  • Bei der Ausführungsform 1 ist der Fall beschrieben worden, in dem der Leckstrom der Verarbeitungseinheit effizient durch Verringerung eines Overheads aufgrund eines normalen Betriebs der Halbleitervorrichtung verringert werden kann, indem die Halteschaltung, die den OS-Transistor und den Kondensator beinhaltet, als Sicherungsschaltung bereitgestellt wird. Die Verarbeitungseinheit 21, an der der Cache in 4A montiert ist, wurde hergestellt, um eine effiziente Verringerung des Leckstroms festzustellen.
  • <Verarbeitungseinheit (Testchip)>
  • Eine Verarbeitungseinheit, bei der ein CPU-Kern und ein Cache eingebaut sind, wurde hergestellt. Ein Chip dieser Verarbeitungseinheit wurde unter Verwendung eines einkristallinen SOI-Siliziumwafers ausgebildet. Eine Oxidhalbleiterschicht eines OS-Transistors wurde unter Verwendung eines CAAC-OS ausgebildet. Der CAAC-OS war ein In-Ga-Zn-Oxid, das mit einer Sputtereinrichtung abgeschieden wurde. „CAAC-IGZO” in der Tabelle 1 ist ein In-Ga-Zn-Oxid mit einer CAAC-Struktur. Bei dieser Verarbeitungseinheit beträgt der Technologieknoten eines CAAC-IGZO-Transistors 60 nm, und der Technologieknoten eines Si-Transistors beträgt 180 nm. Die Spezifikationen dieser Verarbeitungseinheit sind unten gezeigt. [Tabelle 1]
    Herstellungstechnologie Si: 180 nm CAAC-IGZO: 60 nm
    Versorgungsspannung Si: 1,5 V CAAC-IGZO: 2,5 V/1 V
    Architektur 32-bit RISC (ARM Cortex-M0)
    Taktfrequenz 30 MHz
    Implementierung von Sicherungsschaltungen Eingebaute SRAM und Flipflops
  • 20 zeigt eine Mikrofotografie einer hergestellten Verarbeitungseinheit (eines Chips). 21A ist ein Blockschema eines hergestellten Prozessors. Der CPU-Kern ist ARM Cortex-M0 (Design start edition, wobei Cortex-M0 ein eingetragenes Warenzeichen ist). Der Cache ist ein 4-Kbyte-SRAM. Wie in 21A dargestellt, beinhaltet diese Verarbeitungseinheit den CPU-Kern (nachstehend als M0-Kern bezeichnet), das SRAM, eine Bus-Schnittstelle (Bus I/F), eine Taktsteuerschaltung, einen Stromschalter, eine Stromverwaltungseinheit (PMU), einen Pegelverschieber (level shifter, LS) und einen Isolator. Der Pegelverschieber reguliert den Potentialpegel eines Steuersignals des OS-Transistors. Ein Bezugstaktsignal (30 MHz) und ein Unterbrechungssignal werden von außen in diese Verarbeitungseinheit eingegeben. VDD (1,8 V) und IGZO_VDD (2,5 V) sind hohe Stromversorgungspotentiale, die von außen eingegeben werden.
  • [Flipflopschaltung]
  • Alle Flipflopschaltungen (841 Bits) in dem M0-Kern weisen Schaltungskonfigurationen auf, die derjenigen der Speicherschaltung 100 in 6 ähnlich sind, und beinhalten Sicherungsschaltungen. Wie in 21B dargestellt, beinhaltet ein Teil der Sicherungsschaltung einen Si-Transistor und wird in der gleichen Schicht ausgebildet wie die Flipflopschaltung. Der CAAC-IGZO-Transistor ist über der Flipflopschaltung angeordnet. Die Tabelle 2 zeigt die Spezifikationen der hergestellten Flipflopschaltung. L stellt eine Kanallänge dar, W stellt eine Kanalbreite dar, und tEOX stellt eine äquivalente Oxidfilmdicke dar. [Tabelle 2]
    CAAC-IGZO-Transistor L: 60 nm W: 40 nm
    Si-Transistor L: 180 nm W: 4 μm oder 6 μm
    Kondensator 50 fF (tEOX = 10 nm)
    Fläche 33,8 μm × 61,4 μm
  • Sicherungsschaltungen, die CAAC-IGZO-Transistoren beinhalten, sind an allen Speicherzellen des SRAM montiert. Zwei CAAC-IGZO-Transistoren werden pro Bit der Speicherzelle verwendet; daher sind 65.536 CAAC-IGZO-Transistoren montiert. Wie in 21C dargestellt, beinhaltet die Sicherungsschaltung der Speicherzelle nur den CAAC-IGZO-Transistor und einen Speicherkondensator; folglich ist die gesamte Sicherungsschaltung über der Speicherzelle angeordnet.
  • Die Stromschalter sind in dem M0-Kern, dem SRAM und der Bus-Schnittstelle bereitgestellt, um ein Power-Gating auszuführen. Die PMU steuert die Sicherungsschaltungen der Flipflopschaltung und des SRAM sowie die Stromschalter. Das Stromversorgungspotential VDD einer Logikschaltung beträgt 1,8 V, und ein hohes Potential, das an ein Gate des CAAC-IGZO-Transistors angelegt wird, beträgt 2,5 V (VDD_IGZO). Das hohe Potential wird zum Kompensieren eines Spannungsabfalls aufgrund der Schwellenspannung des CAAC-IGZO-Transistors verwendet, wenn Daten in die Sicherungsschaltung geschrieben werden. Ein Potential, das an das Gate zum Ausschalten des CAAC-IGZO-Transistors angelegt wird, beträgt –1 V und reguliert den Sperrstrom.
  • <SRAM mit einer Sicherungsschaltung>
  • 22A bis 22C stellen eine Struktur einer SRAM-Speicherzelle dar. 22A ist ein Schaltplan der Speicherzelle. 22B ist ein Schema, das das Layout der Speicherzelle zeigt. 22C stellt schematisch die mehrschichtige Struktur der Speicherzelle dar.
  • Die Sicherungsschaltung, die an der SRAM-Speicherzelle montiert ist, beinhaltet zwei CAAC-IGZO-Transistoren und zwei Speicherkondensatoren. Die Sicherungsschaltung ist mit einer Inverterschleife verbunden. Die CAAC-IGZO-Transistoren und die Speicherkondensatoren sind über einer Speicherzelle des Si-Transistors ausgebildet. In der Schicht umfassend den OS-Transistor und den Kondensator in 22B stellen die Mittelpunkte der Kreise die CAAC-IGZO-Transistoren dar, und die Speicherkondensatoren besetzen die anderen Bereiche. Eine Leitungsschicht ist über der Schicht umfassend den OS-Transistor und den Kondensator ausgebildet. 22B deutet darauf hin, dass sich die Anordnungsfläche der Speicherzelle nicht infolge des Zusatzes der Sicherungsschaltung vergrößert. Die Tabelle 3 zeigt die Spezifikationen der hergestellten SRAM-Speicherzelle. [Tabelle 3]
    CAAC-IGZO-Transistor L: 60 nm W: 40 nm
    Si-Transistor L: 180 nm W: 1,6 μm oder 32 μm
    Kondensator 51 fF (tEOX = 10 nm)
    Fläche 98,6 μm2 (5,8 μm × 17,0 μm)
  • <SRAM-Modul>
  • 23 ist ein Blockschema eines SRAM-Moduls. Das SRAM-Modul (auch einfach als SRAM bezeichnet) beinhaltet ein Speicherarray, eine Peripherieschaltung und einen Pegelverschieber. Das Speicherarray beinhaltet vier Sub-Arrays (128 Zeilen × 64 Spalten). Wie in 23 dargestellt, umfasst die Peripherieschaltung eine Steuerlogikschaltung, einen Zeilendecoder, einen Wortleitungstreiber, einen Spaltendecoder, eine Vorlade-und-Ausgleichs-Schaltung, einen Leseverstärker, einen Schreibtreiber und einen Ausgabetreiber. ADDR ist ein Adressensignal, WDATA ist ein Datensignal, das in das Speicherarray geschrieben wird, und RDATA ist ein Datensignal, das aus dem Speicherarray gelesen wird. CE, GW und BW sind Befehlssignale, die durch die Steuerlogikschaltung verarbeitet werden. Ein Signal PSW_PERI ist ein Steuersignal eines Stromschalters für die Peripherieschaltung und eines Stromschalters für den Pegelverschieber. Ein Signal PSW_MEM ist ein Steuersignal eines Stromschalters für das Speicherarray. Die PMU erzeugt das Signal PSW_PERI und das Signal PSW_MEM. In dem Fall, in dem sich die Steuersignale (das Signal PSW_PERI und das Signal PSW_MEM) auf niedrigen Pegeln befinden, führt der Stromschalter dieser Verarbeitungseinheit einen Strom zu. In dem Fall, in dem sich die Steuersignale (das Signal PSW_PERI und das Signal PSW_MEM) auf hohen Pegeln befinden, unterbricht der Stromschalter dieser Verarbeitungseinheit die Stromzufuhr.
  • Der SRAM weist drei Stromdomänen und dazu gehörige Stromschalter auf. Bei dieser Verarbeitungseinheit werden grobkörnige Header-Stromschalter verwendet. Die hohen Stromversorgungspotentiale der Peripherieschaltung und des Speicherarrays sind SRAM_VDDD (1,8 V) bzw. SRAM_VDDM (1,8 V). Die Stromversorgungspotentiale des Pegelverschiebers sind SRAM_VDDH (2,5 V) und SRAM_VDDL (–1 V). Der Pegelverschieber ändert den Potentialpegel des Signals OSS, das aus der PMU eingegeben wird.
  • 24 und 25 sind Ablaufdiagramme eines Power-Gating-Vorgangs des SRAM-Moduls. 24 zeigt einen Vorgang zur Unterbrechung der Stromzufuhr durch das Power-Gating, und 25 zeigt einen Vorgang zur Zurücksetzung von einem Ausschaltzustand in einen normalen Zustand.
  • Wie anhand von 9 beschrieben, wird bei dem Datensicherungs- und Datenrücksicherungsvorgang des Speicherarrays nur das Gate-Signal (OSS) des CAAC-IGZO-Transistors gesteuert. Die Stromzufuhr kann unterbrochen werden, gleich nachdem Daten in die Sicherungsschaltung gespeichert worden sind. Die PMU steuert einen Betrieb des Stromschalters und das Signal OSS. Der Speicherkondensator der Sicherungsschaltung wird aufgeladen oder entladen, während sich das Signal OSS auf einem hohen Pegel befindet; daher wird die Datensicherungszeit hauptsächlich durch die elektrischen Eigenschaften des CAAC-IGZO-Transistors und die Kapazität des Speicherkondensators bestimmt.
  • Die Datenrücksicherungszeit ist die Summe der Zeit, die gebraucht wird, um eine Stromversorgungsleitung zu stabilisieren, und der Zeit, die gebraucht wird, um Daten von der Sicherungsschaltung in das Speicherarray zurückzusichern. Damit die Zurücksetzung in den normalen Betrieb ausgeführt wird, werden die Stromschalter für das Speicherarray und die Peripherieschaltung eingeschaltet, und dann wird das Signal OSS auf einen hohen Pegel eingestellt, um Daten zurückzusichern. Als Nächstes wird der Stromschalter für die Speicherzelle eingeschaltet, während sich das Signal OSS auf einem hohen Pegel befindet. Wenn eine Stromversorgungsleitung zum Zuführen von SRAM_VDDM stabilisiert wird, kehrt der SRAM in den Zustand vor der Stromabschaltung zurück. Die Zeit zum Stabilisieren der Stromversorgungsleitung schwankt in Abhängigkeit von der Ladekapazität aufgrund der Stromversorgungsleitung.
  • Die Minimalzeit, die zur Sicherung und Rücksicherung in dem SRAM gebraucht wird, wurde ausgewertet. Die Ergebnisse sind in 26 gezeigt. Alle Daten des Speicherarrays wurden in 2 Taktzyklen (ungefähr 66 ns) gesichert. Alle Daten wurden in 4 Taktzyklen (ungefähr 132 ns) nach der Stromanschaltung zurückgesichert. Nachdem die Daten zurückgesichert worden waren, konnte ein normaler Betrieb ausgeführt werden. Eine ähnliche Auswertung wurde unter der Bedingung durchgeführt, unter der die Temperatur 85°C ist und das Stromversorgungspotential VDD um 10% verringert wird. Die Zeit, die zur Sicherung und Rücksicherung gebraucht wurde, wurde auch unter dieser Bedingung nicht geändert. Der hergestellte SRAM kann auf diese Weise in kurzer Zeit von dem Ausschaltzustand zurückkehren; daher kann der hergestellte SRAM ein temporal feinkörniges Power-Gating ausführen und ist für einen eingebauten SRAM geeignet. Beispielsweise wird das 16-Kbyte-Speicherarray in Blöcke unterteilt, in denen jeweils ein Power-Gating je 4 Kbyte ausgeführt werden kann. Mit einer derartigen Struktur wird die Stromzufuhr zu dem Block, auf den nicht zugegriffen wird, durch ein Power-Gating unterbrochen. Der Block, bei dem die Stromzufuhr unterbrochen wird, kann in 4 Taktzyklen zurückkehren, um bei Bedarf verwendet zu werden. Der Leckstrom wird höher, wenn die Anzahl von SRAM-Bits größer wird; daher ist es effektiv, den Block auch für eine kurze Zeit in einen Ruhezustand zu versetzen, damit der Standby-Strom des Prozessors verringert wird. Auf diese Weise kann diese Verarbeitungseinheit ein räumlich getrenntes Power-Gating ausführen; daher können nicht nur der Standby-Strom, sondern auch der Stromverbrauch in dem normalen Betrieb effektiv verringert werden.
  • <Flipflopschaltung>
  • Die Sicherungs- und Rücksicherungszeit wurde durch das Betriebsverfahren in 7 verkürzt. Wenn die Sicherungsschaltung mit einer Ladung zur Datenhaltung im normalen Betrieb vorgeladen wird, kann die Sicherungszeit verkürzt werden. Das liegt daran, dass die Entladegeschwindigkeit des n-Kanal-Transistors höher ist als die Ladegeschwindigkeit des n-Kanal-Transistors. Wenn sich das Vorladesteuersignal OSC auf einem niedrigen Pegel befindet und sich das Gate-Steuersignal OSG des CAAC-IGZO-Transistors auf einem hohen Pegel befindet, wird ein Halteknoten FN der Sicherungsschaltung auf einen hohen Pegel aufgeladen. Wenn OSC in einem Power-Gating-Vorgang auf einen hohen Pegel eingestellt wird, wird das Potential des Halteknotens FN in Abhängigkeit von Daten auf der Slave-Seite der Flipflopschaltung geändert. Der Speicherkondensator hält eine Ladung aufrecht, wenn es sich bei den Daten der Flipflopschaltung um „1” handelt, und er wird entladen, wenn es sich bei den Daten der Flipflopschaltung um „0” handelt. Danach wird ein Sicherungsvorgang vollendet, indem OSG auf einen niedrigen Pegel eingestellt wird. Die Stromzufuhr kann gleich nach dem Sicherungsvorgang unterbrochen werden. Daten werden durch Betreiben einer Leseschaltung, die Si-Transistoren (MA1 und MR1 in 6) beinhaltet, zurückgesichert. Daten werden auf die Master-Seite der Flipflopschaltung zurückgesichert, indem das Signal OSR auf einen hohen Pegel eingestellt wird, nachdem die Flipflopschaltung zurückgesetzt worden ist.
  • Die Minimalzeit, die zur Sicherung und Rücksicherung in einer Flipflopschaltung gebraucht wird, wurde ausgewertet. Die Ergebnisse sind in 27 gezeigt. Wie bei dem SRAM wurden Daten in 2 Taktzyklen (ungefähr 66 ns) in der Flipflopschaltung gesichert. Ein Datenrücksicherungsvorgang kann in 1 Taktzyklus vollendet werden. Die Anstiegszeit der Stromversorgungsleitung wurde infolge eines Abkopplungskondensators verlängert; daher dauerte es 6 Taktzyklen, einen normalen Betrieb auszuführen, nachdem der Stromschalter eingeschaltet worden ist. Eine ähnliche Auswertung wurde unter der Bedingung durchgeführt, unter der die Temperatur 85°C ist und das Stromversorgungspotential VDD um 10% verringert wird. Die Rücksicherungszeit wurde um 3 Taktzyklen verlängert, da der Einfluss der Eigenschaften des Si-Transistors groß war.
  • Wie in 27 dargestellt, wurde ein SLEEP-Signal auf einen hohen Pegel eingestellt, während das Stromversorgungspotential erhöht wurde. Dies deutet darauf hin, dass der M0-Kern in den Zustand vor der Stromabschaltung zurückkehrt, d. h. einen Zustand, in dem ein Befehl zum Ausgeben des SLEEP-Signals ausgeführt wird. Mit anderen Worten: Es wird festgestellt, dass diese Verarbeitungseinheit ein Power-Gating ausführen kann, indem eine Flipflopschaltung mit einer Sicherungsschaltung versehen wird.
  • Wenn die Stromzufuhr, wie in 27 dargestellt, in dem Ruhezustand unterbrochen wird, dauert es vergleichsweise eine lange Zeit, das Stromversorgungspotential (CORE_VDD) des M0-Kerns zu erhöhen. Daher wurde festgestellt, ob die Rücksicherungszeit des M0-Kerns durch eine Spannungsskalierung verkürzt werden kann. Insbesondere wurde ein Vorgang zum Wiederaufnehmen der Stromzufuhr von dem Ruhezustand, in dem CORE_VDD 0,7 V ist, ohne dass es auf 0 V verringert wird, untersucht. Bei diesem Vorgang führte die FF einen Spannungsskalierungsvorgang aus, während Daten in die Sicherungsschaltung gesichert wurden. Es sei angemerkt, dass 0,7 V durch eine tatsächliche Auswertung erhalten wurde. 28 zeigt die Auswertungsergebnisse.
  • Wie in 28 dargestellt, wurde CORE_VDD von 0,7 V in 1 Taktzyklus erhöht. Zudem kann die Flipflopschaltung einen normalen Betrieb in 4 Taktzyklen ausführen, nachdem der Stromschalter eingeschaltet worden ist. Wie in 29 dargestellt, gingen in dem Fall, in dem die Flipflopschaltung keinen Sicherungsmechanismus aufwies, interne Daten verloren, wenn CORE_VDD niedriger als oder gleich 1,3 V war. Daher ist es unmöglich, CORE_VDD in dem Ruhezustand bei einer Verarbeitungseinheit, die keinen Sicherungsmechanismus aufweist, auf 0,7 V zu verringern. Bei dieser Verarbeitungseinheit beinhaltet die Flipflopschaltung eine Sicherungsschaltung, die Daten auch in dem Ausschaltmodus halten kann; somit ist es möglich, CORE_VDD in dem Ruhezustand auf 0,7 V zu verringern.
  • 29 zeigt die Beziehung zwischen CORE_VDD und dem Leckstrom. Bei dieser Verarbeitungseinheit war der Leckstrom in dem Fall, in dem CORE_VDD 0,7 V betrug, ungefähr 1/10 desjenigen in dem Fall, in dem CORE_VDD 1,8 V betrug, und er war ungefähr 1/5 desjenigen in dem Fall, in dem CORE_VDD 1,3 V betrug. Daher kann in dem Fall, in dem diese Verarbeitungseinheit in kurzer Zeit eingeschaltet wird, gleich nachdem sie in einen Ruhezustand versetzt worden ist, die Rücksicherung-Overheadzeit verkürzt werden, nicht dadurch, dass ein Power-Gating ausgeführt wird, bei dem CORE_VDD auf 0 V verringert wird, sondern dadurch, dass eine Spannungsskalierung ausgeführt wird, bei der CORE_VDD, das höher als 0 V ist, in dem Ruhezustand zugeführt wird. Wie bei der Ausführungsform 1 beschrieben, nehmen dann, wenn ein Power-Gating mit einer Spannungsskalierung kombiniert ist, Gelegenheiten zu, diese Verarbeitungseinheit in den Ruhezustand zu versetzen, so dass der Stromverbrauch dieser Verarbeitungseinheit effizient verringert werden kann.
  • <Auswertung der Stromabnahme>
  • Der Stromverbrauch dieser Verarbeitungseinheit wurde ausgewertet. 30 zeigt schematisch den Betrieb dieser Verarbeitungseinheit unter Verwendung eines Auswertungsprogramms. Ein Aktiv-Modus und ein Sleep-Modus werden regelmäßig wiederholt. Bei dem Auswertungsprogramm handelt es sich bei den Strommodi um einen Einschaltmodus und einen Ausschaltmodus. WFI (ein Befehl, um den M0-Kern in den Sleep-Modus zu versetzen) wird ausgeführt, so dass das SLEEP-Signal aus dem M0-Kern ausgegeben wird. Die PMU nimmt eine Steuerung des Sicherungsvorgangs unter Verwendung des SLEEP-Signals als Auslöser auf. Ein Unterbrechungssignal von außen wird zum Einschalten des M0-Kerns verwendet. Die PMU nimmt den Rücksicherungsvorgang unter Verwendung des Unterbrechungssignals als Auslöser auf.
  • Wenn Daten in die Flipflopschaltung zurückgesichert werden, führt der M0-Kern WFI aus und gibt das SLEEP-Signal aus. Wenn der M0-Kern einen Unterbrechungsvorgang aufnimmt, wird das SLEEP-Signal auf einen niedrigen Pegel eingestellt, und der Sleep-Modus wird beendet. Es sei angemerkt, dass der Aktiv-Modus einem normalen Modus entspricht, in dem der normale Betrieb ausgeführt wird.
  • In der Annahme, dass eine Verarbeitungseinheit für einen Sensor verwendet wird, wurden drei Fälle mit verschiedenen Zeiten im Sleep-Modus, die in 31C gezeigt sind, festgelegt. In den drei Fällen beträgt die Aktiv-Zeit ungefähr 1 ms, und der M0-Kern führt einen Befehl zum Zugriff auf den SRAM und eine externe Schnittstelle aus. In dem Fall 1 beträgt die Sleep-Zeit 1 ms. Es wird angenommen, dass ein Unterbrechungssignal aus einem Beschleunigungssensor jede 1 ms eingegeben wird. In dem Fall 2 beträgt die Sleep-Zeit 1 s. Es wird angenommen, dass die Verarbeitungseinheit jede Sekunde Daten eines Temperatursensors erhält. In dem Fall 3 beträgt die Sleep-Zeit 100 s. Es wird angenommen, dass sich die Verarbeitungseinheit lange Zeit in dem Ruhezustand befindet.
  • Der Stromverbrauch in dem Fall 1, dem Fall 2 und dem Fall 3 wurde gemessen. Der Stromverbrauch im Falle von Clock-Gating wurde mit demjenigen im Falle von Power-Gating verglichen. 31A zeigt die Messergebnisse des Stromverbrauchs des M0-Kerns, und 31B zeigt die Messergebnisse des Stromverbrauchs des SRAM. Die Messung wurde bei Raumtemperatur und auf einem Stromversorgungspotential VDD von 1,7 V durchgeführt. In den Fällen 1 bis 3 konnte das Power-Gating mehr Strom verringern als das Clock-Gating. Im Falle von Power-Gating war in dem Fall 3 der Stromverbrauch des M0-Kerns ungefähr 160 nW, und der Stromverbrauch des SRAM war ungefähr 0,32 nW. Bei dieser Verarbeitungseinheit konnte das Power-Gating den Standby-Strom um 99% oder mehr verringern. Wenn die Kapazität des SRAM zunimmt, erhöht sich die Strommenge des SRAM, die durch das Power-Gating verringert wird. 31D zeigt die Messergebnisse des Stromverbrauchs des SRAM im schlimmsten Fall der Leckage. Im schlimmsten Fall der Leckage ist der Stromabnahmeeffekt durch das Power-Gating offensichtlich. Im Falle von Power-Gating war der Stromverbrauch des SRAM in dem Fall 3 ungefähr 45 nW. Im schlimmsten Fall der Leckage ist die Chiptemperatur hoch (85°C), und das Stromversorgungspotential VDD wird um 10%, d. h. auf 1,98 V, erhöht.
  • Die Energie, die gebraucht wird, um den CAAC-IGZO-Transistor zu steuern, wurde ausgewertet. Der Stromverbrauch einer 2,5 V-Stromversorgungsleitung zur Steuerung des CAAC-IGZO-Transistors wurde gemessen, und die Energie, die gebraucht wird, um einen Sicherungsvorgang und einen Rücksicherungsvorgang zu steuern, wurde abgeschätzt. Die Energie der SRAM-Speicherzelle war 123 fJ/Bit, und die Energie der Flipflopschaltung in dem M0-Kern war 150 fJ/Bit. Die Energie, die gebraucht wird, um den Speicherkondensator der Sicherungsschaltung aufzuladen, hängt von der Kapazität des Kondensators und der Spannung ab. Wenn die Speicherkapazität 50 fF war und die Spannung 1,8 V war, war die maximale Energie 81 fJ. Die Sicherungsschaltung, die den CAAC-IGZO-Transistor beinhaltet, weist eine ähnliche Konfiguration auf wie diejenige der DRAM-Speicherzelle, und die Energie beim Datenschreib- und Lesevorgang ist niedrig. Es ist sehr effektiv, die von der Sicherungsschaltung verbrauchte Energie zu verringern, um den Strom zu verringern.
  • Der CAAC-IGZO-Transistor weist einen sehr niedrigen Sperrstrom auf. Es wurde festgelegt, dass diese Verarbeitungseinheit, die einen 60 nm-CAAC-IGZO-Transistor beinhaltet, das Power-Gating lange Zeit, nämlich zehn Tage, ausführen konnte. Beispielhaft betrug der gemessene Sperrstrom pro Mikrometer einer Kanalbreite bei 85°C 6 Yoctoampere (6 × 10–24) A/μm. Dies zeigt, dass dann, wenn die Speicherkapazität mindestens 10 fF ist, die Sicherungsschaltung Daten bei 85°C zehn Jahre halten kann. Das heißt, dass die Sicherungsschaltung einer Ausführungsform der vorliegenden Erfindung als nichtflüchtiger Speicher verwendet werden kann.
  • Es sei angemerkt, dass bei einer Speicherschaltung, die den sehr niedrigen Sperrstrom eines Transistors, der eine Oxidhalbleiterschicht in einem Kanalabschnitt beinhaltet, nützt, dem Transistor, der die Oxidhalbleiterschicht beinhaltet, eine vorbestimmte Spannung in einer Datenhalteperiode stetig zugeführt werden könnte. Beispielsweise könnte eine Spannung, die den Transistor vollständig ausschaltet, einem Gate des Transistors stetig zugeführt werden. Alternativ kann eine Spannung, die die Schwellenspannung des Transistors verschiebt, um den Transistor in einen selbstsperrenden Zustand zu versetzen, einem Rückgate des Transistors stetig zugeführt werden. In einem derartigen Fall wird in der Datenhalteperiode der Speicherschaltung die Spannung zugeführt. Jedoch wird nur sehr wenig Strom verbraucht, da fast kein Strom fließt. Dank des geringen Stromverbrauchs kann die Speicherschaltung auch dann als im Wesentlichen nichtflüchtig angesehen werden, wenn der Speicherschaltung die vorbestimmte Spannung zugeführt wird.
  • In diesem Beispiel wird es festgestellt, dass unter Verwendung der Sicherungsschaltung, die den OS-Transistor beinhaltet, diese Verarbeitungseinheit, die den Cortex-M0-Kern und den eingebauten SRAM beinhaltet, durch eine Kombination von Power-Gating und Spannungsskalierung den Standby-Strom effektiv verringern kann.
  • Erläuterung der Bezugszeichen
    • BKC1: Schaltung, BKC2: Schaltung, BKC10: Schaltung, BKC20: Schaltung, CB1: Kondensator, CB2: Kondensator, CB11: Kondensator, CB12: Kondensator, FN1: Knoten, FN2: Knoten, INV21: Inverterschaltung, INV22: Inverterschaltung, M21: Transistor, M22: Transistor, MA1: Transistor, MA2: Transistor, MC1: Transistor, MC2: Transistor, MR1: Transistor, MW1: Transistor, MW2: Transistor, MW11: Transistor, MW12: Transistor, MemC1: Schaltung, MemC2: Schaltung, MemC20: Schaltung, NB1: Knoten, NET1: Knoten, NET2: Knoten, NK1: Knoten, NR1: Knoten, PCC10: Schaltung, RTC10: Schaltung, SMC20: Schaltung, SN1: Knoten, SN2: Knoten, 10: Stromversorgungsschaltung, 20: Verarbeitungseinheit (PU), 21: Verarbeitungseinheit (PU), 30: Prozessorkern, 31: Speicherschaltung, 32: Kombinationsschaltung, 35: Stromversorgungsleitung, 40: Cache, 41: Speicherarray, 42: Peripherieschaltung, 43: Steuerschaltung, 45: Speicherzelle, 60: Stromverwaltungseinheit (PMU), 61: Timer-Schaltung, 65: Taktsteuerschaltung, 70: Stromschalter (PSW), 71: Stromschalter (PSW), 80: Anschluss, 81: Anschluss, 82: Anschluss, 83: Anschluss, 100: Speicherschaltung, 110: Flipflopschaltung (FF), 120: Speicherzelle, 130: Prozessorkern, 131: Steuereinheit, 132: Programmzähler, 133: Pipeline-Register, 134: Pipeline-Register, 135: Registerdatei, 136: arithmetische logische Einheit (ALU), 137: Datenbus, 400: Substrat, 401: Isolierschicht, 402: Isolierschicht, 403: Isolierschicht, 404: Isolierschicht, 405: Isolierschicht, 410: Si-Schicht, 420: Leiter, 421: Leiter, 422: Isolierschicht, 423: Isolierschicht, 430: Oxidhalbleiter-(OS-)Schicht, 431: Oxidhalbleiter-(OS-)Schicht, 432: Oxidhalbleiter-(OS-)Schicht, 433: Oxidhalbleiter-(OS-)Schicht, 435: Leiter, 436: Leiter, 437: Leiter, 438: Leiter, 439: Gate-Isolierschicht, 451: Schicht, 452: Schicht, 461: Leiter, 462: Leiter, 501: OS-Transistor, 502: OS-Transistor, 503: OS-Transistor, 504: OS-Transistor, 505: OS-Transistor, 506: OS-Transistor, 510: Substrat, 511: Isolierschicht, 512: Isolierschicht, 513: Isolierschicht, 514: Isolierschicht, 515: Isolierschicht, 520: OS-Schicht, 521: OS-Schicht, 522: OS-Schicht, 523: OS-Schicht, 530: leitende Schicht, 531: leitende Schicht, 541: leitende Schicht, 542: leitende Schicht, 551: Schicht, 552: Schicht, 700: elektronisches Bauelement, 701: Leiter, 702: gedruckte Leiterplatte, 703: Schaltungsabschnitt, 704: Leiterplatte, 900: tragbare Spielkonsole, 901: Gehäuse, 902: Gehäuse, 903: Anzeigeabschnitt, 904: Anzeigeabschnitt, 905: Mikrofon, 906: Lautsprecher, 907: Bedienungstaste, 908: Stift, 910: Informationsendgerät, 911: Gehäuse, 912: Anzeigeabschnitt, 913: Kamera, 914: Lautsprecherabschnitt, 915: Knopf, 916: externer Verbindungsabschnitt, 917: Mikrofon, 920: Laptop, 921: Gehäuse, 922: Anzeigeabschnitt, 923: Tastatur, 924: Zeigegerät, 940: Videokamera, 941: Gehäuse, 942: Gehäuse, 943: Anzeigeabschnitt, 944: Bedienungstaste, 945: Linse, 946: Gelenk, 950: Informationsendgerät, 951: Gehäuse, 952: Anzeigeabschnitt, 960: Informationsendgerät, 961: Gehäuse, 962: Anzeigeabschnitt, 963: Band, 964: Schnalle, 965: Bedienungsknopf, 966: Eingangs-/Ausgangsanschluss, 967: Icon, 970: elektrischer Gefrier-Kühlschrank, 971: Gehäuse, 972: Kühlschranktür, 973: Gefrierschranktür, 980: Kraftfahrzeug, 981: Karosserie, 982: Rad, 983: Armaturenbrett und 984: Scheinwerfer.
  • Diese Anmeldung basiert auf der japanischen Patentanmeldung mit der Seriennr. 2014-127211 , eingereicht beim japanischen Patentamt am 20. Juni 2014, und der japanischen Patentanmeldung mit der Seriennr. 2014-167002 , eingereicht beim japanischen Patentamt am 19. August 2014, deren gesamter Inhalt hiermit zum Gegenstand der vorliegenden Offenlegung gemacht ist.

Claims (10)

  1. Halbleitervorrichtung, die umfasst: eine Stromversorgungsschaltung; eine Stromverwaltungseinheit; eine arithmetische Verarbeitungsschaltung; und einen Stromschalter, wobei die arithmetische Verarbeitungsschaltung eine erste Schaltung und eine zweite Schaltung beinhaltet, wobei die erste Schaltung in der Lage ist, Daten, die in der arithmetischen Verarbeitungsschaltung erzeugt werden, zu halten, wobei die zweite Schaltung in der Lage ist, Daten, die in der ersten Schaltung gehalten werden, zu sichern und zu halten, wobei die zweite Schaltung in der Lage ist, gesicherte Daten in die erste Schaltung zurückzusichern, wobei der Stromschalter in der Lage ist, die Zufuhr eines Stromversorgungspotentials zu der arithmetischen Verarbeitungsschaltung zu steuern, und das Stromversorgungspotential in der Stromversorgungsschaltung erzeugt wird, wobei die Stromversorgungsschaltung in der Lage ist, ein erstes Stromversorgungspotential und ein zweites Stromversorgungspotential zu erzeugen, wobei die Stromverwaltungseinheit in der Lage ist, die Zufuhr des Stromversorgungspotentials zu der arithmetischen Verarbeitungsschaltung zu steuern, indem sie den Betrieb der Stromversorgungsschaltung und denjenigen des Stromschalters steuert, wobei die Stromverwaltungseinheit eine Vielzahl von Stromverwaltungsmodi aufweist, die einen ersten Modus, einen zweiten Modus und einen dritten Modus umfassen, wobei der erste Modus ein Modus ist, in dem das erste Stromversorgungspotential zugeführt wird, wobei der zweite Modus ein Modus ist, in dem das zweite Stromversorgungspotential zugeführt wird, wobei der dritte Modus ein Modus ist, in dem die Zufuhr des ersten Stromversorgungspotentials und des zweiten Stromversorgungspotentials unterbrochen wird, wobei das zweite Stromversorgungspotential niedriger ist als das erste Stromversorgungspotential, wobei das zweite Stromversorgungspotential in der Lage ist, Daten, die in der ersten Schaltung gehalten werden, zu löschen, wobei die Stromverwaltungseinheit eine dritte Schaltung beinhaltet, die in der Lage ist, die Zeit zu messen, und wobei die Stromverwaltungseinheit in der Lage ist, sich von dem ersten Modus in den zweiten Modus in Reaktion auf ein erstes Signal, das in der arithmetischen Verarbeitungsschaltung erzeugt wird, zu versetzen; einen Datensicherungsvorgang von der ersten Schaltung in die zweite Schaltung in Reaktion auf das erste Signal zu steuern; sich von dem zweiten Modus in den dritten Modus in Reaktion auf ein zweites Signal, das in der dritten Schaltung erzeugt wird, zu versetzen; sich von dem dritten Modus in den ersten Modus in Reaktion auf ein drittes Signal zu versetzen; und einen Datenrücksicherungsvorgang von der zweiten Schaltung in die erste Schaltung in Reaktion auf das dritte Signal zu steuern.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die erste Schaltung eine Flipflopschaltung ist.
  3. Halbleitervorrichtung nach Anspruch 1, wobei die zweite Schaltung einen ersten Transistor und einen Kondensator beinhaltet, wobei der Kondensator elektrisch mit einer Source oder einem Drain des ersten Transistors verbunden ist, wobei der Leitungszustand des ersten Transistors durch die Stromverwaltungseinheit gesteuert wird, und wobei ein Kanal des ersten Transistors einen Oxidhalbleiter enthält.
  4. Elektronisches Bauelement, das die Halbleitervorrichtung nach Anspruch 1 umfasst, wobei das elektronische Bauelement einen Leiter umfasst.
  5. Elektronisches Gerät, das die Halbleitervorrichtung nach Anspruch 1 umfasst, wobei das elektronische Gerät mindestens eine Anzeigevorrichtung, einen Touchscreen, ein Mikrofon, einen Lautsprecher, eine Bedienungstaste oder ein Gehäuse umfasst.
  6. Halbleitervorrichtung, die umfasst: eine Stromversorgungsschaltung; eine Stromverwaltungseinheit; eine arithmetische Verarbeitungsschaltung; und einen Stromschalter, wobei die Stromversorgungsschaltung in der Lage ist, ein Stromversorgungspotential zu erzeugen, wobei der Stromschalter in der Lage ist, die Zufuhr des Stromversorgungspotentials zu der arithmetischen Verarbeitungsschaltung zu steuern, wobei die arithmetische Verarbeitungsschaltung eine erste Schaltung und eine zweite Schaltung beinhaltet, wobei die erste Schaltung in der Lage ist, Daten, die in der arithmetischen Verarbeitungsschaltung erzeugt werden, zu halten, wobei die zweite Schaltung in der Lage ist: Daten, die in der ersten Schaltung gehalten werden, zu sichern und zu halten, gesicherte Daten in die erste Schaltung zurückzusichern, und wobei die Stromverwaltungseinheit in der Lage ist, einen Datensicherungsvorgang von der ersten Schaltung in die zweite Schaltung zu steuern; einen Datenrücksicherungsvorgang von der zweiten Schaltung in die erste Schaltung zu steuern; einen Betrieb des Stromschalters zu steuern; und eine Änderung eines Wertes des Stromversorgungspotentials, das in der Stromversorgungsschaltung erzeugt wird, zu steuern.
  7. Halbleitervorrichtung nach Anspruch 6, wobei die erste Schaltung eine Flipflopschaltung ist.
  8. Halbleitervorrichtung nach Anspruch 6, wobei die zweite Schaltung einen ersten Transistor und einen Kondensator beinhaltet, wobei der Kondensator elektrisch mit einer Source oder einem Drain des ersten Transistors verbunden ist, wobei der Leitungszustand des ersten Transistors durch die Stromverwaltungseinheit gesteuert wird, und wobei ein Kanal des ersten Transistors einen Oxidhalbleiter enthält.
  9. Elektronisches Bauelement, das die Halbleitervorrichtung nach Anspruch 6 umfasst, wobei das elektronische Bauelement einen Leiter umfasst.
  10. Elektronisches Gerät, das die Halbleitervorrichtung nach Anspruch 6 umfasst, wobei das elektronische Gerät mindestens eine Anzeigevorrichtung, einen Touchscreen, ein Mikrofon, einen Lautsprecher, eine Bedienungstaste oder ein Gehäuse umfasst.
DE112015002911.7T 2014-06-20 2015-06-12 Halbleitervorrichtung Withdrawn DE112015002911T5 (de)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2014127211 2014-06-20
JP2014-127211 2014-06-20
JP2014-167002 2014-08-19
JP2014167002 2014-08-19
PCT/IB2015/054445 WO2015193777A1 (en) 2014-06-20 2015-06-12 Semiconductor device

Publications (1)

Publication Number Publication Date
DE112015002911T5 true DE112015002911T5 (de) 2017-03-09

Family

ID=54869587

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112015002911.7T Withdrawn DE112015002911T5 (de) 2014-06-20 2015-06-12 Halbleitervorrichtung

Country Status (6)

Country Link
US (1) US20150370313A1 (de)
JP (2) JP6549422B2 (de)
KR (1) KR20170023813A (de)
DE (1) DE112015002911T5 (de)
TW (1) TW201604684A (de)
WO (1) WO2015193777A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112089096A (zh) * 2020-10-09 2020-12-18 西安稳先半导体科技有限责任公司 一种电子烟以及用于电子烟的烟弹和安全电路

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220119177A (ko) 2014-10-10 2022-08-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리 회로, 처리 유닛, 전자 부품, 및 전자 기기
US10177142B2 (en) 2015-12-25 2019-01-08 Semiconductor Energy Laboratory Co., Ltd. Circuit, logic circuit, processor, electronic component, and electronic device
CN109478883A (zh) 2016-07-19 2019-03-15 株式会社半导体能源研究所 半导体装置
US10120470B2 (en) 2016-07-22 2018-11-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device and electronic device
TWI724231B (zh) * 2016-09-09 2021-04-11 日商半導體能源硏究所股份有限公司 記憶體裝置及其工作方法、半導體裝置、電子構件以及電子裝置
WO2018122658A1 (en) 2016-12-27 2018-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI771301B (zh) * 2017-01-03 2022-07-21 南韓商三星電子股份有限公司 半導體裝置及半導體系統
US10990301B2 (en) 2017-02-28 2021-04-27 SK Hynix Inc. Memory module capable of reducing power consumption and semiconductor system including the same
KR101910518B1 (ko) * 2017-04-11 2018-10-22 삼성전자주식회사 생체 센서 및 생체 센서를 포함하는 장치
DE112018004814T5 (de) * 2017-09-06 2020-06-10 Semiconductor Energy Laboratory Co., Ltd. Arithmetische Vorrichtung und elektronisches Gerät
CN109951179B (zh) * 2017-12-19 2022-12-23 炬芯科技股份有限公司 一种开关机电路
JP7163065B2 (ja) * 2018-05-18 2022-10-31 株式会社半導体エネルギー研究所 半導体装置及び電子機器
CN112955946A (zh) 2018-11-09 2021-06-11 株式会社半导体能源研究所 显示装置及电子设备
US20200388319A1 (en) 2019-06-07 2020-12-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
WO2021019356A1 (ja) * 2019-07-31 2021-02-04 株式会社半導体エネルギー研究所 情報処理システム、及びその動作方法
WO2021038393A1 (ja) * 2019-08-30 2021-03-04 株式会社半導体エネルギー研究所 半導体装置および制御システム
WO2021084368A1 (ja) * 2019-11-01 2021-05-06 株式会社半導体エネルギー研究所 蓄電装置および蓄電装置の動作方法
US20230004207A1 (en) * 2019-12-06 2023-01-05 Semiconductor Energy Laboratory Co., Ltd. Control device and data processing system
US11493986B2 (en) * 2019-12-22 2022-11-08 Qualcomm Incorporated Method and system for improving rock bottom sleep current of processor memories
JP6970769B2 (ja) * 2020-02-18 2021-11-24 ウィンボンド エレクトロニクス コーポレーション 半導体装置
CN114647613A (zh) 2020-12-17 2022-06-21 意法半导体股份有限公司 处理系统、相关集成电路和方法
US11552621B2 (en) * 2020-12-17 2023-01-10 Stmicroelectronics S.R.L. Processing system, related integrated circuit and method
CN114860054B (zh) * 2022-07-05 2022-10-14 之江实验室 一种针对晶圆级处理器的供电装置

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4571702A (en) * 1982-08-09 1986-02-18 Hand-Held Products, Inc. Powerless remote program reservoir
JP3164732B2 (ja) * 1994-07-04 2001-05-08 富士通株式会社 データ処理装置
JP2002215597A (ja) * 2001-01-15 2002-08-02 Mitsubishi Electric Corp マルチプロセッサ装置
JP2005331230A (ja) * 2004-04-21 2005-12-02 Ricoh Co Ltd 冷却装置、冷却方法、プログラム、記録媒体、及び電子装置
US7899418B2 (en) * 2006-02-22 2011-03-01 Fujifilm Corporation Mobile device and wireless communication apparatus
CN101267155B (zh) * 2007-03-13 2010-04-14 昂宝电子（上海）有限公司 用于为功率系统提供稳定控制的系统与方法
JP5024389B2 (ja) 2007-12-14 2012-09-12 富士通株式会社 半導体集積回路
GB2474522B (en) * 2009-10-19 2014-09-03 Advanced Risc Mach Ltd Register state saving and restoring
JP5285643B2 (ja) * 2010-03-15 2013-09-11 シャープ株式会社 半導体集積回路および電子情報機器
US8081026B1 (en) * 2010-05-26 2011-12-20 Freescale Semiconductor, Inc. Method for supplying an output supply voltage to a power gated circuit and an integrated circuit
TWI621121B (zh) 2011-01-05 2018-04-11 半導體能源研究所股份有限公司 儲存元件、儲存裝置、及信號處理電路
US10079053B2 (en) * 2011-04-22 2018-09-18 Semiconductor Energy Laboratory Co., Ltd. Memory element and memory device
TWI570719B (zh) * 2011-05-20 2017-02-11 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
TWI573136B (zh) * 2011-05-20 2017-03-01 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
US8862920B2 (en) * 2011-06-16 2014-10-14 Advanced Micro Devices, Inc. Power state management of an input/output servicing component of a processor system
US8862917B2 (en) * 2011-09-19 2014-10-14 Qualcomm Incorporated Dynamic sleep for multicore computing devices
US20130262780A1 (en) * 2012-03-30 2013-10-03 Srilatha Manne Apparatus and Method for Fast Cache Shutdown
JP5917285B2 (ja) * 2012-05-11 2016-05-11 株式会社半導体エネルギー研究所 半導体装置の駆動方法
EP2840574B1 (de) * 2012-05-18 2017-06-07 Japan Science and Technology Agency Speicherschaltung mit bistabiler schaltung und nichtflüchtigem element
KR102164990B1 (ko) * 2012-05-25 2020-10-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 소자의 구동 방법
WO2013180016A1 (en) * 2012-06-01 2013-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and alarm device
WO2014034820A1 (en) * 2012-09-03 2014-03-06 Semiconductor Energy Laboratory Co., Ltd. Microcontroller
JP6283191B2 (ja) * 2012-10-17 2018-02-21 株式会社半導体エネルギー研究所 半導体装置
WO2014061761A1 (en) * 2012-10-17 2014-04-24 Semiconductor Energy Laboratory Co., Ltd. Microcontroller and method for manufacturing the same
TWI620323B (zh) * 2012-11-16 2018-04-01 半導體能源研究所股份有限公司 半導體裝置
US9690353B2 (en) * 2013-03-13 2017-06-27 Intel Corporation System and method for initiating a reduced power mode for one or more functional blocks of a processor based on various types of mode request
US9608122B2 (en) * 2013-03-27 2017-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN105493193B (zh) * 2013-08-16 2018-10-19 英特尔公司 使用电阻式存储器的具有保持力的存储器单元
US9442560B2 (en) * 2014-02-26 2016-09-13 Kabushiki Kaisha Toshiba Memory system minimizing occurrences of storing of operation data in non-volatile storage during power saving mode
KR20150101775A (ko) * 2014-02-27 2015-09-04 삼성전기주식회사 전력 절감 장치 및 그 방법
US9285609B1 (en) * 2014-03-24 2016-03-15 Amazon Technologies, Inc. Ergonomic power switch for a wearable electronic device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112089096A (zh) * 2020-10-09 2020-12-18 西安稳先半导体科技有限责任公司 一种电子烟以及用于电子烟的烟弹和安全电路
CN112089096B (zh) * 2020-10-09 2024-03-19 西安稳先半导体科技有限责任公司 一种电子烟以及用于电子烟的烟弹和安全电路

Also Published As

Publication number Publication date
JP2019200834A (ja) 2019-11-21
KR20170023813A (ko) 2017-03-06
WO2015193777A1 (en) 2015-12-23
TW201604684A (zh) 2016-02-01
US20150370313A1 (en) 2015-12-24
JP2016042352A (ja) 2016-03-31
JP6549422B2 (ja) 2019-07-24

Similar Documents

Publication Publication Date Title
DE112015002911T5 (de) Halbleitervorrichtung
US11374023B2 (en) Logic circuit, processing unit, electronic component, and electronic device
US10250247B2 (en) Semiconductor device, electronic component, and electronic device
JP7439215B2 (ja) 半導体装置
JP7128809B2 (ja) 半導体装置
DE102016211938A1 (de) Logikschaltung, Halbleitervorrichtung, elektronisches Bauelement und elektronische Vorrichtung
DE112016000926T5 (de) Speichersystem und Informationsverarbeitungssystem
DE112018000887T5 (de) Halbleitervorrichtung und Verfahren zum Herstellen der Halbleitervorrichtung
US20200006328A1 (en) Semiconductor device and method for manufacturing the same
KR102447148B1 (ko) 반도체 장치 및 반도체 장치의 제작 방법
US20200105883A1 (en) Semiconductor device and method for manufacturing semiconductor device
WO2018142239A1 (ja) 半導体装置
WO2018224912A1 (ja) 半導体装置、および半導体装置の作製方法
JPWO2018167601A1 (ja) 半導体装置、および半導体装置の作製方法
JP2018098308A (ja) 半導体装置、および半導体装置の作製方法

Legal Events

Date Code Title Description
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee