TWI724231B - 記憶體裝置及其工作方法、半導體裝置、電子構件以及電子裝置 - Google Patents

記憶體裝置及其工作方法、半導體裝置、電子構件以及電子裝置 Download PDF

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Abstract

本發明提供一種能夠進行電源閘控的記憶體裝置。記憶體裝置的記憶單元包括雙穩態電路、第一電晶體、第二電晶體及備份電路。第一電晶體及第二電晶體分別電連接到第一位元線及第二位元線。設置有用來將第一位元線和第二位元線預充電到不同的電壓的預充電電路。備份電路包括保持節點、輸入節點、輸出節點、第三電晶體、第四電晶體及電容元件。第三電晶體控制保持節點與輸入節點之間的導通狀態。第四電晶體的閘極及電容元件的端子電連接到保持節點。輸入節點與雙穩態電路的節點Q和Qb中的任一個電連接，輸出節點電連接到節點Q和Qb中的另一個。

Description

記憶體裝置及其工作方法、半導體裝置、電子構件以及電子裝置
本說明書、圖式以及申請專利範圍(以下稱為“本說明書等”)係關於一種記憶體裝置及其工作方法、半導體裝置、電子構件以及電子裝置。注意，本發明的一個實施方式不侷限於所例示的技術領域。
電子裝置的低功耗化受到重視。因此，CPU等積體電路(IC)的低功耗化成為電路設計上的重要課題。IC的功耗大致可分為工作時的功耗(動態功率)及不工作時(待機時)的功耗(靜態功率)這兩種功耗。當為了實現高性能化而提高工作頻率時，動態功率增大。靜態功率的大部分是因電晶體的洩漏電流而被消耗的功率。作為洩漏電流，有次臨限汲極電流、閘極穿隧洩漏電流、閘極誘導汲極洩漏(GIDL：Gate-induced drain leakage)電流、結隧穿洩漏電流。這些洩漏電流隨著電晶體的微型化的進展而增大，因此，在使IC高性能化或高積體化時，功耗的增大會成為很大的問題。
為了減少半導體裝置的功耗，藉由利用電源閘控或時脈閘控來停止不 需要工作的電路。在電源閘控中電源供應停止，由此有削減待機功率的效果。在利用CPU實現電源閘控時，需要將暫存器或快取記憶體的存儲內容備份於非揮發性記憶體中。
已知其通道形成區由金屬氧化物形成的電晶體(以下，有時稱為“氧化物半導體電晶體”或“OS電晶體”)。已提出了一種備份電路，其中藉由利用OS電晶體的關態電流極小的特性，在停止電源時也能夠保持資料。例如，專利文獻1及非專利文獻1提出了具備使用OS電晶體的備份電路的SRAM(靜態隨機存取記憶體)。
[專利文獻1]日本專利申請公開第2014-160526號公報
[非專利文獻1]T. Ishizu et al., “SRAM with C-Axis Aligned Crystalline Oxide Semiconductor: Power Leakage Reduction Technique for Microprocessor Caches” Int. Memory Workshop, 2014, pp. 103-106.
本發明的一個實施方式的目的是：提供一種能夠進行電源閘控的記憶體裝置；縮小備份電路的電路面積；或者提供一種低功耗的電子構件。
注意，多個目的的記載不互相妨礙彼此的存在。本發明的一個實施方式並不一定必須實現所有上述目的。上述列舉的目的以外的目的是從本說明書等的記載自然得知的，而有可能成為本發明的一個實施方式的目的。
(a1)本發明的一個實施方式是一種記憶體裝置，該記憶體裝置包括記憶單元、字線、第一位元線、第二位元線、第一佈線及預充電電路，其 中，記憶單元包括雙穩態電路、第一電晶體、第二電晶體及備份電路，雙穩態電路包括第一節點及第二節點，第一電晶體具有控制第一位元線與第一節點之間的導通狀態的功能，第二電晶體具有控制第二位元線與第二節點之間的導通狀態的功能，第一電晶體的閘極及第二電晶體的閘極電連接到字線，備份電路具有備份第一節點和第二節點中的任一個的資料的功能，備份電路包括保持節點、輸入節點、輸出節點、第三電晶體、第四電晶體及電容元件，第三電晶體在通道形成區域中包含金屬氧化物，第三電晶體的閘極電連接到第二佈線，其第一端子電連接到輸入節點，其第二端子電連接到保持節點，電容元件的第一端子電連接到保持節點，其第二端子電連接到第一佈線，第四電晶體的閘極電連接到保持節點，其第一端子電連接到輸出節點，其第二端子電連接到第一佈線，輸入節點電連接到第一節點和第二節點中的任一個，輸出節點電連接到第一節點和第二節點中的另一個，預充電電路具有對第一位元線輸入第一電壓的功能以及對第二位元線輸入其大小與第一電壓不同的第二電壓的功能。
(a2)本發明的一個實施方式是一種記憶體裝置，該記憶體裝置包括記憶單元、字線、第一位元線、第二位元線、第一佈線及預充電電路，其中，記憶單元包括雙穩態電路、第一電晶體、第二電晶體及備份電路，雙穩態電路包括第一節點及第二節點，第一電晶體具有控制第一位元線與第一節點之間的導通狀態的功能，第二電晶體具有控制第二位元線與第二節點之間的導通狀態的功能，第一電晶體的閘極及第二電晶體的閘極電連接到字線，備份電路具有備份第一節點和第二節點中的任一個的資料的功 能，備份電路包括保持節點、輸入節點、輸出節點、第三電晶體、第四電晶體及電容元件，第三電晶體在通道形成區域中包含金屬氧化物，第三電晶體的閘極電連接到第二佈線，其第一端子電連接到輸入節點，其第二端子電連接到保持節點，電容元件的第一端子電連接到保持節點，其第二端子電連接到第一佈線，輸入節點及輸出節點電連接到第一節點和第二節點中的任一個，第四電晶體的閘極電連接到保持節點，其第一端子電連接到輸出節點，其第二端子電連接到第一佈線，預充電電路具有對第一位元線輸入第一電壓的功能以及對第二位元線輸入其大小與第一電壓不同的第二電壓的功能。
(a3)在上述方式(a1)或(a2)中，記憶體裝置包括第三佈線，備份電路包括第五電晶體，第五電晶體具有控制第四電晶體的第一端子與輸出節點之間的導通狀態的功能，第五電晶體的閘極電連接到第三佈線。
(a4)在上述方式(a1)或(a2)中，記憶體裝置包括第四佈線，電容元件的第二端子電連接到第四佈線。
(b1)本發明的一個實施方式是根據上述方式(a1)或(a2)的記憶體裝置的工作方法，包括如下步驟：在停止對雙穩態電路供應電源電壓的期間，預充電電路進行對第一位元線輸入第一電壓並且對第二位元線輸入第二電壓的預充電工作，在預充電工作中，對字線輸入第三電壓，使第一電晶體及第二電晶體成為導通狀態，在使第一電晶體及第二電晶體成為關閉狀態之後，開始對雙穩態電路供應電源電壓。
(b2)本發明的一個實施方式是根據上述方式(a3)的記憶體裝置的工作方法，包括如下步驟：在停止對雙穩態電路供應電源電壓的期間，預充電電路進行對第一位元線輸入第一電壓並且對第二位元線輸入第二電壓的預充電工作，在預充電工作中，對字線輸入第三電壓，使第一電晶體及第二電晶體成為導通狀態，在使第一電晶體及第二電晶體成為關閉狀態之後，對第三佈線輸入第四電壓，使第五電晶體成為導通狀態，在第五電晶體處於導通狀態時，開始對雙穩態電路供應電源電壓。
(b3)本發明的一個實施方式是根據上述方式(a4)的記憶體裝置的工作方法，包括如下步驟：在停止對雙穩態電路供應電源電壓的期間，預充電電路進行對第一位元線輸入第一電壓並且對第二位元線輸入第二電壓的預充電工作，在預充電工作中，對字線輸入第三電壓，使第一電晶體及第二電晶體成為導通狀態，在使第一電晶體及第二電晶體成為關閉狀態之後，在對第四佈線輸入比第一佈線的電壓高的第五電壓，並對第三佈線輸入第五電壓時，開始對雙穩態電路供應電源電壓。
在本說明書等中，有時為了表示順序而附記“第一”、“第二”、“第三”等序數詞。另外，有時為了避免組件的混淆而附記序數詞。在此情況下，序數詞不限定組件的個數，並且不限定順序。例如，可以將“第一”調換為“第二”或“第三”來說明發明的一個實施方式。
在本說明書等中，當記載為“X與Y連接”時，表示在本說明書等中公開了如下情況：X與Y電連接的情況；X與Y在功能上連接的情況；以及 X與Y直接連接的情況。因此，不侷限於圖式或文中所示的連接關係，例如其他的連接關係也包括在圖式或文中所記載的範圍內。X和Y都是物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜、層等)。
電晶體包括閘極、源極以及汲極這三個端子。閘極是被用作控制電晶體的導通狀態的控制節點的端子。在用作源極或汲極的兩個輸入輸出端子中，根據電晶體的類型或者供應到各端子的電位位準將一個端子用作源極而將另一個端子用作汲極。因此，在本說明書等中，“源極”和“汲極”可以互相調換。另外，在本說明書等中，有時將閘極以外的兩個端子稱為第一端子及第二端子。
電壓大多是指某個電位與參考電位(例如，接地電位(GND)或源極電位)之間的電位差。由此，可以將電壓換稱為電位。電位是相對性的。因此，即使記載為“GND”，也並不一定是指0V的。
節點可以根據電路結構或裝置結構等換稱為端子、佈線、電極、導電層、導電體或雜質區域等。另外，端子、佈線等也可以換稱為節點。
在本說明書等中，“膜”和“層”可以根據情形或狀況相互調換。例如，有時可以將“導電層”調換為“導電膜”。例如，有時可以將“絕緣膜”調換為“絕緣層”。
在本說明書等中，半導體裝置是指利用半導體特性的裝置以及包括半導體元件(電晶體、二極體、光電二極體等)的電路及包括該電路的裝置等。 另外，半導體裝置是指能夠利用半導體特性而工作的所有裝置。例如，積體電路、具備積體電路的晶片或在其封裝中容納有晶片的電子構件是半導體裝置的一個例子。另外，記憶體裝置、顯示裝置、發光裝置、照明設備以及電子裝置等有時本身是半導體裝置，或者有時包括半導體裝置。
在本說明書等中，金屬氧化物(metal oxide)是指廣義上的金屬的氧化物。金屬氧化物被分類為氧化物絕緣體、氧化物導電體(包括透明氧化物導電體)和氧化物半導體(Oxide Semiconductor，也可以簡稱為OS)等。例如，有時將用於電晶體的通道形成區域中的金屬氧化物稱為氧化物半導體。
在本說明書等中，在沒有特別說明的情況下，包含氮的金屬氧化物也可以用於電晶體的通道形成區域。此外，也可以將包含氮的金屬氧化物稱為金屬氧氮化物(metal oxynitride)。
本發明的一個實施方式可以提供一種能夠進行電源閘控的記憶體裝置，可以縮小備份電路的電路面積，或者可以提供一種低功耗的電子構件。
多個效果的記載並不妨礙其他效果的存在。此外，本發明的一個實施方式並不需要具有所有上述效果。在本發明的一個實施方式中，上述之外的目的、效果及新穎的特徵可從本說明書中的描述及圖式自然得知。
10、11、12、13、14、15、16、17、19、20‧‧‧記憶單元
22‧‧‧雙穩態電路
26、27‧‧‧記憶單元
30、31、32、33、34、35、51、52、53‧‧‧備份電路
100、101、102、103、104、105、106、107、109‧‧‧記憶體裝置
110、111、112、113、114、115、116、117‧‧‧記憶單元陣列
140、140A、140B、141、142、143‧‧‧預充電電路
145、146‧‧‧類比開關
180‧‧‧功率開關
300‧‧‧MCU(微控制單元)
305‧‧‧匯流排
310‧‧‧核心
310‧‧‧處理器核心
312‧‧‧時脈生成電路
313‧‧‧PMU(電源管理單元)
315‧‧‧週邊電路
330‧‧‧記憶部
332‧‧‧快取記憶體
334‧‧‧記憶體裝置
2010‧‧‧資訊終端
2011‧‧‧外殼
2012‧‧‧顯示部
2013‧‧‧操作按鈕
2014‧‧‧外部連接埠
2015‧‧‧揚聲器
2016‧‧‧麥克風
2051‧‧‧外殼
2052‧‧‧顯示部
2053‧‧‧鍵盤
2054‧‧‧指向裝置
2070‧‧‧攝影機
2071‧‧‧外殼
2072‧‧‧顯示部
2073‧‧‧外殼
2074‧‧‧操作鍵
2075‧‧‧透鏡
2076‧‧‧連接部
2110‧‧‧可攜式遊戲機
2111‧‧‧外殼
2112‧‧‧顯示部
2113‧‧‧揚聲器
2114‧‧‧LED燈
2115‧‧‧操作鍵按鈕
2116‧‧‧連接端子
2117‧‧‧照相機
2118‧‧‧麥克風
2119‧‧‧記錄介質讀取部
2150‧‧‧電冷藏冷凍箱
2151‧‧‧外殼
2152‧‧‧冷藏室門
2153‧‧‧冷凍室門
2170‧‧‧汽車
2171‧‧‧車體
2172‧‧‧車輪
2173‧‧‧儀表板
2174‧‧‧燈
5001、5002‧‧‧OS電晶體
5010‧‧‧氧化物層
5011、5012、5013‧‧‧金屬氧化物層
5021、5022、5023、5024、5025、5026、5027、5028、5029、5030、5031、5032‧‧‧絕緣層
5050、5051、5052、5053、5054‧‧‧導電層
5200‧‧‧單晶矽晶圓
L10、L11、L12、L13、L14‧‧‧層
7000‧‧‧電子構件
7001‧‧‧引線
7002‧‧‧印刷電路板
7004‧‧‧安裝基板
7110‧‧‧晶片
A1、A2、Q、Qb、SN1‧‧‧節點
BL、BL1、BL2、BLB、BLB1、BLB2‧‧‧位元線
RBL‧‧‧讀出位元線
WBL、WBLB‧‧‧寫入位元線
WL‧‧‧字線
WL1‧‧‧字線
WL2‧‧‧字線
RWL‧‧‧讀出字線
WWL‧‧‧寫入字線
BGL1、BGL2、CL、OSGL1、OSGL2‧‧‧佈線
VHLM‧‧‧虛擬電源線
MN1、MN2、MN41、MN42、MO1、MO5、MO6、MO7、MP1、MP41、MP42、MT1、MT2、MT11、MT12、MT13、MT14、MT15、MT16、MT17、MT18‧‧‧電晶體
MQ1‧‧‧Si電晶體
在圖式中：圖1A是示出記憶體裝置的結構例子的電路圖，圖1B是示出記憶體裝 置的工作例子的時序圖；圖2是示出記憶體裝置的結構例子的電路圖；圖3A是示出記憶體裝置的結構例子的電路圖，圖3B是示出記憶體裝置的工作例子的時序圖；圖4是示出記憶體裝置的結構例子的電路圖；圖5A是示出記憶體裝置的結構例子的電路圖，圖5B是示出記憶體裝置的工作例子的時序圖；圖6是示出記憶體裝置的結構例子的電路圖；圖7是示出記憶體裝置的結構例子的電路圖；圖8是示出記憶體裝置的結構例子的電路圖；圖9A至圖9C是示出備份電路的結構例子的電路圖；圖10A至圖10C是示出預充電電路的結構例子的電路圖；圖11是示出微控制單元的結構例子的方塊圖；圖12A是示出電子構件的製造方法例子的流程圖，圖12B是示出電子構件的結構例子的示意圖；圖13A至圖13F是示出電子裝置的結構例子的圖；圖14是示出記憶體裝置的疊層結構例子的剖面圖；圖15A和圖15B是示出OS電晶體的結構例子的剖面圖。
以下說明本發明的實施方式。注意，本發明的一個實施方式不侷限於以下說明，所屬技術領域的通常知識者可以很容易地理解一個事實，就是 本發明在不脫離其精神及其範圍的條件下，其方式及詳細內容可以被變換為各種各樣的形式。因此，本發明的一個實施方式不應該被解釋為僅侷限在以下所示的實施方式所記載的內容中。
下面所示的多個實施方式可以適當地組合。另外，在一個實施方式中示出多個結構例子(包括製造方法例子、工作方法例子等)的情況下，可以適當地組合該結構例子，並且可以適當地組合其他實施方式所記載的一個或多個結構例子。
在圖式中，有時使用同一元件符號表示同一組件、具有相同功能的組件、由同一材料構成的組件或者同時形成的組件等，並且有時省略重複說明。
在圖式中，為便於清楚地說明，有時誇大表示大小、層的厚度及區域等。因此，本發明並不一定限定於上述尺寸。在圖式中，示意性地示出理想的例子，而不侷限於圖式所示的形狀或數值等。例如，可以包括因雜訊或定時偏差等所引起的信號、電壓或電流的不均勻等。
在本說明書中，為了方便起見，有時使用“上”、“下”等表示配置的詞句以參照圖式說明組件的位置關係。另外，組件的位置關係根據描述各組件的方向適當地變化。因此，不侷限於本說明書中所說明的詞句，根據情況可以適當地改換詞句。
實施方式1
在本實施方式中，作為記憶體裝置的一個例子，提出能夠進行電源閘控的SRAM。
〈〈記憶體裝置100〉〉
圖1A示出記憶體裝置的結構例子。記憶體裝置100包括記憶單元陣列110、預充電電路140及功率開關180。
記憶單元陣列110包括記憶單元10、字線WL、位元線BL、BLB、佈線OSGL1、虛擬電源線VHLM以及電壓Vssm用電源線。雖然圖1A示出1行1列的記憶單元陣列110的結構例子，但是記憶單元陣列110包括被配置為矩陣狀的多個記憶單元10，並且根據記憶單元10的排列設置有字線WL、位元線BL、BLB、佈線OSGL1。
有時將設置在相同的列中的位元線BL和位元線BLB所構成的佈線對稱為位元線對(BL、BLB)。
功率開關180設置在電壓Vddm的輸入端子與虛擬電源線VHLM(以下稱為“電源線VHLM”)之間。電壓VVddm是藉由功率開關180供應到電源線VHLM的虛擬電源電壓。此外，電壓Vddm是高位準側電源電壓，電壓Vssm是低位準側電源電壓。在記憶體裝置100中也可以設置有控制對記憶單元20供應電壓Vssm的功率開關。
(記憶單元10)
記憶單元10包括雙穩態電路22、電晶體MT1、MT2及備份電路30。 雙穩態電路22包括由兩個CMOS反相器構成的反相回路(inverter loop)。與兩個CMOS反相器的輸入端子和輸出端子連接的兩個連接部相當於保持互補資料的節點Q、Qb。當節點Q/Qb成為“H”(高位準)/“L”(低位準)或者節點Q/Qb成為“L”/“H”時，雙穩態電路22成為穩定狀態。
在圖1A的例子中，由雙穩態電路22、電晶體MT1、MT2構成記憶單元20。記憶單元20具有與單埠SRAM中的一般的記憶單元相同的電路結構。電晶體MT1、MT2被用作記憶單元20的轉移電晶體。電晶體MT1控制位元線BL與節點Q之間的導通狀態。電晶體MT2控制位元線BLB與節點Qb之間的導通狀態。
(備份電路30)
備份電路30是在進行記憶單元陣列110的電源閘控時備份記憶單元20的資料的電路。備份電路30包括節點A1、A2、SN1、電晶體MO1、MN1及電容元件C1。
節點SN1是保持資料的保持節點。節點A1是被輸入記憶單元20的資料(也可以換稱為“狀態”)的資料輸入節點，節點A2是備份電路30所保持的資料的輸出節點。節點A1電連接到節點Q，節點A2電連接到節點Qb。在圖1A的例子中，備份電路30具有儲存節點Q的資料並將所儲存的資料載入到節點Qb的功能。
電晶體MO1被用作控制節點A1與節點SN1之間的導通狀態的路徑電晶體(path transistor)。電容元件C1是保持節點SN1的電壓的儲存電容器。 電晶體MN1被用作將節點SN1的資料讀出到節點A2的讀出電晶體。
為了使備份電路30長時間保持資料，作為電晶體MO1選擇關態電流(off-state current)極小的電晶體。作為電晶體MO1較佳為使用OS電晶體。藉由作為電晶體MO1使用OS電晶體，可以抑制電荷從電容元件C1洩漏，由此備份電路30可以長時間保持資料。
由於金屬氧化物的能帶間隙為3.0eV以上，因此OS電晶體的因熱激發所引起的洩漏電流小，並且如上所述關態電流極小。可以將以電晶體的通道寬度標準化的OS電晶體的關態電流降低至幾yA/μm以上且幾zA/μm以下左右。作為應用於通道形成區域的金屬氧化物，有Zn氧化物、Zn-Sn氧化物、Ga-Sn氧化物、In-Ga氧化物、In-Zn氧化物、In-M-Zn氧化物(M是Ti、Ga、Y、Zr、La、Ce、Nd、Sn或Hf)等。此外，包含銦和鋅的氧化物也可以還包含選自鋁、鎵、釔、銅、釩、鈹、硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂等中的一種或多種。
藉由作為電晶體MO1使用OS電晶體，可以將電晶體MO1層疊於包括Si電晶體的記憶單元20上，由此可以抑制設置備份電路30時的記憶單元10的面積附加。此外，由於電晶體MN1為n通道型電晶體，所以該電晶體MN1也可以使用OS電晶體構成。藉由作為電晶體MO1和MN1的兩者使用OS電晶體，可以進一步減小面積附加。
(預充電電路140)
預充電電路140包括預充電電路140A、140B。預充電電路140A具有 將位元線BL預充電到電壓VPRE1的功能，預充電電路140B具有將位元線BLB預充電到電壓VPRE2的功能。例如，預充電電路140A包括設置在電壓VPRE1用電源線與位元線BL之間的開關，預充電電路140B包括設置在電壓VPRE2用電源線與位元線BLB之間的開關。
預充電電路140是在恢復工作時成為活動狀態的電路，並被用來對節點Q和節點Qb分別供應不同的預充電電壓。在圖1A的例子中，VPRE1<VPRE2。
〈〈記憶體裝置100的工作例子〉〉
參照圖1B說明記憶體裝置100的工作例子。圖1B是示出記憶體裝置100的工作例子的時序圖。在圖1B中，t1、t2等表示時刻。
〈正常工作〉
在t1之前的期間，記憶體裝置100進行正常工作，作為單埠SRAM而工作。在正常工作中，將佈線OSGL1設定為“H”，使電晶體MO1一直為導通狀態。因此，在備份電路30中，節點SN1的狀態被更新為與節點Q相同的狀態。在備份電路30中，由於利用電容元件C1的充放電改寫資料，所以對改寫的次數沒有限制，並可以以低能量改寫資料。
〈電源閘控序列〉
在t1至t7的期間，記憶單元陣列110受到電源閘控。記憶單元陣列110的電源閘控序列包括備份工作、電源關閉工作、恢復工作。
(備份工作)
藉由將所有行的字線WL設定為“L”，開始備份工作。由此，雙穩態電路22與位元線對(BL、BLB)電分離。由於佈線OSGL1維持為“H”，所以在t1-t2的期間，時刻t1時的節點Q的資料再次寫入到備份電路30。
另外，在圖1A的例子中，在正常工作時備份電路30一直進行備份工作，由此也可以省略備份工作。在記憶體裝置100的工作頻率高時，較佳為進行備份工作，使用備份電路30確實地寫入時刻t1時的節點Q的資料。
在時刻t2，藉由將佈線OSGL1設定為“L”，結束備份工作，並開始電源關閉工作。當佈線OSGL1為“L”時，節點SN1成為電浮動狀態，由此備份電路30成為資料保持狀態。
(電源關閉工作)
這裡，t1時的節點Q/Qb的狀態為“H”/“L”。在t2，使用功率開關180停止對記憶單元陣列110供應電壓Vddm，使電源線VHLM放電。由於電源線VHLM的電壓降低，所以雙穩態電路22成為非活動狀態，而節點Q、Qb的資料消失，但是，節點SN1持續保持時刻t1時的節點Q的資料。此外，在t3至t4的期間，也可以停止對用來驅動記憶單元陣列110的週邊電路供應電源。
(恢復工作)
恢復工作是如下工作：將節點SN1所保持的資料寫入雙穩態電路22的節點Qb，來將雙穩態電路22恢復到時刻t1時的狀態。
在t4至t5的期間，使預充電電路140成為活動狀態，將節點Q、Qb預充電到VPRE1、VPRE2。在t4至t5的期間，字線WL為“H”。由於電晶體MT1、MT2處於導通狀態，所以位元線BL、BLB的電壓供應到節點Q、Qb，由此節點Q、Qb的電壓成為VPRE1、VPRE2。
在t5，當將字線WL設定為“L”時，節點Q成為電浮動狀態，由此節點Q的電壓維持為VPRE1。節點Qb的電壓根據節點SN1的保持資料來決定。在圖1B的例子中，由於節點SN1為“H”，所以電晶體MN1處於導通狀態，由此節點Qb的電壓從VPRE2降低到Vssm。因此，節點Q的電壓(=VPRE1)>節點Qb的電壓(=Vssm)。
在t6，當功率開關180成為導通狀態時，電源線VHLM被充電到電壓VVddm。在雙穩態電路22成為活動狀態時，節點Q的電壓為VVddm，節點Qb的電壓為Vssm。也就是說，節點Q/Qb的狀態恢復到t1時的狀態(“H”/“L”)。
在t1時的節點Q為“L”的情況下，在t1至t7的期間，節點SN1為“L”，由此電晶體MN1為關閉狀態。因此，在t5至t6的期間，節點Q、Qb的電壓維持為預充電電路140所設定的電壓。也就是說，節點Q的電壓(=VPRE1)<節點Qb的電壓(=VPRE2)。在時刻t6，功率開關180成為導通狀態，然後雙穩態電路22成為活動狀態，由此，節點Q/Qb的狀態恢復到t1時的狀態(“L”/“H”)。
如上所述，在圖1B的工作例子中，在恢復工作中將雙穩態電路22恢復到活動狀態之前，對節點Q、Qb供應不同的預充電電壓VPRE1、VPRE2，來使用節點SN1所保持的一個資料恢復節點Q、Qb的資料。
在圖1A的結構例子中，VPRE1<VPRE2，但是在節點A1電連接到節點Qb且節點A2電連接到節點Q的情況下，VPRE1>VPRE2。
下面示出記憶體裝置的幾個其他結構例子。
〈〈記憶體裝置101〉〉
圖2所示的記憶體裝置101包括由記憶單元11構成的記憶單元陣列111。記憶單元11包括記憶單元20及備份電路31。備份電路31是備份電路30的變形例，其中設置有電晶體MP1代替電晶體MN1。備份電路31的節點A1、A2都電連接到節點Q。
記憶體裝置101可以根據圖1B的時序圖而工作。在採用圖2的電路結構時，VPRE1>VPRE2。在節點A1、A2電連接到節點Qb時，VPRE1<VPRE2。
〈〈記憶體裝置102〉〉
圖3A所示的記憶體裝置102包括由記憶單元12構成的記憶單元陣列112。在記憶單元陣列112中還設置有佈線OSGL2。記憶單元12包括記憶單元20及備份電路32。
備份電路32是對備份電路30加上電晶體MN2的電路。電晶體MN2串聯電連接到電晶體MN1。電晶體MN2的閘極電連接到佈線OSGL2。電 晶體MN2可以為Si電晶體，也可以為OS電晶體。
在採用圖3A的電路結構時，VPRE1<VPRE2。在節點A1電連接到節點Qb且節點A2電連接到節點Q時，VPRE2<VPRE1。
圖3B示出記憶體裝置102的工作例子。在此，主要說明與記憶體裝置100的工作例子不同的部分。
(正常工作)
在進行正常工作的期間，將佈線OSGL1、OSGL2設定為“L”，將節點A1與節點Q之間成為非導通狀態，並且將節點A2與節點Qb之間成為非導通狀態。因此，與記憶體裝置100不同，記憶體裝置102在正常工作中可以使記憶單元20與備份電路32電分離，由此可以使因追加備份電路32導致的記憶單元20的讀出速度及寫入速度的劣化小到可以忽略的程度。
(備份工作)
在圖3B的例子中，t1時的節點Q/Qb的狀態為“H”/“L”。當將佈線OSGL1設定為“H”時，節點Q的資料寫入到節點SN1，由此節點SN1成為“H”。在t2，藉由將佈線OSGL1設定為“L”，結束備份工作，備份電路32成為資料保持狀態。直到下一次進行備份工作(佈線OSGL1成為“H”)為止不更新節點SN1的狀態。
(恢復工作)
在t4至t5的期間，進行與記憶體裝置100同樣的預充電工作，對節點 Q供應電壓VRPE1，並對節點Qb供應電壓VRPE2。藉由將佈線OSGL2設定為“H”，對節點Qb供應與節點SN1的狀態對應的電壓。在圖3B的情況下，由於節點SN1為“H”，所以電晶體MN1、MN2都處於導通狀態。節點Qb的電壓為Vssm，並且，節點Q的電壓(=VPRE1)>節點Qb的電壓(=Vssm)。然後，當雙穩態電路22成為活動狀態時，節點Q/Qb恢復到時刻t1的狀態(“H”/“L”)。
在節點Q/Qb的時刻t1的狀態為“L”/“H”時，藉由備份工作，節點SN1成為“L”。因此，在將節點Q、Qb預充電到VPRE1、VPRE2之後，即使將佈線OSGL2設定為“H”，節點Q、Qb的電壓也不產生變化。由於VPRE1<VPRE2，因此當雙穩態電路22成為活動狀態時，節點Q/Qb恢復到“L”/“H”。
備份電路32的電晶體MN2也可以為p通道型電晶體。此時，在圖3B的工作例子中，在備份期間(t5至t6)，將佈線OSGL2設定為“L”，而在正常工作期間及備份期間，將佈線OSGL2設定為“H”。在電源關閉期間，OSGL2可以為“L”，也可以是不定的。
〈〈記憶體裝置103〉〉
圖4所示的記憶體裝置103是記憶體裝置102的變形例，包括由記憶單元13構成的記憶單元陣列113。記憶單元13包括記憶單元20及備份電路33。備份電路33是備份電路32的變形例，其中設置有電晶體MP1代替電晶體MN1。節點A1、A2都電連接到節點Q。
記憶體裝置103可以根據圖3B的時序圖而工作。在採用圖4的電路結構時，VPRE1>VPRE2。在節點A1、A2電連接到節點Qb時，VPRE1<VPRE2。
備份電路33的電晶體MN2也可以為p通道型電晶體。此時，在圖3B的工作例子中，在備份期間(t5至t6)，將佈線OSGL2設定為“L”，而在正常工作期間及備份期間，將佈線OSGL2設定為“H”。在電源關閉期間，OSGL2可以為“L”，也可以是不定的。
〈〈記憶體裝置104〉〉
圖5A所示的記憶體裝置104是記憶體裝置100的變形例。記憶體裝置104包括由記憶單元14構成的記憶單元陣列114。在記憶單元陣列114中設置有佈線CL。記憶單元14包括記憶單元20及備份電路34。備份電路34是備份電路30的變形例，並且，電容元件C1的端子電連接到佈線CL。
在採用圖5A的電路結構時，VPRE1<VPRE2。在節點A1電連接到節點Qb且節點A2電連接到節點Q時，VPRE2<VPRE1。
圖5B示出記憶體裝置104的工作例子。在此，主要說明與記憶體裝置100的工作例子不同的部分。
(正常工作)
在進行正常工作的期間，佈線OSGL1、CL為“L”。在時刻t1之前，電晶體MO1、MN1都處於關閉狀態，因此記憶單元20與備份電路34電分離。
(備份工作)
在圖5B的例子中，t1時的節點Q/Qb的狀態為“H”/“L”。當將佈線CL設定為“H”時，節點SN1的電壓從VLSN上升到Vssm。當將佈線OSGL1設定為“H”時，電晶體MO1成為導通狀態，節點Q的“H”的資料寫入到節點SN1，節點SN1的電壓進一步上升而成為VVddm。
在t2，當將佈線OSGL1設定為“L”時，節點SN1成為電浮動狀態。並且，當佈線CL成為“L”時，節點SN1的電壓下降而成為VHSN。此外，在節點SN1的電壓為VHSN時，以使電晶體MN1處於關閉狀態的方式設定佈線CL的電壓。例如，佈線CL的低位準電壓可以為VLSN或Vssm，佈線CL的高位準電壓可以為VHSN或Vddm。
另外，在備份工作中對節點SN1寫入“L”的資料的情況下，當在時刻t2將佈線CL設定為“L”時，節點SN1的電壓從Vssm降低到VLSN。
(恢復工作)
在t4至t5的期間，進行與記憶體裝置100同樣的預充電工作，對節點Q供應VRPE1，並對節點Qb供應VRPE2。在t5至t6的期間，藉由將佈線CL設定為“H”，對節點Qb供應與節點SN1的狀態對應的電壓。在圖5B的情況下，由於節點SN1的電壓為VVddm，所以電晶體MN1處於導通狀態。節點Qb的電壓成為Vssm，並且，節點Q的電壓(=VPRE1)>節點Qb的電壓(=Vssm)。因此，當雙穩態電路22成為活動狀態時，節點Q/Qb恢復到時刻t1的狀態(“H”/“L”)。
在節點Q/Qb的時刻t1的狀態為“L”/“H”時，藉由備份工作對節點SN1 寫入資料“L”。在電源關閉期間，節點SN1的電壓為VLSN。因此，在將節點Q、Qb預充電到VPRE1、VPRE2之後，當將佈線CL設定為“H”時，節點SN1的電壓從VLSN上升到Vssm，但是電晶體MN1維持為關閉狀態，由此節點Q、Qb的電壓不產生變化。由於VPRE1<VPRE2，因此當雙穩態電路22成為活動狀態時，節點Q/Qb恢復到“L”/“H”。
(正常工作)
在t7之後，記憶體裝置104進行正常工作。直到下一次進行備份工作為止不更新節點SN1的資料。雖然節點SN1的電壓為VHSN，但是電晶體MN1處於關閉狀態。因此，即使在正常工作中節點SN1的狀態為“H”，也可以使記憶單元20與備份電路34電分離。由此，可以使因追加備份電路34導致的記憶單元20的讀出速度及寫入速度的劣化小到可以忽略的程度。
〈〈記憶體裝置105〉〉
圖6所示的記憶體裝置105是記憶體裝置104的變形例。記憶體裝置105包括由記憶單元15構成的記憶單元陣列115。記憶單元15包括記憶單元20及備份電路35。備份電路35是備份電路34的變形例，其中設置有電晶體MP1代替電晶體MN1。
在採用圖6的電路結構時，VPRE1>VPRE2。在節點A1、A2電連接到節點Qb時，VPRE1<VPRE2。
記憶體裝置105可以根據圖5B的時序圖而工作，但是使佈線CL的電壓位準反相。在正常工作中，佈線CL為“H”，而在備份工作及恢復工作中， 佈線CL為“L”。此外，在電源關閉期間，佈線CL為“L”。
在節點SN1的電壓為VHSN時，以使電晶體MP1處於關閉狀態的方式設定佈線CL的電壓。例如，佈線CL的電壓(“L”/“H”)可以為Vssm/VHSN或Vddm/Vddm2。Vddm2是比Vddm高的電壓。
雖然在上述結構例子中示出將備份電路應用於單埠型SRAM的記憶單元的例子，但是也可以將本實施方式的備份電路應用於多埠型SRAM的記憶單元。下面示出該例子。
〈〈記憶體裝置106〉〉
圖7示出包括多埠記憶單元的記憶體裝置的結構例子。圖7所示的記憶體裝置106包括由記憶單元16構成的記憶單元陣列116。記憶單元陣列116包括字線WL1、WL2、位元線對(BL1、BLB1)、位元線對(BL2、BLB2)及佈線OSGL1。
記憶單元16包括記憶單元26及備份電路30。記憶單元26是多埠SRAM的記憶單元，包括雙穩態電路22、電晶體MT11至MT14。電晶體MT11至MT14被用作轉移電晶體。
預充電電路140A連接到位元線BL1，預充電電路140B連接到位元線BLB1。記憶體裝置106可以根據圖1B的時序圖而工作。在圖7的例子中，當將節點Q、Qb預充電到VPRE1、VPRE2時，將字線WL1設定為“H”。
另外，預充電電路140A也可以連接到位元線BL2，預充電電路140B 也可以連接到位元線BLB2。當將節點Q、Qb預充電到VPRE1、VPRE2時，將字線WL2設定為“H”。
〈〈記憶體裝置107〉〉
圖8示出包括多埠記憶單元的記憶體裝置的結構例子。圖8所示的記憶體裝置107包括由記憶單元17構成的記憶單元陣列117。記憶單元陣列117包括寫入字線WWL、讀出字線RWL、寫入位元線WBL、WBLB、讀出位元線RBL及佈線OSGL1。
記憶單元17包括記憶單元27及備份電路30。記憶單元27是多埠SRAM的記憶單元，包括雙穩態電路22、電晶體MT15至MT18。電晶體MT15及MT16被用作轉移電晶體。電晶體MT17及MT18構成讀出電路。
預充電電路140A連接到寫入位元線WBL，預充電電路140B連接到寫入位元線WBLB。記憶體裝置107可以根據圖1B的時序圖而工作。在圖8的例子中，當將節點Q、Qb預充電到VPRE1、VPRE2時，將寫入字線WWL設定為“H”。
注意，記憶體裝置107的記憶單元17的備份電路不侷限於備份電路30，也可以應用上述各種備份電路。記憶體裝置106也是同樣的。
〈〈備份電路51至53〉〉
作為上述備份電路的n通道型電晶體，可以採用具有背閘極的OS電晶體。OS電晶體的背閘極可以與閘極、源極和汲極中的任一個電連接。或者， 也可以將OS電晶體的背閘極電連接到從外部輸入電壓的佈線。
下面示出包括具有背閘極的OS電晶體的備份電路的幾個結構例子。
圖9A所示的備份電路51是備份電路31(圖2)的變形例，其中設置有電晶體MO5代替電晶體MO1。電晶體MO5是具有背閘極的OS電晶體。為了從外部對電晶體MO5的背閘極供應電壓，背閘極電連接到佈線BGL1。藉由控制電晶體MO5的背閘極的電壓，可以將適於備份電路51的工作的臨界電壓供應到電晶體MO5。
圖9B所示的備份電路52是備份電路32(圖3A)的變形例，其中設置有電晶體MO5、MO6、MO7代替電晶體MO1、MN1、MN2。電晶體MO5至MO7是具有背閘極的OS電晶體。電晶體MO5、MO6的背閘極分別電連接到佈線BGL1、BGL2。電晶體MO7的背閘極電連接到其閘極。
藉由控制電晶體MO5、MO6的背閘極的電壓，可以將適於備份電路52的工作的臨界電壓供應到電晶體MO5、MO6。此外，當佈線OSGL2成為“H”時，高位準電壓輸入到電晶體MO7的閘極和背閘極的兩者，由此可以在恢復工作中提高電晶體MO7的電流驅動能力。
圖9C所示的備份電路53是備份電路34(圖5A)的變形例，其中設置有電晶體MO5、MO6代替電晶體MO1、MN1。電晶體MO5、MO6的背閘極分別電連接到佈線BGL1、BGL2。
〈〈預充電電路141至143〉〉
圖10A至圖10C示出預充電電路140的更具體的電路結構例子。
圖10A所示的預充電電路141包括類比開關(也稱為“傳輸閘”等)145、146。圖10B所示的預充電電路142包括電晶體MP41、MP42。圖10C所示的預充電電路143包括電晶體MN41、MN42。
當信號PRCHQ為“H”時，預充電電路141成為活動狀態，藉由類比開關145、146將位元線BL、BLB分別預充電到VPRE1、VPRE2。預充電電路142、143也同樣地工作。
在本實施方式的記憶體裝置中，使用雙穩態電路構成記憶單元。為了對記憶單元進行電源閘控，本記憶體裝置包括雙穩態電路的備份電路以及預充電電路，該預充電電路具有對位元線BL和位元線BLB供應彼此不同的電壓的功能。由於具備具有這種功能的預充電電路，本備份電路只要具有儲存雙穩態電路所保持的彼此處於互補關係的兩個資料中的任一個的功能即可。因此，可以減少本備份電路的元件數及佈線數。因此，可以抑制設置備份電路時的記憶單元的面積附加。
這可以藉由對專利文獻1所公開的記憶體電路180(參照專利文獻1的圖5)與圖3A所示的備份電路32進行比較來得到理解。專利文獻1的記憶體電路180包括六個電晶體及兩個電容元件。相對於此，備份電路32包括三個電晶體及一個電容元件。
本實施方式的具有備份功能的記憶體裝置可以用作各種電子構件或電 子裝置中的記憶體裝置。本記憶體裝置可以在沒有被訪問時進行電源閘控，由此，可以降低組裝有本記憶體裝置的電子構件及電子裝置的功耗。
本實施方式的記憶體裝置典型為可代替SRAM的記憶體裝置。例如，可以在微控制單元(MCU)、FPGA、CPU、GPU等各種處理器中組裝本實施方式的記憶體裝置代替SRAM。此外，也可以將本實施方式的記憶體裝置組裝於無線IC、顯示控制器IC、源極驅動器IC、影像用解碼器IC等各種IC中。下面，作為處理器的一個例子說明MCU。
〈〈MCU300〉〉
圖11示出微控制單元(MCU)的結構例子。圖11所示的MCU300包括匯流排305、處理器核心310(以下稱為“核心310”)、時脈生成電路312、電源管理單元(PMU)313、週邊電路(peripherals)315及記憶部330。MCU300是被集成為一個晶片的半導體裝置。
核心310藉由匯流排305與PMU313、週邊電路315及記憶部330進行資料傳輸。來自核心310的控制信號輸入到匯流排305。匯流排305向控制物件的電路區塊發送控制信號。作為控制信號，有賦能信號或位址信號等。
時脈生成電路312生成MCU所使用的時脈信號。
對週邊電路315的功能沒有特別的限制。根據MCU300的用途，將各種功能電路設置在週邊電路315中。作為功能電路，例如可以舉出電源電路、定時裝置、中斷控制器、輸入輸出埠、類比數位轉換器、比較器及運算放大器等。
記憶部330包括快取記憶體332及記憶體裝置334。快取記憶體332由本實施方式的記憶體裝置構成。
記憶部330也可以包括具有層次結構的多個快取記憶體332。例如，在記憶部330中設置L1(第一級)快取記憶體、L2快取記憶體、L3快取記憶體。此時，作為L1快取記憶體採用本實施方式的多埠記憶體裝置，並作為L2、L3快取記憶體採用本實施方式的單埠記憶體裝置。此外，也可以將本實施方式的多埠記憶體裝置應用於核心310內的暫存器檔案中。
記憶體裝置334只要是可改寫的記憶體即可，例如有快閃記憶體、FeRAM(鐵電RAM)、MRAM(磁阻RAM)、電阻式RAM(ReRAM)、相變RAM(PRAM)等。
記憶部330也可以沒有設置記憶體裝置334。或者，也可以設置多個記憶體裝置334，例如可以設置DRAM和快閃記憶體。此外，記憶部330也可以設置有唯讀記憶體(ROM)。
PMU313具有控制電源閘控的功能。PMU313根據從核心310發送來的休眠(SLEEP)信號以及從外部輸入的中斷信號等生成電源閘控控制信號。所生成的電源閘控控制信號發送到MCU300內的電路，諸如匯流排305、核心310等。各電路根據電源閘控控制信號執行電源閘控序列。快取記憶體332執行上述電源閘控序列。
〈〈電子構件的製造方法例子〉〉
圖12A是示出電子構件的製造方法例子的流程圖。電子構件也被稱為半導體封裝或IC用封裝等。
藉由組裝製程(後製程)，在印刷電路板上集成多個能夠裝卸的構件，可以形成由電晶體構成的半導體裝置。後製程可以藉由進行圖12A所示的各製程完成。首先，在前製程中，在半導體晶片(例如，矽晶圓)上形成本發明的一個實施方式的半導體裝置等。
在後製程中，首先，進行對半導體晶片的背面(沒有形成半導體裝置等的面)進行研磨的“背面研磨製程”(步驟ST71)。藉由研磨減薄半導體晶片，實現電子構件的小型化。在步驟ST71之後，進行將半導體晶片分為多個晶片的“切割製程”(步驟ST72)。在切割製程中，藉由沿著分離線切割半導體晶片，從半導體晶片切割出晶片。
進行拾取分離後的晶片並將其接合於引線框架上的“晶片接合(die bonding)製程”(步驟ST73)。晶片接合製程中的晶片與引線框架的接合方法可以選擇適合產品的方法，例如，使用樹脂或膠帶進行接合的方法。另外，也可以將晶片接合於插入物(interposer)基板上，而不接合於引線框架。
接著，進行將引線框架的引線與晶片上的電極藉由金屬細線(wire)電連接的“打線接合(wire bonding)製程”(步驟ST74)。作為金屬細線可以使用銀線或金線等。打線接合例如可以使用球焊(ball bonding)或楔焊(wedge bonding)進行。對打線接合後的晶片7110進行由環氧樹脂等密封 的“模塑(molding)製程”(步驟ST75)。
接著，進行對引線框架的引線進行電鍍處理的“引線電鍍處理”(步驟ST76)。進行對引線進行切斷及成型加工的“成型製程”(步驟ST77)。進行對封裝表面實施印字處理(marking)的“印字製程”(步驟ST78)。然後，藉由進行檢驗外觀形狀的優劣或工作故障的有無等的檢驗步驟(步驟ST79)完成電子構件。
圖12B是完成的電子構件的立體示意圖。電子構件根據端子取出方向或端子的形狀具有多個不同規格和名稱。在圖12B中，作為電子構件的一個例子，示出QFP(Quad Flat Package：四面扁平封裝)。
圖12B所示的電子構件7000包括引線7001及晶片7110。在晶片7110中設置有根據本實施方式的記憶體裝置或安裝有本記憶體裝置的處理器。
電子構件7000可以包括多個晶片7110。電子構件7000例如安裝於印刷電路板7002上。藉由組合多個這樣的電子構件7000並使其在印刷電路板7002上彼此電連接，完成安裝有電子構件的基板(安裝基板7004)。安裝基板7004用於電子裝置等。
由於電子構件7000安裝有低功耗的半導體裝置，所以藉由將電子構件7000組裝於電子裝置，可以降低電子裝置的功耗。接著，說明具備上述電子構件的電子裝置。
圖13A所示的資訊終端2010除了安裝在外殼2011中的顯示部2012以 外還包括操作按鈕2013、外部連接埠2014、揚聲器2015、麥克風2016。在此，顯示部2012的顯示區域是彎曲的。資訊終端2010是用電池驅動的可攜式資訊終端，可以被用作平板資訊終端或智慧手機。資訊終端2010具有電話、電子郵件、筆記本、上網、音樂播放等功能。藉由用手指等觸摸顯示部2012可以輸入資訊。藉由用手指等觸摸顯示部2012，可以進行打電話、輸入文字、顯示部2012的螢幕切換工作等各種操作。還可以藉由從麥克風2016輸入聲音，進行資訊終端2010的操作。藉由操作操作按鈕2013，可以進行電源的開啟/關閉工作、顯示部2012的螢幕切換工作等各種操作。
圖13B所示的筆記本型PC(個人電腦)2050包括外殼2051、顯示部2052、鍵盤2053、指向裝置2054。藉由顯示部2052的觸摸操作，可以操作筆記本型PC2050。
圖13C所示的攝影機2070包括外殼2071、顯示部2072、外殼2073、操作鍵2074、透鏡2075、連接部2076。顯示部2072設置在外殼2071中，操作鍵2074及透鏡2075設置在外殼2073中。外殼2071和外殼2073由連接部2076連接，由連接部2076可以改變外殼2071和外殼2073之間的角度。可以採用根據連接部2076處的外殼2071和外殼2073之間的角度切換顯示部2072的影像的結構。藉由顯示部2072的觸摸操作，可以進行錄影的開始及停止的操作、放大倍率的調整、攝像範圍的改變等各種操作。
圖13D所示的可攜式遊戲機2110包括外殼2111、顯示部2112、揚聲器2113、LED燈2114、操作鍵按鈕2115、連接端子2116、照相機2117、 麥克風2118、記錄介質讀取部2119。
圖13E所示的電冷藏冷凍箱2150包括外殼2151、冷藏室門2152及冷凍室門2153等。
圖13F所示的汽車2170包括車體2171、車輪2172、儀表板2173及燈2174等。
實施方式2
實施方式1的記憶體裝置包括OS電晶體，由此具有在Si電晶體上層疊OS電晶體的疊層結構。參照圖14說明實施方式1的記憶體裝置的疊層結構。
〈〈記憶體裝置的疊層結構〉〉
圖14所示的記憶體裝置109在記憶單元陣列中包括記憶單元19。記憶單元19包括記憶單元20及備份電路53(圖9C)。注意，圖14是用來說明記憶體裝置109的疊層結構例子的剖面圖，而不是藉由以指定的切斷線切斷記憶體裝置109而得到的剖面圖。
記憶體裝置109包括層L10至L14的疊層。記憶單元19及驅動記憶單元的週邊電路等設置在層L10及L11的疊層中。在層L10中設置有構成記憶體裝置109的Si電晶體MQ1。層L10包括佈線和插頭等。Si電晶體的活性層設置在單晶矽晶圓5200中。
在層L12中，設置有OS電晶體、佈線(例如，字線)和插頭等。圖14 所示的電晶體MO5、MO6的結構與後面說明的OS電晶體5001(參照圖15A)同樣。層L13是設置有電容元件C1的電容層。在層L13中還設置有使電容元件C1與電晶體MO5、MO6電連接的插頭等。在層L14中，設置有佈線(例如，佈線CL以及Vssm用電源線)和插頭等。
接著，參照圖15A和圖15B說明OS電晶體的結構例子。
〈〈OS電晶體的結構例子1〉〉
圖15A示出OS電晶體的結構例子。圖15A所示的OS電晶體5001是金屬氧化物電晶體。圖15A的左側是OS電晶體5001的通道長度方向上的剖面圖，圖15A的右側是OS電晶體5001的通道寬度方向上的剖面圖。
OS電晶體5001形成在絕緣表面上。在此，OS電晶體5001形成在絕緣層5021上。OS電晶體5001被絕緣層5028及5029覆蓋。OS電晶體5001包括絕緣層5022至5027、5030至5032、金屬氧化物層5011至5013以及導電層5050至5054。
圖式中的絕緣層、金屬氧化物層、導電體等可以為單層或疊層。在製造這些層時，可以使用濺射法、分子束磊晶(MBE：Molecular Beam Epitaxy)法、脈衝雷射沉積(PLD：Pulsed Laser Deposition)法、CVD法、原子層沉積(ALD)法等各種成膜方法。CVD法包括電漿CVD法、熱CVD法、有機金屬CVD法等。
將金屬氧化物層5011至5013總稱為氧化物層5010。如圖15A所示， 氧化物層5010包括依次層疊有金屬氧化物層5011、金屬氧化物層5012及金屬氧化物層5013的部分。在OS電晶體5001處於導通狀態時，通道主要形成在氧化物層5010的金屬氧化物層5012中。
OS電晶體5001的閘極電極由導電層5050構成，用作源極電極或汲極電極的一對電極由導電層5051、5052構成。導電層5050至5052被作為障壁層的絕緣層5030至5032覆蓋。背閘極電極由導電層5053和導電層5054的疊層構成。OS電晶體5001也可以不包括背閘極電極。後述的OS電晶體5002也是同樣的。
閘極(前閘極)一側的閘極絕緣層由絕緣層5027構成，背閘極一側的閘極絕緣層由絕緣層5024至5026的疊層構成。絕緣層5028是層間絕緣層。絕緣層5029是障壁層。
金屬氧化物層5013覆蓋包括金屬氧化物層5011、5012以及導電層5051、5052的疊層體。絕緣層5027覆蓋金屬氧化物層5013。導電層5051、5052具有隔著金屬氧化物層5013及絕緣層5027與導電層5050重疊的區域。
作為用於導電層5050至5054的導電材料，有如下材料：以摻雜有磷等雜質元素的多晶矽為代表的半導體；鎳矽化物等矽化物；鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧等金屬或以上述金屬為成分的金屬氮化物(氮化鉭、氮化鈦、氮化鉬、氮化鎢)等。此外，也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有氧化矽的銦錫氧化物等導 電材料。
例如，導電層5050為氮化鉭或鉭的單層。或者，在導電層5050為兩層結構或三層結構時，可以採用如下組合：(鋁、鈦)；(氮化鈦、鈦)；(氮化鈦、鎢)；(氮化鉭、鎢)；(氮化鎢、鎢)；(鈦、鋁、鈦)；(氮化鈦、鋁、鈦)；(氮化鈦、鋁、氮化鈦)。其中前者構成絕緣層5027一側的層。
導電層5051及導電層5052具有相同的層結構。例如，在導電層5051為單層時，可以使用鋁、鈦、鉻、鎳、銅、釔、鋯、鉬、銀、鉭或鎢等的金屬或以這些金屬為主要成分的合金。在導電層5051為兩層結構或三層結構時，可以採用如下組合：(鈦、鋁)；(鎢、鋁)；(鎢、銅)；(銅-鎂-鋁合金、銅)；(鈦、銅)；(鈦或氮化鈦、鋁或銅、鈦或氮化鈦)；(鉬或氮化鉬、鋁或銅、鉬或氮化鉬)。其中前者構成絕緣層5027一側的層。
例如，較佳的是，導電層5053為對氫具有阻擋性的導電層(例如，氮化鉭層)，導電層5054為其導電率比導電層5053高的導電層(例如，鎢層)。藉由採用該結構，導電層5053和導電層5054的疊層具有佈線的功能以及抑制氫擴散到氧化物層5010的功能。
作為用於絕緣層5021至5032的絕緣材料，有如下材料：氮化鋁、氧化鋁、氮氧化鋁、氧氮化鋁、氧化鎂、氮化矽、氧化矽、氮氧化矽、氧氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭、矽酸鋁等。絕緣層5021至5032由包括這些絕緣材料的單層或疊層構成。構成絕緣層5021至5032的層可以包含多種絕緣材料。
在本說明書等中，氧氮化物是指氧含量大於氮含量的化合物，氮氧化物是指氮含量大於氧含量的化合物。
在OS電晶體5001中，氧化物層5010較佳為被對氧和氫具有阻擋性的絕緣層(以下稱為障壁層)包圍。藉由採用該結構，可以抑制氧從氧化物層5010釋放出並可以抑制氫侵入到氧化物層5010，由此可以提高OS電晶體5001的可靠性及電特性。
例如，絕緣層5029被用作障壁層，絕緣層5021、5022、5024中的至少一個被用作障壁層。障壁層可以使用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿、氮化矽等的材料形成。另外，還可以在氧化物層5010和導電層5050之間設置障壁層。或者，也可以設置對氧和氫具有阻擋性的金屬氧化物層作為金屬氧化物層5013。
絕緣層5030較佳為防止導電層5050的氧化的障壁層。當絕緣層5030對氧具有阻擋性時，可以抑制從絕緣層5028等脫離的氧使導電層5050氧化。例如，作為絕緣層5030可以使用氧化鋁等金屬氧化物。
示出絕緣層5021至5032的結構例子。在該例子中，絕緣層5021、5022、5025、5029、5030至5032都被用作障壁層。絕緣層5026至5028是包含過量氧的氧化物層。絕緣層5021是氮化矽層，絕緣層5022是氧化鋁層，絕緣層5023是氧氮化矽層。背閘極一側的閘極絕緣層(5024至5026)是氧化矽、氧化鋁和氧化矽的疊層。前閘極一側的閘極絕緣層(5027)是氧氮 化矽層。層間絕緣層(5028)是氧化矽層。絕緣層5029、5030至5032是氧化鋁層。
圖15A示出氧化物層5010為三層結構的例子，但是不侷限於此。氧化物層5010例如可以為沒有金屬氧化物層5011或金屬氧化物層5013的兩層結構，也可以由金屬氧化物層5011至金屬氧化物層5013中的任一個層構成。另外，氧化物層5010也可以由四層以上的金屬氧化物層構成。
〈〈OS電晶體的結構例子2〉〉
圖15B示出OS電晶體的結構例子。圖15B所示的OS電晶體5002是OS電晶體5001的變形例。兩者的主要不同之處是閘極電極的結構。圖15B的左側示出OS電晶體5002的通道長度方向上的剖面圖，右側示出通道寬度方向上的剖面圖。
在形成於絕緣層5028中的開口中設置有金屬氧化物層5013、絕緣層5027及導電層5050。也就是說，藉由利用絕緣層5028的開口以自對準的方式形成閘極電極。因此，在OS電晶體5002中，閘極電極(5050)不具有隔著閘極絕緣層(5027)與源極電極及汲極電極(5051、5052)重疊的區域。由此，可以降低閘極-源極之間的寄生容量及閘極-汲極之間的寄生電容，從而可以提高頻率特性。此外，由於可以利用絕緣層5028的開口控制閘極電極的寬度，所以能夠容易地製造通道長度短的OS電晶體。
OS電晶體的通道形成區域較佳為CAC-OS(Cloud-Aligned Composite oxide semiconductor)。
CAC-OS在材料的一部分中具有導電性的功能，在材料的另一部分中具有絕緣性的功能，作為材料的整體具有半導體的功能。此外，在將CAC-OS用於電晶體的活性層的情況下，導電性的功能是使被用作載子的電子(或電洞)流過的功能，絕緣性的功能是不使被用作載子的電子流過的功能。藉由導電性的功能和絕緣性的功能的互補作用，可以使CAC-OS具有開關功能(開啟/關閉的功能)。藉由在CAC-OS中使各功能分離，可以最大限度地提高各功能。
CAC-OS包括導電性區域及絕緣性區域。導電性區域具有上述導電性的功能，絕緣性區域具有上述絕緣性的功能。此外，在材料中，導電性區域和絕緣性區域有時以奈米粒子級分離。另外，導電性區域和絕緣性區域有時在材料中不均勻地分佈。此外，有時導電性區域被觀察為其邊緣模糊且以雲狀連接。
在CAC-OS中，有時導電性區域及絕緣性區域分別分散在材料中，其尺寸為0.5nm以上且10nm以下，較佳為0.5nm以上且3nm以下。
此外，CAC-OS由具有不同能帶間隙的成分構成。例如，CAC-OS由具有起因於絕緣性區域的寬隙的成分及具有起因於導電性區域的窄隙的成分構成。在該結構中，當使載子流過時，載子主要在具有窄隙的成分中流過。此外，具有窄隙的成分與具有寬隙的成分互補作用，與具有窄隙的成分聯動地在具有寬隙的成分中載子流過。因此，藉由將上述CAC-OS用於電晶體的通道形成區域，可以實現具有高電流驅動力及高場效移動率的OS電晶 體。
此外，金屬氧化物半導體根據其結晶性被分為單晶金屬氧化物半導體和非單晶金屬氧化物半導體。作為非單晶金屬氧化物半導體，有CAAC-OS(c-axis aligned crystalline oxide semiconductor)、多晶氧化物半導體、nc-OS(nanocrystalline oxide semiconductor)及a-like OS(amorphous-like oxide semiconductor)等。
OS電晶體的通道形成區域較佳為包括CAAC-OS、nc-OS等具有結晶部的金屬氧化物。
CAAC-OS具有c軸配向性，其多個奈米晶在a-b面方向上連結而結晶結構具有畸變。注意，畸變是指在多個奈米晶連結的區域中晶格排列一致的區域與其他晶格排列一致的區域之間的晶格排列的方向變化的部分。
雖然奈米晶基本上是六角形，但是並不侷限於正六角形，有不是正六角形的情況。此外，在畸變中有時具有五角形或七角形等晶格排列。另外，在CAAC-OS的畸變附近觀察不到明確的晶界(grain boundary)。亦即，可知藉由使晶格排列畸變，可抑制晶界的形成。這可能是由於CAAC-OS可容許因如下原因而發生的畸變：在a-b面方向上的氧原子排列的低密度或因金屬元素被取代而使原子間的鍵合距離產生變化等。
CAAC-OS有具有層狀結晶結構(也稱為層狀結構)的傾向，在該層狀結晶結構中層疊有包含銦及氧的層(下面稱為In層)和包含元素M、鋅及 氧的層(下面稱為(M，Zn)層)。另外，銦和元素M彼此可以取代，在用銦取代(M，Zn)層中的元素M的情況下，也可以將該層表示為(In，M，Zn)層。另外，在用元素M取代In層中的銦的情況下，也可以將該層表示為(In，M)層。
在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，nc-OS在不同的奈米晶之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。
a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的金屬氧化物半導體。a-like OS包含空洞或低密度區域。a-like OS的結晶性比nc-OS及CAAC-OS的結晶性低。
在本說明書等中，CAC表示金屬氧化物半導體的功能或材料，CAAC表示金屬氧化物半導體的結晶結構。
10‧‧‧記憶單元
20‧‧‧記憶單元
22‧‧‧雙穩態電路
30‧‧‧備份電路
100‧‧‧記憶體裝置
110‧‧‧記憶單元陣列
140‧‧‧預充電電路
180‧‧‧功率開關
140A‧‧‧預充電電路
140B‧‧‧預充電電路
A1、A2、Q、Qb、SN1‧‧‧節點
BL、BLB‧‧‧位元線
WL‧‧‧字線
OSGL1‧‧‧佈線
VHLM‧‧‧虛擬電源線
MN1、MO1、MT1、MT2‧‧‧電晶體
Vddm‧‧‧電壓
VVddm‧‧‧電壓
Vssm‧‧‧電壓
VPRE1‧‧‧電壓
VPRE2‧‧‧電壓
C1‧‧‧電容元件

Claims (9)

  1. 一種記憶體裝置，包括：記憶單元，包括：包括第一節點及第二節點的雙穩態電路；位於該第一節點與第一位元線之間的第一電晶體；位於該第二節點與第二位元線之間的第二電晶體；以及備份電路，對該第一位元線輸入第一電壓且對該第二位元線輸入第二電壓的預充電電路，其中，該備份電路包括：在通道形成區域中包含氧化物半導體的第三電晶體；第四電晶體；電容元件；與該第三電晶體的第一端子電連接的輸入節點；與該第三電晶體的第二端子、該第四電晶體的閘極及該電容元件的第一端子電連接且直接連接的保持節點；以及與該第四電晶體的第一端子電連接的輸出節點，該輸入節點與該第一節點電連接，並且，該輸出節點與該第一節點和該第二節點中的一個電連接。
  2. 根據申請專利範圍第1項之記憶體裝置，其中該第四電晶體的第二端子與第一佈線電連接，並且該電容元件的第二端子與該第一佈線電連接。
  3. 根據申請專利範圍第1項之記憶體裝置，其中該第四電晶體的第二端子與第一佈線電連接，並且該電容元件的第二端子與第四佈線電連接。
  4. 根據申請專利範圍第1項之記憶體裝置，其中該第一電晶體的閘極及該第二電晶體的閘極與字線電連接，並且該第三電晶體的閘極與第二佈線電連接。
  5. 根據申請專利範圍第1項之記憶體裝置，其中該備份電路還包括位於該第四電晶體的該第一端子與該輸出節點之間的第五電晶體，並且該第五電晶體的閘極與第三佈線電連接。
  6. 根據申請專利範圍第1項之記憶體裝置，其中該備份電路備份該第 一節點和該第二節點中的一個的資料。
  7. 根據申請專利範圍第1項之記憶體裝置，其中該第一電壓的大小不同於該第二電壓的大小。
  8. 一種電子構件，包括：包括申請專利範圍第1項之記憶體裝置的晶片；以及與該晶片電連接的引線。
  9. 一種電子裝置，包括申請專利範圍第8項之電子構件。
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