KR102412243B1 - 반도체 장치 및 그 동작 방법, 전자 부품, 및 전자 기기 - Google Patents

반도체 장치 및 그 동작 방법, 전자 부품, 및 전자 기기 Download PDF

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

반도체 장치의 소비전력을 효율적으로 저감한다. 반도체 장치는 전원 관리 장치, 셀 어레이, 및 셀 어레이를 구동하기 위한 주변 회로를 갖는다. 셀 어레이는 워드선, 비트선쌍, 메모리 셀, 메모리 셀의 데이터를 백업하는 백업 회로를 갖는다. 행 회로 및 열 회로는 파워 게이팅 가능한 제 1 파워 도메인에 제공되고, 셀 어레이는 파워 게이팅 가능한 제 2 파워 도메인에 제공된다. 기억 장치의 동작 모드에는 스탠바이 모드보다 소비전력이 낮은 복수의 저소비전력 모드가 설정된다. 전원 관리 장치는 복수의 저소비전력 모드에서 하나를 선택하고, 선택한 저소비전력 모드로 기억 장치가 이행하기 위한 제어를 수행한다.

Description

반도체 장치 및 그 동작 방법, 전자 부품, 및 전자 기기
본 출원의 명세서, 도면, 및 청구범위(이하, "본 명세서 등"이라고 부름)는 반도체 장치와 그 동작 방법 등에 관한 것이다. 또한, 본 발명의 일 형태는 예시된 기술분야에 한정되는 것은 아니다.
본 명세서 등에서 반도체 장치란, 반도체 특성을 이용한 장치이며 반도체 소자(트랜지스터, 다이오드, 포토다이오드 등)를 포함하는 회로, 이 회로를 갖는 장치 등을 말한다. 또한 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말한다. 예를 들어 집적 회로, 집적 회로를 구비한 칩이나, 패키지에 칩을 수납한 전자 부품은 반도체 장치의 일례이다. 또한, 기억 장치, 표시 장치, 발광 장치, 조명 장치, 전자 부품, 및 전자 기기 등은 그 자체가 반도체 장치인 경우가 있고, 또는 반도체 장치를 갖는 경우가 있다.
전자 기기의 저소비전력화가 중요시되고 있다. 그러므로, CPU 등의 집적 회로(IC)의 저소비전력화는 회로 설계의 큰 과제가 되어 있다. IC의 소비전력은 크게 나누면, 동작 시의 소비전력(다이내믹 전력)과 동작하지 않을 때(스탠바이 시)의 소비전력(스태틱 전력)의 2개가 된다. 고성능화를 위하여 동작 주파수를 높임으로써, 다이내믹 전력이 증대된다. 스태틱 전력의 대부분은 트랜지스터의 누설 전류에 의하여 소비되는 전력이다. 누설 전류에는, 서브스레숄드 누설 전류, 게이트 터널 누설 전류, 게이트 유도 드레인 누설(GIDL: Gate-induced drain leakage) 전류, 정크션 터널 누설 전류가 있다. 이들 누설 전류는 트랜지스터의 미세화에 의하여 증대되기 때문에, 소비전력의 증대가 IC의 고성능화나 고집적화의 큰 장벽이 되고 있다.
반도체 장치의 소비전력 저감을 위하여, 파워 게이팅이나 클록 게이팅에 의하여, 동작시킬 필요가 없는 회로를 정지시키는 것이 수행되고 있다. 파워 게이팅에서는 전원 공급을 정지하기 때문에, 스탠바이 전력을 없애는 효과가 있다. CPU에서 파워 게이팅을 가능하게 하기 위해서는, 레지스터나 캐시의 기억 내용을 비휘발성 메모리에 백업하는 것이 필요하다.
채널 형성 영역이 금속 산화물로 형성되는 트랜지스터(이하, "산화물 반도체 트랜지스터" 또는 "OS 트랜지스터"라고 부르는 경우가 있음)가 알려져 있다. OS 트랜지스터의 오프 전류가 매우 작다는 특성을 이용하여, 파워 오프 상태에서도 데이터를 유지하는 것이 가능한 백업 회로가 제안되고 있다. 예를 들어, 특허문헌 1, 특허문헌 2, 및 비특허문헌 1에는 OS 트랜지스터를 사용한 백업 회로를 구비한 SRAM(스태틱 랜덤 액세스 메모리)가 개시(開示)되어 있다.
일본 공개특허공보 특개2015-195075호 일본 공개특허공보 특개2016-139450호
본 발명의 일 형태의 과제는 파워 게이팅 가능한 기억 장치를 제공하는 것, 또는 기억 장치의 소비전력을 효율적으로 저감하는 것이다.
또한, 복수의 과제의 기재는 서로의 과제의 존재를 방해하는 것은 아니다. 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없다. 또한, 열거한 것 외의 과제는 본 명세서 등의 기재로부터 저절로 명백해지는 것이고, 이들 과제도 본 발명의 일 형태의 과제가 될 수 있다.
본 발명의 일 형태는 전원 관리 장치, 셀 어레이, 및 셀 어레이를 구동시키기 위한 주변 회로를 갖는 기억 장치이다. 셀 어레이는 워드선, 비트선쌍, 메모리 셀, 메모리 셀의 데이터를 백업하는 백업 회로를 갖는다. 주변 회로는 파워 게이팅 가능한 제 1 파워 도메인에 제공되고, 셀 어레이는 파워 게이팅 가능한 제 2 파워 도메인에 제공된다. 기억 장치의 동작 모드에는 스탠바이 모드보다 소비전력이 낮은 복수의 저소비전력 모드가 설정된다. 전원 관리 장치는 복수의 저소비전력 모드에서 하나를 선택하고, 선택한 저소비전력 모드에 기억 장치가 이행하기 위한 제어를 수행한다.
본 명세서 등에서 "제 1", "제 2", "제 3" 등의 서수사는 순서를 나타내기 위하여 사용되는 경우가 있다. 또는, 구성 요소의 혼동을 피하기 위하여 사용되는 경우가 있고, 이 경우 서수사의 사용은 구성 요소의 개수를 한정하는 것이 아니고, 순서를 한정하는 것도 아니다. 또한, 예를 들어 "제 1"을 "제 2" 또는 "제 3"으로 치환하여 발명의 일 형태를 설명할 수 있다.
본 명세서 등에서 X와 Y가 접속된다고 기재되는 경우에는, X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우가 본 명세서 등에 개시되어 있는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 이외의 것도 도면 또는 문장에 기재되어 있는 것으로 한다. X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
트랜지스터는 게이트, 소스, 및 드레인이라고 불리는 3개의 단자를 갖는다. 게이트는 트랜지스터의 도통 상태를 제어하는 제어 단자로서 기능한다. 소스 또는 드레인으로서 기능하는 2개의 입출력 단자는, 트랜지스터의 형태 및 각 단자에 인가되는 전위의 고저에 따라 한쪽이 소스가 되고 다른 쪽이 드레인이 된다. 그러므로 본 명세서 등에서는 소스나 드레인이라는 용어는 바꿔 쓸 수 있는 것으로 한다. 또한 본 명세서 등에서는 게이트 이외의 2개의 단자를 제 1 단자, 제 2 단자라고 부르는 경우가 있다.
전압은 어떤 전위와 기준 전위(예를 들어 접지 전위(GND) 또는 소스 전위)의 전위차를 나타내는 경우가 많다. 따라서, 전압을 전위라고 바꿔 말할 수 있다. 또한 전위란 상대적인 것이다. 따라서, GND라고 기재되어 있더라도 반드시 0V를 의미하지 않는 경우도 있다.
노드는 회로 구성이나 디바이스 구조 등에 따라 단자, 배선, 전극, 도전층, 도전체, 불순물 영역 등이라고 바꿔 말할 수 있다. 또한 단자, 배선 등을 노드라고 바꿔 말할 수 있다.
본 명세서 등에서 "막"이라는 용어와 "층"이라는 용어는 경우에 따라, 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어 "도전층"이라는 용어를 "도전막"이라는 용어로 변경할 수 있는 경우가 있다. 예를 들어 "절연막"이라는 용어를 "절연층"이라는 용어로 변경할 수 있는 경우가 있다.
본 명세서 등에서, 금속 산화물(metal oxide)이란 넓은 표현으로 금속의 산화물이다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함) 등으로 분류된다. 예를 들어, 트랜지스터의 채널 형성 영역에 사용되는 금속 산화물을 산화물 반도체라고 부르는 경우가 있다.
본 명세서 등에서, 특별히 언급되지 않는 한, 트랜지스터의 채널 형성 영역에 사용되는 금속 산화물에는 질소를 포함하는 금속 산화물이 포함된다. 또한 질소를 포함하는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
본 발명의 일 형태는 파워 게이팅이 가능한 기억 장치를 제공하는 것, 또는 기억 장치의 소비전력을 효율적으로 저감하는 것을 가능하게 한다.
복수의 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 예시한 효과 모두를 반드시 가질 필요는 없다. 또한 본 발명의 일 형태에 대하여, 상기 외의 과제, 효과, 및 신규 특징에 대해서는 본 명세서의 기재 및 도면으로부터 저절로 명백해지는 것이다.
도 1은 기억 장치의 구성예를 나타낸 블록도.
도 2의 (A)는 셀의 구성예를 나타낸 회로도. 도 2의 (B)는 기억 장치의 동작예를 나타낸 타이밍 차트.
도 3은 열 회로의 구성예를 나타낸 회로도.
도 4는 기억 장치의 상태 천이도.
도 5는 기억 장치의 동작 시퀀스 예를 나타낸 타이밍 차트.
도 6은 기억 장치의 동작 시퀀스 예를 나타낸 타이밍 차트.
도 7은 기억 장치의 동작 시퀀스 예를 나타낸 타이밍 차트.
도 8은 기억 장치의 동작 시퀀스 예를 나타낸 타이밍 차트.
도 9는 기억 장치의 구성예를 나타낸 블록도.
도 10은 기억 장치의 동작 시퀀스 예를 나타낸 타이밍 차트.
도 11은 기억 장치의 구성예를 나타낸 블록도.
도 12의 (A)는 셀의 구성예를 나타낸 회로도. 도 12의 (B)는 기억 장치의 동작예를 나타낸 타이밍 차트.
도 13의 (A)는 셀의 구성예를 나타낸 회로도. 도 13의 (B)는 기억 장치의 동작예를 나타낸 타이밍 차트.
도 14의 (A) 및 (B)는 셀의 구성예를 나타낸 회로도.
도 15는 CPU의 구성예를 나타낸 블록도.
도 16은 플립플롭의 구성예를 나타낸 회로도.
도 17은 플립플롭의 동작예를 나타낸 타이밍 차트.
도 18의 (A)는 전자 부품의 제작 방법의 예를 나타낸 흐름도. 도 18의 (B)는 전자 부품의 구성예를 나타낸 사시 모식도.
도 19의 (A) 내지 (F)는 전자 기기의 구성예를 나타낸 도면.
도 20은 기억 장치의 적층 구조예를 나타낸 단면도.
도 21의 (A) 및 (B)는 OS 트랜지스터의 구성예를 나타낸 단면도.
도 22의 (A) 및 (B)는 OS 트랜지스터의 구성예를 나타낸 단면도.
이하에서 본 발명의 실시형태를 설명한다. 다만, 본 발명의 일 형태는 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해된다. 따라서, 본 발명의 일 형태는 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
이하에 나타내는 복수의 실시형태는 적절히 조합할 수 있다. 또한 하나의 실시형태에 복수의 구성예(제작 방법의 예, 동작 방법예 등도 포함함)가 나타내어지는 경우에는 서로의 구성예를 적절히 조합하거나, 또한 다른 실시형태에 기재된 하나 또는 복수의 구성예와 적절히 조합할 수 있다.
도면에서 동일한 요소 또는 같은 기능을 갖는 요소, 동일한 재질의 요소, 또는 동시에 형성되는 요소 등에는 동일한 부호를 붙이는 경우가 있고, 그 반복 설명은 생략하는 경우가 있다.
도면에서 크기, 층의 두께, 및 영역 등은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다. 도면은 이상적인 예를 모식적으로 나타낸 것이며, 도면에 나타낸 형상 또는 값 등에 한정되지 않는다. 예를 들어, 노이즈로 인한 신호, 전압, 또는 전류의 편차, 또는 타이밍의 어긋남으로 인한 신호, 전압, 또는 전류의 편차 등을 포함할 수 있다.
본 명세서에서, "위에", "아래에" 등의 배치를 나타내는 어구는, 구성끼리의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용하는 경우가 있다. 또한, 구성끼리의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화되는 것이다. 따라서, 명세서에서 설명된 어구에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
(실시형태 1)
본 실시형태에서는 기억 장치의 일례로서 파워 게이팅이 가능한 SRAM에 대하여 설명한다.
<<기억 장치(100)>>
도 1은 기억 장치의 구성예를 나타낸 기능 블록도이다. 도 1에 나타낸 기억 장치(100)는 전원 관리 장치(PMU)(105), 셀 어레이(110), 주변 회로(120), 파워 스위치(150) 내지 파워 스위치(153)를 갖는다.
기억 장치(100)에서는, 셀 어레이(110)의 데이터의 판독, 및 셀 어레이(110)로의 데이터의 기록을 수행한다. 데이터(RDA)는 판독 데이터이고, 데이터(WDA)는 기록 데이터이다. 기억 장치(100)에는 클록 신호(CLK1), 클록 신호(CLK), 어드레스 신호(ADDR), 신호(RST), 신호(INT1), 신호(CE), 신호(GW), 신호(BW)가 입력된다. 신호(RST)는 리셋 신호이고, PMU(105), 주변 회로(120)에 입력된다. 신호(INT1)는 인터럽트 신호이다. 신호(CE)는 칩 인에이블 신호이고, 신호(GW)는 글러벌 기록 인에이블 신호이고, 신호(BW)는 바이트 기록 인에이블 신호이다.
기억 장치(100)에는, 전압(VDD), 전압(VDH), 전압(VDM), 전압(VDML), 전압(VSS), 전압(VSM), 전압(VBG)이 입력된다. 전압(VDD), 전압(VDM), 전압(VDML), 전압(VDH)은 고레벨 전원 전압이다. 전압(VSS), 전압(VSM)은 저레벨 전원 전압이고, 예를 들어 GND(접지 전위) 또는 0V이다.
셀 어레이(110)는 셀(10), 워드선(WL), 비트선(BL), 비트선(BLB), 배선(OGL)을 갖는다. 또한, 비트선(BL), 비트선(BLB)은 로컬 비트선이라고 부를수도 있다. 같은 열에 제공되는 비트선(BL)과 비트선(BLB)으로 이루어지는 배선쌍을 비트선쌍(BL, BLB)이라고 부르는 경우가 있다.
주변 회로(120)는 컨트롤러(122), 행 회로(123), 열 회로(124), 백업 및 리커버리 드라이버(125)를 갖는다.
컨트롤러(122)는, 신호(CE), 신호(GW), 신호(BW)를 논리 연산하여 동작 모드를 결정하는 기능, 결정한 동작 모드를 실행시키기 위한, 행 회로(123), 열 회로(124)의 제어 신호를 생성하는 기능을 갖는다. 컨트롤러(122)에는 어드레스 신호(ADDR), 신호(CE), 신호(GW), 신호(BW), 데이터(RDA), 데이터(WDA)를 일시적으로 저장하는 레지스터를 제공하여도 좋다.
행 회로(123)는 행 디코더(131), 워드선 드라이버(132)를 갖는다. 행 디코더(131)는 어드레스 신호(ADDR)를 디코딩하여, 워드선 드라이버(132)의 제어 신호를 생성한다. 워드선 드라이버(132)는, 어드레스 신호(ADDR)가 지정하는 행의 워드선을 선택 상태로 한다.
열 회로(124)는 열 디코더(133), 프리차지 회로(134), 로컬 비트선 MUX(멀티플렉서)(135), 센스 앰프(136), 기록 드라이버(137), 출력 드라이버(138)를 갖는다. 열 회로(124)는, 어드레스 신호(ADDR)가 지정하는 열의 비트선(BL)에 대하여 데이터의 기록, 데이터의 판독을 수행한다. 열 회로(124)의 회로 구성은 후술한다.
기억 장치(100)에서, 각 회로, 각 신호, 및 각 전압은 필요에 따라 적절히 취사선택할 수 있다. 또는, 다른 회로 또는 다른 신호를 추가하여도 좋다. 또한, 기억 장치(100)의 입력 신호 및 출력 신호의 구조(예를 들어 비트 폭)는 기억 장치(100)의 동작 모드 및 셀 어레이(110)의 구성 등에 기초하여 설정된다.
<파워 도메인>
기억 장치(100)는 복수의 파워 도메인을 갖는다. 도 1의 예에서는, 파워 도메인(160), 파워 도메인(161), 파워 도메인(162)이 제공되어 있다. 파워 도메인(160)은 파워 게이팅이 수행되지 않는다. 파워 도메인(161), 파워 도메인(162)은 파워 게이팅이 수행된다. 전압(VSS)은 파워 스위치를 통하지 않고, 각 파워 도메인(160, 161, 162)에 입력된다.
파워 도메인(160)에는, PMU(105)가 제공된다. 파워 도메인(160)에는 파워 스위치를 통하지 않고, 전압(VDD)이 입력된다.
파워 도메인(161)에는, 주변 회로(120), 가상 전압선(V_VDD), 가상 전압선(V_VDH)이 제공된다. 파워 스위치(150)는 가상 전압선(V_VDD)(이하, V_VDD선이라고 부름)으로의 전압(VDD)의 공급을 제어한다. 파워 스위치(151)는 가상 전압선(V_VDH)(이하, V_VDH선이라고 부름)으로의 전압(VDH)의 공급을 제어한다. 전압(VDH)은 백업 및 리커버리 드라이버(125)에서 사용되는 전압이다.
파워 도메인(162)에는 셀 어레이(110), 가상 전압선(V_VDM)(이하, V_VDM선이라고 부름)이 제공된다. 파워 스위치(152)는 V_VDM선으로의 전압(VDM)의 입력을 제어하고, 파워 스위치(153)는 V_VDM선으로의 전압(VDML)의 입력을 제어한다. 전압(VDML)은 전압(VDM)보다 낮은 전압이다. 파워 도메인(162)에는 파워 스위치를 통하지 않고 전압(VSM), 전압(VBG)이 입력된다.
<PMU>
PMU(105)는 저소비전력 모드에서 기억 장치(100)의 제어를 수행한다. PMU(105)에는 클록 신호(CLK1), 신호(INT1)가 입력된다. 신호(INT1)는 인터럽트 신호이다. PMU(105)에 복수 종류의 인터럽트 신호를 입력하여도 좋다. 신호(CLK1), 신호(INT1)에 따라 PMU(105)는 신호(PSE1), 신호(PSE2), 신호(PSE3), 신호(BLFE), 신호(BLRE), 신호(NDRE), 신호(PGM)를 생성한다.
신호(PSE1), 신호(PSE2), 신호(PSE3)는 파워 스위치 인에이블 신호이다. 신호(PSE1)는 파워 스위치(150), 파워 스위치(151)의 온 오프를 제어하고, 신호(PSE2)는 파워 스위치(152)의 온 오프를 제어하고, 신호(PSE3)는 파워 스위치(153)의 온 오프를 제어한다. 여기서는 신호(PSE1)가 "H"일 때, 파워 스위치(150)는 온이고, 신호(PSE1)가 "L"일 때, 파워 스위치(150)는 오프이다. 다른 파워 스위치의 온 오프 제어에 대해서도 마찬가지이다.
신호(NDRE), 신호(BLFE), 신호(BLRE), 신호(PGM)는 저소비전력 모드에서 사용되는 제어 신호이다. 신호(NDRE)는 노드 리셋 인에이블 신호이고, 셀(10)의 노드(Q), 노드(Qb)의 리셋 동작을 제어한다. 신호(NDRE)는 행 회로(123)에 입력된다. 행 회로(123)는 신호(NDRE)에 따라 셀 어레이(110)의 모든 워드선(WL)을 선택 상태로 한다. 신호(BLFE), 신호(BLRE)는 열 회로(124)에 입력된다. 신호(BLFE)는 비트선 플로팅 인에이블 신호이고, 비트선쌍(BL, BLB)을 플로팅 상태로 하는 동작을 제어한다. 신호(BLRE)는 비트선 리셋 인에이블 신호이고, 비트선쌍(BL, BLB)의 리셋 동작을 제어한다.
신호(PGM)는 백업 및 리커버리 드라이버(125)에 입력된다. 백업 및 리커버리 드라이버(125)는 신호(PGM)에 따라 셀 어레이(110)의 모든 배선(OGL)을 선택 상태로 한다. 예를 들어, 백업 및 리커버리 드라이버(125)는 신호(PGM)를 레벨 시프트함으로써, 배선(OGL)의 선택 신호를 생성한다. 선택 신호의 고레벨 전압이 VDH이다. 전압(VDH)은 전압(VDD)보다 높다. 선택 신호의 고레벨 전압을 VDD로 할 수 있는 경우에는, 파워 스위치(151)를 제공할 필요가 없다.
<셀>
도 2의 (A)에 셀(10)의 회로 구성예를 나타내었다. 셀(10)은 메모리 셀(20), 백업 회로(30)를 갖는다. 메모리 셀(20)은 표준적인 6T(트랜지스터) SRAM 셀과 같은 회로 구성이고, 쌍안정 회로(25), 트랜지스터(MT1), 트랜지스터(MT2)로 구성된다. 쌍안정 회로(25)는 V_VDM선, 전압(VSM)을 공급하는 전원선(이하, VSM선이라고 부름)에 전기적으로 접속된다.
도 2의 (A)의 예에서는, 쌍안정 회로(25)는 2개의 CMOS 인버터 회로로 이루어지는 래치 회로이다. 노드(Q), 노드(Qb)는 각각, 2개의 CMOS 인버터 회로의 입력 단자와 출력 단자의 접속부이고, 상보 데이터의 유지 노드이다. 노드(Q/Qb)가 "H"/"L"이 되거나, 또는 노드(Q/Qb)가 "L"/"H"가 됨으로써, 쌍안정 회로(25)는 안정 상태가 된다. 트랜지스터(MT1), 트랜지스터(MT2)는 전송(轉送) 트랜지스터이다. 트랜지스터(MT1)에 의하여 비트선(BL)과 노드(Q) 사이의 도통 상태가 제어되고, 트랜지스터(MT2)에 의하여 비트선(BLB)과 노드(Qb) 사이의 도통 상태가 제어된다.
백업 회로(30)는 메모리 셀(20)의 데이터를 백업하기 위한 회로이다. 각 셀(10)에 백업 회로(30)를 제공함으로써, 파워 도메인(162)의 파워 게이팅이 가능하게 된다.
백업 회로(30)는 전압(VSS)을 공급하는 전압선(이하, VSS선이라고 부름), 전압(VBG)을 공급하는 전압선(이하, VBG선이라고 부름)에 전기적으로 접속된다. 백업 회로(30)는 2개의 1T1C(용량)형 DRAM 셀로 구성된다. 백업 회로(30)는 노드(SN1), 노드(SN2), 트랜지스터(MO1), 트랜지스터(MO2), 용량 소자(C1), 용량 소자(C2)를 갖는다. 노드(SN1), 노드(SN2)는 노드(Q), 노드(Qb)의 데이터를 유지하기 위한 유지 노드이다. 용량 소자(C1), 용량 소자(C2)는 노드(SN1), 노드(SN2)의 전압을 유지하기 위한 유지 용량이다. 트랜지스터(MO1)는 노드(Q)와 노드(SN1) 사이의 도통 상태를 제어하고, 트랜지스터(MO2)는 노드(Qb)와 노드(SN2) 사이의 도통 상태를 제어한다.
백업 회로(30)에서 장시간 데이터를 유지하기 위하여, 트랜지스터(MO1), 트랜지스터(MO2)에는 오프 전류가 매우 작은 트랜지스터가 선택된다. 트랜지스터(MO1), 트랜지스터(MO2)에는 OS 트랜지스터가 적합하다. 트랜지스터(MO1), 트랜지스터(MO2)를 OS 트랜지스터로 함으로써, 용량 소자(C1), 용량 소자(C2)로부터 전하가 누설되는 것을 억제할 수 있고, 백업 회로(30)는 데이터를 장시간 유지하는 것이 가능하다. 즉, 백업 회로(30)는 비휘발성 메모리 회로로서 기능할 수 있다.
금속 산화물의 밴드 갭은 2.5eV 이상이기 때문에, OS 트랜지스터는 열여기로 인한 누설 전류가 작고, 또한 상술한 바와 같이 오프 전류가 매우 작다. 채널 폭으로 정규화된 OS 트랜지스터의 오프 전류를 수yA/μm 이상 수zA/μm 이하 정도로 낮게 할 수 있다. 채널 형성 영역에 적용되는 금속 산화물에는 Zn 산화물, Zn-Sn 산화물, Ga-Sn 산화물, In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Ti, Ga, Y, Zr, La, Ce, Nd, Sn, 또는 Hf) 등이 있다. 또한 인듐 및 아연을 포함하는 산화물에 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
트랜지스터(MO1), 트랜지스터(MO2)를 OS 트랜지스터로 함으로써, Si 트랜지스터로 이루어지는 메모리 셀(20)에 백업 회로(30)를 적층하여 제공할 수 있기 때문에, 백업 회로(30)를 제공한 것으로 인한 셀(10)의 면적 오버헤드를 억제할 수 있다.
트랜지스터(MO1), 트랜지스터(MO2)는 백 게이트를 갖고, 백 게이트는 VBG선에 전기적으로 접속된다. 예를 들어, 전압(VBG)은 트랜지스터(MO1), 트랜지스터(MO2)의 문턱 전압을 플러스 측으로 시프트시키는 전압이다. 또는, 백업 및 리커버리 드라이버(125)에 백업 회로(30)의 동작에 따라, VBG선에 입력하는 전압을 변화시킬 수 있는 기능을 갖게 하여도 좋다. 트랜지스터(MO1), 트랜지스터(MO2)는 백 게이트를 갖지 않는 OS 트랜지스터로 할 수 있다.
<열 회로>
도 3을 참조하여 열 회로(124)의 회로 구성예를 설명한다.
(프리차지 회로(134))
프리차지 회로(134)는 프리차지 회로(51), 프리차지 회로(52)를 갖는다. 프리차지 회로(51), 프리차지 회로(52)는 신호(PRCH1), 신호(PRCH2)에 의하여 제어된다. 프리차지 회로(51)는 비트선쌍(BL, BLB)을 전압(Vpr1)에 프리차지하고, 프리차지 회로(52)는 비트선쌍(BL, BLB)을 전압(Vpr2)에 프리차지한다. 프리차지 회로(51), 프리차지 회로(52)는 비트선쌍(BL, BLB)의 전압을 평활화하는 이퀄라이저의 기능을 갖는다.
프리차지 회로(51)는 통상 동작 모드 및 스탠바이 모드에서 비트선쌍(BL, BLB)을 프리차지하기 위한 회로이다. 한편, 프리차지 회로(52)는 리커버리 상태 및 백업 상태에서 비트선쌍(BL, BLB)을 프리차지하기 위한 회로이다. 전압(Vpr2)은 리커버리용 프리차지 전압이며 백업용 프리차지 전압이다.
(센스 앰프(136))
센스 앰프(136)에는 신호(PRCH3), 신호(SNS)가 입력된다. 센스 앰프(136)는 로컬 비트선쌍(LRBL, LRBLB), 프리차지 회로(53), 센스 앰프(55), RS(리셋-세트) 래치 회로(56), 인버터 회로(57), 인버터 회로(58), 트랜지스터(MP3), 트랜지스터(MP4)를 갖는다.
LRBL, LRBLB는 각각 로컬 판독 비트선이다. 복수의 비트선쌍(BL, BLB)에 대하여 하나의 로컬 비트선쌍(LRBL, LRBLB)이 제공된다. 여기서는, 4개의 비트선쌍(BL, BLB)에 대하여 하나의 로컬 비트선쌍(LRBL, LRBLB)이 제공된다.
프리차지 회로(53)는 신호(PRCH3)에 따라 로컬 비트선쌍(LRBL, LRBLB)을 전압(Vpr1)에 프리차지한다. 프리차지 회로(53)는 로컬 비트선쌍(LRBL, LRBLB)의 전압을 평활화하는 이퀄라이저의 기능을 갖는다.
센스 앰프(55)는, 로컬 비트선쌍(LRBL, LRBLB)의 전압 차를 증폭함으로써, 셀(10)로부터 판독된 데이터를 검지한다. 센스 앰프(55)는 트랜지스터(MN3), 래치 회로(55a)를 갖고, VSS선, V_VDD선에 전기적으로 접속된다. 래치 회로(55a)는 2개의 인버터 회로로 구성된다. 노드(QS), 노드(QSb)는 래치 회로(55a)의 유지 노드이며, RS 래치 회로(56)의 입력에 전기적으로 접속된다. 센스 앰프(55)에서 검지된 데이터는 RS 래치 회로(56)에서 유지된다. RS 래치 회로(56)는 2개의 NAND 회로로 구성된다. RS 래치 회로(56)가 유지하는 데이터(LATOB), 데이터(LATO)는 인버터 회로(57), 인버터 회로(58)에 입력된다. 인버터 회로(57)의 출력(데이터(DO)), 인버터 회로(58)의 출력(데이터(DOB))은 출력 드라이버(138)에 입력된다.
트랜지스터(MP3), 트랜지스터(MP4)에 의하여, 로컬 비트선쌍(LRBL, LRBLB)과 센스 앰프(55) 사이의 도통 상태, 및 로컬 비트선쌍(LRBL, LRBLB)과 RS 래치 회로(56) 사이의 도통 상태가 제어된다. 트랜지스터(MP3), 트랜지스터(MP4)의 온 오프는 신호(SNS)에 의하여 제어된다. 신호(SNS)는 트랜지스터(MN3)의 온 오프도 제어한다. 신호(SNS)는 센스 앰프(55)를 액티브로 하기 위한 센스 앰프 인에이블 신호이다. 센스 앰프(55)가 액티브일 때는, 센스 앰프(55)와 로컬 비트선쌍(LRBL, LRBLB) 사이는 비도통 상태이다.
(기록 드라이버(137))
기록 드라이버(137)는 로컬 비트선쌍(LWBL, LWBLB)에 데이터를 기록하기 위한 회로이다. 기록 드라이버(137)는 인버터 회로(59)를 갖는다.
LWBL, LWBLB는 각각 로컬 기록 비트선이다. 복수의 비트선쌍(BL, BLB)에 대하여 하나의 로컬 비트선쌍(LWBL, LWBLB)이 제공된다. 여기서는, 4개의 비트선쌍(BL, BLB)에 대하여 하나의 로컬 비트선쌍(LWBL, LWBLB)이 제공된다.
데이터(DIN)는 기록 데이터이다. 데이터(DIN)는 로컬 비트선(LWBL), 인버터 회로(59)에 입력된다. 인버터 회로(59)의 출력(데이터(DINB))은 로컬 비트선(LWBLB)에 입력된다.
(로컬 비트선 MUX(135))
로컬 비트선 MUX(135)는 MUX(135r), MUX(135w)를 갖고, 신호(RDE[3:0]), 신호(WTE[15:0])가 입력된다. 신호(RDE[3:0])는 판독 인에이블 신호이고, 신호(WTE[15:0])는 기록 인에이블 신호이다.
MUX(135r)는 데이터를 판독하는 열의 비트선쌍(BL, BLB)을 선택한다. MUX(135r)로 선택된 복수의 비트선쌍(BL, BLB)은 각각, 상이한 로컬 비트선쌍(LRBL, LRBLB)에 전기적으로 접속된다.
MUX(135r)는 트랜지스터(MP1), 트랜지스터(MP2)로 구성된다. 트랜지스터(MP1), 트랜지스터(MP2)에는 신호(RDE[3:0]) 중 어느 1비트가 입력된다. 트랜지스터(MP1), 트랜지스터(MP2)는 비트선쌍(BL, BLB)과 로컬 비트선쌍(LRBL, LRBLB) 사이의 도통 상태를 제어하는 스위치로서 기능한다.
MUX(135w)는 데이터를 기록하는 열의 비트선쌍(BL, BLB)을 선택한다. MUX(135w)로 선택된 복수의 비트선쌍(BL, BLB)은 각각, 상이한 로컬 비트선쌍(LWBL, LWBLB)에 전기적으로 접속된다. MUX(135w)는 트랜지스터(MN1), 트랜지스터(MN2)로 구성된다. 트랜지스터(MN1), 트랜지스터(MN2)에는 신호(WTE[15:0]) 중 어느 1비트가 입력된다. 트랜지스터(MN1), 트랜지스터(MN2)는 비트선쌍(BL, BLB)과 로컬 비트선쌍(LWBL, LWBLB) 사이의 도통 상태를 제어하는 스위치로서 기능한다.
열 회로(124)의 회로 구성은 도 3에 한정되지 않는다. 입력 신호, 입력 전압 등에 따라 적절히 변경된다. 도 3의 예에서는, 프리차지 회로(52)는 3개의 n채널형 트랜지스터로 구성되지만, 3개의 p채널형 트랜지스터로 구성되는 경우가 있다.
<<동작 모드>>
다음으로, 기억 장치(100)의 동작 모드, 특히 저소비전력 모드에 대하여 설명한다. 표 1에 기억 장치(100)의 진리값표를 나타낸다. 여기서는 신호(BW)의 비트 폭은 4비트이고, 데이터(WDA), 데이터(RDA)의 비트 폭은 32비트이다.
동작 모드 RST CE GW BW[0] BW[1] BW[2] BW[3] BLFE PSE1 PSE2 PSE3
리셋 L X X X X X X L H H L
스탠바이 H L X X X X X L H H L
워드 기록 H H H H H H H L H H L
하프 워드 기록 H H H H H L L L H H L
바이트 0 기록 H H H H L L L L H H L
판독 H H L L L L L L H H L
비트선 플로팅 H L X X X X X H H H L
슬리프 H L X X X X X H H L H
셀 어레이 도메인 PG H L X X X X X H H L L
전(全) 도메인 PG L L X X X X X L L L L
※PG: 파워 게이팅
바이트 0 기록 모드에서는, 신호(BW[0])에 할당된 1바이트(8비트)의 데이터를 기록하는 동작이 수행된다. 예를 들어, 바이트 0 기록 모드에서는, 데이터(WDA[7:0])가 기록된다. 바이트 기록 동작에서, BW[1], BW[2], BW[3]가 "H"일 때의 기록 데이터는 각각, WDA[15:8], WDA[23:16], WDA[31:24]이다.
<파워 게이팅 시퀀스>
각 셀(10)에 백업 회로(30)가 제공되기 때문에, 파워 도메인(162)의 파워 게이팅이 가능하다. 도 2의 (B)에, 파워 도메인(162)에 대한 파워 게이팅 시퀀스의 일례를 나타내었다. 도 2의 (B)에서 t1, t2 등은 기간을 나타낸다.
(통상 동작, Normal Operation)
t1 이전에는 기억 장치(100)의 상태는 통상 동작 상태(기록 상태 또는 판독 상태)이다. 기억 장치(100)는 싱글 포트 SRAM과 같은 통상 동작을 수행한다. 신호(NDRE)가 "L"인 동안, 행 회로(123)는 컨트롤러(122)의 제어 신호에 따라 동작한다. 신호(BLFE), 신호(BLRE)가 "L"인 동안, 열 회로(124)는 컨트롤러(122)의 제어 신호에 따라 동작한다. 파워 스위치(150) 내지 파워 스위치(152)는 온이고 파워 스위치(153)는 오프이다.
(백업, Backup)
t1에서 "H"의 신호(PGM)가 백업 및 리커버리 드라이버(125)에 입력됨으로써, 백업 동작이 시작된다. 여기서는, t1에서 노드(Q/Qb)는 "H"/"L"이고, 노드(SN1/SN2)는 "L"/"H"이다. 모든 행의 워드선(WL)은 "L"이므로, 모든 셀(10)은 비선택 상태이다.
백업 및 리커버리 드라이버(125)는 신호(PGM)를 레벨 시프트하여 선택 신호를 생성하고, 선택 신호를 모두 배선(OGL)에 출력한다. 백업 회로(30)의 트랜지스터(MO1), 트랜지스터(MO2)가 온이 됨으로써, 노드(SN1), 노드(SN2)에 t1에서의 노드(Q), 노드(Qb)의 데이터가 기록된다. 노드(SN1)의 전압은 VSM으로부터 VDM으로 상승하고, 노드(SN2)의 전압은 VDM으로부터 VSM으로 저하된다. t2에서 신호(PGM)가 "L"이 되어, 백업 동작이 종료된다.
(파워 게이팅, Power-gating(PG))
t2에서 PMU(105)가 신호(PSE2)를 "L"로 함으로써, 파워 도메인(162)의 파워 게이팅이 시작된다. 파워 스위치(152)가 오프가 되기 때문에, V_VDM선의 전압이 VDM으로부터 VSM으로 저하된다. V_VDM선의 전압이 저하됨으로써, 메모리 셀(20)은 비(非)액티브가 된다. 메모리 셀(20)의 데이터는 소실되지만, 백업 회로(30)는 데이터를 계속 유지한다.
여기서는, 파워 도메인(162)이 전원 오프인 동안, 비트선쌍(BL, BLB)을 플로팅 상태로 한다. 그러므로, PMU(105)는 신호(PSE2)를 "L"로 하는 타이밍에서 신호(BLFE)를 "H"로 한다.
시각 t1 이후, 신호(BLFE)의 논리에 상관없이, 로컬 비트선 MUX(135)의 트랜지스터(MN1), 트랜지스터(MN2), 트랜지스터(MP1), 트랜지스터(MP2)는 오프이다. 열 회로(124)에 "H"의 신호(BLFE)가 입력됨으로써, 프리차지 회로(134)의 프리차지 회로(51), 프리차지 회로(52)는 오프가 되므로, 셀 어레이(110)의 모든 비트선쌍(BL, BLB)이 플로팅 상태가 된다.
(리커버리, Recovery)
리커버리 동작이란, 백업 회로(30)가 유지하는 데이터에 의하여, 메모리 셀(20)의 데이터를 리커버리하는 동작이다. 리커버리 동작에서는, 쌍안정 회로(25)는 메모리 셀(20)이 유지하는 데이터를 검출하기 위한 센스 앰프로서 기능한다. 리커버리 동작에서는, 쌍안정 회로(25)는 노드(Q/Qb)의 데이터를 검출하기 위한 센스 앰프로서 기능한다.
t3에서, PMU(105)가 "H"의 신호(PGM)를 생성함으로써, 리커버리 동작이 시작된다. 트랜지스터(MO1), 트랜지스터(MO2)가 온이 되기 때문에 용량 소자(C1)의 전하가 노드(Q), 노드(SN1)에 분배되어, 용량 소자(C2)의 전하가 노드(Qb), 노드(SN2)에 분배된다.
t4에서 파워 스위치(152)를 온으로 하여, V_VDM선에 전압(VDM)을 입력한다. V_VDM선이 충전되어, 이윽고 쌍안정 회로(25)가 액티브가 된다. 쌍안정 회로(25)는 노드(Q)와 노드(Qb)의 전압 차를 증폭한다. 최종적으로 노드(Q), 노드(SN1)의 전압은 VDM이 되고, 노드(Qb), 노드(SN2)의 전압은 VSM이 된다. 즉, 노드(Q/Qb)의 상태는 t1에서의 상태("H"/"L")로 복귀한다. PMU(105)는 t5에서 신호(PGM)를 "L"로 하고, t6에서 신호(BLFE)를 "L"로 하여, 리커버리 동작이 종료된다.
<<저소비전력 모드>>
도 4에 기억 장치(100)의 상태 천이도를 나타내었다. 기억 장치(100)의 상태에는, 전원 온(Power On) 상태(SS1), 리셋(Reset) 상태(SS2), 스탠바이(Stand-by) 상태(SS3), 기록(Writing) 상태(SS4), 판독(Reading) 상태(SS5), 비트선 플로팅(Bit Line Floating) 상태(SS11), 슬리프(Sleep) 상태(SS12), 셀 어레이 도메인 파워 게이팅(PG for Cell Array(CA) Domain) 상태(SS13), 전(全) 도메인 PG(PG for All Domains) 상태(SS14), 백업(Backup) 상태(SS21) 내지 백업 상태(SS23), 리커버리(Recovery) 상태(SS25), 리커버리 상태(SS26)가 있다. 표 1의 진리값표가 나타낸 바와 같이, 외부 신호 및 내부 신호에 따라, 기억 장치(100)의 상태가 천이되어, 각 상태에서, 대응하는 동작 모드가 실행된다.
기억 장치(100)에는 4종류의 저소비전력 모드가 있다. (1)비트선 플로팅 모드, (2)슬리프 모드, (3)셀 어레이 도메인 PG 모드, (4)전 도메인 PG 모드. PMU(105)는 저소비전력 상태에서의 기억 장치(100)의 동작 모드를 관리한다. PMU(105)는 이들 저소비전력 모드에서 하나의 동작 모드를 선택하여 소정의 동작 시퀀스를 기억 장치(100)에서 실행시킨다.
(비트선 플로팅 모드)
스탠바이 모드에서는, 비트선쌍(BL, BLB)을 프리차지 전압(Vpr1)으로 승압한다. 비트선 플로팅 모드에서는, 비트선쌍(BL, BLB)을 플로팅 상태로 한다. 메모리 셀(20)의 데이터는 소실되지 않는다.
(슬리프 모드)
스탠바이 모드에서는, 파워 도메인(162)에 전압(VDM)을 공급한다. 슬리프 모드에서는, 파워 도메인(162)에 전압(VDM)보다 낮은 전압(VDML)을 공급한다. 전압(VDML)은 메모리 셀(20)의 데이터가 소실되지 않는 크기의 전압이다. 비트선쌍(BL, BLB)을 플로팅 상태로 한다.
(셀 어레이 도메인 PG 모드)
파워 도메인(162)으로의 전압(VDM)의 공급을 정지한다. 비트선쌍(BL, BLB)을 플로팅 상태로 한다. 메모리 셀(20)의 데이터는 소실된다.
(전 도메인 PG 모드)
전 도메인 PG 모드에서는, 파워 게이팅 가능한 모든 도메인을 파워 게이팅한다. 파워 도메인(161)으로의 전압(VDD), 전압(VDH)의 공급을 정지하고, 파워 도메인(162)으로의 전압(VDM)의 공급을 정지한다. 메모리 셀(20)의 데이터는 소실된다.
4개의 저소비전력 모드는 소비전력 삭감 효과가 얻어지는 손익 분기 시간(BET)이 상이하고, BET_blfl<BET_slp<BET_pgca<BET_pgall이다. BET_blfl, BET_slp, BET_pgca, BET_pgall은 각각, 비트선 플로팅 모드, 슬리프 모드, 셀 어레이 도메인 PG 모드, 전 도메인 PG 모드의 BET이다. BET가 상이한, 복수의 저소비전력 모드를 가짐으로써, 기억 장치(100)의 소비전력을 효율적으로 저감할 수 있다.
스탠바이 상태(SS3)로부터 셀 어레이 도메인 PG 상태(SS13)로 이행하기 위해서는, 메모리 셀(20)의 데이터를 백업 회로(30)에 백업하는 백업 동작이 필요하고, 셀 어레이 도메인 PG 상태(SS13)로부터 스탠바이 상태(SS3)로 복귀할 때는, 메모리 셀(20)의 데이터의 리커버리 동작이 필요하다. 전 도메인 PG 상태(SS14)에 대해서도 마찬가지이다. 그러므로, BET_pgca, BET_pgall은 길다. 장시간(예를 들어 수백 밀리초)의 아이들 상태가 발생하였을 때, 전 도메인 PG 모드에 의한 소비전력 삭감 효과가 얻어진다.
비트선 플로팅 모드에서는, 메모리 셀(20)의 데이터는 소실되지 않는다. 스탠바이 상태(SS3)와 비트선 플로팅 상태(SS11) 사이의 천이에는 백업 및 리커버리 동작이 필요 없다. 따라서, 스탠바이 상태(SS3)와 비트선 플로팅 상태(SS11) 사이의 천이에서는, 시간 및 에너지의 오버헤드가 작다. 슬리프 모드에 대해서도 마찬가지이다.
슬리프 모드에서는, 셀 어레이(110)의 전원 전압은 VDM으로부터 VDML까지 저하하기 때문에 기억 장치(100)의 스탠바이 전력을 저감할 수 있다. 스탠바이 전력은 트랜지스터의 누설 전류에 의한 소비전력이다. 트랜지스터의 누설 전류의 주요인인 서브스레숄드 전류는 전원 전압이 어떤 값 이하가 되면 지수적으로 감소한다. 그러므로, 슬리프 모드에 의한 셀 어레이(110)의 스탠바이 전력 저감 효과는 매우 높다. 예를 들어, VSS는 0V, VDM은 1.2V, VDML은 0.6V(=VDM/2)인 조건하에서, 슬리프 모드의 누설 전류는 스탠바이 모드의 누설 전류의 20% 내지 30% 정도가 되는 경우가 있다. VDML에 따라 BET_slp는 변화하고, 예를 들어 BET_blfl과 BET_pgca의 중간값이 되도록, VDML을 설정할 수 있다.
BET_blfl과 BET_pgca의 차이가 길어지는 경우가 많다. 슬리프 모드를 제공함으로써 이 차이를 보충할 수 있어, 아이들 시간에 따라 더 적절한 저소비전력 모드를 선택할 수 있다. 예를 들어, 슬리프 모드가 없고, BET_blfl이 10μsec, BET_pgca가 10msec인 경우, 아이들 시간이 6msec인 상황이 빈발하면 효율적인 소비전력 삭감이 어렵다. 슬리프 모드를 제공함으로써, 소비전력의 저감 효율을 향상시킬 수 있다.
이하, 도 5 내지 도 8을 참조하여, 기억 장치(100)의 저소비전력 모드에서의 동작 시퀀스를 설명한다. TB1, TR1 등은 회로의 상태, 전원 전압 등이 안정될 때까지의 대기 시간을 나타낸다. TB1, TR1 등의 길이는 1클록 사이클 이상이지만, 일부의 대기 시간은 0클록 사이클인 경우가 있다.
(비트선 플로팅 시퀀스, 슬리프 시퀀스)
도 5를 참조하여 비트선 플로팅 시퀀스, 슬리프 시퀀스의 일례를 설명한다.
스탠바이 상태(SS3)에서, 기억 장치(100)는 아이들 상태이다. 예를 들어, 프리차지 회로(51)에 의하여 모든 비트선쌍(BL, BLB)이 전압(Vpr1)에 프리차지된다.
예를 들어, 스탠바이 상태(SS3)인 시간이 설정 시간 tk3을 넘으면, 스탠바이 모드로부터 비트선 플로팅 모드로 이행하기 위한 동작 시퀀스가 실행된다. 시간 tk3의, 기억 장치(100)의 상태를 천이시키는 조건이 되는 설정 시간은 각 저소비전력 모드의 BET 등에 따라 설정된다.
PMU(105)가 "H"의 신호(BLFE)를 발행함으로써, 스탠바이 상태(SS3)로부터 비트선 플로팅 상태(SS11)로 이행시킨다. "H"의 신호(BLFE)의 입력에 의하여, 열 회로(124)는 모든 비트선쌍(BL, BLB)을 플로팅 상태로 한다.
비트선 플로팅 상태(SS11)의 기억 장치(100)에 액세스가 있으면, PMU(105)는 신호(BLFE)를 "L"로 하여, 기억 장치(100)를 스탠바이 상태(SS3)로 복귀시킨다.
비트선 플로팅 상태(SS11)인 시간이 설정 시간 tk11을 넘으면, PMU(105)는 "L"의 신호(PSE2), "H"의 신호(PSE3)를 발행하여, 기억 장치(100)를 슬리프 상태(SS12)로 이행한다. 파워 스위치(152)는 오프가 되고 파워 스위치(153)는 온이 되므로, V_VDM선의 전압은 VDM으로부터 VDML까지 저하된다. "H"의 신호(BLFE)가 열 회로(124)에 계속 입력되기 때문에, 모든 비트선쌍(BL, BLB)은 플로팅 상태가 유지된다.
슬리프 상태(SS12)에서, 기억 장치(100)에 액세스가 있으면, PMU(105)는 "H"의 신호(PSE2), "L"의 신호(PSE3), "L"의 신호(BLFE)를 발행하여 기억 장치(100)의 상태를 스탠바이 상태(SS3)로 복귀시킨다. 파워 스위치(152)는 온이 되고, 파워 스위치(153)는 오프가 되므로, V_VDM선의 전압은 VDML로부터 VDM까지 상승된다.
기록 상태(SS4), 판독 상태(SS5)에서는, 컨트롤러(122)의 제어에 의하여, 기억 장치(100)는 기록 동작, 판독 동작을 수행한다.
(셀 어레이 도메인 PG 시퀀스)
도 5의 기간 TB2 후, 슬리프 상태(SS12)인 시간이 설정 시간 tk12를 넘으면, PMU(105)의 제어에 의하여, 슬리프 모드로부터 셀 어레이 파워 게이팅 모드로 이행하기 위한 동작 시퀀스가 수행된다. 도 6을 참조하여, 이 동작 시퀀스의 일례를 설명한다.
셀 어레이 PG 상태(SS13)로 하기 위하여, 백업 동작이 수행된다. PMU(105)가 "H"의 신호(PSE2), "L"의 신호(PSE3)를 발행함으로써, 슬리프 상태(SS12)로부터 백업 상태(SS21)로 이행한다. V_VDM선의 전압이 상승되어 VDM에서 안정된 후, PMU(105)는 신호(PGM)를 "H"로 한다. 백업 및 리커버리 드라이버(125)에 의하여 모든 배선(OGL)이 선택 상태가 되어, 각 셀(10)의 노드(Q), 노드(Qb)의 데이터가 백업 회로(30)의 노드(SN1), 노드(SN2)에 기록된다(도 2의 (A) 및 (B) 참조).
PMU(105)가 신호(PSE2)를 "L"로 함으로써, 백업 상태(SS21)로부터 셀 도메인 PG 상태(SS13)로 이행한다. 파워 스위치(152)가 오프가 되므로, V_VDM선의 전압은 저하되어 VSM이 된다. 신호(PGM)를 하강시키는 타이밍에서 신호(PSE2)를 하강시켜도 좋다.
셀 어레이 도메인 PG 상태(SS13)에서, 기억 장치(100)에 액세스가 있으면, PMU(105)의 제어에 의하여 리커버리 동작이 실행된다(도 2의 (A) 및 (B) 참조). PMU(105)가 H"의 신호(PGM)를 발행함으로써, 셀 어레이 도메인 PG 상태(SS13)로부터 리커버리 상태(SS25)로 이행한다. 신호(PGM)가 "H"인 동안에, PMU(105)는 신호(PSE2)를 "H"로 하여 파워 스위치(152)를 온으로 한다. V_VDM선의 전압은 상승되어 VDM이 된다. PMU(105)가 신호(PGM)를 "L"로 하고, 다음으로 신호(BLFE)를 "L"로 함으로써, 리커버리 상태(SS25)로부터 스탠바이 상태(SS3)로 이행한다.
예를 들어, 셀 어레이(110)가 복수의 서브 어레이로 구성되는 경우에는, 서브 어레이마다 고레벨 전원 전압(VDM, VDML)의 공급을 제어할 수 있도록 파워 도메인(162)에 파워 스위치를 제공하여도 좋다. 이러한 구성에 의하여, 파워 도메인(162)의 파워 게이팅의 공간적인 입도를 작게 할 수 있다.
(전 도메인 PG 시퀀스)
예를 들어, 기억 장치(100)의 아이들 시간이 BET_pgall을 넘는다고 예측할 수 있는 경우, 스탠바이 모드로부터 전 도메인 PG 모드로 이행하기 위한 동작 시퀀스가 실행된다. 도 7을 참조하여, 이 동작 시퀀스의 일례를 설명한다.
PMU(105)가 "H"의 신호(PGM)를 발행함으로써, 스탠바이 상태(SS3)로부터 백업 상태(SS22)로 이행한다. 신호(PGM)가 "H"인 기간에, 셀 어레이(110)의 각 셀(10)에서 데이터가 백업 회로(30)에 백업된다. 전 도메인 PG 모드에서는, 셀 어레이 도메인 PG 모드보다 장기간, 셀 어레이(110)를 파워 게이팅한다. 그러므로, 백업 상태(SS22)가 백업 상태(SS21)보다도 신호(PGM)가 "H"인 기간이 길다. 즉, TB21은 TB11보다 더 길다.
"L"의 신호(RST)가 입력되면, PMU(105)는 기억 장치(100)를 전 도메인 PG 상태(SS14)로 하기 위하여, 신호(PSE1), 신호(PSE2)를 "L"로 한다. 파워 스위치(150) 내지 파워 스위치(152)가 오프가 되어, V_VDD선, V_VDH선의 전압은 VSS까지 저하되고, V_VDM선의 전압은 VSM까지 저하된다.
PMU(105)가 "H"의 신호(PSE1)를 발행함으로써, 전 도메인 PG 상태(SS14)로부터 리커버리 상태(SS26)로 이행한다. 파워 스위치(150) 내지 파워 스위치(152)가 온이 되므로, V_VDD선, V_VDH선, V_VDM선의 전압은 각각, VDD, VDH, VDM까지 상승된다.
PMU(105)는 "H"의 신호(PGM)를 발행하기 전에, 노드(Q), 노드(Qb)의 리셋 동작을 실행시킨다. 이 리셋 동작에 의하여, 노드(Q), 노드(Qb)의 전압은 전압(Vpr2)으로 설정된다.
우선, PMU(105)는 신호(PSE1)를 "H"로 하는 타이밍에서 신호(BLFE), 신호(BLRE)를 "H"로 한다. 열 회로(124)는 "H"의 신호(BLFE), 신호(BLRE)에 따라, 모든 비트선쌍(BL, BLB)의 리셋 동작을 수행한다. 구체적으로는, 프리차지 회로(51)를 오프로 하고, 프리차지 회로(52)를 온으로 한다. 열 회로(124)의 전원 전압이 복귀함으로써, 로컬 비트선 MUX(135)의 트랜지스터(MN1), 트랜지스터(MN2), 트랜지스터(MP1), 트랜지스터(MP2)는 오프가 되어 있으므로, 모든 비트선쌍(BL, BLB)의 전압은 전압(Vpr2)에 프리차지된다.
PMU(105)는 "H"의 신호(RST)가 입력되면, 신호(NDRE)를 "H"로 한다. 행 회로(123)는 "H"의 신호(NDRE)가 입력되면, 모든 워드선(WL)을 선택 상태로 한다. 이에 의하여, 노드(Q), 노드(Qb)의 전압은 전압(Vpr2)에 프리차지된다. 신호(NDRE)가 "L"이 됨으로써, 노드(Q), 노드(Qb)의 리셋 동작은 종료된다.
다음으로, PMU(105)는 "H"의 신호(PGM)를 출력한다. 그 후, 신호(PSE2)를 "H"로 한다. 백업 회로(30)의 노드(SN1), 노드(SN2)에서 유지되는 데이터가 노드(Q), 노드(Qb)에 재기록된다. PMU(105)가 "L"의 신호(BLFE), 신호(BLRE)를 발행함으로써, 백업 상태(SS26)로부터 스탠바이 상태(SS3)로 이행한다.
다음으로, 도 8을 참조하여, 스탠바이 모드로부터 셀 어레이 PG 모드로 이행하는 동작 시퀀스의 일례, 및 셀 어레이 PG 모드로부터 전 도메인 PG 모드로 이행하는 동작 시퀀스의 일례를 설명한다. 예를 들어, 기억 장치(100)의 아이들 시간이 BET_pgca를 넘는다고 예측할 수 있는 경우, 스탠바이 모드로부터 셀 어레이 PG 모드로 이행하는 동작 시퀀스가 실행된다.
PMU(105)가 "H"의 신호(PGM)를 발행함으로써, 스탠바이 상태(SS3)로부터 백업 상태(SS21)로 이행한다. 백업 상태(SS21)의 동작 시퀀스는 도 6의 설명을 원용한다.
메모리 셀 PG 상태(SS13)인 시간이 설정 시간 tk13을 경과하면, PMU(105)는 셀 어레이 PG 모드로부터 전 도메인 PG 모드로 이행하는 동작 시퀀스를 실행한다.
PMU(105)가 "H"의 신호(PGM)를 발행함으로써, 메모리 셀 PG 상태(SS13)로부터 백업 상태(SS23)로 이행한다. 백업 및 리커버리 드라이버(125)에 의하여, 메모리 셀(20)의 노드(Q), 노드(Qb)와, 백업 회로(30)의 노드(SN1), 노드(SN2) 사이가 도통 상태가 된다. 다음으로, PMU(105)는 신호(PSE2)를 "H"로 하고, 파워 스위치(152)를 온으로 한다. V_VDM선의 전압이 VDML로부터 VDM으로 상승됨으로써, 셀(10)의 쌍안정 회로(25)가 활성화된다. 백업 상태(SS23)에서, 쌍안정 회로(25)는 백업 회로(30)의 데이터를 검출하기 위한 센스 앰프로서 기능한다. 쌍안정 회로(25)에 의하여, 노드(SN1)와 노드(SN2)의 전압 차가 증폭됨으로써, 노드(SN1), 노드(SN2)에 백업 데이터가 재기록된다.
PMU(105)는 신호(PGM)를 "L"로 하고, 이어서 신호(BLFE)를 "L"로 한다. "L"의 신호(RST)가 입력되면, PMU(105)는 신호(PSE1), 신호(PSE2)를 "L"로 한다. 기억 장치(100)의 상태는 전 도메인 PG 상태(SS14)로 이행한다.
전 도메인 PG 모드에서는, 셀 어레이 도메인 PG 모드보다 장기간, 셀 어레이(110)를 파워 게이팅하기 때문에, 백업 상태(SS23)가 백업 상태(SS21)보다도 신호(PGM)가 "H"인 기간이 더 길다.
(슬리프 모드)
슬리프 모드용으로 복수의 전압을 준비하고, 기억 장치(100)의 아이들 시간에 따라 V_VDM선으로의 입력 전압을 전환하는 구성으로 하여도 좋다. 이러한 구성예를 도 9에 나타내었다. 전압(VDML1), 전압(VDML2), 전압(VDML3)은 슬리프 모드를 위한 전압이다. VDM>VDML1>VDML2>VDML3이다. 전압(VDML3)은 셀(10)의 데이터가 소실되지 않는 크기이다.
전압(VDML1), 전압(VDML2), 전압(VDML3)의 V_VDM선으로의 입력을 제어하기 위하여, 파워 스위치(154) 내지 파워 스위치(156)가 제공된다. 파워 스위치(154) 내지 파워 스위치(156)의 온 오프는 신호(PSE4) 내지 신호(PSE6)에 의하여 제어된다. 신호(PSE4) 내지 신호(PSE6)는 PMU(105)에서 생성된다. 슬리프 모드에서는, 파워 스위치(154) 내지 파워 스위치(156) 중 어느 하나가 온이 된다.
도 9의 예에서는, BET가 상이한 3종류의 슬리프 상태가 설정된다. 기본적으로는, V_VDM선의 전압이 낮을수록, BET가 길어진다. 상술한 바와 같이, BET_blfl과 BET_pgca의 차분이 길어지는 경우가 많다. 이러한 경우에서도, 복수의 슬리프 상태가 존재함으로써, 다양한 아이들링(idling) 시간에 따라 더 적절한 저소비전력 모드를 선택할 수 있기 때문에, 기억 장치(100)의 소비전력을 더 효율적으로 저감하는 것이 가능하게 된다.
도 10을 참조하여, 슬리프 시퀀스의 일례를 설명한다. 여기서는, V_VDM선의 전압이 VDML1, VDML2, VDML3인 상태를 각각, 슬리프 상태(SS31), 슬리프 상태(SS32), 슬리프 상태(SS33)이라고 부르기로 한다.
PMU(105)가 "L"의 신호(PSE2), "H"의 신호(PSE4)를 발행함으로써, 스탠바이 상태(SS3)로부터 슬리프 상태(SS31)로 이행한다. V_VDM선의 전압은 VDML1로 저하된다. 신호(PSE4)가 "H"가 되는 타이밍에서 "H"의 신호(BLFE)가 열 회로(124)에 입력되어, 모든 비트선쌍(BL, BLB)을 플로팅 상태로 한다.
슬리프 상태(SS31)인 시간이 설정 시간 tk31을 넘으면, 슬리프 상태(SS32)로 이행한다. PMU(105)는 신호(PSE4)를 "L"로 하고, 신호(PSE5)를 "H"로 한다. 파워 스위치(154)는 오프가 되고, 파워 스위치(155)는 온이 된다. V_VDM선의 전압은 VDML2까지 저하된다.
슬리프 상태(SS32)인 시간이 설정 시간 tk32를 넘으면, 슬리프 상태(SS33)로 이행한다. PMU(105)는 신호(PSE5)를 "L"로 하고, 신호(PSE6)를 "H"로 한다. 파워 스위치(155)는 오프가 되고, 파워 스위치(156)는 온이 된다. V_VDM선의 전압은 VDML3까지 저하된다.
슬리프 상태(SS33)에서, 기억 장치(100)에 액세스가 있으면, 스탠바이 상태(SS3)로 복귀하는 시퀀스가 수행된다. PMU(105)는 "H"의 신호(PSE2), "L"의 신호(PSE6), "L"의 신호(BLFE)를 발행한다. 파워 스위치(152)는 온이 되고, 파워 스위치(156)는 오프가 되므로, V_VDM선의 전압은 VDML3으로부터 VDM까지 상승된다. 슬리프 상태(SS33)인 시간이 설정 시간 tk33을 넘으면, 셀 어레이 PG 시퀀스가 실행된다.
다음으로, 기억 장치의 다른 구성예를 설명한다.
<<기억 장치(101)>>
도 11에 나타낸 기억 장치(101)는 기억 장치(100)의 변형예이다. 기억 장치(101)는 기억 장치(100)와 마찬가지로 동작한다. 기억 장치(101)에는 파워 도메인(162) 대신에 파워 도메인(163)이 제공된다. 파워 도메인(163)에는 셀 어레이(111), V_VDM선, 가상 전원선(V_VSM)(이하, V_VSM선이라고 부름)이 제공된다. 기억 장치(101)에는 파워 스위치(157)가 제공된다. 파워 스위치(157)의 온 오프는 신호(PSE2)에 의하여 제어된다. V_VSM선에는 파워 스위치(157)를 통하여 전압(VSM)이 입력된다.
셀 어레이(111)는 복수의 셀(11)을 갖는다. 도 12의 (A)에 셀(11)의 회로 구성예를 나타내었다. 셀(11)은 메모리 셀(20), 백업 회로(31)를 갖는다. 메모리 셀(20)에는 V_VSM선을 통하여 전압(VSM)이 입력된다.
백업 회로(31)는 하나의 1T1C형 DRAM 셀로 구성된다. 백업 회로(31)는 노드(SN3), 트랜지스터(MO3), 용량 소자(C3)를 갖는다. 트랜지스터(MO3)는 트랜지스터(MO1), 트랜지스터(MO2)와 마찬가지로, 백 게이트를 갖는 OS 트랜지스터이다. 트랜지스터(MO3)의 백 게이트는 VBG선에 전기적으로 접속된다. 트랜지스터(MO3)는 백 게이트를 갖지 않는 OS 트랜지스터이어도 좋다.
도 12의 (B)를 참조하여, 파워 도메인(163)에 대한 파워 게이팅 시퀀스의 일례를 설명한다. 여기서는 파워 도메인(162)에 대한 파워 게이팅 시퀀스(도 2의 (B))와 상이한 점을 주로 설명한다.
(통상 동작)
t1 이전에는 기억 장치(101)의 상태는 통상 동작 상태(기록 상태 또는 판독 상태)이다. 기억 장치(101)는 싱글 포트 SRAM과 같은 통상 동작을 수행한다. 파워 스위치(152), 파워 스위치(157)는 온이고, V_VDM선에는 전압(VDM)이 입력되고, V_VSM선에는 전압(VSM)이 입력된다.
(백업)
t1에서 "H"의 신호(PGM)가 백업 및 리커버리 드라이버(125)에 입력됨으로써, 백업 동작이 시작된다. 여기서는, 시각 t1에서 노드(Q/Qb)는 "H"/"L"이고, 노드(SN3)는 "L"이다. 모든 배선(OGL)이 "H"가 되므로, 백업 회로(31)의 트랜지스터(MO3)가 온이 되어, 노드(SN3)의 전압은 VSM으로부터 VDM으로 상승된다. t2에서 신호(PGM)가 "L"이 됨으로써, 백업 동작이 종료된다. 노드(SN3)에는 t1에서의 노드(Q)의 데이터가 기록된다.
(파워 게이팅)
t2에서 PMU(105)는 신호(PSE2)를 하강시키고, 파워 스위치(152), 파워 스위치(157)를 오프로 한다. 비트선쌍(BL, BLB)을 플로팅 상태로 하기 위하여, PMU(105)는 신호(PSE2)를 하강시키는 타이밍에서 신호(BLFE)를 상승시킨다.
(리커버리)
우선, 노드(Q), 노드(Qb)의 리셋 동작이 수행된다. t3에서, PMU(105)는 신호(BLRE), 신호(NDRE)를 "H"로 한다. 열 회로(124)에 의하여 모든 비트선쌍(BL, BLB)은 전압(Vpr2)에 프리차지되고, 행 회로(123)에 의하여 모든 워드선(WL)이 선택 상태가 된다. V_VDM선, V_VSM선은 전압(Vpr2)에 프리차지되고, 노드(Q), 노드(Qb)의 전압은 Vpr2에 고정된다.
t4에서 PMU(105)는 신호(NDRE)를 "L"로 하고, 신호(PGM)를 "H"로 한다. 트랜지스터(MO3)는 온이 되고, 용량 소자(C3)의 전하가 노드(Q), 노드(SN3)에 분배되어, 노드(Q)와 노드(Qb)에 전압 차가 생긴다.
다음으로, 쌍안정 회로(25)를 센스 앰프로서 기능시켜, 노드(Q)와 노드(Qb)의 전압 차를 증폭시킨다. t5에서 파워 스위치(152), 파워 스위치(157)를 온으로 하여, 파워 도메인(163)으로의 전압(VDM), 전압(VSM)의 입력을 재개한다. 쌍안정 회로(25)는 액티브가 되어, 노드(Q)와 노드(Qb)의 전압 차를 증폭시킨다. 최종적으로 노드(Q), 노드(SN3)의 전압은 VDM이 되고, 노드(Qb)의 전압은 VSM이 된다. 즉, 노드(Q/Qb)의 상태는 t1에서의 상태("H"/"L")로 복귀한다. PMU(105)는 t6에서 신호(PGM)를 "L"로 하고, t7에서 신호(BLFE), 신호(BLRE)를 "L"로 한다. t7에서 리커버리 동작이 종료된다.
백업 회로(31)는 노드(Q)만을 백업하는 구성이다. 배선(OGL)의 전압을 "H"로 하기 전에 노드(Q), 노드(Qb)의 전압을 Vpr2로 함으로써, 백업 회로(31)의 노드(SN3)의 데이터에 의하여 노드(Q), 노드(Qb)의 데이터를 복원할 수 있다. 그러므로, 기억 장치(101)에서는 리커버리 상태(SS25), 리커버리 상태(SS26)에서, PMU(105)는 "H"의 신호(PGM)를 발행하기 전에, 노드(Q), 노드(Qb)의 리셋 동작을 실행시킨다.
셀 어레이(111)를 셀(10)로 구성할 수 있다(도 13의 (A) 참조). 이 구성예에서, 파워 도메인(163)의 파워 게이팅 시퀀스는 상술한 파워 게이팅 시퀀스와 마찬가지이다(도 13의 (B) 참조). 도 13의 (B)의 설명은 도 12의 (B)의 설명을 원용한다.
셀 어레이(111)에서는, 백업 회로(30)의 용량 소자(C1), 용량 소자(C2)를 작게 할 수 있다. 그것은, 리커버리 동작에서 노드(Q), 노드(Qb)의 전압을 Vpr2에 프리차지하고 나서, 배선(OGL)을 "H"로 하기 때문이다. 용량 소자(C1), 용량 소자(C2)에서 유지하는 전하량이 저감되어도, 배선(OGL)을 "H"로 함으로써, 노드(Q)와 노드(Qb)의 전압 차를 쌍안정 회로(25)로 검출 가능한 크기로 할 수 있다. 용량 소자(C1), 용량 소자(C2)가 작아짐으로써, 백업 회로(30)를 추가한 것으로 인한 셀(10)의 면적 오버헤드를 저감할 수 있다.
상술한 구성예는, 백업 회로를 싱글 포트형 SRAM의 메모리 셀에 적용한 예이지만, 본 실시형태의 백업 회로는 멀티 포트형 SRAM의 메모리 셀에 적용하는 것도 가능하다. 이러한 회로 구성예를 이하에 나타낸다.
도 14의 (A)에 나타낸 셀(12)은 메모리 셀(22), 백업 회로(30)를 갖고, 도 14의 (B)에 나타낸 셀(13)은 메모리 셀(22), 백업 회로(31)를 갖는다.
메모리 셀(22)은 멀티 포트형 SRAM의 메모리 셀이고, 쌍안정 회로(25), 트랜지스터(MT11) 내지 트랜지스터(MT14)를 갖는다. 트랜지스터(MT11) 내지 트랜지스터(MT14)는 전송 트랜지스터이다. 메모리 셀(22)에는 워드선(WL1), 워드선(WL2), 비트선쌍(BL1, BLB1), 비트선쌍(BL2, BLB2), V_VDM선, V_VSM선(또는 VSM선)이 전기적으로 접속된다.
본 실시형태의 기억 장치는 다양한 전자 부품이나 전자 기기의 기억 장치로서 사용할 수 있다. 본 기억 장치는, 2종류의 파워 게이팅 모드 이외에, 파워 게이팅 모드보다 BET가 짧은 복수의 저소비전력 모드를 갖기 때문에, 본 기억 장치가 제공된 전자 부품, 및 전자 기기의 소비전력을 효율적으로 저감할 수 있다.
본 실시형태의 기억 장치는, 전형적으로는 SRAM으로 치환되는 기억 장치이다. 예를 들어, 마이크로 컨트롤러 유닛(MCU), FPGA, CPU, GPU 등의 각종 프로세서에, SRAM 대신에 본 실시형태의 기억 장치를 제공할 수 있다. 또한, 무선 IC, 표시 컨트롤러 IC, 소스 드라이버 IC, 영상용 디코더 IC 등, 각종 IC에 본 실시형태의 기억 장치를 제공할 수 있다. 이하, 프로세서의 일례로서, 하나의 다이에 프로세서 코어와 캐시 메모리가 혼재(混載)되는 프로세서에 대하여 설명한다.
<<프로세서>>
도 15는 프로세서의 구성예를 나타낸 블록도이다. 도 15에 나타낸 프로세서(300)는 PMU(305), 버스(306), 캐시 메모리(320), CPU 코어(330), 백업 및 리커버리 드라이버(311), 파워 스위치(390) 내지 파워 스위치(394), 파워 스위치(398), 파워 스위치(399)를 갖는다.
CPU 코어(330)와 캐시 메모리(320) 사이의 데이터 및 신호의 전송(傳送)은 버스(306)를 통하여 수행된다. CPU 코어(330)는 플립플롭(331), 조합 회로(332)를 갖는다. 예를 들어, 플립플롭(331)은 레지스터에 포함된다. 플립플롭(331)에 백업 회로를 제공하여, CPU 코어(330)의 파워 게이팅을 가능하게 한다.
여기서는, 캐시 메모리(320)에 도 11의 기억 장치(101)가 적용된다. 물론, 기억 장치(100)를 캐시 메모리(320)에 적용하는 것이 가능하다.
캐시 메모리(320)는 셀 어레이(321), 주변 회로(322)를 갖는다. 주변 회로(322)는 컨트롤러(324), 백업 및 리커버리 드라이버(325), 행 회로(326), 열 회로(327)를 갖는다. 파워 스위치(390) 내지 파워 스위치(394)는 기억 장치(101)의 파워 스위치(150) 내지 파워 스위치(153), 파워 스위치(157)에 대응한다. PMU(305)는 기억 장치(101)의 PMU(105)와 같은 기능을 구비하고, 신호(PSE1) 내지 신호(PSE3), 신호(PGM), 신호(BLFE), 신호(BLRE), 신호(NDRE)를 생성한다.
PMU(305)는 외부로부터 입력되는 클록 신호(CLK2)를 사용하여, 클록 신호(GCLK)를 생성한다. 클록 신호(GCLK)는 캐시 메모리(320), CPU 코어(330)에 입력된다. PMU(305)는 신호(PSE8), 신호(SCE), 신호(BK), 신호(RC)를 생성한다. 신호(PSE8), 신호(BK), 신호(RC)는 CPU 코어(330)에 대한 파워 게이팅 제어 신호이다.
신호(PSE8)는 파워 스위치(398), 파워 스위치(399)의 온 오프를 제어하는 파워 스위치 인에이블 신호이다. 파워 스위치(398)는 CPU 코어(330)로의 전압(VDD)의 공급을 제어하고, 파워 스위치(399)는 백업 및 리커버리 드라이버(311)로의 전압(VDH)의 공급을 제어한다.
신호(SCE)는 스캔 인에이블 신호이고, 플립플롭(331)에 입력된다.
백업 및 리커버리 드라이버(311)는 신호(BK), 신호(RC)에 기초하여, 플립플롭(331)의 백업 회로를 제어한다. 신호(BK)는 백업 신호이고, 신호(RC)는 리커버리 신호이다. 백업 및 리커버리 드라이버(311)는 신호(BK), 신호(RC)를 레벨 시프트한 신호(BKH), 신호(RCH)를 생성한다. 신호(BKH), 신호(RCH)는 플립플롭(331)의 백업 회로에 입력된다. 전압(VDH)은 신호(BKH), 신호(RCH)의 고레벨 전압이다.
PMU(305)는 외부로부터 입력되는 인터럽트 신호(INT2), CPU 코어(330)가 발행하는 SLEEP 신호에 따라, 클록 신호(GCLK), 각종 제어 신호의 생성을 수행한다. 예를 들어, SLEEP 신호는 CPU 코어(330)를 파워 게이팅 모드로 이행시키는 트리거가 되는 신호로서 사용할 수 있다.
<<플립플롭(331)>>
도 16에 플립플롭(331)의 회로 구성예를 나타낸다. 플립플롭(331)은 스캔 플립플롭(335), 백업 회로(340)를 갖는다.
스캔 플립플롭(335)에는 CPU 코어(330) 내의 V_VDD선, VSS선에 의하여, 전압(VDD), 전압(VSS)이 입력된다. 스캔 플립플롭(335)은 노드(D1), 노드(Q1), 노드(SD), 노드(SE), 노드(RT), 노드(CK), 클록 버퍼 회로(335A)를 갖는다.
노드(D1)는 데이터 입력 노드이고, 노드(Q1)는 데이터 출력 노드이고, 노드(SD)는 스캔 테스트용 데이터의 입력 노드이다. 노드(SE)는 신호(SCE)의 입력 노드이다. 노드(CK)는 클록 신호(GCLK)의 입력 노드이다. 클록 신호(GCLK)는 클록 버퍼 회로(335A)에 입력된다. 스캔 플립플롭(335)의 아날로그 스위치는 각각, 클록 버퍼 회로(335A)의 노드(CK1), 노드(CKB1)에 전기적으로 접속된다. 노드(RT)는 리셋 신호(reset signal)의 입력 노드이다.
스캔 플립플롭(335)의 회로 구성은 도 16에 한정되지 않는다. 표준적인 회로 라이브러리에 준비되어 있는 스캔 플립플롭을 적용할 수 있다.
<백업 회로(340)>
백업 회로(340)는 노드(SD_IN), 노드(SN11), 트랜지스터(MO11) 내지 트랜지스터(MO13), 용량 소자(C11)를 갖는다.
노드(SD_IN)는 스캔 테스트 데이터의 입력 노드이며, 다른 스캔 플립플롭(335)의 노드(Q1)에 전기적으로 접속된다. 노드(SN11)는 백업 회로(340)의 유지 노드이다. 용량 소자(C11)는 VSS선 및 노드(SN11)에 전기적으로 접속된다.
트랜지스터(MO11)는 노드(Q1)와 노드(SN11) 사이의 도통 상태를 제어한다. 트랜지스터(MO12)는 노드(SN11)와 노드(SD) 사이의 도통 상태를 제어한다. 트랜지스터(MO13)는 노드(SD_IN)와 노드(SD) 사이의 도통 상태를 제어한다. 트랜지스터(MO11), 트랜지스터(MO13)의 온 오프는 신호(BKH)로 제어되고, 트랜지스터(MO12)의 온 오프는 신호(RCH)로 제어된다.
트랜지스터(MO11) 내지 트랜지스터(MO13)는 트랜지스터(MO1)와 마찬가지로 백 게이트를 갖는 OS 트랜지스터로 구성된다. 트랜지스터(MO11) 내지 트랜지스터(MO13)의 백 게이트는 CPU 코어(330) 내의 VBG선에 전기적으로 접속된다. 적어도 트랜지스터(MO11), 트랜지스터(MO12)를 OS 트랜지스터로 하는 것이 바람직하다. 오프 전류가 매우 작다는 OS 트랜지스터의 특징에 의하여, 노드(SN11)의 전압의 저하를 억제할 수 있고, 데이터를 유지하는 데 전력을 거의 소비하지 않기 때문에, 백업 회로(340)는 데이터를 장시간 유지할 수 있다는 비휘발성의 특성을 갖는다. 따라서, CPU 코어(330)가 파워 게이팅 상태인 동안, 백업 회로(340)에서 데이터를 유지할 수 있다.
<<CPU 코어(330)의 저소비전력 모드>>
CPU 코어(330)의 저소비전력 모드로서, 클록 게이팅 모드, 파워 게이팅 모드를 설정할 수 있다. PMU(305)는 신호(INT2), SLEEP 신호에 기초하여, CPU 코어(330)의 저소비전력 모드를 선택한다. PMU(305)가 신호(GCLK)의 생성을 정지함으로써, CPU 코어(330)의 상태를 클록 게이팅 상태로 할 수 있다.
CPU 코어(330)를 통상 동작 상태로부터 파워 게이팅 상태로 할 때는, 플립플롭(331)의 데이터를 백업 회로(340)에 백업하는 동작이 수행된다. CPU 코어(330)를 파워 게이팅 상태로부터 통상 동작 상태로 복귀할 때는, 백업 회로(340)의 데이터를 플립플롭(331)에 재기록하는 리커버리 동작이 수행된다. 이하, 도 17을 참조하여 CPU 코어(330)의 파워 게이팅 시퀀스의 일례를 설명한다.
(통상 동작)
t1 이전에는, 플립플롭(331)은 통상 동작을 수행한다. PMU(305)는 "L"의 신호(SCE), 신호(BK), 신호(RC)를 출력한다. 여기서는, t1에서 백업 회로(340)의 노드(SN11)는 "L"이다. 노드(SE)가 "L"이기 때문에 스캔 플립플롭(335)은 노드(D1)의 데이터를 기억한다.
(백업)
t1에서 PMU(305)는 클록 신호(GCLK)를 정지하여, 신호(BK)를 "H"로 한다. 트랜지스터(MO11)가 온이 되어, 스캔 플립플롭(335)의 노드(Q1)의 데이터가 백업 회로(340)의 노드(SN11)에 기록된다. 스캔 플립플롭(335)의 노드(Q1)가 "L"이라면 노드(SN11)는 그대로 "L"이고, 노드(Q1)가 "H"라면 노드(SN11)는 "H"가 된다.
PMU(305)는, t2에서 신호(BK)를 "L"로 하고, t3에서 신호(PSE8)를 "L로 한다. t3에서, CPU 코어(330)의 상태는 파워 게이팅 상태로 이행한다. 신호(BK)를 하강시키는 타이밍에서 신호(PSE8)를 하강시켜도 좋다.
(파워 게이팅)
신호(PSE8)가 "L이 됨으로써, 파워 스위치(398), 파워 스위치(399)가 오프가 된다. V_VDD선의 전압이 저하되기 때문에, 노드(Q1)의 데이터는 소실된다. 노드(SN11)는 t1에서의 노드(Q1)의 데이터를 계속 유지한다.
(리커버리)
t4에서, PMU(305)가 신호(PSE8)를 "H"로 함으로써, 파워 게이팅 상태로부터 리커버리 상태로 이행한다. V_VDD선의 충전이 시작된다. V_VDD의 전압이 VDD가 된 상태(시각 t5)에서, PMU(305)는 신호(RC), 신호(SCE)를 "H"로 한다.
신호(RCH)가 "H"가 되므로 트랜지스터(MO12)가 온이 되고, 용량 소자(C11)의 전하가 노드(SN11)와 노드(SD)에 분배된다. 노드(SN11)가 "H"라면, 노드(SD)의 전압은 상승된다. 노드(SE)는 "H"이므로, 스캔 플립플롭(335)의 입력 측 래치 회로에 노드(SD)의 데이터가 기록된다. t6에서 노드(CK)에 클록 신호(GCLK)가 입력되면, 입력 측 래치 회로의 데이터가 노드(Q1)에 기록된다. 즉, 노드(SN11)의 데이터가 노드(Q1)에 기록된 것으로 된다.
t7에서, PMU(305)가 신호(SCE), 신호(RC)를 "L"로 함으로써, 리커버리 상태가 종료된다.
본 실시형태의 프로세서는, 프로세서 코어 및 기억 장치의 양쪽에 백업 회로가 제공되기 때문에, 프로세서 전체의 소비전력을 효율적으로 저감할 수 있다.
(실시형태 2)
본 실시형태에서는 반도체 장치의 일례로서 IC칩, 전자 부품, 전자 기기 등에 대하여 설명한다.
<<전자 부품의 제작 방법의 예>>
전자 부품은 반도체 패키지 또는 IC용 패키지라고도 불린다.
전자 부품은 전(前)공정 및 조립 고정(후공정)을 거쳐 완성된다. 전공정에서, 반도체 웨이퍼(예를 들어 실리콘 웨이퍼)에 본 발명의 형태에 따른 반도체 장치 등을 제작한다. 이하, 도 18의 (A)를 참조하여 후공정을 설명한다.
후공정에서는 우선, 반도체 웨이퍼의 뒷면(반도체 장치 등이 형성되지 않은 면)을 연삭하는 "뒷면 연삭 공정"을 수행한다(단계(SP71)). 연삭에 의하여 반도체 웨이퍼를 얇게 함으로써, 전자 부품의 소형화를 도모한다. 단계(SP71)의 다음에, 반도체 웨이퍼를 복수의 칩으로 분리하는 "다이싱 공정"을 수행한다(단계(SP72)). 다이싱 공정에서는, 다이싱 라인을 따라 반도체 웨이퍼를 절단함으로써, 칩을 반도체 웨이퍼로부터 잘라 낸다.
분리한 칩을 각각 픽업하여 리드 프레임 위에 접합하는 "다이 본딩 공정"을 수행한다(단계(SP73)). 다이 본딩 공정에서의 칩과 리드 프레임의 접합에 대해서는, 수지에 의한 접합, 테이프에 의한 접합 등, 제품에 따라 적합한 방법을 선택하면 좋다. 리드 프레임 대신에 인터포저 기판 위에 칩을 접합하여도 좋다.
이어서, 리드 프레임의 리드와, 칩 위의 전극을 금속 세선(와이어)으로 전기적으로 접속하는 "와이어 본딩 공정"을 수행한다(단계(SP74)). 금속 세선에는 은선, 금선 등을 사용할 수 있다. 와이어 본딩은 예를 들어, 볼 본딩 또는 웨지 본딩을 사용할 수 있다. 와이어 본딩된 칩(7110)은 에폭시 수지 등으로 밀봉되는 "몰드 공정"이 실시된다(단계(SP75)).
리드 프레임의 리드를 도금 처리하는 "리드 도금 공정"을 수행한다(단계(SP76)). 리드를 절단 및 성형 가공하는 "성형 공정"을 수행한다(단계(SP77)). 패키지의 표면에 인자 처리(마킹)를 실시하는 "마킹 공정"을 수행한다(단계(SP78)). 외관 형상의 양부(良否), 동작 불량의 유무 등을 조사하는 "검사 공정"(단계(SP79))을 거쳐, 전자 부품이 완성된다.
도 18의 (B)는, 완성된 전자 부품의 사시 모식도이다. 전자 부품은 단자 추출 방향, 단자의 형상에 따라, 복수의 규격, 명칭이 존재한다. 도 18의 (B)에는, 전자 부품의 일례로서 QFP(Quad Flat Package)를 나타내었다.
도 18의 (B)에 나타낸 전자 부품(7000)은 리드(7001) 및 칩(7110)을 갖는다. 칩(7110)에는 실시형태 1에 따른 기억 장치 또는 본 기억 장치를 내장하는 프로세서 등이 제공된다.
전자 부품(7000)은 칩(7110)을 복수 가져도 좋다. 전자 부품(7000)은 예를 들어 인쇄 기판(7002)에 실장된다. 이러한 전자 부품(7000)이 복수 조합되어, 각각이 인쇄 기판(7002) 위에서 전기적으로 접속됨으로써, 전자 부품이 실장된 기판(실장 기판(7004))이 완성된다. 실장 기판(7004)은 전자 기기 등에 사용된다.
전자 부품(7000)은 저소비전력의 기억 장치를 내장하기 때문에, 전자 기기에 전자 부품(7000)을 제공함으로써, 전자 기기의 소비전력을 저감할 수 있다. 이어서, 상술한 전자 부품을 구비한 전자 기기에 대하여 설명한다.
도 19의 (A)에 나타낸 정보 단말(2010)은 하우징(2011)에 제공된 표시부(2012) 외에, 조작 버튼(2013), 외부 접속 포트(2014), 스피커(2015), 마이크로폰(2016)을 갖는다. 여기서는 표시부(2012)의 표시 영역은 만곡되어 있다. 정보 단말(2010)은 배터리로 구동하는 휴대형 정보 단말이며 태블릿형 정보 단말 또는 스마트폰으로서 사용할 수 있다. 정보 단말(2010)은 전화, 전자 메일, 수첩, 인터넷 접속, 음악 재생 등의 기능을 갖는다. 손가락 등으로 표시부(2012)를 터치함으로써 정보를 입력할 수 있다. 또한, 전화를 걸거나, 문자를 입력하거나, 표시부(2012)의 화면을 전환하는 동작 등의 각종 조작은 손가락 등으로 표시부(2012)를 터치함으로써 수행된다. 또한, 마이크로폰(2016)에서 음성을 입력함으로써 정보 단말(2010)을 조작할 수도 있다. 조작 버튼(2013)의 조작에 의하여 전원의 온/오프 동작, 표시부(2012)의 화면 전환 동작 등의 각종 조작을 수행할 수도 있다.
도 19의 (B)에 나타낸 노트북형 PC(퍼스널 컴퓨터)(2050)는 하우징(2051), 표시부(2052), 키보드(2053), 포인팅 디바이스(2054)를 갖는다. 표시부(2052)의 터치 조작으로 노트북형 PC(2050)를 조작할 수 있다.
도 19의 (C)에 도시된 비디오 카메라(2070)는 하우징(2071), 표시부(2072), 하우징(2073), 조작 키(2074), 렌즈(2075), 접속부(2076)를 갖는다. 표시부(2072)는 하우징(2071)에 제공되고, 조작 키(2074) 및 렌즈(2075)는 하우징(2073)에 제공된다. 하우징(2071)과 하우징(2073)은 접속부(2076)에 의하여 접속되며, 하우징(2071)과 하우징(2073) 사이의 각도는 접속부(2076)에 의하여 변경할 수 있다. 접속부(2076)에서의 하우징(2071)과 하우징(2073) 사이의 각도에 따라 표시부(2072)의 영상을 전환하는 구성으로 하여도 좋다. 표시부(2072)의 터치 조작에 의하여 녹화의 개시 및 정지의 조작, 배율 줌 조정, 촬영 범위의 변경 등의 각종 조작을 실행할 수 있다.
도 19의 (D)에 도시된 휴대형 게임기(2110)는 하우징(2111), 표시부(2112), 스피커(2113), LED 램프(2114), 조작 버튼(2115), 접속 단자(2116), 카메라(2117), 마이크로폰(2118), 기록 매체 판독부(2119)를 갖는다.
도 19의 (E)에 도시된 전기 냉동 냉장고(2150)는 하우징(2151), 냉장실용 문(2152), 및 냉동실용 문(2153) 등을 갖는다.
도 19의 (F)에 도시된 자동차(2170)는 차체(2171), 차륜(2172), 대시보드(2173), 및 라이트(2174) 등을 갖는다.
(실시형태 3)
본 실시형태에서는 Si 트랜지스터와 OS 트랜지스터로 구성되는 반도체 장치에 대하여 설명한다. 여기서는 실시형태 1의 기억 장치(100)를 예로 들어 이러한 반도체 장치의 구조에 대하여 설명한다.
<<기억 장치(100)의 적층 구조>>
도 20을 참조하여 기억 장치(100)의 구조에 대하여 설명한다. 도 20에는 대표적으로, 트랜지스터(MT1), 트랜지스터(MO1), 용량 소자(C1)를 나타내었다. 기억 장치(100)는 단결정 실리콘 웨이퍼(5500)와 층(LX1) 내지 층(LX9)의 적층을 갖는다. 층(LX1) 내지 층(LX9)에는 배선, 전극, 플러그 등이 제공된다. 또한, 도 20은 기억 장치(100)의 적층 구조예를 설명하기 위한 단면도이고, 기억 장치(100)를 특정의 절단선에서 자른 단면도가 아니다.
층(LX1)에는 트랜지스터(MT1) 등의 기억 장치(100)를 구성하는 Si 트랜지스터가 제공된다. Si 트랜지스터의 채널 형성 영역은 단결정 실리콘 웨이퍼(5500)에 제공된다.
층(LX7)에는 트랜지스터(MO1), 트랜지스터(MO2) 등의 OS 트랜지스터가 제공된다. OS 트랜지스터의 백 게이트 전극은 층(LX6)에 제공된다. 여기서는 OS 트랜지스터의 구조는 후술하는 OS 트랜지스터(5004)(도 22의 (B) 참조)와 마찬가지이다. 층(LX9)에는 용량 소자(C1)가 제공된다. 용량 소자(C1)를 층(LX7)보다 하층에 제공하여도 좋다.
다음으로 도 21의 (A) 내지 도 22의 (B)를 참조하여 OS 트랜지스터의 구성예를 설명한다. 도 21의 (A) 내지 도 22의 (B)의 왼쪽에는 OS 트랜지스터의 채널 길이 방향의 단면 구조를 나타내고, 오른쪽에는 OS 트랜지스터의 채널 폭 방향의 단면 구조를 나타내었다.
<<OS 트랜지스터의 구성예 1>>
도 21의 (A)에 나타낸 OS 트랜지스터(5001)는 절연 표면에 형성된다. 여기서는 절연층(5021) 위에 형성된다.
OS 트랜지스터(5001)는 절연층(5028), 절연층(5029)으로 덮여 있다. OS 트랜지스터(5001)는 절연층(5022) 내지 절연층(5027), 절연층(5030) 내지 절연층(5032), 금속 산화물층(5011) 내지 금속 산화물층(5013), 도전층(5050) 내지 도전층(5054)을 갖는다.
도면에서 절연층, 금속 산화물층, 도전층 등은 단층이어도 좋고, 적층이어도 좋다. 이들의 제작에는 스퍼터링법, 분자선 에피택시법(MBE법), 펄스 레이저 어블레이션법(PLA법), 화학 기상 퇴적법(CVD법), 원자층 퇴적법(ALD법) 등 각종 성막 방법을 사용할 수 있다. CVD법에는 플라스마 CVD법, 열 CVD법, 유기 금속 CVD법 등이 있다.
금속 산화물층(5011) 내지 금속 산화물층(5013)을 통틀어 산화물층(5010)이라고 부른다. 도 21에 도시된 바와 같이, 산화물층(5010)은 금속 산화물층(5011), 금속 산화물층(5012), 금속 산화물층(5013)의 순서로 적층되는 부분을 갖는다. OS 트랜지스터(5001)가 온 상태일 때, 채널은 산화물층(5010)의 금속 산화물층(5012)에 주로 형성된다.
OS 트랜지스터(5001)의 게이트 전극은 도전층(5050)으로 구성되고, 소스 전극 또는 드레인 전극으로서 기능하는 한 쌍의 전극은 도전층(5051), 도전층(5052)으로 구성된다. 도전층(5050) 내지 도전층(5052)은 각각 배리어층으로서 기능하는 절연층(5030) 내지 절연층(5032)으로 덮여 있다. 백 게이트 전극은 도전층(5053)과 도전층(5054)의 적층으로 구성된다. OS 트랜지스터(5001)는 백 게이트 전극을 갖지 않는 구조로 하여도 좋다. 후술하는 OS 트랜지스터(5002)도 마찬가지이다.
게이트(프런트 게이트) 측의 게이트 절연층은 절연층(5027)으로 구성되고, 백 게이트 측의 게이트 절연층은 절연층(5024) 내지 절연층(5026)의 적층으로 구성된다. 절연층(5028)은 층간 절연층이다. 절연층(5029)은 배리어층이다.
금속 산화물층(5013)은 금속 산화물층(5011), 금속 산화물층(5012), 도전층(5051), 도전층(5052)으로 이루어진 적층체를 덮는다. 절연층(5027)은 금속 산화물층(5013)을 덮는다. 도전층(5051), 도전층(5052)은 각각 금속 산화물층(5013), 절연층(5027)을 개재(介在)하여 도전층(5050)과 중첩되는 영역을 갖는다.
도전층(5050) 내지 도전층(5054)에 사용되는 도전 재료에는 인 등 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체, 니켈 실리사이드 등의 실리사이드, 몰리브데넘, 타이타늄, 탄탈럼, 텅스텐, 알루미늄, 구리, 크로뮴, 네오디뮴, 스칸듐 등의 금속, 또는 상술한 금속을 성분으로 하는 금속 질화물(질화 탄탈럼, 질화 타이타늄, 질화 몰리브데넘, 질화 텅스텐) 등이 있다. 또한 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘이 첨가된 인듐 주석 산화물 등의 도전성 재료를 사용할 수 있다.
예를 들어 도전층(5050)은 질화 탄탈럼 단층 또는 텅스텐 단층이다. 또는 도전층(5050)이 2층 구조 및 3층 구조인 경우, 다음과 같은 조합이 있다. (알루미늄, 타이타늄), (질화 타이타늄, 타이타늄), (질화 타이타늄, 텅스텐), (질화 탄탈럼, 텅스텐), (질화 텅스텐, 텅스텐), (타이타늄, 알루미늄, 타이타늄), (질화 타이타늄, 알루미늄, 타이타늄), (질화 타이타늄, 알루미늄, 질화 타이타늄). 앞에서 기재한 도전체가 절연층(5027) 측에 제공된다.
도전층(5051)과 도전층(5052)은 같은 층 구조를 갖는다. 예를 들어 도전층(5051)이 단층인 경우, 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 또는 텅스텐 등의 금속, 또는 이들을 주성분으로 하는 합금을 사용하면 좋다. 도전층(5051)이 2층 구조 및 3층 구조인 경우, 다음과 같은 조합이 있다. (타이타늄, 알루미늄), (텅스텐, 알루미늄), (텅스텐, 구리), (구리-마그네슘-알루미늄 합금, 구리), (타이타늄, 구리), (타이타늄 또는 질화 타이타늄, 알루미늄 또는 구리, 타이타늄 또는 질화 타이타늄), (몰리브데넘 또는 질화 몰리브데넘, 알루미늄 또는 구리, 몰리브데넘 또는 질화 몰리브데넘). 앞에서 기재한 도전체가 절연층(5027) 측에 제공된다.
예를 들어 도전층(5053)은 수소에 대한 배리어성을 갖는 도전층(예를 들어 질화 탄탈럼층)으로 하고, 도전층(5054)은 도전층(5053)보다 도전율이 높은 도전층(예를 들어 텅스텐층)으로 하는 것이 바람직하다. 이러한 구조로 함으로써 도전층(5053)과 도전층(5054)의 적층은 배선으로서의 기능과 산화물층(5010)으로의 수소의 확산을 억제하는 기능을 갖는다.
절연층(5021) 내지 절연층(5032)에 사용되는 절연 재료에는 질화 알루미늄, 산화 알루미늄, 질화산화 알루미늄, 산화질화 알루미늄, 산화 마그네슘, 질화 실리콘, 산화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼, 알루미늄 실리케이트 등이 있다. 절연층(5021) 내지 절연층(5032)은 이들 절연 재료로 이루어진 단층 또는 적층으로 구성된다. 절연층(5021) 내지 절연층(5032)을 구성하는 층은 복수의 절연 재료를 포함하여도 좋다.
본 명세서 등에서 산화질화물이란 산소의 함유량이 질소보다 많은 화합물이고, 질화산화물이란 질소의 함유량이 산소보다 많은 화합물을 말한다.
OS 트랜지스터(5001)에서, 산소 및 수소에 대하여 배리어성을 갖는 절연층(이하, 배리어층)으로 산화물층(5010)이 감싸이는 구조인 것이 바람직하다. 이러한 구조로 함으로써 산화물층(5010)으로부터 산소가 방출되거나 산화물층(5010)에 수소가 침입되는 것을 억제할 수 있으므로 OS 트랜지스터(5001)의 신뢰성, 전기 특성을 향상시킬 수 있다.
예를 들어 절연층(5029)을 배리어층으로서 기능시키고, 또한 절연층(5021), 절연층(5022), 및 절연층(5024) 중 적어도 하나를 배리어층으로서 기능시키면 좋다. 배리어층은 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄, 질화 실리콘 등의 재료로 형성할 수 있다. 산화물층(5010)과 도전층(5050) 사이에 배리어층을 추가로 제공하여도 좋다. 또는 금속 산화물층(5013)으로서, 산소 및 수소에 대한 배리어성을 갖는 금속 산화물층을 제공하여도 좋다.
절연층(5030)은 도전층(5050)의 산화를 방지하는 배리어층인 것이 바람직하다. 절연층(5030)이 산소에 대하여 배리어성을 가짐으로써 절연층(5028) 등으로부터 이탈된 산소로 인한 도전층(5050)의 산화를 억제할 수 있다. 예를 들어 절연층(5030)에는 산화 알루미늄 등의 금속 산화물을 사용할 수 있다.
절연층(5021) 내지 절연층(5032)의 구성예를 설명한다. 이 예에서는 절연층(5021), 절연층(5022), 절연층(5025), 절연층(5029), 절연층(5030) 내지 절연층(5032)은 각각 배리어층으로서 기능한다. 절연층(5026) 내지 절연층(5028)은 과잉 산소를 포함하는 산화물층이다. 절연층(5021)은 질화 실리콘이고, 절연층(5022)은 산화 알루미늄이고, 절연층(5023)은 산화질화 실리콘이다. 백 게이트 측의 게이트 절연층(5024 내지 5026)은 산화 실리콘, 산화 알루미늄, 산화 실리콘의 적층이다. 프런트 게이트 측의 게이트 절연층(5027)은 산화질화 실리콘이다. 층간 절연층(5028)은 산화 실리콘이다. 절연층(5029), 절연층(5030) 내지 절연층(5032)은 산화 알루미늄이다.
도 21은 산화물층(5010)이 3층 구조인 예이지만, 이에 한정되지 않는다. 산화물층(5010)은, 예를 들어 금속 산화물층(5011) 또는 금속 산화물층(5013)이 없는 2층 구조로 할 수 있고, 금속 산화물층(5011) 내지 금속 산화물층(5012) 중 어느 하나의 층으로 구성하여도 좋다. 또는 산화물층(5010)을 4층 이상의 금속 산화물층으로 구성하여도 좋다.
<<OS 트랜지스터의 구성예 2>>
도 21의 (B)에 도시된 OS 트랜지스터(5002)는 OS 트랜지스터(5001)의 변형예이다. OS 트랜지스터(5002)에서는, 금속 산화물층(5011), 금속 산화물층(5012)으로 이루어진 적층의 상면 및 측면이 금속 산화물층(5013)과 절연층(5027)으로 이루어진 적층으로 덮여 있다. 그러므로 OS 트랜지스터(5002)에서는 절연층(5031), 절연층(5032)은 반드시 제공해야 하는 것은 아니다.
<<OS 트랜지스터의 구성예 3>>
도 22의 (A)에 나타낸 OS 트랜지스터(5003)는 OS 트랜지스터(5001)의 변형예이고, 주로 게이트 전극의 구조가 상이하다.
절연층(5028)에 형성된 개구부에는 금속 산화물층(5013), 절연층(5027), 도전층(5050)이 제공된다. 즉, 절연층(5028)의 개구부를 이용하여 게이트 전극이 자기 정합(自己整合)적으로 형성된다. 따라서, OS 트랜지스터(5003)에서 게이트 전극(5050)은 게이트 절연층(5027)을 개재하여 소스 전극 및 드레인 전극(5051, 5052)과 중첩되는 영역을 갖지 않는다. 그러므로 게이트-소스 간의 기생 용량, 게이트-드레인 간의 기생 용량을 저감할 수 있어 주파수 특성을 향상시킬 수 있다. 또한 절연층(5028)의 개구에 의하여 게이트 전극 폭을 제어할 수 있으므로 채널 길이가 짧은 OS 트랜지스터를 제작하기 쉽다.
<<OS 트랜지스터의 구성예 4>>
도 22의 (B)에 도시된 OS 트랜지스터(5004)는 게이트 전극 및 산화물층의 구조가 OS 트랜지스터(5001)와 상이하다.
OS 트랜지스터(5004)의 게이트 전극(5050)은 절연층(5033), 절연층(5034)으로 덮여 있다. OS 트랜지스터(5004)는 금속 산화물층(5011), 금속 산화물층(5012)으로 이루어진 산화물층(5009)을 갖는다. 도전층(5051), 도전층(5052)을 제공하는 대신에 금속 산화물층(5011)에 저저항 영역(5011a), 저저항 영역(5011b)이 제공되고, 금속 산화물층(5012)에 저저항 영역(5012a), 저저항 영역(5012b)이 제공된다. 산화물층(5009)에 불순물 원소(예를 들어 수소, 질소)를 선택적으로 첨가함으로써 저저항 영역(5011a), 저저항 영역(5011b), 저저항 영역(5012a), 저저항 영역(5012b)을 형성할 수 있다.
금속 산화물층에 불순물 원소를 첨가하면 첨가한 영역에 산소 결손이 형성되고, 불순물 원소가 산소 결손에 들어감으로써 캐리어 밀도가 높아져 첨가 영역이 저저항화된다.
OS 트랜지스터의 채널 형성 영역은 CAC-OS(cloud-aligned composite metal oxide semiconductor)인 것이 바람직하다.
CAC-OS는 재료의 일부에서는 도전성 기능을 갖고, 재료의 일부에서는 절연성 기능을 가지며, 재료의 전체에서는 반도체로서의 기능을 갖는다. CAC-OS 또는 CAC-metal oxide를 트랜지스터의 활성층에 사용하는 경우, 도전성 기능은 캐리어가 되는 전자(또는 홀)를 흘리는 기능이고, 절연성 기능은 캐리어가 되는 전자를 흘리지 않는 기능이다. 도전성 기능과 절연성 기능을 각각 상보적으로 작용시킴으로써 스위칭 기능(온/오프 기능)을 CAC-OS에 부여할 수 있다. CAC-OS에서 각각의 기능을 분리시킴으로써 양쪽의 기능을 최대한 높일 수 있다.
CAC-OS는 도전성 영역 및 절연성 영역을 갖는다. 도전성 영역은 상술한 도전성 기능을 갖고, 절연성 영역은 상술한 절연성 기능을 갖는다. 또한 재료 중에서 도전성 영역과 절연성 영역은 나노 입자 레벨로 분리되어 있는 경우가 있다. 또한 도전성 영역과 절연성 영역은 각각 재료 중에 편재(偏在)하는 경우가 있다. 또한, 도전성 영역은 주변이 흐릿해져 클라우드상으로 연결되어 관찰되는 경우가 있다.
또한 CAC-OS에서 도전성 영역과 절연성 영역은 각각 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 사이즈로 재료 중에 분산되어 있는 경우가 있다.
또한 CAC-OS는 상이한 밴드 갭을 갖는 성분으로 구성된다. 예를 들어 CAC-OS는 절연성 영역에 기인하는 넓은 갭을 갖는 성분과 도전성 영역에 기인하는 좁은 갭을 갖는 성분으로 구성된다. 상기 구성인 경우, 캐리어를 흘릴 때, 좁은 갭을 갖는 성분에서 주로 캐리어가 흐른다. 또한 좁은 갭을 갖는 성분이 넓은 갭을 갖는 성분에 상보적으로 작용되고, 좁은 갭을 갖는 성분에 연동하여 넓은 갭을 갖는 성분에도 캐리어가 흐른다. 그러므로 상기 CAC-OS를 트랜지스터의 채널 형성 영역에 사용함으로써 OS 트랜지스터에 높은 전류 구동력 및 높은 전계 효과 이동도를 제공할 수 있다.
또한 결정성으로 금속 산화물 반도체를 분류하면 단결정 금속 산화물 반도체와 그 외의 비단결정 금속 산화물 반도체로 나누어진다. 비단결정 금속 산화물 반도체로서는 CAAC-OS(c-axis-aligned crystalline metal oxide semiconductor), 다결정 금속 산화물 반도체, nc-OS(nanocrystalline metal oxide semiconductor), a-like OS(amorphous-like metal oxide semiconductor) 등이 있다.
또한 OS 트랜지스터의 채널 형성 영역은 CAAC-OS, nc-OS 등의 결정부를 갖는 금속 산화물로 구성되는 것이 바람직하다.
CAAC-OS는 c축 배향성을 가지며, a-b면 방향에서 복수의 나노 결정이 연결됨으로써 왜곡을 갖는 결정 구조를 갖는다. 왜곡이란 복수의 나노 결정이 연결되는 영역에서, 격자 배열이 정렬된 영역과 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화된 부분을 가리킨다.
나노 결정은 육각형을 기본으로 하지만 정육각형에 한정되지 않고, 비정육각형인 경우가 있다. 또한 왜곡에서 오각형 및 칠각형 등의 격자 배열을 갖는 경우가 있다. CAAC-OS에서는 왜곡 근방에서도 명확한 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 즉, 격자 배열의 왜곡에 의하여 결정립계의 형성이 억제되는 것을 알 수 있다. 이것은 CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀하지 않은 것이나 금속 원소가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여 왜곡을 허용할 수 있기 때문이라고 생각된다.
CAAC-OS는 인듐 및 산소를 갖는 층(이하, In층)과, 원소 M, 아연, 및 산소를 갖는 층(이하, (M, Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 갖는 경향이 있다. 인듐과 원소 M은 서로 치환할 수 있고, (M, Zn)층의 원소 M이 인듐과 치환된 경우, (In, M, Zn)층이라고 나타낼 수도 있다. 또한 In층의 인듐이 원소 M과 치환된 경우, (In, M)층이라고 나타낼 수도 있다.
미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서, nc-OS는 원자 배열에 주기성을 갖는다. nc-OS는 상이한 나노 결정 간에서 결정 방위에 규칙성이 보이지 않는다. 그러므로 막 전체에서 배향성이 보이지 않는다. 따라서, 분석 방법에 따라서는, nc-OS는 a-like OS나 비정질 산화물 반도체와 구별할 수 없는 경우가 있다.
a-like OS는 nc-OS와 비정질 금속 산화물 반도체의 중간의 구조를 갖는 금속 산화물 반도체이다. a-like OS는 공동(void) 또는 저밀도 영역을 갖는다. a-like OS는 nc-OS 및 CAAC-OS에 비하여 결정성이 낮다.
본 명세서 등에서 CAC는 금속 산화물 반도체의 기능 또는 재료를 나타내고, CAAC는 금속 산화물 반도체의 결정 구조를 나타낸다.
10, 11, 12, 13: 셀, 20, 22: 메모리 셀, 25: 쌍안정 회로, 30, 31: 백업 회로,
51, 52, 53: 프리차지 회로, 55: 센스 앰프, 55a: 래치 회로, 56: RS 래치 회로, 57, 58, 59: 인버터 회로,
100, 101: 기억 장치,
105: PMU,
110, 111: 셀 어레이,
120: 주변 회로, 122: 컨트롤러, 123: 행 회로, 124: 열 회로, 125: 백업 및 리커버리 드라이버,
131: 행 디코더, 132: 워드선 드라이버, 133: 열 디코더, 134: 프리차지 회로, 135: 로컬 비트선 MUX, 135r, 135w: MUX, 136: 센스 앰프, 137: 기록 드라이버, 138: 출력 드라이버,
150, 151, 152, 153, 154, 155, 156, 157: 파워 스위치, 160, 161, 162, 163: 파워 도메인,
300: 프로세서, 305: PMU, 306: 버스, 311: 백업 및 리커버리 드라이버, 320: 캐시 메모리, 321: 셀 어레이, 322: 주변 회로, 324: 컨트롤러, 325: 백업 및 리커버리 드라이버, 326: 행 회로, 327: 열 회로, 330: CPU 코어, 331: 플립플롭, 332: 캐시 메모리,
335: 스캔 플립플롭, 335A: 클록 버퍼 회로, 340: 백업 회로,
390, 391, 392, 393, 394, 398, 399: 파워 스위치,
2010: 정보 단말, 2011: 하우징, 2012: 표시부, 2013: 조작 버튼, 2014: 외부 접속 포트, 2015: 스피커, 2016: 마이크로폰, 2051: 하우징, 2052: 표시부, 2053: 키보드, 2054: 포인팅 디바이스, 2070: 비디오 카메라, 2071: 하우징, 2072: 표시부,
2073: 하우징, 2074: 조작 키, 2075: 렌즈, 2076: 접속부, 2110: 휴대형 게임기, 2111: 하우징, 2112: 표시부, 2113: 스피커, 2114: LED 램프, 2115: 조작 버튼, 2116: 접속 단자, 2117: 카메라, 2118: 마이크로폰, 2119: 기록 매체 판독부, 2150: 전기 냉동 냉장고, 2151: 하우징, 2152: 냉장실용 문, 2153: 냉동실용 문, 2170: 자동차, 2171: 차체, 2172: 차륜, 2173: 대시보드, 2174: 라이트,
5001, 5002, 5003, 5004: OS 트랜지스터,
5009, 5010: 산화물층,
5011, 5012, 5013: 금속 산화물층,
5021, 5022, 5023, 5024, 5025, 5026, 5027, 5028, 5029, 5030, 5031, 5032, 5033, 5034: 절연층,
5050, 5051, 5052, 5053, 5054: 도전층,
5500: 단결정 실리콘 웨이퍼,
7000: 전자 부품, 7001: 리드, 7002: 인쇄 기판, 7004: 실장 기판,
BL, BL1, BL2, BLB, BLB1, BLB2: 비트선,
LRBL, LRBLB, LWBL, LWBLB: 로컬 비트선,
WL, WL1, WL2: 워드선,
OGL: 배선,
V_VDD, V_VDH, V_VDM, V_VSM: 가상 전압선,
Q, Qb, QS, QSb, SN1, SN2, SN3, SN11, D1, Q1, SD, SD_IN, SE, CK, CK1, CKB1, RT: 노드,
MN1, MN2, MN3, MP1, MP2, MP3, MP4, MO1, MO2, MO3, MO11, MO12, MO13, MT1, MT2, MT11, MT12, MT13, MT14: 트랜지스터,
C1, C2, C3, C11: 용량 소자,
LX1, LX2, LX3, LX4, LX5, LX6, LX7, LX8, LX9: 층

Claims (25)

  1. 반도체 장치로서,
    제 1 파워 도메인에 제공되는 주변 회로와,
    제 2 파워 도메인에 제공되는 셀 어레이와,
    상기 제 1 파워 도메인 및 상기 제 2 파워 도메인의 전원 관리를 수행하는 전원 관리 장치를 갖고,
    상기 셀 어레이는 메모리 셀, 백업 회로, 워드선, 및 제 1 비트선과 제 2 비트선으로 이루어지는 비트선쌍을 갖고,
    상기 메모리 셀은,
    제 1 노드 및 제 2 노드를 갖는 쌍안정 회로와,
    상기 제 1 노드와 상기 제 1 비트선 사이의 도통 상태를 제어하는 제 1 전송 트랜지스터와,
    상기 제 2 노드와 상기 제 2 비트선 사이의 도통 상태를 제어하는 제 2 전송 트랜지스터를 갖고,
    상기 제 1 전송 트랜지스터 및 상기 제 2 전송 트랜지스터의 게이트는 상기 워드선에 전기적으로 접속되고,
    상기 백업 회로, 상기 워드선, 및 상기 비트선쌍은 상기 주변 회로에 전기적으로 접속되고,
    상기 전원 관리 장치의 제어에 의하여, 상기 주변 회로는 상기 메모리 셀과 상기 백업 회로 사이의 데이터의 기록 및 판독을 수행하고,
    동작 상태로서 적어도 제 1 내지 제 7 상태가 설정되고,
    상기 제 1 상태에서 상기 메모리 셀에 데이터를 기록하는 동작이 수행되고,
    상기 제 2 상태에서 상기 메모리 셀로부터 데이터를 판독하는 동작이 수행되고,
    상기 제 3 상태는 스탠바이 상태이고,
    상기 제 4 상태에서 상기 비트선쌍은 플로팅 상태이고,
    상기 제 1 내지 제 4 상태에서 상기 전원 관리 장치의 제어에 의하여 상기 제 1 파워 도메인에 제 1 전압이 공급되고, 또한 상기 제 2 파워 도메인에 제 2 전압이 공급되고,
    상기 제 5 상태에서 상기 비트선쌍은 플로팅 상태이고, 상기 전원 관리 장치의 제어에 의하여 상기 제 1 파워 도메인에 상기 제 1 전압이 공급되고, 또한 상기 제 2 파워 도메인에 상기 제 2 전압보다 낮은 제 3 전압이 공급되고,
    상기 제 6 상태에서 상기 비트선쌍은 플로팅 상태이고, 상기 전원 관리 장치의 제어에 의하여 상기 제 1 파워 도메인에 상기 제 1 전압이 공급되고, 또한 상기 제 2 파워 도메인이 파워 게이팅되고,
    상기 제 7 상태에서 상기 전원 관리 장치의 제어에 의하여 상기 제 1 파워 도메인 및 상기 제 2 파워 도메인이 파워 게이팅되는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 4 내지 제 6 상태에서 상기 전원 관리 장치의 제어에 의하여 상기 주변 회로는 상기 비트선쌍을 플로팅 상태로 하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 전원 관리 장치의 제어에 의하여 상기 제 4 상태로부터 상기 제 5 상태로 이행하는 동작 시퀀스, 상기 제 5 상태로부터 상기 제 6 상태로 이행하는 동작 시퀀스, 및 상기 제 6 상태로부터 상기 제 7 상태로 이행하는 동작 시퀀스가 실행되는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 전원 관리 장치의 제어에 의하여 상기 제 3 상태로부터 상기 제 4 내지 제 7 상태 중 어느 하나의 동작 상태로 이행하는 동작 시퀀스, 및 이행한 상태로부터 상기 제 3 상태로 이행하는 동작 시퀀스가 실행되는, 반도체 장치.
  5. 제 1 항에 있어서,
    다른 상태로부터 상기 제 6 상태 또는 상기 제 7 상태로 이행하는 동작 시퀀스는 상기 메모리 셀의 데이터를 상기 백업 회로에 기록하는 동작을 포함하는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 6 상태 또는 상기 제 7 상태로부터 상기 제 3 상태로 이행하는 동작 시퀀스는 상기 백업 회로의 데이터를 상기 메모리 셀에 기록하는 동작을 포함하는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 1 내지 제 3 상태에서 상기 주변 회로는 상기 비트선쌍에 제 1 프리차지 전압을 입력하는, 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제 7 상태로부터 상기 제 3 상태로 이행하는 동작 시퀀스에서 상기 주변 회로는 상기 제 1 노드 및 상기 제 2 노드에 제 2 프리차지 전압을 입력하는, 반도체 장치.
  9. 제 1 항에 있어서,
    다른 상태로부터 상기 제 6 상태 또는 상기 제 7 상태로 이행하는 동작 시퀀스에서 상기 주변 회로는 상기 제 1 및 상기 제 2 노드에 제 2 프리차지 전압을 입력하는 프리차지 동작을 수행하는, 반도체 장치.
  10. 제 1 항에 있어서,
    상기 백업 회로는 상기 제 1 노드의 데이터만을 백업하는, 반도체 장치.
  11. 전원 관리 장치, 제 1 내지 제 3 파워 스위치, 제 1 파워 도메인, 제 2 파워 도메인을 갖는 반도체 장치로서,
    상기 전원 관리 장치는 제 1 내지 제 7 제어 신호를 생성하고,
    상기 제 1 내지 제 3 제어 신호는 상기 제 1 내지 제 3 파워 스위치의 온 오프를 각각 제어하고,
    상기 제 1 파워 스위치는 상기 제 1 파워 도메인으로의 제 1 전압의 공급을 제어하고,
    상기 제 2 파워 스위치 및 상기 제 3 파워 스위치는 각각, 상기 제 2 파워 도메인으로의 제 2 전압 및 제 3 전압의 공급을 제어하고, 상기 제 3 전압은 상기 제 2 전압보다 낮고,
    상기 제 1 파워 도메인에 행 회로, 열 회로, 컨트롤러, 및 드라이버가 제공되고,
    상기 제 2 파워 도메인에 셀 어레이가 제공되고,
    상기 셀 어레이에 메모리 셀, 제 1 백업 회로, 워드선, 및 제 1 비트선과 제 2 비트선으로 이루어지는 비트선쌍이 제공되고,
    상기 제 1 백업 회로는,
    제 1 유지 노드와,
    제 2 유지 노드와,
    상기 제 1 유지 노드에 전기적으로 접속된 제 1 용량 소자와,
    상기 제 2 유지 노드에 전기적으로 접속된 제 2 용량 소자와,
    상기 제 1 유지 노드와 상기 메모리 셀의 제 1 노드 사이의 도통 상태를 제어하는 제 1 트랜지스터와,
    상기 제 2 유지 노드와 상기 메모리 셀의 제 2 노드 사이의 도통 상태를 제어하는 제 2 트랜지스터를 갖고,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 채널 형성 영역은 금속 산화물을 갖고,
    상기 행 회로에 상기 워드선이 전기적으로 접속되고,
    상기 열 회로는,
    2개의 로컬 기록 비트선으로 이루어지는 제 1 로컬 비트선쌍과,
    2개의 로컬 판독 비트선으로 이루어지는 제 2 로컬 비트선쌍과,
    상기 비트선쌍을 제 1 프리차지 전압에 프리차지하는 제 1 프리차지 회로와,
    상기 비트선쌍을 제 2 프리차지 전압에 프리차지하는 제 2 프리차지 회로와,
    상기 제 1 로컬 비트선쌍에 데이터를 기록하는 기록 드라이버와,
    상기 제 2 로컬 비트선쌍의 데이터를 검출하는 센스 앰프와,
    상기 비트선쌍과 상기 제 1 로컬 비트선쌍 사이의 도통 상태를 제어하는 제 1 스위치 회로와,
    상기 비트선쌍과 상기 제 2 로컬 비트선쌍 사이의 도통 상태를 제어하는 제 2 스위치 회로를 갖고,
    상기 드라이버는 상기 제 4 제어 신호에 기초하여, 상기 제 1 및 제 2 트랜지스터의 온 오프를 제어하고,
    상기 제 5 제어 신호에 의하여, 상기 행 회로의 제어를 상기 컨트롤러가 수행할지, 상기 전원 관리 장치가 수행할지가 결정되고,
    상기 열 회로는 상기 제 6 제어 신호에 기초하여, 상기 제 1 및 제 2 프리차지 회로의 동작을 제어하고,
    상기 열 회로는 상기 제 7 제어 신호에 기초하여, 상기 제 1 및 제 2 스위치 회로의 온 오프 동작을 제어하는, 반도체 장치.
  12. 제 11 항에 있어서,
    상기 셀 어레이는 상기 제 1 백업 회로 대신에 제 2 백업 회로를 갖고,
    상기 제 2 백업 회로에는 상기 제 1 노드의 데이터만이 기록되고,
    상기 제 2 백업 회로는, 제 3 유지 노드, 상기 제 3 유지 노드에 전기적으로 접속된 제 3 용량 소자, 및 제 3 트랜지스터를 갖고,
    상기 제 3 트랜지스터는 상기 제 3 유지 노드와 상기 메모리 셀의 상기 제 1 노드 사이의 도통 상태를 제어하고,
    상기 제 3 트랜지스터의 채널 형성 영역은 금속 산화물을 갖고,
    상기 드라이버는 상기 제 4 제어 신호에 기초하여, 상기 제 3 트랜지스터의 온 오프를 제어하는, 반도체 장치.
  13. 제 11 항에 있어서,
    프로세서 코어와,
    상기 셀 어레이와 상기 프로세서 코어 사이의 데이터 전송(傳送)을 위한 버스와,
    상기 프로세서 코어로의 제 4 전압의 공급을 제어하기 위한 제 4 파워 스위치를 갖고,
    상기 전원 관리 장치는 상기 제 4 파워 스위치의 온 오프를 제어하기 위한 제 8 제어 신호를 생성하는, 반도체 장치.
  14. 전자 부품으로서,
    칩 및 리드를 갖고,
    상기 리드는 상기 칩에 전기적으로 접속되고,
    제 1 항 또는 제 11 항에 따른 반도체 장치가 상기 칩에 제공되는, 전자 부품.
  15. 전자 기기로서,
    제 14 항에 따른 전자 부품과,
    표시부, 터치 센서, 마이크, 스피커, 조작 키, 및 하우징 중 적어도 하나를 갖는, 전자 기기.
  16. 제 1 파워 도메인 및 제 2 파워 도메인의 전원 관리를 수행하는 전원 관리 장치를 구비하는 반도체 장치의 동작 방법으로서,
    상기 제 1 파워 도메인에 주변 회로가 제공되고,
    상기 제 2 파워 도메인에 셀 어레이가 제공되고,
    상기 셀 어레이는,
    메모리 셀과,
    상기 메모리 셀에 전기적으로 접속되는 백업 회로와,
    상기 주변 회로에 전기적으로 접속되는 워드선과,
    제 1 비트선과 제 2 비트선으로 이루어지고, 상기 주변 회로에 전기적으로 접속되는 비트선쌍을 갖고,
    상기 메모리 셀은,
    제 1 노드 및 제 2 노드를 갖는 쌍안정 회로와,
    상기 제 1 노드와 상기 제 1 비트선 사이의 도통 상태를 제어하는 제 1 전송 트랜지스터와,
    상기 제 2 노드와 상기 제 2 비트선 사이의 도통 상태를 제어하는 제 2 전송 트랜지스터를 갖고,
    상기 제 1 전송 트랜지스터 및 상기 제 2 전송 트랜지스터의 게이트는 상기 워드선에 전기적으로 접속되고,
    제 1 내지 제 4 상태에서 상기 전원 관리 장치의 제어에 의하여, 상기 제 1 파워 도메인 및 상기 제 2 파워 도메인에 제 1 전압, 제 2 전압을 각각 공급하고,
    상기 제 1 상태에서 상기 주변 회로에 의하여 상기 메모리 셀에 데이터를 기록하고,
    상기 제 2 상태에서 상기 주변 회로에 의하여 상기 메모리 셀로부터 데이터를 판독하고,
    상기 제 3 상태에서 상기 반도체 장치는 스탠바이 상태이고, 상기 전원 관리 장치는 상기 주변 회로를 제어하여 상기 비트선쌍을 제 3 전압에 프리차지하고,
    상기 제 4 상태에서 상기 전원 관리 장치는 상기 주변 회로를 제어하여 상기 비트선쌍을 플로팅 상태로 하고,
    제 5 상태에서 상기 전원 관리 장치의 제어에 의하여 상기 제 1 파워 도메인 및 상기 제 2 파워 도메인에 상기 제 1 전압, 제 4 전압을 각각 공급하고, 상기 제 4 전압은 상기 제 2 전압보다 낮고,
    제 6 상태에서 상기 전원 관리 장치의 제어에 의하여, 상기 제 1 파워 도메인에 상기 제 1 전압을 공급하고, 상기 제 2 파워 도메인을 파워 게이팅하고,
    제 7 상태에서 상기 전원 관리 장치의 제어에 의하여, 상기 제 1 파워 도메인 및 상기 제 2 파워 도메인을 파워 게이팅하고,
    상기 제 3 상태 또는 상기 제 5 상태로부터 상기 제 6 상태로 이행하기 전에, 상기 전원 관리 장치는 상기 주변 회로를 제어하여, 상기 메모리 셀의 데이터를 상기 백업 회로에 기록하기 위한 제 1 백업 동작을 실행하고,
    상기 제 6 상태로부터 상기 제 7 상태로 이행하기 전에, 상기 전원 관리 장치는 상기 주변 회로를 제어하여, 상기 백업 회로의 데이터를 재기록하기 위한 제 2 백업 동작을 실행하는, 반도체 장치의 동작 방법.
  17. 제 16 항에 있어서,
    상기 제 6 상태로부터 상기 제 3 상태로 이행하기 전에, 상기 전원 관리 장치는 상기 주변 회로를 제어하여, 상기 백업 회로의 데이터를 상기 메모리 셀에 기록하는 제 1 리커버리 동작을 실행하고,
    상기 제 7 상태로부터 상기 제 3 상태로 이행하기 전에, 상기 전원 관리 장치는 상기 주변 회로를 제어하여, 상기 백업 회로의 데이터를 상기 메모리 셀에 기록하는 제 2 리커버리 동작을 실행하는, 반도체 장치의 동작 방법.
  18. 제 16 항에 있어서,
    상기 제 5 상태에서 상기 전원 관리 장치는 상기 제 2 파워 도메인에 상기 제 4 전압을 공급하는 시간이 제 1 설정 시간을 넘으면, 상기 제 4 전압보다 낮은 전압을 상기 제 2 파워 도메인에 공급하기 위한 제어를 수행하는, 반도체 장치의 동작 방법.
  19. 제 18 항에 있어서,
    상기 제 3 상태인 시간이 제 2 설정 시간을 넘으면, 상기 전원 관리 장치는 상기 주변 회로를 제어하여, 동작 상태를 상기 제 4 상태로 이행하는, 반도체 장치의 동작 방법.
  20. 제 19 항에 있어서,
    상기 제 4 상태인 시간이 제 3 설정 시간을 넘으면, 상기 전원 관리 장치는 상기 주변 회로를 제어하여, 동작 상태를 상기 제 5 상태로 이행하는, 반도체 장치의 동작 방법.
  21. 제 20 항에 있어서,
    상기 제 5 상태인 시간이 제 4 설정 시간을 넘으면, 상기 전원 관리 장치는 상기 주변 회로를 제어하여, 상기 제 1 백업 동작을 실행시켜 동작 상태를 상기 제 6 상태로 이행하는, 반도체 장치의 동작 방법.
  22. 제 21 항에 있어서,
    상기 제 6 상태인 시간이 제 5 설정 시간을 넘으면, 상기 전원 관리 장치는 상기 주변 회로를 제어하여, 상기 제 2 백업 동작을 실행한 후, 동작 상태를 상기 제 7 상태로 이행하는, 반도체 장치의 동작 방법.
  23. 제 13 항에 따른 반도체 장치의 동작 방법으로서,
    상기 전원 관리 장치는 제 1 내지 제 5 상태를 전환하기 위하여 상기 제 1 내지 제 7 제어 신호를 생성하고,
    상기 제 1 상태는 스탠바이 상태이고, 상기 제 1 내지 제 3 파워 스위치는 온이고, 상기 제 4 파워 스위치는 오프이고, 상기 제 1 프리차지 회로에 의하여 상기 비트선쌍에 제 1 프리차지 전압을 입력하고, 상기 제 2 프리차지 회로는 오프이고, 상기 제 1 및 제 2 스위치 회로는 온이고,
    상기 제 1 상태로부터 제 2 상태로 이행하기 위하여, 상기 제 1 프리차지 회로, 그리고 상기 제 1 및 제 2 스위치 회로를 오프로 하고,
    상기 제 2 상태로부터 제 3 상태로 이행하기 위하여, 상기 제 3 파워 스위치를 오프로 하고, 상기 제 4 파워 스위치를 온으로 하고,
    상기 제 4 상태에서 상기 제 1 및 제 2 파워 스위치는 온이고, 상기 제 3 및 제 4 파워 스위치는 오프이고, 상기 제 1 및 제 2 프리차지 회로, 그리고 상기 제 1 및 제 2 스위치 회로는 오프이고,
    상기 제 5 상태에서 상기 제 1 내지 제 4 스위치는 오프이고,
    상기 제 3 상태로부터 상기 제 4 상태로 이행하기 위한 동작 시퀀스는,
    상기 제 3 파워 스위치를 온으로 하고,
    상기 제 4 파워 스위치를 오프로 하고,
    상기 제 1 및 제 2 트랜지스터를 온으로 하고,
    상기 제 1 및 제 2 트랜지스터를 오프로 하고 나서, 상기 제 3 파워 스위치를 오프로 하는 것을 포함하고,
    상기 제 4 상태로부터 제 5 상태로 이행하기 위한 동작 시퀀스는,
    상기 제 1 및 제 2 트랜지스터를 온으로 하고,
    상기 제 3 파워 스위치를 온으로 하고,
    상기 제 1 및 제 2 트랜지스터를 오프로 하고 나서, 상기 제 1 내지 제 4 파워 스위치를 오프로 하는 것을 포함하는, 반도체 장치의 동작 방법.
  24. 제 23 항에 있어서,
    상기 제 4 상태로부터 상기 제 1 상태로 이행하기 위한 동작 시퀀스는,
    상기 제 1 및 제 2 트랜지스터를 온으로 하고,
    상기 제 3 파워 스위치를 온으로 하고,
    상기 제 1 및 제 2 트랜지스터를 오프로 하고 나서, 상기 제 1 프리차지 회로에 의하여 상기 비트선쌍에 제 1 프리차지 전압을 입력하고, 상기 제 1 및 제 2 스위치 회로를 온으로 하는 것을 포함하는, 반도체 장치의 동작 방법.
  25. 제 23 항에 있어서,
    상기 제 5 상태로부터 상기 제 1 상태로 이행하기 위한 동작 시퀀스는,
    상기 제 1 및 제 2 파워 스위치를 온으로 하고,
    상기 제 1 및 제 2 스위치 회로를 오프로 하고,
    상기 제 2 프리차지 회로에 의하여, 상기 비트선쌍에 상기 제 2 프리차지 전압을 입력하고,
    상기 행 회로는 상기 제 5 제어 신호에 따라 상기 워드선을 선택 상태로 하고,
    상기 워드선을 비선택 상태로 하고 나서, 상기 제 1 및 제 2 트랜지스터를 온으로 하고,
    상기 제 3 파워 스위치를 온으로 하고,
    상기 제 1 및 제 2 트랜지스터를 오프로 하고 나서, 상기 제 1 프리차지 회로에 의하여 상기 비트선쌍에 제 1 프리차지 전압을 입력하고, 상기 제 1 및 제 2 스위치 회로를 온으로 하는, 반도체 장치의 동작 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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JP7112060B2 (ja) * 2018-12-26 2022-08-03 ルネサスエレクトロニクス株式会社 半導体装置およびその電源制御方法
US10796729B2 (en) * 2019-02-05 2020-10-06 Micron Technology, Inc. Dynamic allocation of a capacitive component in a memory device
US10923185B2 (en) * 2019-06-04 2021-02-16 Qualcomm Incorporated SRAM with burst mode operation
KR20210013387A (ko) * 2019-07-24 2021-02-04 삼성전자주식회사 메모리 시스템
CN114003079B (zh) * 2020-07-28 2023-08-08 瑞昱半导体股份有限公司 应用在多个电源域的电路
US11437091B2 (en) * 2020-08-31 2022-09-06 Qualcomm Incorporated SRAM with robust charge-transfer sense amplification
CN112382326B (zh) * 2020-12-11 2023-11-17 北京中科芯蕊科技有限公司 一种亚阈值双电源sram读辅助电路
WO2023084916A1 (ja) * 2021-11-12 2023-05-19 ソニーセミコンダクタソリューションズ株式会社 半導体回路、駆動方法、および電子機器
US11861233B2 (en) * 2021-12-22 2024-01-02 Micron Technology, Inc. Using duplicate data for improving error correction capability

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4353393B2 (ja) 2001-06-05 2009-10-28 株式会社ルネサステクノロジ 半導体集積回路装置
JP2003123479A (ja) 2001-10-12 2003-04-25 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2007035169A (ja) * 2005-07-27 2007-02-08 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2008276826A (ja) * 2007-04-26 2008-11-13 Hitachi Ulsi Systems Co Ltd 半導体装置
CN101821810B (zh) * 2007-08-31 2013-05-01 国立大学法人东京工业大学 利用电流感应磁化反转mtj的非易失性sram/锁存电路
WO2011102228A1 (en) * 2010-02-19 2011-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method of semiconductor device
US9001549B2 (en) 2012-05-11 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102398965B1 (ko) * 2014-03-20 2022-05-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
EP3182414B1 (en) * 2014-08-12 2021-01-13 Japan Science and Technology Agency Memory circuit
US9443564B2 (en) * 2015-01-26 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
US9824749B1 (en) * 2016-09-02 2017-11-21 Arm Limited Read assist circuitry

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