KR102421300B1 - 기억 장치, 반도체 장치, 전자 부품, 및 전자 기기 - Google Patents

기억 장치, 반도체 장치, 전자 부품, 및 전자 기기 Download PDF

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

백업 기능을 갖는 메모리 셀의 면적을 축소시킨다. 기억 장치는 셀 어레이, 및 셀 어레이를 구동하는 행 회로 및 열 회로를 포함한다. 셀 어레이는 제 1 전원선, 제 2 전원선, 워드선, 비트선쌍, 메모리 셀, 및 백업 회로를 포함한다. 셀 어레이는 파워 게이팅이 실시될 수 있는 파워 도메인에 배치된다. 셀 어레이의 파워 게이팅 시퀀스에서 메모리 셀의 데이터는 백업 회로에 백업된다. 백업 회로는 메모리 셀이 형성되는 영역 위에 적층된다. 백업 회로와 메모리 셀 사이에 복수의 배선층이 제공된다. 제 1 전원선, 제 2 전원선, 워드선, 및 비트선쌍이 상이한 배선층에 배치된다.

Description

기억 장치, 반도체 장치, 전자 부품, 및 전자 기기
본 발명의 명세서, 도면, 및 청구범위(이후 "본 명세서 등"이라고 함)는 반도체 장치, 및 반도체 장치의 동작 방법 등에 관한 것이다. 또한 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다.
본 명세서 등에서 반도체 장치란 반도체 특성을 이용하는 장치를 말하고, 반도체 소자(예를 들어 트랜지스터, 다이오드, 또는 포토다이오드)를 포함하는 회로 및 이 회로를 포함하는 장치 등을 뜻한다. 반도체 장치는 반도체 특성을 이용함으로써 기능할 수 있는 장치도 뜻한다. 예를 들어, 집적 회로, 집적 회로를 포함하는 칩, 및 패키지에 칩을 포함하는 전자 부품은 반도체 장치의 예이다. 또한, 기억 장치, 표시 장치, 발광 장치, 조명 장치, 전자 부품, 및 전자 기기 등은 이들 자체가 반도체 장치이거나, 또는 각각이 반도체 장치를 포함하는 경우가 있다.
(1) 전자 기기의 소비전력 저감이 강하게 요구되고 있다. 그래서 CPU 등의 집적 회로(IC)의 소비전력 저감은 회로 설계에서 큰 과제이다. IC의 소비전력은 동작 소비전력(다이내믹 전력) 및 비동작(대기) 소비전력(스타틱 전력)으로 크게 분류된다. 다이내믹 전력은 고성능을 위하여 동작 주파수를 높일 때 증대된다. 스타틱 전력은 트랜지스터의 누설 전류에 의하여 거의 소비되는 전력이다. 누설 전류의 예에는 서브스레숄드 누설 전류, 게이트 터널 누설 전류, 게이트 유도 드레인 누설(GIDL) 전류, 및 접합 터널(junction tunnel) 누설 전류가 포함된다. 이들 누설 전류는 트랜지스터의 소형화에 따라 증대된다. 그래서 소비전력의 증대는 IC의 고성능화 및 고집적화의 큰 장벽이 된다.
반도체 장치의 소비전력을 저감시키기 위하여, 동작할 필요가 없는 회로는 파워 게이팅 또는 클록 게이팅에 의하여 정지된다. 파워 게이팅은 전력 공급이 정지되기 때문에 대기 전력을 없애는 효과를 갖는다. CPU의 파워 게이팅을 수행하기 위하여 레지스터 또는 캐시에 저장된 데이터를 비휘발성 메모리에 백업할 필요가 있다.
채널 형성 영역에 금속 산화물을 포함하는 트랜지스터(이후, 이러한 트랜지스터를 산화물 반도체 트랜지스터 또는 OS 트랜지스터라고 하는 경우가 있음)가 알려져 있다. OS 트랜지스터의 오프 상태 전류가 매우 낮은 것을 이용하여 전원이 오프되어도 데이터를 유지할 수 있는 백업 회로가 제안되고 있다. 예를 들어 특허문헌 1 및 2 및 비특허문헌 1 및 2 각각에는 OS 트랜지스터를 포함한 백업 회로를 포함하는 SRAM(Static Random Access Memory)가 개시(開示)되어 있다.
(2) SRAM 메모리 셀의 미세화를 위하여, 메모리 셀의 레이아웃에 대한 다양한 제안이 이루어지고 있다(예를 들어 특허문헌 3).
일본 공개특허공보 특개2015-195075호 일본 공개특허공보 특개2016-139450호 일본 공개특허공보 특개2001-28401호
본 발명의 일 형태의 과제는 파워 게이팅이 가능한 기억 장치를 제공하고 메모리 셀의 면적 오버헤드를 저감하는 것이다.
복수의 과제의 기재는 각 과제의 존재를 방해하지 않는다. 본 발명의 일 형태는 상술한 모든 과제를 반드시 달성할 필요는 없다. 다른 과제는 본 명세서 등의 기재로부터 명백해질 것이고, 이러한 과제는 본 발명의 일 형태의 과제가 될 수 있다.
본 발명의 일 형태는 셀 어레이, 및 이 셀 어레이를 구동하는 행 회로 및 열 회로를 포함한 기억 장치이다. 셀 어레이는 제 1 전원선, 제 2 전원선, 워드선, 비트선쌍, 메모리 셀, 및 백업 회로를 포함한다. 셀 어레이는 파워 게이팅이 수행될 수 있는 파워 도메인에 배치된다. 셀 어레이의 파워 게이팅 시퀀스에서, 메모리 셀의 데이터는 백업 회로에 백업된다. 백업 회로는 메모리 셀이 형성되는 영역 위에 적층된다. 백업 회로와 메모리 셀 사이에 복수의 배선층이 제공된다. 제 1 전원선, 제 2 전원선, 워드선, 및 비트선쌍은 상이한 배선층에 배치된다.
본 명세서 등에서 "제 1", "제 2", 및 "제 3" 등의 서수사는 순서를 나타내기 위하여 사용되는 경우가 있다. 또는 "제 1", "제 2", 및 "제 3" 등의 서수사는 구성 요소 간의 혼동을 피하기 위하여 사용되는 경우가 있고, 구성 요소의 개수 또는 순서를 한정하지 않는다. 예를 들어 본 발명의 일 형태의 설명에서 "제 1"이라는 용어를 "제 2" 또는 "제 3"이라는 용어와 치환할 수 있다.
본 명세서 등에서, "X와 Y가 접속된다"라는 기재는 X와 Y가 전기적으로 접속되는 것, X와 Y가 기능적으로 접속되는 것, 그리고 X와 Y가 직접 접속되는 것을 의미한다. 따라서 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에는 다른 접속 관계가 포함된다. X 및 Y의 각각은 물체(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 또는 층)를 나타낸다.
트랜지스터는 게이트, 소스, 및 드레인의 3개의 단자를 포함한다. 게이트는 트랜지스터의 온/오프 상태를 제어하기 위한 제어 단자로서 기능한다. 트랜지스터의 형(type) 또는 단자에 공급되는 전위 레벨에 따라, 2개의 입출력 단자 중 한쪽이 소스로서 기능하고 다른 쪽이 드레인으로서 기능한다. 따라서, 본 명세서 등에서 "소스" 및 "드레인"이라는 용어는 서로 바뀔 수 있다. 본 명세서 등에서, 게이트 외의 2개의 단자를 제 1 단자 및 제 2 단자라고 하는 경우가 있다.
전압이란 소정의 전위와 기준 전위(예를 들어 접지 전위(GND) 또는 소스 전위) 사이의 전위차를 말하는 경우가 많다. 그러므로 전압을 전위라고 할 수도 있다. 또한 전위는 상대적인 값을 갖는다. 따라서, GND는 반드시 0V를 뜻하지는 않는다.
회로 구성 및 디바이스 구조 등에 따라 노드를 단자, 배선, 전극, 도전층, 도전체, 또는 불순물 영역 등이라고 할 수 있다. 또한 단자 또는 배선 등을 노드라고 할 수도 있다.
본 명세서 등에서, "막" 및 "층"이라는 용어는 상황 또는 조건에 따라 서로 바뀔 수 있다. 예를 들어 "도전층"이라는 용어를 "도전막"이라는 용어로 변경할 수 있는 경우가 있다. 예를 들어 "절연막"이라는 용어를 "절연층"이라는 용어로 변경할 수 있는 경우가 있다.
본 명세서 등에서, 금속 산화물이란 넓은 의미에서 금속의 산화물을 뜻한다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 및 산화물 반도체(단순히 OS라고도 함) 등으로 분류된다. 예를 들어 트랜지스터의 채널 형성 영역에 사용한 금속 산화물을 산화물 반도체라고 부르는 경우가 있다.
본 명세서 등에서, 달리 지정되지 않는 한, 트랜지스터의 채널 형성 영역에 질소를 포함하는 금속 산화물이 사용되어도 좋다. 또한 질소를 포함하는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
본 발명의 일 형태는 파워 게이팅이 가능한 기억 장치의 제작과, 메모리 셀의 면적 오버헤드의 저감을 가능하게 한다.
복수의 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태는 상술한 모든 효과를 반드시 달성할 필요는 없다. 본 발명의 일 형태에서는, 다른 과제, 효과, 및 신규 특징이 명세서의 기재 및 도면으로부터 명백해질 것이다.
도 1은 기억 장치의 구성예를 도시한 블록도이다.
도 2의 (A)는 셀의 구성예를 도시한 회로도이고, 도 2의 (B)는 기억 장치의 동작예를 나타낸 타이밍 차트이다.
도 3은 열 회로의 구성예를 도시한 회로도이다.
도 4는 기억 장치의 상태 전이도이다.
도 5의 (A)는 셀의 구성예를 도시한 회로도이고, 도 5의 (B)는 기억 장치의 동작예를 나타낸 타이밍 차트이다.
도 6의 (A)는 셀의 구성예를 도시한 회로도이고, 도 6의 (B)는 기억 장치의 동작예를 나타낸 타이밍 차트이다.
도 7의 (A) 내지 (D)는 셀의 레이아웃 예를 도시한 것이다.
도 8의 (A) 내지 (D)는 셀의 레이아웃 예를 도시한 것이다.
도 9의 (A) 내지 (D)는 셀의 레이아웃 예를 도시한 것이다.
도 10의 (A) 내지 (D)는 셀의 레이아웃 예를 도시한 것이다.
도 11은 셀의 적층 구조의 예를 도시한 단면도이다.
도 12는 셀의 적층 구조의 예를 도시한 단면도이다.
도 13은 CPU의 구성예를 도시한 블록도이다.
도 14는 플립플롭의 구성예를 도시한 회로도이다.
도 15는 플립플롭의 동작예를 나타낸 타이밍 차트이다.
도 16의 (A)는 전자 부품을 제작하는 방법의 예를 나타낸 흐름도이고, 도 16의 (B)는 전자 부품의 구성예를 도시한 사시 모식도이다.
도 17의 (A) 내지 (F) 각각은 전자 기기의 구성예를 도시한 것이다.
도 18의 (A) 및 (B)는 OS 트랜지스터의 구성예를 각각 도시한 단면도이다.
도 19의 (A) 및 (B)는 OS 트랜지스터의 구성예를 각각 도시한 단면도이다.
본 발명의 실시형태에 대하여 아래에서 설명한다. 또한 본 발명의 일 형태는 아래의 설명에 한정되지 않는다. 본 발명의 취지 및 범위에서 벗어나지 않고 본 발명의 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자에 의하여 쉽게 이해될 것이다. 본 발명의 일 형태는 아래의 실시형태의 설명에 한정하여 해석되지 말아야 한다.
아래에 기재된 임의의 실시형태를 적절히 조합할 수 있다. 또한, 하나의 실시형태에 복수의 구조예(제작 방법예 및 동작 방법예 등을 포함함)가 주어진 경우, 일부의 구조예를 적절히 조합할 수 있고, 구조예 중 임의의 것을 다른 실시형태에 기재된 하나 이상의 구조예와 조합할 수 있다.
도면에서, 동일한 구성 요소, 비슷한 기능을 갖는 구성 요소, 동일한 재료를 사용하여 형성되는 구성 요소, 및 동시에 형성되는 구성 요소 등은 동일한 부호로 나타내어지고, 그 설명은 반복되지 않는 경우가 있다.
도면에서, 크기, 층의 두께, 및 영역 등은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 본 발명의 형태는 그 스케일에 한정되지 않는다. 도면은 이상적인 예를 나타낸 모식도이고, 본 발명의 형태는 도면에 나타낸 형상 또는 값에 한정되지 않는다. 예를 들어, 노이즈 또는 타이밍의 어긋남에 기인한 신호, 전압, 또는 전류의 편차가 포함될 수 있다.
본 명세서에서 "위에", "상방에", "아래에", 및 "하방에" 등의 배치를 설명하는 용어는 도면을 참조하여 구성 요소들 간의 위치 관계를 설명하기 위하여 편의상 사용되는 경우가 있다. 또한 구성 요소들 간의 위치 관계는 각 구성 요소를 설명하는 방향에 따라 적절히 변화된다. 따라서 본 명세서에서 사용되는 용어에 대한 한정은 없고, 상황에 따라 적절히 설명할 수 있다.
(실시형태 1)
본 실시형태에서는 기억 장치의 예로서 파워 게이팅이 가능한 SRAM에 대하여 설명한다.
<<기억 장치(101)>>
도 1은 기억 장치의 구성예를 나타낸 기능 블록도이다. 도 1에 나타낸 기억 장치(101)는 PMU(전원 관리 장치)(105), 셀 어레이(110), 주변 회로(120), 및 파워 스위치(150 내지 154)를 포함한다.
기억 장치(101)는 셀 어레이(110)로부터의 데이터 판독 및 셀 어레이(110)로의 데이터 기록을 수행한다. 도 1에서, 데이터(RDA)는 판독 데이터를 나타내고, 데이터(WDA)는 기록 데이터를 나타낸다. 기억 장치(101)에는 클록 신호(CLK1 및 CLK), 어드레스 신호(ADDR), 및 신호(RST, INT1, CE, GW, 및 BW)가 입력된다. 신호(RST)는 리셋 신호이고 PMU(105) 및 주변 회로(120)에 입력된다. 신호(INT1)는 인터럽트 신호이다. 신호(CE)는 칩 이네이블 신호이다. 신호(GW)는 글로벌 기록 이네이블 신호이다. 신호(BW)는 바이트 기록 이네이블 신호이다.
기억 장치(101)에는 전압(VDD, VDH, VDM, VDML, VSS, VSM, 및 VBG)이 인가된다. 전압(VDD, VDM, VDML, 및 VDH)은 하이 레벨 전원 전압이다. 전압(VSS 및 VSM)은 로 레벨 전원 전압이고, 예를 들어 GND(접지 전위) 또는 0V이다.
셀 어레이(110)는 셀(10), 워드선(WL), 비트선(BL 및 BLB), 및 배선(OGL)을 포함한다. 또한 비트선(BL 및 BLB)을 로컬 비트선이라고 할 수도 있다. 같은 열에 배치된 비트선(BL 및 BLB)으로 이루어진 배선쌍을 비트선쌍(BL 및 BLB)이라고 하는 경우가 있다.
주변 회로(120)는 컨트롤러(122), 행 회로(123), 열 회로(124), 및 백업/리커버리 드라이버(125)를 포함한다.
컨트롤러(122)는 신호(CE, GW, 및 BW)의 논리 연산을 실시하여 동작 모드를 결정하는 기능, 및 결정된 동작 모드가 실행되도록 행 회로(123) 및 열 회로(124)에 대한 제어 신호를 생성하는 기능을 갖는다. 컨트롤러(122)에는 어드레스 신호(ADDR), 신호(CE, GW, 및 BW), 및 데이터(RDA 및 WDA)를 일시적으로 저장하는 레지스터가 제공되어도 좋다.
행 회로(123)는 행 디코더(131) 및 워드선 드라이버(132)를 포함한다. 행 디코더(131)는 어드레스 신호(ADDR)를 디코드하고 워드선 드라이버(132)에 대한 제어 신호를 생성한다. 워드선 드라이버(132)는 어드레스 신호(ADDR)에 의하여 지정되는 행의 워드선(WL)을 선택한다.
열 회로(124)는 열 디코더(133), 프리차지 회로(134), 로컬 비트선 MUX(멀티플렉서)(135), 감지 증폭기(136), 기록 드라이버(137), 및 출력 드라이버(138)를 포함한다. 열 회로(124)는 어드레스 신호(ADDR)에 의하여 지정되는 열의 비트선(BL 및 BLB)에 데이터를 기록하고 이 비트선(BL 및 BLB)으로부터 데이터를 판독하는 기능을 갖는다. 열 회로(124)의 회로 구성에 대해서는 후술한다.
기억 장치(101)에서, 회로, 신호, 및 전압은 필요에 따라 적절히 선택된다. 다른 회로 또는 다른 신호가 더 사용되어도 좋다. 기억 장치(101)의 입력 신호 및 출력 신호의 구조(예를 들어 비트폭)는 기억 장치(101)의 동작 모드 및 셀 어레이(110)의 구성 등에 의거하여 결정된다.
<파워 도메인>
기억 장치(101)는 복수의 파워 도메인을 포함한다. 도 1의 예에서는, 파워 도메인(160, 161, 및 162)이 제공된다. 파워 도메인(160)에서는 파워 게이팅이 실시되지 않는다. 파워 도메인(161 및 162)에서는 파워 게이팅이 실시된다. 각 파워 도메인(160, 161, 및 162)에는 파워 스위치를 통하지 않고 전압(VSS)이 인가된다.
파워 도메인(160)에는 PMU(105)가 제공된다. 파워 도메인(160)에는 파워 스위치를 통하지 않고 전압(VDD)이 인가된다.
파워 도메인(161)에는 주변 회로(120) 및 가상 전압선(V_VDD 및 V_VDH)이 제공된다. 파워 스위치(150)는 가상 전압선(V_VDD)(이후 V_VDD선이라고 함)에 대한 전압(VDD)의 인가를 제어한다. 파워 스위치(151)는 가상 전압선(V_VDH)(이후 V_VDH선이라고 함)에 대한 전압(VDH)의 인가를 제어한다. 전압(VDH)은 백업/리커버리 드라이버(125)에서 사용된다.
파워 도메인(162)에는 셀 어레이(110) 및 가상 전압선(V_VDM 및 V_VSM)이 제공된다. 파워 스위치(152)는 가상 전압선(V_VDM) (이후 V_VDM선이라고 함)에 대한 전압(VDM)의 인가를 제어한다. 파워 스위치(153)는 V_VDM선에 대한 전압(VDML)의 인가를 제어한다. 전압(VDML)은 전압(VDM)보다 낮다. 파워 스위치(154)는 가상 전압선(V_VSM)(이후 V_VSM선이라고 함)에 대한 전압(VSM)의 인가를 제어한다. 파워 도메인(162)에는 파워 스위치를 통하지 않고 전압(VBG)이 인가된다.
<PMU>
PMU(105)는 저소비전력 모드에서 기억 장치(101)를 제어한다. PMU(105)에는 클록 신호(CLK1) 및 신호(INT1)가 입력된다. 신호(INT1)는 인터럽트 신호이다. PMU(105)에는 복수 종류의 인터럽트 신호가 입력되어도 좋다. PMU(105)는 신호(CLK1 및 INT1)에 응하여 신호(PSE1, PSE2, PSE3, BLFE, BLRE, NDRE, 및 PGM)를 생성한다.
신호(PSE1, PSE2, 및 PSE3)는 파워 스위치 이네이블 신호이다. 신호(PSE1)는 파워 스위치(150)의 온/오프 및 파워 스위치(151)의 온/오프를 제어한다. 신호(PSE2)는 파워 스위치(152)의 온/오프 및 파워 스위치(154)의 온/오프를 제어한다. 신호(PSE3)는 파워 스위치(153)의 온/오프를 제어한다. 여기서 신호(PSE1)가 "H(하이 레벨)"일 때 파워 스위치(150)는 온이고, 신호(PSE1)가 "L(로 레벨)"일 때 파워 스위치(150)는 오프이다. 다른 파워 스위치에 대해서도 마찬가지이다.
신호(NDRE, BLFE, BLRE, 및 PGM)는 저소비전력 모드에서 사용되는 제어 신호이다. 신호(NDRE)는 노드 리셋 이네이블 신호이고 셀(10)의 노드(Q 및 Qb)의 리셋 동작을 제어한다. 신호(NDRE)는 행 회로(123)에 입력된다. 행 회로(123)는 신호(NDRE)에 응하여 셀 어레이(110)의 모든 워드선(WL)을 선택한다. 신호(BLFE 및 BLRE)는 열 회로(124)에 입력된다. 신호(BLFE)는 비트선 부유 이네이블 신호이고 비트선쌍(BL 및 BLB)을 부유 상태로 하는 동작을 제어한다. 신호(BLRE)는 비트선 리셋 이네이블 신호이고 비트선쌍(BL 및 BLB)의 리셋 동작을 제어한다.
신호(PGM)는 백업/리커버리 드라이버(125)에 입력된다. 백업/리커버리 드라이버(125)는 신호(PGM)에 응하여 셀 어레이(110)의 모든 배선(OGL)을 선택한다. 예를 들어 백업/리커버리 드라이버(125)는 신호(PGM)의 레벨을 시프트시켜 배선(OGL)의 선택 신호를 생성한다. 선택 신호의 하이 레벨 전압은 VDH이다. 전압(VDH)은 전압(VDD)보다 높다. 선택 신호의 하이 레벨 전압이 VDD인 경우, 파워 스위치(151)는 불필요하다.
<셀(10)>
도 2의 (A)는 셀(10)의 회로 구성예를 도시한 것이다. 셀(10)은 메모리 셀(20) 및 백업 회로(30)를 포함한다. 메모리 셀(20)은 기본적인 6트랜지스터(6T) SRAM 셀과 같은 회로 구성을 갖고, 쌍안정 회로(25) 및 트랜지스터(MT1 및 MT2)로 구성되어 있다. 쌍안정 회로(25)는 V_VDM선 및 V_VSM선에 전기적으로 접속된다.
도 2의 (A)의 예에서, 쌍안정 회로(25)는 2개의 CMOS 인버터 회로로 구성된 래치 회로이다. 노드(Q 및 Qb)는 CMOS 인버터 회로의 입력 단자와 출력 단자의 접속 부분이고 상보 데이터를 유지하기 위한 유지 노드이다. 노드(Q 및 Qb)가 각각 "H" 및 "L" 또는 "L" 및 "H"일 때 쌍안정 회로(25)는 안정적이다. 트랜지스터(MT1 및 MT2)는 전송 트랜지스터이다. 트랜지스터(MT1)는 비트선(BL)과 노드(Q) 사이의 연속성을 제어하고, 트랜지스터(MT2)는 비트선(BLB)과 노드(Qb) 사이의 연속성을 제어한다.
백업 회로(30)는 메모리 셀(20)에 데이터를 백업하기 위한 것이다. 각 셀(10)에는 백업 회로(30)가 제공되어 파워 도메인(162)에서의 파워 게이팅이 가능하게 된다.
백업 회로(30)는 전압(VSS)을 인가하기 위한 전압선(이후 VSS선이라고 함), 및 전압(VBG)을 인가하기 위한 전압선(이후 VBG선이라고 함)에 전기적으로 접속된다. 백업 회로(30)는 2개의 1트랜지스터 1용량 소자(1T1C) DRAM 셀로 구성되어 있다. 백업 회로(30)는 노드(SN1 및 SN2), 트랜지스터(MO1 및 MO2), 및 용량 소자(C1 및 C2)를 포함한다. 노드(SN1 및 SN2)는 각각 노드(Q 및 Qb)의 유지 데이터의 유지 노드이다. 용량 소자(C1 및 C2)는 각각 노드(SN1 및 SN2)의 전압을 유지하기 위한 저장 용량(storage capacitor)이다. 트랜지스터(MO1)는 노드(Q)와 노드(SN1) 사이의 연속성을 제어하고, 트랜지스터(MO2)는 노드(Qb)와 노드(SN2) 사이의 연속성을 제어한다.
백업 회로(30)에서 오랫동안 데이터를 유지하기 위하여 각 트랜지스터(MO1 및 MO2)로서 오프 상태 전류가 매우 낮은 트랜지스터를 선택한다. 각 트랜지스터(MO1 및 MO2)로서 OS 트랜지스터를 사용하는 것이 바람직하다. 각 트랜지스터(MO1 및 MO2)로서 OS 트랜지스터를 사용하면 용량 소자(C1 및 C2)로부터 전하가 누설되는 것을 억제할 수 있기 때문에, 백업 회로(30)는 오랫동안 데이터를 유지할 수 있다. 바꿔 말하면, 백업 회로(30)는 비휘발성 기억 회로로서 기능할 수 있다.
금속 산화물의 밴드 갭은 2.5eV 이상이기 때문에 OS 트랜지스터는 열 여기로 인한 누설 전류가 낮고, 상술한 바와 같이 오프 상태 전류가 매우 낮다. 채널 폭에 의하여 규격화된 OS 트랜지스터의 오프 상태 전류는 수yA(욕토 암페어)/μm 내지 수zA(젭토 암페어)/μm의 범위로 저감될 수 있다. 채널 형성 영역에 사용할 수 있는 금속 산화물의 예에는 Zn 산화물, Zn-Sn 산화물, Ga-Sn 산화물, In-Ga 산화물, In-Zn 산화물, 및 In-M-Zn 산화물(M은 Ti, Ga, Y, Zr, La, Ce, Nd, Sn, 또는 Hf)이 포함된다. 또한 인듐 및 아연을 포함한 산화물은 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택되는 하나 이상의 종류의 원소를 포함하여도 좋다.
트랜지스터(MO1 및 MO2) 각각을 OS 트랜지스터로 함으로써 Si 트랜지스터를 포함한 메모리 셀(20) 위에 백업 회로(30)를 적층할 수 있기 때문에 백업 회로(30)의 추가로 인한 메모리 셀(10)의 면적 오버헤드를 저감할 수 있다.
각 트랜지스터(MO1 및 MO2)는 VBG선에 전기적으로 접속된 백 게이트를 포함한다. 예를 들어 전압(VBG)은 트랜지스터(MO1 및 MO2)의 문턱 전압을 양의 방향으로 시프트시키는 전압이다. 백업/리커버리 드라이버(125)는 백업 회로(30)의 동작에 따라 VBG선에 인가되는 전압을 변화시키는 기능을 가져도 좋다. 트랜지스터(MO1 및 MO2) 각각을 백 게이트를 갖지 않는 OS 트랜지스터로 할 수 있다.
<열 회로>
열 회로(124)의 회로 구성예에 대하여 도 3을 참조하여 설명한다.
(프리차지 회로(134))
프리차지 회로(134)는 프리차지 회로(51 및 52)를 포함한다. 프리차지 회로(51 및 52)는 신호(PRCH1 및 PRCH2)에 의하여 제어된다. 프리차지 회로(51)는 비트선쌍(BL 및 BLB)을 전압(Vpr1)으로 프리차지하고, 프리차지 회로(52)는 비트선쌍(BL 및 BLB)을 전압(Vpr2)으로 프리차지한다. 각 프리차지 회로(51 및 52)는 비트선쌍(BL 및 BLB)의 전압을 평활화시키는 이퀄라이저의 기능을 갖는다.
프리차지 회로(51)는 통상 동작 모드 및 대기 모드에서 비트선쌍(BL 및 BLB)을 프리차지하기 위한 것이다. 프리차지 회로(52)는 리커버리 상태 및 백업 상태에서 비트선쌍(BL 및 BLB)을 프리차지하기 위한 것이다. 전압(Vpr2)은 리커버리용 프리차지 전압이고 백업용 프리차지 전압이다.
(감지 증폭기(136))
감지 증폭기(136)에는 신호(PRCH3 및 SNS)가 입력된다. 감지 증폭기(136)는 로컬 비트선쌍(LRBL 및 LRBLB), 프리차지 회로(53), 감지 증폭기(55), RS(리셋-셋) 래치 회로(56), 인버터 회로(57 및 58), 및 트랜지스터(MP3 및 MP4)를 포함한다.
로컬 비트선(LRBL 및 LRBLB)은 각각 로컬 판독 비트선이다. 복수의 비트선쌍(BL 및 BLB)에 대하여 하나의 로컬 비트선쌍(LRBL 및 LRBLB)이 제공된다. 여기서는 4개의 비트선쌍(BL 및 BLB)에 대하여 하나의 로컬 비트선쌍(LRBL 및 LRBLB)이 제공된다.
프리차지 회로(53)는 신호(PRCH3)에 응하여 로컬 비트선쌍(LRBL 및 LRBLB)을 전압(Vpr1)으로 프리차지한다. 프리차지 회로(53)는 비트선쌍(LRBL 및 LRBLB)의 전압을 평활화시키는 이퀄라이저의 기능을 갖는다.
감지 증폭기(55)는 로컬 비트선쌍(LRBL 및 LRBLB) 사이의 전압 차이를 증폭시킴으로써, 셀(10)로부터 판독한 데이터를 검지한다. 감지 증폭기(55)는 트랜지스터(MN3) 및 래치 회로(55a)를 포함하고, VSS선 및 V_VDD선에 전기적으로 접속된다. 래치 회로(55a)는 2개의 인버터 회로로 구성되어 있다. 노드(QS 및 QSb)는 래치 회로(55a)의 유지 노드이고 RS 래치 회로(56)의 입력에 전기적으로 접속된다. 감지 증폭기(55)에 의하여 검지된 데이터는 RS 래치 회로(56)에서 유지된다. RS 래치 회로(56)는 2개의 NAND 회로로 구성되어 있다. RS 래치 회로(56)에서 유지된 데이터(LATOB 및 LATO)는 인버터 회로(57 및 58)에 입력된다. 인버터 회로(57)의 출력(데이터(DO)) 및 인버터 회로(58)의 출력(데이터(DOB))은 출력 드라이버(138)에 입력된다.
트랜지스터(MP3 및 MP4)는 로컬 비트선쌍(LRBL 및 LRBLB)과 감지 증폭기(55) 사이의 연속성 및 로컬 비트선쌍(LRBL 및 LRBLB)과 RS 래치 회로(56) 사이의 연속성을 제어한다. 트랜지스터(MP3)의 온/오프 및 트랜지스터(MP4)의 온/오프는 신호(SNS)에 의하여 제어된다. 트랜지스터(MN3)의 온/오프도 신호(SNS)에 의하여 제어된다. 신호(SNS)는 감지 증폭기(55)를 액티브로 하기 위한 감지 증폭기 이네이블 신호이다. 감지 증폭기(55)가 액티브가 되면, 감지 증폭기(55)와 로컬 비트선쌍(LRBL 및 LRBLB) 사이의 연속성은 없다.
(기록 드라이버(137))
기록 드라이버(137)는 로컬 비트선쌍(LWBL 및 LWBLB)에 데이터를 기록하기 위한 것이다. 기록 드라이버(137)는 인버터 회로(59)를 포함한다.
로컬 비트선(LWBL 및 LWBLB)은 각각 로컬 판독 비트선이다. 복수의 비트선쌍(BL 및 BLB)에 대하여 하나의 로컬 비트선쌍(LWBL 및 LWBLB)이 제공된다. 여기서는 4개의 비트선쌍(BL 및 BLB)에 대하여 하나의 로컬 비트선쌍(LWBL 및 LWBLB)이 제공된다.
데이터(DIN)는 기록 데이터이고 로컬 비트선(LWBL) 및 인버터 회로(59)에 입력된다. 인버터 회로(59)(데이터(DINB))의 출력은 로컬 비트선(LWBLB)에 입력된다.
(로컬 비트선 MUX(135))
로컬 비트선 MUX(135)는 MUX(135r) 및 MUX(135w)를 포함하고, 로컬 비트선 MUX(135)에는 신호(RDE[3:0] 및 WTE[15:0])가 입력된다. 신호(RDE[3:0])는 판독 이네이블 신호이고, 신호(WTE[15:0])는 기록 이네이블 신호이다.
MUX(135r)는 데이터를 판독하는 열의 비트선쌍(BL 및 BLB)을 선택한다. MUX(135r)에 의하여 선택된 복수의 비트선쌍(BL 및 BLB)은 각 로컬 비트선쌍(LRBL 및 LRBLB)에 전기적으로 접속된다.
MUX(135r)는 트랜지스터(MP1 및 MP2)로 구성되어 있다. 트랜지스터(MP1 및 MP2)에는 신호(RDE[3:0])의 비트 중 어느 하나가 입력된다. 트랜지스터(MP1 및 MP2)는 비트선쌍(BL 및 BLB)과 로컬 비트선쌍(LRBL 및 LRBLB) 사이의 연속성을 제어하기 위한 스위치로서 기능한다.
MUX(135w)는 데이터를 기록하는 열의 비트선쌍(BL 및 BLB)을 선택한다. MUX(135w)에 의하여 선택된 복수의 비트선쌍(BL 및 BLB)은 각 로컬 비트선쌍(LWBL 및 LWBLB)에 전기적으로 접속된다. MUX(135w)는 트랜지스터(MN1 및 MN2)로 구성되어 있다. 트랜지스터(MN1 및 MN2)에는 신호(WDE[15:0])의 비트 중 어느 하나가 입력된다. 트랜지스터(MN1 및 MN2)는 비트선쌍(BL 및 BLB)과 로컬 비트선쌍(LWBL 및 LWBLB) 사이의 연속성을 제어하기 위한 스위치로서 기능한다.
열 회로(124)의 회로 구성은 도 3의 회로 구성에 한정되지 않고 입력 신호 또는 입력 전압 등에 따라 적절히 변경된다. 도 3의 예에서는 프리차지 회로(52)가 3개의 n채널 트랜지스터로 구성되지만 3개의 p채널 트랜지스터로 구성되어도 좋다.
<<동작 모드>>
다음으로, 기억 장치(101)의 동작 모드에 대하여 설명한다. 표 1은 기억 장치(101)의 진리치표를 나타낸 것이다. 여기서 신호(BW)의 비트폭은 4비트이고, 데이터(WDA) 및 데이터(RDA) 각각의 비트폭은 32비트이다.
Figure 112019073365200-pct00001
바이트-0 기록 모드에서, 신호(BW[0])에 할당된 1바이트(8비트)의 데이터를 기록하는 동작이 수행된다. 예를 들어 바이트-0 기록 모드에서는 데이터(WDA[7:0])가 기록된다. 바이트 기록 동작에서 신호(BW[1], BW[2], 및 BW[3])가 "H"이면, 데이터(WDA[15:8], WDA[23:16], 및 WDA[31:24])가 기록된다.
<저소비전력 모드>
도 4는 기억 장치(101)의 상태 전이도를 나타낸 것이다. 기억 장치(101)의 상태에는 전원 온 상태(SS1), 리셋 상태(SS2), 대기 상태(SS3), 기록 상태(SS4), 판독 상태(SS5), 비트선 부유 상태(SS11), 슬리프 상태(SS12), 셀 어레이(CA) 도메인 파워 게이팅(PG) 상태(SS13), 모든 도메인 PG 상태(SS14), 백업 상태(SS21 내지 SS23), 및 리커버리 상태(SS25 및 SS26)가 포함된다. 표 1의 진리표에 나타낸 바와 같이, 기억 장치(101)의 상태는 외부 신호 및 내부 신호에 응하여 변화되고, 대응하는 상태의 동작 모드가 실행된다.
기억 장치(101)는 (1)비트선 부유 모드, (2)슬리프 모드, (3)셀 어레이 도메인 PG 모드, 및 (4)모든 도메인 PG 모드의 4가지 저소비전력 모드를 갖는다. PMU(105)는 저소비전력 상태에서의 기억 장치(101)의 동작 모드를 관리한다. PMU(105)는 저소비전력 모드 중에서 하나의 동작 모드를 선택하고, 기억 장치(101)에 소정의 동작 시퀀스를 실행시킨다.
(비트선 부유 모드)
대기 모드에서는, 비트선쌍(BL 및 BLB)의 전압이 프리차지 전압(Vpr1)까지 상승한다. 비트선 부유 상태에서는, 비트선쌍(BL 및 BLB)을 부유 상태로 한다. 메모리 셀(20)의 데이터는 소실되지 않는다.
(슬리프 모드)
대기 상태에서는, 파워 도메인(162)에 전압(VDM)이 인가된다. 슬리프 모드에서는, 파워 도메인(162)에 전압(VDM)보다 낮은 전압(VDML)이 인가된다. 전압(VDML)은 메모리 셀(20)의 데이터가 소실되지 않는 전압이다. 비트선쌍(BL 및 BLB)을 부유 상태로 한다.
(셀 어레이 도메인 PG 모드)
파워 스위치(152 및 153)를 오프로 하여 파워 도메인(162)으로의 전압(VDM 및 VSM)의 인가를 정지한다. 비트선쌍(BL 및 BLB)을 부유 상태로 한다. 메모리 셀(20)의 데이터는 소실된다.
(모든 도메인 PG 모드)
모든 도메인 PG 모드란 파워 게이팅을 실시할 수 있는 모든 도메인의 파워 게이팅을 수행하는 모드를 가리킨다. 파워 스위치(150 및 151)를 오프로 하여 파워 도메인(161)으로의 전압(VDD 및 VDH)의 인가를 정지한다. 파워 스위치(152 및 154)를 오프로 하여 파워 도메인(162)으로의 전압(VDM 및 VSM)의 인가를 정지한다. 메모리 셀(20)의 데이터는 소실된다.
4가지 저소비전력 모드는 소비전력 저감 효과가 얻어지는 손익 분기 시간(BET)이 다르고, BET_blfl<BET_slp<BET_pgca<BET_pgall의 관계를 만족시킨다. BET_blfl, BET_slp, BET_pgca, 및 BET_pgall는 각각 비트선 부유 모드, 슬리프 모드, 셀 어레이 도메인 PG 모드, 및 모든 도메인 PG 모드의 BET이다. BET가 다른 복수의 저소비전력 모드를 가짐으로써 기억 장치(101)의 소비전력을 효과적으로 저감시킬 수 있다.
<파워 게이팅 시퀀스>
각 셀(10)에는 백업 회로(30)가 제공되므로 파워 도메인(162)의 파워 게이팅을 실시할 수 있다. 도 2의 (B)는 파워 도메인(162)의 파워 게이팅 시퀀스의 예를 도시한 것이다. 도 2의 (B)에서 t1 및 t2 등은 각각 시각을 나타낸다.
(통상 동작)
t1 전에, 기억 장치(101)는 통상 동작 상태(기록 상태 또는 판독 상태)에 있다. 기억 장치(101)는 싱글 포트 SRAM과 비슷한 통상 동작을 수행한다. 신호(NDRE)가 "L"인 동안, 행 회로(123)는 컨트롤러(122)의 제어 신호에 응하여 동작한다. 신호(BLFE 및 BLRE)가 "L"인 동안, 열 회로(124)는 컨트롤러(122)의 제어 신호에 응하여 동작한다. 파워 스위치(150 내지 152)는 온이고, 파워 스위치(153)는 오프이다.
(백업)
t1에서, "H"의 신호(PGM)가 백업/리커버리 드라이버(125)에 입력되면, 백업 동작이 시작된다. 여기서는, t1에서 노드(Q 및 Qb)는 각각 "H" 및 "L"이고, 노드(SN1 및 SN2)는 각각 "L" 및 "H"이다. 모든 배선(OGL)이 "H"로 설정되기 때문에 백업 회로(30)의 트랜지스터(MO1 및 MO2)는 온이 된다. 노드(SN1)의 전압은 VSM로부터 VDM로 상승하고, 노드(SN2)의 전압은 VDM로부터 VSM로 저하된다. t2에서, 신호(PGM)를 "L"로 설정함으로써, 백업 동작이 완료된다. t1에서의 노드(Q)의 데이터 및 노드(Qb)의 데이터가 각각 노드(SN1) 및 노드(SN2)에 기록된다.
(파워 게이팅)
t2에서, PMU(105)가 신호(PSE2)를 "L"로 설정하여 파워 스위치(152 및 154)가 오프가 됨으로써, 파워 도메인(162)에서의 파워 게이팅이 시작된다. V_VDM선의 전압은 VDM로부터 VSM로 저하된다. V_VDM선과 V_VSM선 사이의 전압 차이가 작아지기 때문에 메모리 셀(20)은 비액티브가 된다. 메모리 셀(20)의 데이터는 소실되지만, 백업 회로(30)는 데이터를 계속 유지한다.
여기서는, 파워 도메인(162)에 전력이 공급되지 않는 동안, 비트선쌍(BL 및 BLB)은 부유 상태에 있다. 그래서 PMU(105)는 신호(PSE2)를 "L"로 설정하는 타이밍에서 신호(BLFE)를 "H"로 설정한다.
t1 후, 로컬 비트선 MUX(135)의 트랜지스터(MN1, MN2, MP1, 및 MP2)는 신호(BLFE)의 논리에 상관없이 오프이다. "H"의 신호(BLFE)가 열 회로(124)에 입력됨으로써 프리차지 회로(51 및 52)는 오프가 되기 때문에 셀 어레이(110)의 모든 비트선쌍(BL 및 BLB)은 부유 상태가 된다.
(리커버리)
리커버리 동작이란 백업 회로(30)에서 유지된 데이터를 사용하여 메모리 셀(20)의 데이터를 리커버리하는 동작을 말한다. 리커버리 동작에서, 쌍안정 회로(25)는 노드(Q 및 Qb)의 데이터를 검지하기 위한 감지 증폭기로서 기능한다.
우선, 노드(Q 및 Qb)의 리셋 동작을 수행한다. t3에서, PMU(105)는 신호(BLRE 및 NDRE)를 "H"로 설정한다.
열 회로(124)는 "H"의 신호(BLFE 및 BLRE)에 응하여 모든 비트선쌍(BL 및 BLB)을 프리차지한다. 구체적으로는 프리차지 회로(51)를 오프로 하고 프리차지 회로(52)를 온으로 한다. 로컬 비트선 MUX(135)의 트랜지스터(MN1, MN2, MP1, 및 MP2)는 오프되기 때문에 모든 비트선쌍(BL 및 BLB)은 전압(Vpr2)으로 프리차지된다.
행 회로(123)는 "H"의 신호(NDRE)에 응하여 모든 워드선(WL)을 선택한다. V_VDM선 및 V_VSM선은 전압(Vpr2)으로 프리차지되고, 노드(Q 및 Qb)의 전압은 Vpr2로 고정된다.
t4에서, PMU(105)는 신호(PGM)를 "H"로 설정하여 트랜지스터(MO1 및 MO2)가 온이 된다. 용량 소자(C1)의 전하가 노드(Q) 및 노드(SN1)에 분배되고, 용량 소자(C2)의 전하가 노드(Qb) 및 노드(SN2)에 분배됨으로써, 노드(Q)와 노드(Qb) 간에 전압차가 발생한다.
t5에서, 파워 스위치(152 및 154)를 온으로 하여 파워 도메인(162)으로의 전압(VDM 및 VSM)의 인가가 재개된다. 쌍안정 회로(25)는 액티브가 되면, 노드(Q)와 느도(Qb) 간의 전압차를 증폭한다. 최종적으로 노드(Q 및 SN1)의 전압은 VDM이 되고, 노드(Qb 및 SN2)의 전압은 VSM이 된다. 바꿔 말하면, 노드(Q 및 Qb)의 상태는 각각 t1에서의 상태, 즉 "H" 및 "L"로 복귀한다. PMU(105)는 t6에서 신호(PGM)를 "L"로 설정하고 t7에서 신호(BLFE 및 BLRE)를 "L"로 설정한다. t7에서 리커버리 동작은 완료된다.
기억 장치의 다른 구성예에 대하여 아래에서 설명한다.
도 5 (A)는 셀의 다른 회로 구성예를 도시한 것이다. 도 5 (A)의 셀(11)은 메모리 셀(20) 및 백업 회로(31)를 포함한다.
백업 회로(31)는 하나의 1T1C DRAM 셀로 구성되어 있다. 백업 회로(31)는 노드(SN3), 트랜지스터(MO3), 및 용량 소자(C3)를 포함한다. 트랜지스터(MO3)는 트랜지스터(MO1 및 MO2)와 같이 백 게이트를 갖는 OS 트랜지스터이다. 트랜지스터(MO3)의 백 게이트는 VBG선에 전기적으로 접속된다. 트랜지스터(MO3)는 백 게이트를 갖지 않는 OS 트랜지스터이어도 좋다.
셀 어레이(110)는 셀(11)로 구성될 수 있다. 도 5의 (B)는 상기 구성의 파워 도메인(162)의 파워 게이팅 시퀀스의 예를 도시한 것이다. 도 5의 (B)의 파워 게이팅 시퀀스는 상술한 것과 같기 때문에 도 5의 (B)의 설명에 대해서는 도 2의 (B)의 설명을 참조할 수 있다.
백업 회로(31)는 노드(Q)의 데이터만을 백업하지만, 노드(SN3)에서 유지된 데이터를 사용하여 노드(Q 및 Qb)의 데이터를 복원할 수 있다. 이것은 노드(Q 및 Qb)가 미리 Vpr2로 프리차지되기 때문이고, 이로써 하나의 용량 소자(C3)의 전하를 사용하여 노드(Q)와 노드(Qb) 간에 전위차를 발생시킬 수 있다.
셀 어레이(110)가 셀(10)로 구성되어 있는 경우에는, 파워 스위치(154)를 기억 장치(101)에 제공할 필요는 없다. 이 경우, 전압(VSM)은 파워 스위치를 통하지 않고 파워 도메인(162)에 인가된다. 전압(VSM)을 인가하기 위한 전원선(VSM선)은 셀(10)의 쌍안정 회로에 전기적으로 접속된다(도 6의 (A) 참조).
도 6의 (B)는 상기 구성의 파워 도메인(162)의 파워 게이팅 시퀀스의 예를 도시한 것이다. 도 6의 (B)의 설명에 대해서는 도 2의 (B)의 설명을 참조할 수 있다. 도 6의 (B)의 파워 게이팅 시퀀스는 리커버리 동작에서 노드(Q 및 Qb)가 프리차지되지 않는 점에서 도 2의 (B)의 파워 게이팅 시퀀스와 다르다.
각 셀(10 및 11)은 표준적인 6T SRAM 셀에 백업 회로가 전기적으로 접속되는 회로 구성을 갖는다. 셀(10)을 사용함으로써, SRAM 셀에 실장된 백업 회로로 인하여 메모리 셀(20)의 면적 오버헤드의 증가 문제가 생긴다. 셀(11)을 사용하여도 비슷한 문제가 생긴다. 면적 오버헤드를 제로로 할 수 있는 셀(10 및 11)의 레이아웃 예에 대하여 아래에서 설명한다.
<<레이아웃 예 1>>
도 7의 (A) 내지 (D)를 참조하여 셀(10)의 레이아웃 예에 대하여 설명한다. 셀(10)은 메모리 셀(20) 위에 백업 회로(30)가 적층된 3차원 구조를 갖는다. 도 7의 (A)는 메모리 셀(20)의 레이아웃이고, 도 7의 (D)는 백업 회로(30)의 레이아웃이다. 도 7의 (B)는 비트선(BL 및 BLB) 및 V_VDM선의 레이아웃이고, 도 7의 (C)는 워드선(WL) 및 VSS선의 레이아웃이다. 도 7의 (A), (B), (C), 및 (D)의 층은 이 순서대로 적층된다.
도 7의 (A)에서, 확산층(DIF_N)은 n형 확산층이고, 확산층(DIF_P)은 p형 확산층이다. 배선층(MET_G1)은 메모리 셀(20)의 Si 트랜지스터의 게이트 전극이 제공되는 층이다. 배선층(MET1)은 배선층(MET_G1) 상방에 위치되고, Si 트랜지스터의 소스 전극 및 드레인 전극은 배선층(MET1)에 제공된다. 비아홀(CON1)에는, 확산층(DIF_N 및 DIF_P)과 배선층(MET1 및 MET_G1)을 전기적으로 접속시키는 플러그가 형성된다.
배선층(MET1) 위에 배선층(MET2, MET3, MET4, 및 MET5)이 이 순서대로 적층된다. 비아홀(MVI1)은 배선층(MET1)과 배선층(MET2) 사이에 제공된다. 비아홀(MVI2)은 배선층(MET2)과 배선층(MET3) 사이에 제공된다. 비아홀(MVI3)은 배선층(MET3)과 배선층(MET4) 사이에 제공된다. 비아홀(MVI4)은 배선층(MET4)과 배선층(MET5) 사이에 제공된다. 각 비아홀(MVI1 내지 MVI4)에는 플러그가 제공된다.
도 7의 (B)에 도시된 바와 같이, V_VDM선은 배선층(MET2)에 제공되고, 비트선쌍(BL 및 BLB)은 배선층(MET3)에 제공된다. 도 7의 (C)에 도시된 바와 같이, 워드선(WL)은 배선층(MET4)에 제공되고, V_VSM선(또는 VSM선) 및 배선(BGL)은 배선층(MET5)에 제공된다.
백업 회로(30)의 레이아웃 예에 대하여 도 7의 (D)를 참조하여 설명한다. 배선층(MET5) 위에 층(OL)이 적층된다. 층(OL) 위에 배선층(MET_G2, MET6, 및 MET_C)이 적층된다. 비아홀(MVI5)에는 배선층(MET5)과 배선층(MET6)을 전기적으로 접속시키는 플러그가 제공된다. 각 비아홀(MVI_OL)에는 층(OL)과 배선층(MET6)을 전기적으로 접속시키기 위한 플러그가 제공된다.
층(OL)에는 트랜지스터(MO1 및 MO2)(OS 트랜지스터)의 활성층이 제공된다. 배선층(MET_G2)에는 배선(OGL)이 제공된다. 배선층(MET6)에는 트랜지스터(MO1 및 MO2)의 소스 전극 및 드레인 전극이 제공된다. 각 용량 소자(C1 및 C2)의 2개의 전극 중 하나는 배선층(MET6)에 제공되고, 다른 하나는 배선층(MET_C)에 제공된다.
레이아웃 예 1에서, V_VDM선, V_VSM선, 및 배선(BGL 및 OGL)은 비트선(BL 및 BLB)과 같이 열 방향으로 연장되어 있다. 워드선(WL)은 메모리 셀(20)마다 2개의 굴곡부(bend)를 갖는다.
(적층 구조)
도 11은 셀(10)의 적층 구조의 예를 도시한 것이다. 도 11에는, 대표적인 구성 요소로서 트랜지스터(MT1 및 MO1) 및 용량 소자(C1)를 도시하였다. 또한 도 11은 도 7의 (A) 내지 (D)의 레이아웃에서 특정 선을 따라 자른 단면도가 아니라 셀(10)의 적층 구조의 예를 도시한 단면도이다.
셀(10)은 단결정 실리콘 웨이퍼(5500)에 형성된다. 트랜지스터(MO1)는 후술하는 OS 트랜지스터(5004)(도 19의 (B) 참조)와 비슷한 구조를 갖는다. 상술한 바와 같이, V_VDM선은 배선층(MET2)에 제공되고, V_VSM선은 배선층(MET5)에 제공된다. 비트선(BL)은 배선층(MET3)에 제공되고, 워드선(WL)은 배선층(MET4)에 제공된다.
셀(10)에서 백업 회로(31)의 소자의 개수는 메모리 셀(20)의 소자의 개수보다 적기 때문에 백업 회로(31)의 면적을 메모리 셀(20)보다 작게 하기 쉽다. 그러나 백업 회로(31)를 노드(Q 및 Qb)에 전기적으로 접속시키기 위하여 메모리 셀(20)의 레이아웃을 변경하면 면적 증가 문제가 생긴다. 예로서 특허문헌 3을 참조하여 이 문제에 대하여 설명한다.
SRAM의 비트당 비용을 저감시키기 위하여 면적 축소 및 면적 효율의 향상이 요구된다. 그래서 워드선, 비트선쌍, 및 전원선은 SRAM의 셀 어레이에서 매우 밀접하게 배치되어 있다. 예를 들어 특허문헌 3의 도 1 및 도 2에 도시된 SRAM 셀의 레이아웃 MC에서는, 제 2 층의 금속 배선층에 워드선(WD)이 제공되고, 제 3 층의 금속 배선층에 비트선쌍(BL1 및 BL2) 및 전원선(Vss1, Vcc1, 및 Vss2)이 제공된다. 특허문헌 3의 SRAM 셀에 백업 회로(30)를 접속시키기 위하여 레이아웃 MC를 변경할 필요가 있어 SRAM 셀의 면적이 증가된다.
한편으로 본 실시형태의 레이아웃 예에서는, 워드선(WL), 비트선쌍(BL 및 BLB), V_VDM선, 및 V_VSM선을 상이한 배선층에 제공함으로써, 메모리 셀(20)에 백업 회로(30)를 제공하여도 메모리 셀(20)의 면적 오버헤드를 제로로 할 수 있다.
도 7의 (A) 내지 (D)는 테크놀로지 노드(technology node) 65nm의 설계 룰에 따라 설계된 레이아웃 예이다. 메모리 셀(20)은 134.20F2(0.567μm2=0.54μm×1.05μm)의 면적을 갖는다. 또한 F는 최소 피처 크기(minimum feature size)이다. 최적화된 배선 폭 및 배선 간 거리로 설계를 수행하면, 메모리 셀(20)은 124.26F2(0.525μm2=0.50μm×1.05μm)의 면적을 갖는다. 본 실시형태의 레이아웃 예에서의 메모리 셀(20)의 면적은 최적화된 레이아웃의 면적보다 8% 크다.
도 7의 (A)의 메모리 셀(20)의 행 방향의 길이는 제작 공정의 마진을 갖기 위하여, 최적화된 레이아웃보다 0.04μm 크다. 그래서 제작 공정의 개선에 의하여 오버헤드를 제로로 할 수 있다.
아래에 기재된 레이아웃 예 2 내지 4에서, 메모리 셀(20)의 레이아웃 및 면적은 레이아웃 예 1과 같다.
<<레이아웃 예 2>>
셀(11)은 셀(10)과 비슷한 방법으로 설계할 수 있다. 도 8의 (A) 내지 (D)는 셀(11)의 레이아웃 예를 도시한 것이다. 도 8의 (A) 내지 (D)의 설명에 대해서는 도 7의 (A) 내지 (D)의 설명을 참조한다.
<<레이아웃 예 3>>
레이아웃 예 1에서는 워드선(WL), 비트선쌍(BL 및 BLB), V_VDM선, 및 V_VSM선이 메모리 셀(20)과 백업 회로(30) 사이에 제공된다. 상기 배선들 중 1개 또는 몇 개를 백업 회로(30) 상방의 배선층에 제공할 수 있다. 이러한 레이아웃 예를 도 9의 (A) 내지 (D)에 도시하였다. 도 12는 셀(10)의 적층 구조의 예를 도시한 것이고, 이것은 레이아웃 예 3에 상당한다.
레이아웃 예 3에서, 배선층(MET1 내지 MET3)은 배선층(MET_G1)과 층(OL) 사이에 제공된다. 배선층(MET4)은 배선층(MET_G2)과 배선층(MET_C) 사이에 제공된다. 배선층(MET5)은 배선층(MET_C) 위에 적층된다.
도 9의 (A)는 메모리 셀(20)의 레이아웃이고, 도 7의 (A)와 같다. 도 9의 (B)는 비트선(BL 및 BLB) 및 V_VDM선의 레이아웃이고, 도 7의 (B)와 같다.
도 9의 (C)는 백업 회로(30)의 레이아웃이다. 배선층(MET3)과 층(OL) 사이에는 배선층(MET_B)이 제공된다. 각 비아홀(MVI3)에는 배선층(MET3)과 배선층(MET_B)을 전기적으로 접속시키기 위한 플러그가 제공된다. 배선층(MET_B)에는 배선(BGL)이 제공되고, 배선층(MET_G2)에는 배선(OGL)이 제공된다. 배선층(MET4)에는 트랜지스터(MO1 및 MO2)의 소스 전극 및 드레인 전극이 제공된다. 각 용량 소자(C1 및 C2)의 2개의 전극 중 하나는 배선층(MET4)에 제공되고, 다른 하나는 배선층(MET_C)에 제공된다. 각 비아홀(MVI_B)에는 배선층(MET_B)과 배선층(MET4)을 전기적으로 접속시키기 위한 플러그가 제공된다. 각 비아홀(MVI_OL)에는 층(OL)과 배선층(MET4)을 전기적으로 접속시키기 위한 플러그가 제공된다.
트랜지스터(MO1 및 MO2)가 백 게이트를 포함하지 않는 경우에는, 배선층(MET_B)도 비아홀(MVI_B)도 제공할 필요가 없다. 이 경우, 각 비아홀(MVI3)에는 배선층(MET3)과 배선층(MET4)을 전기적으로 접속시키기 위한 플러그가 제공된다.
도 9의 (D)는 워드선(WL) 및 V_VSM선의 레이아웃이다. 워드선(WL) 및 V_VSM선은 배선층(MET5)에 제공된다.
레이아웃 예 3은, 메모리 셀(20)과 백업 회로(30) 사이에 비트선쌍(BL 및 BLB) 및 V_VDM선이 제공되는 점, 및 비트선쌍(BL 및 BLB)이 제공되는 배선층에는 워드선(WL), V_VDM선, 및 V_VSM선이 제공되지 않는 점에서 레이아웃 예 1과 공통의 특징을 갖는다.
레이아웃 예 3은, 워드선(WL) 및 V_VSM선이 백업 회로(30) 위에 적층되고 같은 배선층에 제공되는 점, 워드선(WL)이 굴곡부를 갖지 않은 점, 및 V_VSM선이 워드선(WL)과 같이 행 방향으로 연장되는 점에서 레이아웃 예 1과 다르다.
<<레이아웃 예 4>>
셀(11)은 레이아웃 예 3의 셀(10)과 비슷한 방법으로 설계할 수 있다. 도 10의 (A) 내지 (D)는 셀(11)의 레이아웃 예를 도시한 것이다. 도 10의 (A) 내지 (D)의 설명에 대해서는 도 9의 (A) 내지 (D)의 설명을 참조한다.
본 실시형태의 기억 장치는 다양한 전자 부품 및 전자 기기 중 임의의 것의 기억 장치로서 사용할 수 있다. 본 실시형태의 기억 장치는 2종류의 파워 게이팅 모드뿐만 아니라, 파워 게이팅 모드보다 BET가 짧은 복수의 저소비전력 모드도 갖기 때문에, 본 실시형태의 기억 장치를 포함하는 전자 부품 및 전자 기기 중 임의의 것의 소비전력을 효율적으로 저감시킬 수 있다.
기억 장치의 비트당 비용을 저감시키기 위하여, 메모리 셀의 면적 축소 및 메모리 셀의 면적 효율의 향상이 요구된다. 본 실시형태를 사용함으로써, 메모리 셀의 면적을 증가시키지 않고 데이터를 백업할 수 있는 기억 장치를 제작할 수 있다. 따라서 본 실시형태에 따르면, 저소비전력, 저비용의 대용량 기억 장치를 제공할 수 있다.
(실시형태 2)
실시형태 1의 기억 장치는 전형적으로 SRAM을 대체하는 것이다. 예를 들어 마이크로 컨트롤러 유닛(MCU), FPGA, CPU, 및 GPU 등의 각종 프로세서 중 임의의 것에 SRAM 대신에 실시형태 1의 기억 장치를 제공할 수 있다. 또한 무선 IC, 디스플레이 컨트롤러 IC, 소스 드라이버 IC, 및 비디오 디코더 IC 등의 각종 IC 중 임의의 것에 실시형태 1의 기억 장치를 제공할 수 있다. 본 실시형태에서는 예로서 하나의 다이에 프로세서 코어 및 캐시 메모리의 양쪽 모두가 실장된 프로세서에 대하여 설명한다.
<<프로세서>>
도 13은 프로세서의 구성예를 도시한 블록도이다. 도 13의 프로세서(300)는 PMU(305), 버스(306), 캐시 메모리(320), CPU 코어(330), 백업/리커버리 드라이버(311), 및 파워 스위치(390 내지 394, 398, 및 399)를 포함한다.
데이터 및 신호는 CPU 코어(330)와 캐시 메모리(320) 사이에서 버스(306)를 통하여 전송된다. CPU 코어(330)는 플립플롭(331) 및 조합 회로(332)를 포함한다. 플립플롭(331)은 예를 들어 레지스터에 포함된다. 플립플롭(331)에 제공되는 백업 회로에 의하여 CPU 코어(330)의 파워 게이팅이 가능하게 된다.
여기서 캐시 메모리(320)로서 도 1의 기억 장치(101)를 사용한다. 캐시 메모리(320)로서 기억 장치(100)를 사용할 수 있음은 물론이다.
캐시 메모리(320)는 셀 어레이(321) 및 주변 회로(322)를 포함한다. 주변 회로(322)는 컨트롤러(324), 백업/리커버리 드라이버(325), 행 회로(326), 및 열 회로(327)를 포함한다. 파워 스위치(390 내지 394)는 기억 장치(101)의 파워 스위치(150 내지 154)에 상당한다. PMU(305)는 기억 장치(101)의 PMU(105)와 같은 기능을 갖고 신호(PSE1 내지 PSE3, PGM, BLFE, BLRE, 및 NDRE)를 생성한다.
PMU(305)는 외부로부터 입력된 클록 신호(CLK2)를 사용하여 클록 신호(GCLK)를 생성한다. 클록 신호(GCLK)는 캐시 메모리(320) 및 CPU 코어(330)에 입력된다. PMU(305)는 신호(PSE8, SCE, BK, 및 RC)를 생성한다. 신호(PSE8, BK, 및 RC)는 CPU 코어(330)에 대한 파워 게이팅 제어 신호이다.
신호(PSE8)는 파워 스위치(398)의 온/오프 및 파워 스위치(399)의 온/오프를 제어하는 파워 스위치 이네이블 신호이다. 파워 스위치(398)는 CPU 코어(330)로의 전압(VDD)의 인가를 제어하고, 파워 스위치(399)는 백업/리커버리 드라이버(311)로의 전압(VDH)의 인가를 제어한다.
신호(SCE)는 스캔 이네이블 신호이고 플립플롭(331)에 입력된다.
백업/리커버리 드라이버(311)는 신호(BK 및 RC)에 응하여 플립플롭(331)의 백업 회로를 제어한다. 신호(BK)는 백업 신호이고, 신호(RC)는 리커버리 신호이다. 백업/리커버리 드라이버(311)는 신호(BK 및 RC)의 레벨을 시프트시켜 신호(BKH 및 RCH)를 생성한다. 신호(BKH 및 RCH)는 플립플롭(331)의 백업 회로에 입력된다. 전압(VDH)은 신호(BKH 및 RCH)의 하이 레벨 전압이다.
PMU(305)는 외부로부터 입력되는 인터럽트 신호(INT2) 및 CPU 코어(330)에서 발행하는 SLEEP 신호에 응하여 클록 신호(GCLK) 및 각종 제어 신호를 생성한다. 예를 들어 SLEEP 신호는 CPU 코어(330)를 파워 게이팅 모드로 하는 트리거로서 사용할 수 있다.
<<플립플롭(331)>>
도 14는 플립플롭(331)의 회로 구성예를 도시한 것이다. 플립플롭(331)은 스캔 플립플롭(335) 및 백업 회로(340)를 포함한다.
전압(VDD 및 VSS)은 CPU 코어(330)의 V_VDD선 및 VSS선을 통하여 스캔 플립플롭(335)에 입력된다. 스캔 플립플롭(335)은 노드(D1, Q1, SD, SE, RT, 및 CK) 및 클록 버퍼 회로(335A)를 포함한다.
노드(D1)는 데이터 입력 노드이고, 노드(Q1)는 데이터 출력 노드이고, 노드(SD)는 스캔 테스트 데이터 입력 노드이다. 노드(SE)는 신호(SCE) 입력 노드이다. 노드(CK)는 클록 신호(GCLK) 입력 노드이다. 노드(GCLK)는 클록 버퍼 회로(335A)에 입력된다. 스캔 플립플롭(335)의 각 아날로그 스위치는 클록 버퍼 회로(335A)의 노드(CK1 및 CKB1)에 전기적으로 접속된다. 노드(RT)는 리셋 신호 입력 노드이다.
스캔 플립플롭(335)의 회로 구성은 도 14의 회로 구성에 한정되지 않는다. 표준적인 회로 라이브러리에 준비된 어느 스캔 플립플롭이나 사용할 수 있다.
<백업 회로(340)>
백업 회로(340)는 노드(SD_IN 및 SN11), 트랜지스터(MO11 내지 MO13), 및 용량 소자(C11)를 포함한다.
노드(SD_IN)는 스캔 테스트 데이터 입력 노드이고, 다른 스캔 플립플롭(335)의 노드(Q1)에 전기적으로 접속된다. 노드(SN11)는 백업 회로(340)의 유지 노드이다. 용량 소자(C11)는 VSS선 및 노드(SN11)에 전기적으로 접속된다.
트랜지스터(MO11)는 노드(Q1)와 노드(SN11) 사이의 연속성을 제어한다. 트랜지스터(MO12)는 노드(SN11)와 노드(SD) 사이의 연속성을 제어한다. 트랜지스터(MO13)는 노드(SD_IN)와 노드(SD) 사이의 연속성을 제어한다. 트랜지스터(MO11)의 온/오프 및 트랜지스터(MO13)의 온/오프는 신호(BKH)에 의하여 제어되고, 트랜지스터(MO12)의 온/오프는 신호(RCH)에 의하여 제어된다.
트랜지스터(MO11 내지 MO13)는 트랜지스터(MO1)와 같이 각각 백 게이트를 포함하는 OS 트랜지스터이다. 트랜지스터(MO11 내지 MO13)의 백 게이트는 CPU 코어(330)의 VBG선에 전기적으로 접속된다. 적어도 트랜지스터(MO11 및 MO12)는 OS 트랜지스터인 것이 바람직하다. 오프 상태 전류가 매우 낮다는 OS 트랜지스터의 특징 때문에, 노드(SN11)의 전압 저하를 억제할 수 있고, 데이터를 유지하는 데 전력이 거의 소비되지 않으므로, 백업 회로(340)는 오랫동안 데이터를 유지할 수 있다(즉 불휘발성이다). 따라서 CPU 코어(330)가 파워 게이팅 상태에 있을 때, 데이터를 백업 회로(340)에서 유지할 수 있다.
<<CPU 코어(330)의 저소비전력 모드>>
CPU 코어(330)를 저소비전력 모드로서 클록 게이팅 모드 또는 파워 게이팅 모드로 설정할 수 있다. PMU(305)는 신호(INT2) 및 SLEEP 신호에 응하여 CPU 코어(330)의 저소비전력 모드를 선택한다. PMU(305)가 신호(GCLK)의 생성을 정지함으로써 CPU 코어(330)를 클록 게이팅 상태로 할 수 있다.
CPU 코어(330)를 통상 동작 상태로부터 파워 게이팅 상태로 할 때, 플립플롭(331)의 데이터가 백업 회로(340)에 백업된다. CPU 코어(330)가 파워 게이팅 상태로부터 통상 동작 상태로 복귀할 때, 백업 회로(340)에 저장된 데이터를 플립플롭(331)에 복원하는 리커버리 동작이 수행된다. CPU 코어(330)의 파워 게이팅 시퀀스의 예에 대하여 도 15를 참조하여 아래에서 설명한다.
(통상 동작)
t1 전에, 플립플롭(331)은 통상 동작을 수행한다. PMU(305)는 "L"의 신호(SCE, BK, 및 RC)를 출력한다. 여기서는, t1에서 백업 회로(340)의 노드(SN11)는 "L"이다. 노드(SE)는 "L"이기 때문에 스캔 플립플롭(335)은 노드(D1)의 데이터를 저장한다.
(백업)
t1에서, PMU(305)는 클록 신호(GCLK)를 정지하고 신호(BK)를 "H"로 설정한다. 트랜지스터(MO11)가 온이 되고, 스캔 플립플롭(335)의 노드(Q1)의 데이터가 백업 회로(340)의 노드(SN11)에 기록된다. 스캔 플립플롭(335)의 노드(Q1)가 "L"이면 노드(SN11)는 "L"로 유지되는 한편, 노드(Q1)가 "H"이면 노드(SN11)는 "H"로 설정된다.
PMU(305)는 t2에서 신호(BK)를 "L"로 설정하고, t3에서 신호(PSE8)를 "L"로 설정한다. t3에서 CPU 코어(330)의 상태를 파워 게이팅 상태로 이행한다. 신호(BK)를 하강시키는 타이밍에서 신호(PSE8)를 하강시켜도 좋다.
(파워 게이팅)
신호(PSE8)를 "L"로 설정함으로써 파워 스위치(398 및 399)는 오프가 된다. V_VDD선의 전압이 저하됨으로써 노드(Q1)의 데이터는 소실된다. 노드(SN11)는 t1에서 노드(Q1)에 저장된 데이터를 계속 유지한다.
(리커버리)
t4에서 PMU(305)가 신호(PSE8)를 "H"로 설정하면, CPU 코어(330)의 상태는 파워 게이팅 상태로부터 리커버리 상태로 이행한다. V_VDD선의 충전이 시작된다. V_VDD선의 전압이 VDD가 되면(t5에서), PMU(305)는 신호(RC 및 SCE)를 "H"로 설정한다.
신호(RCH)가 "H"로 설정됨으로써 트랜지스터(MO12)가 온이 되고, 용량 소자(C11)의 전하가 노드(SN11) 및 노드(SD)에 분배된다. 노드(SN11)가 "H"이면 노드(SD)의 전압은 상승된다. 노드(SE)는 "H"이기 때문에 스캔 플립플롭(335)의 입력 측의 래치 회로에 노드(SD)의 데이터가 기록된다. t6에서, 노드(CK)에 클록 신호(GCLK)가 입력되면, 입력 측의 래치 회로의 데이터가 노드(Q1)에 기록된다. 바꿔 말하면, 노드(SN11)의 데이터가 노드(Q1)에 기록된다.
t7에서, PMU(305)가 신호(SCE 및 RC)를 "L"로 설정함으로써 리커버리 상태가 종료된다.
본 실시형태의 프로세서에서는 프로세서 코어 및 기억 장치 각각에 백업 회로가 제공되기 때문에 프로세서 전체의 소비전력을 효율적으로 저감시킬 수 있다.
(실시형태 3)
본 실시형태에서는 반도체 장치의 예로서 IC 칩, 전자 부품, 및 전자 기기 등에 대하여 설명한다.
<전자 부품의 제작 방법의 예>
도 16의 (A)는 전자 부품의 제작 방법의 예를 나타낸 흐름도이다. 전자 부품은 반도체 패키지 또는 IC 패키지라고도 한다.
트랜지스터를 포함하는 반도체 장치는 조립 공정(후공정)을 거쳐, 탈착 가능한 부품을 인쇄 회로 기판과 통합함으로써 완성된다. 전공정에서, 먼저, 본 발명의 일 형태의 반도체 장치 등을 반도체 웨이퍼(예를 들어, 실리콘 웨이퍼)에 제공한다. 후공정은 도 16의 (A)의 공정을 거쳐 마칠 수 있다.
후공정에서는, 먼저, 반도체 웨이퍼의 이면(반도체 장치 등이 형성되지 않은 면)을 연삭하는 이면 연삭 단계를 수행한다(단계 SP71). 이 단계는 연삭을 통하여 반도체 웨이퍼를 얇게 함으로써 전자 부품의 크기를 줄이는 것을 목표로 한다. 단계 SP71 후에는, 반도체 웨이퍼를 복수의 칩으로 분리하는 다이싱 단계를 수행한다(단계 SP72). 다이싱 단계에서는, 반도체 웨이퍼를 다이싱 라인을 따라 자름으로써, 칩을 반도체 웨이퍼로부터 잘라낸다.
분리된 칩을 따로따로 픽업하고 리드 프레임에 접합하는 다이 본딩 단계를 수행한다(단계 SP73). 다이 본딩 단계에서, 칩을 제품에 따라 적절한 방법, 예를 들어, 수지 또는 테이프에 의하여 리드 프레임에 접합하여도 좋다. 리드 프레임 대신에 칩을 인터포저 기판에 접합하여도 좋다.
다음으로, 리드 프레임의 리드와 칩 위의 전극을 금속 세선(와이어)으로 전기적으로 접속하는 와이어 본딩 단계를 수행한다(단계 SP74). 금속 세선으로서는, 은선 또는 금선 등을 사용할 수 있다. 와이어 본딩에는, 예를 들어 볼 본딩 또는 웨지 본딩(wedge bonding)을 채용할 수 있다. 와이어 본딩된 칩(7110)에, 에폭시 수지 등으로 칩을 밀봉하는 몰딩 단계를 수행한다(단계 SP75).
리드 도금 단계에서 리드 프레임의 리드를 도금한다(단계 SP76). 그리고, 형성 단계에서, 리드를 절단하고 소정의 형상으로 가공한다(단계 SP77). 프린팅(마킹) 단계를 패키지 표면에 수행한다(단계 SP78). 예를 들어 외부 형상이 허용되는지 여부 및 불량이 있는지 여부를 체크하기 위한 검사 단계(단계 SP79) 후, 전자 부품은 완성된다.
도 16의 (B)는 완성된 전자 부품의 개략 투시도이다. 이 전자 부품은 단자의 추출 방향 및 단자의 형상에 따라 복수의 규격 및 명칭을 갖는다. 도 16의 (B)는 전자 부품의 예로서 QFP(quad flat package)를 도시한 것이다.
도 16의 (B)의 전자 부품(7000)은 리드(7001) 및 칩(7110)을 포함한다. 칩(7110)은 본 실시형태의 기억 장치 중 임의의 것 또는 상기 기억 장치를 포함하는 프로세서를 포함한다.
전자 부품(7000)은 복수의 칩(7110)을 포함하여도 좋다. 전자 부품(7000)은 예를 들어 인쇄 회로 기판(7002)에 실장된다. 복수의 전자 부품(7000)은 조합되고, 인쇄 회로 기판(7002) 위에서 서로 전기적으로 접속되므로, 전자 부품이 실장된 회로 기판(회로 기판(7004))이 완성된다. 회로 기판(7004)은 전자 기기 등에 제공된다.
전자 부품(7000)은 저전력 기억 장치를 포함하므로, 전자 기기의 전자 부품(7000)의 실장에 의하여 전자 기기의 소비전력을 저감할 수 있다. 다음으로, 전자 부품을 포함하는 전자 기기에 대하여 설명한다.
도 17의 (A)의 정보 단말(2010)은 하우징(2011)에 조합된 표시부(2012), 조작 버튼(2013), 외부 접속 포트(2014), 스피커(2015), 및 마이크로폰(2016)을 포함한다. 여기서, 표시부(2012)의 표시 영역은 만곡되어 있다. 정보 단말(2010)은 배터리로 구동되는 휴대 정보 단말이고, 태블릿 정보 단말 또는 스마트폰으로서 사용될 수 있다. 정보 단말(2010)은 통화, 이메일, 수첩, 인터넷 통신, 및 음악 재생 등의 기능을 갖는다. 손가락 등으로 표시부(2012)를 터치함으로써, 정보를 입력할 수 있다. 전화를 걸거나 문자를 입력하거나 표시부(2012)의 스크린을 전환하는 등의 다양한 조작을 손가락 등으로 표시부(2012)를 터치함으로써 수행할 수 있다. 마이크로폰(2016)으로부터 음성을 입력함으로써 정보 단말(2010)을 조작할 수 있다. 조작 버튼(2013)을 누름으로써 전원의 온/오프 동작, 및 표시부(2012)의 스크린 전환 등의 다양한 조작을 수행할 수 있다.
도 17의 (B)의 노트북형 컴퓨터(laptop)(2050)는 하우징(2051), 표시부(2052), 키보드(2053), 및 포인팅 디바이스(2054)를 포함한다. 노트북형 컴퓨터(2050)는 표시부(2052)의 터치 조작에 의하여 조작될 수 있다.
도 17의 (C)의 비디오 카메라(2070)는 하우징(2071), 표시부(2072), 하우징(2073), 조작 키(2074), 렌즈(2075), 및 연결부(2076)를 포함한다. 표시부(2072)는 하우징(2071)에 제공된다. 조작 키(2074) 및 렌즈(2075)는 하우징(2073)에 제공된다. 하우징(2071)과 하우징(2073)은 연결부(2076)로 서로 접속되고, 하우징(2071)과 하우징(2073) 사이의 각도를 연결부(2076)에 의하여 변경할 수 있다. 표시부(2072)의 화상을 연결부(2076)에서의 하우징(2071)과 하우징(2073) 사이의 각도에 따라 전환하여도 좋다. 표시부(2072)의 터치 조작에 의하여, 영상 녹화의 개시 또는 정지, 확대 및 줌 조정, 및 촬영 범위의 변경 등의 다양한 조작을 수행할 수 있다.
도 17의 (D)의 휴대용 게임기(2110)는 하우징(2111), 표시부(2112), 스피커(2113), LED 램프(2114), 조작 키 버튼(2115), 접속 단자(2116), 카메라(2117), 마이크로폰(2118), 및 기록 매체 판독부(2119)를 포함한다.
도 17의 (E)의 전기 냉동 냉장고(2150)는 하우징(2151), 냉장실 도어(2152), 및 냉동실 도어(2153) 등을 포함한다.
도 17의 (F)의 자동차(2170)는 차체(2171), 차륜(2172), 대시보드(2173), 및 라이트(2174) 등을 포함한다.
(실시형태 4)
OS 트랜지스터의 구조예에 대하여 도 18의 (A) 및 (B) 그리고 도 19의 (A) 및 (B)를 참조하여 설명한다. OS 트랜지스터의 채널 길이 방향의 단면 구조를 도 18의 (A) 및 (B) 그리고 도 19의 (A) 및 (B)의 왼쪽에 도시하고, OS 트랜지스터의 채널 폭 방향의 단면 구조를 도 18의 (A) 및 (B) 그리고 도 19의 (A) 및 (B)의 오른쪽에 도시하였다.
<<OS 트랜지스터의 구조예 1>>
도 18의 (A)에 도시된 OS 트랜지스터(5001)는 절연 표면 위, 여기서는 절연층(5021) 위에 형성된다. OS 트랜지스터(5001)는 절연층(5028 및 5029)으로 덮인다. OS 트랜지스터(5001)는 절연층(5022 내지 5027 그리고 5030 내지 5032), 금속 산화물층(5011 내지 5013), 및 도전층(5050 내지 5054)을 포함한다.
또한 도면에서의 절연층, 금속 산화물층, 및 도전층 등은 단층 구조 또는 적층 구조를 가져도 좋다. 이들 소자는 스퍼터링법, 분자 빔 에피택시(MBE)법, 펄스 레이저 어블레이션(PLA)법, CVD법, 및 원자층 퇴적(ALD)법 등의 각종 퇴적법 중 임의의 것에 의하여 형성될 수 있다. CVD법의 예에는 플라스마 CVD(plasma-enhanced CVD)법, 열 CVD법, 및 유기 금속 CVD법이 포함된다.
금속 산화물층(5011 내지 5013)을 통틀어 산화물층(5010)이라고 한다. 도 18의 (A)에 도시된 바와 같이, 산화물층(5010)은 금속 산화물층(5011), 금속 산화물층(5012), 및 금속 산화물층(5013)이 이 순서대로 적층된 부분을 포함한다. OS 트랜지스터(5001)가 온일 때, 채널은 산화물층(5010)의 금속 산화물층(5012)에 주로 형성된다.
OS 트랜지스터(5001)의 게이트 전극은 도전층(5050)을 사용하여 형성된다. OS 트랜지스터(5001)의 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 전극은 도전층(5051 및 5052)을 사용하여 형성된다. 도전층(5050 내지 5052)은 배리어층으로서 기능하는 절연층(5030 내지 5032)으로 덮여 있다. OS 트랜지스터(5001)의 백 게이트 전극은 도전층(5053 및 5054)의 적층을 사용하여 형성된다. OS 트랜지스터(5001)는 백 게이트 전극을 반드시 포함할 필요는 없다. 후술하는 OS 트랜지스터(5002)에 대해서도 마찬가지이다.
게이트(프런트 게이트) 측의 게이트 절연층은 절연층(5027)을 사용하여 형성된다. 백 게이트 측의 게이트 절연층은 절연층들(5024 내지 5026)의 적층을 사용하여 형성된다. 절연층(5028)은 층간 절연층이다. 절연층(5029)은 배리어층이다.
금속 산화물층(5013)은 금속 산화물층(5011 및 5012)과 도전층(5051 및 5052)으로 이루어지는 적층을 덮는다. 절연층(5027)은 금속 산화물층(5013)을 덮는다. 각 도전층(5051 및 5052)은 금속 산화물층(5013) 및 절연층(5027)을 개재(介在)하여 도전층(5050)과 중첩되는 영역을 포함한다.
백업 회로(30)의 트랜지스터(MO1 및 MO2)로서 OS 트랜지스터(5001)를 사용하면, 각 용량 소자(C1 및 C2)의 2개의 전극 중 하나를 도전층(5050)과 같은 층의 도전층을 사용하여 형성할 수 있고, 다른 하나를 도전층(5052)을 사용하여 형성할 수 있다. 백업 회로(31)에 대해서도 마찬가지이다.
도전층(5050 내지 5054)에 사용되는 도전 재료의 예에는, 인 등의 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체; 니켈 실리사이드 등의 실리사이드; 몰리브데넘, 타이타늄, 탄탈럼, 텅스텐, 알루미늄, 구리, 크로뮴, 네오디뮴, 또는 스칸듐 등의 금속; 및 상기 금속을 그 성분으로 포함하는 금속 질화물(질화 탄탈럼, 질화 타이타늄, 질화 몰리브데넘, 또는 질화 텅스텐)이 포함된다. 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물 등의 도전 재료를 사용할 수 있다.
예를 들어, 도전층(5050)은 질화 탄탈럼 또는 텅스텐의 단층이다. 또는 도전층(5050)이 2층 구조 또는 3층 구조를 갖는 경우, 알루미늄과 타이타늄; 질화 타이타늄과 타이타늄; 질화 타이타늄과 텅스텐; 질화 탄탈럼과 텅스텐; 질화 텅스텐과 텅스텐; 타이타늄, 알루미늄, 및 타이타늄; 질화 타이타늄, 알루미늄, 및 타이타늄; 그리고 질화 타이타늄, 알루미늄, 및 질화 타이타늄의 조합 중 임의의 것을 사용할 수 있다. 먼저 설명한 도전체가 절연층(5027) 측의 층에 사용된다.
도전층(5051 및 5052)은 같은 층 구조를 갖는다. 예를 들어, 도전층(5051)이 단층인 경우에는, 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 및 텅스텐 등의 금속 중 임의의 것, 또는 이들 금속 중 임의의 것을 주성분으로 포함하는 합금을 사용할 수 있다. 또는, 도전층(5051)이 2층 구조 또는 3층 구조를 갖는 경우, 타이타늄과 알루미늄; 텅스텐과 알루미늄; 텅스텐과 구리; 구리 마그네슘 알루미늄 합금과 구리; 타이타늄과 구리; 타이타늄 또는 질화 타이타늄, 알루미늄 또는 구리, 및 타이타늄 또는 질화 타이타늄; 그리고 몰리브데넘 또는 질화 몰리브데넘, 알루미늄 또는 구리, 및 몰리브데넘 또는 질화 몰리브데넘의 조합 중 임의의 것을 사용할 수 있다. 먼저 설명한 도전체가 절연층(5027) 측의 층에 사용된다.
예를 들어 도전층(5053)을 수소 배리어성을 갖는 도전층(예를 들어 질화 탄탈럼층)으로 하고, 도전층(5054)을 도전층(5053)보다 도전율이 높은 도전층(예를 들어 텅스텐층)으로 하는 것이 바람직하다. 이러한 구조에 의하여, 도전층(5053)과 도전층(5054)의 적층은 배선으로서 기능하고 산화물층(5010)으로의 수소 확산을 억제하는 기능을 갖는다.
절연층(5021 내지 5032)에 사용되는 절연 재료의 예에는 질화 알루미늄, 산화 알루미늄, 질화산화 알루미늄, 산화질화 알루미늄, 산화 마그네슘, 질화 실리콘, 산화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼, 및 알루미늄 실리케이트가 포함된다. 절연층(5021 내지 5032)은 이들 절연 재료 중 임의 것의 단층 구조 또는 적층 구조를 사용하여 형성한다. 절연층(5021 내지 5032)에 사용되는 층은 복수의 절연 재료를 포함하여도 좋다.
또한 본 명세서 등에서 산화질화물이란 질소보다 많은 산소를 함유하는 화합물을 말하고, 질화산화물이란 산소보다 많은 질소를 함유하는 화합물을 말한다.
OS 트랜지스터(5001)에서는, 산소 배리어성 및 수소 배리어성을 갖는 절연층(이후, 이러한 절연층을 배리어층이라고 함)에 의하여 산화물층(5010)이 둘러싸이는 것이 바람직하다. 이러한 구조에 의하여, 산화물층(5010)으로부터의 산소 방출 및 산화물층(5010)으로의 수소 침입을 억제할 수 있으므로, OS 트랜지스터(5001)의 신뢰성 및 전기 특성을 향상시킬 수 있다.
예를 들어, 절연층(5029)은 배리어층으로서 기능하고 절연층(5021, 5022, 및 5024) 중 적어도 하나는 배리어층으로서 기능한다. 배리어층은 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄, 또는 질화 실리콘 등의 재료를 사용하여 형성할 수 있다. 산화물층(5010)과 도전층(5050) 사이에 다른 배리어층이 제공되어도 좋다. 또는, 산소 배리어성 및 수소 배리어성을 갖는 금속 산화물층을 금속 산화물층(5013)으로서 제공하여도 좋다.
절연층(5030)은 도전층(5050)의 산화를 방지하는 배리어층인 것이 바람직하다. 절연층(5030)이 산소 배리어성을 가지면, 절연층(5028) 등으로부터 방출되는 산소로 인한 도전층(5050)의 산화를 억제할 수 있다. 예를 들어, 절연층(5030)은 산화 알루미늄 등의 금속 산화물을 사용하여 형성할 수 있다.
절연층(5021 내지 5032)의 구조예에 대하여 설명한다. 이 예에서는, 각 절연층(5021, 5022, 5025, 5029, 및 5030 내지 5032)이 배리어층으로서 기능한다. 절연층(5026 내지 5028)은 과잉 산소를 포함한 산화물층이다. 절연층(5021)은 질화 실리콘을 사용하여 형성된다. 절연층(5022)은 산화 알루미늄을 사용하여 형성된다. 절연층(5023)은 산화질화 실리콘을 사용하여 형성된다. 백 게이트 측의 게이트 절연층(5024 내지 5026)은 산화 실리콘, 산화 알루미늄, 및 산화 실리콘의 적층을 사용하여 형성된다. 프런트 게이트 측의 게이트 절연층(5027)은 산화질화 실리콘을 사용하여 형성된다. 층간 절연층(5028)은 산화 실리콘을 사용하여 형성된다. 절연층(5029 및 5030 내지 5032)은 산화 알루미늄을 사용하여 형성된다.
도 18의 (A)는 산화물층(5010)이 3층 구조를 갖는 예를 도시한 것이지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 산화물층(5010)은 금속 산화물층(5011 또는 5013)이 없는 2층 구조를 가질 수 있거나, 금속 산화물층(5011 및 5012) 중 하나로 구성되어도 좋다. 또는, 산화물층(5010)은 4층 이상의 금속 산화물층으로 구성되어도 좋다.
<<OS 트랜지스터의 구조예 2>>
도 18의 (B)의 OS 트랜지스터(5002)는 OS 트랜지스터(5001)의 변형예이다. OS 트랜지스터(5002)에서는 금속 산화물층(5011 및 5012)의 적층의 상면 및 측면이 금속 산화물층(5013)과 절연층(5027)의 적층으로 덮인다. 그래서 OS 트랜지스터(5002)에는 절연층(5031 및 5032)을 반드시 제공할 필요는 없다.
<<OS 트랜지스터의 구조예 3>>
도 19의 (A)에 도시된 OS 트랜지스터(5003)는 OS 트랜지스터(5001)의 변형예이고, OS 트랜지스터(5001)와는 주로 게이트 전극의 구조가 다르다.
금속 산화물층(5013), 절연층(5027), 및 도전층(5050)은 절연층(5028)에 형성된 개구부에 제공된다. 바꿔 말하면, 절연층(5028)의 개구부를 사용하여 자기정합적(self-aligning manner)으로 게이트 전극을 형성한다. 따라서 OS 트랜지스터(5003)에서 게이트 전극(5050)은 게이트 절연층(5027)을 개재하여 소스 전극 또는 드레인 전극(5051 또는 5052)과 중첩되는 영역을 포함하지 않는다. 그러므로, 게이트 소스 기생 용량 및 게이트 드레인 기생 용량을 저감할 수 있고 주파수 특성을 향상시킬 수 있다. 또한 절연층(5028)의 개구부에 의하여 게이트 전극 폭을 제어할 수 있어, 채널 길이가 짧은 OS 트랜지스터를 제작하기 쉽다.
<<OS 트랜지스터의 구조예 4>>
도 19의 (B)에 도시된 OS 트랜지스터(5004)는 OS 트랜지스터(5001)와는 주로 게이트 전극의 구조 및 산화물층의 구조가 다르다.
OS 트랜지스터(5004)의 게이트 전극(5050)은 절연층(5033 및 5034)으로 덮인다. OS 트랜지스터(5004)는 금속 산화물층(5011 및 5012)으로 형성된 산화물층(5009)을 포함한다. 도전층(5051 및 5052) 대신에 금속 산화물층(5011)에 저저항 영역(5011a 및 5011b)이 제공되고, 금속 산화물층(5012)에 저저항 영역(5012a 및 5012b)이 제공된다. 산화물층(5009)에 불순물 원소(예를 들어 수소 또는 질소)을 선택적으로 첨가함으로써 저저항 영역(5011a, 5011b, 5012a, 및 5012b)을 형성할 수 있다.
금속 산화물층에 불순물 원소를 첨가하면, 불순물 원소가 첨가된 영역에 산소 빈자리가 형성되어 산소 빈자리에 불순물 원소가 들어간다. 이로써 캐리어 밀도가 증가되어 이 영역의 저항이 저하된다.
OS 트랜지스터의 채널 형성 영역은 CAC-OS(cloud-aligned composite metal oxide semiconductor)를 포함하는 것이 바람직하다.
CAC-OS는 재료의 일부에서 도전 기능을 가지고, 재료의 다른 일부에서 절연 기능을 가지고, 전체로서 CAC-OS는 반도체로서 기능한다. 또한 CAC-OS가 트랜지스터의 활성층에 사용되는 경우, 도전성 기능은 캐리어로서 기능하는 전자(또는 정공)를 흘리게 하기 위한 것이고, 절연성 기능은 캐리어로서 기능하는 전자를 흘리지 않게 하기 위한 것이다. 도전성 기능과 절연성 기능을 상호 보완적으로 작용시킴으로써, CAC-OS는 스위칭 기능(온/오프 기능)을 가질 수 있다. CAC-OS에서는, 상기 기능을 분리함으로써 각 기능을 극대화할 수 있다.
CAC-OS는 도전성 영역 및 절연성 영역을 포함한다. 도전성 영역은 도전 기능을 가지고, 절연성 영역은 절연 기능을 갖는다. 재료 내의 도전성 영역 및 절연성 영역은 나노입자 레벨로 분리되어 있는 경우가 있다. 도전성 영역 및 절연성 영역은 재료 내에서 고르지 않게 분포되어 있는 경우가 있다. 도전성 영역은 그 경계가 흐릿해져 클라우드상(cloud-like)으로 연결되어 있는 것이 관찰되는 경우가 있다.
또한 CAC-OS에서, 도전성 영역 및 절연성 영역 각각은 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 크기를 가지고, 재료 내에서 분산되어 있는 경우가 있다.
CAC-OS는 밴드 갭이 상이한 성분을 포함한다. 예를 들어 CAC-OS는 절연성 영역에 기인하는 와이드(wide) 갭을 갖는 성분과 도전성 영역에 기인하는 내로(narrow) 갭을 갖는 성분을 포함한다. 이러한 구성의 경우, 내로 갭을 갖는 성분에서 캐리어가 주로 흐른다. 내로 갭을 갖는 성분은 와이드 갭을 갖는 성분을 보완하고, 내로 갭을 갖는 성분과 연동하여 와이드 갭을 갖는 성분에서도 캐리어가 흐른다. 그러므로, CAC-OS가 트랜지스터의 채널 형성 영역에 사용되는 경우에는, OS 트랜지스터의 높은 전류 구동 능력 및 높은 전계 효과 이동도를 얻을 수 있다.
금속 산화물 반도체는 결정성에 따라 단결정 금속 산화물 반도체와 비단결정 금속 산화물 반도체로 분류된다. 비단결정 금속 산화물 반도체의 예에는 CAAC-OS(c-axis aligned crystalline metal oxide semiconductor), 다결정 금속 산화물 반도체, nc-OS(nanocrystalline metal oxide semiconductor), 및 a-like OS(amorphous-like metal oxide semiconductor)가 포함된다.
OS 트랜지스터의 채널 형성 영역은 CAAC-OS 또는 nc-OS 등, 결정부를 포함하는 금속 산화물을 포함하는 것이 바람직하다.
CAAC-OS는 c축 배향을 갖고, 그 나노 결정들이 a-b면 방향에서 연결되어 있고, 그 결정 구조가 변형을 갖는다. 또한 변형이란, 나노 결정들이 연결된 영역에서, 균일한 격자 배열을 갖는 영역과 균일한 격자 배열을 갖는 다른 영역 사이에서 격자 배열의 방향이 변화되는 부분을 말한다.
나노 결정의 형상은 기본적으로 육각형이다. 그러나, 상기 형상은 반드시 정육각형인 것은 아니고, 비정육각형인 경우가 있다. 변형에는 오각형의 격자 배열 및 칠각형의 격자 배열 등이 포함되는 경우가 있다. 또한 CAAC-OS의 변형 근방에서도 명확한 결정립계를 관찰할 수 없다. 즉, 격자 배열의 변형으로 인하여 결정립계의 형성이 억제된다. 이는, a-b면 방향에서 산소 원자의 배열의 밀도가 낮은 것, 및 금속 원소의 치환에 의하여 원자간 결합 거리가 변화되는 것 등에 의하여 CAAC-OS가 변형을 허용할 수 있기 때문이라고 생각된다.
CAAC-OS는, 인듐 및 산소를 포함하는 층(이후, In층이라고 함), 그리고 원소 M, 아연, 및 산소를 포함하는 층(이후, (M, Zn)층이라고 함)이 적층된 층상 결정 구조(층상 구조라고도 함)를 갖는 경향이 있다. 또한, 인듐 및 원소 M은 서로 치환될 수 있고, (M, Zn)층의 원소 M이 인듐으로 치환되는 경우, 상기 층을 (In, M, Zn)층이라고 할 수도 있다. In층의 인듐이 원소 M으로 치환되는 경우, 상기 층을 (In, M)층이라고 할 수도 있다.
nc-OS에서, 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 크기, 특히 1nm 이상 3nm 이하의 크기를 갖는 영역)은 주기적 원자 배열을 갖는다. nc-OS에서 상이한 나노 결정들 사이에 결정 배향의 규칙성은 없다. 따라서, 막 전체에서 배향이 관찰되지 않는다. 그러므로, 분석 방법에 따라서는 nc-OS를 a-like OS 또는 비정질 산화물 반도체와 구별할 수 없는 경우가 있다.
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는다. a-like OS는 공동 또는 밀도가 낮은 영역을 갖는다. a-like OS는 nc-OS 및 CAAC-OS보다 결정성이 낮다.
본 명세서 등에서, CAC란 금속 산화물 반도체의 기능 또는 재료를 말하고, CAAC란 금속 산화물 반도체의 결정 구조를 말한다.
10, 11: 셀, 20, 25: 쌍안정 회로, 30, 31: 백업 회로, 51, 52, 53: 프리차지 회로, 55: 감지 증폭기, 55a: 래치 회로, 56: RS 래치 회로, 57, 58, 59: 인버터 회로, 101: 기억 장치, 105: PMU(전원 관리 장치), 110, 120: 주변 회로, 122: 컨트롤러, 123: 행 회로, 124: 열 회로, 125: 백업/리커버리 드라이버, 131: 행 디코더, 132: 워드선 드라이버, 133: 열 디코더, 134: 프리차지 회로, 135: 로컬 비트선 MUX(멀티플렉서), 135r, 135w: MUX, 136: 감지 증폭기, 137: 기록 드라이버, 138: 출력 드라이버, 150, 151, 152, 153, 154: 파워 스위치, 160, 161, 162: 파워 도메인, 300: 프로세서, 305: PMU, 306: 버스, 311: 백업/리커버리 드라이버, 320: 캐시 메모리, 321: 셀 어레이, 322: 주변 회로, 324: 컨트롤러, 325: 백업/리커버리 드라이버, 326: 행 회로, 327: 열 회로, 330: CPU 코어, 331: 플립플롭, 332: 캐시 메모리, 335: 스캔 플립플롭, 335A: 클록 버퍼 회로, 340: 백업 회로, 390, 391, 392, 393, 394, 398, 399: 파워 스위치, 2010: 정보 단말, 2011: 하우징, 2012: 표시부, 2013: 조작 버튼, 2014: 외부 접속 포트, 2015: 스피커, 2016: 마이크로폰, 2051: 하우징, 2052: 표시부, 2053: 키보드, 2054: 포인팅 디바이스, 2070: 비디오 카메라, 2071: 하우징, 2072: 표시부, 2073: 하우징, 2074: 조작 키, 2075: 렌즈, 2076: 접속부, 2110: 휴대용 게임기, 2111: 하우징, 2112: 표시부, 2113: 스피커, 2114: LED 램프, 2115: 조작 키 버튼, 2116: 접속 단자, 2117: 카메라, 2118: 마이크로폰, 2119: 기록 매체 판독부, 2150: 전기 냉동 냉장고, 2151: 하우징, 2152: 냉장실 도어, 2153: 냉동실 도어, 2170: 자동차, 2171: 차체, 2172: 차륜, 2173: 대시보드, 2174: 라이트, 5001, 5002, 5003, 5004: OS 트랜지스터, 5009, 5010: 산화물층, 5011, 5012, 5013: 금속 산화물층, 5021, 5022, 5023, 5024, 5025, 5026, 5027, 5028, 5029, 5030, 5031, 5032, 5033, 5034: 절연층, 5050, 5051, 5052, 5053, 5054: 도전층, 5500: 단결정 실리콘 웨이퍼, 7000: 전자 부품, 7001: 리드, 7002: 인쇄 회로 기판, 7004: 회로 기판, 7110: 칩, BL, BLB: 비트선, LRBL, LRBLB, LWBL, LWBLB: 로컬 비트선, WL: 워드선, BGL, OGL: 배선, V_VDD, V_VDH, V_VDM, V_VSM: 가상 전압선, Q, Qb, QS, QSb, SN1, SN2, SN3, SN11, D1, Q1, SD, SD_IN, SE, CK, CK1, CKB1, RT: 노드, MN1, MN2, MN3, MP1, MP2, MP3, MP4, MO1, MO2, MO3, MO11, MO12, MO13, MT1, MT2: 트랜지스터, C1, C2, C3, C11: 용량 소자, DIF_N, DIF_P: 확산층, OL: 층, MET1, MET2, MET3, MET4, MET5, MET6, MET_G1, MET_G2, MET_B, MET_C: 배선층, CON1, MVI1, MVI2, MVI3, MVI4, MVI5, MVI_OL, MVI_B: 비아홀
본 출원은 2017년 1월 13일에 일본 특허청에 출원된 일련 번호 2017-003830의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (15)

  1. 기억 장치로서,
    행 회로;
    열 회로; 및
    셀 어레이
    를 포함하고,
    상기 셀 어레이는 파워 게이팅이 수행되는 파워 도메인에 배치되고,
    상기 셀 어레이는
    메모리 셀;
    제 1 백업 회로;
    워드선;
    제 1 비트선 및 제 2 비트선을 포함하는 비트선쌍;
    제 1 전원선; 및
    제 2 전원선
    을 포함하고,
    상기 열 회로는 상기 워드선을 구동하고,
    상기 행 회로는 상기 비트선쌍을 구동하고,
    상기 메모리 셀은
    제 1 노드 및 제 2 노드를 포함하는 쌍안정 회로;
    상기 제 1 노드와 상기 제 1 비트선 사이의 연속성을 제어하는 제 1 전송 트랜지스터; 및
    상기 제 2 노드와 상기 제 2 비트선 사이의 연속성을 제어하는 제 2 전송 트랜지스터
    를 포함하고,
    상기 제 1 전송 트랜지스터의 게이트 전극 및 상기 제 2 전송 트랜지스터의 게이트 전극은 상기 워드선에 전기적으로 접속되고,
    상기 제 1 전원선 및 상기 제 2 전원선은 상기 쌍안정 회로에 전기적으로 접속되고,
    상기 제 1 백업 회로는 상기 제 1 노드에 전기적으로 접속되고,
    상기 제 1 백업 회로는 상기 메모리 셀이 형성된 영역 위에 적층되고,
    상기 제 1 백업 회로는 제 1 유지 노드, 상기 제 1 유지 노드에 전기적으로 접속된 제 1 용량 소자 및 제 1 트랜지스터를 포함하고,
    상기 제 1 트랜지스터는 상기 제 1 노드와 상기 제 1 유지 노드 사이의 연속성을 제어하고,
    상기 제 1 트랜지스터의 채널 형성 영역은 금속 산화물을 포함하고,
    상기 기억 장치에 제 1 내지 제 5 배선층이 포함되고,
    상기 쌍안정 회로의 트랜지스터의 게이트 전극, 상기 제 1 전송 트랜지스터의 상기 게이트 전극, 및 상기 제 2 전송 트랜지스터의 상기 게이트 전극이 상기 제 1 배선층에 배치되고,
    상기 제 2 내지 제 5 배선층은 상기 메모리 셀과 상기 제 1 백업 회로 사이에 적층되고,
    상기 워드선, 상기 비트선쌍, 상기 제 1 전원선, 및 상기 제 2 전원선은 상기 제 2 내지 제 5 배선층 각각에 배치되고,
    상기 제 1 전원선은 상기 제 5 배선층에 배치되고,
    상기 워드선은 상기 제 4 배선층에 배치되고,
    상기 비트선쌍은 상기 제 3 배선층에 배치되고,
    상기 제 2 전원선은 상기 제 2 배선층에 배치되는, 기억 장치.
  2. 삭제
  3. 기억 장치로서,
    행 회로;
    열 회로; 및
    셀 어레이
    를 포함하고,
    상기 셀 어레이는 파워 게이팅이 수행되는 파워 도메인에 배치되고,
    상기 셀 어레이는
    메모리 셀;
    제 1 백업 회로;
    워드선;
    제 1 비트선 및 제 2 비트선을 포함하는 비트선쌍;
    제 1 전원선; 및
    제 2 전원선
    을 포함하고,
    상기 열 회로는 상기 워드선을 구동하고,
    상기 행 회로는 상기 비트선쌍을 구동하고,
    상기 메모리 셀은
    제 1 노드 및 제 2 노드를 포함하는 쌍안정 회로;
    상기 제 1 노드와 상기 제 1 비트선 사이의 연속성을 제어하는 제 1 전송 트랜지스터; 및
    상기 제 2 노드와 상기 제 2 비트선 사이의 연속성을 제어하는 제 2 전송 트랜지스터
    를 포함하고,
    상기 제 1 전송 트랜지스터의 게이트 전극 및 상기 제 2 전송 트랜지스터의 게이트 전극은 상기 워드선에 전기적으로 접속되고,
    상기 제 1 전원선 및 상기 제 2 전원선은 상기 쌍안정 회로에 전기적으로 접속되고,
    상기 제 1 백업 회로는 상기 제 1 노드 및 상기 제 2 노드에 전기적으로 접속되고,
    상기 제 1 백업 회로는 상기 메모리 셀이 형성된 영역 위에 적층되고,
    상기 기억 장치에 제 1 내지 제 5 배선층이 포함되고,
    상기 쌍안정 회로의 트랜지스터의 게이트 전극, 상기 제 1 전송 트랜지스터의 상기 게이트 전극, 및 상기 제 2 전송 트랜지스터의 상기 게이트 전극이 상기 제 1 배선층에 배치되고,
    상기 제 2 배선층 및 상기 제 3 배선층은 상기 메모리 셀과 상기 제 1 백업 회로 사이에 적층되고,
    상기 제 4 배선층 및 상기 제 5 배선층은 상기 제 1 백업 회로 위에 적층되고,
    상기 워드선 및 상기 제 1 전원선은 상기 제 5 배선층에 배치되고,
    상기 비트선쌍은 상기 제 3 배선층에 배치되고,
    상기 제 2 전원선은 상기 제 2 배선층에 배치되는, 기억 장치.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제 1 항에 따른 기억 장치를 포함하는 반도체 장치로서,
    상기 반도체 장치는
    프로세서 코어; 및
    상기 기억 장치와 상기 프로세서 코어 사이에서 데이터를 전송하기 위한 버스
    를 포함하는, 반도체 장치.
  8. 제 1 항에 따른 기억 장치가 실장된 칩을 포함하는 전자 부품으로서,
    상기 전자 부품은 리드를 포함하고,
    상기 리드는 상기 칩에 전기적으로 접속되는, 전자 부품.
  9. 제 8 항에 따른 전자 부품을 포함하는 전자 기기로서,
    상기 전자 기기는 표시부, 터치 센서, 마이크로폰, 스피커, 조작 키, 및 하우징 중 적어도 하나를 포함하는, 전자 기기.
  10. 제 3 항에 있어서,
    상기 제 1 백업 회로는
    제 1 유지 노드;
    제 2 유지 노드;
    상기 제 1 유지 노드에 전기적으로 접속된 제 1 용량 소자;
    상기 제 2 유지 노드에 전기적으로 접속된 제 2 용량 소자;
    제 1 트랜지스터; 및
    제 2 트랜지스터
    를 포함하고,
    상기 제 1 트랜지스터는 상기 제 1 유지 노드와 상기 제 1 노드 사이의 연속성을 제어하고,
    상기 제 2 트랜지스터는 상기 제 2 유지 노드와 상기 제 2 노드 사이의 연속성을 제어하고,
    상기 제 1 트랜지스터의 온/오프 및 상기 제 2 트랜지스터의 온/오프는 전원 관리 장치에 의하여 제어되고,
    상기 제 1 트랜지스터의 채널 형성 영역 및 상기 제 2 트랜지스터의 채널 형성 영역 각각은 금속 산화물을 포함하는, 기억 장치.
  11. 제 3 항에 있어서,
    상기 제 1 백업 회로 대신에 제 2 백업 회로가 포함되고,
    상기 제 2 백업 회로는 상기 제 1 노드와 상기 제 2 노드 중에서 상기 제 1 노드에만 전기적으로 접속되는, 기억 장치.
  12. 제 11 항에 있어서,
    상기 제 2 백업 회로는 제 3 유지 노드, 상기 제 3 유지 노드에 전기적으로 접속된 제 3 용량 소자, 및 제 3 트랜지스터를 포함하고,
    상기 제 3 트랜지스터는 상기 제 1 노드와 상기 제 3 유지 노드 사이의 연속성을 제어하고,
    상기 제 3 트랜지스터의 채널 형성 영역은 금속 산화물을 포함하는, 기억 장치.
  13. 제 3 항에 따른 기억 장치를 포함하는 반도체 장치로서,
    상기 반도체 장치는
    프로세서 코어; 및
    상기 기억 장치와 상기 프로세서 코어 사이에서 데이터를 전송하기 위한 버스
    를 포함하는, 반도체 장치.
  14. 제 3 항에 따른 기억 장치가 실장된 칩을 포함하는 전자 부품으로서,
    상기 전자 부품은 리드를 포함하고,
    상기 리드는 상기 칩에 전기적으로 접속되는, 전자 부품.
  15. 제 14 항에 따른 전자 부품을 포함하는 전자 기기로서,
    상기 전자 기기는 표시부, 터치 센서, 마이크로폰, 스피커, 조작 키, 및 하우징 중 적어도 하나를 포함하는, 전자 기기.
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