TW202137211A - 記憶體裝置、半導體裝置、電子構件以及電子裝置 - Google Patents

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Abstract

本發明的一個實施方式的目的之一是減少具有備份功能的記憶單元的面積。記憶體裝置包括單元陣列、用來驅動單元陣列的行電路及列電路。單元陣列包括第一電源線、第二電源線、字線、位元線對、記憶單元及備份電路。單元陣列設置在能夠進行電源閘控的電源定域中。在單元陣列的電源閘控序列中，記憶單元的資料備份在備份電路中。備份電路層疊在記憶單元的形成區域上。備份電路與記憶單元之間設置有多個佈線層。第一電源線、第二電源線、字線及位元線對設置在彼此不同的佈線層中。

Description

記憶體裝置、半導體裝置、電子構件以及電子裝置
本說明書、圖式以及申請專利範圍（以下稱為“本說明書等”）係關於一種半導體裝置及其工作方法等。注意，本發明的一個實施方式不侷限於所例示的技術領域。
在本說明書等中，半導體裝置是指利用半導體特性的裝置以及包括半導體元件（電晶體、二極體、光電二極體等）的電路及包括該電路的裝置等。另外，半導體裝置是指能夠利用半導體特性而工作的所有裝置。例如，積體電路、具備積體電路的晶片或在其封裝中容納有晶片的電子構件是半導體裝置的一個例子。另外，記憶體裝置、顯示裝置、發光裝置、照明設備、電子構件以及電子裝置等有時本身是半導體裝置，或者有時包括半導體裝置。
（1）電子裝置的低功耗化受到重視。因此，CPU等積體電路（IC）的低功耗化成為電路設計上的重要課題。IC的功耗大致可分為工作時的功耗（動態功率）及不工作時（待機時）的功耗（靜態功率）這兩種功耗。當為了實現高性能化而提高工作頻率時，動態功率增大。靜態功率的大部分是因電晶體的洩漏電流而被消耗的功率。作為洩漏電流，有次臨限汲極電流、閘極穿隧洩漏電流、閘極誘導汲極洩漏（GIDL：Gate-induced drain leakage）電流、結隧穿洩漏電流。這些洩漏電流隨著電晶體的微型化的進展而增大，因此，在使IC高性能化或高積體化時，功耗的增大會成為很大的問題。
為了減少半導體裝置的功耗，藉由利用電源閘控或時脈閘控來停止不需要工作的電路。在電源閘控中電源供應停止，由此有削減待機功率的效果。為了在CPU中進行電源閘控，需要將暫存器或快取記憶體的存儲內容備份於非揮發性記憶體中。
已知其通道形成區由金屬氧化物形成的電晶體（以下，有時稱為“氧化物半導體電晶體”或“OS電晶體”）。已提出了一種備份電路，其中藉由利用OS電晶體的關態電流（off-state current）極小的特性，在停止電源時也能夠保持資料。例如，專利文獻1、2及非專利文獻1、2提出了具備使用OS電晶體的備份電路的SRAM（靜態隨機存取記憶體）。
（2）為了SRAM的記憶單元的微型化，提出了各種記憶單元的佈局（例如，專利文獻3）。
[專利文獻1] 日本專利申請公開第2015-195075號公報 [專利文獻2] 日本專利申請公開第2016-139450號公報 [專利文獻3] 日本專利申請公開第2001-28401號公報
[非專利文獻1]T.Ishizu et al.，“SRAM with C‐Axis Aligned Crystalline Oxide Semiconductor：Power Leakage Reduction Technique for Microprocessor Caches，”Int. Memory Workshop，2014，pp.103-106. [非專利文獻2]H.Tamura et al.，“Embedded SRAM and Cortex‐M0 Core Using a 60‐nm Crystalline Oxide Semiconductor，”IEEE Micro，2014，Vol.34，No.6，pp.42-53.
本發明的一個實施方式的目的之一是提供一種能夠進行電源閘控的記憶體裝置且抑制記憶單元的附加面積（area overhead）。
注意，多個目的的記載不互相妨礙彼此的存在。本發明的一個實施方式並不一定必須實現所有上述目的。上述列舉的目的以外的目的是從本說明書等的記載自然得知的，而有可能成為本發明的一個實施方式的目的。
本發明的一個實施方式是一種記憶體裝置，該記憶體裝置包括單元陣列、用來驅動單元陣列的行電路及列電路。單元陣列包括第一電源線、第二電源線、字線、位元線對、記憶單元及備份電路。單元陣列設置在能夠進行電源閘控的電源定域（power domain）中。在單元陣列的電源閘控序列中，記憶單元的資料備份在備份電路中。備份電路層疊在記憶單元的形成區域上。備份電路與記憶單元之間設置有多個佈線層。第一電源線、第二電源線、字線及位元線對設置在彼此不同的佈線層中。
在本說明書等中，有時為了表示順序而附記“第一”、“第二”、“第三”等序數詞。另外，有時為了避免組件的混淆而附記序數詞。在此情況下，序數詞不限定組件的個數，並且不限定順序。例如，可以將“第一”調換為“第二”或“第三”來說明發明的一個實施方式。
在本說明書等中，當記載為“X與Y連接”時，表示在本說明書等中公開了如下情況：X與Y電連接的情況；X與Y在功能上連接的情況；以及X與Y直接連接的情況。因此，不侷限於圖式或文中所示的連接關係，例如其他的連接關係也包括在圖式或文中所記載的範圍內。X和Y都是物件（例如，裝置、元件、電路、佈線、電極、端子、導電膜、層等）。
電晶體包括閘極、源極以及汲極這三個端子。閘極被用作控制電晶體的導通狀態的控制端子。在用作源極或汲極的兩個輸入輸出端子中，根據電晶體的類型或者供應到各端子的電位位準將一個端子用作源極而將另一個端子用作汲極。因此，在本說明書等中，“源極”和“汲極”可以互相調換。另外，在本說明書等中，有時將閘極以外的兩個端子稱為第一端子及第二端子。
電壓大多是指某個電位與參考電位（例如，接地電位（GND）或源極電位）之間的電位差。由此，可以將電壓換稱為電位。電位是相對性的。因此，即使記載為“GND”，也並不一定是指0V的。
節點可以根據電路結構或裝置結構等換稱為端子、佈線、電極、導電層、導電體或雜質區域等。另外，端子、佈線等也可以換稱為節點。
在本說明書等中，“膜”和“層”可以根據情形或狀況相互調換。例如，有時可以將“導電層”調換為“導電膜”。例如，有時可以將“絕緣膜”調換為“絕緣層”。
在本說明書等中，金屬氧化物（metal oxide）是指廣義上的金屬的氧化物。金屬氧化物被分類為氧化物絕緣體、氧化物導電體（包括透明氧化物導電體）和氧化物半導體（Oxide Semiconductor，也可以簡稱為OS）等。例如，有時將用於電晶體的通道形成區域中的金屬氧化物稱為氧化物半導體。
在本說明書等中，在沒有特別說明的情況下，作為用於電晶體的通道形成區域的金屬氧化物，也可以使用包含氮的金屬氧化物。此外，也可以將包含氮的金屬氧化物稱為金屬氧氮化物（metal oxynitride）。
根據本發明的一個實施方式，可以提供一種能夠進行電源閘控的記憶體裝置，並且可以抑制記憶單元的附加面積。
多個效果的記載並不妨礙其他效果的存在。此外，本發明的一個實施方式並不需要具有所有上述效果。在本發明的一個實施方式中，上述之外的目的、效果及新穎的特徵可從本說明書中的描述及圖式自然得知。
以下說明本發明的實施方式。注意，本發明的一個實施方式不侷限於以下說明，所屬技術領域的通常知識者可以很容易地理解一個事實，就是本發明在不脫離其精神及其範圍的條件下，其方式及詳細內容可以被變換為各種各樣的形式。因此，本發明的一個實施方式不應該被解釋為僅侷限在以下所示的實施方式所記載的內容中。
下面所示的多個實施方式可以適當地組合。另外，在一個實施方式中示出多個結構例子（包括製造方法例子、工作方法例子等）的情況下，可以適當地組合該結構例子，並且可以適當地組合其他實施方式所記載的一個或多個結構例子。
在圖式中，有時使用同一元件符號表示同一組件、具有相同功能的組件、由同一材料構成的組件或者同時形成的組件等，並且有時省略重複說明。
在圖式中，為便於清楚地說明，有時誇大表示大小、層的厚度及區域等。因此，本發明並不一定限定於上述尺寸。在圖式中，示意性地示出理想的例子，而不侷限於圖式所示的形狀或數值等。例如，可以包括因雜訊或定時偏差等所引起的信號、電壓或電流的不均勻等。
在本說明書中，為了方便起見，有時使用“上”、“下”等表示配置的詞句以參照圖式說明組件的位置關係。另外，組件的位置關係根據描述各組件的方向適當地變化。因此，不侷限於本說明書中所說明的詞句，根據情況可以適當地改換詞句。
實施方式1 在本實施方式中，作為記憶體裝置的一個例子，說明能夠進行電源閘控的SRAM。
《記憶體裝置101》 圖1是示出記憶體裝置的結構實例的功能方塊圖。圖1所示的記憶體裝置101包括電源管理單元（PMU）105、單元陣列110、週邊電路120及功率開關150至154。
記憶體裝置101讀出單元陣列110的資料並向單元陣列110寫入資料。資料RDA是讀出資料，資料WDA是寫入資料。向記憶體裝置101輸入時脈信號CLK1、CLK、位址信號ADDR及信號RST、INT1、CE、GW、BW。信號RST是重設信號，並被輸入到PMU105和週邊電路120。信號INT1是中斷信號。信號CE是晶片賦能信號，信號GW是全局寫入賦能信號，信號BW是位元組寫入賦能信號。
向記憶體裝置101輸入電壓VDD、VDH、VDM、VDML、VSS、VSM、VBG。電壓VDD、VDM、VDML、VDH為高位準電源電壓。電壓VSS、VSM為低位準電源電壓，例如是GND（接地電位）或0V。
單元陣列110包括單元10、字線WL、位元線BL、BLB及佈線OGL。位元線BL、BLB也可以稱為局部位元線。有時由設置在同一列上的位元線BL和位元線BLB構成的佈線對稱為位元線對（BL、BLB）。
週邊電路120包括控制器122、行電路123、列電路124及備份/恢復驅動器125。
控制器122具有如下功能：對信號CE、GW、BW進行邏輯運算而決定工作模式的功能；生成用來執行所決定的工作模式的行電路123和列電路124的控制信號的功能。另外，也可以在控制器122中設置暫時儲存位址信號ADDR、信號CE、GW、BW及資料RDA、WDA的暫存器。
行電路123包括行解碼器131和字線驅動器132。行解碼器131對位址信號ADDR進行解碼，生成字線驅動器132的控制信號。字線驅動器132使位址信號ADDR所指定的行的字線WL成為選擇狀態。
列電路124包括列解碼器133、預充電電路134、局部位元線MUX（多工器）135、感測放大器136、寫入驅動器137及輸出驅動器138。列電路124對位址信號ADDR所指定的列的位元線BL、BLB進行資料的寫入及讀出。關於列電路124的電路結構，將在後面描述。
在記憶體裝置101中，根據需要可以適當地取捨各電路、各信號及各電壓。另外，也可以追加其他電路或其他信號。此外，記憶體裝置101的輸入信號及輸出信號的結構（例如，位元寬）根據記憶體裝置101的工作模式及單元陣列110的結構等設定。
〈電源定域〉 記憶體裝置101包括多個電源定域。圖1的例子中設置有電源定域160、161及162。對電源定域160不進行電源閘控。對電源閘控161、162進行電源閘控。電壓VSS不藉由功率開關而被輸入到各電源定域160、161及162。
電源定域160中設置有PMU105。不藉由功率開關而向電源定域160輸入電壓VDD。
電源定域161中設置有週邊電路120和虛擬電壓線V_VDD、V_VDH。功率開關150控制向虛擬電壓線V_VDD（以下，稱為V_VDD線）供應電壓VDD。功率開關151控制向虛擬電壓線V_VDH（以下，稱為V_VDH線）供應電壓VDH。在備份/恢復驅動器125中使用電壓VDH。
電源定域162中設置有單元陣列110和虛擬電壓線V_VDM、V_VSM。功率開關152控制向虛擬電壓線V_VDM（以下，稱為V_VDM線）輸入電壓VDM，功率開關153控制向V_VDM線控制電壓VDML。電壓VDML低於電壓VDM。功率開關154控制向虛擬電壓線V_VSM（以下，稱為V_VSM線）輸入電壓VSM。不藉由功率開關而向電源定域162輸入電壓VBG。
〈PMU〉 PMU105在低功耗模式中控制記憶體裝置101。向PMU105輸入時脈信號CLK1和信號INT1。信號INT1是中斷信號。可以向PMU105輸入多種中斷信號。PMU105根據信號CLK1、INT1生成信號PSE1、PSE2、PSE3、BLFE、BLRE、NDRE及PGM。
信號PSE1、PSE2及PSE3是功率開關賦能信號。信號PSE1控制功率開關150、151的開啟/關閉，信號PSE2控制功率開關152、154的開啟/關閉，信號PSE3控制功率開關153的開啟/關閉。在此，在信號PSE1為“H”時功率開關150處於開啟狀態，在信號PSE1為“L”時功率開關150處於關閉狀態。其他功率開關也是同樣的。
信號NDRE、BLFE、BLRE及PGM是在低功耗模式中使用的控制信號。信號NDRE是節點重設賦能信號，並控制單元10的節點Q、Qb的重設工作。信號NDRE被輸入到行電路123。行電路123根據信號NDRE使單元陣列110的所有字線WL成為選擇狀態。信號BLFE、BLRE被輸入到列電路124。信號BLFE是位元線浮動賦能信號，並控制使位元線對（BL、BLB）成為浮動狀態的工作。信號BLRE是位元線重設賦能信號，並控制位元線對（BL、BLB）的重設工作。
信號PGM被輸入到備份/恢復驅動器125。備份/恢復驅動器125根據信號PGM使單元陣列110的所有佈線OGL成為選擇狀態。例如，備份/恢復驅動器125對信號PGM進行位準移位生成佈線OGL的選擇信號。選擇信號的高位準電壓為VDH。電壓VDH高於電壓VDD。在選擇信號的高位準電壓可以為VDD的情況下，不需要設置功率開關151。
〈單元10〉 圖2A示出單元10的電路結構實例。單元10包括記憶單元20和備份電路30。記憶單元20具有與標準的6T（T為電晶體）SRAM單元相同的電路結構，由雙穩態電路25和電晶體MT1、MT2構成。雙穩態電路25電連接於V_VDM線和V_VSM線。
在圖2A的例子中，雙穩態電路25是由兩個CMOS反相器電路構成的閂鎖電路。節點Q、Qb分別是兩個CMOS反相器電路的輸入端子和輸出端子的連接部，且是互補資料的保持節點。在節點Q/Qb成為“H”/“L”或者節點Q/Qb成為“L”/“H”時，雙穩態電路25成為穩定狀態。電晶體MT1、MT2為轉移電晶體。電晶體MT1控制位元線BL與節點Q之間的導通狀態，電晶體MT2控制位元線BLB與節點Qb之間的導通狀態。
備份電路30是用來備份記憶單元20的資料的電路。藉由在各單元10中設置備份電路30，能夠進行電源定域162的電源閘控。
備份電路30電連接於供應電壓VSS的電壓線（以下，稱為VSS線）、供應電壓VBG的電壓線（以下，稱為VBG線）。備份電路30由兩個1T1C（C為電容器）型DRAM單元構成。備份電路30包括節點SN1、SN2、電晶體MO1、MO2及電容器C1、C2。節點SN1、SN2是用來保持節點Q、Qb的資料的保持節點。電容器C1、C2是用來保持節點SN1、SN2的電壓的儲存電容器。電晶體MO1控制節點Q與節點SN1之間的導通狀態，電晶體MO2控制節點Qb與節點SN2之間的導通狀態。
為了使備份電路30長時間保持資料，作為電晶體MO1、MO2選擇關態電流極小的電晶體。作為電晶體MO1、MO2較佳為使用OS電晶體。藉由作為電晶體MO1、MO2使用OS電晶體，可以抑制電荷從電容器C1、C2洩漏，由此備份電路30可以長時間保持資料。也就是說，備份電路30可以被用作非揮發性記憶體電路。
由於金屬氧化物的能帶間隙為2.5eV以上，因此OS電晶體的因熱激發所引起的洩漏電流小，並且如上所述關態電流極小。可以將以電晶體的通道寬度標準化的OS電晶體的關態電流降低至幾yA/µm以上且幾zA/µm以下左右。作為應用於通道形成區域的金屬氧化物，有Zn氧化物、Zn-Sn氧化物、Ga-Sn氧化物、In-Ga氧化物、In-Zn氧化物及In-M-Zn氧化物（M是Ti、Ga、Y、Zr、La、Ce、Nd、Sn或Hf）等。此外，包含銦和鋅的氧化物也可以還包含選自鋁、鎵、釔、銅、釩、鈹、硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂等中的一種或多種。
藉由作為電晶體MO1、MO2使用OS電晶體，可以將備份電路30層疊於包括Si電晶體的記憶單元20上，由此可以抑制設置備份電路30時的單元10的附加面積。
電晶體MO1、MO2包括背閘極，背閘極電連接於VBG線。例如，電壓VBG為使電晶體MO1、MO2的臨界電壓向正一側漂移的電壓。此外，可以使備份/恢復驅動器125具有根據備份電路30的工作而能夠改變輸入到VBG線的電壓的功能。電晶體MO1、MO2可以為不包括背閘極的OS電晶體。
〈列電路〉 參照圖3說明列電路124的電路結構實例。
（預充電電路134） 預充電電路134包括預充電電路51、52。預充電電路51、52被信號PRCH1、PRCH2控制。預充電電路51將位元線對（BL、BLB）預充電到電壓Vpr1，預充電電路52將位元線對（BL、BLB）預充電到電壓Vpr2。預充電電路51、52被用作使位元線對（BL、BLB）的電壓平滑化的等化器。
預充電電路51是用來在正常工作模式和待機模式中對位元線對（BL、BLB）進行預充電的電路。此外，預充電電路52是用來在恢復狀態及備份狀態下對位元線對（BL、BLB）進行預充電的電路。電壓Vpr2是恢復用預充電電壓，且是備份用預充電電壓。
（感測放大器136） 向感測放大器136輸入信號PRCH3、SNS。感測放大器136包括局部位元線對（LRBL、LRBLB）、預充電電路53、感測放大器55、RS（Reset-Set；重設-設定）閂鎖電路56、反相器電路57、58及電晶體MP3、MP4。
LRBL、LRBLB都是局部讀出位元線。對多個位元線對（BL、BLB）設置有一個局部位元線對（LRBL、LRBLB）。在此，對四個位元線對（BL、BLB）設置有一個局部位元線對（LRBL、LRBLB）。
預充電電路53根據信號PRCH3將局部位元線對（LRBL、LRBLB）預充電到電壓Vpr1。預充電電路53被用作使局部位元線對（LRBL、LRBLB）的電壓平滑化的等化器。
感測放大器55藉由使局部位元線對（LRBL、LRBLB）的電壓差增大而檢測從單元10讀出的資料。感測放大器55包括電晶體MN3和閂鎖電路55a並電連接於VSS線、V_VDD線。閂鎖電路55a由兩個反相器電路構成。節點QS、QSb是閂鎖電路55a的保持節點，電連接於RS閂鎖電路56的輸入。感測放大器55所檢測的資料被RS閂鎖電路56保持。RS閂鎖電路56由兩個NAND電路構成。RS閂鎖電路56所保持的資料LATOB、LATO被輸入到反相器電路57、58。反相器電路57的輸出（資料DO）和反相器電路58的輸出（資料DOB）被輸入到輸出驅動器138。
電晶體MP3、MP4控制局部位元線對（LRBL、LRBLB）與感測放大器55之間的導通狀態以及局部位元線對（LRBL、LRBLB）與RS閂鎖電路56之間的導通狀態。信號SNS控制電晶體MP3、MP4的開啟/關閉。信號SNS還控制電晶體MN3的開啟/關閉。信號SNS為用來使感測放大器55處於活動狀態的感測放大器賦能信號。在感測放大器55處於活動狀態時，感測放大器55與局部位元線對（LRBL、LRBLB）之間處於非導通狀態。
（寫入驅動器137） 寫入驅動器137是用來向局部位元線對（LWBL、LWBLB）寫入資料的電路。寫入驅動器137包括反相器電路59。
LWBL、LWBLB都是局部寫入位元線。對多個位元線對（BL、BLB）設置有一個局部位元線對（LWBL、LWBLB）。在此，對四個位元線對（BL、BLB）設置有一個局部位元線對（LWBL、LWBLB）。
資料DIN是寫入資料。資料DIN被輸入到局部位元線LWBL和反相器電路59。反相器電路59的輸出（資料DINB）被輸入到局部位元線LWBLB。
（局部位元線MUX135） 局部位元線MUX135包括MUX135r和MUX135w並被輸入信號RDE[3：0]和WTE[15：0]。信號RDE[3：0]為讀出賦能信號，信號WTE[15：0]為寫入賦能信號。
MUX135r選擇讀出資料的列的位元線對（BL、BLB）。被MUX135r選擇的多個位元線對（BL、BLB）分別與不同的局部位元線對（LRBL、LRBLB）導通。
MUX135r由電晶體MP1、MP2構成。向電晶體MP1、MP2輸入信號RDE[3：0]中的任何一位。電晶體MP1、MP2被用作控制位元線對（BL、BLB）與局部位元線對（LRBL、LRBLB）之間的導通狀態的開關。
MUX135w選擇寫入資料的列的位元線對（BL、BLB）。被MUX135w選擇的多個位元線對（BL、BLB）分別與不同的局部位元線對（LWBL、LWBLB）。MUX135w由電晶體MN1、MN2構成。向電晶體MN1、MN2輸入信號WDE[15：0]中的任何一位。電晶體MN1、MN2被用作控制位元線對（BL、BLB）與局部位元線對（LWBL、LWBLB）之間的導通狀態的開關。
列電路124的電路結構不侷限於圖3所示的電路結構。可以根據輸入信號、輸入電壓等適當地改變。在圖3的例子中，預充電電路52由三個n通道型電晶體構成，但是有時由三個p通道型電晶體構成。
《工作模式》 接著，說明記憶體裝置101的工作模式。表1示出記憶體裝置101的真值表。在此，信號BW的位元寬為4位元，資料WDA、RDA的位元寬為32位。
[表1]
工作模式 RST CE GW BW[0] BW[1] BW[2] BW[3] BLFE PSE1 PSE2 PSE3
重設 L X X X X X X L H H L
待機 H L X X X X X L H H L
全字寫入 H H H H H H H L H H L
半字寫入 H H H H H L L L H H L
位元組0寫入 H H H H L L L L H H L
讀出 H H L L L L L L H H L
位元線浮動 H L X X X X X H H H L
休眠 H L X X X X X H H L H
單元陣列定域PG H L X X X X X H H L L
全定域PG L L X X X X X L L L L
PG：電源閘控
在位元組0寫入模式中，進行寫入分配於信號BW[0]的1位元組（8位元）的資料的工作。例如，在位元組0寫入模式中，寫入資料WDA[7：0]。在位元組寫入工作中，BW[1]、BW[2]及BW[3]為“H”時的寫入資料分別是WDA[15：8]、WDA[23：16]及WDA[31：24]。
〈低功耗模式〉 圖4示出記憶體裝置101的狀態遷移圖。作為記憶體裝置101的狀態，有電源開啟狀態SS1、重設狀態SS2、待機狀態SS3、寫入狀態SS4、讀出狀態SS5、位元線浮動狀態SS11、休眠狀態SS12、單元陣列（CA）定域電源閘控（PG）狀態SS13、全部定域PG狀態SS14、備份狀態SS21至SS23及恢復狀態SS25、SS26。如表1的真值表所示，記憶體裝置101的狀態根據外部信號及內部信號遷移，在各狀態下執行對應的工作模式。
記憶體裝置101具有四種低功耗模式：（1）位元線浮動模式；（2）休眠模式；（3）單元陣列定域PG模式；（4）全部定域PG模式。PMU105管理低功耗狀態下的記憶體裝置101的工作模式。PMU105從這些低功耗模式選擇一個工作模式，使記憶體裝置101執行所指定的工作序列。
（位元線浮動模式） 在待機狀態下，將位元線對（BL、BLB）升壓到預充電電壓（Vpr1）。在位元線浮動模式中，使位元線對（BL、BLB）成為浮動狀態。記憶單元20的資料不消失。
（休眠模式） 在待機狀態下，向電源定域162供應電壓VDM。在休眠模式中，向電源定域162供應低於電壓VDM的電壓VDML。電壓VDML是記憶單元20的資料不消失的程度大的電壓。使位元線對（BL、BLB）成為浮動狀態。
（單元陣列定域PG模式） 使電源開關152、153關閉，停止向電源定域162供應電壓VDM、VSM。使位元線對（BL、BLB）成為浮動狀態。記憶單元20的資料消失。
（全部定域PG模式） 全部定域PG模式是指對能夠進行電源閘控的全部定域進行電源閘控的模式。使功率開關150、151關閉，停止向電源定域161供應電壓VDD、VDH。使電源開關152、154關閉，停止向電源定域162供應電壓VDM、VSM。記憶單元20的資料消失。
四個低功耗模式中的能夠獲得功耗降低效果的損益平衡時間（BET：break-even-time）彼此不同，亦即滿足BET_blfl＜BET_slp＜BET_pgca＜BET_pgall。BET_blfl、BET_slp、BET_pgca及BET_pgall分別是位元線浮動模式、休眠模式、單元陣列定域PG模式及全部定域PG模式的BET。藉由具有BET不同的多個低功耗模式，可以高效地降低記憶體裝置101的功耗。
〈電源閘控序列〉 因為各單元10中設置有備份電路30，所以能夠進行電源定域162的電源閘控。圖2B示出電源定域162的電源閘控序列的一個例子。在圖2B中，t1和t2等表示時刻。
（正常工作） 在t1之前，記憶體裝置101處於正常工作狀態（寫入狀態或讀出狀態）。記憶體裝置101進行與單埠SRAM同樣的正常工作。在信號NDRE為“L”的期間，行電路123根據控制器122的控制信號進行工作。在信號BLFE、BLRE為“L”的期間，列電路124根據控制器122的控制信號進行工作。功率開關150至152處於開啟狀態，功率開關153處於關閉狀態。
（備份） 在t1，“H”的信號PGM被輸入到備份/恢復驅動器125，由此開始備份工作。在此，時刻t1的節點Q/Qb處於“H”/“L”，節點SN1/SN2處於“L”/“H”。由於所有佈線OGL成為“H”，所以備份電路30的電晶體MO1、MO2成為開啟狀態。節點SN1的電壓從VSM升壓到VDM，節點SN2的電壓從VDM下降到VSM。t2的信號PGM成為“L”，由此結束備份工作。t1的節點Q/Qb的資料被寫入到節點SN1/SN2。
（電源閘控） 在t2，PMU105使信號PSE2成為“L”，使功率開關152、154關閉，由此開始電源定域162的電源閘控。V_VDM線的電壓從VDM下降到VSM。當V_VDM線與V_VSM線之間的電壓差下降時，記憶單元20成為非活動狀態。記憶單元20的資料消失，但是備份電路30保持資料。
在此，在電源定域162不被供應電源時，使位元線對（BL、BLB）處於浮動狀態。由此，PMU105以使信號PSE2成為“L”的時序使信號BLFE成為“H”。
在t1之後，無論信號BLFE的邏輯如何，局部位元線MUX135的電晶體MN1、MN2、MP1及MP2也處於關閉狀態。藉由向列電路124輸入“H”的信號BLFE，預充電電路51、52成為關閉狀態，因此單元陣列110的所有位元線對（BL、BLB）成為浮動狀態。
（恢復） 恢復工作是指根據備份電路30所保持的資料對記憶單元20的資料進行恢復的工作。在恢復工作中，雙穩態電路25被用作檢測節點Q/Qb的資料的感測放大器。
首先，進行節點Q、Qb的重設工作。在t3，PMU105使信號BLRE、NDRE成為“H”。
列電路124根據“H”的信號BLFE、BLRE對所有位元線對（BL、BLB）進行預充電工作。明確而言，使預充電電路51關閉，使預充電電路52開啟。因為局部位元線MUX135的電晶體MN1、MN2、MP1及MP2處於關閉狀態，將所有位元線對（BL、BLB）預充電到電壓Vpr2。
行電路123根據“H”的信號NDRE使所有字線WL成為選擇狀態。將V_VDM線和V_VSM線預充電到電壓Vpr2，將節點Q、Qb的電壓固定為Vpr2。
在t4，PMU105使信號PGM成為“H”。電晶體MO1、MO2成為開啟狀態。電容器C1的電荷分配於節點Q和節點SN1，電容器C2的電荷分配於節點Qb和節點SN2，在節點Q與節點Qb之間產生電壓差。
在t5，使功率開關152、154開啟，再次開始向電源定域162輸入電壓VDM、VSM。當雙穩態電路25成為活動狀態時，增大節點Q與節點Qb之間的電壓差。最終，節點Q、SN1的電壓成為VDM，節點Qb、SN2的電壓成為VSM。也就是說，節點Q/Qb的狀態恢復到t1的狀態（“H”/“L”）。在t6，PMU105使信號PGM成為“L”，在t7，使信號BLFE、BLRE成為“L”。在t7，結束恢復工作。
下面，說明記憶體裝置的其他結構實例。
圖5A示出單元的其他的電路結構實例。圖5A所示的單元11包括記憶單元20及備份電路31。
備份電路31由一個1T1C型DRAM單元構成。備份電路31包括節點SN3、電晶體MO3及電容器C3。與電晶體MO1、MO2同樣，電晶體MO3是包括背閘極的OS電晶體。電晶體MO3的背閘極電連接於VBG線。電晶體MO3也可以是不包括背閘極的OS電晶體。
可以由單元11構成單元陣列110。圖5B示出該結構實例中的電源定域162的電源閘控序列的一個例子。圖5B所示的電源閘控序列與上述電源閘控序列同樣，因此圖5B的說明援用圖2B的說明。
雖然備份電路31是只對節點Q進行備份，但是利用節點SN3的保持資料對節點Q、Qb的資料進行恢復。這是因為預先將節點Q、Qb的電壓預充電到Vpr2的緣故，可以使用一個電容器C3的電荷在節點Q與節點Qb之間產生電位差。
在使用單元10構成單元陣列110的情況下，可以採用在記憶體裝置101中不設置功率開關154的結構。此時，不藉由功率開關而向電源定域162輸入電壓VSM。單元10的雙穩態電路與供應電壓VSM的電源線（VSM線）電連接（參照圖6A）。
圖6B示出該結構實例中的電源定域162的電源閘控序列的一個例子。圖6B的說明援用圖2B的說明。圖6B的電源閘控序列的與圖2B的電源閘控序列不同之處在於：在恢復工作中不進行節點Q、Qb的預充電。
單元10、11具有標準的6T型SRAM單元與備份電路電連接的電路結構。當使用單元10時，發生如下問題：由於將備份電路安裝於SRAM單元而記憶單元20的附加面積增加。使用單元11的情況也發生相同的問題。下面，說明可以使附加面積成為0的單元10、11的佈局實例。
《佈局實例1》 參照圖7A至圖7D說明單元10的佈局實例。單元10具有將備份電路30層疊在記憶單元20上而成的3D結構。圖7A是記憶單元20的佈局圖，圖7D是備份電路30的佈局圖。圖7B是位元線BL、BLB和V_VDM線的佈局圖，圖7C是字線WL、VSS線的佈局圖。依次層疊圖7A到圖7D的層。
在圖7A中，擴散層DIF_N是n型擴散層，擴散層DIF_P表示p型擴散層。佈線層MET_G1是設置有記憶單元20的Si電晶體的閘極電極的層。佈線層MET1位於佈線層MET_G1的上方，並設置有Si電晶體的源極電極及汲極電極。導通孔CON1中形成有使擴散層DIF_N、DIF_P與佈線層MET1、MET_G1之間導通的插頭。
佈線層MET1上依次層疊佈線層MET2到佈線層MET5。導通孔MVI1形成在佈線層MET1與佈線層MET2之間，導通孔MVI2形成在佈線層MET2與佈線層MET3之間，導通孔MVI3形成在佈線層MET3與佈線層MET4之間，導通孔MVI4形成在佈線層MET4與佈線層MET5之間。導通孔MVI1至MVI4中都設置有插頭。
如圖7B所示，V_VDM線設置在佈線層MET2中，位元線對（BL、BLB）設置在佈線層MET3中。如圖7C所示，字線WL設置在佈線層MET4中，V_VSM線（或VSM線）和佈線BGL設置在佈線層MET5中。
參照圖7D說明備份電路30的佈局實例。佈線層MET5上層疊有層OL。佈線層MET_G2、MET6及MET_C層疊在層OL上。導通孔MVI5中設置有使佈線層MET5與佈線層MET6之間導通的插頭，導通孔MVI_OL中設置有使層OL與佈線層MET6之間導通的插頭。
層OL中設置有電晶體MO1、MO2（電晶體MO1、MO2都是OS電晶體）的活性層。佈線層MET_G2中設置有佈線OGL。佈線層MET6中設置有電晶體MO1、MO2的源極電極及汲極電極。電容器C1、C2的兩個電極中的一個設置在佈線層MET6中，另一個設置在佈線層MET_C中。
在佈局實例1中，V_VDM線、V_VSM線及佈線BGL、OGL與位元線BL、BLB同樣地在列方向上延伸。字線WL在各記憶單元20中包括兩個彎曲部。
（疊層結構） 圖11示出單元10的疊層結構實例。圖11示出電晶體MT1、MO1、電容器C1作為典型的組件。注意，圖11是用來說明單元10的疊層結構實例的剖面圖，而不是沿著特定的切斷線切斷圖7A至圖7D的佈局圖的剖面圖。
單元10製造在單晶矽晶圓5500上。電晶體MO1的結構與後述的OS電晶體5004（參照圖19B）同樣。如上所述，V_VDM線設置在佈線層MET2中，V_VSM線設置在佈線層MET5中。位元線BL設置在佈線層MET3中，字線WL設置在佈線層MET4中。
在單元10中，因為備份電路31的元件數少於記憶單元20，所以容易使電路31的面積小於記憶單元20的面積。然而，當為了將備份電路31電連接於節點Q、Qb而改變記憶單元20的佈局時，面積增加的問題明顯化。以專利文獻3為例說明該問題。
為了減少SRAM的每位單價，有面積的縮小、面積效率的提高的需求。因此，SRAM的單元陣列中以極高的密度配置有字線、位元線對及電源線。例如，在專利文獻3的圖1和圖2所示的SRAM單元的佈局MC中，第二層中的金屬佈線層中設置有字線（WD），第三層中的金屬佈線層中設置有位元線對（BL1、BL2）和電源線（Vss1、Vcc1、Vss2）。為了連接專利文獻3的SRAM單元與備份電路30需要改變佈局MC，這導致SRAM單元的面積增加。
針對於此，在本佈局實例中，藉由將字線WL、位元線對（BL、BLB）、V_VDM線及V_VSM線設置在不同的佈線層中，即使將備份電路30安裝在記憶單元20中也可以使記憶單元20的附加面積成為0。
圖7A至圖7D是根據技術節點65nm的設計規則而設計的佈局實例。記憶單元20的面積為134.20F2 （0.567µm2 =0.54µm×1.05µm）。F為最小特徵尺寸。在利用使佈線的寬度、佈線間的距離等最佳化的尺寸進行設計的情況下，記憶單元20的面積為12426F2 （0.525µm2 =0.50µm×1.05µm）。本佈局實例的記憶單元20的面積比最佳化的佈局大8%。
圖7A所示的記憶單元20的行方向的長度比最佳化的佈局長0.04µm，因為考慮製程的餘地。因此，藉由改善製程，可以使附加面積成為0。
在以下所示的佈局實例2至4中，記憶單元20的佈局及面積與佈局實例1相同。
《佈局實例2》 可以與單元10同樣地設計單元11。圖8A至圖8D示出單元11的佈局實例。圖8A至圖8D的說明援用圖7A至圖7D的說明。
《佈局實例3》 在佈局實例1中，字線WL、位元線對（BL、BLB）、V_VDM線及V_VSM線設置在記憶單元20與備份電路30之間。可以將這些佈線中的一個或多個設置在備份電路30的上方的佈線層中。圖9A至圖9D示出這樣的佈局實例。圖12示出對應於佈局實例3的單元10的疊層結構實例。
在佈局實例3中，佈線層MET1至MET3設置在佈線層MET_G1與層OL之間。佈線層MET4設置在佈線層MET_G2與佈線層MET_C之間。佈線層MET5層疊在佈線層MET_C上。
圖9A是與圖7A相同的記憶單元20的佈局圖。圖9B是與圖7B相同的位元線BL、BLB和V_VDM線的佈局圖。
圖9C是備份電路30的佈局圖。佈線層MET3與層OL之間設置有佈線層MET_B。導通孔MVI3中設置有使佈線層MET3與佈線層MET_B導通的插頭。佈線層MET_B中設置有佈線BGL，佈線層MET_G2中設置有佈線OGL。佈線層MET4中設置有電晶體MO1、MO2的源極電極及汲極電極。電容器C1、C2的兩個電極中的一個設置在佈線層MET4中，另一個設置在佈線層MET_C中。導通孔MVI_B中設置有使佈線層MET_B與佈線層MET4之間導通的插頭，導通孔MVI_OL中設置有使層OL與佈線層MET4之間導通的插頭。
當電晶體MO1、MO2不包括背閘極時，不需要形成佈線層MET_B、導通孔MVI_B。在此情況下，導通孔MVI3中設置有使佈線層MET3與佈線層MET4之間導通的插頭。
圖9D是字線WL和V_VSM線的佈局圖。字線WL和V_VSM線設置在佈線層MET5中。
佈局實例3的與佈局實例1相同之處在於：位元線對（BL、BLB）、V_VDM線設置在記憶單元20與備份電路30之間；設置有位元線對（BL、BLB）的佈線層中不設置有字線WL、V_VDM線及V_VSM線。
佈局實例3的與佈局實例1不同之處在於：字線WL與V_VSM線層疊在備份電路30上且設置在同一佈線層中；字線WL不包括彎曲部；V_VSM線與字線WL同樣地在行方向上延伸。
《佈局實例4》 可以與佈局實例3的單元10同樣地設計單元11。圖10A至圖10D示出單元11的佈局實例。圖10A至圖10D的說明援用圖9A至圖9D的說明。
本實施方式的記憶體裝置可以被用作各種電子構件及電子裝置中的記憶體裝置。本記憶體裝置除了兩種電源閘控模式之外還具有其BET比電源閘控模式短的多個低功耗模式，由此可以高效地降低安裝有本記憶體裝置的電子構件及電子裝置的功耗。
為了減少記憶體裝置的每位元單價，有記憶單元的面積的縮小、面積效率的提高的需求。藉由使用本實施方式，可以提供能夠進行備份的記憶體裝置，而不使記憶單元的面積增加。因此，根據本實施方式，可以提供低功耗且低成本的大型存放區裝置。
實施方式2 實施方式1的記憶體裝置典型為可代替SRAM的記憶體裝置。例如，可以在微控制單元（MCU）、FPGA、CPU及GPU等各種處理器中組裝實施方式1的記憶體裝置代替SRAM。此外，也可以將實施方式1的記憶體裝置組裝於無線IC、顯示控制器IC、源極驅動器IC及影像用解碼器IC等各種IC中。在本實施方式中，作為一個例子，說明在一個晶片（die）上安裝有處理器核心和快取記憶體的處理器。
《處理器》 圖13是示出處理器的結構實例的方塊圖。圖13所示的處理器300包括PMU305、匯流排306、快取記憶體320、CPU核心330、備份/恢復驅動器311及功率開關390至394、398、399。
CPU核心330與快取記憶體320之間的資料及信號傳送藉由匯流排306進行。CPU核心330包括正反器331和組合電路332。例如，正反器331包括在暫存器中。藉由在正反器331中設置備份電路，能夠進行CPU核心330的電源閘控。
在此，將圖1的記憶體裝置101用作快取記憶體320。當然，可以將記憶體裝置100用作快取記憶體320。
快取記憶體320包括單元陣列321和週邊電路322。週邊電路322包括控制器324、備份/恢復驅動器325、行電路326及列電路327。功率開關390至394對應於記憶體裝置101的功率開關150至154。PMU305具有與記憶體裝置101的PMU105同樣的功能並生成信號PSE1至PSE3、PGM、BLFE、BLRE及NDRE。
PMU305使用從外部輸入的時脈信號CLK2生成時脈信號GCLK。時脈信號GCLK被輸入到快取記憶體320和CPU核心330。PMU305生成信號PSE8、SCE、BK及RC。信號PSE8、BK及RC是對於CPU核心330的電源閘控控制信號。
信號PSE8是控制功率開關398、399的開啟/關閉的功率開關賦能信號。功率開關398控制向CPU核心330的電壓VDD供應，功率開關399控制向備份/恢復驅動器311的電壓VDH供應。
信號SCE是掃描賦能信號，並輸入到正反器331。
備份/恢復驅動器311根據信號BK、RC控制正反器331的備份電路。信號BK為備份信號，信號RC為恢復信號。備份/恢復驅動器311生成對信號BK、RC進行位準移位而成的信號BKH、RCH。信號BKH、RCH被輸入到正反器331的備份電路。電壓VDH是信號BKH、RCH的高位準電壓。
PMU305根據從外部輸入的中斷信號INT2、CPU核心330所發出的SLEEP信號生成時脈信號GCLK及各種控制信號。例如，可以將SLEEP信號用作將CPU核心330轉移到電源閘控模式的觸發信號。
《正反器331》 圖14示出正反器331的電路結構實例。正反器331包括掃描正反器335、備份電路340。
電壓VDD、VSS藉由CPU核心330內的V_VDD線和VSS線輸入到掃描正反器335。掃描正反器335包括節點D1、Q1、SD、SE、RT、CK和時脈緩衝器電路335A。
節點D1是資料輸入節點，節點Q1是資料輸出節點，節點SD是掃描測試資料的輸入節點。節點SE是信號SCE的輸入節點。節點CK是時脈信號GCLK的輸入節點。時脈信號GCLK被輸入到時脈緩衝器電路335A。掃描正反器335的類比開關分別電連接於時脈緩衝器電路335A的節點CK1、CKB1。節點RT是重設信號的輸入節點。
掃描正反器335的電路結構不侷限於圖14所示的電路結構。可以使用在標準的電路庫中準備的掃描正反器。
〈備份電路340〉 備份電路340包括節點SD_IN、SN11、電晶體MO11至MO13及電容器C11。
節點SD_IN是掃描測試資料的輸入節點，並電連接於其他掃描正反器335的節點Q1。節點SN11是備份電路340的保持節點。電容器C11電連接於VSS線及節點SN11。
電晶體MO11控制節點Q1與節點SN11之間的導通狀態。電晶體MO12控制節點SN11與節點SD之間的導通狀態。電晶體MO13控制節點SD_IN與節點SD之間的導通狀態。電晶體MO11、MO13的開啟/關閉被信號BKH控制，電晶體MO12的開啟/關閉被信號RCH控制。
與電晶體MO1同樣，電晶體MO11至MO13為包括背閘極的OS電晶體。電晶體MO11至MO13的背閘極電連接於CPU核心330內的VBG線。較佳的是，至少電晶體MO11、MO12為OS電晶體。由於OS電晶體的關態電流極小的特徵，因此可以抑制節點SN11的電壓下降。因為OS電晶體在保持資料時幾乎不耗電，所以備份電路340具有可以長時間保持資料的非揮發性。因此，在CPU核心330處於電源閘控狀態的期間，備份電路340可以保持資料。
《CPU核心330的低功耗模式》 作為CPU核心330的低功耗模式，可以設定時脈閘控模式、電源閘控模式。PMU305根據信號INT2、SLEEP信號選擇CPU核心330的低功耗模式。藉由使PMU305停止信號GCLK的生成，可以使CPU核心330的狀態成為時脈閘控狀態。
在將CPU核心330從正常工作狀態轉移到電源閘控狀態時進行將正反器331的資料備份到備份電路340的工作。在將CPU核心330從電源閘控狀態恢復到正常工作狀態時進行將備份電路340的資料再次寫入到正反器331的恢復工作。下面，參照圖15說明CPU核心330的電源閘控序列的一個例子。
（正常工作） 在t1之前，正反器331進行正常工作。PMU305輸出“L”的信號SCE、BK及RC。在此，在t1，備份電路340的節點SN11為“L”。由於節點SE為“L”，掃描正反器335儲存節點D1的資料。
（備份） 在t1，PMU305停止時脈信號GCLK，使信號BK成為“H”。電晶體MO11成為開啟狀態，掃描正反器335的節點Q1的資料寫入到備份電路340的節點SN11。若掃描正反器335的節點Q1為“L”，節點SN11則保持“L”，若節點Q1為“H”，節點SN11則成為“H”。
在t2，PMU305使信號BK成為“L”，在t3，PMU305使信號PSE8成為“L。在t3，CPU核心330的狀態轉移到電源閘控狀態。能夠以使信號BK下降的時序使信號PSE8下降。
（電源閘控） 在信號PSE8成為“L”時，功率開關398、399成為關閉狀態。因為V_VDD線的電壓下降，節點Q1的資料消失。節點SN11保持時刻t1的節點Q1的資料。
（恢復） 在t4，PMU305使信號PSE8成為“H”，因此CPU核心330從電源閘控狀態轉移到恢復狀態。開始V_VDD線的充電。在V_VDD線的電壓為VDD的狀態下（時刻t5），PMU305使信號RC、SCE成為“H”。
因為信號RCH成為“H”，所以電晶體MO12成為開啟狀態，電容器C11的電荷分配於節點SN11和節點SD。若節點SN11是“H”，節點SD的電壓則上升。因為節點SE是“H”，節點SD的資料被寫入到掃描正反器335的輸入側閂鎖電路。在t6，向節點CK輸入時脈信號GCLK，輸入側閂鎖電路的資料被寫入到節點Q1。也就是說，節點SN11的資料被寫入到節點Q1。
在t7，PMU305使信號SCE、RC成為“L”，由此結束恢復狀態。
由於本實施方式的處理器的處理器核心及記憶體裝置中都設置有備份電路，所以可以高效地降低處理器整體的功耗。
實施方式3 在本實施方式中，作為半導體裝置的一個例子，對IC晶片、電子構件及電子裝置等進行說明。
《電子構件的製造方法例子》 圖16A是示出電子構件的製造方法例子的流程圖。電子構件也被稱為半導體封裝或IC用封裝等。
藉由組裝製程（後製程），在印刷電路板上集成多個能夠裝卸的構件，可以製造電子構件。在前製程中，在半導體晶圓（例如，矽晶圓）上形成本發明的一個實施方式的半導體裝置等。後製程可以藉由進行圖16A所示的各製程完成。
在後製程中，首先，進行對半導體晶圓的背面（沒有形成半導體裝置等的面）進行研磨的“背面研磨製程”（步驟SP71）。藉由研磨減薄半導體晶圓，實現電子構件的小型化。在步驟SP71之後，進行將半導體晶圓分為多個晶片的“切割製程”（步驟SP72）。在切割製程中，藉由沿著分離線切割半導體晶圓，從半導體晶圓切割出晶片。
進行拾取分離後的晶片並將其接合於引線框架上的“晶片接合（die bonding）製程”（步驟SP73）。晶片接合製程中的晶片與引線框架的接合方法可以選擇適合產品的方法，例如，使用樹脂或膠帶進行接合的方法。另外，也可以將晶片接合於插入物（interposer）基板上，而不接合於引線框架。
接著，進行將引線框架的引線與晶片上的電極藉由金屬細線（wire）電連接的“打線接合（wire bonding）製程”（步驟SP74）。作為金屬細線可以使用銀線或金線等。打線接合例如可以使用球焊（ball bonding）或楔焊（wedge bonding）進行。對打線接合後的晶片7110進行由環氧樹脂等密封的“模塑（molding）製程”（步驟SP75）。
接著，進行對引線框架的引線進行電鍍處理的“引線電鍍處理”（步驟SP76）。進行對引線進行切斷及成型加工的“成型製程”（步驟SP77）。進行對封裝表面實施印字處理（marking）的“印字製程”（步驟SP78）。然後，藉由進行檢驗外觀形狀的優劣或工作故障的有無等的檢驗步驟（步驟SP79）完成電子構件。
圖16B是完成的電子構件的立體示意圖。電子構件根據端子取出方向或端子的形狀具有多個不同規格和名稱。在圖16B中，作為電子構件的一個例子，示出QFP（Quad Flat Package：四面扁平封裝）。
圖16B所示的電子構件7000包括引線7001及晶片7110。在晶片7110中設置有根據實施方式1的記憶體裝置或安裝有本記憶體裝置的處理器。
電子構件7000可以包括多個晶片7110。電子構件7000例如安裝於印刷電路板7002上。藉由組合多個這樣的電子構件7000並使其在印刷電路板7002上彼此電連接，完成安裝有電子構件的基板（安裝基板7004）。安裝基板7004用於電子裝置等。
由於電子構件7000安裝有低功耗的記憶體裝置，所以藉由將電子構件7000組裝於電子裝置，可以降低電子裝置的功耗。接著，說明具備上述電子構件的電子裝置。
圖17A所示的資訊終端2010除了安裝在外殼2011中的顯示部2012以外還包括操作按鈕2013、外部連接埠2014、揚聲器2015、麥克風2016。在此，顯示部2012的顯示區域是彎曲的。資訊終端2010是用電池驅動的可攜式資訊終端，可以被用作平板資訊終端或智慧手機。資訊終端2010具有電話、電子郵件、筆記本、上網、音樂播放等功能。藉由用手指等觸摸顯示部2012可以輸入資訊。藉由用手指等觸摸顯示部2012，可以進行打電話、輸入文字、顯示部2012的螢幕切換工作等各種操作。還可以藉由從麥克風2016輸入聲音，進行資訊終端2010的操作。藉由操作操作按鈕2013，可以進行電源的開啟/關閉工作、顯示部2012的螢幕切換工作等各種操作。
圖17B所示的筆記本型PC（個人電腦）2050包括外殼2051、顯示部2052、鍵盤2053、指向裝置2054。藉由顯示部2052的觸摸操作，可以操作筆記本型PC2050。
圖17C所示的攝影機2070包括外殼2071、顯示部2072、外殼2073、操作鍵2074、透鏡2075、連接部2076。顯示部2072設置在外殼2071中，操作鍵2074及透鏡2075設置在外殼2073中。外殼2071和外殼2073由連接部2076連接，由連接部2076可以改變外殼2071和外殼2073之間的角度。可以採用根據連接部2076處的外殼2071和外殼2073之間的角度切換顯示部2072的影像的結構。藉由顯示部2072的觸摸操作，可以進行錄影的開始及停止的操作、放大倍率的調整、攝像範圍的改變等各種操作。
圖17D所示的可攜式遊戲機2110包括外殼2111、顯示部2112、揚聲器2113、LED燈2114、操作鍵按鈕2115、連接端子2116、照相機2117、麥克風2118及記錄介質讀取部2119。
圖17E所示的電冷藏冷凍箱2150包括外殼2151、冷藏室門2152及冷凍室門2153等。
圖17F所示的汽車2170包括車體2171、車輪2172、儀表板2173及燈2174等。
實施方式4 參照圖18A至圖19B說明OS電晶體的結構實例。圖18A至圖19B的左側示出OS電晶體的通道長度方向的剖面結構，右側示出OS電晶體的通道寬度方向的剖面結構。
《OS電晶體的結構實例1》 圖18A所示的OS電晶體5001形成在絕緣表面上。在此，OS電晶體5001形成在絕緣層5021上。OS電晶體5001被絕緣層5028及5029覆蓋。OS電晶體5001包括絕緣層5022至5027、5030至5032、金屬氧化物層5011至5013以及導電層5050至5054。
圖式中的絕緣層、金屬氧化物層、導電層等可以為單層或疊層。在製造這些層時，可以使用濺射法、分子束磊晶（MBE：Molecular Beam Epitaxy）法、脈衝雷射燒蝕（PLA：Pulsed Laser Ablation）法、化學氣相沉積（CVD）法、原子層沉積（ALD）法等各種成膜方法。CVD法包括電漿CVD法、熱CVD法及有機金屬CVD法等。
將金屬氧化物層5011至5013總稱為氧化物層5010。如圖18A所示，氧化物層5010包括依次層疊有金屬氧化物層5011、金屬氧化物層5012及金屬氧化物層5013的部分。在OS電晶體5001處於導通狀態時，通道主要形成在氧化物層5010的金屬氧化物層5012中。
OS電晶體5001的閘極電極由導電層5050構成，用作源極電極或汲極電極的一對電極由導電層5051、5052構成。導電層5050至5052被作為障壁層的絕緣層5030至5032覆蓋。背閘極電極由導電層5053和導電層5054的疊層構成。OS電晶體5001也可以不包括背閘極電極。後述的OS電晶體5002也是同樣的。
閘極（前閘極）一側的閘極絕緣層由絕緣層5027構成，背閘極一側的閘極絕緣層由絕緣層5024至5026的疊層構成。絕緣層5028是層間絕緣層。絕緣層5029是障壁層。
金屬氧化物層5013覆蓋包括金屬氧化物層5011、5012以及導電層5051、5052的疊層體。絕緣層5027覆蓋金屬氧化物層5013。導電層5051、5052具有隔著金屬氧化物層5013及絕緣層5027與導電層5050重疊的區域。
在作為備份電路30的電晶體MO1、MO2使用OS電晶體5001的情況下，電容器C1、C2的兩個電極中的一個可以使用與導電層5050同一層的導電層形成，其中另一個可以使用導電層5052形成。備份電路31也是同樣的。
作為用於導電層5050至5054的導電材料，有如下材料：以摻雜有磷等雜質元素的多晶矽為代表的半導體；鎳矽化物等矽化物；鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧等金屬或以上述金屬為成分的金屬氮化物（氮化鉭、氮化鈦、氮化鉬、氮化鎢）等。此外，也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有氧化矽的銦錫氧化物等導電材料。
例如，導電層5050為氮化鉭或鉭的單層。或者，在導電層5050為兩層結構或三層結構時，可以採用如下組合：（鋁、鈦）；（氮化鈦、鈦）；（氮化鈦、鎢）；（氮化鉭、鎢）；（氮化鎢、鎢）；（鈦、鋁、鈦）；（氮化鈦、鋁、鈦）；（氮化鈦、鋁、氮化鈦）。其中前者設置在絕緣層5027一側。
導電層5051及導電層5052具有相同的層結構。例如，在導電層5051為單層時，可以使用鋁、鈦、鉻、鎳、銅、釔、鋯、鉬、銀、鉭或鎢等的金屬或以這些金屬為主要成分的合金。在導電層5051為兩層結構或三層結構時，可以採用如下組合：（鈦、鋁）；（鎢、鋁）；（鎢、銅）；（銅-鎂-鋁合金、銅）；（鈦、銅）；（鈦或氮化鈦、鋁或銅、鈦或氮化鈦）；（鉬或氮化鉬、鋁或銅、鉬或氮化鉬）。其中前者設置在絕緣層5027一側。
例如，較佳的是，導電層5053為對氫具有阻擋性的導電層（例如，氮化鉭層），導電層5054為其導電率比導電層5053高的導電層（例如，鎢層）。藉由採用該結構，導電層5053和導電層5054的疊層具有佈線的功能以及抑制氫擴散到氧化物層5010的功能。
作為用於絕緣層5021至5032的絕緣材料，有如下材料：氮化鋁、氧化鋁、氮氧化鋁、氧氮化鋁、氧化鎂、氮化矽、氧化矽、氮氧化矽、氧氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭、矽酸鋁等。絕緣層5021至5032由包括這些絕緣材料的單層或疊層構成。構成絕緣層5021至5032的層可以包含多種絕緣材料。
在本說明書等中，氧氮化物是指氧含量大於氮含量的化合物，氮氧化物是指氮含量大於氧含量的化合物。
在OS電晶體5001中，氧化物層5010較佳為被對氧和氫具有阻擋性的絕緣層（以下稱為障壁層）包圍。藉由採用該結構，可以抑制氧從氧化物層5010釋放出並可以抑制氫侵入到氧化物層5010，由此可以提高OS電晶體5001的可靠性及電特性。
例如，絕緣層5029被用作障壁層，絕緣層5021、5022、5024中的至少一個被用作障壁層。障壁層可以使用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿、氮化矽等的材料形成。另外，還可以在氧化物層5010和導電層5050之間設置障壁層。或者，也可以設置對氧和氫具有阻擋性的金屬氧化物層作為金屬氧化物層5013。
絕緣層5030較佳為防止導電層5050的氧化的障壁層。當絕緣層5030對氧具有阻擋性時，可以抑制從絕緣層5028等脫離的氧使導電層5050氧化。例如，作為絕緣層5030可以使用氧化鋁等金屬氧化物。
示出絕緣層5021至5032的結構例子。在該例子中，絕緣層5021、5022、5025、5029、5030至5032都被用作障壁層。絕緣層5026至5028是包含過量氧的氧化物層。絕緣層5021是氮化矽層，絕緣層5022是氧化鋁層，絕緣層5023是氧氮化矽層。背閘極一側的閘極絕緣層（5024至5026）是氧化矽、氧化鋁和氧化矽的疊層。前閘極一側的閘極絕緣層（5027）是氧氮化矽層。層間絕緣層（5028）是氧化矽層。絕緣層5029、5030至5032是氧化鋁層。
圖18A示出氧化物層5010為三層結構的例子，但是不侷限於此。氧化物層5010例如可以為沒有金屬氧化物層5011或金屬氧化物層5013的兩層結構，也可以由金屬氧化物層5011和金屬氧化物層5012中的任一個層構成。另外，氧化物層5010也可以由四層以上的金屬氧化物層構成。
《OS電晶體的結構實例2》 圖18B所示的OS電晶體5002是OS電晶體5001的變形例子。在OS電晶體5002中，金屬氧化物層5011與金屬氧化物層5012的疊層的頂面及側面被金屬氧化物層5013與絕緣層5027的疊層覆蓋。因此，在OS電晶體5002中，不需要必須設置絕緣層5031、5032。
《OS電晶體的結構實例3》 圖19A所示的OS電晶體5003是OS電晶體5001的變形例子。兩者的主要不同之處是閘極電極的結構。
在形成於絕緣層5028中的開口中設置有金屬氧化物層5013、絕緣層5027及導電層5050。也就是說，藉由利用絕緣層5028的開口以自對準的方式形成閘極電極。因此，在OS電晶體5003中，閘極電極（5050）不具有隔著閘極絕緣層（5027）與源極電極及汲極電極（5051、5052）重疊的區域。由此，可以降低閘極-源極之間的寄生容量及閘極-汲極之間的寄生電容，從而可以提高頻率特性。此外，由於可以利用絕緣層5028的開口控制閘極電極的寬度，所以能夠容易地製造通道長度短的OS電晶體。
《OS電晶體的結構實例4》 圖19B所示的OS電晶體5004的與OS電晶體5001不同之處是閘極電極、氧化物層的結構。
OS電晶體5004的閘極電極（5050）被絕緣層5033、5034覆蓋。OS電晶體5004包括由金屬氧化物層5011和金屬氧化物層5012構成的氧化物層5009。金屬氧化物層5011中設置有低電阻區域5011a、5011b，金屬氧化物層5012中設置有低電阻區域5012a、5012b，而代替導電層5051、5052。藉由向氧化物層5009選擇性地添加雜質元素（例如，氫、氮），可以形成低電阻區域5011a、5011b、5012a及5012b。
當向金屬氧化物層添加雜質元素時，氧空位形成在添加雜質元素的區域中，雜質元素侵入氧空位而載子密度增高，由此添加區域被低電阻化。
OS電晶體的通道形成區域較佳為CAC-OS（cloud-aligned composite metal oxide semiconductor）。
CAC-OS在材料的一部分中具有導電性的功能，在材料的另一部分中具有絕緣性的功能，作為材料的整體具有半導體的功能。在將CAC-OS用於電晶體的活性層的情況下，導電性的功能是使被用作載子的電子（或電洞）流過的功能，絕緣性的功能是不使被用作載子的電子流過的功能。藉由導電性的功能和絕緣性的功能的互補作用，可以使CAC-OS具有開關功能（開啟/關閉的功能）。藉由在CAC-OS中使各功能分離，可以最大限度地提高各功能。
CAC-OS包括導電性區域及絕緣性區域。導電性區域具有上述導電性的功能，絕緣性區域具有上述絕緣性的功能。在材料中，導電性區域和絕緣性區域有時以奈米粒子級分離。另外，導電性區域和絕緣性區域有時在材料中不均勻地分佈。有時導電性區域被觀察為其邊緣模糊且以雲狀連接。
在CAC-OS中，有時導電性區域及絕緣性區域以0.5nm以上且10nm以下，較佳為0.5nm以上且3nm以下的尺寸分散在材料中。
此外，CAC-OS由具有不同能帶間隙的成分構成。例如，CAC-OS由具有起因於絕緣性區域的寬隙的成分及具有起因於導電性區域的窄隙的成分構成。在該結構中，當使載子流過時，載子主要在具有窄隙的成分中流過。此外，具有窄隙的成分與具有寬隙的成分互補作用，與具有窄隙的成分聯動地在具有寬隙的成分中載子流過。因此，藉由將上述CAC-OS用於電晶體的通道形成區域，可以實現具有高電流驅動力及高場效移動率的OS電晶體。
此外，金屬氧化物半導體根據其結晶性被分為單晶金屬氧化物半導體和非單晶金屬氧化物半導體。作為非單晶金屬氧化物半導體，有CAAC-OS（c-axis-aligned crystalline metal oxide semiconductor）、多晶金屬氧化物半導體、nc-OS（nanocrystalline metal oxide semiconductor）及a-like OS（amorphous-like metal oxide semiconductor）等。
OS電晶體的通道形成區域較佳為包括CAAC-OS、nc-OS等具有結晶部的金屬氧化物。
CAAC-OS具有c軸配向性，其多個奈米晶在a-b面方向上連結而結晶結構具有畸變。畸變是指在多個奈米晶連結的區域中晶格排列一致的區域與其他晶格排列一致的區域之間的晶格排列的方向變化的部分。
雖然奈米晶基本上是六角形，但是並不侷限於正六角形，有不是正六角形的情況。此外，在畸變中有時具有五角形或七角形等晶格排列。在CAAC-OS的畸變附近觀察不到明確的晶界（grain boundary）。亦即，可知藉由使晶格排列畸變，可抑制晶界的形成。這可能是由於CAAC-OS可容許因如下原因而發生的畸變：在a-b面方向上的氧原子排列的低密度或因金屬元素被取代而使原子間的鍵合距離產生變化等。
CAAC-OS有具有層狀結晶結構（也稱為層狀結構）的傾向，在該層狀結晶結構中層疊有包含銦及氧的層（下面稱為In層）和包含元素M、鋅及氧的層（下面稱為（M，Zn）層）。銦和元素M彼此可以取代，在用銦取代（M，Zn）層中的元素M的情況下，也可以將該層表示為（In，M，Zn）層。另外，在用元素M取代In層中的銦的情況下，也可以將該層表示為（In，M）層。
在nc-OS中，微小的區域（例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域）中的原子排列具有週期性。nc-OS在不同的奈米晶之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。
a-like OS是具有介於nc-OS與非晶金屬氧化物半導體之間的結構的金屬氧化物半導體。a-like OS包含空洞或低密度區域。a-like OS的結晶性比nc-OS及CAAC-OS的結晶性低。
在本說明書等中，CAC表示金屬氧化物半導體的功能或材料，CAAC表示金屬氧化物半導體的結晶結構。
10、11:單元 20、25:雙穩態電路 30、31:備份電路 51、52、53:預充電電路 55:感測放大器 55a:閂鎖電路 56:RS閂鎖電路 57、58、59:反相器電路 101:記憶體裝置 105:PMU（電源管理單元） 110、120:週邊電路 122:控制器 123:行電路 124:列電路 125:備份/恢復驅動器 131:行解碼器 132:字線驅動器 133:列解碼器 134:預充電電路 135:局部位元線MUX（多工器） 135r、135w:MUX 136:感測放大器 137:寫入驅動器 138:輸出驅動器 150、151、152、153、154:功率開關 160、161、162:電源定域 300:處理器 305:PMU 306:匯流排 311:備份/恢復驅動器 320:快取記憶體 321:單元陣列 322:週邊電路 324:控制器 325:備份/恢復驅動器 326:行電路 327:列電路 330:CPU核心 331:正反器 332:快取記憶體 335:掃描正反器 335A:時脈緩衝器電路 340:備份電路 390、391、392、393、394、398、399:功率開關 2010:資訊終端 2011:外殼 2012:顯示部 2013:操作按鈕 2014:外部連接埠 2015:揚聲器 2016:麥克風 2051:外殼 2052:顯示部 2053:鍵盤 2054:指向裝置 2070:攝影機 2071:外殼 2072:顯示部 2073:外殼 2074:操作鍵 2075:透鏡 2076:連接部 2110:可攜式遊戲機 2111:外殼 2112:顯示部 2113:揚聲器 2114:LED燈 2115:操作鍵按鈕 2116:連接端子 2117:照相機 2118:麥克風 2119:記錄介質讀取部 2150:電冷藏冷凍箱 2151:外殼 2152:冷藏室門 2153:冷凍室門 2170:汽車 2171:車體 2172:車輪 2173:儀表板 2174:燈 5001、5002、5003、5004:OS電晶體 5009、5010:氧化物層 5011、5012、5013:金屬氧化物層 5021、5022、5023、5024、5025、5026、5027、5028、5029、5030、5031、5032、5033、5034:絕緣層 5050、5051、5052、5053、5054:導電層 5500:單晶矽晶圓 7000:電子構件 7001:引線 7002:印刷電路板 7004:安裝基板 7110:晶片 BL、BLB:位元線 LRBL、LRBLB、LWBL、LWBLB:局部位元線 WL:字線 BGL、OGL:佈線 V_VDD、V_VDH、V_VDM、V_VSM:虛擬電壓線 Q、Qb、QS、QSb、SN1、SN2、SN3、SN11、D1、Q1、SD、SD_IN、SE、CK、CK1、CKB1、RT:節點 MN1、MN2、MN3、MP1、MP2、MP3、MP4、MO1、MO2、MO3、MO11、MO12、MO13、MT1、MT2:電晶體 C1、C2、C3、C11:電容器 DIF_N、DIF_P:擴散層 OL:層 MET1、MET2、MET3、MET4、MET5、MET6、MET_G1、MET_G2、MET_B、MET_C:佈線層 CON1、MVI1、MVI2、MVI3、MVI4、MVI5、MVI_OL、MVI_B:導通孔
在圖式中： 圖1是示出記憶體裝置的結構實例的方塊圖； 圖2A是示出單元的結構實例的電路圖，圖2B是示出記憶體裝置的工作實例的時序圖； 圖3是示出列電路的結構實例的電路圖； 圖4是記憶體裝置的狀態遷移圖； 圖5A是示出單元的結構實例的電路圖，圖5B是示出記憶體裝置的工作實例的時序圖； 圖6A是示出單元的結構實例的電路圖，圖6B是示出記憶體裝置的工作實例的時序圖； 圖7A至圖7D是示出單元的佈局實例的圖； 圖8A至圖8D是示出單元的佈局實例的圖； 圖9A至圖9D是示出單元的佈局實例的圖； 圖10A至圖10D是示出單元的佈局實例的圖； 圖11是示出單元的疊層結構實例的剖面圖； 圖12是示出單元的疊層結構實例的剖面圖； 圖13是示出CPU的結構實例的方塊圖； 圖14是示出正反器的結構實例的電路圖； 圖15是示出正反器的工作實例的時序圖； 圖16A是示出電子構件的製造方法實例的流程圖，圖16B是示出電子構件的結構實例的立體示意圖； 圖17A至圖17F是示出電子裝置的結構實例的圖； 圖18A和圖18B是示出OS電晶體的結構實例的剖面圖； 圖19A和圖19B是示出OS電晶體的結構實例的剖面圖。 本發明的選擇圖為圖11。
無
10:單元
5500:單晶矽晶圓
BL:位元線
WL:字線
BGL:佈線
OGL:佈線
V_VDM:虛擬電壓線
V_VSM:虛擬電壓線
Q:節點
MO1:電晶體
MT1:電晶體
C1:電容器
OL:層
DIF_N:擴散層
DIF_P:擴散層
MET1:佈線層
MET2:佈線層
MET3:佈線層
MET4:佈線層
MET5:佈線層
MET6:佈線層
MET_G1:佈線層
MET_G2:佈線層
MET_B:佈線層
MET_C:佈線層
CON1:導通孔
MVI1:導通孔
MVI2:導通孔
MVI3:導通孔
MVI4:導通孔
MVI5:導通孔
MVI_OL:導通孔
MVI_B:導通孔

Claims (1)

  1. 一種記憶體裝置，包括： 行電路； 列電路；以及 單元陣列， 其中，該單元陣列位於進行電源閘控的電源定域中， 該單元陣列包括： 記憶單元； 第一備份電路； 字線； 包括第一位元線和第二位元線的位元線對； 第一電源線；以及 第二電源線， 該列電路驅動該字線， 該行電路驅動該位元線對， 該記憶單元包括： 包括第一節點及第二節點的雙穩態電路； 控制該第一節點與該第一位元線之間的導通狀態的第一轉移電晶體；以及 控制該第二節點與該第二位元線之間的導通狀態的第二轉移電晶體， 該第一轉移電晶體的閘極電極及該第二轉移電晶體的閘極電極電連接於該字線， 該第一電源線及該第二電源線電連接於該雙穩態電路， 該第一備份電路電連接於該第一節點及該第二節點， 該第一備份電路層疊在形成有該記憶單元的區域上， 第一至第五佈線層包括在該記憶體裝置中， 該雙穩態電路中的電晶體的閘極電極、該第一轉移電晶體的該閘極電極及該第二轉移電晶體的該閘極電極位於該第一佈線層中， 該第二至第五佈線層層疊在該記憶單元與該第一備份電路之間， 並且，該字線、該位元線對、該第一電源線及該第二電源線位於各佈線層中，該佈線層為該第二至第五佈線層。
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