JP4753534B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP4753534B2 JP4753534B2 JP2003433992A JP2003433992A JP4753534B2 JP 4753534 B2 JP4753534 B2 JP 4753534B2 JP 2003433992 A JP2003433992 A JP 2003433992A JP 2003433992 A JP2003433992 A JP 2003433992A JP 4753534 B2 JP4753534 B2 JP 4753534B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- lower layer
- driver
- interlayer insulating
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 32
- 239000010410 layer Substances 0.000 claims description 188
- 239000003990 capacitor Substances 0.000 claims description 84
- 239000011229 interlayer Substances 0.000 claims description 55
- 229910052751 metal Inorganic materials 0.000 description 31
- 239000002184 metal Substances 0.000 description 31
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 30
- 229920005591 polysilicon Polymers 0.000 description 30
- 238000010586 diagram Methods 0.000 description 26
- 230000000694 effects Effects 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000004048 modification Effects 0.000 description 7
- 238000012986 modification Methods 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- 239000004020 conductor Substances 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052776 Thorium Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910052770 Uranium Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000006880 cross-coupling reaction Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
- G11C11/4125—Cells incorporating circuit means for protecting against loss of information
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/18—Peripheral circuit regions
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
Description
本発明に係る半導体記憶装置は、他の局面では、ワード線と、ワード線の延在方向と直交する方向に延びるビット線と、ワード線の延在方向に順に並ぶ第1導電型の第1ウェル、第2導電型の第2ウェルおよび第1導電型の第3ウェルと、第1ウェルに形成された第1ドライバMOSトランジスタと第1アクセスMOSトランジスタと、第2ウェルに形成された第1ロードMOSトランジスタと第2ロードMOSトランジスタと、第3ウェルに形成された第2ドライバMOSトランジスタと第2アクセスMOSトランジスタと、第1ドライバMOSトランジスタと第2ドライバMOSトランジスタ、第1アクセスMOSトランジスタと第2アクセスMOSトランジスタおよび第1ロードMOSトランジスタと第2ロードMOSトランジスタを覆う層間絶縁膜と、層間絶縁膜に形成され、第1ドライバMOSトランジスタ、第1アクセスMOSトランジスタおよび第1ロードMOSトランジスタの活性領域と、第2ドライバMOSトランジスタおよび第2ロードMOSトランジスタのゲートとを接続し、層間絶縁膜上で、第2ドライバMOSトランジスタおよび第2ロードMOSトランジスタのゲートとなる導電層とのなす角度が鈍角となるように導電層の長手方向と交差する方向に延びる傾斜部を有する第1局所配線と、層間絶縁膜に形成され、第2ドライバMOSトランジスタ、第2アクセスMOSトランジスタおよび第2ロードMOSトランジスタの活性領域と、第1ドライバMOSトランジスタおよび第1ロードMOSトランジスタのゲートとを接続し、層間絶縁膜上で、第1ドライバMOSトランジスタおよび第1ロードMOSトランジスタのゲートとなる他の導電層とのなす角度が鈍角となるように他の導電層の長手方向と交差する方向に延びる傾斜部を有する第2局所配線と、層間絶縁膜上に平面的に間隔をあけて形成され、それぞれ第1局所配線と第2局所配線の傾斜部を覆うように形成され、傾斜部に沿って延びる傾斜エッジ部を有する第1下層プレートと第2下層プレートと、第1下層プレートと第2下層プレート上にそれぞれ誘電体膜を介して形成され、第1下層プレートと第2下層プレートとの間でそれぞれ第1と第2キャパシタを形成する上層プレートとを有する。
図1から図5は、実施の形態1に係る半導体記憶装置としてのフルCMOSSRAMのメモリセル1の平面図である。
図10は、実施の形態2に係る半導体記憶装置としてのフルCMOSSRAMのメモリセル1の等価回路図である。
図14は、実施の形態3に係る半導体記憶装置としてのフルCMOSSRAMのメモリセル1の等価回路図である。
図23から図25は、実施の形態4に係る半導体記憶装置としてのフルCMOSSRAMのメモリセル1の平面図である。なお、図23は、層間絶縁膜内に形成された、記憶ノードを含む埋め込み配線までのレイアウトを示し、図24は、埋め込み配線よりも上層に形成される第1層メタル配線17A〜17Gの配置を示し、図25は、第1メタル配線よりも上層に形成される第2メタル配線19A〜19Cの配置を示す図である。
図27は、実施の形態5に係る半導体記憶装置としてのフルCMOSSRAMのメモリセル1の等価回路図である。
図29は、実施の形態6に係る半導体記憶装置としてのフルCMOSSRAMのメモリセル1のレイアウトを示した平面図である。また、図30は、図29におけるXXX−XXX断面である。なお、本実施の形態に係る半導体記憶装置は、上述した実施の形態3に係る半導体記憶装置の変形例であり、実施の形態3に対して、下層と上層セルプレート6,7のレイアウト配置が異なる。
Claims (7)
- ワード線と、
前記ワード線の延在方向と直交する方向に延びるビット線と、
前記ワード線の延在方向に順に並ぶ第1導電型の第1ウェル、第2導電型の第2ウェルおよび第1導電型の第3ウェルと、
前記第1ウェルに形成された第1ドライバMOSトランジスタと第1アクセスMOSトランジスタと、
前記第2ウェルに形成された第1ロードMOSトランジスタと第2ロードMOSトランジスタと、
前記第3ウェルに形成された第2ドライバMOSトランジスタと第2アクセスMOSトランジスタと、
前記第1ドライバMOSトランジスタと前記第2ドライバMOSトランジスタ、前記第1アクセスMOSトランジスタと前記第2アクセスMOSトランジスタおよび前記第1ロードMOSトランジスタと前記第2ロードMOSトランジスタを覆う層間絶縁膜と、
前記層間絶縁膜に形成され、前記第1ドライバMOSトランジスタ、前記第1アクセスMOSトランジスタおよび前記第1ロードMOSトランジスタの活性領域と、前記第2ドライバMOSトランジスタおよび前記第2ロードMOSトランジスタのゲートとを接続する第1局所配線と、
前記層間絶縁膜に形成され、前記第2ドライバMOSトランジスタ、前記第2アクセスMOSトランジスタおよび前記第2ロードMOSトランジスタの活性領域と、前記第1ドライバMOSトランジスタおよび前記第1ロードMOSトランジスタのゲートとを接続する第2局所配線と、
前記層間絶縁膜上に平面的に見て間隔をあけ、前記第1局所配線と前記第2局所配線にそれぞれ重なるように形成された第1下層プレートと第2下層プレートと、
前記第1下層プレートと前記第2下層プレートに重なるようにそれぞれ誘電体膜を介して形成され、前記第1下層プレートと前記第2下層プレートとの間でそれぞれ第1キャパシタと第2キャパシタを形成する第1上層プレートと第2上層プレートとを有し、
前記第2上層プレートと前記第1下層プレートとは電気的に接続され、前記第1上層プレートと前記第2下層プレートとは電気的に接続され、前記第1下層プレートは前記第1局所配線に電気的に接続され、前記第2下層プレートは前記第2局所配線に電気的に接続され、
前記第2局所配線は、前記第1ドライバMOSトランジスタおよび前記第1ロードMOSトランジスタのゲート電極となる第1導電層と電気的に接続され、
前記第2局所配線は、前記層間絶縁膜上で、前記第1導電層とのなす角度が鈍角となるように第1の導電層の長手方向と交差する方向に延びる傾斜部を有し、
前記第1局所配線は、前記第2ドライバMOSトランジスタおよび前記第2ロードMOSトランジスタのゲート電極となる第2導電層と電気的に接続され、
前記第1局所配線は、前記層間絶縁膜上で、前記第2導電層とのなす角度が鈍角となるように第2の導電層の長手方向と交差する方向に延びる傾斜部を有する、半導体記憶装置。 - 前記第1下層プレートは前記第1ドライバMOSトランジスタに重なるように形成され、前記第2下層プレートは前記第2ドライバMOSトランジスタに重なるように形成された、請求項1に記載の半導体記憶装置。
- ワード線と、
前記ワード線の延在方向と直交する方向に延びるビット線と、
前記ワード線の延在方向に順に並ぶ第1導電型の第1ウェル、第2導電型の第2ウェルおよび第1導電型の第3ウェルと、
前記第1ウェルに形成された第1ドライバMOSトランジスタと第1アクセスMOSトランジスタと、
前記第2ウェルに形成された第1ロードMOSトランジスタと第2ロードMOSトランジスタと、
前記第3ウェルに形成された第2ドライバMOSトランジスタと第2アクセスMOSトランジスタと、
前記第1ドライバMOSトランジスタと前記第2ドライバMOSトランジスタ、前記第1アクセスMOSトランジスタと前記第2アクセスMOSトランジスタおよび前記第1ロードMOSトランジスタと前記第2ロードMOSトランジスタを覆う層間絶縁膜と、
前記層間絶縁膜に形成され、前記第1ドライバMOSトランジスタ、前記第1アクセスMOSトランジスタおよび前記第1ロードMOSトランジスタの活性領域と、前記第2ドライバMOSトランジスタおよび前記第2ロードMOSトランジスタのゲートとを接続し、前記層間絶縁膜上で、前記第2ドライバMOSトランジスタおよび前記第2ロードMOSトランジスタのゲートとなる導電層とのなす角度が鈍角となるように前記導電層の長手方向と交差する方向に延びる傾斜部を有する第1局所配線と、
前記層間絶縁膜に形成され、前記第2ドライバMOSトランジスタ、前記第2アクセスMOSトランジスタおよび前記第2ロードMOSトランジスタの活性領域と、前記第1ドライバMOSトランジスタおよび前記第1ロードMOSトランジスタのゲートとを接続し、前記層間絶縁膜上で、前記第1ドライバMOSトランジスタおよび前記第1ロードMOSトランジスタのゲートとなる他の導電層とのなす角度が鈍角となるように前記他の導電層の長手方向と交差する方向に延びる傾斜部を有する第2局所配線と、
前記層間絶縁膜上に平面的に間隔をあけて形成され、それぞれ前記第1局所配線と前記第2局所配線の傾斜部を覆うように形成され、前記傾斜部に沿って延びる傾斜エッジ部を有する第1下層プレートと第2下層プレートと、
前記第1下層プレートと前記第2下層プレート上にそれぞれ誘電体膜を介して形成され、前記第1下層プレートと前記第2下層プレートとの間でそれぞれ第1と第2キャパシタを形成する上層プレートとを有する半導体記憶装置。 - 前記第1局所配線と前記第2局所配線は、前記層間絶縁膜に埋め込まれた埋め込み配線であり、
前記第1下層プレートと前記第2下層プレートは、それぞれ前記第1局所配線と前記第
2局所配線上に達し、
前記埋め込み配線は前記第1と第2下層プレートよりも厚い、請求項1から請求項3のいずれかに記載の半導体記憶装置。 - 前記第1局所配線と前記第2局所配線は、前記層間絶縁膜に埋め込まれた埋め込み配線であり、
前記第1局所配線と前記第2局所配線の表面と接触するように前記第1局所配線と前記第2局所配線上に前記第1下層プレートと前記第2下層プレートを延在させた、請求項1から請求項4のいずれかに記載の半導体記憶装置。 - 前記第1ドライバMOSトランジスタのゲートならびに前記第1ドライバMOSトランジスタおよび前記第1アクセスMOSトランジスタに共通の活性領域と、前記第2ドライバMOSトランジスタのゲートならびに前記第2ドライバMOSトランジスタおよび前記第2アクセスMOSトランジスタに共通の活性領域とのいずれか一方を含む領域上に前記第1キャパシタを形成し、他方を含む領域上に前記第2キャパシタを形成した、請求項1から請求項5のいずれかに記載の半導体記憶装置。
- 前記ビット線を前記ワード線よりも下層に配置する、請求項1から請求項6のいずれかに記載の半導体記憶装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003433992A JP4753534B2 (ja) | 2003-12-26 | 2003-12-26 | 半導体記憶装置 |
KR1020040105290A KR20050067003A (ko) | 2003-12-26 | 2004-12-14 | 반도체 기억장치 |
US11/016,905 US7064398B2 (en) | 2003-12-26 | 2004-12-21 | Semiconductor memory device |
US11/414,372 US7514737B2 (en) | 2003-12-26 | 2006-05-01 | Semiconductor memory device |
US12/396,130 US7791122B2 (en) | 2003-12-26 | 2009-03-02 | Semiconductor memory device |
US12/858,797 US8129771B2 (en) | 2003-12-26 | 2010-08-18 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003433992A JP4753534B2 (ja) | 2003-12-26 | 2003-12-26 | 半導体記憶装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010122734A Division JP2010183123A (ja) | 2010-05-28 | 2010-05-28 | 半導体装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2005191454A JP2005191454A (ja) | 2005-07-14 |
JP2005191454A5 JP2005191454A5 (ja) | 2007-02-15 |
JP4753534B2 true JP4753534B2 (ja) | 2011-08-24 |
Family
ID=34697749
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003433992A Expired - Fee Related JP4753534B2 (ja) | 2003-12-26 | 2003-12-26 | 半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (4) | US7064398B2 (ja) |
JP (1) | JP4753534B2 (ja) |
KR (1) | KR20050067003A (ja) |
Families Citing this family (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4753534B2 (ja) * | 2003-12-26 | 2011-08-24 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
JP4195409B2 (ja) * | 2004-04-09 | 2008-12-10 | 株式会社東芝 | 半導体記憶装置 |
US20050275043A1 (en) * | 2004-06-10 | 2005-12-15 | Chien-Chao Huang | Novel semiconductor device design |
US7921400B1 (en) | 2005-07-20 | 2011-04-05 | Integrated Device Technology, Inc. | Method for forming integrated circuit device using cell library with soft error resistant logic cells |
JP2007103862A (ja) | 2005-10-07 | 2007-04-19 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2007287959A (ja) * | 2006-04-18 | 2007-11-01 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
US7864561B2 (en) * | 2006-07-28 | 2011-01-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Cell structure with buried capacitor for soft error rate improvement |
US8853791B2 (en) * | 2006-11-06 | 2014-10-07 | Infineon Technologies Ag | SRAM memory cell having a dogleg shaped gate electrode structure |
JP5109403B2 (ja) * | 2007-02-22 | 2012-12-26 | 富士通セミコンダクター株式会社 | 半導体記憶装置およびその製造方法 |
JP5223302B2 (ja) * | 2007-11-08 | 2013-06-26 | 富士通セミコンダクター株式会社 | 半導体装置 |
JP5182291B2 (ja) | 2007-11-12 | 2013-04-17 | 富士通セミコンダクター株式会社 | 半導体装置 |
JP5386819B2 (ja) | 2007-12-14 | 2014-01-15 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
KR101426486B1 (ko) * | 2008-07-17 | 2014-08-05 | 삼성전자주식회사 | 테스트 장치 및 반도체 집적 회로 장치 |
KR101409372B1 (ko) * | 2008-07-17 | 2014-06-18 | 삼성전자 주식회사 | 테스트 장치 및 반도체 집적 회로 장치 |
US8390033B2 (en) * | 2009-02-23 | 2013-03-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal structure for memory device |
US8189368B2 (en) * | 2009-07-31 | 2012-05-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Cell structure for dual port SRAM |
JP5408455B2 (ja) * | 2011-03-23 | 2014-02-05 | 株式会社東芝 | 半導体記憶装置 |
JP5711612B2 (ja) * | 2011-05-24 | 2015-05-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US10497402B2 (en) | 2012-03-30 | 2019-12-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Apparatus for high speed ROM cells |
US8743580B2 (en) * | 2012-03-30 | 2014-06-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Apparatus for high speed ROM cells |
US8766256B2 (en) * | 2012-06-12 | 2014-07-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | SiGe SRAM butted contact resistance improvement |
US9041117B2 (en) * | 2012-07-31 | 2015-05-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | SRAM cell connection structure |
US9418896B2 (en) | 2014-11-12 | 2016-08-16 | Samsung Electronics Co., Ltd. | Semiconductor device and fabricating method thereof |
JP2017069420A (ja) * | 2015-09-30 | 2017-04-06 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
US10163925B2 (en) * | 2016-03-18 | 2018-12-25 | Toshiba Memory Corporation | Integrated circuit device |
WO2018130931A1 (en) * | 2017-01-13 | 2018-07-19 | Semiconductor Energy Laboratory Co., Ltd. | Storage device, semiconductor device, electronic component, and electronic device |
CN109841244A (zh) * | 2017-11-24 | 2019-06-04 | 中国电子产品可靠性与环境试验研究所 | 抗单粒子翻转的静态随机存取存储器单元 |
WO2020139895A1 (en) | 2018-12-24 | 2020-07-02 | The Trustees Of Columbia University In The City Of New York | Circuits and methods for in-memory computing |
US10964356B2 (en) * | 2019-07-03 | 2021-03-30 | Qualcomm Incorporated | Compute-in-memory bit cell |
US11631455B2 (en) | 2021-01-19 | 2023-04-18 | Qualcomm Incorporated | Compute-in-memory bitcell with capacitively-coupled write operation |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5194749A (en) * | 1987-11-30 | 1993-03-16 | Hitachi, Ltd. | Semiconductor integrated circuit device |
US5145799A (en) * | 1991-01-30 | 1992-09-08 | Texas Instruments Incorporated | Stacked capacitor SRAM cell |
DE69213973T2 (de) * | 1991-01-30 | 1997-02-13 | Texas Instruments Inc | SRAM-Zelle mit geschichteter Kapazität |
JP3033385B2 (ja) * | 1993-04-01 | 2000-04-17 | 日本電気株式会社 | 半導体メモリセル |
JP3535615B2 (ja) * | 1995-07-18 | 2004-06-07 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
JP2002076143A (ja) | 2000-08-31 | 2002-03-15 | Mitsubishi Electric Corp | 半導体装置 |
JP2002176112A (ja) * | 2000-12-08 | 2002-06-21 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
CN101174633A (zh) * | 2001-01-30 | 2008-05-07 | 株式会社日立制作所 | 半导体集成电路器件及其制造方法 |
JP4024495B2 (ja) | 2001-07-05 | 2007-12-19 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
JP2003297954A (ja) * | 2002-01-29 | 2003-10-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2005072185A (ja) * | 2003-08-22 | 2005-03-17 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP4753534B2 (ja) * | 2003-12-26 | 2011-08-24 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
-
2003
- 2003-12-26 JP JP2003433992A patent/JP4753534B2/ja not_active Expired - Fee Related
-
2004
- 2004-12-14 KR KR1020040105290A patent/KR20050067003A/ko not_active Application Discontinuation
- 2004-12-21 US US11/016,905 patent/US7064398B2/en active Active
-
2006
- 2006-05-01 US US11/414,372 patent/US7514737B2/en active Active
-
2009
- 2009-03-02 US US12/396,130 patent/US7791122B2/en active Active
-
2010
- 2010-08-18 US US12/858,797 patent/US8129771B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US7514737B2 (en) | 2009-04-07 |
JP2005191454A (ja) | 2005-07-14 |
US7064398B2 (en) | 2006-06-20 |
US20050141265A1 (en) | 2005-06-30 |
US20100308417A1 (en) | 2010-12-09 |
US8129771B2 (en) | 2012-03-06 |
US7791122B2 (en) | 2010-09-07 |
US20090189209A1 (en) | 2009-07-30 |
US20060192254A1 (en) | 2006-08-31 |
KR20050067003A (ko) | 2005-06-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4753534B2 (ja) | 半導体記憶装置 | |
JP4375598B2 (ja) | フルcmos sramセル | |
JP3285438B2 (ja) | 半導体記憶装置 | |
US7777263B2 (en) | Semiconductor integrated circuit device comprising SRAM and capacitors | |
US6710412B2 (en) | Static semiconductor memory device | |
JP2004013920A (ja) | 半導体記憶装置 | |
KR100473457B1 (ko) | 반도체 기억장치 | |
JPH1032263A (ja) | Cmos型スタティックメモリ | |
US5610856A (en) | Semiconductor integrated circuit device | |
US6781869B2 (en) | Semiconductor memory | |
US6507124B2 (en) | Semiconductor memory device | |
JPH09270469A (ja) | 半導体メモリ装置 | |
KR100377082B1 (ko) | 반도체 장치 | |
JP2005183420A (ja) | 半導体集積回路装置 | |
US6407463B2 (en) | Semiconductor memory device having gate electrode, drain-drain contact, and drain-gate contact layers | |
US6455899B2 (en) | Semiconductor memory device having improved pattern of layers and compact dimensions | |
JP2010183123A (ja) | 半導体装置 | |
US6538338B2 (en) | Static RAM semiconductor memory device having reduced memory | |
US6713886B2 (en) | Semiconductor device | |
JP2001308204A (ja) | 半導体記憶装置 | |
JP4579506B2 (ja) | 半導体記憶装置 | |
JP4029260B2 (ja) | 半導体装置、メモリシステムおよび電子機器 | |
JPH07161843A (ja) | Sram装置 | |
JP2001291783A (ja) | 半導体記憶装置 | |
JP2010153893A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061225 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061225 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090812 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090825 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091022 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100330 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100527 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100527 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110517 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110524 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140603 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4753534 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |