JP4375598B2 - フルcmos sramセル - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体素子に関するものであり、特に、フルCMOS SRAMセルに関するものである。
【0002】
【従来の技術】
半導体記憶素子のうち、SRAMは、DRAMに比べて電力消耗が低く、動作速度が速い長所を有する。したがって、SRAMは、コンピュータのキャッシュメモリ素子または携帯用電子製品に広く使われている。
【0003】
SRAMのメモリセルは、大きく二つに分かれる。その一つは、高抵抗を負荷素子として採択する高抵抗セル(high load resistor cell)であり、他の一つは、PMOSトランジスタを負荷素子として採択するCMOSセルである。
【0004】
CMOSセルは、さらに二つに分かれる。その一つは、薄膜トランジスタを負荷素子として採択する薄膜トランジスタセルであり、他の一つは、バルクトランジスタを負荷素子として採択するフルCMOSセルである。
【0005】
図1は、一般的なCMOS SRAMセルの等価回路図である。
【0006】
図1を参照すると、CMOS SRAMセルは、一対の駆動トランジスタ(a pair of driver transistors)TD1、TD2、一対の伝送トランジスタ(a pair of transfer transistors)TA1、TA2、及び一対の負荷トランジスタ(a pair of load transistors)TL1、TL2、で構成される。ここで、前記一対の駆動トランジスタTD1、TD2及び一対の伝送トランジスタTA1、TA2は、すべてNMOSトランジスタである一方、前記一対の負荷トランジスタTL1、TL2は、すべてPMOSトランジスタである。
【0007】
前記第1駆動トランジスタTD1と第1伝送トランジスタTA1は、互いに直列接続される。前記第1駆動トランジスタTD1のソース領域は、接地ライン(ground line:Vss)と接続され、前記第1伝送トランジスタTA1のドレイン領域は、第1ビットラインBLと接続される。これと同じように、前記第2駆動トランジスタTD2と第2伝送トランジスタTA2も互いに直列接続される。そして、前記第2駆動トランジスタTD2のソース領域は、前記接地ラインVssと接続され、前記第2伝送トランジスタTA2のドレイン領域は、第2ビットライン/BLと接続される。
【0008】
一方、前記第1負荷トランジスタTL1のソース領域及びドレイン領域は、各々電源線(power line:Vcc)及び前記第1駆動トランジスタTD1のドレイン領域と接続される。これと同じように、前記第2負荷トランジスタTL2のソース領域及びドレイン領域は、各々電源線Vcc及び第2駆動トランジスタTD2のドレイン領域と接続される。前記第1負荷トランジスタTL1のドレイン領域、前記第1駆動トランジスタTD1のドレイン領域及び前記第1伝送トランジスタTA1のソース領域は、第1ノードN1に該当する。また、前記第2負荷トランジスタTL2のドレイン領域、前記第2駆動トランジスタTD2のドレイン領域及び前記第2伝送トランジスタTA2のソース領域は、第2ノードN2に該当する。前記第1駆動トランジスタTD1のゲート電極及び第1負荷トランジスタTL1のゲート電極は、前記第2ノードN2と接続され、前記第2駆動トランジスタTD2のゲート電極及び第2負荷トランジスタTL2のゲート電極は、前記第1ノードN1と接続される。また、前記第1及び第2伝送トランジスタTA1、TA2のゲート電極は、ワードラインWLと接続される。
【0009】
上述のCMOS SRAMセルは、負荷抵抗セル(load resistor cell)に比べて少ない待機電流を示すと共に大きいノイズマージン(large noise margin)を示す。したがって、CMOS SRAMセルは、低い電源電圧が要求される高性能SRAMに広く使用される。
【0010】
図1に示したCMOS SRAMセルの等価回路図は、様々な形態で半導体基板に実現することができる。特に、フルCMOS SRAMセルは、負荷抵抗セルまたは薄膜トランジスタセルに比べてより大きな面積を占める短所を有する。そのため、フルCMOS SRAMセルを採択するSRAM素子の集積度を増加させるために、縮小可能なフルCMOS SRAMセルを設計することが常に要求される。また、SRAMセルの接地ラインの電気的な抵抗が高ければ、SRAMセルのノイズマージンが減少し、低電圧動作特性も不安定となる。したがって、SRAMセルを縮小させるに際には、接地ラインの抵抗を減少させることが要求される。
【0011】
【発明が解決しようとする課題】
本発明の課題は、低い電源電圧に適するフルCMOS SRAMセルを提供することにある。
【0012】
本発明の他の課題は、高集積SRAM素子に適するフルCMOS SRAMセルを提供することにある。
【0013】
【課題を解決するための手段】
上述の課題を解決するために本発明は、フルCMOS SRAMセルを提供する。本発明の一特徴は、クロスカップルされた(cross‐coupled)二つのインバーターで構成されるラッチ回路を実現するために、二つの導電層で形成された配線を使用してコンパクトなセルを実現することにある。また、本発明の他の特徴は、互いに隣り合うセルが共有するコンタクトホールの個数を増加させてコンパクトなセルを実現させることにある。これに加えて、本発明の、または他の特徴は、互いに隔離された一対の伝送ゲート電極の上部面と直接接触する一直線のワードラインを配置してワードライン及び伝送ゲート電極の間のコンタクト抵抗を減少させることにある。さらに、本発明のさらに他の特徴は、互いに隣り合う二つのセル上に配置された二つの接地ラインを互いに接続させて各セルに印加される実質的な接地電位を低めることにある。
【0014】
本発明の一態様によると、半導体基板に第1及び2活性領域が配置される。前記第1及び第2活性領域の上部をこれら第1及び第2活性領域の間を跨ぐように横切り、一対のゲート電極、すなわち、第1及び第2ゲート電極が配置される。前記第1及び第2ゲート電極は、互いに並行に配置される。これによって、前記第1活性領域に一対の負荷トランジスタが形成され、前記第2活性領域に一対の駆動トランジスタが形成される。結果的に、前記第1及び第2ゲート電極の間の前記第1活性領域は、電源電圧が印加される共通ソース領域に該当する。また、前記第1ゲート電極と隣接して前記電源ソース領域の反対側に位置した前記第1活性領域は、第1負荷トランジスタのドレイン領域に該当し、前記第2ゲート電極と隣接して前記電源ソース領域の反対側に位置した前記第1活性領域は、第2負荷トランジスタのドレイン領域に該当する。これと同じように、前記第1及び第2ゲート電極の間の前記第2活性領域は、接地される共通ソース領域に該当する。また、前記第1ゲート電極と隣接して前記接地ソース領域の反対側に位置した前記第2活性領域は、第1駆動トランジスタのドレイン領域に該当し、前記第2ゲート電極と隣接して前記接地ソース領域の反対側に位置した前記第2活性領域は、第2駆動トランジスタのドレイン領域に該当する。
【0015】
前記第1負荷トランジスタのドレイン領域は、第1ノードラインを通じて前記第1駆動トランジスタのドレイン領域と電気的に接続される。これによって、前記第1負荷トランジスタ及び前記第1駆動トランジスタは、直列接続されて第1インバーターを構成する。前記第1ノードラインは、前記第1ゲート電極と並行に配置される。前記第1ノードラインは、前記第1及び第2活性領域の間の素子分離膜の上部面と接触されるように配置されることが望ましい。前記第2負荷トランジスタのドレイン領域は、第2ノードラインを通じて前記第2駆動トランジスタのドレイン領域と電気的に接続される。これによって、前記第2負荷トランジスタ及び前記第2駆動トランジスタは、直列接続されて第2インバーターを構成する。前記第2ノードラインは、前記第2ゲート電極と並行に配置される。前記第2ノードラインは、前記第1及び第2活性領域の間の素子分離膜の上部面と接触されるように配置されることが望ましい。
【0016】
前記第1ノードライン及び前記第2ゲート電極の上部をこれらの間を面方向に横切るように第1局部配線が配置される。前記第1局部配線の一端は、前記第1ノードラインの所定の領域を露出させる第1ノードコンタクトホールを通じて前記第1ノードラインと電気的に接続され、前記第1局部配線の他の端は、前記第2ゲート電極の所定の領域を露出させる第2ノードコンタクトホールを通じて前記第2ゲート電極と電気的に接続される。また、前記第2ノードライン及び前記第1ゲート電極の上部をこれらの間を面方向に横切るように第2局部配線が配置される。前記第2局部配線の一端は、前記第2ノードラインの所定の領域を露出させる第3ノードコンタクトホールを通じて前記第2ノードラインと電気的に接続され、前記第2局部配線の他の端は、前記第1ゲート電極の所定の領域を露出させる第4ノードコンタクトホールを通じて前記第1ゲート電極と電気的に接続される。これによって、前記第1及び第2インバーターがクロスカップルされて一つのラッチ回路を構成する。
【0017】
前記第1及び第2ノードコンタクトホールは、前記第2活性領域と重畳するように配置することができる。また、前記第3及び第4ノードコンタクトホールは、前記第1活性領域と重畳するように配置することができる。
【0018】
本発明の他の態様によると、半導体基板に第1及び第2活性領域が配置される。前記第1及び第2活性領域の上部をこれらの間を面方向に横切るように第1及び第2ゲート電極が配置される。前記第1及び第2ゲート電極は、互いに並行に配置される。前記第2活性領域は、前記第1活性領域と並行した駆動トランジスタ活性領域と、前記駆動トランジスタ活性領域の両端からそれぞれ前記第1活性領域から離れる方向へ延長されて前記第1活性領域の反対側の、前記第1活性領域から離れた側に位置する第1及び第2伝送トランジスタ活性領域とを含む。
【0019】
前記第1及び第2伝送トランジスタ活性領域の上部を横切るように一直線のワードラインが配置される。前記ワードラインは、前記第1及び第2ゲート電極と垂直な方向に配置される。前記ワードライン及び前記第1伝送トランジスタ活性領域の、積層方向の間に第3ゲート電極が介される(挟まれる)。前記第3ゲート電極の上部面は、前記ワードラインと直接接触される。これと同じように、前記ワードライン及び前記第2伝送トランジスタ活性領域の間に第4ゲート電極が介される。前記第4ゲート電極の上部面は、前記ワードラインと直接接触される。前記第3ゲート電極及び前記第4ゲート電極は、一つのセル内で互いに分離され、前記ワードラインを通じて互いに電気的に接続される。
【0020】
本発明のさらに他の態様によると、半導体基板に第1及び第2活性領域が配置される。前記第2活性領域は、前記第1活性領域と並行した駆動トランジスタ活性領域と、前記駆動トランジスタ活性領域の中心部から前記第1活性領域から離れる方向に延長されて前記第1活性領域の反対側の、前記第1活性領域から離れた側に位置する接地ソース領域と、この接地ソース領域と同じように前記駆動トランジスタ活性領域の両端から前記第1活性領域から離れる方向に延長されて前記第1活性領域の反対側に位置する第1及び第2伝送トランジスタ活性領域とを含む。前記第1及び第2伝送トランジスタ活性領域の上部をこれらの間を横切るように接地ラインが配置される。また、前記接地ラインの所定の領域は、隣り合うセルに向けて延長される。したがって、互いに隣り合う二つのセル上に配置された二つの並行した接地ラインは、互いに電気的に接続される。前記接地ラインの延長部は、前記接地ソース領域の所定の領域を露出させる接地ラインコンタクトホールを通じて前記接地ソース領域と電気的に接続される。
【0021】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。しかし、本発明は、ここで説明する実施形態に限定されず、他の形態で具体化することもできる。むしろ、ここで紹介する実施形態は、開示した内容を完璧で完全にすることができるように、そして当業者に本発明の思想が十分に伝えられるようにするために提供されるものである。図面において、層及び領域の厚さは、見易くするために誇張されたものである。また、層が他の層、または基板の「上」ないし「上部」にあると言う場合には、それは、層が他の層、または基板上に直接形成されることが可能、またはこれらの間に第3の層を介させることも可能であるという意味である。明細書の全体にわたって同一の参照番号で表示された部分は、同一の構成要素を示す。
【0022】
図2乃至図6は、本発明によるフルCMOS SRAMセルを説明するための平面図である。ここで、各図面は四つの単位セルを示す。y軸に沿って互いに隣り合う二つの単位セルは、x軸に対して対称になるように配列される。y軸に沿って互いに隣り合う前記一対の単位セルはx軸及びy軸に沿って2次元的に配列されてセルアレイ領域を構成する。一方、x軸に沿って互いに隣り合う二つの単位セルはy軸に対して対称になることもできる。このように、図2乃至図6は、x軸方向、y軸方向に繰り返し現れる複数のセルのうち、四つのセルのみ切り出して示している。なお、本明細書中、隣り合うセルとは、セルが繰り返される方向(本実施形態においてはx軸方向とy軸方向)に隣り合うセルのことを言い、互いに境界を挟んで対称なセル同士のことを言う。
【0023】
図2を参照すると、半導体基板に互いに離隔された第1及び第2活性領域35A、35Bが配置される。前記第1活性領域35Aは、x軸と並行に配置され、前記第2活性領域35Bは、前記第1活性領域35Aに対向して並行に配置される。前記第1及び第2活性領域35A、35Bの上部をこれら前記第1及び第2活性領域35A、35Bの間を跨いで横切るように第1ゲート電極39Aが配置される。また、前記第1及び第2活性領域35A、35Bの上部をこれら前記第1及び第2活性領域35A、35Bの間を跨いで横切るように第2ゲート電極39Bが配置される。前記第1及び第2ゲート電極39A、39Bは、互いに並行に配置される。こうして、前記第1活性領域35Aに第1及び第2負荷トランジスタ(図1のTL1及びTL2)が実現される。これと同じように、前記第2活性領35Bに第1及び第2駆動トランジスタ(図1のTD1及びTD2)が実現される。前記第1及び第2ゲート電極39A、39Bの間にある前記第1活性領域35Aの部分、すなわち第1活性領域の中心部は、これらの第1及び第2ゲート電極39A、39B、第1活性領域35Aに対してx軸に対称な第1及び第2ゲート電極ならびに第1活性領域を有する隣り合うセルに向けて当該隣のセルの第1活性領域まで延長される延長部を含み、前記第1及び第2負荷トランジスタTL1、TL2の共通ソース領域の役割を果たす。前記共通ソース領域には、電源電圧が印加される。
【0024】
前記第2活性領域35Bは、前記1及び第2ゲート電極39A、38Bを横切るように前記第1活性領域35Aと並行した駆動トランジスタ活性領域と、前記第1及び第2ゲート電極39A、39Bの間にある前記駆動トランジスタ活性領域の部分、すなわち前記駆動トランジスタ活性領域の中心部から、前記第1活性領域35Aから離れる方向に延長された接地ソース領域(第3延長部)とを含む。これに加えて、前記第2活性領域35Bは、前記駆動トランジスタ活性領域の両端から、前記第1活性領域35Aから離れる方向に延長された第1及び第2伝送トランジスタ活性領域(第1延長部及び第2延長部)を含む。前記接地ソース領域、第1伝送トランジスタ活性領域及び第2伝送トランジスタ活性領域は、前記第1活性領域35Aの反対側に位置する隣りのセルの接地ソース領域、第1伝送トランジスタ活性領域及び第2伝送トランジスタ活性領域とそれぞれ接するように延長される。前記接地ソース領域は、前記第1及び第2駆動トランジスタTD1、TD2の共通ソース領域に該当する。
【0025】
前記第2活性領域35Bの第1領域、すなわち、前記第1伝送トランジスタ活性領域の所定の領域を横切って第3ゲート電極39C´が配置される。また、前記第2活性領域の第2領域、すなわち、前記第2伝送トランジスタ活性領域の所定の領域を横切って第4ゲート電極39C"が配置される。結果的に、前記第1伝送トランジスタ活性領域に第1伝送トランジスタ(図1のTA1)が実現され、前記第2伝送トランジスタ活性領域に第2伝送トランジスタ(図1のTA2)が実現される。前記第3及び第4ゲート電極39C´、39C"は、x軸と並行するように配置される。前記接地ソース領域は、離間された前記第3及び第4ゲート電極39C´、39C"の間を通過するように配置されることが望ましい。
【0026】
前記第1及び第2負荷トランジスタTL1、TL2は、PMOSトランジスタであり、前記第1及び第2駆動トランジスタTD1、TD2及び前記第1及び第2伝送トランジスタTA1、TA2は、NMOSトランジスタであることが望ましい。また、前記第1乃至第4ゲート電極39A、39B、39C´、39C"は、第1導電膜から形成する。
【0027】
図3を参照すると、前記第2ゲート電極39Bと反対側の位置における前記第1ゲート電極39Aと隣接した前記第1活性領域35Aの一端は、第1ノードライン58N´を通じて前記第1及び第3ゲート電極39A、39C´の間の前記第2活性領域35Bの部分と電気的に接続される。これによって、前記第1負荷トランジスタTL1及び前記第1駆動トランジスタTD1が直列接続されて第1インバーターを構成する。前記第1ノードライン58N´は、前記第1ゲート電極39Aと並行に配置される。また、前記第1ノードライン58N´は、前記第1及び第2活性領域35A、35Bの間の素子分離膜(図示せず)の上部面と直接接触することが望ましい。これと同じように、前記第1ゲート電極39Aと反対側の位置における前記第2ゲート電極39Bと隣接した前記第1活性領域35Aの他の端は、第2ノードライン58N"を通じて前記第2及び第4ゲート電極39B、39C"の間の前記第2活性領域35Bの部分と電気的に接続される。これによって、前記第2負荷トランジスタTL2及び前記第2駆動トランジスタTD2が直列接続されて第2インバーターを構成する。前記第2ノードライン58N"は、前記第2ゲート電極39Bと並行に配置される。また、前記第2ノードライン58N"は、前記第1及び第2活性領域35A、35Bの間の素子分離膜の上部面と直接接触することが望ましい。
【0028】
さらに、前記第3及び第4ゲート電極39C´、39C"上に一直線のワードライン58Wが配置される。前記ワードライン58Wは、x軸と並行し、前記第3及び第4ゲート電極39C´、39C"の上部面と直接接触する。したがって、前記第3及び第4ゲート電極39C´、39C"は、前記ワードライン58Wを通じて互いに電気的に接続される。前記第1及び第2ノードライン58N´、58N"と前記ワードライン58Wは、第2導電膜から形成される。結果的に、前記ワードライン58W及び前記第3ゲート電極39C´の間のコンタクト抵抗はもちろん前記ワードライン58W及び前記第4ゲート電極39C"の間のコンタクト抵抗が著しく低減されるので、読み出しモードまたは書き込みモードで早いアクセス時間を得ることができる。
【0029】
図4を参照すると、前記第1ノードライン58N´の所定の領域は、第1ノードコンタクトホール63NAにより露出され、前記第2ゲート電極39Bの所定の領域は、第2ノードコンタクトホール63NBにより露出される。また、前記第2ノードライン58N″の所定の領域は、第3ノードコンタクトホール63NCにより露出され、前記第1ゲート電極39Aの所定の領域は、第4ノードコンタクトホール63NDにより露出される。前記第1及び第2ノードコンタクトホール63NA、63NBのうち少なくとも前記第2ノードコンタクトホール63NBは、図4に示したように、前記第2活性領域35Bと重畳されるように配置することができる。これと同じように、前記第3及び第4ノードコンタクトホール63NC、63NDのうち少なくとも前記第4ノードコンタクトホール63NDは、前記第1活性領域35Aと重畳されるように配置することができる。
【0030】
続いて、前記第1活性領域35Aの延長部は、電源線コンタクトホール63Cにより露出される。第1活性領域35Aの延長部は、隣のセルの第1活性領域の延長部に接続されており、したがって、前記電源線コンタクトホール63Cは、互いに隣り合う二つのセルにより共有される。また、隣り合うセル同士の境界に位置する前記接地ソース領域の最後の端は、接地ラインコンタクトホール63Sにより露出される。接地ソース領域は、隣のセルの接地ソース領域に接続されており、したがって、前記接地ラインコンタクトホール63Sも互いに隣り合う二つのセルにより共有される。これに加えて、隣り合うセル同士の境界に位置する前記第1及び第2伝送トランジスタ活性領域の最後の端は、各々第1及び第2ビットラインパッドコンタクトホール63B´、63B″により露出される。前記第1及び第2伝送トランジスタ活性領域の最後の端は、隣のセルの第1及び第2伝送トランジスタ活性領域にそれぞれ接続されており、したがって、前記第1及び第2ビットラインパッドコンタクトホール63B´、63B″も互いに隣り合う二つのセルにより共有される。
【0031】
前記第1乃至第4ノードコンタクトホール63NA、63NB、63NC、63ND、前記電源線コンタクトホール63C、前記接地ラインコンタクトホール63S、及び前記第1及び第2ビットラインパッドコンタクトホール63B´、63B″は、コンタクトプラグにより満たすことができる。
【0032】
上述のように本発明によるフルCMOS SRAMセルは、8個のコンタクトホールを含む。これら8個のコンタクトホールのうちの4個のコンタクトホールは、互いに隣り合う二つのセルにより共有される。したがって、コンパクトなセルを実現することが可能である。
【0033】
図5を参照すると、前記第1及び第2ノードコンタクトホール63NA、63NBは、第1局部配線73I´により覆われる。前記第1局部配線73I´は、前記ワードライン58Wと並行に配置され、前記第1ノードライン58N´及び前記第2ゲート電極39Bを横切る。したがって、前記第1ノードライン58N´は、前記第1局部配線73I´を通じて前記第2ゲート電極39Bと電気的に接続される。なお、第1局部配線73I´と第1ゲート電極39Aとの間には絶縁層が介されており、これらの間に電気的な接触はない。これと同じように、前記第3及び第4ノードコンタクトホール63NC、63NDは、第2局部配線73I″により覆われる。前記第2局部配線73I″は、前記ワードライン58Wと並行に配置され、前記第2ノードライン58N″及び前記第1ゲート電極39Aを横切る。したがって、前記第2ノードライン58N″は、前記第2局部配線73I″を通じて前記第1ゲート電極39Aと電気的に接続される。なお、第2局部配線73I″と第2ゲート電極39Bとの間には絶縁層が介されており、これらの間に電気的な接触はない。結果的に、前記第1及び第2インバーターは、前記第1及び第2局部配線73I´、73I″によりクロスカップルされてラッチ回路を実現する。ここで、前記第1及び第2局部配線73I´、73I″は、前記第1及び第2ノードライン58N´、58N″と異なる導電膜から形成されてるので、セル面積を減少させることができる。
【0034】
これに加えて、前記電源線コンタクトホール63Cは、前記ワードラインと並行に配置される電源線73Cにより覆われる。前記電源線73Cは、互いに隣り合う二つのセルにより共有される。また、前記ワードライン58Wの上部に接地ライン73Sが配置される。前記接地ライン73Sは、前記ワードライン58Wと並行に配置される。前記接地ライン73Sの所定の領域は、隣り合うセルに形成された接地ラインに向けて自身に垂直な方向に延長されて前記接地ラインコンタクトホール63Sを覆う。したがって、互いに隣り合う二つのセル上に配置された二つの接地ライン73Sは、互いに電気的に接続され、前記接地ラインコンタクトホール63Sを通じて前記接地ソース領域と電気的に接続される。結果的に、互いに隣り合う二つのセルは、接地ライン73Sを共有する。すなわち、各セルは、二つの接地ライン73Sと電気的に接続される。これによって、各セルと接続された接地ライン抵抗が著しく低減されて低電圧特性のようなセル特性を安定化させる。
【0035】
前記第1及び第2局部配線73I´、73I″、前記電源線73C及び前記接地ライン73Sは、第3導電膜から形成される。
【0036】
図6を参照すると、前記第1及び第2ビットラインパッドコンタクトホール63B´、63B″上に各々第1及び第2ビットラインコンタクトホール79B´、79B″が位置する。前記第1及び第2ビットラインコンタクトホール79B´、79B″は、各々第1及び第2ビットラインコンタクトプラグにより満たされる。
【0037】
続いて、第1及び第2ビットライン83B´、83B″がそれぞれ前記電源線73C及び前記接地ライン73Sの上部を直角に横切るように一直線に配置される。前記第1ビットライン83B´は、前記第1ビットラインコンタクトホール79B´を覆い、前記第2ビットライン83B″は、前記第2ビットラインコンタクトホール79B″を覆う。したがって、前記第1ビットライン83B´は、前記第1ビットラインコンタクトホール79B´及び第1ビットラインパッドコンタクトホール63B´を通じて前記第1伝送トランジスタ活性領域の最後の端に位置する隣り合うセルとの境界の部分、すなわち、前記第1伝送トランジスタTA1のドレイン領域と電気的に接続される。これと同じように、前記第2ビットライン83B″は、前記第2ビットラインコンタクトホール79B″及び第2ビットラインパッドコンタクトホール63B″を通じて前記第2伝送トランジスタ活性領域の最後の端に位置する隣り合うセルとの境界の部分、すなわち前記第2伝送トランジスタTA2のドレイン領域と電気的に接続される。
【0038】
以下、本発明によるフルCMOS SRAMセルの製造方法を説明する。
【0039】
図2、図7a、図7b及び図7cを参照すると、半導体基板31に互いに隣接するPウェル32P及びNウェル32Nを形成する。前記結果物の所定の領域に素子分離膜33を形成して第1及び第2活性領域35A、35Bを限定する。前記Pウェル及びNウェル32P、32Nを形成するための工程は、前記素子分離膜33を形成した後に実施することもできる。前記第1活性領域35Aは、前記Nウェル32N内に形成され、前記第2活性領域35Bは、前記Pウェル32P内に形成される。前記素子分離膜33は、通常の素子分離技術、例えば、トレンチ素子分離技術を使用して形成することができる。前記第1及び第2活性領域35A、35Bの表面上にゲート絶縁膜37を形成する。前記ゲート絶縁膜37を含む半導体基板の全面に第1導電膜を形成する。前記第1導電膜は、ドーピングされたポリシリコン膜または耐火性金属ポリサイド膜で形成することができる。
【0040】
前記第1導電膜をパターニングして前記第1及び第2活性領域35A、35Bの上部を横切る第1及び第2ゲート電極39A、39Bを形成すると同時に、前記第2活性領域35Bの第1及び第2領域の上部を横切る第3及び第4ゲート電極39C´、39C″を形成する。前記第1及び第2ゲート電極39A、39Bは、互いに並行に形成され、前記第3及び第4ゲート電極39C´、39C″は、前記第1及び第2ゲート電極39A、39Bに垂直な方向に並行に形成される。前記第1ゲート電極39Aは、第1負荷トランジスタ(図1のTL1)及び第1駆動トランジスタ(図1のTD1)の共通ゲート電極の役割を果たし、前記第2ゲート電極39Bは、第2負荷トランジスタ(図1のTL2)及び第2駆動トランジスタ(図1のTD2)の共通ゲート電極の役割を果たす。また、前記第3ゲート電極39C´は、第1伝送トランジスタ(図1のTA1)のゲート電極の役割を果たし、前記第4ゲート電極39C″は、第2伝送トランジスタ(図1のTA1)のゲート電極の役割を果たす。
【0041】
図3、図8a、図8b及び図8cを参照すると、前記第1乃至第4ゲート電極39A、39B、39C´、39C″及び前記素子分離膜33をイオン注入マスクとして使用して前記第2活性領域35Bにn型不純物イオンを注入してn型低濃度ソース/ドレイン領域を形成する。次に、前記第1及び第2ゲート電極39A、39B及び前記素子分離膜33をイオン注入マスクとして使用して前記第1活性領域35Aにp型不純物イオンを注入してp型低濃度ソース/ドレイン領域を形成する。前記第1乃至第4ゲート電極39A、39B、39C´、39C″の側壁上に通常の方法を使用してスペーサ41を形成する。この時に、前記低濃度ソース/ドレイン領域上に残存するゲート絶縁膜37が過度エッチングされて前記低濃度ソース/ドレイン領域を露出させることができる。
【0042】
続いて、前記第1乃至第4ゲート電極39A、39B、39C´、39C″、前記素子分離膜33、及び前記スペーサ41をイオン注入マスクとして使用して前記第2活性領域35Bにn型不純物イオンを注入してn型高濃度ソース/ドレイン領域を形成する。次に、前記第1及び第2ゲート電極39A、39B、前記素子分離膜33及び前記スペーサ41をイオン注入マスクとして使用して前記第1活性領域35Aにp型不純物イオンを注入してp型高濃度ソース/ドレイン領域を形成する。これによって、前記第1活性領域35AにLDD形態を有するp型のソース/ドレイン領域が形成され、前記第2活性領域35BにLDD形態を有するn型のソース/ドレイン領域が形成される。
【0043】
さらに具体的に、前記第1及び第2ゲート電極39A、39Bの間にある第2活性領域35Bの部分に第1及び第2駆動トランジスタTD1、TD2の共通ソース領域、すなわち、n型の接地ソース領域43S´が形成されるまた、前記第1及び第3ゲート電極39A、39C´の間にある第2活性領域35Bの部分に第1駆動トランジスタTD1のドレイン領域43D´が形成される。これと同じように、前記第2及び第4ゲート電極39B、39C″の間にある第2活性領域35Bの部分に第2駆動トランジスタTD2のドレイン領域43D´が形成される。前記第1及び第2駆動トランジスタTD1、TD2のドレイン領域43D´は、第1及び第2伝送トランジスタTA1、TA2のソース領域43S″に該当する。これに加えて、前記第2活性領域35Bの両最後の端に前記第1及び第2伝送トランジスタTA1、TA2のドレイン領域43D″が形成される。さらに、前記第1及び第2ゲート電極39A、39Bの間にある第1活性領域35Aの部分に前記第1及び第2負荷トランジスタTL1、TL2の共通ソース領域、すなわち、電源ソース領域(図示せず)が形成される。また、前記第1活性領域35Aの両端に前記第1及び第2負荷トランジスタTL1、TL2のドレイン領域45Dが形成される。
【0044】
前記ソース/ドレイン領域を有する半導体基板の全面上に第1層間絶縁膜50を形成する。前記第1層間絶縁膜50は、エッチング阻止膜47及び第1絶縁膜49を順番に積層して形成することが望ましい。前記エッチング阻止膜47は、前記第1絶縁膜49に対してエッチング選択比を有する絶縁膜で形成することが望ましい。例えば、前記エッチング阻止膜47は、シリコン窒化膜で形成し、前記第1絶縁膜49は、シリコン酸化膜で形成することが望ましい。これに加えて、前記第1層間絶縁膜50は、前記第1絶縁膜49上に積層された研磨阻止膜(図示せず)をさらに含むこともできる。
【0045】
前記第1層間絶縁膜50をパターニングして前記第3及び第4ゲート電極39C´、39C″の上部面を露出させるワードライングルーブ51Gを形成する。前記ワードライングルーブ51Gは、互いに隣り合う複数のセルを横切るように形成される。次に、第1層間絶縁膜50を再びパターニングして前記第1負荷トランジスタTL1のドレイン領域45D、前記第1駆動トランジスタTD1のドレイン領域43D´及びこれらの間の素子分離膜33を露出させる第1ノードライングルーブ53G´と共に前記第2負荷トランジスタTL2のドレイン領域45D、前記第2駆動トランジスタTD2のドレイン領域43D´及びこれらの間の素子分離膜33を露出させる第2ノードライングルーブ53G″を形成する。これによって、前記第1及び第2ノードライングルーブ53G´、53G″は、前記ワードライングルーブ51Gより深くなる。
【0046】
前記第1及び第2ノードライングルーブ53G´、53G″及び前記ワードライングルーブ51Gが形成された結果物の全面上に第2導電膜を形成して前記グルーブ53G´、53G″、51Gを満たす。前記第2導電膜は、バリヤ金属膜55及び金属膜57を順次に積層して形成することが望ましい。前記バリヤ金属膜55は、窒化タングステン膜WNまたは窒化チタン膜TiNのような金属窒化膜で形成することが望ましい。また、前記金属膜は、タングステン膜で形成することが望ましい。
【0047】
前記第1層間絶縁膜50の上部面が露出されるまで前記第2導電膜を平坦化させて前記第1及び第2ノードライングルーブ53G´、53G″内に各々第1及び第2ノードライン58N´、58N″を形成すると同時に、前記ワードライングルーブ51G内に一直線のワードライン58Wを形成する。これによって、前記第1負荷トランジスタTL1のドレイン領域45Dは、前記第1ノードライン58N´を通じて前記第1駆動トランジスタTD1のドレイン領域43D´と電気的に接続される。これと同じように、前記第2負荷トランジスタTL2のドレイン領域45Dは、前記第2ノードライン58N″を通じて前記第2駆動トランジスタTD2のドレイン領域43D´と電気的に接続される。結果的に、一つのセル内に前記第1駆動トランジスタTD1及び第1負荷トランジスタTL1で構成される第1インバーターと共に前記第2駆動トランジスタTD2及び第2負荷トランジスタTL2で構成される第2インバーターが実現される。
【0048】
また、前記第3及び第4ゲート電極39C´、39C″の上部面は、前記ワードライン58Wと直接接触する。したがって、前記ワードライン58W及び前記第3ゲート電極39C´の間のコンタクト抵抗と共に前記ワードライン58W及び第4ゲート電極39C″の間のコンタクト抵抗を最小化させることができる。
【0049】
図4、図9a、図9b及び図9cを参照すると、前記第1及び第2ノードライン58N´、58N″及び58Wを有する半導体基板の全面上に第2層間絶縁膜62を形成する。前記第2層間絶縁膜62は、第2絶縁膜59及び第1研磨阻止膜61を順番に積層して形成することが望ましい。前記第2絶縁膜59は、シリコン酸化膜で形成することができ、前記第1研磨阻止膜61は、シリコン窒化膜で形成することができる。前記第2層間絶縁膜62及び前記第1層間絶縁膜50を連続的にパターニングして第1乃至第4ノードコンタクトホール63NA、63NB、63NC、63ND、第1及び第2ビットラインパッドコンタクトホール63B´、63B″、電源線コンタクトホール63C及び接地ラインコンタクトホール63Sを形成する。
【0050】
前記第1ノードコンタクトホール63NAは、前記第1ノードライン58N´の所定の領域を露出させ、前記第2ノードコンタクトホール63NBは、前記第2ゲート電極39Bの所定の領域を露出させる。また、前記第3ノードコンタクトホール63NCは、前記第2ノードライン58N″の所定の領域を露出させ、前記第4ノードコンタクトホール63NDは、前記第1ゲート電極39Aの所定の領域を露出させる。これに加えて、前記第1ビットラインパッドコンタクトホール63B´は、前記第1伝送トランジスタTA1のドレイン領域43D″を露出させ、前記第2ビットラインパッドコンタクトホール63B″は、前記第2伝送トランジスタTA2のドレイン領域43D″を露出させる。さらに、前記電源線コンタクトホール(図4の63C)は、前記電源ソース領域(図示せず)を露出させ、前記接地ラインコンタクトホール(図4の63S)は、前記接地ソース領域43S´を露出させる。前記第1及び第2ビットラインパッドコンタクトホール63B´、63B″、電源線コンタクトホール及び接地ラインコンタクトホールは、互いに隣り合う二つのセルにより共有される。
【0051】
前記複数のコンタクトホールを含む半導体基板の全面に第3導電膜を形成して前記複数のコンタクトホールを満たす。前記第3導電膜は、バリヤ金属膜及び金属膜を順番に積層して形成することもできる。前記第1研磨阻止膜61が露出されるまで前記第3導電膜を平坦化させる。その結果、前記第1及び第4ノードコンタクトホール63NA、63NB、63NC、63ND内に各々第1及び第4ノードコンタクトプラグ65NA、65NB、65NC、65NDが形成される。また、前記第1及び第2ビットラインパッドコンタクトホール63B´、63B″内に各々第1及び第2ビットラインパッド65B´、65B″が形成される。これに加えて、前記電源線コンタクトホール内に電源線コンタクトプラグ(図示せず)が形成され、前記接地ラインコンタクトホール内に接地ラインコンタクトプラグ(図示せず)が形成される。前記第3導電膜を平坦化させる工程は、化学機械的研磨工程により実施することが望ましい。
【0052】
図5、図10a、図10b、図10cを参照すると、前記コンタクトプラグを含む半導体基板の全面上に第3層間絶縁膜70を形成する。前記第3層間絶縁膜70は、第3絶縁膜67及び第2研磨阻止膜69を順番に積層して形成することが望ましい。前記第3絶縁膜67は、シリコン酸化膜で形成し、前記第2研磨阻止膜69は、シリコン窒化膜で形成することができる。前記第3層間絶縁膜70をパターニングして第1局部配線グルーブ71I´、第2局部配線グルーブ(図示せず)、電源線グルーブ71C、及び接地ライングルーブ71Sを形成する。前記第1局部配線グルーブ71I´は、前記第1及び第2ノードコンタクトプラグ65NA、65NB及びこれらの間の第2層間絶縁膜62を露出させ、前記第2局部配線グルーブは、前記第3及び第4ノードコンタクトプラグ65NC、65ND及びこれらの間の第2層間絶縁膜62を露出させる。また前記電源線グルーブ71Cは、前記電源線コンタクトプラグを露出させ、前記ワードライン58Wと並行に形成される。前記電源線グルーブ71Cは、互いに隣り合う二つのセルにより共有される。これに加えて、前記接地ライングルーブ71Sは、前記ワードライン58Wの上部に形成され、前記接地ライングルーブ71Sの所定の領域は、y軸方向に一部延長されて前記接地ラインコンタクトプラグを露出させる。これによって、互いに隣り合う二つのセル上に互いに並行した二つの接地ライングルーブ71Sが形成され、これら二つの接地ライングルーブ71Sは、前記接地ラインコンタクトプラグを露出させる延長部を通じて互いに接続される。
【0053】
前記第1及び第2局部配線グルーブ、電源線グルーブ71C及び接地ライングルーブ71Sを有する半導体基板の全面上に第4導電膜を形成する。次に、前記第2研磨阻止膜69が露出されるまで前記第4導電膜を平坦化させる。前記第4導電膜の平坦化は、化学機械的研磨工程を使用して実施することが望ましい。その結果、前記電源線グルーブ71S内に互いに隣り合う二つのセルにより共有される電源線73Cが形成される。また、前記第1及び第2局部配線グルーブ内に各々第1及び第2局部配線73I´、73I″が形成される。これに加えて、前記接地ライングルーブ71S内に接地ライン73Sが形成される。
【0054】
図5に示したように、互いに隣り合う二つのセル上に形成された二つの接地ライン73Sは、これら二つのセルが共有する前記接地ラインコンタクトホール(図5の63S)を通じて接続される。したがって、各セルと接続された接地ラインの等価抵抗を著しく低減させることができるので、セルの低電圧特性が改善される。また、前記第1及び第2インバーターは、二つの導電層を使用してクロスカップルされる。すなわち、前記第1及び第2インバーターは、前記第2導電膜で形成された前記第1及び第2ノードライン58N´、58N″と前記第4導電膜で形成された前記第1及び第2局部配線73I´、73I″によりクロスカップルされる。これによって、一つの導電膜を使用して一対のインバーターをクロスカップルさせる従来のSRAMセルに比べてコンパクトなセルを実現することが可能である。
【0055】
図6、図11a、図11b及び図11cを参照すると、前記第1及び第2局部配線73I´、73I″、接地ライン73S及び電源線73Cを含む半導体基板の全面上に第4層間絶縁膜78を形成する。前記第4層間絶縁膜78は、第4絶縁膜75及び第3研磨阻止膜77を順番に積層して形成することが望ましい。次に、前記第4層間絶縁膜78及び前記第3層間絶縁膜70を連続的にパターニングして前記第1及び第2ビットラインパッド65B´、65B″を各々露出させる第1及び第2ビットラインコンタクトホール79B´、79B″を形成する。前記第1及び第2ビットラインコンタクトホール79B´、79B″を含む半導体基板の全面上に第5導電膜を形成する。前記第3研磨阻止膜77が露出されるまで前記第5導電膜を平坦化させて前記第1及び第2ビットラインコンタクトホール79B´、79B″内に各々第1ビットラインコンタクトプラグ81B´及び第2ビットラインコンタクトプラグ(図示せず)を形成する。
【0056】
前記結果物の全面に第6導電膜、例えば、金属膜を形成する。前記第6導電膜をパターニングして前記第1及び第2局部配線73I´、73I″の上部を横切る第1及び第2ビットライン83B´、83B″を形成する。前記第1ビットライン83B´は、前記第1ビットラインコンタクトプラグ81B´を覆い、前記第2ビットライン83B″は、前記第2ビットラインコンタクトプラグを覆う。
【0057】
一方では、前記第4乃至第6導電膜は、バリヤ金属膜及び金属膜を順番に積層して形成することもできる。ここで、前記バリヤ金属膜は、チタン膜、窒化チタン膜、チタン膜/窒化チタン膜、タンタル膜、窒化タンタル膜、またはタンタル膜/窒化タンタル膜で形成することができ、前記金属膜は、アルミニウム膜、タングステン膜または銅膜で形成することができる。
【0058】
【発明の効果】
上述のように、本発明によると、第1及び第2ノードラインと第1及び第2局部配線を効率的に配置してコンパクトなセルを実現することができる。また、第1及び第2伝送ゲート電極の上部面と直接接触する一直線のワードラインを配置してワードラインによるRC遅延時間を最小化させることができる。これによって、速いアクセス時間を有するSRAM素子を実現することが可能である。これに加えて、互いに隣り合う二つのセルは、二つの接地ラインを共有する。したがって、各セルに接続された接地ラインの等価抵抗を最小化させてセルの低電圧特性を改善させることができる。
【図面の簡単な説明】
【図1】 一般的なフルCMOS SRAMセルの等価回路図である。
【図2】 本発明の実施形態によるフルCMOS SRAMセルの活性領域及びゲート電極を示す平面図である。
【図3】 本発明の実施形態によるフルCMOS SRAMセルのノードライン及びワードラインを示す平面図である。
【図4】 本発明の実施形態によるフルCMOS SRAMセルのノードコンタクトホール、電源線コンタクトホール、接地ラインコンタクトホール及びビットラインパッドコンタクトホールを示す平面図である。
【図5】 本発明の実施形態によるフルCMOS SRAMセルの局部配線、電源線及び接地ラインを示す平面図である。
【図6】 本発明の実施形態によるフルCMOS SRAMセルのビットラインコンタクトホール及びビットラインを示す平面図である。
【図7a】 図2のI−Iに沿って本発明によるフルCMOS SRAMセルの製造方法を説明するための断面図である。
【図7b】 図2のII−IIに沿って本発明によるフルCMOS SRAMセルの製造方法を説明するための断面図である。
【図7c】 図2のIII−IIIに沿って本発明によるフルCMOS SRAMセルの製造方法を説明するための断面図である。
【図8a】 図3のI−Iに沿って本発明によるフルCMOS SRAMセルの製造方法を説明するための断面図である。
【図8b】 図3のII−IIに沿って本発明によるフルCMOS SRAMセルの製造方法を説明するための断面図である。
【図8c】 図3のIII−IIIに沿って本発明によるフルCMOS SRAMセルの製造方法を説明するための断面図である。
【図9a】 図4のI−Iに沿って本発明によるフルCMOS SRAMセルの製造方法を説明するための断面図である。
【図9b】 図4のII−IIに沿って本発明によるフルCMOS SRAMセルの製造方法を説明するための断面図である。
【図9c】 図4のIII−IIIに沿って本発明によるフルCMOS SRAMセルの製造方法を説明するための断面図である。
【図10a】 図5のI−Iに沿って本発明によるフルCMOS SRAMセルの製造方法を説明するための断面図である。
【図10b】 図5のII−IIに沿って本発明によるフルCMOS SRAMセルの製造方法を説明するための断面図である。
【図10c】 図5のIII−IIIに沿って本発明によるフルCMOS SRAMセルの製造方法を説明するための断面図である。
【図11a】 図6のI−Iに沿って本発明によるフルCMOS SRAMセルの製造方法を説明するための断面図である。
【図11b】 図6のII−IIに沿って本発明によるフルCMOS SRAMセルの製造方法を説明するための断面図である。
【図11c】 図6のIII−IIIに沿って本発明によるフルCMOS SRAMセルの製造方法を説明するための断面図である。
【符号の説明】
TA1・・・第1伝送トランジスタ
TA2・・・第2伝送トランジスタ
TD1・・・第1駆動トランジスタ
TD2・・・第2駆動トランジスタ
TL1・・・第1負荷トランジスタ
TL2・・・第2負荷トランジスタ
35A・・・第1活性領域
35B・・・第2活性領域
39A・・・第1ゲート電極
39B・・・第2ゲート電極
39C´・・・第3ゲート電極
39C"・・・第4ゲート電極
58N´・・・第1ノードライン
58N"・・・第2ノードライン
58W・・・ワードライン
63B´・・・第1ビットラインパッドコンタクトホール
63B″・・・第2ビットラインパッドコンタクトホール
63C・・・電源線コンタクトホール
63NA・・・第1ノードコンタクトホール
63NB・・・第2ノードコンタクトホール
63NC・・・第3ノードコンタクトホール
63ND・・・第4ノードコンタクトホール
63S・・・接地ラインコンタクトホール
65B´・・・第1ビットラインパッド
65B″・・・第2ビットラインパッド
65NA・・・第1ノードコンタクトプラグ
65NB・・・第2ノードコンタクトプラグ
65NC・・・第3ノードコンタクトプラグ
65ND・・・第4ノードコンタクトプラグ
73I´・・・前記第1局部配線
73I″・・・第2局部配線
73S・・・接地ライン
79B´・・・第1ビットラインコンタクトホール
79B″・・・第2ビットラインコンタクトホール
83B´・・・第1ビットライン
83B″・・・第2ビットライン
Claims (25)
- 半導体基板に配置された第1活性領域と、
前記第1活性領域に隣接するように配置され、前記第1活性領域の長手方向とその長手方向が並行に延びた駆動トランジスタ活性領域と、
前記駆動トランジスタ活性領域の前記長手方向の両端部からそれぞれ前記第1活性領域の反対方向に向けて延長された第1及び第2伝送トランジスタ活性領域とで構成された第2活性領域と、
前記第1活性領域及び前記駆動トランジスタ活性領域の上部を横切る第1ゲート電極と、前記第1活性領域及び前記駆動トランジスタ活性領域の上部を横切り、前記第1ゲート電極と並行した第2ゲート電極と、
前記第1及び第2伝送トランジスタ活性領域の上部を横切り、前記第1及び第2ゲート電極と垂直な一直線のワードラインと、
前記ワードライン及び前記第1伝送トランジスタ活性領域の間に介され、前記ワードラインの下部面と直接接触する第3ゲート電極と、前記ワードライン及び前記第2伝送トランジスタ活性領域の間に介され、前記ワードラインの下部面と直接接触する第4ゲート電極を含み、前記第3及び第4ゲート電極は、互いに分離されることを特徴とするフルCMOS SRAMセル。 - 前記第1ゲート電極に隣接した第1活性領域の一端を前記第1及び第3ゲート電極の間の第2活性領域に電気的に接続させる、前記第1ゲート電極と並行に配置された第1ノードラインと、前記第2ゲート電極に隣接した第1活性領域の他の端を前記第2及び第4ゲート電極の間の第2活性領域に電気的に接続させる、前記第2ゲート電極と並行に配置された第2ノードラインと、前記第1ノードラインを前記第2ゲート電極に電気的に接続させる、前記第1ノードライン及び前記第2ゲート電極の上部を横切る第1局部配線と、前記第2ノードラインを前記第1ゲート電極に電気的に接続させる、前記第2ノードライン及び前記第1ゲート電極の上部を横切る第2局部配線をさらに含むことを特徴とする請求項1に記載のフルCMOS SRAMセル。
- 前記第1及び第2ノードラインは、前記第1及び第2活性領域の間の素子分離膜の上部面と接触することを特徴とする請求項2に記載のフルCMOS SRAMセル。
- 前記第1局部配線の一端は、前記第1ノードラインの所定の領域を露出させる第1ノードコンタクトホールを通じて前記第1ノードラインと電気的に接続され、前記第1局部配線の他の端は、前記第2ゲート電極の所定の領域を露出させる第2ノードコンタクトホールを通じて前記第2ゲート電極と電気的に接続されることを特徴とする請求項2に記載のフルCMOS SRAMセル。
- 前記第1及び第2ノードコンタクトホールは、各々第1ノードコンタクトプラグ及び第2ノードコンタクトプラグで満たされることを特徴とする請求項4に記載のフルCMOS SRAMセル。
- 前記第2ノードコンタクトホールの一部分は、前記第2活性領域と重畳されるように配置されることを特徴とする請求項4に記載のフルCMOS SRAMセル。
- 前記第2局部配線の一端は、前記第2ノードラインの所定の領域を露出させる第3ノードコンタクトホールを通じて前記第2ノードラインと電気的に接続され、前記第2局部配線の他の端は、前記第1ゲート電極の所定の領域を露出させる第4ノードコンタクトホールを通じて前記第1ゲート電極と電気的に接続されることを特徴とする請求項2に記載のフルCMOS SRAMセル。
- 前記第3及び第4ノードコンタクトホールは、各々第3ノードコンタクトプラグ及び第4ノードコンタクトプラグで満たされることを特徴とする請求項7に記載のフルCMOS SRAMセル。
- 前記第4ノードコンタクトホールの一部分は、前記第1活性領域と重畳されるように配置されることを特徴とする請求項7に記載のフルCMOS SRAMセル。
- 前記第1及び第2ゲート電極の間の前記第1活性領域は、隣り合うセルに向けて延長されることを特徴とする請求項1に記載のフルCMOS SRAMセル。
- 前記第1活性領域の延長部を露出させる電源線コンタクトホールをさらに含み、前記電源線コンタクトホールは、互いに隣り合う二つのセルにより共有されることを特徴とする請求項10に記載のフルCMOS SRAMセル。
- 前記第2活性領域は、前記第1及び第2ゲート電極の間の前記第2活性領域から前記第1活性領域の反対方向に向けて延長された接地ソース領域をさらに含み、前記第3及び第4ゲート電極は、前記接地ソース領域の両横に位置することを特徴とする請求項1に記載のフルCMOS SRAMセル。
- 前記第1伝送トランジスタ活性領域の一部分を露出させる、互いに隣り合う二つのセルにより共有される第1ビットラインパッドコンタクトホールと、前記第2伝送トランジスタ活性領域の一部分を露出させる、互いに隣り合う二つのセルにより共有される第2ビットラインパッドコンタクトホールをさらに含むことを特徴とする請求項1に記載のフルCMOS SRAMセル。
- 前記接地ソース領域の一部分を露出させる接地ラインコンタクトホールをさらに含み、前記接地ラインコンタクトホールは、互いに隣り合う二つのセルにより共有されることを特徴とする請求項12に記載のフルCMOS SRAMセル。
- 半導体基板に配置された第1活性領域と、
前記第1活性領域と隣接するように配置され、前記第1活性領域の長手方向とその長手方向がと並行に延びた駆動トランジスタ活性領域、前記駆動トランジスタ活性領域の長手方向の中心部から前記第1活性領域の反対方向に向けて延長された接地ソース領域、ならびに前記駆動トランジスタ活性領域の前記長手方向の両端部からそれぞれ前記第1活性領域の反対方向に向けて延長された第1及び第2伝送トランジスタ活性領域で構成された第2活性領域と、
前記接地ソース領域の一部分を露出させ、互いに隣り合う二つのセルにより共有される接地ラインコンタクトホールと、
前記第1及び第2伝送トランジスタ活性領域の上部を横切る接地ラインを含み、
前記接地ラインの所定の領域は、延長されて前記接地ラインコンタクトホールを覆い、前記接地ラインの延長部は、隣り合うセルの他の接地ラインに接続され、前記接地ラインコンタクトホールを通じて前記接地ソース領域と電気的に接続され、
前記第1活性領域及び前記駆動トランジスタ活性領域の上部を横切り、前記接地ソース領域の両横に各々配置された第1及び第2ゲート電極と、前記第1伝送トランジスタ活性領域の上部を横切り、前記接地ラインの下部に配置された第3ゲート電極と、前記第2伝送トランジスタ活性領域の上部を横切り、前記接地ラインの下部に配置され、前記第3ゲート電極と隔離された第4ゲート電極と、前記第1及び第2伝送トランジスタ活性領域の上部を横切る一直線のワードラインをさらに含み、前記ワードラインは、前記第3及び第4ゲート電極の上部面と直接接触し、前記接地ラインの下部に配置されることを特徴とするフルCMOS SRAMセル。 - 前記第1ゲート電極と隣接した前記第1活性領域の一端を前記第1及び第3ゲート電極の間の前記第2活性領域と電気的に接続させ、前記第1ゲート電極と並行した第1ノードラインと、前記第2ゲート電極と隣接した前記第1活性領域の他の端を前記第2及び第4ゲート電極の間の前記第2活性領域と電気的に接続させ、前記第2ゲート電極と並行した第2ノードラインと、前記第1ノードラインを前記第2ゲート電極と電気的に接続させ、前記第1ノードライン及び前記第2ゲート電極の上部を横切る第1局部配線と、前記第2ノードラインを前記第1ゲート電極と電気的に接続させ、前記第2ノードライン及び前記第1ゲート電極の上部を横切る第2局部配線とをさらに含むことを特徴とする請求項15に記載のフルCMOS SRAMセル。
- 前記第1局部配線の一端は、前記第1ノードラインの所定の領域を露出させる第1ノードコンタクトホールを通じて前記第1ノードラインと電気的に接続され、前記第1局部配線の他の端は、前記第2ゲート電極の所定の領域を露出させる第2ノードコンタクトホールを通じて前記第2ゲート電極と電気的に接続されることを特徴とする請求項16に記載のフルCMOS SRAMセル。
- 前記第1ノードコンタクトホールを満たす第1ノードコンタクトプラグと前記第2ノードコンタクトホールを満たす第2ノードコンタクトプラグとをさらに含むことを特徴とする請求項17に記載のフルCMOS SRAMセル。
- 前記第2ノードコンタクトホールの一部分は、前記第2活性領域と重畳されるように配置されることを特徴とする請求項17に記載のフルCMOS SRAMセル。
- 前記第2局部配線の一端は、前記第2ノードラインの所定の領域を露出させる第3ノードコンタクトホールを通じて前記第2ノードラインと電気的に接続され、前記第2局部配線の他の端は、前記第1ゲート電極の所定の領域を露出させる第4ノードコンタクトホールを通じて前記第1ゲート電極と電気的に接続されることを特徴とする請求項16に記載のフルCMOS SRAMセル。
- 前記第3ノードコンタクトホールを満たす第3ノードコンタクトプラグ及び前記第4ノードコンタクトホールを満たす第4ノードコンタクトプラグをさらに含むことを特徴とする請求項20に記載のフルCMOS SRAMセル。
- 前記第4ノードコンタクトホールの一部分は、前記第1活性領域と重畳されるように配置されることを特徴とする請求項20に記載のフルCMOS SRAMセル。
- 前記第1及び第2ゲート電極の間の前記第1活性領域は、隣り合うセルに向けて延長されることを特徴とする請求項15に記載のフルCMOS SRAMセル。
- 前記第1活性領域の延長部を露出させる電源線コンタクトホールをさらに含み、前記電源線コンタクトホールは、互いに隣り合う二つのセルにより共有されることを特徴とする請求項23に記載のフルCMOS SRAMセル。
- 前記第1伝送トランジスタ活性領域の一部分を露出させる第1ビットラインパッドコンタクトホールと、前記第2伝送トランジスタ活性領域の一部分を露出させる第2ビットラインパッドコンタクトホールをさらに含むことを特徴とする請求項15に記載のフルCMOS SRAMセル。
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