KR20030060142A

KR20030060142A - 완전 씨모스 에스램 셀

Info

Publication number: KR20030060142A
Application number: KR1020020000677A
Authority: KR
Inventors: 김성봉; 정순문; 박재균
Original assignee: 삼성전자주식회사
Priority date: 2002-01-07
Filing date: 2002-01-07
Publication date: 2003-07-16
Also published as: CN1992284A; CN1433078A; CN101383349B; US20030127752A1; JP2003289113A; CN101383349A; JP4375598B2; US6870231B2; DE10300038A1; KR100456688B1; CN1302554C; CN100479167C

Abstract

완전 씨모스 에스램 셀을 제공한다. 이 에스램 셀은 반도체기판에 배치된 제1 및 제2 활성영역들을 구비한다. 상기 제1 및 제2 활성영역들의 상부를 가로지르도록 제1 게이트 전극이 배치된다. 또한, 상기 제1 게이트 전극과 평행한 제2 게이트 전극이 상기 제1 및 제2 활성영역들의 상부를 가로지르도록 배치된다. 상기 제1 게이트 전극과 인접한 상기 제1 활성영역의 일 단은 상기 제1 게이트 전극과 평행한 제1 노드라인을 통하여 상기 제1 게이트 전극과 인접한 제2 활성영역과 전기적으로 접속된다. 이와 마찬가지로, 상기 제2 게이트 전극과 인접한 상기 제1 활성영역의 타 단은 상기 제2 게이트 전극과 평행한 제2 노드라인을 통하여 상기 제2 게이트 전극과 인접한 제2 활성영역과 전기적으로 접속된다. 이에 더하여, 상기 제1 노드라인은 상기 제1 노드라인의 상부를 가로지르는 제1 국부배선을 통하여 상기 제2 게이트 전극과 전기적으로 접속된다. 또한, 상기 제2 노드라인은 상기 제2 노드라인의 상부를 가로지르는 제2 국부배선을 통하여 상기 제1 게이트 전극과 전기적으로 접속된다.

Description

완전 씨모스 에스램 셀{Full CMOS SRAM cell}

본 발명은 반도체소자에 관한 것으로, 특히 완전 씨모스 에스램 셀에 관한 것이다.

반도체 기억소자들 중에 에스램은 디램에 비하여 전력소모가 낮고 동작속도가 빠른 장점을 갖는다. 따라서, 에스램은 컴퓨터의 캐쉬 메모리소자 또는 휴대용 전자제품(portable appliance)에 널리 사용되고 있다.

에스램의 메모리 셀은 크게 두가지로 분류된다. 그 하나는 고저항을 부하소자로 채택하는 고저항 셀(high load resistor cell)이고, 다른 하나는 PMOS 트랜지스터를 부하소자로 채택하는 씨모스 셀이다.

씨모스 셀은 다시 두가지로 분류된다. 그 하나는 박막 트랜지스터를 부하소자(load device)로 채택하는 박막 트랜지스터 셀이고, 다른 하나는 벌크 트랜지스터를 부하소자로 채택하는 완전 씨모스 셀이다.

도 1은 일반적인 씨모스 에스램 셀의 등가회로도이다.

도 1을 참조하면, 씨모스 에스램 셀은 한 쌍의 구동 트랜지스터들(a pair of driver transistors; TD1, TD2), 한 쌍의 전송 트랜지스터들(a pair of transfer transistors; TA1, TA2) 및 한 쌍의 부하 트랜지스터들(a pair of loadtransistors; TL1, TL2)로 구성된다. 여기서, 상기 한 쌍의 구동 트랜지스터들(TD1, TD2) 및 한 쌍의 전송 트랜지스터들(TA1, TA2)는 모두 NMOS 트랜지스터인 반면에, 상기 한 쌍의 부하 트랜지스터들(TL1, TL2)는 모두 PMOS 트랜지스터들이다.

상기 제1 구동 트랜지스터(TD1)와 제1 전송 트랜지스터(TA1)는 서로 직렬 연결된다. 상기 제1 구동 트랜지스터(TD1)의 소오스 영역은 접지라인(ground line; Vss)과 연결되고, 상기 제1 전송 트랜지스터(TA1)의 드레인 영역은 제1 비트라인(BL)과 연결된다. 이와 마찬가지로, 상기 제2 구동 트랜지스터(TD2)와 제2 전송 트랜지스터(TA2) 역시 서로 직렬 연결된다. 그리고, 상기 제2 구동 트랜지스터(TD2)의 소오스 영역은 상기 접지라인(Vss)과 연결되고, 상기 제2 전송 트랜지스터(TA2)의 드레인 영역은 제2 비트라인(/BL)과 연결된다.

한편, 상기 제1 부하 트랜지스터(TL1)의 소오스 영역 및 드레인 영역은 각각 전원선(power line; Vcc) 및 상기 제1 구동 트랜지스터(TD1)의 드레인 영역과 접속된다. 이와 마찬가지로, 상기 제2 부하 트랜지스터(TL2)의 소오스 영역 및 드레인 영역은 각각 전원선(power line; Vcc) 및 제2 구동 트랜지스터(TD2)의 드레인 영역과 접속된다. 상기 제1 부하 트랜지스터(TL1)의 드레인 영역, 상기 제1 구동 트랜지스터(TD1)의 드레인 영역 및 상기 제1 전송 트랜지스터(TA1)의 소오스 영역은 제1 노드(N1)에 해당한다. 또한, 상기 제2 부하 트랜지스터(TL2)의 드레인 영역, 상기 제2 구동 트랜지스터(TD2)의 드레인 영역 및 상기 제2 전송 트랜지스터(TA2)의 소오스 영역은 제2 노드(N2)에 해당한다. 상기 제1 구동 트랜지스터(TD1)의 게이트 전극 및 제1 부하 트랜지스터(TL1)의 게이트 전극은 상기 제2 노드(N2)와 접속되고, 상기 제2 구동 트랜지스터(TD2)의 게이트 전극 및 제2 부하 트랜지스터(TL2)의 게이트 전극은 상기 제1 노드(N1)와 접속된다. 또한, 상기 제1 및 제2 전송 트랜지스터들(TA1, TA2)의 게이트 전극들은 워드라인(WL)과 접속된다.

상술한 씨모스 에스램 셀은 부하저항 셀에 비하여 적은 대기 전류(small stand-by current)를 보임과 아울러 큰 노이즈 마진(large noise margin)을 보인다. 따라서, 씨모스 에스램 셀은 낮은 전원전압이 요구되는 고성능 에스램에 널리 사용된다.

도 1에 보여진 씨모스 에스램 셀의 등가회로도는 여러가지의 형태로 반도체 기판에 구현될 수 있다. 특히, 완전 씨모스 에스램 셀은 부하저항 셀 또는 박막 트랜지스터 셀에 비하여 더욱 큰 면적을 차지하는 단점을 갖는다. 이에 따라, 완전 씨모스 에스램 셀을 채택하는 에스램 소자의 집적도를 증가시키기 위해서는 축소가능한 완전 씨모스 에스램 셀을 설계하는 것이 지속적으로 요구된다. 또한, 에스램 셀의 접지라인의 전기적인 저항이 높으면, 에스램 셀의 잡음 여유도(noise margin)가 감소하고 저전압 동작특성이 불안정하다. 따라서, 에스램 셀을 축소시킴에 있어서, 접지라인의 저항을 감소시키는 것이 요구된다.

본 발명이 이루고자 하는 기술적 과제는 낮은 전원전압에 적합한 완전 씨모스 에스램 셀을 제공하는 데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 고집적 에스램 소자에 적합한완전 씨모스 에스램 셀을 제공하는 데 있다.

도 1은 일반적인 완전 씨모스 에스램 셀의 등가회로도이다.

도 2는 본 발명의 실시예에 따른 완전 씨모스 에스램 셀들의 활성영역들 및 게이트 전극들을 보여주는 평면도이다.

도 3은 본 발명의 실시예에 따른 완전 씨모스 에스램 셀들의 노드라인들 및 워드라인들을 보여주는 평면도이다.

도 4는 본 발명의 실시예에 따른 완전 씨모스 에스램 셀들의 노드 콘택홀들, 전원선 콘택홀들, 접지라인 콘택홀들 및 비트라인 패드 콘택홀들을 보여주는 평면도이다.

도 5는 본 발명의 실시예에 따른 완전 씨모스 에스램 셀들의 국부배선들, 전원선들(power lines) 및 접지라인들(ground lines)을 보여주는 평면도이다.

도 6은 본 발명의 실시예에 따른 완전 씨모스 에스램 셀들의 비트라인 콘택홀들 및 비트라인들을 보여주는 평면도이다.

도 7a 내지 도 11a는 도 2 내지 도 6의 Ⅰ-Ⅰ에 따라 본 발명에 따른 완전 씨모스 에스램 셀들의 제조방법을 설명하기 위한 단면도들이다.

도 7b 내지 도 11b는 도 2 내지 도 6의 Ⅱ-Ⅱ에 따라 본 발명에 따른 완전 씨모스 에스램 셀들의 제조방법을 설명하기 위한 단면도들이다.

도 7c 내지 도 11c는 도 2 내지 도 6의 Ⅲ에 따라 본 발명에 따른 완전 씨모스 에스램 셀들의 제조방법을 설명하기 위한 단면도들이다.

상기 기술적 과제들을 이루기 위하여 본 발명은 완전 씨모스 에스램 셀을 제공한다. 본 발명의 일 특징은 크로스 커플된(cross-coupled) 두개의 인버터들로 구성되는 래치회로(latch circuit)를 구현하기 위하여 두개의 도전층들(double conductive layers)로 형성된 배선들을 사용하여 콤팩트한 셀(compact cell)을 구현하는 데 있다. 또한, 본 발명의 다른 특징은 서로 이웃하는 셀들이 공유하는 콘택홀의 갯수를 증가시키어 콤팩트한 셀을 구현하는 데 있다. 이에 더하여, 본 발명의 또 다른 특징은 서로 격리된 한 쌍의 전송 게이트 전극들의 상부면들과 직접 접촉하는 일직선의 워드라인(straight word line)을 배치하여 워드라인 및 전송 게이트 전극들 사이의 콘택저항을 감소시키는 데 있다. 더 나아가서, 본 발명의 또 다른 특징은 서로 이웃하는 두개의 셀들 상에 배치된 두개의 접지라인들을 서로 연결시키어 각 셀에 인가되는 실질적인 접지전위를 낮추는 데 있다.

본 발명의 일 양태(aspect)에 따르면, 반도체기판에 제1 및 제2 활성영역들이 배치된다. 상기 제1 및 제2 활성영역들의 상부를 가로지르도록 한 쌍의 게이트 전극들, 즉 제1 및 제2 게이트 전극들이 배치된다. 상기 제1 및 제2 게이트 전극들은 서로 평행하도록 배치된다. 이에 따라, 상기 제1 활성영역에 한 쌍의 부하 트랜지스터들이 형성되고, 상기 제2 활성영역에 한 쌍의 구동 트랜지스터들이 형성된다. 결과적으로, 상기 제1 및 제2 게이트 전극들 사이의 상기 제1 활성영역은 전원전압이 인가되는 공통 소오스 영역에 해당한다. 또한, 상기 제1 게이트 전극과 인접하고 상기 전원 소오스 영역(power source region)의 반대편에 위치한 상기 제1 활성영역은 제1 부하 트랜지스터의 드레인 영역에 해당하고, 상기 제2 게이트 전극과 인접하고 상기 전원 소오스 영역의 반대편에 위치한 상기 제1 활성영역은 제2 부하 트랜지스터의 드레인 영역에 해당한다. 이와 마찬가지로, 상기 제1 및 제2 게이트 전극들 사이의 상기 제2 활성영역은 접지전압이 인가되는 공통 소오스 영역에 해당한다. 또한, 상기 제1 게이트 전극과 인접하고 상기 접지 소오스 영역(ground source region)의 반대편에 위치한 상기 제2 활성영역은 제1 구동 트랜지스터의 드레인 영역에 해당하고, 상기 제2 게이트 전극과 인접하고 상기 접지 소오스 영역의 반대편에 위치한 상기 제2 활성영역은 제2 구동 트랜지스터의 드레인 영역에 해당한다.

상기 제1 부하 트랜지스터의 드레인 영역은 제1 노드라인을 통하여 상기 제1 구동 트랜지스터의 드레인 영역과 전기적으로 접속된다. 이에 따라. 상기 제1 부하 트랜지스터 및 상기 제1 구동 트랜지스터는 직렬 연결되어 제1 인버터를 구성한다. 상기 제1 노드라인은 상기 제1 게이트 전극과 평행하게 배치된다. 상기 제1 노드라인은 상기 제1 및 제2 활성영역들 사이의 소자분리막의 상부면과 접촉되도록 배치되는 것이 바람직하다. 상기 제2 부하 트랜지스터의 드레인 영역은 제2 노드라인을 통하여 상기 제2 구동 트랜지스터의 드레인 영역과 전기적으로 접속된다. 이에 따라. 상기 제2 부하 트랜지스터 및 상기 제2 구동 트랜지스터는 직렬 연결되어 제2 인버터를 구성한다. 상기 제2 노드라인은 상기 제2 게이트 전극과 평행하게 배치된다. 상기 제2 노드라인은 상기 제1 및 제2 활성영역들 사이의 소자분리막의 상부면과 접촉되도록 배치되는 것이 바람직하다.

상기 제1 노드라인 및 상기 제2 게이트 전극의 상부를 가로지르도록 제1 국부배선이 배치된다. 상기 제1 국부배선의 일 단은 상기 제1 노드라인의 소정영역을 노출시키는 제1 노드 콘택홀을 통하여 상기 제1 노드라인과 전기적으로 접속되고, 상기 제1 국부배선의 타 단은 상기 제2 게이트 전극의 소정영역을 노출시키는 제2 노드 콘택홀을 통하여 상기 제2 게이트 전극과 전기적으로 접속된다. 또한, 상기 제2 노드라인 및 상기 제1 게이트 전극의 상부를 가로지르도록 제2 국부배선이 배치된다. 상기 제2 국부배선의 일 단은 상기 제2 노드라인의 소정영역을 노출시키는 제3 노드 콘택홀을 통하여 상기 제2 노드라인과 전기적으로 접속되고, 상기 제2 국부배선의 타 단은 상기 제1 게이트 전극의 소정영역을 노출시키는 제4 노드 콘택홀을 통하여 상기 제1 게이트 전극과 전기적으로 접속된다. 이에 따라, 상기 제1 및 제2 인버터들이 크로스 커플되어(cross-coupled) 하나의 래치회로를 구성한다.

상기 제1 및 제2 노드 콘택홀들은 상기 제2 활성영역과 중첩되도록 배치될 수 있다. 또한, 상기 제3 및 제4 노드 콘택홀들은 상기 제1 활성영역과 중첩되도록 배치될 수 있다.

본 발명의 다른 양태에 따르면, 반도체기판에 제1 및 제2 활성영역들이 배치된다. 상기 제1 및 제2 활성영역들의 상부를 가로지르도록 제1 및 제2 게이트 전극들이 배치된다. 상기 제1 및 제2 게이트 전극들은 서로 평행하도록 배치된다. 상기 제2 활성영역은 상기 제1 활성영역과 평행한 구동 트랜지스터 활성영역과, 상기 구동 트랜지스터 활성영역의 양 단들로부터 연장되어 상기 제1 활성영역의 반대편에위치하는 제1 및 제2 전송 트랜지스터 활성영역들을 포함한다.

상기 제1 및 제2 전송 트랜지스터 활성영역들의 상부를 가로지르도록 일직선의 워드라인(straight word line)이 배치된다. 상기 워드라인은 상기 제1 및 제2 게이트 전극들과 수직한 방향과 평행하게 배치된다. 상기 워드라인 및 상기 제1 전송 트랜지스터 활성영역 사이에 제3 게이트 전극이 개재된다. 상기 제3 게이트 전극의 상부면은 상기 워드라인과 직접 접촉된다. 이와 마찬가지로, 상기 워드라인 및 상기 제2 전송 트랜지스터 활성영역 사이에 제4 게이트 전극이 개재된다. 상기 제4 게이트 전극의 상부면은 상기 워드라인과 직접 접촉된다. 상기 제3 게이트 전극 및 상기 제4 게이트 전극은 하나의 셀 내에서 서로 분리되고, 상기 워드라인을 통하여 서로 전기적으로 연결된다.

본 발명의 또 다른 양태에 따르면, 반도체기판에 제1 및 제2 활성영역들이 배치된다. 상기 제2 활성영역은 상기 제1 활성영역과 평행한 구동 트랜지스터 활성영역, 상기 구동 트랜지스터 활성영역의 중심부로부터 연장되어 상기 제1 활성영역의 반대편에 위치하는 접지 소오스 영역, 상기 구동 트랜지스터 활성영역의 양 단들로부터 연장되어 상기 제1 활성영역의 반대편에 위치하는 제1 및 제2 전송 트랜지스터 활성영역들을 포함한다. 상기 제1 및 제2 전송 트랜지스터 활성영역들의 상부를 가로지르도록 접지라인이 배치된다. 또한, 상기 접지라인의 소정영역은 이웃하는 셀(neighboring cell)을 향하여 연장된다. 따라서, 서로 이웃하는 두개의 셀들 상에 배치된 두개의 평행한 접지라인들은 서로 전기적으로 연결된다. 상기 접지라인의 연장부는 상기 접지 소오스 영역의 소정영역을 노출시키는 접지라인 콘택홀을 통하여 상기 접지 소오스 영역과 전기적으로 연결된다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.

도 2 내지 도 6은 본 발명에 따른 완전 씨모스 에스램 셀을 설명하기 위한 평면도들이다. 여기서, 각 도면은 4개의 단위 셀들을 보여준다. y축을 따라 서로 이웃하는 2개의 단위 셀들은 x축에 대하여 대칭이도록 배열된다. y축을 따라 서로 이웃하는 상기 한 쌍의 단위 셀들은 x축 및 y축을 따라 2차원적으로 배열되어 셀 어레이 영역을 구성한다. 한편, x축을 따라 서로 이웃하는 2개의 단위 셀들은 y축에 대하여 대칭일 수도 있다.

도 2를 참조하면, 반도체기판에 서로 이격된 제1 및 제2 활성영역들(35A, 35B)이 배치된다. 상기 제1 활성영역(35A)은 x축과 평행하도록 배치되고, 상기 제2 활성영역(35B)은 상기 제1 활성영역(35A)에 인접하여 배치된다. 상기 제1 및 제2 활성영역들(35A, 35B)의 상부를 가로지르도록 제1 게이트 전극(39A)이 배치된다.또한, 상기 제1 및 제2 활성영역들(35A, 35B)의 상부를 가로지르도록 제2 게이트 전극(39B)이 배치된다. 상기 제1 및 제2 게이트 전극들(39A, 39B)은 서로 평행하도록 배치된다. 따라서, 상기 제1 활성영역(35A)에 제1 및 제2 부하 트랜지스터들(도 1의 TL1 및 TL2)이 구현된다. 이와 마찬가지로, 상기 제2 활성영역(35B)에 제1 및 제2 구동 트랜지스터들(도 1의 TD1 및 TD2)이 구현된다. 상기 제1 및 제2 게이트 전극들(39A, 39B) 사이의 상기 제1 활성영역(35A)은 이웃하는 셀을 향하여 연장된 연장부를 포함하고, 상기 제1 및 제2 부하 트랜지스터들(TL1, TL2)의 공통 소오스 영역 역할을 한다. 상기 공통 소오스 영역에는 전원전압(power supply voltage)이 인가된다.

상기 제2 활성영역(35B)은 상기 제1 및 제2 게이트 전극들(39A, 39B)을 가로지르면서 상기 제1 활성영역(35A)과 평행한 구동 트랜지스터 활성영역(driver transistor active region)과, 상기 제1 및 제2 게이트 전극들(39A, 39B) 사이의 상기 구동 트랜지스터 활성영역으로부터 연장된 접지 소오스 영역(ground source region)을 포함한다. 이에 더하여, 상기 제2 활성영역(35B)은 상기 구동 트랜지스터 활성영역의 양 단들로부터 연장된 제1 및 제2 전송 트랜지스터 활성영역들(first and second transfer transistor active regions)을 포함한다. 상기 접지 소오스 영역, 제1 전송 트랜지스터 활성영역 및 제2 전송 트랜지스터 활성영역은 상기 제1 활성영역(35A)의 반대편에 위치하고, 이웃하는 셀(neighboring cell)과 접하도록 연장된다. 상기 접지 소오스 영역은 상기 제1 및 제2 구동 트랜지스터들(TD1, TD2)의 공통 소오스 영역에 해당한다.

상기 제2 활성영역(35B)의 제1 영역, 즉 상기 제1 전송 트랜지스터 활성영역의 소정영역을 가로질러 제3 게이트 전극(39C')이 배치된다. 또한, 상기 제2 활성영역의 제2 영역, 즉 상기 제2 전송 트랜지스터 활성영역의 소정영역을 가로질러 제4 게이트 전극(39C")이 배치된다. 결과적으로, 상기 제1 전송 트랜지스터 활성영역에 제1 전송 트랜지스터(도 1의 TA1)가 구현되고, 상기 제2 전송 트랜지스터 활성영역에 제2 전송 트랜지스터(도 1의 TA2)가 구현된다. 상기 제3 및 제4 게이트 전극들(39C', 39C")은 x축과 평행하도록 배치된다. 상기 접지 소오스 영역은 상기 제3 및 제4 게이트 전극들(39C', 39C") 사이를 지나도록 배치되는 것이 바람직하다.

상기 제1 및 제2 부하 트랜지스터들(TL1, TL2)은 PMOS 트랜지스터들이고 상기 제1 및 제2 구동 트랜지스터들(TD1, TD2) 및 상기 제1 및 제2 전송 트랜지스터들(TA1, TA2)은 NMOS 트랜지스터들인 것이 바람직하다. 또한, 상기 제1 내지 제4 게이트 전극들(39A, 39B, 39C', 39C")은 제1 도전막으로 형성된다.

도 3을 참조하면, 상기 제1 게이트 전극(39A)과 인접한 상기 제1 활성영역(35A)의 일 단은 제1 노드라인(58N')을 통하여 상기 제1 및 제3 게이트 전극들(39A, 39C') 사이의 상기 제2 활성영역(35B)과 전기적으로 접속된다. 이에 따라, 상기 제1 부하 트랜지스터(TL1) 및 상기 제1 구동 트랜지스터(TD1)가 직렬 연결되어 제1 인버터를 구성한다. 상기 제1 노드라인(58N')은 상기 제1 게이트 전극(39A)과 평행하도록 배치된다. 또한, 상기 제1 노드라인(58N')은 상기 제1 및 제2 활성영역들(35A, 35B) 사이의 소자분리막(도시하지 않음)의 상부면과 직접 접촉하는 것이 바람직하다. 이와 마찬가지로, 상기 제2 게이트 전극(39B)과 인접한 상기 제1 활성영역(35A)의 타 단은 제2 노드라인(58N")을 통하여 상기 제2 및 제4 게이트 전극들(39B, 39C") 사이의 상기 제2 활성영역(35B)과 전기적으로 접속된다. 이에 따라, 상기 제2 부하 트랜지스터(TL2) 및 상기 제2 구동 트랜지스터(TD2)가 직렬 연결되어 제2 인버터를 구성한다. 상기 제2 노드라인(58N")은 상기 제2 게이트 전극(39B)과 평행하도록 배치된다. 또한, 상기 제2 노드라인(58N")은 상기 제1 및 제2 활성영역들(35A, 35B) 사이의 소자분리막의 상부면과 직접 접촉하는 것이 바람직하다.

더 나아가서, 상기 제3 및 제4 게이트 전극들(39C', 39C") 상에 일직선의 워드라인(straight word line; 58W)이 배치된다. 상기 워드라인(58W)은 x축과 평행하고 상기 제3 및 제4 게이트 전극들(39C', 39C")의 상부면들과 직접 접촉한다. 따라서, 상기 제3 및 제4 게이트 전극들(39C', 39C")은 상기 워드라인(58W)을 통하여 서로 전기적으로 연결된다. 상기 제1 및 제2 노드라인들(58N', 58N")과 상기 워드라인(58W)은 제2 도전막으로 형성된다. 결과적으로, 상기 워드라인(58W) 및 상기 제3 게이트 전극(39C') 사이의 콘택저항은 물론 상기 워드라인(58W) 및 상기 제4 게이트 전극(39C") 사이의 콘택저항이 현저히 감소되므로, 읽기모드(read mode) 또는 쓰기모드(write mode)에서 빠른 억세스 시간(access time)을 얻을 수 있다.

도 4를 참조하면, 상기 제1 노드라인(58N')의 소정영역은 제1 노드 콘택홀(63NA)에 의해 노출되고, 상기 제2 게이트 전극(39B)의 소정영역은 제2 노드 콘택홀(63NB)에 의해 노출된다. 또한, 상기 제2 노드라인(58N")의 소정영역은 제3노드 콘택홀(63NC)에 의해 노출되고, 상기 제1 게이트 전극(39A)의 소정영역은 제4 노드 콘택홀(63ND)에 의해 노출된다. 상기 제1 및 제2 노드 콘택홀들(63NA, 63NB)중 적어도 상기 제2 노드 콘택홀(63NB)은 도 4에 도시된 바와 같이 상기 제2 활성영역(35B)과 중첩되도록 배치될 수 있다. 이와 마찬가지로, 상기 제3 및 제4 노드 콘택홀들(63NC, 63ND)중 적어도 상기 제4 노드 콘택홀(63ND)은 상기 제1 활성영역(35A)과 중첩되도록 배치될 수 있다.

계속해서, 상기 제1 활성영역(35A)의 연장부는 전원선 콘택홀(power line contact hole; 63C)에 의해 노출된다. 상기 전원선 콘택홀(63C)은 서로 이웃하는 두개의 셀들에 의해 공유된다. 또한, 상기 접지 소오스 영역의 끝 단은 접지라인 콘택홀(ground line contact hole; 63S)에 의해 노출된다. 상기 접지라인 콘택홀(63S) 역시 서로 이웃하는 두개의 셀들에 의해 공유된다. 이에 더하여, 상기 제1 및 제2 전송 트랜지스터 활성영역들의 끝 단들은 각각 제1 및 제2 비트라인 패드 콘택홀들(63B', 63B")에 의해 노출된다. 상기 제1 및 제2 비트라인 패드 콘택홀들(63B', 63B") 역시 서로 이웃하는 2개의 셀들에 의해 공유된다.

상기 제1 내지 제4 노드 콘택홀들(63NA, 63NB, 63NC, 63ND), 상기 전원선 콘택홀(63C), 상기 접지라인 콘택홀(63S), 및 상기 제1 및 제2 비트라인 패드 콘택홀들(63B', 63B")은 콘택 플러그들에 의해 채워질 수 있다.

상기한 바와 같이 본 발명에 따른 완전 씨모스 에스램 셀은 8개의 콘택홀들을 포함한다. 이들 8개의 콘택홀들중 4개의 콘택홀들은 서로 이웃하는 두개의 셀들에 의해 공유된다. 따라서, 콤팩트한 셀을 구현하는 것이 가능하다.

도 5를 참조하면, 상기 제1 및 제2 노드 콘택홀들(63NA, 63NB)은 제1 국부배선(73I')에 의해 덮여진다. 따라서, 상기 제1 노드라인(58N')은 상기 제1 국부배선(73I')을 통하여 상기 제2 게이트 전극(39B)과 전기적으로 연결된다. 상기 제1 국부배선(73I')은 상기 워드라인(58W)과 평행하게 배치되고 상기 제1 노드라인(58N') 및 상기 제2 게이트 전극(39B)을 가로지른다. 이와 마찬가지로, 상기 제3 및 제4 노드 콘택홀들(63NC, 63ND)은 제2 국부배선(73I")에 의해 덮여진다. 따라서, 상기 제2 노드라인(58N")은 상기 제2 국부배선(73I")을 통하여 상기 제1 게이트 전극(39A)과 전기적으로 연결된다. 상기 제2 국부배선(73I")은 상기 워드라인(58W)과 평행하게 배치되고 상기 제2 노드라인(58N") 및 상기 제1 게이트 전극(39A)을 가로지른다. 결과적으로, 상기 제1 및 제2 인버터들은 상기 제1 및 제2 국부배선들(73I', 73I")에 의해 크로스 커플되어 래치회로를 구현한다. 여기서, 상기 제1 및 제2 국부배선들(73I', 73I")은 상기 제1 및 제2 노드라인들(58N', 58N")과 다른 도전막으로 형성되어 셀 면적을 감소시킬 수 있다.

이에 더하여, 상기 전원선 콘택홀(63C)은 상기 워드라인과 평행하도록 배치된 전원선(power line; 73C)에 의해 덮여진다. 상기 전원선(73C)은 서로 이웃하는 두개의 셀들에 의해 공유된다. 또한, 상기 워드라인(58W) 상부에 접지라인(73S)이 배치된다. 상기 접지라인(73S)은 상기 워드라인(58W)과 평행하게 배치된다. 상기 접지라인(73S)의 소정영역은 연장되어 상기 접지라인 콘택홀(63S)을 덮는다. 따라서, 서로 이웃하는 두개의 셀들 상에 배치된 두개의 접지라인들(73S)은 서로 전기적으로 접속되고 상기 접지라인 콘택홀(63S)을 통하여 상기 접지 소오스 영역과 전기적으로 접속된다. 결과적으로, 서로 이웃하는 두개의 셀들은 2개의 접지라인들(73S)을 공유한다. 다시 말해서, 각 셀은 두개의 접지라인들(73S)과 전기적으로 접속된다. 이에 따라, 각 셀과 접속된 접지라인 저항이 현저히 감소되어 저전압 특성(low voltage characteristic)과 같은 셀 특성을 안정화시킨다.

상기 제1 및 제2 국부배선들(73I', 73I"), 상기 전원선(73C) 및 상기 접지라인(73S)은 제3 도전막으로 형성된다.

도 6을 참조하면, 상기 제1 및 제2 비트라인 패드 콘택홀들(63B', 63B") 상에 각각 제1 및 제2 비트라인 콘택홀들(79B', 79B")이 위치한다. 상기 제1 및 제2 비트라인 콘택홀들(79B', 79B")은 각각 제1 및 제2 비트라인 콘택 플러그들에 의해 채워질 수 있다.

계속해서, 제1 및 제2 비트라인들(83B', 83B")이 상기 전원선(73C) 및 상기 접지라인(73S)의 상부를 가로지르도록 배치된다. 상기 제1 비트라인(83B')은 상기 제1 비트라인 콘택홀(79B')을 덮고, 상기 제2 비트라인(83B")은 상기 제2 비트라인 콘택홀(79B")을 덮는다. 따라서, 상기 제1 비트라인(83B')은 상기 제1 비트라인 콘택홀(79B') 및 제1 비트라인 패드 콘택홀(63B')을 통하여 상기 제1 전송 트랜지스터 활성영역의 끝 단, 즉 상기 제1 전송 트랜지스터(TA1)의 드레인 영역과 전기적으로 접속된다. 이와 마찬가지로, 상기 제2 비트라인(83B")은 상기 제2 비트라인 콘택홀(79B") 및 제2 비트라인 패드 콘택홀(63B")을 통하여 상기 제2 전송 트랜지스터 활성영역의 끝 단, 즉 상기 제2 전송 트랜지스터(TA2)의 드레인 영역과 전기적으로 접속된다.

이제, 본 발명에 따른 완전 씨모스 에스램 셀의 제조방법을 설명하기로 한다.

도 2, 도 7a, 도 7b 및 도 7c을 참조하면, 반도체기판(31)에 서로 인접하는 P웰(32P) 및 N웰(32N)을 형성한다. 상기 결과물의 소정영역에 소자분리막(33)을 형성하여 제1 및 제2 활성영역들(35A, 35B)을 한정한다. 상기 P웰 및 N웰(32P, 32N)을 형성하기 위한 공정은 상기 소자분리막(33)을 형성한 후에 실시될 수도 있다. 상기 제1 활성영역(35A)은 상기 N웰(32N) 내에 형성되고, 상기 제2 활성영역(35B)은 상기 P웰(32P) 내에 형성된다. 상기 소자분리막(33)은 통상의 소자분리 기술, 예컨대 트렌치 소자분리 기술을 사용하여 형성할 수 있다. 상기 제1 및 제2 활성영역들(35A, 35B)의 표면 상에 게이트 절연막(37)을 형성한다. 상기 게이트 절연막(37)을 포함하는 반도체기판의 전면에 제1 도전막을 형성한다. 상기 제1 도전막은 도우핑된 폴리실리콘막 또는 내화성 금속 폴리사이드막(refractory metal polycide layer)로 형성할 수 있다.

상기 제1 도전막을 패터닝하여 상기 제1 및 제2 활성영역들(35A, 35B)의 상부를 가로지르는 제1 및 제2 게이트 전극들(39A, 39B)을 형성함과 동시에 상기 제2 활성영역(35B)의 제1 및 제2 영역들의 상부를 가로지르는 제3 및 제4 게이트 전극들(39C', 39C")을 형성한다. 상기 제1 및 제2 게이트 전극들(35A, 35B)은 서로 평행하도록 형성되고, 상기 제3 및 제4 게이트 전극들(35C', 35B")은 상기 제1 및 제2 게이트 전극들(35A, 35B)과 수직한 방향과 평행하도록 형성된다. 상기 제1 게이트 전극(39A)은 제1 부하 트랜지스터(도 1의 TL1) 및 제1 구동 트랜지스터(도 1의 TD1)의 공통 게이트 전극 역할을 하고, 상기 제2 게이트 전극(39B)은 제2 부하 트랜지스터(도 1의 TL2) 및 제2 구동 트랜지스터(도 1의 TD2)의 공통 게이트 전극 역할을 한다. 또한, 상기 제3 게이트 전극(39C')은 제1 전송 트랜지스터(도 1의 TA1)의 게이트 전극 역할을 하고, 상기 제4 게이트 전극(39C")은 제2 전송 트랜지스터들(도 1의 TA1)의 게이트 전극 역할을 한다.

도 3, 도 8a, 도 8b 및 도 8c를 참조하면, 상기 제1 내지 제4 게이트 전극들(39A, 39B, 39C', 39C") 및 상기 소자분리막(33)을 이온주입 마스크로 사용하여 상기 제2 활성영역(35B)에 n형 불순물 이온들을 주입하여 n형 저농도 소오스/드레인 영역들을 형성한다. 이어서, 상기 제1 및 제2 게이트 전극들(39A, 39B) 및 상기 소자분리막(33)을 이온주입 마스크로 사용하여 상기 제1 활성영역(35A)에 p형 불순물 이온들을 주입하여 p형 저농도 소오스/드레인 영역들을 형성한다. 상기 제1 내지 제4 게이트 전극들(39A, 39B, 39C', 39C")의 측벽 상에 통상의 방법을 사용하여 스페이서들(41)을 형성한다. 이때, 상기 저농도 소오스/드레인 영역들 상에 잔존하는 게이트 절연막(37)이 과도 식각되어 상기 저농도 소오스/드레인 영역들이 노출될 수 있다.

계속해서, 상기 제1 내지 제4 게이트 전극들(39A, 39B, 39C', 39C"), 상기 소자분리막(33), 및 상기 스페이서들(41)을 이온주입 마스크로 사용하여 상기 제2 활성영역(35B)에 n형 불순물 이온들을 주입하여 n형 고농도 소오스/드레인 영역들을 형성한다. 이어서, 상기 제1 및 제2 게이트 전극들(39A, 39B), 상기 소자분리막(33) 및 상기 스페이서들(41)을 이온주입 마스크로 사용하여 상기 제1활성영역(35A)에 p형 불순물 이온들을 주입하여 p형 고농도 소오스/드레인 영역들을 형성한다. 이에 따라, 상기 제1 활성영역(35A)에 엘디디 형태(lightly-doped drain shape; LDD shape)를 갖는 p형의 소오스/드레인 영역들이 형성되고, 상기 제2 활성영역(35B)에 엘디디 형태를 갖는 n형의 소오스/드레인 영역들이 형성된다.

좀 더 구체적으로, 상기 제1 및 제2 게이트 전극들(39A, 39B) 사이의 제2 활성영역(35B)에 제1 및 제2 구동 트랜지스터들(TD1, TD2)의 공통 소오스 영역, 즉 n형의 접지 소오스 영역(n-type ground source region; 43S')이 형성된다. 또한, 상기 제1 및 제3 게이트 전극들(39A, 39C') 사이의 제2 활성영역(35B)에 제1 구동 트랜지스터(TD1)의 드레인 영역(43D')이 형성된다. 이와 마찬가지로, 상기 제2 및 제4 게이트 전극들(39B, 39C") 사이의 제2 활성영역(35B)에 제2 구동 트랜지스터(TD2)의 드레인 영역(43D')이 형성된다. 상기 제1 및 제2 구동 트랜지스터들(TD1, TD2)의 드레인 영역들(43D')은 제1 및 제2 전송 트랜지스터들(TA1, TA2)의 소오스 영역들(43S")에 해당한다. 이에 더하여, 상기 제2 활성영역(35B)의 양 끝 단들에 상기 제1 및 제2 전송 트랜지스터들(TA1, TA2)의 드레인 영역들(43D")이 형성된다. 더 나아가서, 상기 제1 및 제2 게이트 전극들(39A, 39B) 사이의 제1 활성영역(35A)에 상기 제1 및 제2 부하 트랜지스터들(TL1, TL2)의 공통 소오스 영역, 즉 전원 소오스 영역(도시하지 않음)이 형성된다. 또한, 상기 제1 활성영역(35A)의 양 단들에 상기 제1 및 제2 부하 트랜지스터들(TL1, TL2)의 드레인 영역들(45D)이 형성된다.

상기 소오스/드레인 영역들을 갖는 반도체기판의 전면 상에 제1층간절연막(50)을 형성한다. 상기 제1 층간절연막(50)은 식각저지막(47) 및 제1 절연막(49)을 차례로 적층시키어 형성하는 것이 바람직하다. 상기 식각저지막(47)은 상기 제1 절연막(49)에 대하여 식각선택비를 갖는 절연막으로 형성하는 것이 바람직하다. 예를 들면, 상기 식각저지막(47)은 실리콘 질화막으로 형성하고 상기 제1 절연막(49)은 실리콘 산화막으로 형성하는 것이 바람직하다. 이에 더하여, 상기 제1 층간절연막(50)은 상기 제1 절연막(49) 상에 적층된 연마저지막(도시하지 않음)을 더 포함할 수도 있다.

상기 제1 층간절연막(50)을 패터닝하여 상기 제3 및 제4 게이트 전극들(39C', 39C")의 상부면들을 노출시키는 워드라인 그루브(51G)를 형성한다. 상기 워드라인 그루브(51G)는 서로 이웃하는 복수개의 셀들을 가로지르도록 형성된다. 다음에, 제1 층간절연막(50)을 다시 패터닝하여 상기 제1 부하 트랜지스터(TL1)의 드레인 영역(45D), 상기 제1 구동 트랜지스터(TD1)의 드레인 영역(43D') 및 이들 사이의 소자분리막(33)을 노출시키는 제1 노드라인 그루브(53G')와 아울러 상기 제2 부하 트랜지스터(TL2)의 드레인 영역(45D), 상기 제2 구동 트랜지스터(TD2)의 드레인 영역(43D') 및 이들 사이의 소자분리막(33)을 노출시키는 제2 노드라인 그루브(53G")를 형성한다. 이에 따라, 상기 제1 및 제2 노드라인 그루브들(53G', 53G")은 상기 워드라인 그루브(51G)보다 깊다.

상기 제1 및 제2 노드라인 그루브들(53G', 53G") 및 상기 워드라인 그루브(51G)이 형성된 결과물의 전면 상에 제2 도전막을 형성하여 상기 그루브들(53G', 53G", 51G)을 채운다. 상기 제2 도전막은 장벽 금속막(barriermetal layer; 55) 및 금속막(57)을 차례로 적층시키어 형성하는 것이 바람직하다. 상기 장벽금속막(55)은 텅스텐 질화막(WN) 또는 타이타늄 질화막(TiN)과 같은 금속 질화막으로 형성하는 것이 바람직하고, 상기 금속막은 텅스텐막으로 형성하는 것이 바람직하다.

상기 제1 층간절연막(50)의 상부면이 노출될 때까지 상기 제2 도전막을 평탄화시키어 상기 제1 및 제2 노드라인 그루브들(53G', 53G") 내에 각각 제1 및 제2 노드라인들(58N', 58N")을 형성함과 동시에 상기 워드라인 그루브(51G) 내에 일직선의 워드라인(58W)을 형성한다. 이에 따라, 상기 제1 부하 트랜지스터(TL1)의 드레인 영역(45D)은 상기 제1 노드라인(58N')을 통하여 상기 제1 구동 트랜지스터(TD1)의 드레인 영역(43D')과 전기적으로 접속된다. 이와 마찬가지로, 상기 제2 부하 트랜지스터(TL2)의 드레인 영역(45D)은 상기 제2 노드라인(58N")을 통하여 상기 제2 구동 트랜지스터(TD2)의 드레인 영역(43D')과 전기적으로 접속된다. 결과적으로, 하나의 셀 내에 상기 제1 구동 트랜지스터(TD1) 및 제1 부하 트랜지스터(TL1)로 구성되는 제1 인버터와 아울러 상기 제2 구동 트랜지스터(TD2) 및 제2 부하 트랜지스터(TL2)로 구성되는 제2 인버터가 구현된다.

또한, 상기 제3 및 제4 게이트 전극들(39C', 39C")의 상부면들은 상기 워드라인(58W)과 직접 접촉한다. 따라서, 상기 워드라인(58W) 및 상기 제3 게이트 전극(39C') 사이의 콘택저항과 아울러서 상기 워드라인(58W) 및 제4 게이트 전극(39C") 사이의 콘택저항을 최소화시킬 수 있다.

도 4, 도 9a, 도 9b 및 도 9c를 참조하면, 상기 제1 및 제2노드라인들(58N', 58N") 및 워드라인(58W)을 갖는 반도체기판의 전면 상에 제2 층간절연막(62)을 형성한다. 상기 제2 층간절연막(62)은 제2 절연막(59) 및 제1 연마 저지막(61)을 차례로 적층시키어 형성하는 것이 바람직하다. 상기 제2 절연막(59)은 실리콘 산화막으로 형성할 수 있고, 상기 제1 연마 저지막(61)은 실리콘 질화막으로 형성할 수 있다. 상기 제2 층간절연막(62) 및 상기 제1 층간절연막(50)을 연속적으로 패터닝하여 제1 내지 제4 노드 콘택홀들(63NA, 63NB, 63NC, 63ND), 제1 및 제2 비트라인 패드 콘택홀들(63B', 63B"), 전원선 콘택홀(power line contact hole; 63C) 및 접지라인 콘택홀(ground line contact hole; 63S)을 형성한다.

상기 제1 노드 콘택홀(63NA)은 상기 제1 노드라인(58N')의 소정영역을 노출시키고, 상기 제2 노드 콘택홀(63NB)은 상기 제2 게이트 전극(39B)의 소정영역을 노출시킨다. 또한, 상기 제3 노드 콘택홀(63NC)은 상기 제2 노드라인(58N")의 소정영역을 노출시키고, 상기 제4 노드 콘택홀(63ND)은 상기 제1 게이트 전극(39A)의 소정영역을 노출시킨다. 이에 더하여, 상기 제1 비트라인 패드 콘택홀(63B')은 상기 제1 전송 트랜지스터(TA1)의 드레인 영역(43D")을 노출시키고, 상기 제2 비트라인 패드 콘택홀(63B")은 상기 제2 전송 트랜지스터(TA2)의 드레인 영역(43D")을 노촐시킨다. 더 나아가서, 상기 전원선 콘택홀(도 4의 63C)은 상기 전원 소오스 영역(도시하지 않음)을 노출시키고, 상기 접지라인 콘택홀(도 4의 63S)은 상기 접지 소오스 영역(43S')을 노출시킨다. 상기 제1 및 제2 비트라인 패드 콘택홀들(63B', 63B"), 전원선 콘택홀 및 접지라인 콘택홀은 서로 이웃하는 두개의 셀들에 의해 공유된다.

상기 복수개의 콘택홀들을 포함하는 반도체기판의 전면에 제3 도전막을 형성하여 상기 복수개의 콘택홀들을 채운다. 상기 제3 도전막은 장벽 금속막 및 금속막을 차례로 적층시키어 형성할 수도 있다. 상기 제1 연마 저지막(61)이 노출될 때까지 상기 제3 도전막을 평탄화시킨다. 그 결과, 상기 제1 및 제4 노드 콘택홀들(63NA, 63NB, 63NC, 63ND) 내에 각각 제1 및 제4 노드 콘택 플러그들(65NA, 65NB, 65NC, 65ND)이 형성된다. 또한, 상기 제1 및 제2 비트라인 패드 콘택홀들(63B', 63B") 내에 각각 제1 및 제2 비트라인 패드들(65B', 65B")이 형성된다. 이에 더하여, 상기 전원선 콘택홀 내에 전원선 콘택 플러그(도시하지 않음)가 형성되고, 상기 접지라인 콘택홀 내에 접지라인 콘택 플러그(도시하지 않음)가 형성된다. 상기 제3 도전막을 평탄화시키는 공정은 화학기계적 연마 공정을 사용하여 실시하는 것이 바람직하다.

도 5, 도 10a, 도 10b 및 도 10c를 참조하면, 상기 콘택 플러그들을 포함하는 반도체기판의 전면 상에 제3 층간절연막(70)을 형성한다. 상기 제3 층간절연막(70)은 제3 절연막(67) 및 제2 연마 저지막(69)을 차례로 적층시키어 형성하는 것이 바람직하다. 상기 제3 절연막(67)은 실리콘 산화막으로 형성하고, 상기 제2 연마 저지막(69)은 실리콘 질화막으로 형성할 수 있다. 상기 제3 층간절연막(70)을 패터닝하여 제1 국부배선 그루브(71I'), 제2 국부배선 그루브(도시하지 않음), 전원선 그루브(71C), 및 접지라인 그루브(71S)를 형성한다. 상기 제1 국부배선 그루브(71I')는 상기 제1 및 제2 노드 콘택 플러그들(65NA, 65NB) 및 이들 사이의 제2 층간절연막(62)을 노출시키고, 상기 제2 국부배선 그루브는 상기 제3 및제4 노드 콘택 플러그들(65NC, 65ND) 및 이들 사이의 제2 층간절연막(62)을 노출시킨다. 또한, 상기 전원선 그루브(71C)는 상기 전원선 콘택 플러그를 노출시키면서 상기 워드라인(58W)과 평행하도록 형성된다. 상기 전원선 그루브(71C)는 서로 이웃하는 두개의 셀들에 의해 공유된다. 이에 더하여, 상기 접지라인 그루브(71S)는 상기 워드라인(58W) 상부에 형성되고, 상기 접지라인 그루브(71S)의 소정영역은 연장되어 상기 접지라인 콘택 플러그를 노출시킨다. 이에 따라, 서로 이웃하는 두개의 셀들 상에 서로 평행한 두개의 접지라인 그루브들(71S)이 형성되고, 이들 두개의 접지라인 그루브들(71S)은 상기 접지라인 콘택 플러그를 노출시키는 연장부를 통하여 서로 연결된다.

상기 제1 및 제2 국부배선 그루브들, 전원선 그루브(71C) 및 접지라인 그루브(71S)을 갖는 반도체기판의 전면 상에 제4 도전막을 형성한다. 다음에, 상기 제2 연마저지막(69)이 노출될 때까지 상기 제4 도전막을 평탄화시킨다. 상기 제4 도전막의 평탄화는 화학기계적 연마 공정을 사용하여 실시하는 것이 바람직하다. 그 결과, 상기 전원선 그루브(71C) 내에 서로 이웃하는 두개의 셀들에 의해 공유되는 전원선(73C)이 형성된다. 또한, 상기 제1 및 제2 국부배선 그루브들 내에 각각 제1 및 제2 국부배선들(73I', 73I")이 형성된다. 이에 더하여, 상기 접지라인 그루브(71S) 내에 접지라인(73S)이 형성된다.

도 5에 도시된 바와 같이, 서로 이웃하는 두개의 셀들 상에 형성된 두개의 접지라인들(73S)은 이들 두개의 셀들이 공유하는 상기 접지라인 콘택홀(도 5의 63S)를 통하여 연결된다. 따라서, 각 셀과 접속된 접지라인의 등가 저항을 현저히감소시킬 수 있으므로, 셀의 저전압 특성(low voltage characteristic)이 개선된다. 또한, 상기 제1 및 제2 인버터들은 두개의 도전층들을 사용하여 크로스 커플된다(cross-coupled). 다시 말해서, 상기 제1 및 제2 인버터들은 상기 제2 도전막으로 형성된 상기 제1 및 제2 노드라인들(58N', 58N")과 상기 제4 도전막으로 형성된 상기 제1 및 제2 국부배선들(73I', 73I")에 의해 크로스 커플된다(cross-coupled). 이에 따라, 하나의 도전막을 사용하여 한 쌍의 인버터들을 크로스 커플시키는 종래의 에스램 셀에 비하여 콤팩트한 셀을 구현하는 것이 가능하다.

도 6, 도 11a, 도 11b 및 도 11c를 참조하면, 상기 제1 및 제2 국부배선들(73I', 73I"), 접지라인들(73S) 및 전원선들(73C)을 포함하는 반도체기판의 전면 상에 제4 층간절연막(78)을 형성한다. 상기 제4 층간절연막(78)은 제4 절연막(75) 및 제3 연마저지막(77)을 차례로 적층시키어 형성하는 것이 바람직하다. 이어서, 상기 제4 층간절연막(78) 및 상기 제3 층간절연막(70)을 연속적으로 패터닝하여 상기 제1 및 제2 비트라인 패드들(65B', 65B")을 각각 노출시키는 제1 및 제2 비트라인 콘택홀들(79B', 79B")을 형성한다. 상기 제1 및 제2 비트라인 콘택홀들(79B', 79B")을 포함하는 반도체기판의 전면 상에 제5 도전막을 형성한다. 상기 제3 연마저지막(77)이 노출될 때까지 상기 제5 도전막을 평탄화시키어 상기 제1 및 제2 비트라인 콘택홀들(79B', 79B") 내에 각각 제1 비트라인 콘택 플러그(81B') 및 제2 비트라인 콘택 플러그(도시하지 않음)을 형성한다.

상기 결과물 전면에 제6 도전막, 예컨대 금속막을 형성한다. 상기 제6 도전막을 패터닝하여 상기 제1 및 제2 국부배선들(73I', 73I")의 상부를 가로지르는제1 및 제2 비트라인들(83B', 83B")을 형성한다. 상기 제1 비트라인(83B')은 상기 제1 비트라인 콘택 플러그(81B')를 덮고, 상기 제2 비트라인(83B")은 상기 제2 비트라인 콘택 플러그를 덮는다.

한편, 상기 제4 내지 제6 도전막들 또한 장벽금속막 및 금속막을 차례로 적층시키어 형성할 수 있다. 여기서, 상기 장벽금속막은 타이타늄막, 타이타늄 질화막, 타이타늄막/타이타늄 질화막, 탄탈륨막, 탄탈륨 질화막, 또는 탄탈륨막/탄탈륨 질화막으로 형성할 수 있고, 상기 금속막은 알루미늄막, 텅스텐막 또는 구리막으로 형성할 수 있다.

상술한 바와 같이 본 발명에 따르면, 제1 및 제2 노드라인들과 제1 및 제2 국부배선들을 효율적으로 배치하여 콤팩트한 셀을 구현할 수 있다. 또한, 제1 및 제2 전송 게이트 전극들의 상부면들과 직접 접촉하는 일직선의 워드라인을 배치하여 워드라인에 기인하는 RC 지연시간(RC delay time)을 최소화시킬 수 있다. 이에 따라, 빠른 억세스 시간(access time)을 갖는 에스램 소자를 구현하는 것이 가능하다. 이에 더하여, 서로 이웃하는 2개의 셀들은 2개의 접지라인들을 공유한다. 따라서, 각 셀에 접속된 접지라인의 등가저항을 최소화시키어 셀의 저전압 특성을 개선시킨다.

Claims

반도체기판에 배치된 제1 및 제2 활성영역들;

상기 제1 및 제2 활성영역들의 상부를 가로지르는 제1 게이트 전극;

상기 제1 및 제2 활성영역들의 상부를 가로지르되, 상기 제1 게이트 전극과 평행한 제2 게이트 전극;

상기 제1 게이트 전극과 인접한 상기 제1 활성영역의 일 단 및 상기 제1 게이트 전극과 인접한 상기 제2 활성영역을 전기적으로 접속시키되, 상기 제1 게이트 전극과 평행하도록 배치된 제1 노드라인;

상기 제2 게이트 전극과 인접한 상기 제1 활성영역의 타 단 및 상기 제2 게이트 전극과 인접한 상기 제2 활성영역을 전기적으로 접속시키되, 상기 제2 게이트 전극과 평행하도록 배치된 제2 노드라인;

상기 제1 노드라인 및 상기 제2 게이트 전극을 전기적으로 접속시키되, 상기 제1 노드라인 및 상기 제2 게이트 전극의 상부를 가로지르는 제1 국부배선; 및

상기 제2 노드라인 및 상기 제1 게이트 전극을 전기적으로 접속시키되, 상기 제2 노드라인 및 상기 제1 게이트 전극의 상부를 가로지르는 제2 국부배선을 포함하는 완전 씨모스 에스램 셀.
제 1 항에 있어서,

상기 제1 및 제2 노드라인들은 상기 제1 및 제2 활성영역들 사이의 소자분리막의 상부면과 접촉하는 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 1 항에 있어서,

상기 제1 국부배선의 일 단은 상기 제1 노드라인의 소정영역을 노출시키는 제1 노드 콘택홀을 통하여 상기 제1 노드라인과 전기적으로 접속되고, 상기 제1 국부배선의 타 단은 상기 제2 게이트 전극의 소정영역을 노출시키는 제2 노드 콘택홀을 통하여 상기 제2 게이트 전극과 전기적으로 접속되는 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 3 항에 있어서,

상기 제1 노드 콘택홀을 채우는 제1 노드 콘택 플러그; 및

상기 제2 노드 콘택홀을 채우는 제2 노드 콘택 플러그를 더 포함하는 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 3 항에 있어서,

상기 제2 노드 콘택홀의 일 부분은 상기 제2 활성영역과 중첩되도록 배치되는 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 1 항에 있어서,

상기 제2 국부배선의 일 단은 상기 제2 노드라인의 소정영역을 노출시키는제3 노드 콘택홀을 통하여 상기 제2 노드라인과 전기적으로 접속되고, 상기 제2 국부배선의 타 단은 상기 제1 게이트 전극의 소정영역을 노출시키는 제4 노드 콘택홀을 통하여 상기 제1 게이트 전극과 전기적으로 접속되는 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 6 항에 있어서,

상기 제3 노드 콘택홀을 채우는 제3 노드 콘택 플러그; 및

상기 제4 노드 콘택홀을 채우는 제4 노드 콘택 플러그를 더 포함하는 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 6 항에 있어서,

상기 제4 노드 콘택홀의 일 부분은 상기 제1 활성영역과 중첩되도록 배치되는 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 1 항에 있어서,

상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이의 상기 제1 활성영역은 이웃하는 셀(neighboring cell)을 향하여 연장된 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 9 항에 있어서,

상기 제1 활성영역의 연장부를 노출시키는 전원선 콘택홀을 더 포함하되, 상기 전원선 콘택홀은 서로 이웃하는 두개의 셀들에 의해 공유되는 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 1 항에 있어서,

상기 제2 활성영역은 상기 제1 노드라인과 전기적으로 접속된 제2 활성영역의 일 부분으로부터 상기 제1 활성영역의 반대방향을 향하여 연장된 제1 연장부, 상기 제2 노드라인과 전기적으로 접속된 제2 활성영역의 일 부분으로부터 상기 제1 활성영역의 반대방향을 향하여 연장된 제2 연장부, 및 상기 제1 및 제2 게이트 전극들 사이의 제2 활성영역으로부터 상기 제1 활성영역의 반대방향을 향하여 연장된 제3 연장부를 포함하는 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 11 항에 있어서,

상기 제1 및 제2 연장부들의 상부를 가로지르는 일직선의 워드라인(straight word line)을 더 포함하되, 상기 워드라인은 상기 제1 및 제2 국부배선들과 평행하도록 배치된 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 11 항에 있어서,

상기 제1 연장부의 끝 단을 노출시키되, 서로 이웃하는 두개의 셀들에 의해 공유되는 제1 비트라인 패드 콘택홀; 및

상기 제2 연장부의 끝 단을 노출시키되, 서로 이웃하는 두개의 셀들에 의해 공유되는 제2 비트라인 패드 콘택홀을 더 포함하는 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 11 항에 있어서,

상기 제3 연장부의 끝 단을 노출시키는 접지라인 콘택홀을 더 포함하되, 상기 접지라인 콘택홀은 서로 이웃하는 두개의 셀들에 의해 공유되는 것을 특징으로 하는 완전 씨모스 에스램 셀.
반도체기판에 배치된 제1 활성영역;

상기 제1 활성영역에 인접하도록 배치되되, 상기 제1 활성영역과 평행한 구동 트랜지스터 활성영역과, 상기 구동 트랜지스터 활성영역의 양 단들로부터 상기 제1 활성영역의 반대방향을 향하여 연장된 제1 및 제2 전송 트랜지스터 활성영역들로 구성된 제2 활성영역;

상기 제1 활성영역 및 상기 구동 트랜지스터 활성영역의 상부를 가로지르는 제1 게이트 전극;

상기 제1 활성영역 및 상기 구동 트랜지스터 활성영역의 상부를 가로지르되, 상기 제1 게이트 전극과 평행한 제2 게이트 전극;

상기 제1 및 제2 전송 트랜지스터 활성영역들의 상부를 가로지르되, 상기 제1 및 제2 게이트 전극들과 수직한 일직선의 워드라인;

상기 워드라인 및 상기 제1 전송 트랜지스터 활성영역 사이에 개재되고 상기 워드라인의 하부면과 직접 접촉하는 제3 게이트 전극; 및

상기 워드라인 및 상기 제2 전송 트랜지스터 활성영역 사이에 개재되고 상기 워드라인의 하부면과 직접 접촉하는 제4 게이트 전극을 포함하되, 상기 제3 및 제4 게이트 전극들은 서로 분리된 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 15 항에 있어서,

상기 제1 게이트 전극에 인접한 제1 활성영역의 일 단을 상기 제1 및 제3 게이트 전극들 사이의 제2 활성영역에 전기적으로 접속시키되, 상기 제1 게이트 전극과 평행하도록 배치된 제1 노드라인;

상기 제2 게이트 전극에 인접한 제1 활성영역의 타 단을 상기 제2 및 제4 게이트 전극들 사이의 제2 활성영역에 전기적으로 접속시키되, 상기 제2 게이트 전극과 평행하도록 배치된 제2 노드라인;

상기 제1 노드라인을 상기 제2 게이트 전극에 전기적으로 접속시키되, 상기 제1 노드라인 및 상기 제2 게이트 전극의 상부를 가로지르는 제1 국부배선; 및

상기 제2 노드라인을 상기 제1 게이트 전극에 전기적으로 접속시키되, 상기 제2 노드라인 및 상기 제1 게이트 전극의 상부를 가로지르는 제2 국부배선을 더 포함하는 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 16 항에 있어서,

상기 제1 및 제2 노드라인들은 상기 제1 및 제2 활성영역들 사이의 소자분리막의 상부면과 접촉하는 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 16 항에 있어서,

상기 제1 국부배선의 일 단은 상기 제1 노드라인의 소정영역을 노출시키는 제1 노드 콘택홀을 통하여 상기 제1 노드라인과 전기적으로 접속되고, 상기 제1 국부배선의 타 단은 상기 제2 게이트 전극의 소정영역을 노출시키는 제2 노드 콘택홀을 통하여 상기 제2 게이트 전극과 전기적으로 접속되는 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 18 항에 있어서,

상기 제1 및 제2 노드 콘택홀들은 각각 제1 노드 콘택 플러그 및 제2 노드 콘택 플러그로 채워지는 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 18 항에 있어서,

상기 제2 노드 콘택홀의 일 부분은 상기 제2 활성영역과 중첩되도록 배치되는 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 16 항에 있어서,

상기 제2 국부배선의 일 단은 상기 제2 노드라인의 소정영역을 노출시키는제3 노드 콘택홀을 통하여 상기 제2 노드라인과 전기적으로 접속되고, 상기 제2 국부배선의 타 단은 상기 제1 게이트 전극의 소정영역을 노출시키는 제4 노드 콘택홀을 통하여 상기 제1 게이트 전극과 전기적으로 접속되는 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 21 항에 있어서,

상기 제3 및 제4 노드 콘택홀들은 각각 제3 노드 콘택 플러그 및 제4 노드 콘택 플러그로 채워지는 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 21 항에 있어서,

상기 제4 노드 콘택홀의 일 부분은 상기 제1 활성영역과 중첩되도록 배치된 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 15 항에 있어서,

상기 제1 및 제2 게이트 전극들 사이의 상기 제1 활성영역은 이웃하는 셀(neighboring cell)을 향하여 연장된 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 24 항에 있어서,

상기 제1 활성영역의 연장부를 노출시키는 전원선 콘택홀을 더 포함하되, 상기 전원선 콘택홀은 서로 이웃하는 두개의 셀들에 의해 공유되는 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 15 항에 있어서,

상기 제2 활성영역은 상기 제1 및 제2 게이트 전극들 사이의 상기 제2 활성영역으로부터 상기 제1 활성영역의 반대방향을 향하여 연장된 접지 소오스 영역을 더 포함하되, 상기 제3 및 제4 게이트 전극들은 상기 접지 소오스 영역의 양 옆에 위치하는 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 15 항에 있어서,

상기 제1 전송 트랜지스터 활성영역의 일 부분을 노출시키되, 서로 이웃하는 두개의 셀들에 의해 공유되는 제1 비트라인 패드 콘택홀; 및

상기 제2 전송 트랜지스터 활성영역의 일 부분을 노출시키되, 서로 이웃하는 두개의 셀들에 의해 공유되는 제2 비트라인 패드 콘택홀을 더 포함하는 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 26 항에 있어서,

상기 접지 소오스 영역의 일 부분을 노출시키는 접지라인 콘택홀을 더 포함하되, 상기 접지라인 콘택홀은 서로 이웃하는 두개의 셀들에 의해 공유되는 것을 특징으로 하는 완전 씨모스 에스램 셀.
반도체기판에 배치된 제1 활성영역;

상기 제1 활성영역과 인접하도록 배치되되, 상기 제1 활성영역과 평행한 구동 트랜지스터 활성영역, 상기 구동 트랜지스터 활성영역의 중심부로부터 상기 제1 활성영역의 반대방향을 향하여 연장된 접지 소오스 영역, 상기 구동 트랜지스터 활성영역의 양 단들로부터 상기 제1 활성영역의 반대방향을 향하여 연장된 제1 및 제2 전송 트랜지스터 활성영역들로 구성된 제2 활성영역;

상기 접지 소오스 영역의 일 부분을 노출시키되, 서로 이웃하는 두개의 셀들에 의해 공유되는 접지라인 콘택홀; 및

상기 제1 및 제2 전송 트랜지스터 활성영역들의 상부를 가로지르는 접지라인을 포함하되, 상기 접지라인의 소정영역은 연장되어 상기 접지라인 콘택홀을 덮고, 상기 접지라인의 연장부는 이웃하는 셀의 다른 접지라인과 연결되고 상기 접지라인 콘택홀을 통하여 상기 접지 소오스 영역과 전기적으로 접속되는 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 29 항에 있어서,

상기 제1 활성영역 및 상기 구동 트랜지스터 활성영역의 상부를 가로지르되, 상기 접지 소오스 영역의 양 옆에 각각 배치된 제1 및 제2 게이트 전극들;

상기 제1 전송 트랜지스터 활성영역의 상부를 가로지르되, 상기 접지라인 하부에 배치된 제3 게이트 전극;

상기 제2 전송 트랜지스터 활성영역의 상부를 가로지르되, 상기 접지라인 하부에 배치되고 상기 제3 게이트 전극과 격리된 제4 게이트 전극; 및

상기 제1 및 제2 전송 트랜지스터 활성영역들의 상부를 가로지르는 일직선의 워드라인들을 더 포함하되, 상기 워드라인은 상기 제3 및 제4 게이트 전극들의 상부면들과 집적 접촉하고 상기 접지라인의 하부에 배치된 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 30 항에 있어서,

상기 제1 게이트 전극과 인접한 상기 제1 활성영역의 일 단을 상기 제1 및 제3 게이트 전극들 사이의 상기 제2 활성영역과 전기적으로 접속시키되, 상기 제1 게이트 전극과 평행한 제1 노드라인;

상기 제2 게이트 전극과 인접한 상기 제1 활성영역의 타 단을 상기 제2 및 제4 게이트 전극들 사이의 상기 제2 활성영역과 전기적으로 접속시키되, 상기 제2 게이트 전극과 평행한 제2 노드라인;

상기 제1 노드라인을 상기 제2 게이트 전극과 전기적으로 접속시키되, 상기 제1 노드라인 및 상기 제2 게이트 전극의 상부를 가로지르는 제1 국부배선; 및

상기 제2 노드라인을 상기 제1 게이트 전극과 전기적으로 접속시키되, 상기 제2 노드라인 및 상기 제1 게이트 전극의 상부를 가로지르는 제2 국부배선을 더 포함하는 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 31 항에 있어서,

상기 제1 국부배선의 일 단은 상기 제1 노드라인의 소정영역을 노출시키는 제1 노드 콘택홀을 통하여 상기 제1 노드라인과 전기적으로 접속되고, 상기 제1 국부배선의 타 단은 상기 제2 게이트 전극의 소정영역을 노출시키는 제2 노드 콘택홀을 통하여 상기 제2 게이트 전극과 전기적으로 접속되는 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 32 항에 있어서,

상기 제1 노드 콘택홀을 채우는 제1 노드 콘택 플러그 및 상기 제2 노드 콘택홀을 채우는 제2 노드 콘택 플러그를 더 포함하는 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 32 항에 있어서,

상기 제2 노드 콘택홀의 일 부분은 상기 제2 활성영역과 중첩되도록 배치되는 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 31 항에 있어서,

상기 제2 국부배선의 일 단은 상기 제2 노드라인의 소정영역을 노출시키는 제3 노드 콘택홀을 통하여 상기 제2 노드라인과 전기적으로 접속되고, 상기 제2 국부배선의 타 단은 상기 제1 게이트 전극의 소정영역을 노출시키는 제4 노드 콘택홀을 통하여 상기 제1 게이트 전극과 전기적으로 접속되는 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 35 항에 있어서,

상기 제3 노드 콘택홀을 채우는 제3 노드 콘택 플러그 및 상기 제4 노드 콘택홀을 채우는 제4 노드 콘택 플러그를 더 포함하는 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 35 항에 있어서,

상기 제4 노드 콘택홀의 일 부분은 상기 제1 활성영역과 중첩되도록 배치되는 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 30 항에 있어서,

상기 제1 및 제2 게이트 전극들 사이의 상기 제1 활성영역은 이웃하는 셀(neighboring)을 향하여 연장된 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 38 항에 있어서,

상기 제1 활성영역의 연장부를 노출시키는 전원선 콘택홀을 더 포함하되, 상기 전원선 콘택홀은 서로 이웃하는 두개의 셀들에 의해 공유되는 것을 특징으로 하는 완전 씨모스 에스램 셀.
제 29 항에 있어서,

상기 제1 전송 트랜지스터 활성영역의 일 부분을 노출시키는 제1 비트라인 패드 콘택홀; 및

상기 제2 전송 트랜지스터 활성영역의 일 부분을 노출시키는 제2 비트라인 패드 콘택홀을 더 포함하는 것을 특징으로 하는 완전 씨모스 에스램 셀.