KR100306931B1 - 반도체 집적회로장치 및 그 제조방법 - Google Patents
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Abstract
워드선(WL)으로 제어되는 전송용 MISFET와 구동용 MISFET 및 부하용 MISFET로 되는 플립플롭회로로 메모리셀이 구성되는 SRAM에 있어서, 부하용 MISFET의 상층을 전원전압선으로 피복하는 것에 의해, 부하용 MISFET의 게이트 전극과 전원전압선과의 사이에서 스택 구조의 용량소자를 형성한다.
Description
제1도는 본 발명의 일실시예인 반도체 집적회로장치의 메모리셀을 나타내는 반도체 기판의 요부 단면도.
제2도는 본 발명의 일실시예인 반도체 집적회로장치의 전체 개략구성도(칩레이 아웃).
제3도는 제2도의 일부를 확대해서 나타내는 개략구성도(칩레이 아웃).
제4도는 본 발명의 일실시예인 반도체 집적회로장치의 메모리셀의 등가회로도.
제5도는 본 발명의 일실시예인 반도체 집적회로장치의 서브어레이의 패턴레이 아옷을 나타내는 요부 평면도.
제6도는 본 발명의 일실시예인 반도체 집적회로장치의 서브어레이의 패턴레이 아웃을 나타내는 요부 평면도.
제7도는 본 발명의 일실시예인 반도체 집적회로장치의 서브어레이의 패턴레이 아웃을 나타내는 요부 평면도.
제8도는 본 발명의 일실시예인 반도체 집적회로장치의 서브어레이의 패턴레이 아웃을 나타내는 요부 평면도.
제9도는 본 발명의 일실시예인 반도체 집적회로장치의 메모리셀의 패턴레이 아웃을 모식적으로 나타내는 사시도.
제10도는 본 발명의 일실시예인 반도체 집적회로장치의 서브어레이의 패턴레이 아웃을 나타내는 요부 평면도.
제11도는 본 발명의 일실시예인 반도체 집적회로장치의 서브어레이의 패턴레이 아웃을 나타내는 요부 평면도.
제12도는 본 발명의 일실시예인 반도체 집적회로장치의 서브어레이의 패턴레이 아웃을 나타낸는 요부 평면도.
제13도는 본 발명의 일실시예인 반도체 집적회로장치의 서브어레이의 패턴레이 아웃을 나타내는 요부 평면도.
제14도는 본 발명의 일실시예인 반도체 집적회로장치의 서브어레이의 패턴레이 아웃을 나타내는 요부 평면도.
제15도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제16도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제17도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제18도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제19도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제20도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제21도는 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제22도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제23도는 본 발명의 본 실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제24도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제25도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제26도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제27도는 본 발명의 일실시예인 반도체 집적회로장치의 주변회로의 일부를 나타내는 회로도.
제28도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제29도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제30도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제31도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제32도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제33도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제34도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제35도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제36도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제37도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제38도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제39도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제40도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제41도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제42도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제43도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제44도는 본 발명의 일실시예인 반도체 집적회로장치의 서브어레이의 패턴레이 아웃을 나타내는 요부 평면도.
제45도는 본 발명의 다른 실시예인 반도체 집적회로장치의 메모리셀의 패턴레이 아웃을 모식적으로 나타내는 사시도.
제46도는 본 발명의 다른 실시예인 반도체 집적회로장치의 메모리셀의 등가 회로도.
제47도는 본 발명의 다른 실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제48도는 본 발명의 다른 실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부단면도.
제49도는 본 발명의 다른 실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제50도는 본 발명의 다른 실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제51도는 본 발명의 다른 실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제52도는 본 발명의 다른 실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제53도는 본 발명의 다른 실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제54도는 본 발명의 다른 실시예인 반도체 집적회로장치의 서브어레이의 패턴레이 아웃을 나타내는 요부 평면도.
제55도는 본 발명의 다른 실시예인 반도체 집적회로장치의 서브어레이의 패턴레이 아옷을 나타내는 요부 평면도.
제56도는 본 발명의 다른 실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제57도는 본 발명의 다른 실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제58도는 본 발명의 다른 실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제59도는 본 발명의 다른 실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도.
제60도는 본 발명의 다른 실시예인 반도체 집적회로장치의 서브어레이의 패턴레이 아웃을 나타내는 요부 평면도.
제61도는 본 발명의 다른 실시예인 반도체 집적회로장치의 서브어레이의 패턴레이 아웃을 나타내는 요부 평면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판(칩) 2p : p-형 웰
2n : n형 웰 3 : 필드절연막
4 : 채널 스톱퍼 영역 5 : 게이트 절연막
6 : 게이트 전극 7 : 반도체 영역
7a : n형 반도체 영역 7b : n+형 반도체 영역
8 : 사이드월 스패이서 9 : 절연막
10 : 게이트 전극 12 : 반도체 영역
12a : n형 반도체 영역 12b : n+형 반도체 영역
13 : 절연막 14 : p형 반도체 영역
15 : 사이드월 스패이서 16A : 기준 전압선(VSS)
16B : 패드층 16C : 패드층
17A : 콘택트 홀 17B : 콘택트 홀
18 : 다결정 실리콘막 18N : 채널 영역
18P : 소스 영역 18P : 드레인 영역
19 : 게이트 절연막 20 : 게이트 전극
21 : 절연막 22 : 절연막
23 : 콘택트 홀 24 : 절연막
25A : 전원전압선(VCC) 25B : 패드층
26A : 콘택트 홀 26B : 콘택트 홀
27 ; 개공(開孔) 28 : 층간 절연막
29A : 중간 도전층 29B : 배선
29C : 배선 30A : 콘택트 홀
30B : 콘택트 홀 30C : 콘택트 홀
31 : 콘택트 홀 32A : 콘택트 홀
32B : 콘택트 홀 32C : 콘택트 홀
33 : 층간 절연막 34 : 파이널파시베이숀막
35 : 포토레지스트막 40 : 산화실리콘막
41 : 질화실리콘막 42 : 포토레지스트막
43 : 산화실리콘막 44 : 질화실리콘막
45 : 포토레지스트막 46 : 다결정실리콘막
47 : 포토레지스트막 48 : 포토레지스트막
49 : 포토레지스트막 50 : 반도체 영역
50a : p형 반도체 영역 50b : p+형 반도체 영역
51 : n형 반도체 영역 52 : 사이드월 스패이서
53 : 다결정 실리콘막 54 : 포토레지스트막
55 : 포토레지스트막 56A : 배선
56B : 배선 57 : 포토레지스트막
58 : 절연막 59 : 다결정 실리콘막
60 :포토레지스트막 61 : 절연막
62 : 포토레지스트막 63 : 포토레지스타막
64 : 절연막 65 : 포토레지스트막
66 : 사이드월 스패이서 67 : 게이트 절연막
68 : 포토레지스트막 100 : n형 불순물
C ; 용량소자 DL : 상보성 데이터선
DL1: 제1데이터선 DL2: 제2데이터선
LOAD : 로드회로 MB : 메모리블럭
MC : 메모리셀 MWL : 메인워드선
SA : 센스앰프 SMA : 서브어레이
SWL : 서브워드선 Qd1: 구동용 MISFET
Qd2: 구동용 MISFET Qn1: n채널형 MISFET
Qn2: n채널형 MISFET Qp : P채널형 MISFET
Qp2: 부하용 MISFET Qt1: 전송용 MISFET
Qt2: 전송용 MISFET WL : 워드선
WL1: 제1워드선 WL2: 제2워드선
XDEC : X디코더 회로 YDEC : Y디코더 회로
YSW : Y스위치 회로
본 발명은 반도체 집적회로장치 및 그 제조기술에 관한 특히, SRAM(Static Random Access Memory)을 가지는 반도체 집적회로장치에 적용해서 유효한 기술에 관한 것이다. 상기 SRAM의 일반적 개요에 대해서는 예를 들면 IEDH (International Electron Device Meeting), Tech,Dig.,477-480페이지, 1991년도판에 기재되어 있다.
반도체 기억장치로해서의 SRAM은 상보성 데이터선과 워드선과의 교차부에 플립플롭회로와 2개의 전송용 MISPET(Metal Insulator Semiconductor Field Effect Transistor)들로 구성된 멘모리셀이 배치된다.
메모리셀의 전송용 MISFET는 한쪽의 반도체 영역이 플립플롭회로의 입출력 단자에 접속되고, 다른쪽의 반도체 영역이 상보성 데이터선에 접속된다. 또, 게이트 전극에는 워드선이 접속되고, 이 워드선에 의해 전송용 MISFET의 도통, 비도통이 제어된다.
메모리셀의 플립플롭회로는 정보축적부로해서 구성되고, 2개의 구동용 MISFET와 2개의 부하용 저항소자들록 구성된다. 구동용 MISFET의 한쪽의 반도체 영역(드레인)에는 전송용 MISFET의 한쪽의 반도체 영역이 접속되고, 다른쪽의 반도체 영역(소스)에는 기준전압선이 접속되어, 게이트 전극에는 전송용 MISFET의 다른쪽 반도체 영역이 접속된다.
부하용 저항소자의 일단측에는 전송용 MISFET의 한쪽의 반도체 영역이 접속되고, 타단측에는 전원전압선이 접속된다. 부하용 저항소자는 메모리셀의 점유면적을 축소하고 집적도를 향상시키기 위해서 구동용 MISFET의 상부에 적층된다.
근년, 이런 종류의 SRAM은 정보의 대용량화 및 동작속도의 고속화를 도모하는 것을 목적으로 해서 고집적화가 진행되고 있다. 이런 종류의 SRAM에 대해서는 예를들면 본 출원자에 의해 1991년 2월 11일에 미국특허청에 출원된 미국특허번호 제5,239,196호(미출원번호 653,493호)에 개시되어 있다.
상기 공보 기재의 기술은 메모리셀의 구동용 MISFET의 게이트 전극과 전송용 MISFET의 게이트 전극(워드선)들을 다른 도전 층으로 구성하여 구동용 MISFET와 전송용 MISFET들을 서로 게이트 길이방향을 교차시켜서 배치하고, 워드선을 구동용 MISFET의 게이트 전극의 게이트 길이방향으로 연장함과 동시에 이 게이트 전극의 일부를 교차시키고 있다.
이와 같은 기술에 의하면, 메오리셀의 구동용 MISFET 및 워드선의 각각의 일부를 포개맞추는 것에 의해 이 포개맞춘 영역에 상당하는 량, 구동용 MISFET의 게이트 폭 방향에서 메모리셀의 점유면적을 축소할 수 있으므로서 SRAM의 집적도를 향상시킬 수 있다.
또, 상기 공보 기재의 기술은 메모리셀의 제1전송용 MISFET의 게이트 전극상에 제1워드선을 접속함과 동시에, 제2전송용 MISFET의 게이트 전극으로 제1워드선과 격리하여 동일 방향으로 연장하는 제2워드선을 접속하고, 이 제1워드선과 제2워드선과의 사이에 제1전송용 MISFET의 한쪽의 반도체 영역에 드레인 영역이 접속된 제1구동용 MISFET와 제2전송용 MISFET의 한쪽의 반도체 영역에 드레인 영역이 접속된 제2구동용 MISFET들을 배치하고, 제1전송용 MISFET 및 제1구동용 MISFET의 평면형상과 제2전송용 MISFET 및 제2구동용 MISFET의 평면 형상들을 메모리셀의 중심점에 대해 점대칭으로 구성하고, 또 제1 및 제2전송용 MISFET의 게이트 폭 칫수를 제1 및 제2구동용 MISFET의 게이트 폭 칫수에 비해서 적게 구성되고 있다.
이와 같은 기술에 의하면, 메모리셀내, 특히 제1전송용 MISFET와 제2전송용 MISFET와의 사이 및 제1구동용 MISFET와 제2구동용 MISFET와의 사이에서 포토리소그래피 공정에서의 맞춤 여유를 크게 할 수 있음으로서 각 소자의 칫수 불균형을 저감하여 메모리셀의 안정동작을 확보할 수 있으므로서 각 소자의 칫수를 축소해서 메모리셀의 점유면적을 축소하여 SRAM의 집적도를 향상시킬 수 있다.
또, 이와 같은 기술에 의하면, 메모리셀 내의 제1전송용 MISFET 및 제1구동용 MISFET와 제2전송용 MISFET 및 제2구동용 MISFET와의 사이의 격리 칫수를 제1구동용 MISFET와 제2구동용 MISFET와의 사이의 소자분리영역의 칫수에서 균일하게 결정하여, 이 격리 칫수에서 무용한 칫수(구동용 MISFET와 전송용 MISFET 사이에 상당하는 공영역)를 배제할 수 있으므로서 메모리셀의 점유면적을 축소하여 SRAM의 집적도를 향상시킬 수 있다.
또, 상기 공보기재의 기술은 메모리셀의 2개 전송용 MISFET의 게이트 전극의 각각에 2개의 워드선을 접속하고 있다
이와 같은 기술에 의하면, 2개의 전송용 MISFET의 게이트 전극간을 접속하는 워드선의 메모리셀내에서의 감는 것(메모리셀당 1개의 워드선의 경우)을 배제할 수 있으므로서 2개의 워드선의 각각을 거의 직선으로 연장하여 그 길이를 짧게할 수 있고, 워드선의 저항치를 저감할 수 있으므로서 메모리셀 정보의 기록동작 및 판독동작을 빠르게하여 SRAM의 동작속도의 고속화를 도모할 수 있다.
또, 상기 공보기재의 기술은 대기 전류를 저감하기 위해서, 메모리셀의 플립플롭회로를 2개의 구동용 MISFET와 2개의 부하용 MISFET들로 구성한, 소위 완전 CMOS(Complementary Metal Oxide Semiconductor)구조를 채용하고 있다. 이 부하용 MISFET는 메모리셀의 점유면적을 축소하고, 집적도를 향상시키기 위해 구동용 MISFET의 상부에 적층되어 있다.
본 발명자는 보다 고집적, 고속의 SRAM을 개발할때 다음과 같은 문제점이 있는 것을 발견했다.
상기 종래 기술은 메모리셀의 구동용 MISFET의 게이트 전극과 그 상충에 형성된 부하용 MISFET의 게이트 전극과의 사이에서 용량소자를 구성하고 있기 때문에 대용량의 용량소자를 형성하는 것이 곤란하므로, SRAM의 미세화에 따라서 메모리셀의 α 선 소프트에러 내성이 불충분하게 된다 하는 문제가 있다.
또, 상기 종래기술은 메모리셀의 한쪽의 구동용 MISFET의 드레인 영역, 한쪽의 부하용 MISFET의 게이트 전극, 다른쪽의 구동용 MISFET의 게이트 전극, 다른쪽의 부하용 MISPET의 드레인 영역의 각각을 복수의 콘택트 홀을 통해서 서로 접속되어 있기 때문에 콘택트 홀의 점유 면적이 크게되고, 이것이 메모리셀의 면적축소를 방해하게 되는 문제가 있다.
본 발명의 목적은 SRAM의 메모리셀의 α 선 소프트에러 내성을 향상시킬 수 있는 기술을 제공하는 것이다.
본 발명의 목적은 SRAM의 집적도를 향상시킬 수 있는 기술을 제공하는 것이다.
본 발명의 목적은 SRAM의 동작속도의 고속화를 도모할 수 있는 기술을 제공하는 것이다.
본 발명의 상기 및 그 이외 목적과 신규한 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 된다.
본 출원에서 개시된 발명중, 대표적인 것의 개요를 설명하면 아래와 같다.
(1) 워드선으로 제어되는 전송용 MISPET와 구동용 MISFET 및 부하용 MISFET에서 되는 플립플롭회로들로 메모리셀이 구성된 SRAM을 가지는 반도체 집적회로장치에 있어서, 반도체 기판의 주면상에 형성된 제1도전막으로 상기 구동용 MISFET의 게이트 전극을 구성하고, 상기 반도체 기판의 주면상에 형성된 제2도전막으로 상기 전송용 MISPET의 게이트 전극을 구성하여, 상기 제1 및 제2도전막의 상층에 형성된 제3도전 막으로 상기 부하용 MISPET채널영역, 소스영역 및 트레인영역을 구성하고, 상기 제3도전층의 상충에 형성된 제4도전막으로 상기 부하용 MISFET의 게이튼 전극을 구성하여, 상기 제4도전막의 상충에 형성된 제5도전막으로 상기 부하용 MISFET의 소스영역에 접속되는 전원전압선을 구성하고, 상기 전원전압선을 상기 부하용 MISFET와 포개지게 배치하여, 상기 부하용 MISFET의 게이트 전극을 구성하는 상기 제4도전막과 상기 전원전압선율 구성하는 상기 제5도전막과의 사이에서 용량소자를 구성한다.
(2) 상기 (1)의 SRAM에서, 제1 및 제2도전막의 상층에 형성된 제6도전막으로 구동용 MISFET의 소스영역에 접속되는 기준전압선을 구성하여, 상기 제6도전막의 상층에 부하용 MISFET의 채널영역, 소스영역 및 드레인 영역을 구성하는 제3도전막을 형성하고, 상기 부하용 MISFET가 설치되어 있지 않는 영역상의 상기 제6도전층에 개공을 설치한다.
(3) 상기 (1)의 SRAM에 있어서, 한쪽의 구동용 MISFET의 드레인 영역상에 형성된 콘택트 홀을 통해서 상기 한쪽의 구동용 MISFET의 드레인 영역, 한쪽의 부하용 MISFET의 게이트 전극, 다른쪽의 구동용 MISFET의 게이트 전극, 다른쪽의 부하용 MISFET의 드레인 영역의 각각을 서로 접속한다.
(4) 상기 (3)의 SRAM에 있어서, 제1 및 제2도전막의 상층에 형성된 제6의 도전막으로 구동용 MISFET의 소스영역에 접속된 기준전압선을 구성하여, 상기 제6도전막의 상층에 부하용 MISFET의 채널영역, 소스영역 및 드레인 영역을 구성하는 제3도전막을 형성하고, 상기 구동용 MISFET의 드레인 영역상에 형성된 콘택트 홀의 주위를 상기 제2도전막 및 상기 제6도전막으로 에워싸 상기 제2도전막 및 상기 제6도전막의 상층에 두꺼운 절연막을 형성한다.
(5) 상기 (1)의 SRAM에 있어서, 제1 및 제2도전막의 상충에 형성된 제6도전막으로 구동용 MISFET의 소스영역에 접속되는 기준 전압선을 구성하여, 상기 제6도전막의 상층에 부하용 MISFET의 채널영역, 소스영역 및 트레인 영역을 구성하는 제3도전막을 형성하며, 전송용 MISFET의 트레인 영역상에 상기 제6도전막에서 패드층을 형성하고, 상기 패드층을 통해서 상기 전송용 MISFET의 드레인 영역에 데이터선을 접속한다.
(6) 상기 (1)의 SRAM에 있어서, 제1 및 제2도전막의 상층에 형성된 제6도전막으로 구동용 MISFET의 소스영역에 접속되는 기준전압선을 구성하여, 상기 제6도전막의 상층에 부하용 MISFET의 채널영역, 소스영역 및 드레인 영역을 구성하는 제3도전막을 형성하고, 주변회로의 일부를 구성하는 n채널형 MISFET의 한쪽의 반도체 영역상에 상기 제6도전막으로 패드층을 형성하여, 상기 패드층을 통해서 상기 n채널형 MISFET의 한쪽의 반도체 영역에 배선을 접속한다.
(7) 상기 (1)의 SRAM에 있어서, 제1 및 제2도전막의 상층에 형성된 제6도전막으로 구동용 MISFET의 소스영역에 접속되는 기준전압선을 구성하여, 상기 제6도전막의 상충에 부하용 MISFET의 채널영역, 소스영역 및 드레인 영역을 구성하는 제3도전막을 형성하고, 주변회로의 일부를 구성하는 p채널형 MISFET의 한쪽의 반도체 영역상에 제5도전막으로 패드층을 형성하여, 상기 패드층을 통해서 상기 p채널형 MISFET의 한쪽의 반도체 영역에 배선을 접속한다.
(8) 상기 (1)의 SRAM에 있어서, 주변회로의 일부를 구성하는 비대칭 구조의 n채널형 MISFET의 소스영역을 고농도의 n+형 반도체 영역과 저농도의 n형 반도체 영역들로 구성된 2중 확산드레인 구조로 하여, 드레인 영역을 고농도의 n+형 반도체 영역과 저농도의 n형 반도체 영역들로 구성된 LDD구조로 한다.
(9) 상기 (1)의 SRAM에 있어서, 주변회로의 일부를 구성하는 n채널 MISFET의 소스영역, 드레인 영역의 각각을 고농도의 n+형 반도체 영역과 저농도의 n형 반도체 영역들로 구성된 LDD 구조로하여, 상기 저농도의 n형 반도체 영역 아래에 저농도의 p형 반도체 영역을 형성한다.
(10) 상기 (1)의 SRAM에 있어서, 주변회로의 일부를 구성하는 p채널형 MISFET의 소스영역, 트레인 영역의 각각을 고농도의 p+형 반도체 영역과 저농도의 p형 반도체 영역들로 구성된 LDD 구조로 하여, 상기 저농도의 p형 반도체 영역 아래에 저농도의 n형 반도체 영역을 형성한다.
(11) 상기 (1)의 SRAM에 있어서, 부하용 MISFET의 게이트 전극을 구성하는 제4도전층과 상기 전원전압선율 구성하는 제5도전층과의 사이의 절연막을 산화실리콘막과 그 위에 형성된 질화실리콘막과의 적층막으로 구성한다
(12) 워드선으로 제어된 전송용 MISFET와 구동용 MISFET 및 부하용 MISFET로 되는 플립플롭회로들에서 메모리셀이 구성된 SRAM을 가지는 반도체 집적회로장치의 제조방법에 있어서, 반도체 기판의 주면상에 형성된 제1도전막으로 상기 구동용 MISFET의 게이트 전극을 형성하는 공정, 상기 반도체 기판의 주면상에 형성된 제2도전막으로 상기 전송용 MISFET의 게이트 전극을 형성하는 공정, 상기 제1 및 제2도전막의 상층에 형성된 제3도전막으로 상기 구동용 MISFET의 소스영역에 접속되는 기준 전압선을 형성하는 공정, 상기 제3도전막의 상층에 형성된 제4도전막으로 상기 부하용 MISFET의 채널영역, 소스영역 및 트레인 영역을 형성하는 공정, 상기 구동용 MISFET의 드레인 영역상에 콘택트 홀을 형성하는 공정, 상기 제4도전막의 상층에 형성된 제5도전막으로 상기 부하용 MISFET의 게이트 전극을 형성하고, 상기 콘택트 홀을 통해서 상기 구동용 MISFET의 드레인 영역, 상기 부하용 MISFET의 게이트 전극, 다른쪽의 구동용 MISFET의 게이트 전극, 다른쪽의 부하용 MISFET의 드레인 영역의 각각을 서로 접속하는 공정을 가진다.
(13) 워드선에서 제어된 전송용 MISFET와 구동용 MISFET 및 부하용 MISFET로 되는 플립플롭회로들에서 메모리셀이 구성된 SRAM을 가지는 반도체 집적회로장치의 제조방법에 있어서, 반도체 기판의 주면상에 형성된 제1도전막으로 상기 구동용 MISFET의 게이트 전극을 형성하는 공정, 상기 반도체 기판의 주면상에 형성된 제2도전막으로 상기 전송용 MISFET의 게이트 전극을 형성하는 공정, 상기 제1 및 제2도전막의 상층에 형성된 제3도전막으로 상기 구동용 MISFET의 소스영역에 접속되는 기준 전압선을 형성하는 공정, 상기 제3도전막의 상층에 형성된 제4도전막으로 상기 부하용 MISFET의 게이트 전극을 형성하는 공정, 상기 제4도전막의 상층에 형성된 절연막을 에칭해서 상기 부하용 MISFET의 게이트 전극의 측벽에 사이드월 스패이서를 형성하는 공정, 상기 제4도전막을 열산화해서 그 표면에 상기 부하용 MISFET의 게이트 절연막을 형성하는 공정, 상기 부하용 MISFET의 게이트 절연막의 상층에 형성된 제5도전막으로 상기 부하용 MISFET의 채널영역, 소스영역 및 트레인 영역을 형성하는 공정을 가진다.
(14) 워드선으로 제어되는 전송용 MISFET와 구동용 MISFET 및 부하용 MISPET로 되는 플립플롭회로들에서 메모리셀이 구성된 SRAM을 가지는 반도체 집적회로장치의 제조방법에 있어서, 반도체 기판의 주면상에 형성된 제1도전막으로 상기 구동응 MISFET의 게이트 전극을 형성하는 공정, 상기, 제1도전막의 상층에 절연막을 형성하는 공정, 상기 절연막의 상층에 제2도전막율 형성하는 공정, 상기 반도체 기판의 주면에 불순물을 도입해서 상기 구동용 MISFET의 소스영역, 드레인 영역을 형성하는 공정, 상기 제2도전막을 에칭해서 상기 구동용 MISFET의 게이트 전극의 상층만에 상기 제2도전막을 남기는 공정, 상기 제2도전막의 상층에 제2절연막을 형성하는 공정, 상기 제2절연막 및 상기 절연막을 순차 에칭해서 상기 구동용 MISFET의 소스영역상에 콘택트 홀을 형성하는 공정, 상기 제2절연막의 상층에 형성된 제3도전막을 에칭하는 것에 의해, 상기, 콘택트 홀을 통해서 상기 구동용 MISFET의 소스영역에 접속되는 기준전압선을 형성함과 동시에, 상기 콘택트 홀의 측벽을 통해서 상기 구동용 MISFET의 게이트 전극상의 상기 제2도전막과 상기 기준 전압선들을 접속하는 공정을 가진다.
상기한 수단(1)에 의하면, 부하용 MISFET의 게이트 전극과 이 게이트 전극위를 덮는 대면적의 전원전압선과의 사이에서 용량 소자(C)를 구성하는 것에 의해 대용량의 용량 소자를 형성할 수 있으므로서 메모리셀의 α 선 소프트 에러 내성을 향상시킬 수 있다.
상기한 수단(2)에 의하면, 전원전압선의 일부에 개공을 형성해서 그 비저항치를 저감하는 것에 의해 전원전압선을 통해서 메모리셀로 공급되는 진원전위의 저하를 억제할 수 있으므로서 SRAM의 동작의 안정화를 도모할 수 있다.
상기한 수단(3) 및 (12)에 의하면, 반도체 기판의 주면에 형성된 한쪽의 구동용 MISFET의 트레인 영역과, 한쪽의 부하용 MISFET의 게이트 전극과, 다른쪽의 부하용 MISFET의 드레인영역과, 다른쪽의 구동용 MISFET의 게이트 전극들을 1개의 콘택트 홀을 통해서 서로 접속하는 것에 의해 이들 도전층을 복수의 콘택트 홀을 통해서 접속하는 경우에 비해서 콘택트 홀의 점유면적에 상당하는 량, 메모리셀의 점유면적을 축소할 수 있다. 또, 이들의 도전층을 복수의 콘택트 홀을 통해서 접속하는 경우에 비해서 제조공정 수를 저감할 수 있다.
상기한 수단(4)에 의하면, 구동용 MISFET의 드레인 영역상에 형성된 콘택트 홀의 주위를 제2도전막 및 제6도전막으로 둘러쌈과 동시에 제2도전막 및 제6도전막의 상층의 두꺼운 절연막으로 둘러싸는 것에 의해 콘택트 홀을 개공하는 때의 맞춤여유를 크게 할 수 있다.
상기한 수단(5)에 의하면, 기준전압선을 하는 제6도전막으로 형성된 패드층을 통해서 전송용 MISFET의 드레인 영역에 데이터선을 접속하는 것에 의해 드레인 영역상에 형성하는 콘택트 홀의 맞춤여유가 불필요하게 되므로서 전송용 MISFET의 트레인 영역의 면적을 축소할 수 있다.
상기한 수단(6)에 의하면, 제6도전막으로 형성된 패드층을 통해서 주변회로의 일부를 구성하는 n채널형 MISFET의 한쪽의 반도체 영역에 배선을 접속하는 것에 의해, 이 반도체 영역상에 형성하는 콘택트 홀의 맞춤여유가 불필요하게 되므로서 n채널형 MISFET의 반도체 영역의 면적을 축소할 수 있다.
상기한 수단(7)에 의하면, 제5도전막에서 형성된 패드층을 통해서 주변회로의 일부를 구성하는 p채널형 MISFET의 한쪽의 반도체 영역에 배선을 접속하는 것에 의해, 이 반도체 영역상에 형성하는 콘택트 홀의 맞춤여유가 불필요하게 되므로서 p채널형 MISFET의 반도체 영역의 면적을 축소할 수 있다.
상기 수단(8)에 의하면, 주변회로의 일부를 구성하는 비대칭 구조의 n채널형 MISFET의 소스영역을 2중 확산드레인 구조로 하는 것에 의해 소스영역의 저항치가 저감되어 전류구동능력을 향상시킬 수 있다. 또, 드레인 영역을 LDD 구조로 하는 것에 의해 드레인 영역의 내압을 향상시킬 수 있다.
상기한 수단(9)에 의하면, 저농도의 n형 반도체 영역 아래에 저농도의 p형 반도체 영역을 형성하는 것에 의해, n채널형 MISFET의 단채널효과를 저감할 수 있다.
상기한 수단(10)에 의하면, 저농도의 p형 반도체 영역 아래에 저농도의 n형 반도체 영역을 형성하는 것에 의해, p채널형 MISFET의 단채널 효과를 저감할 수 있다.
상기한 수단(11)에 의하면, 제5도전막의 하층의 절연막을 산화실리콘막콰 그 위에 형성된 질화실리콘막과의 적층막으로 구성하는 것에 의해, 제5도전막을 에칭해서 전원 전압선을 형성하는때, 하층의 절연막의 훼손을 방지할 수 있으므로서, 제5도전막과 이 절연막과 제4도전막들로 구성되는 용량 소자의 내압을 향상시킬 수 있다.
상기한 수단(13)에 의하면, 부하용 MISFET의 게이트 전극의 측벽에 사이드월 스패이서를 형성하는 것에 의해 이 게이트 전극의 각부가 사이드월 스패이서로 보호되고, 또, 이 게이트 전극을 열 산화하는 것에 의해 그 각부(角剖)가 등굴게 되므로서, 부하용 MISFET의 게이트 절연막의 내압을 향상시킬 수 있다. 또, 게이트 절연막을 열산화법으로 형성하는 것에 의해, CVD법으로 형성된 게이트 절연막에 비해서 그 내압을 향상한다.
상기한 수단(14)에 의하면, 구동용 MISFET의 게이트 전극과 기준전압선들의 사이에서 용량소자가 형성된다. 이 용량 소자의 유전체막을 구성하는 절연막과 제2절연막과의 사이에는 제2도전막이 형성되어 있으므로, 실효적으로 유전체 막의 막두께를 엷게하는 것이 가능하게 되고 음량소자의 용량증대를 도모할 수 있다.
이하, 실시예를 이용해서 본 발명을 상술한다. 또한, 실시예를 설명하기 위한 전도면에 있어서 동일의 기능을 가지는 것은 동일 부호를 붙이고 그 반복 설명은 생략한다.
제2도는 본 발명의 일실시예인 SRAM의 전체의 개략구성도(칩레이 아웃)이고, 제3도는 그 일부를 확대해서 나타내는 개략구성도이다.
장방형의 반도체 칩(1)의 주면에는 특별히 한정되지 않으나, 예를들면 16메가비트(Mbit)의 대용량을 가지는 SRAM이 형성되어 있다. 이 SRAM의 메모리셀 어레이는 4개의 메모리블럭(MB)(MB1-MB4)으로 되고, 각 메모리블럭(MB)은 32개의 서브어레이(SAM)로 구성되어 있다. 또, 각 서브어레이(SMA)는 1024행×128열의 메모리셀로 구성되어 있다.
각 메모리블럭(MB)의 일단에는 로드회로(LOAD)가 배치되어 있고, 타단에는 Y셀렉터회로(YSW), Y디코더회로(YDEC) 및 센스앰프회로(SA)가 배치되어 있다. 또, 각 메모리블럭(MB)의 중앙부에는 X디코더회로(XDEC)가 배치되어 있다.
제3도에 나타난 바와 같이, 메모리블럭(MB)을 구성하는 서브어레이(SMA)의 각각의 일단에는 워드디코더회로(WDEC)가 배치되어 있다. 이 워드디코더회로(WEDC)는 메모리블럭(MB)상을 열 방향으로 연장하는 메인워드선(MWL)을 통해서 상기 X디코더회로(XDEC)로 선택된다.
워드디코더회로(WDEC)로 서브어레이(SAM)상을 열 방향으로 연장하는 서브워드선(SWL)은 통해서 그 서브워드선(SWL)과 평행으로 연장하는 워드선(WL)을 선택한다. 워드선(WL)은 열방향으로 배열된 메모리셀(MC)마다 배치되고, 각 메모리셀(MC)에는 동일 선택신호가 인가된 2개의 워드선(WL)(제1워드선, 제2워드선)이 접속되어 있다.
서브어레이(SAM) 위에는 상기 메인워드선(MWL), 서브워드선(SWL) 및 워드선(WL)과 교차하는 방향(행방향)으로 연장하는 상보성 데이터선(DL)이 배치되어 있다. 상보성 데이터선(DL)은 서로 평행으로 연장하는 2개의 데이터선(제1데이터선, 제2데이터선)으로 되고, 행방향으로 배열된 메모리셀(MC)마다 배치되어 있다. 상보성 데이터선(DL)의 일단은 로드회로(LOAD)에 접속되고, 타단은 Y셀렉터회로(YSW)를 통해서 센스앰프회로(SA)에 접속되어 있다.
제4도는 상기 서브어레이(SMA)에 배치된 메모리셀(MC)의 등가 회로도이다.
메모리셀(MC)은 플립플롭회로와 2개의 전송용 MISFET(Qtl, Qt2)들로서 구성되어, 제1워드선(WL1) 및 제2워드선(WL2)과 상보성 데이터선(DL)(제1데이터선 DL1및 제2데이터선 DL2)과의 교차부에 배치되어 있다. 플립플롭회로는 정보축적부로 해서 구성되어, 1비트의 정보(“1” 또는 “0”)를 기억한다.
메모리셀(MC) 2개의 전송용 MISFET(Qtl, Qt2)는 n채널형으로 구성되어, 플립플롭회로의 한쌍의 입출력단자에 각각의 소스영역이 접속되어 있다. 전송용 MISFET(Qt1)의 소스영역 또는 드레인영역의 한쪽은 제1데이터선(DL1)에 접속되고, 그 게이트전극은 제1워드선(WL1)에 접속되어 있다. 전송용 MISFET(Qt2)의 소스영역 또는 드레인영역의 한쪽은 제2데이터선(DL2)에 접속되고, 그 게이트 전극은 제2워드선(WL2)에 접속되어 있다.
플립플롭회로는 n채널형으로 구성된 2개의 구동용 MISFET(Qdl, Qd2) 및 p채널형으로 구성된 2개의 부하용 MISFET(Qp1, Qp2)로 구성되어 있다. 즉, 본 실시예의 SRAM의 메모리셀(MC)은 완전 CMOS 구조로 구성되어 있다.
구동용 MISPET(Qds) 및 부하용 MISFET(Qp1)는 서로의 드레인 영역이 접속되고, 서로의 게이트 전극이 접속되어서 CMOS를 구성하고 있다. 같은 모양으로 구동용 MISFET(Qd2) 및 부하용, MISFET(Qp2)는 서로의 트레인 영역이 접속되고, 서로의 게이트 전극이 접속되어서 CMOS를 구성하고 있다.
구동용 MISFET(Qd1) 및 부하용 MISFET(Qp1)의 각각의 드레인 영역은 전송용 MISFET(Qt1)의 소스영역 또는 드레인 영역의 다른쪽에 접속되고, 구동용 MISFET(Qd2) 및 부하용 MISFET(Qp2)의 각각의 게이트 전극에 접속되어 있다.
구동용 MISFET(Qd2) 및 부하용 MISFET(Qp2)의 각각의 트레인 영역 (플립플롭회로의 다른쪽의 입출력 단자)은 전송용 MISFET(Qt2)의 소스영역 또는 트레인 영역의 다른쪽에 접속되고, 구동용 MISFET(Qd1) 및 부하용 MISFET(Qp1)의 각각의 게이트 전극에 접속되어 있다. 제4도중 n1,n2는 기억노드를 나타낸다.
구동용 MISFET(Qd1, Qd2)의 각각의 소스영역은 기준전압선(VSS)에 접속되고, 부하용 MISFET(Qpl, Qp2)의 각각의 소스영역은 전원전압선(VCC)에 접속되어 있다. 기준전압(VSS)은 예를들면 OV(그라운드전위)이고, 전원전압(VCC)은 예를들면 5V이다.
부하용 MISFET(Qpl, Qp2)의 각각의 게이트 전극과 전원전압선(VCC)과의 사이에는 용량소자(C)가 구성되고, 이 용량소자(C)는 기억노드(n1, n2)에 용량을 부여한다. 이 용량소자(C)는 주로 메모리셀(MC)의 α 선 소프트에러 내성의 향상을 목적으로 하고 있고, 그 구성에 대해서는 후에 상술한다.
상기와 같은 메모리셀(MC)을 가지는 본 실시예의 SRAM은 상기 제2도 및 제3도에 나타난 바와 같이 X더코더회로(XDEC)에 의해 메인워드선(MWL)을 통해서 서브어레이 (SMA)의 워드디코더회로(WDEC)의 하나를 선택하고, 이 선택된 워드디코더회로(WDEC)에 의해 서브워드선(SWL)을 통해서 워드선(WL)(제1워드선 WLl및 제2워드선 WL2)을 선택한다. 또한, 후술하지만, 워드선(WL)은 제2층째의 게이트재로 구성되고, 서브워드선(SWL)은 제1층째의 배선재로 구성된다.
즉, 본 실시예의 SRAM은 서브어레이(SMA) 위를 연장하는 복수의 워드선 (WL) 중 1개조의 워드선(WL)(제1워드선 WL1및 제2워드선 WL2)을 워드디코더회로(WDEL) 및 X디코더회로(XDEC)에 의해 선택하는 디바이디드 워드라인(Divided Word Line) 방식을 채용하고, 이 1개조의 제1워드선(WL1) 및 제2워드선(WL2)을 서브워드선(SWL)을 통해서 워드디코더회로(WDEC)에 접속하는 터블워드라인(Double Word Line) 방식을 채용하고 있다.
각 메모리블럭(MB)에 배치된 상기 X디코더회로(XDEC), Y셀렉터회로(YSW), Y디코더회로(YDEC), 센스앰프회로(SA), 로드회로(LOAD)등은 SRAM의 주변회로를 구성하고 있다. 이들의 주변회로는 CMOS로 구성되고, 메모리셀(MC)의 정보기록동작, 보지동작, 판독동작등을 제어한다.
다음에, 상기 SRAM의 메모리셀(MC)의 구체적 구성에 대해서, 제1도 및 제5도내지 제14도를 이용해서 설명한다.
제1도에 나타난 바와 같이, n-형 실리콘 단결정으로된 반도체 기판(웨이퍼)(1)의 주면에는 p-형 웰(2p)이 형성되고, 이 p-형 웰(2p)의 비활성영역의 주면에는 산화실리콘막으로 되는 소자분리용 필드절연막(3)이 형성되어 있다. 이 필드절연막(3)의 아래에는 반전방지용의 p형 채널스톱퍼영역(4)이 형성되어 있다.
반도체 기판(1)의 주면에 형성된 상기 필드절연막(3)의 패턴레이 아웃을 제5도에 나타낸다. 도면중, 2점 쇄선으로 에워싼 장방형의 영역은, 메모리셀(MC) 1개분의 점유영역이다.
SRAM의 메모리셀(MC)을 구성하는 상기 전송용 MISPET(Qtl, Qt2), 구동용 MISFET(Qd1, Qd2) 및 부하용 MISFET(Qp1, Qp2)의 중 전송용 MISFET(Qt1, Qt2) 및 구동용 MISFET(Qd1, Qd2)의 각각은 상기 필드절연막(3)으로 에워싼 p-형 웰(2p)의 활성영역의 주면에 형성되고, 부하용 MISFET(Qp1, Qp2)는 구동용 MISFET(Qd1, Qd2)의 상층에 형성되어 있다.
구동용 MISFET(Qd1, Qd2)는 게이트 절연막(5), 게이트 전극(6), n형의 반도체 영역 (소스영역, 드레인영역)(7)으로 구성되어 있다. 제1도에는 2개의 구동용 MISFET(Qd1, Qd2)중 구동용 MISFET(Qd1)의 한쪽의 반도체 영역(드레인영역)(7)과 구동용 MISFET(Qd2)의 게이트 전극(6) 및 한쪽의 반도체 영역(소스영역)(7)들이 나타나 있다.
제6도에 나타난 바와 같이, 구동용 MISFET(Qdl, Qd2)의 각각의 게이트 전극(6)은 행방향(상보성 데이터선 DL의 연장방향 또는 Y방향)에 따라 연장되어 있다. 즉, 구동용 MISFET(Qd1, Qd2)는 게이트 길이(Lg) 방향과 열방향(워드선 WL의 연장방향 또는 X방향)들이 일치하도록 배치되어 있다.
구동용 MISFET(Qd1, Qd2)의 게이트 전극(6)의 일단측은 적어도 제조프로세스에서 마스크 맞춤 여유 칫수에 상당하는 량, 필드절연막(3)상을 행방향으로 돌출하고 있다. 구동용 MISFET(Qd1)의 게이트 전극(6)의 타단측은 필드절연막(3)상을 통해서 구동용 MISFET(Qd2)의 한쪽에 반도체 영역(드레인영역 )(7)상까지 행방향으로 돌출되어 있다. 같은 모양으로, 구동용 MISFET(Qd2)의 게이트 전극(6)의 타단측은 필드절연막(3)상을 통해서 구동용 MISFET(Qd1)의 한쪽의 반도체 영역 (드레인영역)(7)상까지 행방향으로 돌출되어 있다.
구동용 MISFET(Qd1, Qd2)의 게이트 전극(6)은 제1층째의 게이트재 형성공정으로 형성되고, 예를들면 다결정 실리콘막으로 형성되어 있다. 이 다결정 실리콘막에는 저항치를 저감하기 위한 n형 불순물(인(P) 또는 비소(As))이 도입되어 있다. 게이트 전극(6)의 상부에는 게이트 전극(6)과 상층의 도전 층들을 전기적으로 분리하기 위한 절연막(9)이 형성되어 있다. 이 절연막(9)은 예를들면 산화 실리콘막으로 된다.
구동용 MISFET(Qd1, Qd2)의 각각의 반도체 영역(소스영역, 드레인영역 )(7)은 저불순물 농도의 n형 반도체 영역(7a)과 고불순물 농도의 n+형 반도체 영역 (7b)들로 구성되어 있다.
n형 반도체 영역(7a) 및 n+형 반도체 영역 (7b)은 게이트 전극(7) 및 그 측벽에 형성된 사이드 월 스패이서 (8)에 대해서 자기 정합적으로 형성되어 있다.
이와 같이 구동용 MISFET(Qd1, Qd2)는 각각의 반도체 영역(소스영역, 드레인영역 )(7)이 소위 2중 확산 드레인(Double Diffused Drain) 구조로 구성되어 있다. 이 2중 확산 드레인구조는 소스영역, 드레인 영역간의 전류경로에서 n형 반도체 영역 (7a)의 기생저항이 후술하는 LDD(Lightly Doped Drain) 구조의 n형 반도체 영역에 비해서 적으므로, 후술하는 LDD 구조로 구성된 전송용 MISFET(Qtl, Qt2)에 비해서 구동능력(gm)이 높다. 이것에 의해, 메모리셀(MC)의 실효적인 β 레시오(ratio)를 크게 할 수 있으므로서, 구동용 MISFET(Qd1, Qd2)의 게이트 폭을 짧게 할 수 있고, 구동용 MISFET(Qd1, Qd2)의 점유면적을 축소해서 메모리셀(MC)의 점유면적을 축소하여, SRAM의 집적도를 향상시킬 수 있다.
메모리셀(MC)의 전송용 MISFET(Qt1, Qt2)는 상기 필드절연막(3)으로 에워싼 p-형 웰(2p)의 활성영역의 주면으로 형성되어 있다. 전송용 MISFET(Qt1, Qt2)는 게이트 절연막(10), 게이트 전극(11), n형의 반도체 영역(소스영역, 드레인영역 )(12)으로 구성되어 있다. 제1도에는 2개의 전송용 MISFET(Qtl, Qt2)중 한쪽의 전송용 MISFET(Qt1)의 게이트 절연막(10), 게이트 전극(11), n형의 반도체 영역(소스영역 및 드레인 영역)(12)이 나타나 있다.
제7도에 나타난 바와 같이, 전송용 MISFET(Qt1, Qt2)의 게이트 전극(11)은 열방향(워드선 WL의 연장방향 또는 X방향)에 따라 연장되어 있다. 즉, 전송용 MISFET(Qt1, Qt2)는 그 게이트 길이(Lg) 방향이 구동용 MISFET(Qd1, Qd2)의 게이트 길이(Lg) 방향과 직교하도록 배치되어 있다. 전송용 MISFET(Qt1) 및 구동용 MISPET(Qd1)는 서로 게이트 길이(Lg) 방향이 직교하도록 배치되어 있으므로 일체로 구성된 부분을 중심으로해서 구동용 MISFET(Qd1)의 활성 영역은 열방향으로 향해서 배치되고, 전송용 MISFET(Qt1)의 활성영역은 행 방향으로 향해서 배치되어 있다.
전송용 MISPET(Qt1, Qt2)의 게이트 전극(11)은 제2층째의 게이트재 형성공정에서 형성되고, 예를 들면 다결정 실리콘막과 이 다결정 실리콘막보다도 저항치가 작은 고융점 실리사이드막과의 적층막(폴리사이드막)으로 구성되어 있다. 하층의 다결정 실리콘막에는 저항치를 저감하기 위한 n형 불순물(p 또는 As)이 도입되어 있다. 상층의 고융점 금속실리이드막은 예를 들면 WSix, MoSix, TiSix, TaSix 등으로 된다. 전송용 MISFET(Qt1, Qt2)의 게이트 전극(11)의 상층에는 게이트 전극(11)과 상층의 도전 층들을 전기적으로 분리하기 위한 절연막(13)이 형성되어 있다. 이 절연막(13)은 예를들면 실리콘막으로 된다.
전송용 MHISFET(Qt1, Qt2)의 반도체 영역(12)은 저불순물 농도의 n형 반도체 영역(12a)과 고불순물 농도의 n+형 반도체 영역(12b)들로서 구성되어 있다. 즉, 전송용 MISFET(Qtl, Qd2)의 반도체 영역(12)은 LDD(Lightly Doped Drain) 구조로 구성되어 있다. 또, 이 저불순물 농도의 n형 반도체 영역(12a) 아래에는 저불순물 농도의 p형 반도체 영역 (14)이 형성되어 있다.
전송용 MISFET(Qt1, Qt2)의 반도체 영역(12)을 구성하는 n형 반도체 영역(12a), n+형 반도체 영역(12b) 및 p형 반도체 영역(14)중 n형 반도체 영역(12a) 및 p형 반도체 영역(14)은 게이트 전극(11)에 대해서 자기 정합적으로 형성되고, n+형 반도체 영역(12b)은 게이트 전극(11) 및 그 측벽에 형성된 사이드 월 스패이서(15)에 대해서 자기 정합적으로 형성되어 있다.
이와 같이 전송용 MISFET(Qtl, Qt2)는 반도체 영역(12)이 LDD 구조로 구성되고, 저불순물 농도의 n형 반도체 영역(12a)의 아래에 저불순물 농도의 p형 반도체 영역(14)이 형성되어 있다. 이 LDD 구조에 의해, 반도체 영역(12)의 내압이 향상하고, 그 단부의 전하강도를 완화할 수 있으므로서 핫캐리어의 발생량이 저감되고, 또 p형 반도체 영역(14)에 의해 단채널 효과가 억제되어 전송용 MISFET(Qtl, Qt2)의 드레시흘드치 전압의 변동을 방지할 수 있다.
또, 전송용 MISFET(Qtl, Qt2)의 점유면적을 축소해서 메모리셀(ML)의 점유면적을 축소하여, SRAM의 집적도를 향상시킨 수 있다.
제7도에 나타난 바와 같이 전송용 MISFET(Qtl, Qt2)의 각각의 게이트 전극(11)은 필드 절연막(3)상을 열 방향으로 연장하는 워드선(WL)과 일체로 구성되어 있다. 메모리셀(MC)중 전송용 MISFET(Qtl)의 게이트 전극(11)에는 제1워드선(WL1)이 접속되고, 전송용 MISFET(Qt2)의 게이트 전극(11)에는 제2워드선(WL2)이 접속되어 있다.
즉, 1개의 메모리셀(MC)에는 서로 격리하고, 열방향에 평행해서 연장하는 2개의 워드선(WL)(제1워드선 WL1및 제2워드선 WL2)이 배치되어 있다. 제1워드선(WL1)은 구동용 MISFET(Qd1)의 게이트 전극(7)의 필드절연막(3)상에 돌출한 부분과 교차하고, 제2워드선(WL2)은 구동용 MISFET(Qd2)의 게이트 전극(7)의 필드절연막(3)상에 돌출한 부분과 교차되고 있다.
메모리 어레이의 기본적인 구성 및 구동용 MISFET(Qd1, Qd2)와 전송용 MISFET(Qt1, Qt2)의 평면레이 아웃 패턴은 본 출원인에 의해 출원된 미특허 5,239,196호에 기재된 SRAM과 같고, 여기에 그 내용을 언급해서 삽입한다.
필드절연막(3)으로 둘러싼 p-형 웰(2p)의 활성영역의 주면에 형성된 상기 구동용 MISIFET(Qdl, Qd2) 및 전송용 MISFET(Qtl, Qt2)의 상층에는 기준전압선(소스선 : VSS)(16A)이 배치되어 있다. 이 기준전압선(VSS)(16A)은 구동용 MISFET(Qdl, Qd2)의 게이트 절연막(5)과 동일층의 절연막에 개공된 콘택트홀(17A)을 통해서 구동용 MISFET(Qd1, Qd2)의 각각의 반도체 영역(소스영역)(7)에 접속되어 있다.
제8도에 나타난 바와 같이, 서브어레이 (SMA)에서 기준전압선(VSS)(16A)은 각 메모리셀(MC)의 구동용 MISFET(Qd1, Qd2)의 반도체 영역 (소스영역)(7)상에 개공된 콘택트홀(17A)상의 영역 및 콘택트홀(17A)간을 연결하는 영역에 일체로 구성되어 있다. 즉, 기준전압선(VSS)(16A)은 각 메모리셀(MC)의 구동용 MISFET(Qd1, Qd2)에 공통의 소스선으로 해서 구성되어 잇다. 또, 기준전압선(VSS)(16A)은 열방향 및 행방향에 있어서 연속적으로 형성되고, 소위 메쉬모양으로 구성되어 있다. 이것에 의해 기준전압선(VSS)(16A)의 저항치를 저감할 수 있다.
기준전압선(16A)(VSS)은 제3층째의 게이트재 형성공정에서 형성되고, 상기 전송용 MISIFET(Qt1, Qt2)의 게이트 전극(11)과 같이, 예를 들면 다결정 실리콘막과 고융점 금속실리사이드막과의 적층막(폴리사이드막)으로 구성되어 있다. 하층의 다결정 실리콘막에는 저항치를 저감하기 위해서 n형 불순물(p 또는 As)이 도입되어 있다. 상층의 고융점 금속실리사이드막은 예를들면 WSix, MoSix, TiSix, TaSix등으로 된다.
이와 같이, 기준전압선(VSS)(16A) 및 상기 워드선(WL)의 각각을 다결정 실리콘막과 고융점 금속 실리사이드막과의 적층막으로 구성하는 것에 의해 기준전압선(VSS)(16A) 및 워드선(WL)의 각각의 비저항치를 저감할 수 있으므로서, 메모리셀(MC)의 정보기록동작 및 정보판독 동작을 높혀, SRAM의 동작속도의 고속화를 도모할 수 있다.
제1도 및 제8도에 나타난 바와 같이, 전송용 MISFET(Qtl, Qt2)의 한쪽의 반도체 영역(드레인 영역)(12)의 상층에는 기준전압선(VSS)(16A)와 같은 제3층째의 게이트재로 형성된 패드층(16B)이 배치되어 있다. 이 패드층(16B)은 전송용 MISFET(Qt1, Qt2)의 게이트 절연막(10)과 동일층의 절연막에 개공된 콘택트홀(17B)을 통해서 전송용 MISFET(Qt1, Qt2)의 한쪽의 반도체 영역(12)에 접속되어 있다.
제8도에 나타난 바와 같이, 서브어레이(SMA)에서 패드층(16B)은 각 메모리셀(MC)의 전송용 MISFET(Qt1, Qt2)의 한쪽의 반도체 영역(12)상에 개공된 콘택트홀(17B)상의 영역에 섬모양으로 배치되어 있다. 메모리셀(MC) 1개분의 점유영역에서 구동용 MISFET(Qdl, Qd2)의 게이트 전극(6), 전송용 MISFET(Qt1, Qt2)의 게이트 전극(11)(제1워드선 Wl, 제2워드선 W2) 및 기준전압선(VSS)(16A), 패드층(16B)의 상호 배치를 제9도에 나타낸다.
메모리셀(MC)의 부하용 MISFET(Qp1, Qp2)중 부하용 MISFET(Qp1)는 구동용 MISFET(Qd2)의 영역상에 배치되고, 부하용 MISFET(QP2)는 구동용 MISFET(Qd1)의 영역상에 배치되어 있다.
부하용 MISFET(Qp1, Qp2)의 각각은 P형의 소스영역 (18p), 드레인영역 (18p), n형 채널영역(18N), 게이트 절연막(19), 게이트 전극(20)으로 구성되어 있다. 제1도에는 부하용 MISFET(Qpl)의 소스영역(18p), 드레인영역(18P), 채널영역(18N) 및 게이트 절연막(19)과, 부하용 MISFET(Qp2)의, 게이트 전극(20)이 나타나 있다.
부하용 MISFET(Qp1) 채널영역(18N)은 절연막(21), 절연막(22)을 통해서 구동용 MISIFET(Qd2)의 상층에 형성되어 있다. 부하용 MISFET(Qp2)의 채널영역 (18N)은 절연막(21), 절연막(22)을 통해서 구동용 MISFET(Qd1)의 상층에 형성되어 있다. 절연막(21) 및 절연막(22)은 예를들면 산화실리콘막으로 된다.
부하용 MISFET(Qp, Qp2)의 채널영역(18N)의 패턴레이 아웃을 제10도에 나타낸다. 도면을 보기쉽게하기 위해, 동도면은 채널영역(18N)의 하층에 형성된 기준전압선(VSS)(16A), 구동용 MISFET(Qd, Qd2), 전송용 MISFET(Qt1, Qt2), 필드절연막(3)등의 도시가 생략되어 있다.
부하용 MISFET(Qp1, Qp2)의 각각의 채널영역(18N)은 제4층째의 게이트재 형성공정으로 형성되어, 예를 들면 다결정 실리콘막(18)으로 구성되어 있다. 이 다결정 실리콘막(18)의 일부 (소스측) 또는 전면에는 부하용 MISFET(Qp1, Qp2)의 드레시흘드치 전압을 인헨스(enhance)형으로 설정하기 위한 n형 불순물(예를 들면 P)이 도입되어 있다.
부하용 MISFET(Qp1, Qp2)의 각각의 채널영역(18N)의 일단측에는 드레시 영역(18P)이 타단측에는 소스영역(18P)이 각각 형성되어 있다. 드레인 영역(18P) 및 소스영역(18P)은 채널 영역(18N)과 같은 제4층째의 게이트재(다결정 실리콘막 18) 형성공정으로 형성되고, 채널영역(18N)과 일체로 형성되어 있다. 제4층째의 게이트재(다결정 실리콘막 18)중 드레인영역(18P) 및 소스영역(18P)을 구성하는 영역의 다결정 실리콘막(18)에는 p형 불순물(예를 들면 BF2또는 붕소 B)이 도입되어 있다.
부하용 MISPET(Qp1, Qp2)의 각각의 게이트 절연막(19)은 부하용 MISFET(Qp1, Qp2)의 채널영역(18N), 드레인 영역(18P) 및 소스영역(18P)을 구성하는 상기 다결정 실리콘막의 상층에 형성되어 있다. 이 게이트 절연막(19)은 예를 들면 산화실리콘막으로 된다.
부하용 MISFET(Qp1, Qp2)의 각각의 게이트 전극(20)은 상기 게이트 절연막(19)의 상층에 형성되어 있다. 게이트 전극(20)은 제5층째의 게이트재 형성공정으로 형성되어, 예를 들면 다결정 실리콘막으로 구성되어 있다. 이 다결정 실리콘막에는 저항치를 저감하기 위해서 n 형의 불순물(예를 들면 p)이 도입되어 있다.
제11도에 나타난 바와 같이, 부하용 MISFET(Qp1, Qp2)의 각각의 게이트 전극(20)은 행방향에 따라 연장되어 있다. 상기 부하용 MISFET(Qp1, Qp2)의 채널영역(18N)은 이 게이트 전극(20)과 포개진 영역에 형성되고, 드레인 영역(18P), 소스영역(18P)은 그 외의 영역에 형성되어 있다. 도면을 보기 쉽게하기 위해 동도면은 채널영역(18N)의 하층에 형성된 기준전압선(VSS)(16A), 구동용 MISFET(Qd1, Qd2), 전송용 MISFET(Qt1, Qt2), 필드절연막(3)등의 도시가 생략되어 있다.
제1도, 제11도 및 제12도에 나타난 바와 같이, 2개의 부하용 MISFET(Qp1, Qp2)중 한쪽의 부하용 MISFET(Qp2)의 게이트 전극(20)은 게이트 절연막(19), 절연막(22), 절연막(9)등을 개공해서 형성된 콘택트 홀(23)을 통해서 구동용 MISPET(Qd1)의 한쪽의 반도체 영역(드레인영역)(7)(전송용 MISFET Qt1의 한쪽의 반도체 영역 12)과 접속되어 있다. 다른쪽의 부하용 MISFET(Qp1)의 게이트 전극(20)은 콘택트 홀(23)을 통해서 구동용 MISFET(Qd2)의 한쪽의 반도체 영역(드레인 영역 )(7)(전송용 MISFET Qt2의 한쪽의 반도체 영역 12)과 접속되어 있다.
제1도에 나타난 바와 같이, 부하용 MISFET(Qp2)의 게이트 전극(20)과 구동용MISFET(Qd1)의 한쪽의 반도체 영역(드레인 영역)(7)(전송용 MISFET Qt1의 한쪽의 반도체 영역 12)들을 접속하는 상기 콘택트 홀(23)의 측벽에는 부하용 MISFET(Qp1)의 트레인 영역 (18P)의 단면이 노출하여, 이 노출한 드레인 영역 (18P)과 게이트 전극(20)들이 콘택트 홀(23)의 측벽의 벽면에서 전기적으로 접속되어 있다. 또, 이 콘택트 홀(23)의 측벽에는 구동 MISFET(Qd2)의 게이트 전극(6)의 일단의 주면부가 노출하고, 이 노출된 게이트 전극(6)과 부하용 MISFET(Qp2)의 게이트 전극(20)들이 콘택트 홀(23)의 측벽의 벽면에서 전기적으로 접속 되어 있다.
즉, 부하용 MISFET(Qp2)의 게이트 전극(20)과, 구동용 MISFET(Qd1)의 한쪽의 반도체 영역(드레인 영역)(7)(전송용 MISFET Qt1의 한쪽의 반도체 영역 12)과 부하용 MISFET(Qp1)의 드레인 영역(18P)과 구동용 MISFET(Qd2)의 게이트 전극(6)들은 1개의 콘택트 홀(23)을 통해서 선로 접속되어 있다.
제1도에는 도시되어 있지 않으나, 같은 모양으로 부하용 MISFET(Qp1)의 게이트전극(20)과 구동용 MISFET(Qd2)의 한쪽의 반도체 영역(드레인 영역)(7)(전송용 MISFET Qt2의 한쪽의 반도체 영역)들을 접속하는 콘택트 홀(23)의 측벽에는 부하용 MISFET(Qp2)의 드레인 영역(18P)의 단면이 노출하여, 이 노출된 드레인 영역 (18P)과 게이트 전극(20)들이 콘택트 홀(23)의 측벽의 벽면에서 전기적으로 접속되어 있다. 또, 이 콘택트 홀(23)의 측벽에는 구동용 MISFET(Qd1)의 게이트 전극(6)의 일단의 주면부를 노출하여 이 노출된 게이트 전극(6)과 부하용 MISFET(Qp1)의 게이트 전극(20)들이 콘택트 홀(23)의 측벽의 벽면에서 전기적으로 접속되어있다.
즉, 부하용 MISFET(Qp1)의 게이트 전극(20)과 구동용 MISFET(Qd2)의 한쪽의 반도체 영역(드레인 영역)(7)(전송용 MISFET Qt2의 한쪽의 반도체 영역(12)과 부하용 MISFET(Qp2)의 드레인 영역(18P)과 구동용 MISFET(Qd1)의 게이트 전극(6)들은 1개의 콘택트 홀(23)을 통해서 서로 접속되어 있다.
이와 같이 반도체 기판(1)의 주면에 형성된 구동용 MISFET(Qd)의 한쪽의 반도체 영역(드레인 영역)(7)(전송용 MISFET Qt의 한쪽의 반도체 영역 12)와 제1층째의 게이트재로 구성된 구동용 MISFET(Qd1)의 게이트 전극(6)과 제4층째의 게이트재로 구성된 부하용 MISFET(Qp)의 드 레인 영역 (18P)과 제5층째의 게이트제로 구성된 부하용 MISFET(Qp)의 게이트 전극(20)들을 1 개의 콘택트 홀(23)을 통해서 서로 접속하는 것에 의해 이들의 도전층을 복수의 콘택트 홀을 통해서 접속하는 경우에 비해서 콘택트 홀의 점유면적에 상당하는 량, 메모리셀(MC)의 점유면적을 축소할 수 있으므로서, SRAM의 집적도를 향상시킬 수 있다.
제1도 및 제13도에 나타난 바와 같이, 부하용 MISFET(Qp1, Qp2)의 게이트 전극(20)의 상층에는 절연막(24)를 통해서 전원전압선(VCC)(25A)가 배치되어 있다. 전원전압선(VCC)(25A)은 절연막(24)에 개공된 콘택트 홀(26A)을 통해서 부하용 MISFET(Qp1, Qp2)의 각각의 소스영역(18P)에 접속되어 있다. 도면을 보기쉽게 하기 위해, 동도면은 부하용 MISFET(Qp1, Qp2)의 재널영역(18N)의 하층에 형성된 기준전압선(V)(16A), 구동용 MISFET(Qd1, Qd2), 전송용MISFET(Qt1, Qt2) 필드절연막(3)등의 도시가 생략되어 있다.
제13도에 나타난 바와 같이, 서브어레이(SHA)에서 전원전압선(Vcc)(25A)은 각 메모리셀(MC)의 부하용 MISFET(Qp1, Qp2)의 게이트 전극(20)상에 덮히도록 일체로 구성되고, 각 메모리셀(MC)의 부하용 MISFET(Qp1, Qp2)에 공통의 전원전압선(Vcc)(25A)으로 해서 구성되어 있다. 전원전압선(Vcc)(25A)의 일부에는 개공(27)이 형성되어 있다. 이 개공(27)은 주로 메모리셀(MC)의 부하용 MISFET(Qp1, Qp2)가 형성되어 있지 않는 영역상에 배치되어 있다. 즉, 전원전압선(Vcc)(25A)은 각 메모리셀(MC)을 덮히도록 열방향 및 행 방향으로 연속적으로 설치되어 있다.
전원전압선(Vcc)(25A)은 제6층째의 게이트재 형성공정으로 형성되고, 예를 들면 다결정 실리콘막으로 구성되어 있다. 전원전압선(Vcc)(25A)은 부하용 MISFET(Qp1, Qp2)의 소스영역(18P)에 접속되기 때문에, 이 소스영역(18P)과 같은 도전형, 즉 P형의 불순물(예를 들면 BF2)을 도입한 다결정 실리콘막으로 구성되어 있다.
상기 제4도에 나타난 바와 같이, 메모리셀 (MC)에는 2개의 용량소자(C)가 배치되어 있다. 본 실시예에 SRAM의 경우, 이 용량소자(C)는 상기 부하용 MISFET(Qp1, Qp2)의 각각의 게이트 전극(20)과 전원전압선(Vcc)(25A)과의 사이에서 형성되어 있다. 즉, 용량소자(C)는 부하용 MISFET(Qp1, Qp2)의 게이트 전극(20)을 제1전극으로해서, 그의 상층의 전원전압선(Vcc)(25A)을 제2전극(플레이트전극)으로해서, 게이트 전극(20)과 전원전압선(Vcc)(25A)과의 사이의 상기 절연막(24)을 유천체막으로 하는 스택(적층) 구조로 구성되어 있다. 절연막(24)은 예를들면 산화실리콘막과 질화실리콘막과의 적층막으로 된다.
이와 같이 부하용 MISPET(Qp1, Qp2)의 게이트 전극(20)과 이 게이트 전극(20)상을 덮은 대면적의 전원전압선(Vcc)(25A)과의 사이에서 용량소자(C)를 구성하는 것에 의해 대용량의 용량소자(C)를 형성할 수 있으므로서 메모리셀(MC)의 α선 소프트에러 내성을 향상시킬 수 있다.
또, 전원전압선(Vcc)(25A)은 열방향 및 행방향으로 연속적으로 형성되도록 그 일부에 개공(27)을 형성하는 것으로서 그 비저항치를 저감할 수 있다. 이것에 의해 전원전압선(Vcc)(25A)을 통해서 메모리셀(MC)에 공급되는 전원전위의 저하를 억제할 수 있으므로서 SRAM의 동작의 안정화를 도모할 수 있다.
제1도에 나타난 바와 같이, 전원전압선(Vcc)(25A)의 상층에는 층간절연막(28)를 통해서 서브워드선(SWL)이 배치되어 있다. 제14도에 나타난 바와 같이, 이 서브워드선(SWL)은 서브 어레이(SMA)의 상을 열방향으로 연장하고, 행방향으로 배열된 메모리셀(MC)마다 1개씩 배치되어 있다. 도면을 보기쉽게 하기 위해, 동도면은 서브워드선(SWL)의 하층에 형성된 부하용 MISFET(QQp1, Qp2), 기준전압선(Vss)(16A), 구동용 MISFET(Qd1, Qd2), 전송용 MISFET(Qt1, Qt2), 필드절연막(3)등의 도시가 생략되어 있다.
서브워드선(SWL)은 제1층째의 배선재 형성공정으로 형성되어, 예를들면 베리어메탈막과 고융점 금속막과의 적층막으로 구성되어 있다. 베리어메탈은 예를들면 티탄텅스텐(TiW)으로 구성되고, 고융점 금속은 예를들면 텅스텐(W)으로 구성되어 있다. 층간절연막(28)은 예를 들면 산화실리콘막과 BPSG(Boron-doped Phospho Silicate Glass)막과의 적층막으로 구성되어 있다.
제1도에 나타난 바와 같이, 전송용 MISFET(Qt1, Qt2)의 한쪽의 반도체 영역 (드레인 영역)(12)의 상승에는 서브워드선(SWL)과 같은 제1층째의 배선재로 형성된 중간 도전층(29A)이 배치되어 있다. 이 중간도전층(29)은 층간절연막(28), 절연막(24), 절연막(22), 절연막(21)에 개공된 콘택트 홀(30A)을 통해서 전송용 MISFET(Qt1, Qt2)의 한쪽의 반도체 영역 (드레인 영역)(12)상에 형성된 상기 패드층(16B)에 접촉되어 있다. 제14도에 나타난 바와 같이, 서브어레이(SMA)에서 중간도전층(29A)은 각 메모리셀(MC)의 전송용 MISFET(Qt1, Qt2)의 한쪽의 반도체 영역 (드레인 영역)(12)상에 개공된 콘택트 홀(17B)의 상층에 섬 모양으로 배치되어 있다.
제1도에 나타난 바와 같이, 서브워드선(SWL) 및 중간도전충(29A)의 상층에는 제2층째의 층간절연막(31)을 통해서 상보성 데이터선(DL)이 배치되어 있다. 상보성 데이터선(DL)은 층간절연막(31)에 개공된 콘택트 홀(32A)을 통해서 중간도전층(29A)에 접속되어 있다.
상보성 데이터선(DL)은 제2층째의 배선재 형성공정으로 형성되고, 예를 들면 베리어메탈막, 알루미늄합금막, 베리어메탈막을 순차 적층한 3층막으로 된다. 베리어메탈은 예를 들면 TiW로 구성되고, 알루미늄합금은 예를 들면 Cu 및 Si를 첨가한 알루미늄으로 구성된다. 층간절연막(31)은 예를 들면 산화실리콘막, 스핀온글라스(SOG : Spin On Glass)막, 산화실리콘막을 순차적층한 3층막으로 된다.
상보성 데이터선(DL)은 메모리셀(MC)의 전송용 MISFET(Qt1, Qt2)의 한쪽의 반도체 영역(드레인 영역)(12)에 접속되어 있다. 상보성 데이터선(DL)중 제1데이터선(DL1)은 전송용 MISFET(Qt1)의 한쪽의 반도체 영역(드레인 영역)(12)에 접속되고, 제2데이터선(DL2)은 전송용 MISFET(Qt1)의 한쪽의 반도체 영역(드레인 영역)(12)에 접속되어 있다. 상보성 데이터선(DL)과 전송용 MISFET(Qt1, Qt2)의 한쪽의 반도체 영역 (드레인 영역 )(12)과의 접속은 상기 중간도전층(29A) 및 패드층(16B)을 통해서 행해져 있다.
제14도에 나타난 바와 같이, 상보성 데이터선(DL)은 서브어레이 (SMA)의 위를 행방향으로 연장하고 있다. 상보성 데이터선(DL)중 제1데이터선(DL1)은 메모리셀(MC)의 구동용 MISFET(Qd1), 전송용 MISFET(Qt2) 및 부하용 MISFET(Qp2)의 위를 행 방향으로 연장하고, 제2데이터선(DL2)은 구동용 MISFET(Qd2), 전송용 MISPET(Qt1) 및 부하용 HISFET(Qp1)의 위를 행방향으로 연장하고 있다.
제1도에 나타난 바와 같이, 상보성 데이터선(DL)의 상층에는 제3층째의 층간절연막(33)을 통해서 메인워드선(MWL)이 배치되어 있다. 메인워드선(MWL)은 제3층째의 배선재 형성공정으로 형성되어, 예를 들면 상기 제2층째의 배선재와 같은 베러어메탈막, 알루미늄합금막, 베리어메탈막을 순차 적층한 3층막으로 된다. 층간절연막(33)은 예를들면 산화실리콘막, 산화실리콘막, 스핀온글라스막, 산화실리콘막을 순차적층한 4층막으로 된다.
제14도에 나타난 바와 같이, 메인워드선(MWL)은 서브어레이 (SMA) 위를 열 방향으로 연장하고 있다. 메인워드선(MWL)은 서브어레이(SMA)의 위를 열 방향으로 연장하는 상기 서브워드선(SWL)과 겹치도록 배치되어 있다.
제1도에 나타난 바와 같이, 메인워드선(MWL)의 상층에는 화이널파시베이숀막(34)이 형성되어 있다. 파이널파시베이숀막(34)은 예를 들면 산화실리콘막, 산화실리콘막, 질화실리콘막, 폴리아미드수지막을 순차적층한 4층막으로 된다.
다음에 상기 DRAM의 구체적인 제조방법에 대해서 제15도-제43도를 이용해서 설명한다.
우선, 10[Ω/cm] 정도의 비저항치를 가지는 n-형 실리콘 단결정으로 되는 반도체 기판(1)을 준비하여, 그 주면에 산화실리콘막(40)을 형성한 후, 그 산화실리콘막(40)의 위에 질화실리콘막(41)을 퇴적한다. 산화실리콘막(40)은 열산화법으로 형성하여, 35-45nm 정도의 막두께로 한다. 질화실리콘막(41)은 CVD(Chemical Vapor Deposition)법으로 형성하여 45-55nm정도의 막두께로 한다.
다음에, 질화실리콘막(41)상에 포토레지스트막(42)을 형성하여, 이것을 마스크로한 에칭으로 n형 웰 형성영역의 질화실리콘막(41)을 제거한 후, 이 포토레지스트막(42)을 마스크로해서 반도체 기판(1)의 n형 웰 형성영역의 주면에 n형 불순물(예를 들면 P)을 도입한다. P는 이온주입법을 사용하여 120-130keV 정도의 에너지에서 2.0 X 1013/cm2정도 도입한다(제15도).
다음에, 상기 포토레지스트막(42)을 애슁(asking)으로 제거한 후, 반도체 기판(1)의 n형웰 형성영역의 주면의 상기 산화실리콘막(40)을 성장시킨다. 산화실리콘막(40)의 성장은 p-형 웰 형성영역의 상기 질화실리콘막(41)을 내산화 마스크로한 열산화법으로 행하여, 130-140nm정도의 막두께로 성장시킨다.
계속해서, 상기 질화실리콘막(41)을 열인산을 사용한 에칭으로 제거한 후, n형 웰 형성영역의 산화실리콘막(40)을 마스크로해서 반도체 기판(1)의 p-형 웰 형성영역의 주면에 p형 불순물(예를 들면 BF2)을 도입한다. BF2는 이온주입 법을 사용하여 60keV의 에너지로 1.0 X 1013/cm2정도 도입한다(제6도).
다음에, 반도체 기판(1)의 주면에 도입된 상기 n형 불순물, p형 불순물의 각각을 확대확산시켜, n형 불순물로 n형 웰(2n)을 p형 불순물로 p-형 웰(2p)을 각각 형성한다. 불순물의 확대 확산은 1200℃ 정도의 질소분위기중에서 180분 정도 행한다(제17도).
반도체 기판(1)의 p-형 웰(2p)의 주면의 일부영역(제17도의 MC로 나타난 영역)에는 SRAM의 메모리셀(MC)이 형성된다. 주변회로를 구성하는 CMOS중 n채널형 MISFET는 p-형 웰 (2p)의 주면 이외의 영역에 형성되고, p채널형 MISFET는 n형 웰 (2n)의 주면에 형성된다.
다음에, 반도체 기판(1)의 주면의 산화실리콘막(40)을 엷은 불산수용액에 의한 에칭을 제거한 후 반도체 기판(1)의 주면에 새로운 산화실리콘막(43)을 형성하고, 계속해서 이 산화실리콘막(43)상에 질화실리콘막(44)을 퇴적한다. 산화실리콘막(43)은 열산화법으로 형성하여 10nm 정도의 두께로 한다. 질화실리콘막(44)은 CVD법으로 형성하여 110-150nm정도의 막두께로 한다. 다음에, 이 질화실리콘막(44)상에 포토레지스트막(45)을 형성하고, 이것을 마스크로한 에칭으로 p-형 웰(2p)의 소자분리영역의 질화실리콘막(44)을 제거한다(제18도).
다음에, 상기 포토레지스트막(45)을 애슁(ashing)으로 제거한 후, 반도체 기판(1)의 주면에 새로운 포토레지스트막(도시되지 않음)을 형성하고, p-형 웰(2p)의 주면에 채널스톱퍼용의 p형 불순물(예를 들면 BF2)을 도입한다. BF2는 이온주입 법을 사용하여, 50keV정도의 에너지로 7.0 X 1013/cm2정도 도입한다. 포토레지스트막 및 질화실리콘막(44)이 이온주입마스크로 되므로서 BF2는 p-형 웰(2p)의 소자분리영역에만 주입된다.
다음에, 상기 포토레지스트막을 애슁(ashing)으로 제거한 후, 소자분리영역의 산화실리콘막(43)을 성장시켜서 필드절연막(3)을 형성한다. 산화실리콘막(43)의 성장은 질화실리콘막(44)을 내산화 마스크로한 열산화법으로 행하고, 400-500nm 정도의 막두께로 성장시킨다. 이때, 동시에 p-형 웰(2p)의 필드절연막(3)의 아래에 채널스톱퍼영역(4)이 형성된다. 또한, n형 웰(2n)은 p-형 웰(2p)에 비해서 반전영역이 발생하기 어렵고, 소자분리를 확실하게 행할 수 있으므로서, n형 웰(2n)의 필드절연막(3)의 아래에는 채널스톱퍼영역을 형성하지 않아도 좋다. 그 후, 반도체 기판(1)의 주면의 상기 질화실리콘막(44)을 열인산을 사용한 에칭으로 제거한다(제19도).
또한, 제19도에 있어서, (A)에서 나타나는 영역은 메모리셀 형성영역을 (B) 및 (C)로서 나타내는 영역은 주변회로 형성영역을 각각 나타내고 있다. 또, 주변회로 형성영역중 (B)로서 나타내는 영역은 주변회로의 n채널형 MISFET 형성영역, (C)로서 나타내는 영역은 주변회로 p채널형 MISFET 형상영역을 각각 나타내고 있다.
다음에, p-형 웰(2p), n형 웰(2n)의 각각의 활성영역의 주면에 산화실리콘막(도시되지 않음)을 형성한다. 산화실리콘막은 열산화법으로 형성하여 12-l4nm 정도의 막두께로 한다. 계속해서, p-형 웰 (2p), n형 웰(2n)의 각각의 활성영역의 주면에 메모리셀(MC)의 구동용 MISFET(Qd1, Qd2)의 드레시흘드치 전압 조정용의 불순물을 도입한다. 드레시홀드치 전압 조정용의 불순물로해서는 예를 들면 BF2를 도입한다. BF2는 이온주입법을 사용하여, 40keV 정도의 에너지로 3.4 X 1013/cm2정도 도입한다.
다음에, p-형 웰(2p), n형 웰(2n)의 각각의 활성영역의 주면의 상기 산화실리콘막을 엷은 불산 수용액에 의한 에칭으로 제거한 후, p-형 웰(2p), n형 웰(2n)의 각각의 활성영역의 주면에 메모리셀(MC)의 구동용 MISFET(Qd1, Qd2)의 게이트 절연막(5)을 형성한다 게이트 절연막(5)은 열산화법으로 형성하고, 그 막두께는 9nm 정도로 한다.
다음에, 반도체 기판(1)의 전면에 제1층째의 게이트재인 다결정 실리콘막(46)은 퇴적한다. 이 다결정 실리콘막(46)은 메모리셀(MC)의 구동용 MISPET(Qd1, Qd2)의 게이트 진극(6)으로해서 사용한다. 다결정 실리콘막(46)은 CVD법으로 형성하고 그 막두께는 35-45nm 정도로 한다. 이 다결정 실리콘막(46)은 저항치를 저감하기 위해 그 퇴적시에 n형 불순물(예를 들면 P)이 도입된다. 인(P)의 농도는 1 X 1020/cm2이다(제20도).
다음에, 상기 다결정 실리콘막(46)의 위에 산화실리콘막으로 되는 절연막(9)을 퇴적한 산화실리콘막(절연막 9)은 CVD법으로 형성하고, 그 막두께는 120-140nm정도로 한다. 이 절연막(9)은 메모리셀(MC)의 구동용 MISFET(Qd1, Qd2)의 게이트 전극(6)과 그 상층에 형성되는 도전층들을 전기적으로 분리하기 위해 형성한다. 이어서, 절연막(9)의 위에 형성된 포토레지스트막(47)을 마스크로해서 절연막(9) 및 그 하층의 다결정 실리콘막(46)을 순차에칭하는 것에 의해 메모리셀(MC)의 구동용 MISFET(Qd1, Qd2)의 게이트 전극(6)을 형성한다(제21도).
다음에, 상기 포토레지스트막(47)을 애슁(ashing)으로 제거한 후, 반도체 기판(1)의 전면에 산화실리콘막(도시되지 않음)을 퇴적한다. 이 산화실리콘막은 CVD법으로 형성하여 그 막두께는 120-140nm 정도로 한다. 계속해서, 이 산화실리콘막을 RIE(Reactive Ion Etching)등이 이방성에칭으로 에칭해서 구동용 MISFET(Qd1, Qd2)의 게이트 전극(6)의 측벽에 사이드월스패이서(8)를 형성한다(제22도).
다음에 구동용 MISFET(Qd1, Qd2)의 게이트 전극(6)의 아래를 제외한 P-형 웰(2P), n형 웰(2n)의 각각의 활성영역의 주면의 게이트 절연막(5)을 엷은 불산수용액에 의해 에칭하여 제거한 후, p-형 웰(27), n형 웰(2n)의 각각의 활성영역의 주면에 새로운 산화실리콘막(도시되지 않음)을 형성한다. 이 산화실리콘막은 열산화법으로 형성하며, 10nm정도의 막두께로 한다.
계속해서, p-형 웰(2p), n형 웰(2n)의 각각의 활성영역의 주면에 메모리셀(MC)의 전송용 MISFET(Qt1, Qt2)의 드레시홀드치 전압 조정용의 불순물을 도입한다. 드레시홀드치 진압 조정용의 불순물로해서는 예를 들면 BF2를 도입한다. BF2는 이온주입법을 사용하여, 40keV 정도의 에너지로 1.6 X 1012/cm2정도 도입한다.
다음에, p-형 웰(2p), n형 웰(2n)의 각각의 활성영역의 주면의 상기 산화실리콘막을 엷은 불산수용액에 의한 에칭으로 제거한 후, p-형 웰(2p), n형 웰(2n)의 각각의 활성영역의 주면에 게이트 절연막(10)을 형성한다. 게이트 절연막(10)은 메모리셀(MC)의 전송용 MISFET(Qt1, Qt2), 주변회로 n채널형 MISPET, p채널형 MISFET의 각각의 게이트 절연막(10)으로 해서 사용한다. 게이트 절연막(10)은 열산화법으로 형성하며 그 막두께는 9nm 정도로 한다(제23도).
다음에, 반도체 기판(1)의 전면에 제2층째의 게이트재 (도시하지 않음)를 퇴적한다. 이 게이트재는 메모리셀(MC)의 전송용 MISFET(Qt1, Qt2), 주변회로의 n채널형 MISFET, p채널형 MISFET의 각각의 게이트 전극(11)으로 해서 사용한다. 게이트재는 다결정 실리콘막과 텅스텐 실리사이드(WSix)막과의 적층막(폴리사이드막)으로 된다. 하층의 다결정 실리콘막은 CVD법으로 형성하며, 그 막두께는 35-45nm 정도로 한다. 이 다결정 실리콘막은 저항치를 저감하기 위해, 그 퇴적시에 n형 불순물(예를 들면 P)이 도입된다. 인(P)의 농도는 2.5 X 1020/cm2정도이다. 상층의 텅스텐 실리사이드는 CVD법으로 형성하며, 그 박두께는 55-65nm 정도로 한다.
다음에, 상기 제2층째의 게이트재 (폴리사이드막)의 위에 산화실리콘막으로 되는 절연막(13)을 퇴적한다. 산화실리콘막(절연막 13)은 CVD법으로 형성하며, 그 막두께는 160-200nm정도로 한다. 이 산화실리콘막으로 되는 절연막(13)은 메모리셀(MC)의 전송용 MISFET(Qt1, Qt2), 주변회로의 n채널형 MISFET, p채널형 MISFET의 각각의 게이트 전극(11)과 이들의 상층에 형성된 도전층들을 전기적으로 분리하기 위해서 형성한다.
계속해서, 상기 질연막(13)의 위에 포토레지스트막(48)을 형성하고, 이것을 마스크로해서 절연막(13) 및 그 하층의 상기 제2층째의 게이트재 (폴리사이드막)를 순차에칭하는 것에 의해, 메모리셀(MC)의 전송용 MISFET(Qt1, Qt2), 주변회로의 n채널형 MISFET, p채널형 MISFET의 각각의 게이트 전극(11)(및 워드선 WL)을 형성한다(제24도).
다음에, 상기 포토레지스트막(48)을 애슁으로 제거한 후, 반도체 기판(1)의 주면에 새로운 포토레지스트막(도시되지 않음)을 형성하고, 이것을 마스크로해서 메모리셀(MC)의 전송용 MISFET(Qt1, Qt2)의 형성영역 및 주변회로의 n채널형 MISFET의 형성영역의 각각의 반도체 기판(1)의 주면에 p형 불순물 및 n형 블순물을 순차 도입한다. p형 불순물로 해서는, 예를 들면 BF2를 도입한다. BF2는 이온 주입법을 사용하며, 40keV 정도의 에너지로 1 X 1013/cm2정도 도입한다. n형 불순물로해서는 예를 들면 인(P)을 도입한다. 인(P)은 이온주입법을 사용하며, 50keV정도의 에너지로 3.5 X 1013/cm2정도 도입한다.
다음에, 상기 포토레지스트막을 애슁으로 제거한 후, 반도체 기판(1)의 주면에 도입된 상기 n형 불순물, p형 불순물의 각각을 확대 확산시켜 메모리셀(MC)의 전송용 MISFET(Qt1, Qt2),주변회로의 n채널형 MISFET의 각각의 소스형성영역 및 드레인형성영역의 반도체 기판(1)의 주면에 n형 반도체 영역(12a) 및 p형 반도체 영역(14)을 형성한다.
n형 반도체 영역(12a) 및 p형 반도체 영역(14)은 게이트 전극(11)에 대해서 자기 정합적으로 형성된다. p형 불순물은 n형 불순물에 비해서 확산속도가 크고, n형 불순물보다도 고에너지로 도입되므로서 p형 반도체 영역 (14)은 n형 반도체 영역 (12a)의 아래에 형성된다(제25도).
다음에, 반도체 기판(1)의 주면에 포토레지스트막(도시되지 않음)을 형성하고, 이것을 마스크로해서 n형 웰(2n), 즉 주변회로의 p채널형 MISFET의 형성영역의 반도체 기판(1)의 주면에 n형 불순물 및 p형 불순물을 순차 도입한다.
n형 불순물로해서는 예를 들면 인(p)을 도입한다. 인(p)은 이온주입 법을 사용하여, 400keV 정도의 에너지로 7 X 1012/cm2정도 도입한다. p형 불순물로해서는 예를 들면 BF2를 도입한다. BF2는 이온주입법을 사용하여, 40keV 정도의 에너지로 5 X 1012/cm2정도 도입한다.
다음에 상기 포토레지스트막을 애슁으로 제거한 후, 반도체 기판(1)의 주면에 도입된 상기 n형 불순물, p형 불순물의 각각을 확대확산시켜 주변회로의 p채널형 MISFET의 소스형성영역 및 드레인형성 영역의 반도체 기 판(1)의 주면에 p형 반도체 영역 (50a) 및 n형 반도체 영역(51)을 형성한다. p형 반도체 영역(50a) 및 n형 반도체 영역(51)은 게이트 전극(11)에 대해서 상기 정합적으로 형성된다. n형 불순블은 p형 불순물에 비해서 고에너지로 도입되므로서, n형 반도체 영역(51)은 p형 반도체 영역(50a)의 아래에 형성된다(제26도).
다음에, 반도체 기판(1)의 주면에 포토레지스트막(도시되지 않음)을 형성하고, 이것을 마스크로해서 메모리셀(MC)의 구동용 MISFET(Qd1, Qd2)의 형성영역의 반도체 기판(1)의 주면에 n형 불순물(100)을 도입한다(제28도). n형 불순물(100)으로해서는 예를 들면 인(P)을 도입한다. 인(P)은 이온주입법을 사용하여, 50keV 정도의 에너지로 3 X 1014/cm2정도 도입한다.
이때, 동시에 주변회로의 일부의 n채널형 MISFET의 소스형성영역의 반도체 기판(1)의 주면에도 상기 n형 불순물을 도입한다(제28도). 이 n형 불순물을 도입하는 주변회로의 n채널형 MISFET는 그 한쌍의 반도체 영역의 일방향에만 전류가 흐르는 소위 비대칭구조의 n채널형 MISFET로 한정되며, 한쌍의 반도체 영역의 양방향에서 전류가 흐르는 대칭구조의 n채널형 MISFET에는 이 n형 불순물을 도입하지 않는다.
일 예로해서, SRAM의 주변회로중 상기 메모리블럭(MB)의 일단에 배치된 센스앰프회로(SA) 및 그 근방의 회로의 구성을 제27도에 나타낸다. 도면중, 굵은 파선으로 에워싼 영역(Y셀렉터회로 YSW, 멀티플렉서 MD, 데이터 버스 멀티플렉서 OBMP)등의 n채널형 MISFET는 대칭구조이고, 그 외의 영역(비트선부하회로 BLC, 라이트리커버리회로 WRC, 이퀼라이저 EQ, 센스앰프 SA(1), SA(2), 메인앰프 MA, 출력앰프 DOB, 출력 MOS등)의 n채널형 MISFET는 비대칭 구조이다. 따라서, 상기 n형 불순물은 이 굵은 파선으로 에워싼 영역내의 n채널형 MISFET를 제외한 다른 n채널형 MISFET의 소스형성영역에만 도입된다.
다음에, 상기 포토레지스트막을 애슁으로 제거한 후, 반도체 기판(1)의 전면에 산화실리콘막(도시되지 않음)을 퇴적한다. 이 산화실리콘막은 CVD법으로 형성하며, 그 박두께는 140-160nm 정도로 한다. 이어서, 이 산화실리콘막을 RIE등의 이방성 에칭으로 에칭해서 메모리셀(MC)의 전송용 MISFET(Qt1, Qt2), 주변회로의 n채널형 MISFET 및 p채널형 MISFET의 각각의 게이트 전극(11)(워드선 WL)의 측벽에 사이드월 스패이서(15)를 형성한다(제28도).
다음에, 반도체 기판(1)의 주면에 포토레지스트막(도시되지 않음)을 형성하여, 이것을 마스크로해서 p-형 웰(2p), 즉 메모리셀(MC)의 구동용 MISFET(Qd1, Qd2)의 형성영역, 전송용 MISFET(Qt1, Qt2)의 형성영역 및 주변회로의 n채널형 MISFET의 형성영역의 각각의 반도체 기판(1)의 주면에 n형 불순물을 도입한다. n형 불순물로해서는 예를 들면 비소(As)를 도입한다. 비소(As)는 이온주입법을 사용하여 50keV 정도의 에너지로 3 X 1015/cm2정도 도입한다.
다음에, 상기 포토레지스트막을 애슁으로 제거한 후, 반도체 기판(1)의 주면에 도입된 상기 n형 불순물을 확대확산시킨다. 메모리셀(MC)의 구동용 MISFET(Qd1, Qd2)의 형성영역의 반도체 기판(1)의 주면에는 확산속도 및 농도가 다른 2종의 n형 불순물(P(n형 불순물 100) 및 As)이 도입되어 있으므로서, 비소(As)에서 높은 불순불 농도의 n+형 반도체 영역(7b)이 형성되고, 그 아래에 P인(P)(n형 불순물 100)에서 n+형 반도체 영역(7b)보다도 낮은 불순물 농도의 n형 반도체 영역(7a)이 형성된다. 즉, 이 확대확산에 의해, 2중 확산드례인 구조의 구동용 MISFET(Qd1, Qd2)(및 전송용 MISFET(Qt1, Qt2)의 소스영역)가 완성된다. n+형 반도체 영역(7b) 및 n형 반도체 영역(7a)은 구동용 MISFET(Qd1, Qd2)의 게이트 전극(6) 및 그 측벽에 형성된 사이드월 스패이서(8)에 대해서 자기 정합적으로 형성된다(제29도).
또, 메모리셀(MC)의 전송용 MISFET(Qt1, Qt2)의 형성영역의 반도체 기판(1)의 주면에는 비소(As)만이 도입되어 있으므로서, 이 비소(As)에서 높은 불순물 농도의 n+형 반도체 영역(12b)이 형성된다. 이 n+형 반도체 영역(12b)은 전송용 MISFET(Qt1, Qt2)의 게이트 전극(11) 및 그 측벽에 형성된 사이드월 스패이서(15)에 대해서 자기 정합적으로 형성된다. 전송용, MISFET(Qt1, Qt2)의 형성영역의 반도체 기판(1)의 주면에는 이전의 공정에서 낮은 불순물 공도의 n형 반도체 영역(12a)(및 P형 반도체 영역 14)이 형성되어 있으므로서 상기 확대확산에 의해 LDD 구조의 반도체 영역 (12)을 가지는 전송용 MISFET(Qt1, Qt2)가 완성된다(제29도).
또, 주변회로의 n채널형 MISFET 중 상기 대칭구조의 n채널형 MISFET(Qn1)의 형성영역의 반도체 기판(1)의 주면에는 비소(As)만이 도입되어 있으므로서, 이 비소(As)에서 높은 불순물 농도의 n+형 반도체 영역(12b)이 형성된다. 이 n+형 반도체 영역(12b)은 n채널형 MISFET의 게이트 전극(11) 및 그 측벽에 형성된 사이드월 스패이서(15)에 대해서 자기 정합적으로 형성된다. 이 n채널형 MISFET의 형성영역의 반도체 기판(1)의 주면에는 이전의 공정에서 낮은 불순물 농도의 n형 반도체 영역 (12a)(및 p형 반도체 영역 14)이 형성되어 있으므로서, 상기 확대확산에 의해, LDD 구조의 n채널형 MISFEOT(Qn1)가 완성된다(제29도).
이와 같이, 주변회로의 n채널형 MISFET 중 n채널형 MISFET(Qn1)는 LDD 구조로 구성되고, 저불순물 농도의 n형 반도체 영역(12a)의 아래에 저불순물 농도의 p형 반도체 영역 (14)이 형성되어 있으므로서 단채널 효과가 억제된다. 이것에 의해, n채널형 MISFET(Qn1)의 점유면적을 축소해서 메모리셀(MC)의 점유면적을 축소하여 SRAM의 집적도를 향상시킬 수 있다.
또, 주변회로의 n채널형 MISFET 중 상기 비대칭구조의 n채널형 MISFET(Qn2)의 소스형성 영역의 반도체 기판(1)의 주면에는 인(P)(n형 불순물 100) 및 비소(As)가 도입되어 있으므로서, 이 소스형성영역에는 이 비소(As)에서 높은 불순물농도의 n+형 반도체 영역(7b)이 형성되고, 그 아래에 인(P)으로 n형 반도체 영역(7a)이 형성된다. 이 n형 반도체 영역(7a) 및 n+형 반도체 영역(7b)은 n채널형 MISFET의 게이트 전극(11) 및 그 측벽에 형성된 사이드윌 스패이서(15)에 대해서 자기 정합적으로 형성된다. 이 n채널형 MISFET의 형성영역의 반도체 기판(1)의 주면에는 이전의 공정에서 낮은 불순물농도의 n형 반도체 영역 (12a)(및 P형 반도체 영역 14)이 형성되어 있으므로서, 상기 확대 확산에 의해, 한쪽의 반도체 영역 (드레인 영역)(12)이 LDD 구조로, 다른 쪽의 반도체 영역 (소스영역)(12)이 2중 확산 드레인 구조의 n채널형 MISFET(Qn2)가 완성된다(제30도). 또한, n형 반도체 영역(7a)은 n형 반도체 영역(12a)과 p형 반도체 영역(14)보다도 높은 불순물농도를 가지고 있다.
이와 같이, 주변회로의 n채널형 MISFET 중 비대칭 구조의 n채널형 MISPET(Qn2)는 한쪽의 반도체 영역(소스영역)(12)이 2중 확산 드레인 구조로 구성되어 있으므로서 이 반도체 영역(소스영역)(12)의 저항치가 저감되어 전압저하를 방지할 수 있다 이것에 의해, 메모리셀(MC)의 정보의 기록동작 및 판독동작을 빠르게하여, SRAM의 동작속도의 고속화를 도모할 수 있다.
또, 저불순물농도의 n형 반도체 영역(12a)의 아래에 저불순물농도의 p형 반도체 영역(14)이 형성되어 있으므로서, 단채널 효과가 억제된다. 이것에 의해, n채널형 MISFET(Qn2)의 점유면적을 축소해서 메모리셀(MC)의 정유면적을 축소하여 SRAM의 집적도를 향상시킬 수 있다.
다음에, 반도체 기판(1)의 주면에 포토레지스트막(도시되지 않음)을 형성하고, 이것을 마스크로해서 메모리셀(MC)의 구동용 MISFET(Qd1, Qd2)의 한쪽의 반도체 영역(소스영역 )(7)상의 절연막(구동용 MISFET(Qd1, Qd2)의 게이트 절연막(5)과 동일 공정으로 형성된 절연막), 전송용 MISFET(Qt1, Qt2)의 한쪽의 반도체 영역 드레인 영역)(12)상의 절연막(전송용 MISFET(Qt1, Qt2)의 게이트 절연막(10)과 동일공정으로 형성된 절연막), 주변회로의 n채널형 MISFET(Qn)의 한쪽의 반도체 영역 (드레인 영역)(12)상의 절연막(n채널형 MISFE7(Qn)의 게이트 절연막(10)과 동일 공정으로 형성된 절연막)의 각각을 개공해서, 구동용 MISFET(Qd1, Qd2)의 한쪽의 반도체 영역(소스영역)(7)상에 콘택트홀(17A)을, 전송용 MISFET(Qt1, Qt2)의 한쪽의 반도체 영역(드레인 영역)(12)상에 콘택트홀(17B)을, 주변회로의 n채널형 MISFET(Qn)의 한쪽의 반도체 영역(드레인 영역)(12)상에 콘택트홀(17C)을 각각 형성한다.
다음에, 상기 포토레지스트막을 애슁으로 제거한 후, 반도체 기판(1)의 전면에 제3층째의 게이트재(도시되지 않음)를 퇴적한다. 이 게이트재는 다결정 실리콘막과 텡스텐 실리사이드(WSIx) 막과의 적층막(폴리사이드막)으로 된다. 하층의 다결정 실리콘막은 CVD법으로 형성하여, 그 막두께는 25-35nm 정도로 한다. 이 다결정 실리콘막은 저항치를 저감하기 위해 그 퇴적시에 n형 불순물(예를 들면 인(P))이 도입된다. 인(P)의 농도는 2.5 X 1020/cm2정도이다.
상층의 텅스텐 실리사이드는 CVD법으로 형성하며, 그 막두께는 35-45nm 정도로 한다.
다음에, 상기 제3층째의 게이트재(폴리사이드막)의 위에 산화실리콘막으로 되는 절연막(21)을 퇴적한다. 산화실리콘막은 CVD법으로 형성하며, 그 막두께는 125-155nm 정도로 한다. 계속해서, 이 절연막(21)의 위에 포토레지스트막(49)을 형성하고, 이것을 마스크로해서 절연막(21) 및 그 하층의 제3층째의 게이트재(폴리사이드막)을 순차 에칭하는 것에 의해, 상기 전택트홀(17A)을 통해서 메모리셀(MC)의 구동용 MISFET(Qd1, Qd2)의 한쪽의 반도체 영역(소스영역)(7)에 접속된 기준전압선(Vss)(16A), 상기 콘택트홀(17B)을 통해서 전송용 MISFET(Qt1, Qt2)의 한쪽의 반도체 영역 (드레인 영역)(12)에 접속된 패드층(16B), 상기 콘택트홀(17C)을 통해서 주변회로의 n채널형 MISFET(Qn)의 한쪽의 반도체 영역(드레인 영역 )(12)에 접속된 패드층(16C)을 각각 형성한다(제31도). 또한, 기준전압선(Vss)(16A) 및 패드층(16B, 16C)은 IEDM, Tech-Dig., 447-480페이지, 1990년도에 기재된 위상 변환 리소그래피를 이용해서 형성해도 좋다. 여기에, 상기 문헌의 내용을 참조하여 삽입하였다.
다음에, 상기 포토레지스트막(49)을 애슁으로 제거한 후, 반도체 기판(1)의 전면에 산화실리콘막(도시되지 않음)을 퇴적한다. 이 산화실리콘막은 CVD법으로 형성하며, 그 막두께는 110-130nm 정도로 한다. 계속해서, 이 산화실리콘막을 RIE등의 이방성 에칭으로 에칭해서 메모리셀(MC)의 구동용 MISFBT(Qd1, Qd2)의 게이트 전극(6)의 한쪽 측벽, 기준전압선(Vss)(16A)(및 그 위의 절연막 21)의 측벽, 전송용 MISFET(Qt1, Qt2)의 게이트 전극(11) (워드선 WL)의 한쪽의 측벽, 패드층(16B)(및 그 위의 절연막 21))의 측벽, 주변회로의 n채널형 MISFET(Qn)의 게이트 전극(11)의 한쪽의 측벽, 패드층(16C)(및 그 위의 절연막 21)의 각각의 측벽에 사이드월 스패이서(52)를 형성한다(제32도).
다음에, 반도체 기판(1)의 전면에 산화 실리콘막으로 되는 절연막(22)을 퇴적한 후, 그위에 제4층째의 게이트재인 다결정 실리콘막(53)을 퇴적한다(제33도). 이 산화실리콘막 및 다결정 실리콘막(53)은 CVD법으로 형성하며, 각각 20nm 정도의 막두께로 한다. 다결정 실리콘막(53)은 메모리셀(MC)의 부하용 MISFET(Qp1, Qp2)의 채널영역 (18N), 드레인영역 (18P) 및 소스,영역 (18P)을 구성하는 도전층으로해서 사용한다.
다음에, 상기 다결정 실리콘막(53)에 n형 불순물(예를 들면 인 P)을 도입한다. 인(P)은 이온주입법을 사용하며, 20keV의 에너지로 1 X 1012/cm2정도 도입한다.
이 인(P)은 부하용 MISFET(Qp1, Qp2)의 드레시홀드치 전압을 인헨스먼트형으로 설정하기 위해 도입한다.
계속해서, 상기 다결정 실리콘막(53)상에 포토레지스트막(도시되지 않음)을 형성하고, 이것을 마스크로해서 다결정 실리콘막(53)의 일부에 P형 불순물(예를 들면 BP2)을 도입한다. BF2는 이온주입법을 사용하며, 20keV 정도의 에너지로 1 X 1012/cm2정도 도입한다. 이 BF2의 도입에 의해 부하용 MISFET(Qp1, Qp2)의 드레인 영역(18P) 및 소스영역(18P)이 형성되고, 이 드레인 영역 (18P)과 소스영역(18P)과의 사이에 부하용 MISFET(QP1, QP2)의 채널영역(18N)이 형성된다. 또한, 부하용 MISFET(Qp1, Qp2)의 드레인 영역(18P)은 게이트 전극(20)과 포개지지 않는 소위 오프셋트 구조를 가지도록 구성된다. 또, 부하용 MISFET(Qp1, Qp2)의 소스영역(18P)은 게이트 전극(20)과 포개지도록 구성된다.
다음에, 상기 포토레지스트막을 애슁으로 제거한 후, 상기 다결정 실리콘막(53)의 위에 새로운 포토레지스트막(54)을 형성하고, 이것을 마스크로해서 다결정 실리콘막(53)을 에칭하는 것에 의해 부하용 MISFET(QP1, Qp2)의 채널영역(18N), 드레인 영역(18P) 및 소스영역(18P)을 각각 형성한다(제34도).
다음에, 상기 포토레지스트막(54)을 애슁으로 제거한 후, 반도체 기판(1)의 주면에 새로운 포토레지스트막(55)을 형성하고, 이것을 마스크로해서 주변회로의 p채널형 MISFET의 형성영역의 반도체 기판(1)의 주면에 p형 불순물을 도입해서 높은 불순물농도의 p+반도체 영역(50b)을 형성한다. p형 불순물로해서는 예를 들면 BF2를 도입한다. BF2는 이온주입법을 사용하며, 60keV 정도의 에너지로 2 X 1015/cm2정도 도입된다.
상기 P+반도체 영역(50b)은 p채널형 MISFET의 게이트 전극(11), 그 측벽에 형성된 사이드월 스패이서(15, 52) 및 절연막(22)에 대해서 자기 정합적으로 형성된다. p채널형 MISFET의 형성영역의 반도체 기판(1)의 주면에는, 이전의 공정에서 낮은 불순물농도의 p형 반도체 영역(50a)(및 n형 반도체 영역 51)이 형성되어 있으므로서, 이 p형 반도체 영역(50a)과 p+반도체 영역(50b)들로서 p채널형 MISFET의 반도체 영역(소스영역, 드레인 영역)(50)이 형성되고, LDD 구조의 p채널형 MISFET(Qp)가 완성된다(제35도).
이와 같이, 주변회로의 p채널형 MISFET(Qn)는 LDD 구조로 구성되고, 저불순물 농도의 p형 반도체 영역(50a)의 아래에 저불순물 농도의 n형 반도체 영역(51)이 형성되어 있으므로서, 단채널 효과가 억제된다. 이것에 의해, p채널형 MISFET(Qp)의 점유면적을 축소해서 메모리 셀(MC)의 점유면적을 축소하여 SRAM의 집적도를 향상시킬 수 있다.
다음에, 상기 포토레지스트막(55)을 애슁으로 제거한 후, 반도체 기판(1)의 전면에 메모리셀(MC)의 부하용 MISFET(QP1, Qp2)의 게이트 절연막(19)을 퇴적한다. 이 게이트 절연막(19)은 산화 실리콘막으로 된다. 산화 실리콘막은 CVD법으로 형성하며, 그 막두께는 35-45nm 정도로 한다.
다음에, 상기 게이트 절연막(19)의 위에 포토레지스트막(도시되지 않음)을 형성하여, 이것을 마스크로해서 메모리셀(MC)의 부하용 MISFET(Qp1, Qp2)의 게이트 절연막(19), 드레인 영역(18P), 절연막(22), 절연막(9)등을 순차 에칭하는 것에 의해, 메모리셀(MC)의 구동용 MISPET(Qd1)의 한쪽의 반도체 영역(드레인 영역)(7)(전송용 MISFET Qt1의 한쪽의 반도체 영역 12) 및 구동용 MISFET(Qd2)의 한쪽의 반도체 영역(드레인 영역)(7)(전송용 MISPET Qt2의 한쪽의 반도체 영역 12)의 각각의 주면에 콘택트홀(23)을 형성한다(제36도). 동도면에 나타난 바와 같이, 이 콘택트홀(23)의 측벽에는 부하용 MISFET(Qp1, Qp2)의 드레인 영역(18P)의 단면부 빛 구동용 MISFET(Qd1, Qd2)의 게이트 전극(6)의 일단의 주면부가 각각 노출된다.
다음에 상기 포토레지스트막을 애슁으로 제거한 후, 반도체 기판(1)의 전면에 제5층째의 게이트재인 다결정 실리콘막(도시하지 않음)을 퇴적한다. 이 다결정 실리콘막은 메모리셀(MC)의 부하용 MISFET(Qp1, Qp2)의 게이트 전극(20), 용량소자(C)의 제1전극으로해서 사용한다. 다결정 실리콘막은 CVD법으로 형성하며, 그 막두께는 65-75nm 정도로 한다. 이 다결정 실리콘막은 저항치를 저감하기 위해, 그 퇴적시에 n형 불순물(예를 들면 인 P)이 도입된다. 인(P)의 농도는 1 X 1020-1 X 1021/cm2정도이다.
다음에, 상기 다결정 실리콘막의 위에 포토레지스트막(도시되지 않음)을 형성한 후, 이것을 마스크로해서 다결정 실리콘막을 에칭하여, 부하용 MISFET(Qp1, Qp2)의 게이트 전극(20)(및 용량소자(C)의 제1전극)을 형성하는 것에 의해, 부하용 MISFET(Qp1, Qp2)가 완성된다. 그 후, 상기 포토레지스트막을 애슁으로 제거한다(제37도).
상기 부하용 MISFET(Qp2)의 게이트 전극(20)의 형성에 의해, 이 게이트 전극(20)과, 구동용 MISFET(Qd1)의 한쪽의 반도체 영역(드레인 영역)(7)(전송용 MISFET Qt1의 한쪽의 반도체 영역 12)과 부하용 MISFET(Qp1)의 드레인 영역(18P)과, 구동용 MISFET(Qd2)의 게이트 전극(6)들이 상기 콘택트홀(23)을 통해서 서로 접속된다. 또, 같은 모양으로, 상기 부하용 MISFET(Qp1)의 게이트 전극(20)의 형성에 의해, 이 게이트 전극(20)과 구동용 MISFET(Qd2)의 한쪽의 반도체 영역(드레인 영역)(7) (전송용 MISFET Qt2의 한쪽의 반도체 영역 12)과, 부하용 MISFET(Qp2)의 드레인 영역(18p)과, 구동용 MISFET(Qd1)의 게이트 전극(6)들이 콘택트홀(23)을 롱해서 서로 접속된다.
이와 같이, 반도체 기판(1)의 주면에 형성된 구동용 MISFET(Qd)의 한쪽의 반도체 영역(드레인 영역)(7)(전송용 MISFET Qt의 한쪽의 반도체 영역 12)과, 제1층째의 게이트재에서 구성된 구동용 MISFET(Qd)의 게이트 전극(6)과, 제4층째의 게이트재에서 구성된 부하용 MISFET(Qp)의 드레인 영역(18P)과, 제5층째의 게이트재에서 구성된 부하용 MISFET(Qp)의 게이트 전극(20)들을 1개의 콘택트홀(23)을 통해서 서로 접속하는 것에 의해, 이들의 도전층을 복수의 콘택트홀을 통해서 접속하는 경우에 비해서 콘택트홀을 형성하는 공정이 저감되므로서, SRAM의 제조공정수를 저감할 수 있다.
다음에, 반도체 기판(1)의 전면에 절연막(24)를 퇴적한다. 이 절연막(24)은 용량소자(C)의 유전체막으로해서 사용된다. 절연막(24)은, 산화실리콘막과 질화실리콘막과의 적층막으로 된다. 하층의 산화실리콘막은 CVD법으로 형성하며, 그 막두께는 9-11nm 정도로 한다. 상층의 질화실리콘막은 CVD법으로 형성하며, 그 막두께는 9-11nm 정도로 한다. 상층의 질화실리콘막은 부하용 MISFET(Qp)의 채널영역(18N)에 수분이 침입하는 것을 방지하는 베리어층으로해서 작용하며, 이것에 의해 부하용 MISFET(Qp)의 드레시홀드치 전압의 변동을 방지할 수 있고, 부하용 MISFET(Qp)의 회로동작의 신뢰성을 향상시킬 수 있다.
다음에, 상기 절연막(24)의 위에 포토레지스트막(도시되지 않음)을 형성하여, 이것을 마스크로해서 절연막(24)을 에칭하는 것에 의해 부하용 MISFET(Qp1, Qp2)의 소스영역(18P)상에 콘택트홀(26A)을, 또 주변회로의 P채널형 MISFET(Qp)의 한쪽의 반도체 영역(50)의 위에 콘택트홀(26B)을 각각 형성한다. 그 후, 상기 포토레지스트막을 애슁으로 제거한다(제38도).
다음에, 반도체 기판(1)의 전면에 제6층째의 게이트재인 다결정 실리콘막을 퇴적한다. 이 다결정 실리콘막은 전원전압선(Vcc)(25A), 용량소자(C)의 제2전극(플레이트 전극), 주변회로의 p채널형 MISFET(Qp)의 한쪽의 반도체 영역(50)상의 패드층(25B)으로해서 사용한다. 다결정 실리콘막은 CVD법으로 형성하며 그 막두께는 65-75nm 정도로 한다. 다결정 실리콘막은 저항치를 저감하기 위해서 p형 불순물(예를 들면 BF2)을 도입한다. BF2는 이온주입법을 사용하며, 40keV 정도의 에너지로 3 X 1015/cm2정도 도입한다.
다음에, 상기 다결정 실리콘막의 위에 포토레지스트막(도시되지 않음)을 형성하고, 이것을 마스크로해서 다결정 실리콘막을 에칭하는 것에 의해 전원전압선(Vcc)(25A), 용량소자(C) 및 패드층(25B)을 각각 형성한다. 또, 전원전압선(Vcc)(25A)의 일부에 개공(27)을 형성한다. 전원전압선(Vcc)(25A)은 상기 콘택트홀(26A)를 통해서 메모리셀(MC)의 부하용 MISFET(Qp1, Qp2)의 소스영역(18P)에 접속된다. 패드층(258)은 상기 콘택트홀(26B)을 통해서 주변회로의 p채널형 MISFET(Qp)의 한쪽의 반도체 영역(50)에 접속된다. 그 후, 상기 포토레지스트막을 애슁으로 제거한다(제39도).
다음에, 반도체 기판(1)의 전면에 층간절연막(28)을 퇴적한다. 층간절연막(28)은 산화실리콘막과 BPSG막과의 적층막으로 된다. 하층의 산화실리콘막은 CVD법으로 형성하며 그 막두께는 97-110nm 정도로 한다. 상층의 BPSG막은 CVD법으로 형성하며, 그 막두께는 270-330nm 정도로 한다. 이 BPSG막을 퇴적한 후, 예를 들면 850℃ 정도의 질소 가스분위기 중에서 반도체 기판(1)을 20분 정도 어닐링하는 것에 의해 BPSG막의 표면을 평탄화한다.
다음에, 상기 층간절연막(28)의 위에 포토레지스트막(도시되지 않음)을 형성하고, 이것을 마스크로해서 층간절연막(28), 절연막(24), 절연막(19), 절연막(22) 등을 에칭하는 것에 의해 메모리셀(MC)의 전송용 MISFET(Qt1, Qt2)의 한쪽의 반도체 영역(12)상에 콘택트홀(30A)을 형성한다. 이때, 동시에 주변회로의 n채널형 MISFET(Qn)의 한쪽의 반도체 영역(12)의 위에 콘택트홀(30B)을, p채널형 MISFET(Qp)의 한쪽의 반도체 영역(50)의 위에 콘택트홀(30C)을 각각 형성한다. 그 후, 상기 포토레지스트막을 애슁으로 제거한다(제40도).
다음에, 반도체 기판(1)의 전면에 제1층째의 배선재를 퇴적한다. 이 배선재는 TiW막(하층)과 W막(상층)과의 적층막으로 된다. TiW막과 W막들은 각각 스퍼터링으로 형성하며 W막의 막두께는 300nm 정도로 한다. 계속해서, 이 배선재의 위에 포토레지스트막(도시되지 않음)을 형성하고, 이것을 마스크로해서 배선재를 에칭하는 것에 의해 서브어레이(SMA)상에 서브워드선(SWL) 및 중간 도전층(29A)을, 주변회로상에 배선(29B, 29C)을 각각 형성한 후, 상기 포토레지스트막을 애슁으로 제거한다.
상기 중간도전층(29A)은 콘택트홀(30A)을 통해서 상기 패드층(16B)에 접속되고, 또 콘택트홀(17B)을 통해서 메모리셀(MC)의 전송용 MISFET(Qt1, Qt2)의 한쪽의 반도체 영역(12)에 접속된다. 배선(29B)은 콘택트홀(30B)을 통해서 상기 패드층(16C)에 접속되고, 또 콘택트홀(17C)을 통해서 주변회로의 n채널형 MISFET(Qn)의 한쪽의 반도체 영역(12)에 접속된다. 배선(29C)은 콘택트홀(30C)을 통해서 패드층(25B)에 접속되고, 콘택트홀(26B)을 통해서 주변회로의 P채널형 MISFET(Qp)의 한쪽의 반도체 영역(50)에 접속된다(제41도).
다음에, 반도체 기판(1)의 전면에 제2층째의 층간절연막(31)을 퇴적한다. 이 층간절연막(31)은 산화실리콘막, 스핀온 글라스막, 산화실리콘막을 순차 적층한 3층막으로 된다. 하층의 산화실리콘막은 CVD법으로 형성하며, 그 막두께는 90-110nm 정도로 한다. 중간층의 스핀온 글라스막은 스핀 도포법으로 퇴적하며, 그 막두께는 200nm 정도를 한다. 이 스핀온 글라스막을 퇴적한 후, 에치백을 행하고 그 표면을 평탄화한다. 상층의 산화실리콘막은 CVD법으로 형성하며, 그 막두께는 360-440nm 정도로 한다.
다음에, 상기 층간절연막(31)의 위에 포토레지스트막(도시되지 않음)을 형성하고, 이것을 마스크로해서 층간절연막(31)을 에칭하는 것에 의해 서브어레이(SMA)상에 콘택트홀(32A)을, 주변회로상에 콘택트홀(32B, 32C)을 각각 형성한다.
다음에, 상기 포토레지스트막을 애슁으로 제거한 후, 반도체 기판(1)의 전면에 제2층째의 배선재를 퇴적한다. 이 배선재는 베리어 메탈막, Al합금막, 베리어 메탈막을 순차적층한 3층막으로 된다. 베리어 메탈은 TiW로 구성되고, Al 합금은 Cu 및 Si를 첨가한 알루미늄으로 구성된다. TiW막과 Al합금막은 각각 스퍼터링으로 형성하고, Al 합금막의 막두께는 300nm 정도로 한다.
다음에, 상기 배선재의 위에 포토레지스트막(도시되지 않음)을 형성하고, 이것을 마스크로해서 배선재를 에칭하는 것에 의해 서브어레이 (SMA)상에 상보성 데이터선(DL)(제1데이터선 DL1, 제2데이터선 DL2)을 주변회로상에 배선(56A, 56B)을 각각 형성한 후, 상기 포토레지스트막을 애슁으로 제거한다.
상보성 데이터선(DL) 중 제1데이터선(DL1)은 상기 콘택트홀(32A)을 통해서 중간도전층(29A)에 접속되고, 이어서 콘택트홀(30A)를 통해서 패드층(16B)에 접속되며, 콘택트홀(17B)을 통해서 메모리셀의 전송용 MISFET(Qt1)의 한쪽의 반도체 영역(드레인 영역)(12)에 접속된다. 제2데이터선(DL2)은 상기 콘택트홀(32a)을 통해서 중간도전층(29a)에 접속되고, 이어서 콘택트홀(30A)을 통해서 패드층(16B)에 접속되며, 또 콘택트홀(17B)을 통해서 전송용 MISFET(Qt2)의 한쪽의 반도체 영역(드레인 영역) (12)에 접속된다.
이와 같이, 상보성 데이터선(DL)과 전송용 MISFET(Qt)의 한쪽의 반도체 영역(드레인 영역)(12)들을 중간 도전층(29A) 및 패드충(16B)을 통해서 접속하는 것에 의해 콘택트홀(32A), 콘택트홀(30A), 콘택트홀(17B)의 각각의 맞춤여유가 불필요하므로서 전송용 MISFET(Qt)의 반도체 영역(드레인 영역)(12)의 면적을 축소할 수 있다.
이것에 의해, 메모리셀(MC)의 점유면적을 축소하여 SRAM의 집적도를 향상시킬 수 있다. 또, 이것에 의해, 전송용 MISFET(Qt)의 반도체 영역(드레인 영역)(12)의 용량을 저감할 수 있으므로서 메모리셀(MC)의 정보기록 동작 및 정보판독 동작을 빠르게하여 SRAM의 동작속도의 고속화를 도모할 수 있다.
배선(56A)은 콘택트홀(32B)을 통해서 상기 배선(29B)에 접속되고, 이어서 콘택트홀(30B)을 통해서 패드층(16C)에 접속되며, 또 콘택트홀(17C)을 통해서 주변회로의 n채널형 MISIFET(Qn)의 한쪽의 반도체 영역 (12)에 접속된다. 배선(56B)은 콘택트홀(32C)을 통해서 상기 배선(29C)에 접속되고, 이어서 콘택트홀(30C)을 통해서 패드층(25B)에 접속되며, 또 콘택트홀(26B)을 통해서 주변회로의 p채널형 MISFET(Qp)의 한쪽의 반도체 영역(50)에 접속된다(제42도).
이와 같이, 배선(56A)과 주변회로의 n채널형 MISFET(Qn)의 한쪽의 반도체 영역(12)들을 배선(29B) 및 패드층(16C)을 통해서 접속하는 것에 의해 콘택트홀(32B), 콘택트홀(30B), 콘택트홀(17C)의 각각의 맞춤여유가 불필요하게 되므로서 주변회로의 n채널형 MISFET(Qn)의 반도체 명역(12)의 면적을 축소할 수 있다.
이것에 의해, 주변회로의 점유면적을 축소하여 SRAM의 집적도를 향상시킬 수 있다. 또 이것에 의해, 주변회로의 n채널형 MISFET(Qn)의 반도체 영역(12)의 용량을 저감할 수 있으므로서 메모리셀(MC)의 정보기록 및 정보판독 동작을 빠르게 하여 SRAM의 동작속도의 고속화를 도모할 수 있다.
또, 배선(56B)과 주변회로의 p채널형 MISFET(Qp)의 한쪽의 반도체 영역(50)들을 배선(29C) 및 패드층(25B)을 통해서 접속한 것에 의해 콘택트홀(32C), 콘택트홀(26B)의 각자의 맞춤여유가 불필요하게 되므로서 주변회로의 p채널형 MISFET(Qp)의 반도체 영역(50)의 면적을 축소할 수 있다.
이것에 의해, 주변회로의 점유면적을 축소하여 SRAM의 집적도를 향상시킬 수 있다. 또, 이것에 의해, 주변회로의 p채널형 MISFET(Qp)의 반도체 영역(50)의 용량을 저감할 수 있으므로서 메모리셀(MC)의 정보기록 동작 및 정보판독 동작을 빠르게 하여 SRAM의 동작속도의 고속화를 도모할 수 있다.
다음에, 반도체 기판(1)의 전면에 제3층째의 층간절연막(33)을 퇴적한다. 이 층간절연막(33)은 예를 들면 산화실리콘막, 산화실리콘막, 스핀온 글라스막, 산화실리콘막을 순차 적층한 4층막으로 된다. 산화실리콘막은 CVD법으로 형성한다. 중간층의 스핀온 글라스막은 스핀도포법으로 퇴적하며, 그 막두께는 200nm정도로 한다. 스핀온 글라스막을 퇴적한 후, 에치백을 행하고 그 표면을 평탄화 한다.
다음에, 반도체 기판(1)의 전면에 제3층째의 배선재를 퇴적한다. 이 배선재는 베리어메탈막, Al 합금막, 베리어 메탈막을 순차 적층한 3층막으로 된다. 베리어 메탈은 TiW로 구성되고, Al 합금은 Cu 및 Si를 첨가한 알루미늄으로 구성된다. TiW 막과 Al 합금 막들은 각각 스퍼터링으로 형성하며, Al 합금막의 막두께는 800nm 정도로 한다.
다음에, 상기 배선재의 위에 포토레지스트막(도시되지 않음)을 형성하고, 이것을 마스크로해서 배선재를 에칭하는 것에 의해 서브어레이 (SMA)상에 메인 워드선(MWL)을 형실한다. 이어서, 상기 포토레지스트막을 애슁으로 제거한 후, 반도체 기판(1)의 전면에 화이널 파시베이숀막(34)을 퇴적한다. 이 화이널 파시베이숀막(34)은 산화실리콘막, 산화실리콘막, 질화실리콘막, 폴리아미드수지막을 순차 적층한 4층막으로 된다. 산화실리콘막, 질화실리콘막은 각각 CVD법으로 형성한다. 폴리아미드 수지막은 스핀도포법으로 퇴적하며, 그 막두께는 10000nm 정도로 한다(제43도).
이상의 공정에 의해, 본 실시예의 SRAM을 완성한다.
본 실시예의 SRAM은 서브어레이 (SMA)에서 메모리셀(MC)의 구동용 MISFET(Qd1, Qd2)에 공통의 소스선으로해서 구성되는 기준전압선(Vss)(16A)의 형상의 일부가 상기 실시예와는 다르다.
즉, 본 실시예에서는 제44도, 제45도에 나타난 바와 같이, 제3층째의 게이트재 형성 공정으로 형성된 기준전압선(Vss)(16A)의 일부(제45도의 0으로 에워싼 개소)를 행방향으로 연장하는 것에 의해 구동용 MISFET(Qd1)의 한쪽의 반도체 영역(드레인 영역)(7)(전송용 MISFET Qt1의 한쪽의 반도체 영역 12)의 상부를 이 기준전압선(Vss)(16A)과 전송용 MISFET(Qt11의 게이트 전극(11)(워드선 WL1)들로 에워싸여지고, 같은 구동용 MISFET(Qd2)의 한쪽의 반도체 영역(드레인 영역)(7)(전송용 MISFET Qt2의 한쪽의 반도체 영역 12)의 상부를 이 기준전압선(Vss)(16A)과 전송용 MISFET(Qt2)의 게이트 전극(11)(워드선 WL2)들로 에워싸여져 있다. 즉, 기준전압선(Vss)(16A) 상에는 125-155nm 정도의 두꺼운 막두께의 산화실리콘막(21)이, 워드선(WL)상에는 100-200nm 정도의 두꺼운 막두께의 산화실리콘막(13)이 각각 형성되어 있으므로서 구동용 MISFET(Qd1, Qd2)의 반도체 영역(드레인 영역)(7)은 이들 두꺼운 막두께의 산화실리콘막(13, 21)으로 에워싼 구성으로 된다.
이와 같이 하면, 한쪽의 구동용 MISFET(Qd)의 반도체 영역(드레인 영역)(7)상에 이 반도체 영역(드레인 영역)(7)과 한쪽의 부하용 MISFET(Qp)의 드레인 영역(18P)과 다른쪽의 부하용 MISFET(QP)의 게이트 전극(20)과 다른쪽의 구동용 MISFET(Qd)의 게이트 전극(6)들을 서로 접속하는 콘택트홀(23)을 개공할 때 그 맞춤여유를 크게할 수 있다.
즉, 콘택트홀(23)의 개공위치가 엇갈린 경우에도, 산화실리콘막(13, 21)이 에칭으로 깍여진 량은 그들의 막두께에 비교해서 매우 적으므로 산화실리콘막(13, 21)이 에칭의 바퍼층으로해서 작용한다. 이것에 의해 구동용 MISFET(Qd)의 반도체 영역(드레인 영역)(7)의 면적을 축소할 수 있으므로서 메모리셀(MC)의 점유면적을 축소하여 SRAM의 집적도를 향상시킬 수 있다.
상기 실시예 1의 SRAM의 메모리셀(MC)은 제5층째의 게이트재 형성공정으로 형성되는 부하용 MISFET(Qp1, Qp2)의 각각의 게이트 전극(20)과 제6층째의 게이트재 형성 공정으로 형성되는 전원전압선(Vcc)(25A)과의 사이에 2개의 용량소자(C)를 배치되어 있으나, 본 실시예의 SRAM은 제46도에 나타난 바와 같이, 구동용 MISFET(Qd1, Qd2)의 게이트 전극(6)과 이 구동용 MISFET(Qd1, Qd2)의 소스영역(7)에 접속되는 기준전압선(Vss)(16A)과의 사이에서 2개의 용량소자(C)를 배치하고 있다.
즉, 용량소자(C)는 구동용 MISFET(Qd1, Qd2)의 각각의 게이트 전극(6)을 제1전극으로해서 그 상층의 기준전압선(Vss)(16A)을 제2전극(플레이트 전극)으로해서, 이 게이트 전극(6)과 기준전압선(Vss)(16A)과의 사이의 절연막을 유전체막으로 하는 스택(적층) 구조로 구성되어 있다.
다음에, 상기 용량소자(C)의 구체적인 제조방법에 대해서, 제47도-제53도를 이용해서 설명한다. 또한, 이하의 설명에서는 주변회로의 n채널형 MISFET, p채널형 MISFET의 제조방법의 설명은 생략한다.
우선, 상기 실시예 1과 같은 모양으로, 반도체 기판(1)의 p-형 웰 (2p)의 활성영역의 주면에 메모리셀(MC)의 구동용 MISFET(Qd1, Qd2)의 게이트 절연막(5)을 형성한 후, 반도체 기판(1)의 전면에 제1층째의 게이트재인 다결정 실리콘막(도시되지 않음)을 퇴적한다. 계속해서, 이 다결정 실리콘막상에 형성된 포토레지스트막(57)을 마스크로해서 이 다결정 실리콘막을 에칭하는 것에 의해 구동용 MISFET(Qd1, Qd2)의 각각의 게이트 전극(6)을 형성한다(제47도).
다음에, 상기 포토레지스트막을 애슁으로 제거한 후, 반도체 기판(11의 전면에 절연막(58)을 퇴적한다(제48도). 이 절연막(58)은 예를 들면 CVD법으로 형성된 산화실리콘막(하층) 및 CVD법으로 형성된 질화실리콘막(상층)의 적층막으로 된다. 또, 이 절연막(58)은 산화실리콘막과 질화실리콘막과의 적층막에 대신해서 질화실리콘막으로만 구성해도 좋다.
다음에, 반도체 기판(1)의 전면에 제2층째의 게이트재인 다결정 실리콘막(59)을 CVD법으로 형성한다(제49도). 이 다결정 실리콘막(59)은 저항치를 저감하기 위해 그 퇴적시에 n형 불순물(예를 들면 인 P)이 도입된다.
다음에, 도시는 생략되어 있으나, 반도체 기판(1)의 p-형 웰(2p)의 활성영역의 주면에 전송용 MISFET(Qt1, Qt2)의 드레시홀드치 전압 조정용의 불순물을 도입한 후, p-형 웰(2p)의 활성영역의 주면의 산화실리콘막을 엷은 불산수용액에 의한 에칭으로 제거하여, 새롭게 열산화법으로 게이트 절연막(10)을 형성한다.
다음에, 도시는 생략되어 있으나, 반도체 기판(1)의 전면에 제3층째의 게이트재를 퇴적한 후, 그 위에 포토레지스트막을 형성하고, 이것을 마스크로해서 제3층째의 게이트재를 에칭하는 것에 의해 전송용 MISFET(Qt1, Qt2)의 각각의 게이트 전극(11)(및 워드선 WL)을 형성한다. 이 게이트 전극(11)(및 워드선 WL)은 다결정 실리콘막과 텅스텐 실리사이드(WSix)막과의 적층막(폴리사이드막)으로 된다. 하층의 다결정 실리콘막은 저항치를 저감하기 위해 그 퇴적시에 n형 불순물(예를 들면 인 P)이 도입된다.
다음에, 도시는 생략되어 있으나, 상기 포토레지스트막을 애슁으로 제거한 후, 반도체 기판(1)의 주면에 새로운 포토레지스트막을 형성하고, 이것을 마스크로해서 전송용 MISFET(Qt1, Qt2)의 형성영역의 반도체 기판(1)의 주면에 p형 불순물(예를 들면 BF2) 및 n형 불순물(예를 들면 인 P)을 순차 도입한 후, 상기 포토레지스트막을 애슁으로 제거하여 반도체 기판(1)의 주면에 도입된 상기 n형 불순물, p형 불순물의 각각을 확대 확산시키는 것에 의해 전송용 MISFET(Qt1, Qt2)의 소스형성영역 및 드레인 형성영역의 반도체 기판(1)의 주면에 n형 반도체 영역 (12a) 및 p형 반도체 영역 (14)을 형성한다.
다음에, 반도체 기판(1)의 주면에 포토레지스트막(도시되지 않음)을 형성하고, 이것을 마스크로해서 구동용 MISFET(Qd1, Qd2)의 형성영역의 반도체 기판(1)의 주면에 n형 불순물(예를 들면 인 P)을 도입한 후, 상기 포토레지스트막을 애슁으로 제거한다. 계속해서, 반도체 기판(1)의 주면에 포토레지스트막(도시되지 않음)을 형성하고, 이것을 마스크로해서 구동용 MISFET(Qd1, Qd2) 및 전송용 MISFET(Qt1, Qt2)의 형성영역의 반도체 기판(1)의 주면에 n형 불순물(예를 들면 비소 AS)을 도입한다.
다음에, 상기 포토레지스트막을 애슁으로 제거한 후, 반도체 기판(1)의 주면에 도입된 상기 n형 불순물을 확대 확산시킨다. 구동용 MISFET(Qd1, Qd2)의 형성영역의 반도체 기판(1)의 주면에는 확산 속도 및 농도가 다른 2종류의 n형 불순물(P 또는 AS)이 도입되어 있으므로 비소(As)에서 높은 불순물 농도의 n+형 반도체 영역(7b)이 형성되고, 그 아래에 인(P)로서 낮은 불순물 농도의 n형 반도체 영역(7a)이 형성된다. 이것에 의해, 반도체 기판(1)의 주면에 구동용 MISFET(Qd1, Qd2)의 각각의 반도체 영역(소스영역 및 드레인 영역)(7)이 형성되어 구동용 MISFET(Qd1, Qd2)가 완성된다(제50도).
다음에, 반도체 기판(1)의 주면에 포토레지스트막(60)을 형성한 후, 이것을 마스크로해서 상기 절연막(58)상의 다결정 실리콘막(제2층째의 게이트재)(59)을 에칭하여 구동용 MISFET(Qd1, Qd2)의 게이트 전극(6)을 덮도록 다결정 실리콘막(59)을 남긴다(제51도). 다결정 실리콘막(59)의 하층의 절연막(58)은 질화실리콘막(및 그 하층의 산화실리콘막)으로 구성되어 있으므로서 이 질화실리콘막이 에칭의 스톱퍼로 되고, 구동용 MISFET(Qd1, Qd2)의 게이트 전극(6)의 깍임을 방지할 수 있다.
다음에, 반도체 기판(1)의 전면에 절연막(61)을 퇴적한다. 이 절연막(61)은 CVD법으로 형성된 산화실리콘막으로 된다. 다음에, 이 절연막(61)상에 포토레지스트막(62)을 형성하고, 이것을 마스크로해서 절연막(61), 절연막(58) 및 게이트 절연막(5)의 각각을 개공해서 구동용 MISFET(Qd1, Qd2)의 한쪽의 반도체 영역(소스영역)(7)상에 콘택트홀(17A)을 형성한다(제52도).
다음에, 상기 포토레지스트막(62)을 애슁으로 제거한 후, 반도체 기판(1)의 전면에 제4층째의 게이트재(도시되지 않음)를 퇴적한다. 이 게이트재는 다결정 실리콘막과 텅스텐 실리시이드(WSix)막과의 적층막(폴리사이드막)으로 된다. 다결정 실리콘막에는 그 저항치를 저감하기 위해 퇴적시에 n형 불순물(예를 들면 인 P)이 도입된다.
다음에, 상기 제4층째의 게이트재(폴리사이드막)의 위에 포토레지스트막(63)을 형성하고, 이것을 마스크로해서 제4층째의 게이트재(폴리사이드막)를 순차 에칭하는 것애 의해 상기 콘택트홀(17A)을 통해서 구동용 MISFET(Qd1, Qd2)의 한쪽의 반도체 영역(소스영역)(7)에 접속된 기준전압신(Vss)(16A)을 형성한다. 또 동시에, 구동용 MISFET(Qd1, Qd2) 각각의 게이트 전극(6)을 제1전극으로 하고, 기준전압선(Vss)(16A)을 제2전극(플레이트전극)으로하여 이 게이트 전극(6)과 기준전압선(Vss)(16A)과의 사이의 절연막(58), 절연막(61)을 유전체 막으로 하는 스택(적층) 구조의 용량소자(C)를 형성한다(제53도).
이와 같이해서 형성된 본 실시예의 용량소자(C)는 구동용 MISFET(Qd1, Qd2)의 각자의 게이트 전극(6)상의 상기 다결정 실리콘막(59)이 콘택트홀(17B)의 측벽을 통해서 기준전압선(Vss)(16A)에 접속된 구성으로 되어 있다. 이것에 의해 게이트 전극(6)과 기준전압선(Vss)(16A)과의 사이의 유전체막(절연막 58, 절연막 61)을 실효적으로 엷게 할 수 있으므로서 대용량의 용량소자(C)를 형성할 수 있고, 메모리셀(MC)의 α선 소프트에러 내성을 향상시킬수 있다.
제54도에 나타난 바와 같이, 본 실시예의 SRAM의 메모리셀(MC)은 반도체 기판(1)의 주면상에 형성된 제1도전층으로 구동용 MISFET(Qd1, Qd2)의 게이트 전극(6)을 구성하고, 이 게이트 전극(6)의 상층에 형성된 제2도전층으로 전송용 MISFET(Qt1, Qt2)의 게이트 전극(11)(워드선 WL)을 구성하고, 이 게이트 전극(11)(워드선 WL)의 상층에 형성된 제3도전층으로 기준전압선(Vss)(16A)을 구성하고 있다.
또, 제55도에 나타난 바와 같이, 상기 기준전압선(Vss)(16A)의 상층에 형성된 제4도전층에서 부하용 MISFET(Qp1, Qp2)의 게이트 전극(20)을 구성하고, 이 게이트 전극(20)의 상층에 형성된 제5도전층에서 부하용 MISFET(Qp1, Qp2)의 소스영역(18P), 채널영역(18N) 및 드레인 영역 (18P)을 각각 구성하고 또, 이 제5도전층으로 전원전압선(Vcc)(25A)을 구성하고 있다. 즉, 전원전압선(Vcc)(25A)은 부하용 MISFET(Qp1, Qp2)의 소스영역(18P), 채널영역(18N) 및 드레인 영역(18P)과 일체로 형성되어 있다.
이와 같이, 본 실시예의 메모리셀(MC)과 상기 실시예 1의 메모리셀(MC)들은 부하용 MISFET(Qp1, Qp2)의 소스영역(18P), 채널영역(18N) 및 드레인 영역(18P)을 구성하는 도전층과, 부하용 MISFET(Qp1, Qp2)의 게이트 전극(20)을 구성하는 도전층의 상하의 배치가 역으로 되어 있다. 또한, 도면을 보기쉽게 하기 위해, 제55도는 부하용 MISFET(Qp1, Qp2)의 게이트 전극(20)의 하층에 형성된 기준전압선(Vss)(16A), 구동용 MISFET(Qd1, Qd2), 전송용 MISFET(Qt1, Qt2), 필드절연막(3)등의 도시가 생략되어 있다.
다음에, 본 실시예의 부하용 MISFET(QP1, QP2)의 구체적인 제조방법에 대해서 제56도-제59도를 이용해서 설명한다. 또한, 이하의 설명에서는 메모리셀(MC)의 기준전압선(Vss)(16A), 구동용 MISFET(Qd1, Qd2), 전송용 MISFET(Qt1, Qt2), 주변회로의 n채널형 MISFET, p채널형 MISFET의 제조방법의 설명은 생략한다.
우선, 반도체 기판(1)의 절연막(64) 위에 제4층째의 게이트재인 다결정 실리콘막(도시되지 않음)을 퇴적한다. 도시하지 않으나, 이 절연막(64)의 하층에는 제3층째의 게이트재로 구성된 기준전압선(Vss)(16A)이 형성되어 있다. 이 다결정 실리콘막은 CVD법으로 형성하고, 그 저항치를 저감하기 위해 퇴적시에 n형 불순물(예를 들면 인 P)을 도입한다. 계속해서 이 다결정 실리콘막의 위에 포토레지스트막(65)을 형성하고, 이것을 마스크로해서 다결정 실리콘막을 에칭하는 것에 의해 절연막(64)상에 부하용 MISPET(Qp1, Qp2)의 각각의 게이트 전극(20)을 형성한다(제56도).
다음에, 상기 포토레지스트막(65)을 애칭으로 제거한 후, 반도체 기판(1)의 전면에 CVD 법으로 산화실리콘막(도시되지 않음)을 퇴적하고, 이 산화실리콘막을 RIE등의 이방성 에칭으로 에칭해서 부하용 MISFET(Qp1, Qp2)의 각각의 게이트 전극(20)의 측벽에 사이드월 스패이서(66)를 형성한다(제57도).
다음에, 부하용 MISFET(Qp1, Qp2)의 게이트 전극(20)을 열산화해서 그 표면에 부하용 MISFET(Qp1, Qp2)의 게이트 절연막(67)을 형성한다(제58도). 이 열산화에 의해 부하용 MISFET(Qp1, Qp2)의 게이트 전극(20)의 각부가 열변형해서 둥그런 모양의 형상으로 된다.
다음에, 반도체 기판(1)의 전면에 제5층째의 게이트재인 다결정 실리콘막을 CVD법으로 퇴적한다. 계속해서, 이 다결정 실리콘막에 부하용 MISPET(Qp1, Qp2)의 드레시홀드치 전압을 인헨스먼트형으로 설정하기 위한 n형 불순물(예를 들면 인 P)을 이온주입법으로 도입한 후, 이 다결정 실리콘막의 위에 포토레지스트막(68)을 형성한다. 계속해서, 이 포토레지스트막(68)을 마스크로해서 다결정 실리콘막의 일부에 p형 불순물(예를 들면 BF2)을 도입하여, 부하용 MISFET(Qp1, Qp2)의 드레인 영역(18P) 및 소스영역(18P)을 형성하고, 이 드레인 영역(18P)과 소스영역 (18P)과의 사이에 부하용 MISFET(Qp1, Qp2)의 채널영역(18N)을 형성하는 것에 의해 부하용 MISFET(Qp1, Qp2)를 완성한다(제59도).
이와 같이해서 형성되는 본 실시예의 부하용 MISFET(Qp1, QP2)는 게이트 전극(20)의 측벽을 사이드월 스패이서(66)로 보호하고, 또 게이트 전극(20)을 열산화해서 그 각부를 둥글게 하는 것에 의해 게이트 전극(20)상에 형성된 게이트 절연막(67)의 내압을 향상시킬 수 있다. 또 게이트 절연막(67)을 열산화법으로 형성하는 것에 의해 CVD법으로 형성된 게이트 절연막에 비해서 내압이 향상한다. 이것에 의해 부하용 MISFET(Qp1, Qp2)의 고신뢰화를 도모할 수 있다.
또한, 본 실시예의 SRAM의 메모리셀(MC)에 있어서, 구동용 MISPET(Qd1, Qd2)의 게이트 전극(6), 전송용 MISFET(Qt1, Qt2)의 게이트 전극(11)(워드선 WL), 기준전압선(Vss)(16A)의 각각은 제60도에 나타낸 바와 같은 패턴으로 구성해도 좋다.
같은 모양으로, 부하용 MISFET(Qp1, Qp2)의 게이트 전극(20), 부하용 MISFET(Qp1, Qp2)의 소스영역(18P), 채널영역(18N) 및 드레인 영역(18P), 전원전압선(Vcc)(25A)의 각각은 제61도에 나타난 바와 같은 패턴으로 구성하여도 좋다. 또한, 도면을 보기 쉽게하기 위해 제61도는 부하용 MISFET(Qp1, QP2)의 게이트 전극(20)의 하층에 형성된 기준전압선(Vss) (16A), 구동용 MISFET(Qd1, Qd2), 전송용 MISFET(Qt1, Qt2), 필드절연막(3)등의 도시가 생략되어 있다.
이상, 본 발명자에 의해 완성된 발명을 실시예를 의거해서 구체적으로 설명했으나, 본 발명은 상기 실시예에 한정되지 않고 그 요지를 일탈하지 않는 범위로 여러가지 변경가능하다.
본 출원에 의해 개시된 발명중 대표적인 것에 의해 얻어진 효과를 간단하게 설명하면 아래와 같다.
(1) 본 발명에 의하면, 부하용 MISFET의 게이트 전극과 그 게이트 전극의 위를 덮는 대면적의 전원전압선과의 사이에서 용량소자(C)를 구성하는 것에 의해 대용량의 용량소자를 형성할 수 있으므로서 SRAM의 메모리셀의 α선 소프트에러 내성을 향상시킬 수 있다.
(2) 본 발명에 의하면, 전원전압선의 일부에 개공을 형성해서 그 비저항치를 저감하는 것에 의해 전원전압을 통해서 메모리셀로 공급되는 전원전위의 저하를 억제할 수 있으므로서 SRAM의 동작의 안정화를 도모할 수 있다.
(3) 본 발명에 의하면, 반도체 기판의 주면에 형성된 한쪽의 구동용 MISFET의 드레인 영역과 한쪽의 부하용 MISFET의 게이트 전극과 다른쪽의 부하용 MISFET의 드레인 영역과 다른 쪽의 구동용 MISFET의 게이트 전극들을 1개의 콘택트홀을 통해서 상호 접속하는 것에 의해 이들의 도전층을 복수의 콘택트홀을 통해서 접속하는 경우에 비해서 콘택트홀의 점유면적에 상당하는 량, 메모리셀의 점유면적을 축소할 수 있으므로서 SRAM의 고집적화를 도모할 수 있다. 또, 이들의 도전층을 복수의 콘택트홀을 통해서 접속하는 경우에 비해서 SRAM의 제조공정수를 저감할 수 있다.
(4) 본 발명에 의하면, 구동용 MISFET의 드레인 영역상에 형성된 콘택트홀의 주위를 두꺼운 절연막으로 에워싼 것에 의해 콘택트홀을 개공할때의 맞춤여유를 크게할 수 있으므로 구동용 MISFET의 드레인영역의 면적을 축소할 수 있어, SRAM의 고집적화를 도모할 수 있다.
(5) 본 발명에 의하면, 기준전압선을 구성하는 도전층으로 형성된 패드층을 통해서 전송용 MISFET의 드레인 영역에 데이터선을 접속하는 것에 의해 드레인 영역상에 형성된 콘택트홀의 맞춤여유가 블필요하게 되므로서 전송용 MISFET의 드레인영역의 면적을 축소할 수 있고, SRAM의 고집적화를 도모할 수 있다.
(6) 본 발명에 의하면, 기준전압선을 구성하는 도전층으로 형성된 패드층을 통해서 주변회로의 일부를 구성하는 n채널형 MISFET의 한쪽의 반도체 영역에 배선을 접속하는 깃에 의해 이 반도체 영역상에 형성하는 콘택트홀의 맞춤여유가 불필요하게 되므로서 n채널형 MISPET의 반도체 영역상의 면적을 축소할 수 있어, SRAM의 고집적화를 도모할 수 있다.
(7) 본 발명에 의하면, 전원전압선을 구성하는 도전층으로 형성된 패드층을 통해서 주변회로의 일부를 구성하는 p채널형 MISFET의 한쪽의 반도체 영역에 배선을 접속하는 깃에 의해 이 반도체 영역상에 형성하는 콘택트홀의 맞춤여유가 불필요하므로서 p채널형 MISFET의 반도체 영역의 면적을 축소할 수 있어, SRAM의 고집적화를 도모할 수 있다.
(8) 본 발명에 의하면, 주변회로의 일부를 구성하는 비대칭 구조의 n채널형 MISFET의 소스영역을 2중 확산 드레인 구조로 하는 것에 의해 소스영역의 저항치가 저감되어 전압저하를 방지할 수 있으므로서 SRAM의 고속동작을 도모할 수 있다.
(9) 본 발명에 의하면, 저농도의 n형 반도체 영역의 아래에 저농도의 p형 반도체 영역을 형성하는 것에 의해 n채널형 MISFET의 단채널효과를 저감할 수 있으므로서 SRAM의 고집적화, 고신뢰화를 도모할 수 있다.
(10) 본 발명에 의하면, 저농도의 p형 반도체 영역 아래로 저농도의 n형 반도체 영역을 형성하는 것에 의해 p채널형 MISFET의 단채널 효과를 저감할 수 있으므로서 SRAM의 고집적화, 고신뢰화를 도모할 수 있다.
(11) 본 발명에 의하면, 전원전압선을 구성하는 도전층의 하층의 절연막을 산화실리콘막과 그 위에 형성된 질화실리콘막과의 적층막으로 구성하는 것에 의해 이 도전층을 에칭해서 전원전압선을 형성하는 때, 하층의 절연막의 깎임을 방지할 수 있으므로서 이 도전층과 그 하층의 절연막과 또 그 하층의 도전층들로서 구성되는 용량소자의 내압을 향상시킬 수 있어, SRAM의 메모리셀의 α선 소프트에러 내성을 향상시킬 수 있다.
(12) 본 발명에 의하면, 부하용 MISPET의 게이트 전극의 측벽에 사이드월 스패이서를 형성하는 것에 의해 이 게이트 전극의 각부가 사이드월 스패이서로 보호되고, 또 이 게이트 전극을 열 산화하는 것에 의해 그 각부가 둥그렇게 되므로서 부하용 MISFET의 게이트 절연막의 내압을 향상시킬 수 있어, SRAM의 고신뢰화를 도모할 수 있다.
또, 부하용 MISFET의 게이트 절연막을 열산화법으로 형성하는 것에 의해 CVD법으로 형성된 게이트 절연막에 비해서 그 내압이 향상하므로서 SRAM의 고신뢰화를 도모할 수 있다.
(13) 본 발명에 의하면, 구동용 MISFET의 게이트 전극과 기준전압선과의 사이에서 형성되는 용량소자의 유전체막을 구성하는 절연막과 제2절연막과의 사이에 제2도전층이 개재하는 것에 의해 실효적으로 강유전체막의 막두께를 얇게할 수 있으므로 용량소자의 용량증대를 도모할 수 있어, SRAM의 메모리셀의 α선 소프트에러 내성을 향상시킬 수 있다.
Claims (36)
- 메모리셀을 가지는 반도체 집적회로장치에 있어서, 상기 메모리셀은 제1 및 제2전송용 MISFET와, 제1구동용 MISFET와 제1부하용 MISFET를 직렬접속하여 이루어지는 제1인버터회로와, 제2구동용 MISFET와 제2부하용 MISFET를 직렬접속하여 이루어지는 제2인버터회로를 가지고, 상기 제1구동용 MISFET의 드레인영역과, 상기 제1부하용 MISFET의 드레인영역과, 상기 제2부하용 MISFIT의 게이트전극과, 상기 제2구동용 MISFET의 게이트전극과 상기 제1전송용 MISFET의 소스 및 드레인영역의 한쪽이 서로 전기적으로 접속되며, 상기 제2구동용 MISFET의 드레인영역과, 상기 제2부하용 MISFET의 드레인영역과, 상기 제1부하용, MISFET의 게이트전극과, 상기 제1구동용 MISFET의 게이트전극과, 상기 제2전송용 MISFET의 소스 및 드레인영역의 한쪽이 서로 전기적으로 접속되고, 반도체기판의 주면(主面)상에 상기 제1 및 제2구동용 MISFET의 게이트전극이 형성되며, 상기 반도체기판 내에 상기 제1 및 제2구동용 MISFET의 드레인영역이 형성되고, 상기 제1, 제2구동용 MISFET 상 및 제1,제2전송용 MISFET 상에 제1절연막이 형성되고, 상기 제1절연막 상에 상기 제1 및 제2부하용 MISFET의 소스 및 드레인영역으로서 작용하는 반도체막이 형성되며, 상기 반도체막의 상부에 상기 제1 및 제2부하용 MISFET의 게이트전극이 형성되고, 상기 제1 및 제2부하용 MISFET의 게이트전극 상에 제2절연막이 형성되며, 제1도전막은, 상기 제2절연막 상에 형성됨과 동시에 상기 제1 및 제2부하용 MISFET의 소스영역에 전기적으로 접속되고, 상기 제1도전막과, 상기 제2절연막과, 상기 제1 및 제2부하용 MISFET의 게이트전극으로 용량소자(容量素子)가 구성되는 것을 특징으로 하는 반도체 집적회로장치.
- 제1항에 있어서, 상기 제2절연막은 실리콘 질화막(窒化膜)을 포함하고, 상기 실리콘 질화막은, 상기 제1 및 제2부하용 MISFET의 소스 및 드레인영역, 게이트전극을 피복하도록 형성되며, 상기 제1 및 제2부하용 MISFET의 드레인영역과, 상기 제2절연막과, 상기 제1도전막으로 용량소자가 구성되는 것을 특징으로 하는 반도체 집적회로장치.
- 제1항 또는 제2항에 있어서, 상기 제1도전막은, 행(行) 및 열(列)방향으로 인접하는 메모리셀 상을 연장하여 있도록 구성되는 것을 특징으로 하는 반도체 집적회로장치.
- 메모리셀을 가지는 반도체 집적회로장치에 있어서, 상기 메모리셀은 제1 및 제2전송용 MISFET와, 제1구동용 MISFET와 제1부하용 MISFET를 직렬접속하여 이루어지는 제1인버터회로와, 제2구동용 MISFET와 제2부하용 MISFET를 직렬접속하여 이루어지는 제2인버터회로를 가지고, 상기 제1구동용 MISFET의 드레인영역과, 상기 제1부하용 MISFET의 드레인영역과, 상기 제2부하용 MISFET의 게이트전극과, 상기 제2구동용 MISFET의 게이트전극과, 상기 제1전송용 MISFET의 소스 및 드레인영역의 한쪽이 서로 전기적으로 접속되며, 상기 제2구동용 MISFET의 드레인영역과, 상기 제2부하용 MISFET의 드레인영역과, 상기 제1부하용 MISFET의 게이트전극과, 상기 제1구동용 MISFET의 게이트전극과, 상기 제2전송용 MISFET의 소스 및 드레인영역의 한쪽이 서로 전기적으로 접속되고, 반도체기판의 주면 상에 상기 제1 및 제2구동용 MISFET의 게이트전극이 형성되며, 상기 반도체기판 내에 상기 제1 및 제2구동용 MISFET의 소스 및 드레인영역이 형성되고, 상기 제1, 제2구동용 MISFET의 게이트전극의 상부에 상기 제1 및 제2구동용 MISFET의 소스영역에 전기적으로 접속되는 제1도전막이 형성되며 상기 제1도전막 상에 제1절연막이 형성되고, 상기 제1절연막 상에 제1 및 제2부하용 MISFET의 소스 및 드레인영역으로서 작용하는 반도체 막과, 상기 제1 및 제2부하용 MISFET의 게이트전극이 형성되며, 상기 제1 및 제2부하용 MISFET의 게이트전극 및 반도체막 상에 제2절연막이 형성되고, 제2도전막은, 상기 제2절연막 상에 형성됨과 동시에 상기 제1 및 제2부하용 MISFET의 소스영역에 전기적으로 접속되는 것을 특징으로 하는 반도체 집적회로장치.
- 제4항에 있어서, 상기 제2도전막은, 행 및 열 방향으로 인접하는 메모리셀 상을 연장하여 있도록 구성되는 것을 특징으로 하는 반도체 집적회로장치.
- 제4항 또는 제5항에 있어서, 상기 제1도전막은, 행 및 열 방향으로 인접하는 메모리셀의 제1 및 제2구동용 MISFET의 게이트전극 상을 연장하여 있도록 구성되는 것을 특징으로 하는 반도체 집적회로장치.
- 제4항 또는 제5항에 있어서, 상기 제2도전막과, 상기 제2절연막과, 상기 제1 및 제2부하용 MISFET의 게이트전극으로 용량소자가 구성되는 것을 특징으로 하는 반도체 집적회로장치.
- 제4항에 있어서, 상기 제1 및 제2구동용 MISFET는 n채널 MISFET로 구성되고, 상기 제1도전막은 n형의 반도체막으로 구성되며, 상기 제1도전막과 동층의 도전막으로, 주변회로를 구성하는 n채널 MISFET의 소스 또는 드레인영역에 전기적으로 접속되는 패드층이 구성되는 것을 특징으로 하는 반도체 집적회로장치.
- 제4항 또는 제8항에 있어서, 상기 제1 및 제2부하용 MISFET는 p채널 MISFET로 구성되고, 상기 제2도전막은 p형의 반도체막으로 구성되며, 상기 제2도전막과 동층의 도전막으로, 주변회로를 구성하는 p채널 MISFET의 소스 또는 드레인영역에 전기적으로 접속되는 패드층이 구성되는 것을 특징으로 하는 반도체 집적회로장치.
- 제4항 또는 제5항에 있어서, 상기 제2절연막은 실리콘 질화막을 포함하고, 상기 실리콘 질화막은, 상기 제1 및 제2부하용 MISFIT의 소스 및 드레인영역, 게이트전극을 피복하도록 형성되며, 상기 제1 및 제2부하용 MISFET의 드레인영역과, 상기 제2절연막과, 상기 제2도전막으로 용량소자가 구성되는 것을 특징으로 하는 반도체 집적회로장치.
- 메모리 셀을 가지는 반도체 집적회로장치에 있어서, 상기 메모리셀은 제1 및 제2전송용 MISFET와, 제1구동용 MISFET와 제1부하소자를 직렬접속하여 이루어지는 제1인버터회로와, 제2구동용 MISFET와 제2부하용 소자를 직렬접속하여 이루어지는 제2인버터회로를 가지고, 상기 제1구동용 MISFET의 드레인영역과, 상기 제1부하소자의 한쪽 끝과, 상기 제2구동용 MISFET의 게이트전극과, 상기 제1전송용 MISFET의 소스 및 드레인영역 중의 한쪽이 서로 전기적으로 접속되며, 상기 제2구동용 MISFET의 드레인영역과, 상기 제2부하소자의 한쪽 끝과, 상기 제1구동용 MISFET의 게이트전극과, 상기 제1전송용 MISFET의 소스 및 드레인영역 중의 한쪽이 서로 전기적으로 접속되고, 반도체기판의 주면 상에 상기 제1 및 제2구동용 MISFET의 게이트전극이 형성되며, 상기 반도체기판 내에 상기 제1 및 제2구동용 MISFET의 소스 및 드레인영역이 형성되고, 상기 제1, 제2구동용, MISFET의 게이트전극의 상부에 제1절연막이 형성되며, 상기 제1절연막 상에 상기 제1 및 제2부하소자가 형성되고, 상기 제1 및 제2부하소자 상에 제2절연막이 형성되며, 제1도전막은, 상기 제2절연막 상에 형성됨과 동시에 제1 및 제2부하소자의 다른 쪽 끝에 전기적으로 접속되며, 상기 메모리셀은 행 및 열 방향으로 복수배치되고, 상기 제1도전막은, 상기 제2절연막에 형성된 제1접속구멍을 통하여 상기 행 및 열 방향으로 인접하는 4개의 메모리셀의 제1부하소자의 다른 쪽 끝에 전기적으로 접속되며, 상기 제1도전막은, 상기 제2절연막에 형성된 제2접속구멍을 통하여 상기 행 및 열 방향으로 인접하는 4개의 메모리셀의 제2부하소자의 다른 쪽 끝에 전기적으로 접속되는 것을 특징으로 하는 반도체 집적회로장치.
- 제11항에 있어서, 상기 제1부하소자는 제1부하용 MISFET로 구성되고, 상기 제2부하소자는 제2부하용 MISFET로 구성되며, 상기 제1부하용 MISFET의 소스 및 드레인영역은 제1반도체막 내에 형성되고, 상기 제2부하용 MISFET의 소스 및 드레인영역은 제2반도체막 내에 형성되며, 상기 제1부하용 MISFET의 드레인영역은, 상기 제1구동용 MISFET의 드레인영역과 상기 제2부하용 MISFET의 게이트전극에 전기적으로 접속되고, 상기 제2부하용 MISFET의 드레인영역은, 상기 제2구동용 MISFET의 드레인영역과 상기 제1부하용 MISFET의 게이트전극에 전기적으로 접속되며, 상기 행 및 열 방향으로 인접하는 4개의 메모리셀의 제1반도체막은 일체로 구성되고, 상기 행 및 열 방향으로 인접하는 4개의 메모리셀의 제2반도체막은 일체로 구성되며, 상기 제1도전막은, 상기 제1접속구멍을 통하여 상기 제1반도체막에 전기적으로 접속됨과 동시에 상기 제2접속구멍을 통하여 상기 제2반도체막에 전기적으로 접속되는 것을 특징으로 하는 반도체 집적회로장치.
- 제11항 또는 제12항에 있어서, 상기 제1도전막은, 행 및 열 방향으로 인접하는 메모리셀 상을 연장하여 있도록 구성되는 것을 특징으로 하는 반도체 집적회로장치.
- 제11항 또는 12항에 있어서, 제1 및 제2구동용 MISFET의 게이트전극의 상부에 제2도전막이 형성되고, 상기 제2도전막의 상부에 상기 제1절연막이 형성되며, 상기 제2도전막은, 상기 제1 및 제2구동용 MISFET의 게이트전극의 소스영역에 전기적으로 접속되는 것을 특징으로 하는 반도체 집적회로장치.
- 제14항에 있어서, 상기 제2도전막은, 행 및 열 방향으로 인접하는 메모리셀 상을 연장하여 있도록 구성되는 것을 특징으로 하는 반도체 집적회로장치.
- 제11항 또는 제12항에 있어서, 상기 제1도전막과, 상기 제2절연막과, 상기 제1 및 제2부하소자로 용량소자가 구성되는 것을 특징으로 하는 반도체 집적회로장치.
- 제12항에 있어서, 상기 제2절연막은 실리콘 질화막을 포함하고, 상기 실리콘 질화막은, 상기 제1 및 제2부하용 MISFET의 소스 및 드레인영역, 게이트전극을 피복하도록 형성되며, 상기 제1 및 제2부하용 MISFET의 드레인영역 및 게이트전극과, 상기 제2절연막과, 상기 제2도전막으로 용량소자가 구성되는 것을 특징으로 하는 반도체 집적회로장치.
- 메모리셀을 가지는 반도체 집적회로장치에 있어서, 상기 메모리셀은 제1 및 제2전송용 MISFIT와, 제1구동용 MISFET와 제1부하용 MISFET를 직렬접속하여 이루어지는 제1인버터회로와, 제2구동용 MISFET와 제2부하용 MISFET를 직렬접속하여 이루어지는 제2인버터회로를 가지고, 반도체기판의 주면 상에 상기 제1 및 제2구동용 MISFET의 게이트전극이 형성되며, 상기 반도체기판 내에 상기 제1 및 제2구동용 MISFET의 소스 및 드레인영역이 형성되고, 상기 제1, 제2구동용 MISFET의 게이트전극 상에 제1절연막이 형성되며, 상기 제1절연막 상에 제1 및 제2부하용 MISFET의 소스 및 드레인영역으로서 작용하는 반도체막과, 상기 반도체막의 상부에 제1 및 제2부하용 MISFET의 게이트전극이 형성되고, 상기 제1부하용 MISFET의 게이트전극은, 제1접속구멍 내에서 상기 제2구동용 MISFET의 드레인영역과, 상기 제2부하용 MISFET의 드레인영역과, 상기 제1구동용 MISFET의 게이트전극과, 상기 제1전송용 MISFET의 소스 및 드레인영역 중의 한쪽에 접하도록 구성되며, 상기 제2부하용 MISFET의 게이트전극은, 제2접속구멍 내에서 상기 제1구동용 MISFET의 드레인영역과, 상기 제1부하용 MISFET의 드레인영역과, 상기 제2구동용 MISFET의 게이트전극과, 상기 제2전송용 MISFET의 소스 및 드레인영역 중의 한쪽에 접하도록 구성되는 것을 특징으로 하는 반도체 집적회로장치.
- 제18항에 있어서, 상기 제1 및 제2부하용 MISFET의 게이트전극 및 반도체막 상에 제2절연막이 형성되고, 제1도전막은, 상기 제2절연막 상에 상기 제1 및 제2부하용 MISFET의 게이트 전극 및 반도체막을 피복하도록 형성됨과 동시에 상기 제1 및 제2부하용 MISFET의 소스영역에 전기적으로 접속되며, 상기 제1도전막과, 상기 제2절연막과, 상기 제1 및 제2부하용 MISFET로 용량소자가 구성되는 것을 특징으로 하는 반도체 집적회로장치.
- 제19항에 있어서, 상기 제2절연막은 실리콘 질화막을 포함하고, 상기 실리콘 질화막은, 상기 제1 및 제2부하용 MISFET의 소스 및 드레인영역, 게이트전극을 피복하도록 형성되며, 상기 제1 및 제2부하용 MISFET의 드레인영역 및 게이트전극과, 상기 제2절연과, 상기 제1도전막으로 용량소자가 구성되는 것을 특징으로 하는 반도체 집적회로장치.
- 제19항 또는 제20항에 있어서, 상기 제1도전막은, 행 및 열 방향으로 인접하는 메모리셀 상을 연장하여 있도록 구성되는 것을 특징으로 하는 반도체 집적회로장치.
- 제18항 또는 제19항에 있어서, 상기 제1, 제2구동용 MISFET의 게이트전극의 상부에 상기 제1 및 제2구동용 MISFET와 소스영역에 전기적으로 접속되는 제2도전막이 형성되며, 상기 제2도전막 상에 상기 제1절연막이 형성되는 것을 특징으로 하는 반도체 집적회로장치.
- 제22항에 있어서, 상기 제2도전막은, 행 및 열 방향으로 인접하는 메모리셀 상을 연장하여 있도록 구성되는 것을 특징으로 하는 반도체 집적회로장치.
- 메모리셀을 가지는 반도체 집적회로장치의 제조방법에 있어서, 상기 메모리셀은 제1 및 제2전송용 MISFET와, 제1구동용 MISFET와 제1부하용 MISFET를 직렬접속하여 이루어지는 제1인버터회로와, 제2구동용 MISFET와 제2부하용 MISFET를 직렬접속하여 이루어지는 제2인버터회로를 가지고, 반도체기판의 주면 상에 제1 및 제2구동용 MISFET의 게이트전극을 형성하는 공정과, 상기 반도체기판 내에 상기 제1 및 제2구동용 MISFET의 소스 및 드레인영역을 형성하는 공정과, 상기 제1, 제2구동용 MISFET의 게이트전극의 상부에 제1 및 제2부하용 MISFET의 소스 및 드레인영역으로서 작용하는 반도체 막을 형성하는 공정과, 상기 제2구동용 MISFET의 드레인영역과, 상기 제2부하용 MISFET의 드레인영역과, 상기 제1구동용 MISFET의 게이트전극과, 상기 제1전송용 MISFET의 소스 및 드레인영역 중의 한쪽을 노출시키는 제1접속구멍을 형성함과 동시에, 상기 제1구동용 MISFET의 드레인영역과, 상기 제1부하용 MISFET의 드레인영역과, 상기 제2구동용 MISFET의 게이트전극과, 상키 제2전송용 MISFET의 소스 및 드레인영역 중의 한쪽을 노출시키는 제2접속구멍을 형성하는 공정과, 상기 반도체 막의 상부에 제1 및 제2부하용 MISFET의 게이트전극을 형성하는 공정을 포함하고, 상기 제1부하용 MISFET의 게이트전극은, 상기 제1 접속구멍 내에서 상기 제2 구동용 MISFET의 드레인영역과, 상기 제2부하용 MISFET의 드레인영역과, 상기 제1 구동용 MISFET의 게이트전극과, 상기 제1전송용 MISFET의 소스 및 드레인영역 중의 한쪽이 접하도록 형성되며, 상기 제2부하용 MISFET의 게이트전극은, 상기 제2접속구멍 내에서 상기 제1구동용 MISFET의 드레인 영역과, 상기 제1부하용 MISFET의 드레인영역과, 상기 제2구동용 MISFET의 게이트전극과, 상기 제2전송용 MISFET의 소스 및 드레인영역 중의 한쪽에 접하도록 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제24항에 있어서, 상기 제1 및 제2부하용 MISFET의 게이트전극 및 반도체막 상에 제2절연막을 형성하는 공정과, 상기 제2절연막 상에 상기 제1 및 제2부하용 MISFET의 게이트전극 및 반도체막을 피복하고, 또한 상기 제1 및 제2부하용 MISFET의 소스영역에 전기적으로 접속되는 제1도전막을 형성하는 공정을 포함하고, 상기 제1도전막, 상기 제2절연막, 상기 제1 및 제2부하용 MISFET로 용량소자가 구성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제25항에 있어서, 상기 제2절연막은 실리콘 질화막을 포함하고, 상기 실리콘 질화막은, 상기 제1 및 제2부하용 MISFET의 소스 및 드레인영역, 게이트전극을 피복하도록 형성되며, 상기 제1 및 제2부하용 MISFET의 드레인영역 및 게이트전극과, 상기 제2절연막과, 상기 제1도전막으로 용량소자가 구성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제24항 또는 제25항에 있어서, 상기 제1도전막은, 행 및 열 방향으로 인접하는 메모리셀 상을 연장하여 있도록 구성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제24항 또는 제25항에 있어서, 상기 제1, 제2구동용 MISFET의 게이트전극의 상부에 상기 제1 및 제2구동용 MISFET의 소스영역에 전기적으로 접속하는 제2도전막을 형성하는 공정을 포함하고, 상기 제2도전막 상에 상기 제1절연막이 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제28항에 있어서, 상기 제2도전막은, 행 및 열 방향으로 인접하는 메모리셀 상을 연장하여 있도록 구성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 메모리셀을 가지는 반도체 집적회로장치에 있어서, 상기 메모리셀은 제1 및 제2전송용 MISFET와, 제1구동용 MISFET와 제1부하소자를 직렬접속하여 이루어지는 제1인버터회로와 제2구동용 MISFET와 제2부하소자를 직렬접속하여 이루어지는 제2인버터회로를 가지고, 상기 제1구동용 MISFET의 드레인영역과, 상기 제1부하소자의 한쪽 끝과, 상기 제2구동용 MISFET의 게이트전극과, 상기 제1전송용 MISFET의 소스 및 드레인영역 중의 한쪽이 서로 전기적으로 접속되며, 상기 제2구동용 MISFET의 드레인영역과, 상기 제2부하소자의 한쪽 끝과, 상기 제1구동용 MISFET의 게이트전극과, 상기 제2전송용 MISFET의 소스 및 드레인영역 중의 한쪽이 서로 전기적으로 접속되고, 반도체 기판의 주면 상에 상기 제1 및 제2구동용 MISFET의 게이트전극이 형성되며, 상기 반도체 기판 내에 상기 제1 및 제2구동용 MISFET의 드레인영역이 형성되고, 상기 제1, 제2구동용 MISFET 상 및 제1, 제2전송용 MISFET 상에 제1절연막이 형성되며, 상기 제1절연막 상에 상기 제1 및 제2부하소자가 형성되고, 상기 제1 및 제2부하소자 상에 제2절연막이 형성되며, 제1도전막은, 상기 제2절연막 상에 상기 제1 및 제2부하소자를 피복하도록 형성됨과 동시에 상기 제1 및 제2 부하소자의 다른 쪽 끝에 전기적으로 접속되고, 상기 제1도전막, 상기 제2절연막, 상기 제1 및 제2부하소자로 용량소자가 구성되는 것을 특징으로 하는 반도체 집적회로장치.
- 제30항에 있어서, 상기 제1부하소자는 제1부하용 MISFET로 구성되고, 상기 제2부하소자는 제2부하용 MISFET로 구성되며, 상기 제1절연막 상에 제1 및 제2부하용 MISFET의 소스 및 드레인영역으로서 작용하는 반도체막과, 상기 제1 및 제2부하용 MISFET의 게이트전극이 형성되고, 상기 제1도전막과, 상기 제2절연막과, 상기 제1 및 제2부하용 MISFET로 상기 용량소자가 형성되는 것을 특징으로 하는 반도체 집적회로장치.
- 제31항에 있어서, 상기 제1 및 제2부하용 MISFET의 게이트전극 및 반도체막 상에 제2절연막이 형성되고, 제1도전막은, 상기 제2절연막 상에 상기 제1 및 제2부하용 MISFET의 게이트 전극 및 반도체 막을 피복하도록 형성됨과 동시에, 상기 제1 및 제2부하용 MISFET의 소스영역에 전기적으로 접속되며, 상기 제1도전막과 상기 제2절연막과, 상기 제1 및 제2부하용 MISFET로 용량소자가 구성되는 것을 특징으로 하는 반도체 집적회로장치.
- 제31항 또는 제32항에 있어서, 상기 제2절연막은 실리콘 질화막을 포함하고, 상기 실리콘 질화막은, 상기 제1 및 제2부하용 MISFET의 소스 및 드레인영역, 게이트전극을 피복하도록 형성되며, 상기 제1 및 제2부하용 MISFET의 드레인영역 및 게이트전극과, 상기 제2절연막과, 상기 제1도전막으로 용량소자가 구성되는 것을 특징으로 하는 반도체 집적회로장치.
- 제30항 또는 제31항에 있어서, 상기 제1도전막은, 행 및 열 방향으로 인접하는 메모리셀 상을 연장하여 있도록 구성되는 것을 특징으로 하는 반도체 집적회로장치.
- 제30항 또는 제31항에 있어서, 상기 제1, 제2구동용 MISFET의 게이트전극의 상부에, 상기 제1 및 제2구동용 MISFET의 소스영역에 전기적 으로 접속되는 제2도전막이 형성되며, 상기 제2도전막 상에 상기 제1절연막이 형성되는 것을 특징으로 하는 반도체 집적회로장치.
- 제35항에 있어서, 상기 제2도전막은, 행 및 열 방향으로 인접하는 메모리셀상을 연장하여 있도록 구성되는 것을 특징으로 하는 반도체 집적회로장치.
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