JPS62219559A

JPS62219559A - 半導体集積回路装置

Info

Publication number: JPS62219559A
Application number: JP61060509A
Authority: JP
Inventors: Nobuo Tanba; 丹場　展雄; Takashi Akioka; 隆志秋岡; Masanori Odaka; 小高　雅則; Katsumi Ogiue; 荻上　勝己
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-03-20
Filing date: 1986-03-20
Publication date: 1987-09-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体集積回路装置に関するものであり、特
に、スタティックランダムアクセスメモリ（ＳＲＡＭ）
に適用して有効な技術に関するものである。

〔従来の技術〕

ＳＲＡＭに関する技術は、例えば、日経マグロウヒル社
発行「日経エレクトロニクス」　１９８４年５月２１日
号ｐ１８１〜ｐ１９９に記載されている。

本発明者は、ＳＲＡＭの情報の保持特性について検討し
た。以下は、公知とされた技術ではないが、本発明者に
よって検討された技術であり、その概要は次のとおりで
ある。

ＳＲＡＭのメモリセルは、フリップフロップ回路を構成
する駆動Ｍ　Ｉ　Ｓ　ＦＥＴのドレイン領域と半導体基
板の間の接合容量に情報を蓄積する。

〔発明が解決しようとする問題点〕

本発明者は前記技術を検討した結果、次の問題点を見出
した。

すなわち、微細化に伴って前記接合容量が減少するため
、その接合容量に書込まれた情報が半導体基板中の少数
キャリアによって反転してしまう。

また、書込み読み出し時に、選択ＭＩＳＦＥＴの動作に
伴って、電源電位Ｖｃｃ、例えば５■レベル（Ｈレベル
）にあるべき駆動ＭＩＳＦＥＴのドレイン電位が２．５
■程度低下する。このドレイン電位の低下に伴って前記
接合容量に蓄積される電荷がさらに低下するため、情報
の反転を生じる。

本発明の目的は、ＳＲＡＭの情報の信頼性の向」二を図
ることにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、メモリセルのフリップフロップ回路を構成す
る駆動ＭＩＳＦＥＴのドレイン領域と半導体基板の間の
接合容量どは別に、そのドレイン領域に接続する新な容
量素子をメモリセル領域上に設けるものである。

〔作用〕

上記した手段によって、メモリセルに書込まれた情報が
半導体基板中の少数キャリアによって反転されないよう
にし、また、読み出し書込み時のトレイン電位の低下に
伴う蓄積電荷量の低下を前記メモリセル領域」二の容量
素子で補うようにして、ＳＲＡＭの情報の信頼性を向上
するものである。

〔実施例〕

第１図乃至第６図は、本発明の−・実施例のメモリセル
を説明するための図である。

まず、第６図を用いて本実施例のメモリセルの回路構成
を説明する。第６図は本実施例のメモリセルの等価回路
である。

第６図において、ＤＬ、ＤＬはデータ線、ＷＬはワード
線である。メモリセルのフリップフロップ回路は、容量
素子ＣＩ、Ｃ２、抵抗素子Ｒ１、Ｒ２，駆動ＭＩＳＦＥ
Ｔ（ドライバー）ＱＤ、、ＱＤ２で構成しである。ｃｏ
は駆動ＭＩＳＦＥＴＱｏ＋又はＱＤ２のドレインの接合
容量である。

容量素子Ｃ１，Ｃ２は同程度の容量値を有し、読み出し
、書き込み時に駆動Ｍ　Ｉ　Ｓ　ＦＥＴＱｏ　１及びＱ
。２のドレイン（ノード）電位が低下するのに伴って接
合容量Ｃ６の蓄積電荷量が低下するのを補うために設け
たものである。

容量素子Ｃ１と抵抗素子Ｒ１及び容量素子Ｃ２と抵抗素
子Ｒ２は、並列接続されている。この２つの並列回路の
それぞれの一端は電源電位Ｖｃｃ、例えば５■に接続さ
れ、他端は駆動ＭＩＳＦＥＴＱｏｓ又はＱ。２のドレイ
ンに接続されている。

駆動Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｏ　１及びＱｌ）２
のソースは、回路の接地電位Ｖｓｓ、例えばＯ■に接続
されている。容量素子Ｃ１と抵抗素子Ｒ１とで構成した
並列回路の駆動Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｏ　、が接
続されている側の端部に選択ＭＴＳＦＥＴ（スイッチ素
子）ＱＴＩのソースまたはドレインを接続している。

容量素子Ｃ２と抵抗素子Ｒ２とで構成した並列回路の駆
動Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　Ｄ　２が接続されてい
る側の端部に選択ＭＩＳＦＥＴ　（スイッチ素子）Ｑ１
２のソースまたはドレインを接続している。

接合容量Ｃ６に蓄積される電荷量Ｑ。は、駆動ＭＩ　５
ＦＥＴＱｏ　＋　、Ｑｏ　２のドレイン（ノード）の電
位、すなわち接合容量Ｃ８の電位をＶとすると、Ｑｏ　
”Ｃｏ　’　Ｖと表される。

容量素子Ｃ８と駆動Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　、ｓ
　１の接合容量Ｃ６が蓄積する総電荷量Ｑは、その駆動
ＭＴＳ　Ｆ　Ｅ　Ｔ　Ｑｏ　１のドレインの電位Ｖが電
源電位Ｖｃｃより低下したとき、Ｑ＝　（Ｖ　ｃ　ｃ　
−Ｖ）　Ｃ。

＋ｖ−Ｃｏと表される。このため、駆動ＭＩＳＦＥＴＱ
ｏ＋のドレインに例えば電′ｔＡ電位ｖＣＣレベル（Ｈ
レベル）の情報を書込むとすると、前記総電荷量Ｑは、
書き込み動作に伴うドレイン電位低下、接合容量Ｃ８へ
の少数キャリアの侵入に係わらず電源電位Ｖ　ｃ　ｃレ
ベルに保持される。このことは、読み出し動作において
も同様であり、また容量素子Ｃ２と駆動Ｍ　Ｉ　Ｓ　Ｆ
　Ｅ　Ｔ　Ｑ　Ｄ　２の接合容量Ｃ８が蓄積する総電荷
量Ｑについても同様である。

また、抵抗素子Ｒ１，Ｒ２によって供給される電流が１
００ｐＡ程度と小さいため、電源電位Ｖｃｃレベルにあ
るべき駆動Ｍ　Ｉ　Ｓ　ＦＥＴＱｏ　、又はＱ。２のド
レイン電位がＶｃｃレベルより低下すると、Ｖｅｃレベ
ルまで上昇するのに数μ秒を要する。したがって、接合
容量Ｃ８のみでは書き込み読み出し時に、少数キャリア
の注入により情報が反転しやすい。しかし、容量素子Ｃ
１，Ｃ２を設けたことによって、Ｖｅｃレベルにあるべ
き駆動ＭＩ　５ＦＥＴＱｏ　１又はＱ。２のドレイン電
位がＶ　ｃ　ｃレベルに保持されるので、書き込み読み
出し時に、少数キャリアが注入されても情報を確実に保
持することができる。

以上のように、容量素子Ｃ１，Ｃ２を設けることによっ
て、メモリセルの情報の保持特性が向上する。

次に、本実施例のメモリセルの具体的な構造を第１図乃
至第５図を用いて説明する。

第１図はメモリセルの平面図であり、データ線ＤＬ、Ｄ
Ｌを除いて示している。第２図はデータ線ＤＬ、ＤＬを
含めたメモリセル全体の平面図、第３図は第１層目の導
電層以外の導ＩＦＬ層を除いて示すメモリセルの平面図
、第４図は第２図のＡ−Ａ切断線における断面図、第５
図は第２図のＢ−Ｂ切断線における断面図である。なお
、全ての平面図において、メモリセルの構成を見易くす
るためフィールド絶縁膜２以外の絶尽膜を図示していな
い。

第１図乃至第５図において、１はｐ−型単結晶シリコン
からなる半導体基板であり、その表面にメモリセルのパ
ターンを規定するように、半導体基板１の選択酸化によ
る酸化シリコン膜からなるフィールド絶縁膜２が設けで
ある。このフィールド絶縁膜２の下には、ｐ型チャネル
ストッパ領域３が設けである。

第６図の等価回路に示した駆動ＭＩＳＦＥＴＱＤＩは、
第３図及び第４図に示すように、フィールド絶縁膜２か
ら露出している半導体基板ｌの表面を酸化して形成した
酸化シリコン膜からなるゲート絶縁膜５、Ｎ型不純物例
えばリン（Ｐ）を含有している例えば多結晶シリコン膜
からなるゲート電極８Ａ、このゲート電極８Ａの両側部
の半導体基板１の表面に設けたソース、ドレイン領域で
あるｎ３型半導体領域６．７からなっている。第６図の
駆動Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　ＴＱｏ　２は、第３図及び第
５図に示すようにゲート電極８Ｂ、ゲート絶縁膜５、ゲ
ート電極８Ｂの両側部の半導体基板１の表面に設けてい
るソース、ドレイン領域であるぎ型半導体領域６．７か
らなっている。開駆動ＭＩＳＦＥＴＱｏ　！、Ｑｏ　２
において、ドレイン領域はゴ型半導体領域６と０３型半
導体領域７からなり、ソース領域はｎ″″型半導体領域
６のみからなっている。

フリップフロップ回路の交差接続は、駆動ＭＩＳＦ　Ｅ
　Ｔ　Ｑｏ　ｓのゲート電極８Ａを駆動ＭＩＳＦＥＴＱ
Ｄ２のドレイン領域の一部であるｎ“型半導体領域７の
表面に接続し、駆動ＭＩＳＦＥＴＱｏ２のゲート電極８
Ｂを駆動ＭＩ　５ＦＥＴＱｏ　Ｉのドレイン領域の一部
であるｎ″″型半導体領域７の表面に接続することによ
って行っている。前記ゲート電［ｉ８Ａとｎ０型半導体
領域７の接続又はゲート電極８Ｂとゴ型半導体領域７の
接続は、夫々のｎ１型半導体領域７上のゲート絶縁膜５
を選択的に除去してなる開口９を通してなされている。

この間口９は、第１図乃至第３図においては一点鎖線で
囲んで示されている。

第６図に示している選択Ｍ　Ｉ　Ｓ’Ｆ　Ｅ　Ｔ　ＱＴ
　ｔは、第３図及び第４図に示すように、ゲート絶縁膜
５、ワード線ＷＬと一体に形成された例えばＮ型多結晶
シリコン膜からなるゲート電極４Ａ、ソース。

ドレイン領域であるｎ″″型半導体領域６とで構成され
ている。ＭＩＳＦＥＴＱア１において、情報の読出し時
のドレイン領域であるｎ“型半導体領域６は、駆動ＭＩ
　５ＦＥＴＱｏ　Ｉのドレイン領域であるｎ４型半導体
領域６．７と一体に形成されている。

選択ＭＩＳＦＥＴＱア２は、第：３図及び第５図に示す
ように、ゲー１へ絶縁膜５．ワード線ＷＬと一体に形成
されたＮ型多結晶シリコン膜からなるゲート電極４Ｂ、
ソース領域であるｎ゛型半導体領域６、ドレイン領域で
あるｎ’型半導体領域６及びｎ゛型半導体領域７とで構
成されている。情報の読出し時における選択ＭＴ　５Ｆ
ＥＴＱア２のドレイン領域の一部であるｎ゛型半導体領
域７の表面に、ゲート絶縁膜５を選択的に除去してなる
開口９を通して駆動Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｏ　１
のゲート電極８Ａが接続している。

駆動Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　ＴＱｏ　＋及びＱＤ２のドレ
イン領域の一部であるｎ４型半導体領域６の下及びソー
ス領域であるｒｌ”型半導体領域６の下、さらに読み出
し時における選択Ｍ　Ｔ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　Ｔ　２
のドレイン領域の一部であるｎ”型半導体領域６の下に
は、ゲート電極８Ａ、８Ｂ及びワード線ＷＬをマスクと
して形成されたＰ゛型半導体領域ｌＯが設けられている
。これらのｐ゛型半導体領１ｊＱ　１　ｏは、第６図に
示した接合容量Ｃ６の容量値の増加を図るためのもので
あり、また少数キャリアにるラフ１−エラーを防止する
ためのものである。駆動ＭＴＳＦＥＴ　Ｑ　ｏ　＋に付
加されている接合容量Ｃ１は、駆動Ｍ　Ｉ　Ｓ　ＦＥＴ
Ｑｏ　＋のドレイン領域の一部であるわ＋型半導体領域
６とｐ゛型半導体領域１０の間及びｎ゛型半導体領域７
と半導体基板１の間で構成されている。駆動Ｍ　Ｉ　Ｓ
　Ｆ　Ｅ　ＴＱｏ　２に伺加されている接合容量Ｃ６は
、駆動Ｍ　Ｔ　Ｓ　Ｆ　ＥＴＱ　ｏ　２のドレイン領域
の一部であるｒ１＋型半導体領域６とＰ“型半導体領域
１０の間及びｎ１型半導体領域７と半導体基板１の間で
構成されている。駆動ＭＴＳＦＥＴ　Ｑｏ　＋　、　Ｑ
ｏ　２のソース領域であるｎ゛型半導体領域６は、ゲー
ト電極８Ａ、８Ｂ及び後述するワード線ＷＴ−と同層の
例えばＮ型多結晶シリコン膜からなる導電層１８を通し
て回路の接地電位ＶｓＳ例えばＯｖに接続されている。

導電層１８とソース領域であるｎ’型半導体領域６との
接続は、ゲート絶縁膜５を選択的に除去してなる開口９
を通してなされている。

第６図に示している抵抗素子Ｒ１，Ｒ２の夫々は、第１
図及び第４図、第５図に示すように、ゲート電極８Ａ、
８Ｂを覆っている例えばＣＶＤによる酸化シリコン膜か
らなる絶縁膜１１の上にゲート電極８Ａ又は８Ｂに重な
るようなレイアウトで設けられている。この抵抗素子Ｒ
、、Ｒ２は、例えばＣＶＤによる多結晶シリコン膜中に
リン（Ｐ）やヒ素（Ａｓ）等の不純物を含有させないよ
うにして１０〜１００ＧΩ程度の抵抗値を有するように
構成しである。抵抗素子Ｒ１，Ｒ２の夫々は、それと同
層の多結晶シリコン膜からなり、例えばリン（Ｐ）等の
Ｎ型不純物を含有させることによって低抵抗化を図った
導電層１２を通して電源電位Ｖｃｃ例えば５■に接続さ
れている。抵抗素子Ｒ１の前記電源電位Ｖｃｃに接続さ
れている側と反対側は、抵抗素子Ｒ，＋ど同層でかつリ
ン（Ｐ）等のＮ型不純物が導入されている多結晶シリコ
ン膜からなる導電層１２、絶縁膜１１を選択的に除去し
てなる接続孔１３Ａを通してゲー電極８Ｂに接続され、
また開口９を通して駆動ＭＩＳＦ　Ｅ　Ｔ　Ｑ　ｏ　Ｉ
のドレイン領域の一部であるｎ１型半導体領域６に接続
している。抵抗素子Ｒ２の前記電源電位ｖｃｃに接続さ
れている側と反対側は、導電層１２及び接続孔１３Ｇを
通してゲート電極８Ａの端部に接続され、また読み出し
時における選択Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　Ｔ　２の
ドレイン領域の一部であるｎ″″型半導体領域６に開口
９を通して接続している。

第１図、第２図及び第４図、第５図に示した導電層１５
は、第６図に示した容量素子Ｃ１，Ｃ２を構成するため
のものであり、例えばＣＶＤによるタングステン（Ｗ）
を用いて形成したものである。導電層１５は、読み出し
時における選択ＭＴＳＦＥＴＱＴ＋のドレイン領域であ
るｎ″″型半導体領域６．７の上に設けられている第２
層目の多結晶シリコン膜からなる導電層１２の」二を通
り、また読み出し時における選択ＭＩＳＦＥＴＱｔ２の
ドレイン領域であるげ型半導体領域６．７の上の導電層
１２の上を通ってワード線ＷＬと同一方向に延在してい
る。導電層１５の膜厚は、２０００λ程度の膜厚を有し
ている。第４図及び第５図に示すように、駆動Ｍ　Ｉ　
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｏ　＋のドレイン領域であるイ型
半導体領域６．７上の導電層１２と、この導電層１２の
上の部分の導電層１５の間で容量素子Ｃ０を構成し得る
ように、導電層、１２の上面及び側面には例えばスパッ
タによるタンタルオキサイド（Ｔ　ａ　２０５）からな
り３００〜４００人程度の膜厚を有する誘電体膜１４が
被着している。また、読み出し時の選択ＭＩＳＦＥＴＱ
Ｔ２のドレイン領域であるｎ４型半導体領域６．７の上
の導電層１２と、この導電層１２の上の部分の導電層１
５の間で容量素子Ｃ２を構成し得るように、前記導電層
１２の上面及び側面にＴ　ａ　２０５からなり３００〜
４００人程度の膜厚を有する誘電体膜１４が被着してい
る。

導電層１５は、図示していないが、データｖＡＤＬ、Ｄ
Ｌ数本おきごとに設けられかつデータ線ＤＬ、Ｄ′Ｔ−
と同層のアルミニウム膜からなる配線を通して電源電位
Ｖｃｃ例えば５■に接続されている。このように、容量
素子Ｃｒ　、　Ｃ：２の一方の電極である導電層１５が
抵抗素子Ｒ＋　、Ｒ２と同電位すなわち電源電位Ｖｃｃ
に接続され、容量素子Ｃ１、Ｃ２の他方の電極である導
電層１２が抵抗素子Ｒ１，Ｒ，２と一体に形成されてい
る。このため、第６図に示すように、容量素子Ｃ１と抵
抗素子Ｒ１及び容量素子Ｃ２と抵抗素子Ｒ２の夫々は、
並列接続されている。なお、誘電体膜１４は、導電層１
５をマスクとしたセルファラインでパターニングしたも
のであるため、導電層１５と同様のパターンで絶縁ｖｌ
ｌ上を延在している。また、誘電体膜１４には、８３０
℃程度の酸素雰囲気中でアニールを施しである。導電層
１５及び誘電体膜１４の幅、すなわちワード線ＷＬが延
在している方向と交差する方向における幅は種々変更可
能であるが、容量素子Ｃ１と０２の容量値が同程度にな
るように定められる。容量素子Ｃ１，Ｃ２は。

単位面積当り５ｆＦ／μｍ２程度の容量値を有し。

容量素子ＣＩ、ｌＣＱとも１０〜２０ｆＦ程度の容量値
を有している。

以上のように、容量素子Ｃ１、Ｃ２は、半導体１５一基板１上の導電層１２、誘電体膜１４、導電層１５で構
成したものであるため、それら容量素子Ｃ＋　、Ｃ２中
に半導体基板１中の少数キャリアが入込むことがない。

すなわち、容量素子ＣＩ、Ｃ２は、電荷の保持特性が極
めて良好な容量素子である。さらに、半導体基板１上に
情報を保持するための容量素子Ｃｒ　、Ｃ２を構成する
ことにより、接合容量Ｃ８の容量値を低減させても情報
の信頼性は維持することができるので、前記接合容量を
構成するためのｎ４型半導体領域６を縮小することがで
きる。すなわち、メモリセルのセル面積を小さくするこ
とができる。

第２図及び第４図、第５図に示すように、アルミニウム
層からなるデータ線ＤＬ、Ｄ工は、ワード線ＷＬ及び導
電層１５が延在している方向と交差する方向に延在し、
接続孔１６を通して読み出し時における選択ＭＩＳＦＥ
ＴＱＴ　ｓ　、ＱＴ　２のソース領域であるｎ１型半導
体領域６の表面に接続している。データ線ＤＬ、１）■
と導電層１５．１２、抵抗素子Ｒ１，Ｒ２の間は、例え
ばリンシリケードガラス（ＰＳＧ）からなる絶縁膜１７
によって絶縁しである。

以上、本実施例によれば次の効果を得ることができる。

（１）半導体基板ｌ上に容量素子Ｃｒ　、　Ｃ２を構成
し、この容量素子Ｃ１，Ｃ２を駆動ＭＩＳＦＥＴ　Ｑｏ
　ｓ　、　Ｑｏ　２のドレイン領域に接続したことによ
り、読み出し動作に伴うノード電位の低下。

少数キャリアの侵入によるノード電位の低下が防止され
るので、情報の保持特性の向上を図ることができる。

（２）前記半導体基板１上の容量素子Ｃ１，Ｃ２の一方
の電極に抵抗素子Ｒ１、Ｒ２と同層の多結晶シリコン膜
からなる導電層１２を用いていることにより、容量素子
Ｃ１，Ｃ２の両極の導電層を前記導電層１２より上層の
導電層で構成した場合より半導体基板ｌ上に設けられる
導電層の暦数が低減されるので、半導体基板１の平担性
を向上することができる。

（３）前記容量素子ＣＩ、Ｃ２を駆動ＭＩＳＦＥＴある
いは選択ＭＩＳＦＥＴの」二に構成していることにより
、メモリセル領域を増加することなく前記容量素子ＣＩ
、Ｃ２によってメモリセルの情報の保持時性を向上する
ことができる。

（４）前記半導体基板ｌ上に容量素子Ｃ１，Ｃ２を構成
したことにより、駆動Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｏ　
＋、ＱＤ２の接合容量Ｃ６を小さくすることができる。

換言すれば、メモリセル領域を縮小することができる。

以上、本発明を実施例にもとすき具体的に説明したが１
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。

例えば、導電層１５は、タングステン（Ｗ）に限定され
ず、ＭＯｌＴａ、Ｔｉ等の高融点金属膜またはそれら高
融点金属のシリサイド膜でもよく、ｎ型多結晶シリコン
層でもよい。あるいは導電層１５を第１層目のアルミニ
ウム層によって形成してもよい。この場合、導電Ｍ１５
に接続される電源電位■ｃＣ配線は、データ線ＤＬ、Ｄ
Ｌは、第２層目のアルミニウム層によって形成する。

また、誘電体膜１４は、Ｔａ２０５に限らず、例えばＣ
ＶＤによる酸化シリコン膜としてもよく、さらに酸化シ
リコン膜の上に窒化シリコン膜を積層した２層膜として
もよい。

また、駆動ＭＩ　５ＦＥＴＱｏ　１．Ｑｏ　２のゲート
電ｔｉ　８　Ａ、８Ｂ及びワード線ＷＬ等の第１層目の
導電層は、多結晶シリコン膜に限定されるものではなく
、例えばＭｏ、Ｗ、Ｔａ、Ｔｉ等の高融点金属膜又はそ
の高融点金属のシリサイド膜によって構成してもよく、
また多結晶シリコン膜の上に前記高融点金属膜又は高融
点金属シリサイド膜を積層した２層膜としてもよい。

さらに、接合容量の増大を図るために半導体基板１内に
設けたｐ゛型半導体領域１０は、必ずしも設けなくとも
よい。

〔発明の効果〕

本願によって開示される発明のうち代表的なものによっ
て得られる効果を簡単に記載すれば以下のとおりである
。

すなわち、駆動Ｍ　Ｉ　Ｓ　ＦＥＴの接合容量とは別に
、半導体基板」二に容量素子を構成しこの容量素子を前
記駆動ＭＴＳＦＥＴのドレイン領域に接続したことによ
り、メモリセルの情報の保持特性を向上することができ
る。

【図面の簡単な説明】

第１図はデータ線Ｉ’）Ｌ、ＤＬを除いたメモリセルの
平面図、第２図はデータ線ＤＬ、ＤＬを含めたメモリセル全体の
平面図、第３図は第１層目の導電層以外の導電層を除いたメモリ
セルの平面図、第４図は第２図のＡ−Ａ切断線における断面図、第５図
は第２図のＢ−Ｂ切断線における断面図。第６図はメモリセルの等価回路である。１・・・半導体基板、２・・・フィールド絶縁膜、３・
・・チャネルス１〜ツバ領域、４Ａ、４Ｂ、８Ａ、８Ｂ
・・・ゲート電極、５．１１．１７・・・絶縁膜、６．
７．１０・・半導体領域、９．１３Ａ、１３Ｂ、１３Ｂ
、１６・接続孔、１２・・・導電層（容量素子の一方の
一２０＝電極でありタングステンからなる）、１４・・・誘電体
膜（Ｔａ２０ｓ　）−１５・・・導電層（タングステン
）　、ＤＬ、Ｄ王・・・データ線、ＷＬ・・・ワード線
、Ｇｏ・・・接合容量、Ｃ１，Ｃ２・・・容量素子、Ｑ
ＴＩ。Ｑ　ｒ　２　”’選択ＭＩ　５ＦＥＴ、Ｑｏ　１．Ｑｏ
　２・・・駆動Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ、　Ｒ１、Ｒ２
・・・抵抗素子、１８・・・導電層。第　　６　　図手続補正書（絋）

Claims

【特許請求の範囲】１、半導体基板のメモリセル領域に駆動ＭＩＳＦＥＴを
有するフリップフロップ回路を設け、該フリップフロッ
プ回路の２つの入出力部にそれぞれスイッチ素子を設け
てメモリセルを構成した半導体集積回路装置であって、
前記メモリセル領域の上に容量素子を設け、該容量素子
を前記駆動ＭＩＳＦＥＴのドレイン領域に接続したこと
を特徴とする半導体集積回路装置。２、前記フリップフロップ回路は、抵抗素子と前記駆動
ＭＩＳＦＥＴとからなる２つの直列回路を交差接続して
構成され、前記メモリセル領域上の容量素子は、前記抵
抗素子と一体に構成された導電層を一方の電極とし、そ
の上に誘電体膜を設け、該誘電体膜上に新に導電層を形
成して構成したものであることを特徴とする特許請求の
範囲第１項記載の半導体集積回路装置。３、前記誘電体膜のパターンは、前記容量素子を構成す
るために新に設けた導電層のセルフアラインで規定した
ものであることを特徴とする特許請求の範囲第１項記載
の半導体集積回路装置。