KR0161809B1 - 적층형 박막 트랜지스터를 가진 반도체 메모리장치 - Google Patents

Abstract

본 발명은 적층형 박막 트랜지스터를 가진 에스램 메모리장치에 관한 것으로서, 특히 한 쌍의 패스 트랜지스터의 게이트전극과 한 쌍의 풀다운 트랜지스터의 게이트전극으로 제공되는 제1폴리 실리콘층; 한 쌍의 부하 트랜지스터의 소스, 채널 및 드레인으로 제공되는 제2폴리 실리콘층; 제2폴리 실리콘층상에, 한 쌍의 접지전압(VSS) 라인들과, 한 쌍의 워드라인들과, 상기 한 쌍의 워드라인들 사이에서 수평방향으로 연장되면서 상기 부하 트랜지스터의 공통소스에 콘택되는 구동전압(VCC) 라인으로 제공되는 제3폴리 실리콘층; 및 제3폴리실리콘층 상에, 한 쌍의 비트라인으로 제공되는 금속전극을 구비한 것을 특징으로 한다.

Description

적층형 박막 트랜지스터를 가진 반도체 메모리장치

제1도는 종래의 적층형 박막 트랜지스터를 가진 반도체 메모리 장치의 레이아웃도.

제2도는 본 발명에 의한 적층형 박막 트랜지스터를 가진 반도체 메모리 장치의 레이아웃도.

제3도 내지 제10도는 본 발명에 의한 적층형 박막 트랜지스터를 가진 반도체 메모리 장치의 제조 공정순서를 나타낸 도면들.

제11도는 본 발명에 의한 적층형 박막 트랜지스터를 가진 반도체 메로리 장치의 a-a선 단면도.

본 발명은 반도체 메모리장치에 관한 것으로서, 특히 부하소자로서 적층형 박막 트랜지스터(T.F.T : Thin Film Transistor)를 가진 에스 램(SRAM : Static Random Access Memory)에 관한 것이다.

메모리의 고집적화에 따라 디자인 룰이 감소되고 셀 사이즈가 감소됨에 따라 셀을 구성하는 층간의 폭과 스페이스도 작아지게 되었다. 특히, SRAM은 저항부하와 4개의 트랜지스터로 단위셀이 구성되어 있으나 최근에는 저항부하를 박막 트랜지스터로 대치하여 6개의 트랜지스터로 단위셀을 구성한 방식(이하, 6 트랜지스터 방식 이라 칭함) 4Mb 이상에서 채용되고 있다.

6트랜지스터방식의 SRAM은 한 쌍의 패스트랜지스터, 한 쌍의 풀다운 트랜지스터, 한쌍의 부하 트랜지스터로 구성된다. 부하트랜지스터는 반도체기판상에 얇은 막의 폴리실리콘으로 채널영역을 형성한다.

제1도를 참조하면, 종래의 적층형 박막 부하트랜지스터를 가진 반도체 메모리장치의 경우 트랜지스터의 게이트전극(2), 워드라인(4)등을 제1폴리 실리콘층으로 형성하였과, 제2폴리 실리콘층으로 박막 트랜지스터의 소스, 채널, 드레인을 형성하기 위한 바디와 한 쌍의 박막 트랜지스터들의 소스와 소스를 연결하기 위한 구동전압(VCC)라인(6)을 형성하였다. 이때 구동전압(Vcc)라인(6)은 알파벳 G자 형태로 셀전체를 감싸고 있다. 그리고, 통상의 방법으로 접지전압(VSS)라인과 메인 워드라인을 제3폴리 실리콘층으로 구성하였다. 이때, 제2폴리 실리콘층은 한 셀에서 워드라인 방향으로 세번을 지나가야 하기 때문에 한 셀에서 적어도 수직방향으로 3W(W:선폭)+2S(S:선간격)이상의 공간이 확보되지 않으면 안되므로 고집적화를 위한 셀사이즈의 축소가 여려웠다.

본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 고집적화가 용이하고 레이아웃이 단순한 적층형 박막 부하트랜지스터를 가진 반도체 메모리장치를 제공하는 데 있다.

상기 목적의 달성을 하기 위한 본 발명의 장치는 반도체기판의 액티브영역상에, 수평방향으로 인접한 셀영역으로 연장되는 한 쌍의 패스 트랜지스터의 게이트전극과 상기 패스 트랜지스터의 게이트전극들을 넘지 않은 길이로 수직방향으로 연장되면서 일측단이 액티브영역의 셀노드에 콘택되는 한 쌍의 풀다운 트랜지스터의 게이트전극으로 제공되는 제1폴리 실리콘층; 풀다운 트랜지스터의 게이트로 제공되는 제1폴리실리콘층 상에, 상기 패스 트랜지스터의 게이트전극들 사이에서 수평방향으로 인접한 셀영역으로 연장되면서 일측단이 게이트전극의 콘택패드에 콘택되는 한 쌍의 부하 트랜지스터의 소스, 채널 및 드레인으로 제공되는 제2폴리실리콘층; 제2폴리실리콘층 상에, 수평방향으로 연장되면서 상기 액티브영역의 풀다운 트랜지스터의 공통소스에 콘택되는 한 쌍의 접지전압(VSS)라인들과, 한 쌍의 접지전압라인들 사이에서 수평방향으로 연장되면서 상기 패스 트랜지스터의 게이트전극에 콘택되는 한 쌍의 워드라인들과, 상기 한 쌍의 워드라인들 사이에서 수평방향으로 연장되면서 상기 부하 트랜지스터의 공통소스에 콘택되는 구동전압(VCC)라인으로 제공되는 제3폴리실리콘층; 및 제3폴리실리콘층 상에, 상기 풀다운 트랜지스터의 게이트전극에 오버랩되도록 수직방향으로 연장되면서 상기 패스 트랜지스터의 소스로 제공되는 액티브영역에 콘택되는 한 쌍의 비트라인으로 제공되는 금속전극을 구비한 것을 특징으로 한다.

이하, 처부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다. 제2도는 본 발명에 의한 적층형 박막 트랜지스터를 가진 반도체 메모리장치의 레이아웃도로서, 제1 및 제2폴리 실리콘층의 레이아웃도를 나타낸다. 제2도에 도시한 것처럼, 본 발명의 제2폴리 실리콘층의 패턴은 수직방향으로 2W(W;선폭)+S(S:선 간격)의 공간만을 차지하게 되므로 종래의 'G'자 모양의 패턴에 비하여 수직방향의 셀사이즈가 감소되기 때문에 고집적화에 유리하며 패턴의 모양이 단순하여 공정상 패턴형성을 용이하게 한다.

제3도 내지 제10도를 참조하여 본 발명의 SRAM셀의 구성을 설명하면 다음과 같다.

먼저, 제3도를 참조하면, 반도체기판 상에 실선으로 도시된 바와 같이 실선으로 구분되는 액티브영역(12)을 소자분리영역(10)으로 한정한다. 액티브영역(12)상에, 게이트절연막을 증착하고 그 위에 폴리실리콘을 600Å정도 증착한 다음에 셀노드(14)에 콘택홀을 형성한다. 이어서, 제4도에 나타낸 것처럼, 600Å정도의 폴리실리콘층을 증착하고 사진식각공정에 의하여 폴리실리콘층을 식각하여야한다. 따라서, 제1폴리 실리콘층에 의해 평방향으로 인접한 셀영역으로 연장되는 한 쌍의 패스 트랜지스터의 게이트전극(18)과 상기 패스 트랜지스터의 게이트전극(18)들을 넘지 않은 길이로 수직방향으로 연장되면서 일측단이 액티브영역의 셀노드(14)에 콘택되는 한쌍의 풀다운 트랜지스터의 게이트전극(16)이 형성된다. 여기서, 17은 게이트 전극의 접속 패드이다. 이어서, 저농도의 불순물주입, 스페이서 형성 및 고농도의불순물주입공정을 순차적으로 수행하여 액티브영역에 소스 및 드레인을 형성한다.

그후 제5도에 도시한 것처럼, 제1폴리실리콘층 상에 층간절연막을 도포하고 층간절연막에 콘택홀(20)을 형성한다.

그리고 제6도와 같이, 콘택홀이 형성된 층간절연막층 상에 폴리실리콘을 증착하고 사진식각공정에 의해 상기 패스 트랜지스터의 게이트전극(18)들 사이에서 수평방향으로 인접한 셀영역으로 연장되면서 일측단이 게이트전극(16)의 콘택패드(17)에 접속되는 한 쌍의 부하 트랜지스터의 소스, 채널 및 드레인으로 제공되는 제2폴리실리콘층(22)을 형성한다. 게이트전극(16)이 제2폴리실리콘층(22)과 오버랩되어 제11도의 a-a선 단면도에 도시된 바와 같이 부하 트랜지스터의 하부 게이트전극으로 제공된다. 제2폴리 실리콘층(22)의 콘택부분이 드레인이고 반대편이 소스로 제공된다. 소스는 인접 셀의 제2폴리 실리콘층의 소스와 함께 공통소스로 제공된다.

따라서, 본 발명에 의한 한 쌍의 제2폴리 실리콘층 패턴은 공통소스를 중심으로 좌우로 인접하는 두개의 셀영역에 걸쳐서 각각 마주보고 서로 지그재그로 엇갈리게 배치된다.

이어서, 제7도에 도시한 것처럼, 상기 제2폴리 실리콘층 상에 층간절연막을 도포하고, 층간절연막에 도시된 바와같은 콘택홀(23, 25, 27)을 형성한다.

그리고, 제8도와 같이, 콘택홀이 형성된 층간절연막상에 폴리 실리콘층을 증착하고 사진식각공정에 의해 수평방향으로 연장되면서 상기 액티브영역의 풀다운 트랜지스터의 공통소스에 콘택홀(23)을 통하여 콘택되는 한 쌍의 접지전압(VSS) 라인들(24)과, 한 쌍의 접지전압라인들(24) 사이에서 수평방향으로 연장되면서 상기 패스 트랜지스터의 게이트전극(18)에 콘택홀(25)를 통하여 콘택되는 한 쌍의 워드라인들(26)과, 상기 한 쌍의 워드라인들(26) 사이에서 수평방향으로 연장되면서 상기 부하 트랜지스터의 공통소스에 콘택홀(27)을 통하여 콘택되는 구동전압(VCC) 라인(28)으로 제공되는 제3폴리 실리콘층을 형성한다.

다음에, 제9도에 나타낸 것처럼, 상기 제3폴리 실리콘층상에 층간절연막을 도포하고 콘택홀(30)을 형성한다.

이어서, 제10도에 도시한 것처럼, 콘택홀(30)이 형성된 층간절연막상에 금속전극물질을 증착하고 사진식각공정에 의해 상기 풀다운 트랜지스터의 게이트전극(16)에 오버랩도도록 수직방향으로 연장되면서 상기 패스 트랜지스터의 소스로 제공되는 액티브영역에 상기 콘택홀(30)을 통하여 콘택되는 한 쌍의 비트라인(32)으로 제공되는 금속전극을 형성한다.

이상과 같이 본 발명에서는 기존의 부하 트랜지스터 및 구동전압라인을 일체로 형성한 제2폴리 실리콘층 패턴 대신에 부하 트랜지스터만을 제2폴리 실리콘층으로 형성하고 구동전압라인은 제3폴리실리콘으로 분리하여 형성함으로써 수직방향의 셀 사이즈를 감소시킬 수 있어서 고집적화에 유리하고 패턴형성을 단순하게 할 수 있다.

Claims (1)

1. 반도체기판의 액티브영역상에, 수평방향으로 인접한 셀영역으로 연장되는 한 쌍의 패스 트랜지스터의 게이트전극과 상기 패스 트랜지스터의 게이트전극들을 넘지 않은 길이로 수직방향으로 연장되면서 일측단이 액티브영역의 셀노드에 콘택되는 한 쌍의 풀다운 트랜지스터의 게이트전극으로 제공되는 제1폴리실리콘층; 상기 풀다운 트랜지스터의 게이트로 제공되는 제1폴리실리콘층 상에, 상기 패스 트랜지스터의 게이트전극들의 사이에서 수평방향으로 인접한 셀영역으로 연장되면서 일측단이 게이트전극의 콘택패드에 콘택되는 한 쌍의 부하 트랜지스터의 소스, 채널 및 드레인으로 제공되는 제2폴리 실리콘층; 상기 제2폴리 실리콘층 상에, 수평방향으로 연장되면서 상기 액티브영역의 풀다운 트랜지스터의 공통소스에 콘택되는 한 쌍의 접지전압(VSS)라인들과, 한 쌍의 접지전압라인들 사이에서 수평방향으로 연장되면서 상기 패스 트랜지스터의 게이트전극에 콘택되는 한쌍의 워드라인들과, 상기 한 쌍의 워드라인들 사이에서 수평방향으로 연장되면서 상기 부하 트랜지스터의 공통소스에 콘택되는 구동전압(VCC)라인으로 제공되는 제3폴리 실리콘층; 및 상기 제3폴리 실리콘층 상에, 상기 풀다운 트랜지스터의 게이트전극에 오버랩되도록 수직방향으로 연장되면서 상기 패스 트랜지스터의 소스로 제공되는 액티브영역에 콘택되는 한쌍의 비트라인으로 제공되는 금속전극을 구비한 것을 특징으로 하는 적층형 박막 트랜지스터를 가진 반도체 메모리장치.