KR0172510B1 - 에스램 셀 및 그 제조방법 - Google Patents

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Abstract

본 발명은 트라이버 트랜지스터 및 엑세스 트랜지스터의 게이트를 동일한 전도층으로 형성하고 엑세스 트랜지스터에 접속되는 워드라인을 다른 전도층으로 형성하는 에스램 셀 레이아웃 방법 및 그 에스램 셀 제조 방법에 관한 것으로, SRAM 셀의 드라이버 트랜지스터의 형성에 제약이 없어짐으로, 드라이브 트랜지스터의 액티브 영역이 크게 향상되고, 부수적으로 앤드 캡 마진 확보의 어려움도 해소되며, 드라이버 트랜지스터의 활성영역 확대에 따라셀 안정성에 여유가 생기므로 엑세스 트랜지스터의 활성영역도 확대가 가능해짐으로써, 결국 셀의 안정성과 셀 전류의 획기적인 증가가 가능하여 소자의 고집적 및 고속동작을 이룰 수 있다.

Description

에스램 셀 및 그 제조방법
제1도는 종래의 일실시예에 따른 SRAM 셀의 주요부분 레이아웃.
제2도는 종래의 다른실시예에 따른 SRAM 셀의 주요부분 레이아웃.
제3도는 본 발명의 일실시예에 따른 SRAM 셀의 주요부분 레이아웃.
제4a도 내지 제4c도는 제3도의 A-A' 단면에 따른 본 발명의 SRAM 셀 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
31 : 액티브 영역 32, 43 : 억세스 트랜지스터 게이트
33, 43' : 드라이버 트랜지스터의 게이트
34,46 : 워드라인 35,45 : 첩촉창
41 : 반도체기판 42 : 필드산화막
44 : 층간절연막
본 발명은 반도체 제조 공정중 에스렘(SRAM: Static Random Access Memory, 이하 SRAM 이라 칭함) 셀 및 그 제조방법에 관한 것이다.
종래의 SRAM 메모리 셀에서는 억세스 트랜지스터의 게이트와 드라이버 트랜지스터의 게이트를 서로 동일한 하나의 폴리실리콘층을 사용하여 형성하는 방법, 또는 억세스 트랜지스터의 게이트와 드라이버 트랜지스터의 게이트를 서로 다른 폴리실리콘층으로 형성하는 방법이 사용되고 이다.
제1도는 종래의 일시리예에 따른 SRAM 셀의 주요부분 레이아웃으로서, 도면에서 11은 액티브 영역, 12는 억세스 트랜짓스터 게이트, 13은 드라이버 트랜지스터 게이트, 14는 워드라인 부위를 각각 나타낸 것으로, 억세스 트랜지스터의 게이트와 드라이버 트랜지스터의 게이트가 동일한 하나의 폴리실리콘층으로 증착된 후 패터닝되어 형성된 상태이다.
그러나, 제1도의 SRAM 셀은, 억세스 트랜지스터의 게이트(12)의 연장선인 워드라인(14)과 드라이버 트랜지스터의 게이트(13)가 분리되어 절연되어야 하기 때문에, 소자가 점차 고집적화되어 갈수록 드라이버 트랜지스터의 액티브 영역(11)이 제약을 받게되며, 이에 의해 셀의 전류가 매우 적게 흐르는 셀을 만들 수밖에 없다.
또한, 게이트로 사용되는 폴리실리콘층이 액티브 영역을 지나 어느 정도 여유를 가지고 필드산화막 상에서 오버랩되는 엔드캡(Endcap)이 충분해야만 소오스/드레인간의 단락을 조절할 수 이는데, 제1도의 SRAM 셀은 드라이버 트랜지스터 게이트(13)가 워드라인(14)과 분리되어야 하기 때문에 엔드캡(도면의 a)이 충분히 확보되지 못하는 관계로, 공정 변화에 따라 소오스/드레인 간에 단락이 발생하는 등 셀의 안정성에 문제가 발생하게 된다.
제2도는 종래의 다른실시예에 따른 SRAM 셀의 주요부분 레이아웃으로서, 도면에서 21은 액티브 영역, 22은 억세스 트랜지스터 게이트, 23은 드라이버 트랜지스터의 게이트, 24는 워드라인 부위를 각각 나타낸 것으로, 드라이버 트랜지스터의 게이트는 제1폴리실리콘층으로 억세스 트랜지스터의 게이트는 제2폴리실리콘층으로 형성된 상태이다.
즉, 억세스 트랜지스터의 게이트(22)와 드라이버 트랜지스터의 게이트(23)를 각각 다른층의 폴리실리콘을 사용함으로써, 드라이버 트랜지스터의 게이트로 사용되는 제1폴리실리콘층(23)이 억세스 트랜지스터의 게이트(22)와 연결되어 역시 제2폴리실리콘층으로 형성된 인접한 워드라인(24)과 충분히 오버랩되도록 하여 엔드캡(도면의 b)을 확보할 수 있다.
그러나, 제2도와 같은 종래의 다른실시예에서는 억세스 트랜지스터와 드라이버 트랜지스터의 게이트 산화막이 서로 다르게 됨으로, 소자 특성의 안정화에 문제점이 발생하게 된다.
따라서, 본 발명은 드라이버 트랜지스터의 엔드캡 마진이 크고 동시에 드라이버 트랜지스터 및 억세스 트랜지스터의 게이트가 동일한 층으로 형성되어 소자의 안정성을 확보된 에스램 셀 및 그 제조방법을 제공함을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 에스램은, 드라이버 트랜지스터 및 억세스 트랜지스터를 구비하는 에스램 셀에 있어서; 상기 드라이버 트랜지스터의 게이트 및 상기 억세스 트랜지스터의 게이트가 동일한 층의 제1전도막으로 형성되고, 상기 제1전도막과 층간절연막을 사이에 두고 형성되는 제2전도막으로 워드라인이 형성되되, 상기 제1전도막의 억세스 트랜지스터 게이트 단부가 소자분리영역 상에서 상기 워드라인과 접속된 것을 특징으로 한다. 그리고, 상기 드라이버 트랜지스터의 앤드캡 확보를 위해 상기 제1전도막을 드라이버 트랜지스터 게이트 단부가 상기 소자분리영역까지 연장되어 형성된 것을 특징으로 한다.
또한 본 발명의 에스렘 제조방법은, 드라이버 트랜지스터 및 억세스 트랜지스터를 구비하는 에스램 셀 제조 방법에 있어서 ; 소자분리막이 형성된 반도체기판상에 제1전도막을 증착한 후 패터닝하여 상기 제1전도막으로 이루어지는 상기 억세스 트랜지스터 및 상기 드라이버 트랜지스터의 각 게이트를 형성하는 제1단계; 전체구조 상부에 층간 절연막을 형성한 후, 상기 억세스 트랜지스터 게이트의 단부가 노출되도록 상기 소자 분리막 상의 상기 층간절연막 일부를 제거하여 접촉창을 형성하는 제2단계; 및 상기 접촉창을 통해 노출된 상기 억세스 트랜지스터 게이트의 단부와 접속되도록 전체구조 상부에 워드라인용 제2전도막을 형성하는 제3단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
제3도는 본 발명의 일실시예에 따른 SRAM 셀의 주요부분 레이아웃으로, 도면에서 31은 액티브 영역, 32는 억세스 트랜지스터 게이트, 33은 드라이버 트랜지스터의 게이트, 34는 워드라인, 부위 35는 첩촉창을 각각 나타낸다.
도면에 도시된 바와 같이 본 발명에 따른 SRAM 셀은 드라이버 트랜지스터 게이트(33) 및 억세스 트랜지스터의 게이트(32)는 동일한 전도막으로 형성된후 각각 절연되도록 디파인되며, 억세스 트랜지스터의 게이트(32)와 연결되는 워드라인(34)이 상기 드라이버 트랜지스터(33)의 게이트 및 억세스 트랜지스터의 게이트(32)로 사용된 전도막과 다른 전도막으로 형성된다.
즉, 드라이버 트랜지스터(33)의 게이트 및 억세스 트랜지스터의 게이트(32)는 공정상에서 제1폴리실리콘막으로 형성되고 워드라인(34)이 상기 제1폴리실리콘막상에 절연막을 사이에 두고 형성되는 제2폴리실리콘막으로 형성된다.
이때, 워드라인(34)은 억세스 트랜지스터의 게이트(32)와 전기적으로 접속되어야 하기 때문에 워드라인(34)으로 사용되는 제2폴리실리콘막은 억세스 트랜지스터의 게이트(32)로 사용되는 제1폴리실리콘막과 콘택되어야 한다.
그래서, 본 발명에서는 소자분리막인 필드산화막상에서 워드라인(34)과 억세스 트랜지스터의 게이트(32)가 콘택되도록 하였다.
즉, 억세스 트랜지스터의 게이트가 액티브 영역(31)을 지나 어느 정도 여유를 가지고 필드산화막 상에서 오버랩되도록 형성한 다음, 필드산화막상에 첩촉창(35)을 형성하여 억세스 트랜지스터의 제1폴리실리콘막에 워드라인 제2폴리실리콘막이 접속되도록 하였다.
그리고, 드라이버 트랜지스터 게이트(33)용 제1폴리실리콘막과 워드라인(34)용 제2폴리실리콘막은 충간절연막에 의해 절연됨으로 드라이버 트랜지스터의 앤드캡(도면의 c)을 충분히 확보할 수 있다.
제4a도 내지 제4c도는 제3도의 A-A' 단면에 따른 본발명의 SRAM 셀 제조 공정도로서, 제4a도 소자분리를 위한 필드산화막(42)이 형성된 반도체기판(41)상에 억세스 트랜지스터 및 드라이버 트랜지스터의 게이트용 제1폴리실리콘막을 형성한 후, 패터닝하여 제1폴리실리콘막으로 이루어진 억세스 트랜지스터 게이트 부위(43) 및 드라이버 트랜지스터의 게이트 부위(43')를 디파인한 상태이다.
상기 억세스 트랜지스터의 게이트(43) 부위의 제1폴리실리콘막은 필드산화막(42) 가장자리에 경사진 부위에 그 단부가 형성되도록 디파인되어 있고, 상기 드라이버 트랜지스터의 게이트(43') 부위 제1폴리실리콘막은 필드산화막(42)까지 충분히 연장되도록 디파인되어 있어 각 트랜지스터의 앤드캡이 충분히 확보되어 있다.
이어서, 제4b도에 도시된 바와 같이 전체 구조 상부에 층간절연막(44)을 형성한 상태에서, 이후에 형성될 워드라인용 제2폴리실리콘막을 억세스 트랜지스터 게이트 부위(43)의 제1폴리실리콘막과 접속시키기 위하여 필드산화막(42)상의 절연막 일부를 제거하여 첩촉창(45)을 형성한다. 이때, 억세스 트랜지스터의 게이트로 앤드캡을 가지고 있어 첩촉창(45) 형성시 억세스 트랜지스터 게이트용 제1폴리실리콘막 단부가 노출된다.
이어서, 제4c도는 전체구조 상부에 제2폴리실리콘막을 증착한후 패터닝하여 워드라인(46)을 디파인한 상태에서, 억세스 트랜지스터의 게이트(43')와 워드라인이 자기 정렬(self-aligned) 방법으로 콘택되어 있다.
이상, 상기 설명과 같이 이루어지는 본 발명은 SRAM 셀의 드라이버 트랜지스터의 게이트와 워드라인과의 디자인 룰(design rule)상의 제약을 개선하므로써, 즉 드라이버 트랜지스터의 형성에 대한 제약을 줄임으로써, 드라이버 트랜지스터의 액티브 영역이 크게 향상되고 부수적으로 앤드캡 마진 확보의 어려움도 해소된다. 결국, 드라이버 트랜지스터의 활성영역 확대에 따라 셀 안정성에 여유가 생기므로써, 억세스 트랜지스터의 활성영역도 확대가 가능해져 셀의 안정성과 셀 전류가 획기적인 증가가 가능하여 소자의 집적도 및 동작속도를 개선할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (6)

  1. 드라이버 트랜지스터 및 억세스 트랜지스터를 구비하는 에스램 셀에 있어서; 상기 드라이버 트랜지스터의 게이트 및 상기 억세스 트랜지스터의 게이트가 동일한 층의 제1전도막으로 형성되고, 상기 제1전도막과 층간절연막을 사이에 두고 형성되는 제2전도막으로 워드라인이 형성되되, 상기 제1전도막의 억세스 트랜지스터 게이트 단부가 소자분리영역 상에서 상기 워드라인과 접속된 것을 특징으로 하는 에스램 셀.
  2. 제1항에 있어서; 상기 드라이버 트랜지스터의 앤드캡 확보를 위해 상기 제1전도막의 드라이버 트랜지스터 게이트 단부가 상기 소자분리영역까지 형성된 것을 특징으로 하는 에스램 셀.
  3. 드라이버 트랜지스터 및 억세스 트랜지스터를 구비하는 에스램 셀 제조 방법에 있어서; 소자분리막이 형성된 반도체기판 상에 제1전도막을 증착한 후 패터닝하여 상기 제1전도막으로 이루어지는 상기 억세스 트랜지스터 및 상기 드라이버 트랜지스터의 각 게이트를 형성하는 제1단계; 전체구조 상부에 층간절연막을 형성한 후, 상기 억세스 트랜지스터 게이트의 단부가 노출되도록 상기 소자분리막 상의 상기 층간절연막 일부를 제거하여 첩촉창을 형성하는 제2단계; 및 상기 첩촉창을 통해 노출된 상기 억세스 트랜지스터 게이트의 단부와 접속되도록 전체구조 상부에 워드라인용 제2전도막을 형성하는 제3단계를 포함하여 이루어진 에스램 셀 제조방법.
  4. 제3항에 있어서; 상기 제1단계에서 상기 억세스 트랜지스터 게이트의 단부가 상기 소자분리막 가장자리의 경사진 부위에 형성되도록 패터닝하는 것을 특징으로 하는 에스램 셀 제조방법.
  5. 제3항에 있어서; 상기 제1단계에서 상기 드라이버 트랜지스터 게이트의 단부가 상기 소자분리막까지 충분히 연장되도록 패터닝하는 것을 특징으로 하는 에스램 셀 제조방법.
  6. 제3항에 있어서; 상기 억세스 트랜지스터 게이트 단부와 상기 워드라인은 자기정렬콘택된 것을 특징으로 하는 에스램 셀 제조방법.
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