KR19980033068A - 고속 회로용의 메모리 쎌 양극성 트랜지스터들을 위한 부유 게이트형 전계 효과 트랜지스터를 가진 반도체 불 휘발성 메모리 장치 및 그의 제작 공정 - Google Patents
고속 회로용의 메모리 쎌 양극성 트랜지스터들을 위한 부유 게이트형 전계 효과 트랜지스터를 가진 반도체 불 휘발성 메모리 장치 및 그의 제작 공정 Download PDFInfo
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Abstract
반도체 플래시 메모리 장치는 메모리 쎌 역할을 하는 부유 게이트형 전계 효과 트랜지스터(15)와, 주변 회로들을 형성하기 위한 전계 효과 트랜지스터(16/18), 및 고속으로 무거운 부하를 구동할 것으로 기대되는 기타 다른 주변 회로들을 형성하기 위한 양극성(bipolar) 트랜지스터(17)를 포함하며, 부유 게이트 전극(15b) 및 이미터 전극들(17d) 양자와 제어 게이트 전극(15c) 및 게이트 전극(16b/18b) 양자가 모두 당해 반도체 플래시 메모리 장치를 제작하는 공정 시퀀스를 간이화시키도록 제 1 의 도핑된 폴리실리콘 및 제 2의 도핑된 폴리실리콘으로부터 패터닝된다.
Description
본원 발명은 반도체 불 휘발성 메모리 장치, 특히 메모리 쎌용의 부유 게이트형 전계 효과 트랜지스터들을 가진 플래시 메모리 장치와 같은 반도체 불 휘발성 메모리 장치 및 그의 제작 공정에 관한 것이다.
반도체 불 휘발성 메모리 장치는 데이터 정보 피스들(pieces)을 유지하기 위한 주기적 재생(refreshing)을 요하지 않으며, 소거가능 프로그램 판독 전용 메모리 장치 및 전기적 소거 가능 PROM이 상기 반도체 불 휘발성 메모리 장치의 전형적인 예들이다. 반도체 플래시 메모리는 전기적 소거 가능 PROM의 일종이며, 데이터 비트들이 손쉽게 메모리 쎌들 모두 또는 메모리 ㅆ 블럭들중 한 블럭으로부터 소거된다.
도 1a 내지 도 1g는 종래 기술의 플래시 메모리를 제작하기 위한 종래 기술의 공정을 도시한다. 당해 종래 기술에 따른 공정은 p-형 실리콘 기판(1)의 준비로 시작된다. 상기 p-형 실리콘 기판(1)의 표면 부분은 두꺼운 전계 산화층(2)을 성장시키기 위해 선택적으로 산화된다. 상기 두꺼운 산화층(2)은 상기 기판의 표면 부분을 활성 영역들로 분리하며, 이 활성 영역들(3a/3b)은 각각 상보형 전계 효과 트랜지스터의 n-채널 인핸스먼트형 전계 효과 트랜지스터 및 메모리 쎌들에 각각 할당된다. p-채널 인핸스먼트형 전계 효과 트랜지스터 및 상기 n-채널 인핸스먼트형 전계 효과 트랜지스터가 협력하여 상기 상보형 트랜지스터를 형성할지라도, 단지 상기 n-채널 인핸스먼트형 전계 효과 트랜지스터만이 도면에 도시된다.
p-형 도우펀트 불순물 및 n-형 도우펀트 불순물이 선택적으로 상기 활성 영역내로 주입되어, p-형 웰(4) 및 n-형 웰(5)을 형성한다. 상기 활성 영역들(3a/3b)은 상기 p-형 웰(4)내에 합체(incorporating)되며, 채널 도핑이 상이 웰들내에 p-형 도우펀트 불순물 및 n-형 도우펀트 불순물을 주입하므로써 실행된다. 터널 게이트 산화막들(6a 및 7a)이 상기 활성 영역들(3a/3b)상에 성장되며 이 산화막들은 이를 통해 Fowler-Nordheim 터널링 전류가 흐를 수 있을 정도로 충분히 얇다. 이 단계의 최종 반도체 구조가 도 1a에 도시된다.
계속해서, 폴리실리콘이 상기 공정에서의 최종 구조의 전체 표면상에 퇴적되며, 폴리실리콘층이 리도그래피 기술을 통해 폴리실리콘 스트립(6b)으로 패터닝된다. 상기 폴리실리콘 스트립(6b)은 도 1b에 도시된 바와 같이 활성 영역(3a)상에 남아 있다.
상기 폴리실리콘 스트립(6b)은 합성 유전체 막 구조(6c)로 커버링되며, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화막이 상기 합성 유전체 막 구조(6c)를 형성한다. 이 단계의 최종 반도체 구조가 도 1c에 도시된다.
상기 합성 유전체 막 구조(6c)를 에칭 마스크로 사용하므로써, 터널 게이트 산화막(7a)이 상기 활성 영역(3b)으로부터 에칭되며, 단지 터널 게이트 산화막(6a)이 상기 활성 영역(3a)상에 남게 된다. 게이트 산화막(7b)이 도 1c에 도시된 바와 같이 상기 활성 영역(3b)상이 10nm 내지 25nm로 성장된다.
계속해서, n-형으로 도핑된 폴리실리콘이 200nm 내지 400nm 두께로 당해 단계의 최종 반도체 구조의 전체 표면상에 퇴적된다. 상기 n-형으로 도핑된 폴리실리콘층은 폴리실리콘 층 및 텅스텐 또는 몰리브덴과 같은 내화성 금속 층의 적층 구조로 대체될 수도 있다.
포토레지스트(photo-resist) 에칭 마스크(도시않됨)가 상기 합성 유전체 막구조(6c)상에 형성되며, 상기 n-형으로 도핑된 폴리실리콘 층이 제어 게이트 전극(6b) 및 n-형으로 도핑된 폴리실리콘 스트립(7c)내에 형성된다. 동일한 포토-레지스트 에칭 마스크를 사용하므로써, 상기 합성 유전체 막 구조(6c) 및 상기 폴리실리콘 스트립이 게이트 절연 구조(6e) 및 부유 게이트 전극(6f)을 형성하도록 연속적으로 에칭된다. 따라서, 상기 제어 게이트 전극(6b), 상기 게이트 절연 구조(6e), 및 상기 부유 게이트 전극(6f)이 상기 터널 산화층(6a)상에 형성되며, 전체로서 게이트 구조(6g)를 구성한다. 포토-레지스트 에칭 마스크가 제거된다.
상기 게이트 구조(6g)를 이온-주입 마스크로서 사용하므로써, n-형 도우펀트 불순물이 상기 활성 영역(3a)내로 주입되며, n-형 소스 영역(6h) 및 n-형 드레인 영역(6j)이 상기 게이트 구조(6g)바로 아래 채널 영역의 양 측면상 활성 영역내에 형성된다. 이 단계에서의 최종 반도체 구조가 도 1d에 도시된다.
계속해서, 포토-레지스트 에칭 마스크(도시않됨)가 상기 단계에서의 최종 반도체 구조상에 형성되며, 상기 n-형으로 도핑된 폴리실리콘 스트립(7c)이 도 1e에 도시된 바와 같은 게이트 전극(7d)을 형성하도록 선택적으로 에칭된다.
상기 게이트 전극(7d)을 이온-주입 마스크로서 사용하므로써, n-형 도우펀트 불순물이 상기 활성 영역(3b)내로 약하게 이온 주입되어, 약하게 도핑된 n-형 영역(7e)을 형성한다. 실리콘 산화물이 100nm 내지 200nm 두께로 상기 단계의 최종 반도체 구조의 전체 표면상에 퇴적되며, 상기 실리콘 산화층은 에칭 마스크 없이 이방성으로 에칭된다. 결과적으로, 측벽 스페이서들(6k 및 7f)이 상기 게이트 구조(6g)의 양 측 표면들 및 상기 게이트 전극(7d)의 양 측 표면들상에 형성된다.
상기 게이트 전극(7d) 및 상기 측벽 스페이서들(7f)을 이온-주입 마스크로서 사용하므로써, n-형 도우펀트 불순물이 상기 활성 영역(3d)내로 강하게 이온 주입되어, 도 1f에 도시된 바와 같은 강하게 도핑된 n-형 소스 영역(7g) 및 강하게 도핑된 n-형 드레인 영역(7h)을 형성한다.
상기 터널 게이트 산화층(6a), 상기 게이트 구조(6g), 상기 n-형 소스 영역(6h), 상기 n-형 드레인 영역(6j), 및 상기 측벽 스페이서들(6k)이 협력하여 부동 게이트형 전계 효과 트랜지스터를 형성하고, 한 부유 게이트형 전계 효과 트랜지스터가 한 데이터 비트를 저장한다. 따라서, 상기 부유 게이트형 전계 효과 트랜지스터는 한 메모리 쎌(6) 역할을 한다. 한편, 상기 게이트 산화 층(7b), 상기 게이트 전극(7d), 상기 측벽 스페이서들(7f), 상기 약하게 도핑된 n-형 영역(7e), 및 상기 강하게 도핑된 n-형 소스/드레인 영역(7g/7h)이 전체로서 n-채널 인핸스먼트형 전계 효과 트랜지스터(7)를 구성한다.
절연체가 상기 부유 게이트형 전계 효과 트랜지스터(6) 및 상기 n-채널 인핸스먼트형 전계 효과 트랜지스터(7)상에 퇴적되며, 상기 부유 게이트형 전계 효과 트랜지스터(6) 및 상기 n-채널 인핸스먼트형 전계 효과 트랜지스터(7)가 층간(inter-level) 절연층(8a)으로 커버링된다. 접촉 홀들이 상기 층간 절연층(8a)내에 형성되며, 상기 소스/드레인 영역(6h/6j/7g/7h), 및 게이트 전극(7d)이 상기 접촉 홀들에 대해 노출된다. 알루미늄과 같은 도전성 금속이 상기 최종 반도체 구조의 전체 표면상에 퇴적된다. 상기 알루미늄이 상기 접촉 홀들을 충전하며, 알루미늄 층내로 부어진다. 포토-레지스트 에칭 마스크(도시않됨)가 상기 알루미늄 층상에 패터닝되며, 상기 알루미늄이 도 1g에 도시된 바와 같이 금속 와이어링(9)으로 형성된다. 상기 포토-레지스트 에칭 마스크가 제거된다.
다수의 메모리 쎌들(6)이 한 메모리 ㅆ 어레이를 형성하고, 상보형 트랜지스터가 상기 메모리 ㅆ 어레이로부터 한 메모리 ㅆ을 선택하기 위한 어드레스 리코더와 같은 주변 회로의 일부분을 형성한다. 상기 반도체 불 휘발성 메모리 장치를 위한 필요 조건중 하나는 데이터 저장 밀도를 증가시키는 것이다. 기타 다른 필요 조건으로는 액세싱 속도를 증가시키는 것과 전력 소모를 감소시키는 것이다.
상기 n-채널 인핸스먼트형 전계 효과 트랜지스터(7) 및 그와 관련된 p-채널 인핸스먼트형 전계 효과 트랜지스터가 커질 경우, 그 주변 회로는 비교적 높은 속도에서 소정의 타스크를 달성하여 그 액세싱 속도가 개선된다. 그러나, 큰 전계 효과 트랜지스터는 넓은 점유 면적을 차지하여, 집적 밀도 및 그에 따른 데이터 저장밀도를 감소시킨다.
미심사된 일본 특허 출원 공보 제 63-3452 호는 양극성 트랜지스터를 고속회로 부품으로 사용할 것을 제안한다. 상기 미심사된 일본 특허 출원 공보에 개시된 양극성 트랜지스터는 한 전기적 소거가능 PROM 쎌에 접속된 정적 랜덤 액세스 메모리 ㅆ의 구동기 역할을 한다. 상기 양극성 트랜지스터는 고속에서 다량의 전류를 구동하며, 상기 큰 전계 효과 트랜지스터의 점유 면적보다 좁은 점유 면적을 차지한다. 그러나, 상기 양극성 트랜지스터는 복잡한 공정 시퀀스를 통해 제작되며 상기 종래 기술에 따른 반도체 불 휘발성 메모리 장치의 생산 비용이 증가된다. 상기 미심사된 일본 특허 출원 공보는 상기 양극성 트랜지스터 및 상기 부품 전계 효과 트랜지스터가 어떻게 제작되는가에 대해선 교시하고 있지 않다. 이 때문에, 상기 양극성 트랜지스터들 및 부품 전계 효과 트랜지스터들을 독립적으로 제작하는 것이 당연하다.
그러므로, 본원 발명의 중요한 목적은 액세싱 속도를 감소시키지 않고 큰 데이터 저장 밀도를 가진 반도체 불 휘발성 메모리 장치를 제공하는 것이다.
본원 발명의 또 다른 목적은 상기 반도체 불 휘발성 메모리 장치를 제작하기 위한 간이한 공정을 제공하는 것이다.
상기 목적을 달성하기 위해, 본원 발명은 한 양극성 트랜지스터로 큰 전계 효과 트랜지스터를 대체하는 것을 제안하고 있다.
본원 발명의 한 양상에 따라, 한 반도체 기판상에 제작된 반도체 불 휘발성 메모리 장치가 제공되며, 이 메모리 장치는, 한 메모리 쎌 역할을 하는 부품 게이트형 전계 효과 트랜지스터로서, 상기 반도체 기판 일부분 안의 제 1 채널 형성 영역을 커버링하는 제 1 게이트 절연 층과, 상기 제 1 게이트 절연 층상에 형성되며 제 1 전도층의 제 1 부분에 의해 제공되는 부유 게이트 전극과, 상기 부유 게이트 전극상에 형성된 제 2 게이트 절연 층과, 상기 제 2 게이트 절연 층상에 형성되며 제 2 도전층의 제 1 부분에 의해 제공되는 제어 게이트 전극, 및 상기 제 1 부분내의 제 1 채널 형성 영역의 양 측면상에 형성된 제 1 소스 영역 및 제 1 드레인 영역을 포함하는 부유 게이트형 전계 효과 트랜지스터와; 한 주변 회로의 일부분을 형성하는 제 1 전계 효과 트랜지스터로서, 상기 제 1 부분으로부터 분리된 상기 반도체 장치의 제 2 부분내의 제 2 채널 형성 영역을 커버링하는 제 3 게이트 절연층과, 상기 제 3 게이트 절연층상에 형성된 제 1 게이트 전극, 및 상기 제 2 부분 내의 상기 제 2 채널 형성 영역의 양측면상에 형성된 제 2 소스 영역 및 제 2 드레인 영역을 포함하는 제 1 전계 효과 트랜지스터; 및 상기 주변 회로보다 고속에서 동작가능한 다른 주변 회로의 일부분을 형성하는 양극성 트랜지스터로서, 상기 제 1 및 제 2 부분으로부터 분리된 상기 반도체 기판의 제 3 부분안에 형성된 콜렉터 영역과, 상기 콜렉터 영역내에 형성된 베이스 영역과, 상기 베이스 영역내에 형성된 이미터 영역, 및 상기 이미터 영역과 접촉된 상태를 유지하며 상기 제 1 도전층의 제 2 부분에 의해 제공되고 도우펀트 농도에 있어서 상기 부유 전극보다 높은 이미터 전극을 포함하는 양극성 트랜지스터를 구비한다.
본원 발명의 다른 양상에 따라, 반도체 불 휘발성 메모리 장치 제작 공정은, 한 부유 게이트형 전계 효과 트랜지스터에 할당된 최소한 하나의 제 1 활성 영역과 제 1 채널 도전형을 가진 제 1 전계 효과 트랜지스터에 할당된 제 2 활성 영역 및 양극성 트랜지스터에 할당된 제 3 활성 영역을 보유하는 다수의 활성 영역들과, 최소한 상기 제 1, 제 2, 및 제 3 활성 영역들을 커버링하는 제 1 절연층, 및 상기 제 3 활성 영역내에 형성된 베이스 영역을 가진 한 반도체 구조를 준비하는 단계와; 상기 반도체 구조의 전체 표면상에 제 1 도전층을 퇴적시키는 단계와; 상기 제 1 도전층을 제 1 도전형 스트립, 및 상기 제 1 절연 층내에 형성된 이미터 접촉 홀을 통해 상기 베이스 영역과 접촉 상태를 유지하고 있는 이미터 전극으로 패터닝하는 단계와; 상기 제 1 도전형 스트립, 및 상기 이미터 전극을 커버링하도록 제 2 절연층을 퇴적시키는 단계와; 이전 단계에서의 최종 반도체 구조의 전체 표면상에 제 2 도전층을 퇴적시키는 단계와; 상기 제 2 도전층을 제어 게이트 전극, 및 상기 제 1 전계 효과 트랜지스터의 제 1 게이트 전극으로 패터닝하는 단계와; 상기 절연층 및 상기 제 1 도전형 스트립을 게이트 절연 층 및 이 게이트 절연층 아래의 부유 게이트 전극으로 연속해서 패터닝하는 단계; 및 상기 부유 게이트형 전계 효과 트랜지스터, 상기 제 1 전계 효과 트랜지스터, 및 상기 양극성 트랜지스터를 완성하는 단계를 포함한다.
도 1a 내지 도 1g는 반도체 플래시 메모리 장치를 제작하기 위한 종래 공정을 도시하는 횡단면도.
도 2는 본원 발명에 따른 반도체 불 휘발성 메모리 장치의 구조를 도시하는 횡단면도.
도 3a 내지 도 3e는 도 2에 도시된 반도체 불 휘발성 메모리 장치의 구조를 제작하기 위한 공정을 도시하는 횡단면도.
도 4는 본원 발명에 따른 다른 반도체 불 휘발성 메모리 장치의 구조를 도시한 횡단면도.
도 5a 내지 도 5e는 도 4에 도시된 반도체 불 휘발성 메모리 장치를 제작하기 위한 공정을 도시하는 횡단면도.
*도면의 주요 부분에 대한 부호의 설명*
15 : 부유 게이트형 전계 효과 트랜지스터15b : 부유 게이트 전극
15c : 제어 게이트 전극16/18 : 전계 효과 트랜지스터
16b/18b : 게이트 전극17 : 양극성 트랜지스터
17d : 이미터 전극
이하, 첨부된 도면을 참조하여 본원 명세서를 보다 상세히 기술하겠다.
[제 1 실시예]
첨부된 도면들중 도 2에 대해 언급하건대, 예컨대, 본원 발명을 구현하는 반도체 플래시 메모리 장치와 같은 반도체 불 휘발성 메모리 장치가 p-형 반도체 기판(10)상에 제작된다. p-형 웰(12) 및 n-형 웰(13)이 상기 p-형 반도체 기판(11)의 표면 부분내에 형성되고, 두꺼운 전계 산화층(14)이 상기 p-형 웰(12) 및 상기 n-형 웰(13)을 활성 영역들로 분할한다. 이 경우, 상기 두꺼운 전계 산화 층(14)은 두께가 400nm 내지 600nm 범위에 존재한다. p-형 활성 영역(12a/12b)이 부유 게이트형 전계 효과 트랜지스터(15) 및 n-채널 인핸스먼트형 전계 효과 트랜지스터(16)에 할당되며, n-형 활성 영역(13a/13b)이 n-p-n 양극성 트랜지스터(17) 및 n-채널 인핸스먼트형 전계 효과 트랜지스터(18)에 할당된다.
부유 게이트형 전계 효과 트랜지스터(15)는 터널 게이트 산화 층(15a), 이 터널 게이트 산화 층(15a)상에 형성된 부유 게이트 전극(15b), 이 부유 게이트 전극(15b)상에 형성된 제어 게이트 전극(15c), 및 상기 부유 게이트 전극(15b)과 상기 제어 게이트 전극(15c)사이에 개재된 절연 막 구조(15d)를 포함한다. 이 경우, 터널 게이트 산화 층(15a)은 8nm 내지 15nm의 두께를 가지며, 상기 부유 게이트 전극(15b)은 150nm 내지 400nm 두께를 갖는다. 산화물층, 질화물층, 및 산화물층이 상기 부유 게이트 전극(15b)상에 적층되어, 서로 협력하여 상기 절연 막 구조(15d)를 형성한다. 상기 제어 전극(15c)은 n-형 도핑된 폴리실리콘으로 형성되며, 200nm 내지 400nm 범위의 두께를 갖는다. 터널 게이트 산화물층(15a), 부유 게이트 전극(15b), 절연 막 구조(15d), 제어 게이트 전극(15c)은 전체로서 게이트 구조(15e)를 구성하며 한 도전형 채널이 상기 게이트 구조(15e) 아래에 발생한다. 측벽 스페이서(15f)들이 상기 게이트 구조(15e)의 양 측면상에 형성되며 n-형 소스 영역(15g) 및 n-형 드레인 영역(15h)이 상기 활성 영역내에 형성되며 상기 도전형 채널이 n-형 소스 영역(15g)과 n-형 드레인 영역(15h)을 연결한다. 상기 부유 게이트형 전계 효과 트랜지스터(15)는 메모리 쎌 역할을 한다.
n-채널 인핸스먼트형 전계 효과 트랜지스터(16)는 한 게이트 산화물층(16a), 이 게이트 산화물층(16a)상에 형성된 게이트 전극(16b), 이 게이트 전극(16b)의 양 측면상에 형성된 측벽 스페이서들(16c), 약하게 도핑된 소스/드레인 영역들(16d/16e), 및 강하게 도핑된 소스/드레인 영역들(16f/16g)을 포함한다. 상기 약하게 도핑된 소스/드레인 영역들(16d/16e)은 상기 게이트 전극들(16b)의 측 표면과 함께 정렬되며, 상기 강하게 도핑된 소스/드레인 영역들(16f/16g)은 상기 측벽 스페이서(16c)와 함께 정렬된다. 상기 게이트 산화 층(16a)은 25nm 두께를 갖는다.
p-채널 인핸스먼트형 전계 효과 트랜지스터(18)는 게이트 산화물층(18a), 이 산화물층(18a)상의 게이트 전극(18b), 이 게이트 전극(18b)의 양 측면상에 형성된 측벽 스페이서들(18c), 상기 게이트 전극(18b)의 측 표면과 함께 정렬된 약하게 도핑된 소스/드레인 영역들(18d/18e), 및 상기 측벽 스페이서(18c)와 함께 정렬된 강하게 도핑된 소스/드레인 영역들(18f/18g)을 포함한다. 상기 게이트 산화 층(18a), 상기 게이트 전극(18b), 및 상기 측벽 스페이서들(18c)은 상기 게이트 산화층(16a), 상기 게이트 전극(16b), 및 상기 측벽 스페이서(16c)와 함께 동시에 형성된다. 그러나, 포토-레지스트 이온 주입 마스크들이 교대로 상기 약하게 도핑된 소스/드레인 영역들(18d/18e) 및 상기 약하게 도핑된 소스/드레인 영역들(16d/16e)을 커버링하며, 상기 n-형 도우펀트 불순물 및 상기 p-형 도우펀트 불순물이 각각 선택적으로 상기 약하게 도핑된 소스/드레인 영역들(16d/16e) 및 상기 약하게 도핑된 소스/드레인 영역들(18d/18e)내로 주입된다. 마찬가지로, 강하게 도핑된 소스/드레인 영역들(18f/18g) 및 상기 강하게 도핑된 소스/드레인 영역들(16f/16g)이 교대로 포토-레지스트 이온 주입 마스크들로 커버링되며, 상기 n-형 도우펀트 불순물 및 상기 p-형 도우펀트 불순물이 선택적으로 상기 강하게 도핑된 소스/드레인 영역들(16f/16g) 및 상기 강하게 도핑된 소스/드레인 영역들(18f/18g) 내로 주입된다.
상기 n-p-n 양극성 트랜지스터(17)는 p-형 베이스 영역(17a), 이 베이스 영역(17a) 내에 개재된 n-형 이미터 영역(17b), 및 상기 p-형 베이스 영역(17a)에 인접하는 p-형 그래프트 베이스 영역(17c)을 포함한다. 상기 n-형 웰(13)은 n-형 콜렉터 역할을 한다. 상기 이미터 영역(17b)이 상기 강하게 도핑된 p-형 소스/드레인 영역들(16f/16g)과 함께 형성되고, 상기 그래프트 베이스 영역(17c)은 상기 강하게 도핑된 p-형 소스/드레인 영역들(18g/18g)과 함께 형성된다. 상기 n-p-n 양극성 트랜지스터(17)는 또한 상기 n-형 이미터 영역(17b)과 접촉 상태를 유지하고 있는 n-형 이미터 전극(17d)을 포함하며, 절연층(17e)이 상기 p-형 베이스 영역(17a)으로부터 이미터 전극(17d)이 일정한 간격을 유지하도록 형성된다. 상기 이미터 전극(17d) 및 상기 부유 게이트 전극(15b)이 동시에 폴리실리콘 층으로부터 형성된다. 그러나, 상기 이미터 전극(17d)이 상기 부유 게이트 전극(15b)보다 도우펀트 농도에 있어서 강한데, 왜냐하면 상기 n-형 도우펀트 불순물일이 동시에 상기 강하게 도핑된 n-형 소스/드레인 영역들(16f/16g) 및 상기 이미터 전극(17d)내로 주입되기 때문이다. 상기 강하게 도핑된 n-형 도우펀트 불순물은 상기 이미터 전극(17d)으로부터 상기 이미터 영역(17b)으로 확산된다. 상기 이미터 영역(17b)의 도우펀트 농도는 1×1020 atom/㎤ 정도이다. 한편, 소거 속도 및 데이터 홀딩 특성들은 상기 부유 게이트 전극(15b)의 도우펀트 농도에 의해 영향을 받으며, 이 부유 게이트 전극(15b)의 도우펀트 농도는 1×1019atom/㎤ 내지 5×1019atom/㎤ 범위에 존재한다.
본 반도체 불 휘발성 메모리 장치는 또한 층간 절연층(19)을 포함하며, 상기 부유 게이트형 전계 효과 트랜지스터(15), 상기 n-채널 인핸스먼트형 전계 효과 트랜지스터(16), 상기 n-p-n형 양극성 트랜지스터(17), 및 상기 p-채널 인핸스먼트형 전계 효과 트랜지스터(18)는 상기 층간 절연층(19)에 의해 커버링된다. 상기 층간 절연층(19)은 실리콘 산화물로 형성되며, 이는 500nm 내지 1000nm의 두께를 갖는다.
접촉 홀들(19a)은 상기 층간 절연층(19)내에 형성되며, 금속 와이어링(20)이 선택적으로 상기 소스/드레인/영역들(15g/15h/16f/16g/18f/18g), 상기 전극(15c,16b/17d/18b), 상기 그래프트 베이스(17c), 및 콜렉터(13)에 연결된다. 이 경우, 상기 n-채널 인핸스먼트형 전계 효과 트랜지스터(16) 및 상기 p-채널 인핸스먼트형 전계 효과 트랜지스터(18)는 협력하여 상보형 트랜지스터를 형성하며, 상기 상보형 트랜지스터는 주변 회로의 일부분을 형성한다. 상기 양극성 트랜지스터(17)는 또한 어드레스 디코더와 같은 다른 주변 회로의 일부분을 형성하며 이 양극성 트랜지스터에 의해 제공되는 주변 호로는 상기 상보형 트랜지스터에 의해 제공되는 주변 회로보다 고속으로 동작하는 것으로 예상된다.
상기 양극성 트랜지스터(17)는 점유 면적을 증가시키지 않고 고속의 주변 회로들을 위해 고속으로 무거운 부하를 구동한다.
계속해서, 도 3a 내지 도 3e를 참조하여 반도체 불 휘발성 메모리 장치를 제작하는 공정이 설명된다. 상기 p-채널 인핸스먼트형 전계 효과 트랜지스터(18)가 상기 도면에 도시되어 않을 지라도, 상기 p-채널 인핸스먼트형 전계 효과 트랜지스터(18)는 상기 n-채널 인핸스먼트형 전계 효과 트랜지스터(16)와 유사하게 제작된다.
본 공정은 p-형 반도체 기판(10)의 준비로 시작한다. 상기 p-형 반도체 기판(10)이 선택적으로 산화되며, 두꺼운 전계 산화층(14)이 상기 p-형 반도체 기판(10)의 표면 부분상에서 400nm 내지 600nm 두께로 성장된다. 포토-레지스트 이온 주입 마스크(도시않됨)가 이 단계에서의 최종 반도체 구조상에 패터닝되어, 소정의 영역을 p-형 도우펀트 불순물에 대해 노출시킨다. 상기 p-형 도우펀트 불순물이 p-형 웰(12)을 형성한다. 상기 포토-레지스트 이온 주입 마스크가 제거되며, 다른 포토-레지스트 이온 주입 마스크(도시않됨)가 본 단계에서의 최종 반도체 구조상에서 패터닝된다. 상기 포토-레지스트 이온 주입 마스크는 다른 영역을 n-형 도우펀트 불순물에 대해 노출시키며, 이 n-형 도우펀트 불순물은 n-형 웰(13)을 형성한다. 상기 두꺼운 전계 산화층(14)은 각각 상기 p-웰(12)내의 상기 부유 게이트 전계 효과 트랜지스터(15) 및 n-채널 인핸스먼트형 전계 효과 트랜지스터(16)에 할당된 활성 영역들, 및 각각 상기 n-웰(13)내의 상기 양극성 트랜지스터(17) 및 상기 p-채널 인핸스먼트형 전계 효과 트랜지스터(18)에 할당되는 활성 영역들을 한정한다.
채널 도핑이 각각 상기 전계 효과 트랜지스터(15/16/17)의 한계 레벨을 적절한 값들로 조절하기 위해 실행된다. 베이스 영역(17a)이 상기 채널 도핑동안 형성된다. 실리콘 산화층이 8nm 내지 15nm 두께로 활성 영역들상에 성장되며, 이 활성 영역들은 각각 얇은 실리콘 산화물층들(21)로 커버링된다. 가장 좌측 활성 영역내의 얇은 산화물층(21)은 터널 게이트 산화물층(15a) 역할을 하며, 베이스 영역(17a)상의 얇은 실리콘 산화물층(21)은 절연층(17e) 역할을 한다. 한 이미터 접촉홀이 상기 절연층(17e)내에 형성된다. 가볍게 도핑된 n-형 폴리실리콘이 150nm 내지 400nm 두께로 이 단계에서의 최종 반도체 구조의 전체 표면상에 퇴적되며, 포트-레지스트 에칭 마스크(도시않됨)가 약하게 도핑된 n-형 폴리실리콘층상에 제공된다. 상기 약하게 도핑된 n-형 폴리실리콘 층이 도 3a에 도시된 바와 같은 폴리실리콘 스트립(22) 및 이미터 전극(17d)을 남기도록 부분적으로 에칭된다.
계속해서, 폴리실리콘 스트립(22) 및 이미터 전극(17d)이 합성 유전체막(23 및 24)으로 커버링된다. 이 경우, 실리콘막들 사이에 개재된 실리콘 질화막이 각각 상기 합성 유전체 막(23 및 24) 역할을 한다. 상기 유전체 막들(23 및 24)이 다음과 같이 형성될 수 있다. 폴리실리콘 스트립(22)의 표면 부분 및 이미터 전극(17d)의 표면 부분이 산화되며, 실리콘 질화물이 상기 실리콘 산화 막상에 퇴적된다. 상기 실리콘 질화막들의 표면들이 3-레벨의 합성 유전 막들(23/24)을 형성하기 위해 산화된다.
상기 합성 유전 막들(23/24)을 에칭 마스크로서 사용하므로써, 실리콘 산화물층(21)이 상기 전계 효과 트랜지스터(16/18) 및 양극성 트랜지스터(17)에 대한 활성 영역으로부터 에칭되며, 실리콘 산화물이 실리콘 산화 층들(25)을 형성하기 위해 노출된 활성 영역들상에 10nm 내지 25nm의 두께로 성장된다. 상기 전계 효과 트랜지스터(16/18)에대한 활성 영역들상의 실리콘 산화 층들(25)은 상기 게이트 산화물층들(16a/18a) 역할을 한다. 이 단계에서의 최종 반도체 구조가 도 3b에 도시된다.
n-형으로 도핑된 폴리실리콘이 200nm 내지 400nm 두께로 상기 최종 반도체 구조의 전체 표면상에 퇴적되며, 상기 합성 유전체 막들(23/24), 두꺼운 전계 산화층(14), 및 상기 실리콘 산화 층(25)이 n-형으로 도핑된 폴리실리콘 층으로 커버링된다.
포트-레지스트 에칭 마스크(도시않됨)가 상기 n-형으로 도핑된 폴리실리콘 층상에 패터닝되며, n-형으로 도핑될 폴리실리콘 층이 제어 게이트 전극(15c) 및 n-형으로 도핑된 폴리실리콘 스트립(26)을 남기도록 선택적으로 에칭된다. 상기 포트-레지스트 에칭 마스크를 사용하므로써, 상기 합성 유전체 막(23) 및 상기 n-형으로 도핑된 폴리실리콘 스트립(22)이 더욱 에칭되며, 결국 게이트 구조(15e)가 상기 터널 게이트 산화 층(15a)상에 형성된다. 상기 포트-레지스트 에칭 마스크가 제거된다.
상기 게이트 구조(15e)를 에칭 마스크로 사용하므로써, n-형 도우펀트 불순물이 상기 부유 게이트형 전계 효과 트랜지스터(15)에 할당된다. 상기 n-형 도우펀트 불순물이 열 처리에 의해 활성화되며, 그에 따라 도 3c에 도시된 바와 같이 n-형 소스 영역(15g) 및 n-형 드레인 영역(15h)을 형성하게 된다.
포트-레지스트 에칭 마스크(도시않됨)가 상기 n-형을 도핑된 폴리실리콘 스트립(26)상에 형성되며, 이 n-형으로 도핑된 폴리실리콘 스트립(26)은 상기 게이트 전극(16b/18b)으로 패터닝된다. 상기 실리콘 산화층들(25) 및 합성 유전체막(24)은 상기 이미터 전극(17d), 상기 p-형 웰(12), 및 상기 n-형 웰(13)을 당해 에칭단계동안 부식액으로부터 보호한다. 상기 포트-레지스트 에칭 마스크는 제거된다. 이 단계의 최종 반도체 구조가 도 3d에 도시된다. 계속해서, 포토-레지스트 마스크(도시않됨)가 패터닝되며, 그에 따라 n-채널 인핸스먼트형 전계 효과 트랜지스터(16)에 대한 활성 영역이 포토-레지스트 이온 주입 마스크의 개구에 대해 노출된다. 그러나, p-채널 인핸스먼트형 전계 효과 트랜지스터(18)를 위한 활성 영역이 포토-레지스트 이온 주입 마스크에 의해 커버링된다. n-형 도우펀트 불순물이 상기 활성 영역내에 이온 주입되며, 그에 따라 약하게 도핑된 n-형 소스/드레인 영역(16d/16e)이 상기 게이트 전극(16b)과 함께 자기 정렬 방식으로 형성된다. 상기 포토-레지스트 이온 주입 마스크는 제거된다.
다른 포토-레지스트 이온 주입 마스크(도시않됨)가 패터닝되며, 그에 따라 상기 p-채널 인핸스먼트형 전계 효과 트랜지스터(18)를 위한 활성 영역이 상기 포토-레지스트 이온 주입 마스크의 개구에 대해 노출된다. 그러나, 상기 n-채널 인핸스먼트형 전계 효과 트랜지스터(16)에 대한 활성 영역이 상기 포토-레지스트 이온 주입 마스크로 커버링된다. p-형 도우펀트 불순물이 상기 활성 영역으로 주입되며, 약하게 도핑된 p-형 소스/드레인 영역(18d/18e)이 상기 게이트 전극(18b)과 함께 자기 정렬 방식으로 형성된다. 상기 포토-레지스트 이온 주입 마스크가 제거된다.
실리콘 산화물이 화학 증착법을 사용하여 상기 최종 반도체 구조의 전체 표면상에 100nm 내지 200nm 두께로 퇴적되며, 그에 따라 실리콘 산화물층이 에칭 마스크없이 이방성으로 에칭된다. 측벽 스페이서(15f, 16c, 및 17f)가 상기 게이트 전극(15e)의 측 표면, 상기 게이트 전극들(16b)의 측 표면들, 및 상기 이미터 전극(17d)의 측 표면들상에 형성되며, 상기 합성 유전체 막(24)이 상기 이미터 전극(17d)의 상부 표면으로부터 제거된다.
계속해서, 포토-레지스트 이온 주입 마스크(도시않됨)가 패터닝되며, 상기 n-채널 인핸스먼트형 전계 효과 트랜지스터(16)를 위한 활성 영역 및 상기 이미터 전극(17d)이 상기 포토-레지스트 이온 주입 마스크에 대해 노출된다. 그러나, p-채널 인핸스먼트형 전계 효과 트랜지스터(18)가 상기 포토-레지스트 이온 주입 마스크에 의해 커버링된다. n-형 도우펀트 불순물이 상기 활성 영역 및 상기 이미터 전극(17d)내로 이온 주입된다.. 상기 강하게 도핑된 n-형 소스/드레인 영역들(16f/16g)이 상기 측벽 스페이서(16c)와 함께 자기 정렬 방식으로 형성되며, 상기 이미터 전극(17)이 상기 n-형 도우펀트 불순물로 강하게 도핑된다. 상기 포토-레지스트 이온 주입 마스크는 제거된다. 다른 포토-레지스트 마스크(도시않됨)가 패터닝되며, 그에 따라 p-채널 인핸스먼트형 전계 효과 트랜지스터(18)에 대한 활성 영역, 및 상기 베이스 영역(17a)의 우측 부분이 상기 포토-레지스트의 개구에 대해 노출된다. 그러나, 상기 n-채널 인핸스먼트형 전계 효과 트랜지스터(16)에 대한 활성 영역 및 이미터 전극(17d)이 상기 포토-레지스트 이온 주입 마스크에 의해 커버링된다. p-형 도우펀트 불순물이 상기 활성 영역 및 우측 부분으로 이온 주입되며, 그에 따라 강하게 도핑된 p-형 소스/드레인 영역들(18f/18g)이 게이트 전극(18b)의 양 측면상에 측벽 스페이서들과 함께 자기-정렬 방식으로 형성되며, 그래프트 베이스 영역(17c)이 상기 베이스 영역(17b)의 우측면상에 형성된다. 상기 포토-레지스트 이온 주입 마스크가 제거된다. 이 단계의 최종 반도체 구조가 도 3e에 도시된다.
절연 물질이 상기 단계의 최종 반도체 구조상에 500nm 내지 1000nm 두께로 퇴적되며, 부유 게이트형 전계 효과 트랜지스터(15), n-채널 인핸스먼트형 전계 효과 트랜지스터(16), 상기 n-p-n혀 양극성 트랜지스터(17), 및 p-채널 인핸스먼트형 전계 효과 트랜지스터(18)가 층간 절연층(19)에 의해 커버링된다.
포트-레지스트 에칭 마스크(도시않됨)가 상기 층간 절연층(19)상에 형성되며, 이 층간 절연층(19)은 접촉 홀들(19a)을 형성하도록 선택적으로 에칭된다. 상기 포트-레지스트 에칭 마스크가 제거된다.
알루미늄과 같은 도전형 금속이 본 단계에서의 최종 반도체 구조의 전체 표면상에 퇴적되며, 포트-레지스트 에칭 마스크가 상기 알루미늄 층상에 패터닝된다. 상기 알루미늄층이 선택적으로 에칭되어, 금속 와이어링(20)이 도 2에 도시된 바와 같이 형성된다.
전술된 내용으로부터 인지되는 바와 같이, 상기 부유 게이트 전극(15b) 및 상기 이미터 전극(17d)이 동일한 n-형으로 도핑된 폴리실리콘 층으로부터 형성되며, 상기 제어 게이트 전극(15c) 및 상기 게이트 전극(16b/18b)이 동일한 n-형으로 도핑된 폴리실리콘층으로부터 패터닝되다. 따라서, 상기 n-형으로 도핑된 폴리실리콘의 퇴적 단계가 상기 부유 게이트 전극(16b)에 대한 제작 공정과 상기 n-p-n 양극성 트랜지스터(17)에 대한 제작 공정사이와, 상기 부유 게이트형 전계 효과 트랜지스터(15)에 대한 제작 공정과 상기 n-채널/p-채널 인핸스먼트형 전계 효과 트랜지스터(16/18)에 대한 제작 공정 사이에서 공유되며, 그에 따라 본 반도체 불 휘발성 메모리 장치에 대한 공정 시퀀스가 간이화된다.
더욱이, 강하게 도핑된 n-형 소스/드레인 영역(16f/16g)과 이미터 전극(17d)에 대한 이온-주입 단계, 및 강하게 도핑된 p-형 소스/드레인 영역(18f/18g)과 그래프트 베이스 영역(17c)에 대한 이온-주입 단계가 n-채널 인핸스먼트형 전계 효과 트랜지스터(16/18) 및 상기 양극성 트랜지스터(17)에 대한 제작 공정사이에 공유된다. 때문에, 본 반도체 불 휘발성 메모리 장치에 대한 제작 공정이 보다 간이화된다.
[제 2 실시예]
도 4는 본원 발명을 구현하는 다른 반도체 불 휘발성 메모리 장치를 도시한다. 본 반도체 불 휘발성 메모리 장치는 p-형 실리콘 기판(41)상에 제작되며, p-형 웰(41a) 및 n-형 웰(41b)이 상기 p-형 실리콘 기판(41)의 표면내에 형성된다. 두꺼운 전계 산화 층(41c)이 상기 p-형 웰(41a) 및 상기 n-형 웰(41b)내의 활성 영역들을 한정한다.
본 실시예에 따른 반도체 불 휘발성 메모리 장치는 메모리 쎌들 역할을 하는 부유 게이트형 전계 효과 트랜지스터들, 주변 회로들을 위한 전계 효과 트랜지스터들, 및 어드레스 리코더들과 같은 고속 주변 회로들을 위한 양극성 트랜지스터들을 구비한다. 그러나, 도 4는 단지 하나의 부유 게이트형 전계 효과 트랜지스터(42)와, 단지 하나의 n-채널 인핸스먼트형 전계 효과 트랜지스터(43), 및 단지 하나의 n-p-n형 양극성 트랜지스터(44)만을 도시한다. 상기 n-채널 인핸스먼트형 전계 효과 트랜지스터(43)가 p-채널 인핸스먼트형 전계 효과 트랜지스터와 함께 상보형 트랜지스터를 형성할지라도, 상기 n-형 인핸스먼트형 전계 효과 트랜지스터는 간이성을 위해 도 4에서 삭제된다.
부유 게이트형 전계 효과 트랜지스터(42), 및 상보형 트랜지스터 즉 n-채널 인핸스먼트형 전계 효과 트랜지스터(43) 및 p-채널 인핸스먼트형 전계 효과 트랜지스터의 결합은 제 1 실시예의 대응하는 부분들과 유사하며, 이 때문에 이들 전계 효과 트랜지스터(42/43)의 영역들, 층들, 및 전극들은 더 이상의 상세한 설명없이 상기 제 1 실시예의 전계 효과 트랜지스터(15,16)의 대응하는 영역들, 대응하는 층들, 및 대응하는 전극들을 나타내는 참조 번호로 라벨링된다.
상기 양극성 트랜지스터(44)는 강하게 도핑된 콜렉터 접촉 영역(44a) 및 콜렉터 전극(44b)을 제외하곤 상기 제 1 실시예의 양극성 트랜지스터(17)와 유사하며, 이 때문에 다른 영역들 및 다른 전극들은 더 이상의 상세한 설명없이 상기 양극성 트랜지스터(17)의 대응하는 영역들 및 대응하는 전극들을 나타내는 참조 번호로 라벨링된다.
상기 콜렉터 접촉 영역(44a)은 상기 n-형 웰(41b)보다 도우펀트 농도에 있어서 강하며, 상기 그래프트 베이스 영역(17c)으로부터 일정한 간격으로 떨어져 있다. 콜렉터 전극(44b)이 상기 콜렉터 접촉 영역(44a)과 접촉 상태를 유지하고 있으며, 얇은 산화물층(44c)이 n-형 웰(41b)의 표면과 상기 콜렉터 전극(44b) 사이에 개재된다. 측벽 스페이서들(44d)이 상기 콜렉터 전극(44b)의 양 측면상에 제공된다. 상기 콜렉터 전극(44b)은 상기 이미터 전극(17d) 및 상기 부유 게이트 전극(15d)과 함께 n-형으로 도핑된 폴리실리콘층으로부터 패터닝된다.
상기 부유 게이트형 전계 효과 트랜지스터(42), 상보형 트랜지스터(43), 및 상기 n-p-n 양극성 트랜지스터(44)가 500nm 내지 1000nm 두께의 층간 절연층(45)으로 커버링되며, 접촉 홀(45a)이 상기 층간 절연층(45)내에 형성된다. 알루미늄으로 된 금속 와이어링(46)이 선택적으로 상기 제 1 실시예와 유사한 영역들 및 전극들을 상호 연결한다. 상기 콜렉터 접촉 영역(44a) 및 상기 콜렉터 전극(44b)은 n-형 웰(41b) 및 그와 관련된 금속 와이어링(46) 사이의 접촉 저항을 감소시킨다.
상기 양극성 트랜지스터(44)는 점유 면적을 증가시키지 않고 고속의 주변 회로들을 위해 고속에서의 무거운 부하를 구동한다.
도 5a 내지 도 5e는 도 4에 도시된 반도체 불 휘발성 메모리 장치를 제작하기 위한 공정을 도시한다. 이 공정은 p-형 반도체 기판(41)을 준비하는 것으로부터 시작한다. 상기 p-형 반도체 기판(41)이 선택적으로 산화되며, 그에 따라 두꺼운 산화물 층(41c)이 상기 p-형 반도체 기판(41)의 표면 부분상에 400nm 내지 600nm의 두께로 선택적으로 성장된다. 포토-레지스트 이온 주입 마스크(도시않됨)가 본 단계의 최종 반도체 구조상에 패터닝되며, 그에 따라 소정의 p-형 도우펀트 불순물에 대해 소정의 영역을 노출시킨다. 상기 p-형 도우펀트 불순물은 p-형 웰(41a)을 형성한다. 상기 포토-레지스트 이온 주입 마스크가 제거되며, 다른 포토-레지스트 이온 주입 마스크(도시않됨)가 본 단계의 최종 반도체 구조상에 패터닝된다. 상기 포토-레지스트 이온 주입 마스크은 n-형 도우펀트 불순물에 대해 다른 영역을 노출시키며, 상기 n-형 도우펀트 불순물은 n-형 웰(41b)을 형성한다. 상기 두꺼운 산화물층(41c)은 각각 상기 p-형 웰(41a)내에서 부유 게이트형 전계 효과 트랜지스터(42) 및 n-채널 인핸스먼트형 전계 효과 트랜지스터(43)에 할당된 활성 영역들과 각각 상기 n-형 웰(41b)내에서 양극성 트랜지스터(44) 및 p-채널 인핸스먼트형 전계 효과 트랜지스터에 할당된 활성 영역들을 한정한다.
채널 도핑이 상기 전계 효과 트랜지스터(42/43)의 한계 레벨들은 각각 적절한 값들로 조절하기 위해 실행된다. 베이스 영역(17a)이 상기 채널 도핑동안 형성된다. 실리콘 산화물이 각각 상기 활성 영역들상에서 8nm 내지 15nm의 두께로 성장되며, 상기 활성 영역들이 각각 얇은 산화물 층(51)으로 커버링된다. 가장 좌측 활성 영역내의 얇은 실리콘 산화물 층(51)은 터널 게이트 산화 층(15a) 역할을 하며, 상기 베이스 영역(17a)상의 얇은 실리콘 산화물 층(51)은 절연층들(17e/44c) 역할을 한다. 이미터 접촉 홀 및 콜렉터 접촉 홀이 상기 베이스 영역(17a) 및 n-형 웰(41b)상의 실리콘 산화물 층(51)내에 형성된다. 약하게 도핑된 n-형 폴리실리콘이 상기 단계에서의 최종 반도체 구조의 전체 표면상에 150nm 내지 400nm의 두께로 퇴적되며, 포트-레지스트 에칭 마스크(도시않됨)가 상기 약하게 도핑된 n-형 폴리실리콘상에 제공된다. 상기 약하게 도핑된 폴리실리콘 층은 도 5a에 도시된 바와 같은 폴리실리콘 스르립(52), 이미터 전극(17b), 및 콜렉터 전극(44b)을 남기도록 부분적으로 에칭된다.
계속해서, 상기 폴리실리콘 스트립(52), 이미터 전극(17d), 및 콜렉터 전극(44b)이 각각 합성 유전체 막(53a, 53b, 및 53c)으로 커버링된다. 이 경우, 실리콘 산화막들 사이에 개재되어 있는 실리콘 질화막은 상기 합성 유전체 막(23/24)과 유사한 상기 합성 유전체 막들(53a, 53b, 및 53c) 각각의 역할을 한다.
상기 유전체 막들(53a, 53b, 및 53c)을 에칭 마스크로서 사용하므로써, 상기 실리콘 산화물 층들(51)이 상기 전계 효과 트랜지스터들 및 상기 양극성 트랜지스터(44)를 위한 활성 영역으로부터 에칭되며, 실리콘 산화물이 실리콘 산화 층(54)을 형성하기 위해 노출된 활성 영역들상에 성장된다. 상기 전계 효과 트랜지스터들을 위한 활성 영역들상의 상기 실리콘 산화물 층(54)은 16a와 같은 게이트 산화물층 역할을 한다. 상기 최종 반도체 구조가 도 5b에 도시된다.
n-형으로 도핑된 폴리실리콘이 상기 단계의 반도체 구조상에 퇴적되며, 그에 따라 상기 합성 유전체 막들(53a/53b/53c), 상기 두꺼운 전계 산화물 층(41c), 및 실리콘 산화물 층들(51)이 n-형으로 도핑된 폴리실리콘층으로 커버링된다.
포토-레지스트 에칭 마스크(도시않됨)가 상기 n-형으로 도핑된 폴리실리콘층상에 패터닝되며, 그에 따라 상기 n-형으로 도핑된 폴리실리콘층이 제어 게이트 전극(15c) 및 n-형으로 도핑된 폴리실리콘 스트립(55)을 남겨두도록 선택적으로 에칭된다. 상기 포토-레지스트 에칭 마스크를 사용하므로써, 상기 합성 유전체 막(53a), 및 상기 n-형으로 도핑된 폴리실리콘 스트립(52)이 더욱 에칭되며, 그에 따라 게이트 구조(15e)가 상기 터널 게이트 산화 층(15a)상에 형성된다. 상기 포트-레지스트 에칭 마스크는 제거된다. 따라서, 부유 게이트 전극(15b), 이미터 전극(17d), 및 콜렉터 전극(44b)이 상기 n-형으로 도핑된 폴리실리콘층의 제 1 부분, 제 2 부분, 및 제 3 부분에 의해 제공된다.
상기 게이트 구조(15e)를 에칭 마스크로서 사용하므로써, n-형 도우펀트 불순물이 상기 부유 게이트형 전계 효과 트랜지스터(42)에 할당된 활성 영역내에 주입된다. 상기 n-형 도우펀트 불순물은 열 처리를 통해 활성화되며, 도 15c에 도시된 바와 같은 상기 n-형 소스 영역(15g) 및 n-형 드레인 영역(15h)을 형성한다.
포트-레지스트 에칭 마스크(도시않됨)가 상기 n-형으로 도핑된 폴리실리콘 스트립(55)상에 헝성되며, 이 n-형으로 도핑된 폴리실리콘 스트립(55)은 n-채널 인핸스먼트형 전계 효과 트랜지스터(43)의 게이트 전극, 및 p-채널 인핸스먼트형 전계 효과 트랜지스터의 게이트 전극으로 패터닝된다. 따라서, 상기 제어 게이트 전극(15c) 및 상기 n-채널/p-채널 인핸스먼트형 전계 효과 트랜지스터들의 게이트 전극들이 상기 n-형으로 도핑된 폴리실리콘 부분들에 의해 제공된다. 상기 실리콘 산화물 층(54), 및 상기 합성 유전체 막(53b/53c)은 상기 이미터 전극(17d), 콜렉터 전극(44b), p-형 웰(41a), n-형 웰(41b)을 에칭동안 부식액으로부터 보호한다. 상기 포트-레지스트 에칭 마스크가 제거된다. 이 단계에서의 최종 반도체 구조가 도 5d에 도시된다.
계속해서, 포토-레지스트 이온 주입 마스크(도시않됨)가 패터닝되며, 상기 n-채널 인핸스먼트형 전계 효과 트랜지스터(43)를 위한 활성 영역이 상기 포토-레지스트 이온 주입 마스크로 커버링된다. n-형 도우펀트 불순물이 상기 활성 영역으로 이온 주입되여, 상기 약하게 도핑된 n-형 소스/드레인 영역들(16d/16e)이 상기 게이트 전극(16b)과 함께 자기-정렬 방식으로 형성된다. 상기 포토-레지스트 이온 주입 마스크(도시않됨)가 패터닝되며, 상기 p-채널 인핸스먼트형 전계 효과 트랜지스터를 위한 활성 영역이 상기 포토-레지스트 이온 주입 마스크의 개구에 대해 노출된다. 그러나, 상기 n-채널 인핸스먼트형 전계 효과 트랜지스터(16)를 위한 활성 영역이 포토-레지스트 이온 주입 마스크로 커버링된다. p-형 도우펀트 불순물이 이온 주입되며, 상기 약하게 도핑된 p-형 소스/드레인 영역들이 상기 게이트 전극과 함께 자기-정렬 방식으로 형성된다. 상기 포토-레지스트 이온 주입 마스크가 제거된다.
실리콘 산화물이 화학 증착법을 사용하여 최종 반도체 구조의 전체 표면상에 100nm 내지 200nm의 두께로 퇴적되며, 그에 따라 상기 실리콘 산화물 층이 에칭 마스크 없이도 이등방성으로 에칭된다. 상기 측벽 스페이서들(15f, 16c, 17f, 및 44d)이 상기 게이트 구조(15e)의 측 표면들, 상기 게이트 전극들(16b)의 측 표면들, 상기 이미터 전극(17d)의 측 표면들, 및 상기 콜렉터 전극(44b)의 측 표면상에 형성되며, 상기 합성 유전체 막들(53b/53c)이 상기 이미터 전극(17d)의 상부 전극 및 상기 콜렉터 전극(44b)의 상부 전극으로부터 제거된다.
계속해서, 포토-레지스트 이온 주입 마스크(도시않됨)가 패터닝되며, 그에 따라 상기 n-채널 인핸스먼트형 전계 효과 트랜지스터(43)에 대한 활성 영역과, 상기 이미터 전극(17d), 및 약하게 도핑된 콜렉터 영역 역할을 하는 상기 n-형 웰(41b)의 나머지 영역이 상기 포토-레지스트 이온 주입 마스크의 개구에 대해 노출된다. 그러나, 상기 p-채널 인핸스먼트형 전계 효과 트랜지스터에 대한 활성 영역이 상기 포토-레지스트 이온 주입 마스크로 커버링된다. n-형 도우펀트 불순물이 상기 n-채널 인핸스먼트형 전계 효과 트랜지스터(43)에 대한 활성 영역, 상기 이미터 전극(17d), 및 상기 콜렉터 전극(44b)내로 이온 주입된다. 강하게 도핑된 n-형 소스/드레인 영역들(16f/16g)이 상기 측벽 스페이서들(16c)과 함께 자기-정렬 방식으로 형성되며, 상기 이미터 전극(17d) 및 상기 콜렉터 전극(44b)이 상기 n-형 도우펀트 불순물로 강하게 도핑된다. 상기 포토-레지스트 이온 주입 마스크가 제거된다.
절연 물질이 상기 단계에서의 최종 반도체 구조상에 500nm 내지 1000nm 두께로 퇴적되며, 그에 따라 상기 부유 게이트형 전계 효과 트랜지스터(42), 상기 n-채널 인핸스먼트형 전계 효과 트랜지스터(43), 상기 n-p-n 양극성 트랜지스터(44), 및 p-채널 인핸스먼트형 전계 효과 트랜지스터가 층간 절연층(45)으로 커버링된다.
포트-레지스트 에칭 마스크(도시않됨)가 상기 층간 절연층(45)상에 형성되며, 이 층간 절연층(45)은 접촉 홀들(45a)을 형성하기 위해 선택적으로 에칭된다. 상기 포트-레지스트 에칭 마스크가 제거된다.
알루미늄과 같은 도전형 금속이 상기 최종 반도체 구조의 전체 표면상에 퇴적되며, 포트-레지스트 에칭 마스크가 상기 알루미늄층상에 패터닝된다. 상기 알루미늄층은 선택적으로 에칭되며, 금속 와이어링(46)이 도 4에 도시된 바와 같이 형성된다.
전술된 내용으로부터 인지되는 바와 같이, 상기 부유 게이트 전극(15b), 상기 이미터 전극(17d), 및 콜렉터 전극(44b)은 동일한 n-형으로 도핑된 폴리실리콘층으로부터 형성되며, 상기 n-채널 인핸스먼트형 전계 효과 트랜지스터(43)의 게이트 전극(16b), 및 상기 p-채널 인핸스먼트형 전계 효과 트랜지스터의 게이트 전극이 동일한 n-형으로 도핑된 폴리실리콘층으로부터 패터닝된다. 따라서, 상기 n-형으로 도핑된 폴리실리콘의 퇴적 단계가 상기 부유 게이트형 전계 효과 트랜지스터(42)에 대한 제작 공정과 상기 n-p-n 양극성 트랜지스터(44)의 제작 공정사이와, 상기 부유 게이트형 전계 효과 트랜지스터(42)에 대한 제작 공정과 상기 n-채널/p-채널 인핸스먼트형 전계 효과 트랜지스터(16)에 대한 제작 공정사이에서 공유되며, 그에 따라 본원 발명에 따른 반도체 불 휘발성 메모리 장치에 대한 공정 시퀀스가 간이화된다.
더욱이, 상기 강하게 도핑된 n-형 소스/드레인 영역들(16f/16g), 상기 이미터 전극(17d), 및 상기 콜렉터 전극(44b)에 대한 이온-주입 단계, 및 상기 강하게 도핑된 p-형 소스/드레인 영역들 및 상기 그래프트 베이스 영역들(17c)에 대한 이온-주입 단계가 상기 n-채널/p-채널 인핸스먼트형 전계 효과 트랜지스터(16)와 상기 양극성 트랜지스터(44)에 대한 제작 공정사이에서 공유된다. 이 때문에, 본원 발명에 따른 반도체 불 휘발성 메모리 장치의 제작 공정이 더욱더 간이화된다.
본원 발명의 특정 실시예들이 도시되고 설명되었을 지라도, 여러 변화 및 변경들이 본원 발명의 기본 사상 및 범주를 벗어나지 않는 범위 내에서 이루어질 수 있다는 사실이 본 기술에 숙련된 자들에게 명백해질 것이다.
예컨대, 상기 n-채널 인핸스먼트형 전계 효과 트랜지스터 및 상기 p-채널 인핸스먼트형 전계 효과 트랜지스터는 상보형 트랜지스터를 형성하지 않을 수도 있으며, 상기 양극성 트랜지스터는 p-n-p형일 수도 있다.
Claims (15)
- 반도체 기판(10; 41)상에 제작된 반도체 불 휘발성 메모리 장치로서,상기 반도체 기판 제 1 부분안의 제 1 채널 형성 영역을 커버링하는 제 1 게이트 절연 층(15a)과, 이 제 1 게이트 절연 층상에 형성된 부유 게이트 전극(16b)과, 이 부유 게이트 전극상에 형성된 제 2 게이트 절연 층(15d)과, 이 제 2 게이트 절연 층상(15d)에 형성된 제어 게이트 전극(15c), 및 상기 제 1 부분내의 제 1 채널 형성 영역의 양 측면상에 형성된 제 1 소스 영역(15g) 및 제 1 드레인 영역(15h)을 포함하며, 한 메모리 쎌 역할을 하는 부유 게이트형 전계 효과 트랜지스터(15; 42)와;상기 제 1 부분으로부터 분리된 상기 반도체 장치의 제 2 부분내의 제 2 채널 형성 영역을 커버링하는 제 3 게이트 절연 층(16a)과, 이 제 3 게이트 절연층상에 형성된 제 1 게이트 전극(16b), 및 상기 제 2 부분내의 상기 제 2 채널 형성 영역의 양측면상에 형성된 제 2 소스 영역(16f) 및 제 2 드레인 영역(16g)을 포함하며 한 주변 회로의 일부분을 형성하는 제 1 전계 효과 트랜지스터(16' 43); 및상기 반도체 기판의 상기 제 1 및 제 2 부분으로부터 분리된 제 3 부분안에 형성된 콜렉터 영역(13; 41b/44a)과, 이 콜렉터 영역 내에 형성된 베이스 영역(17a/17c)과, 이 베이스 영역내에 형성된 이미터 영역(17b), 및 이 이미터 영역과 접촉 상태를 유지하며 도우펀트 농도에 있어서 상기 부유 전극보다 높은 이미터 전극(17d)을 포함하며, 상기 제 1 전계 효과 트랜지스터의 주변 회로보다 고속에서 동작가능한 다른 주변 회로의 일부분을 형성하는 양극성 트랜지스터를 구비하는 반도체 불 휘발성 메모리 장치에 있어서상기 부유 게이트 전극 및 상기 이미터 전극이 상기 제 1 도전층의 제 1 부분 및 상기 제 1 도전층의 제 2 부분에 의해 제공되는 것을 특징으로 하는 반도체 불 휘발성 메모리 장치.
- 제 1 항에 있어서,상기 제어 게이트 전극(15c) 및 상기 제 1 게이트 전극(16b)이 각각 제 2 도전층의 제 1 부분 및 상기 제 2 도전층의 제 2 부분에 의해 제공되는 것을 특징으로 하는 반도체 불 휘발성 메모리 장치.
- 제 2 항에 있어서,제 1 층간 절연 층(17e)이 상기 베이스 영역(17a)과 상기 이미터 전극(17d)의 하부 표면상이에 개재되고, 상기 제 1 게이트 절연 층(15a) 및 상기 제 1 층간 절연 층(17e)이 절연 층의 제 1 부분과 제 2 부분에 의해 제공되는 것을 특징으로 하는 반도체 불 휘발성 메모리 장치.
- 제 2 항에 있어서,상기 반도체 기판의 제 1, 제 2, 및 제 3 부분으로부터 분리된 제 4 부분내의 제 3 채널 형성 영역을 커버링하며, 상기 절연층의 제 3 부분에 의해 제공되는 제 4 게이트 절연층(18a)과;상기 제 4 게이트 절연층(18a)상에 형성되며 상기 제 2 도전층의 제 3 부분에 의해 제공되는 제 2 게이트 전극(18b); 및상기 제 3 채널 형성 영역의 양 측면들상에 형성된 제 3 소스 영역(18f) 및 제 3 드레인 영역(18g)을 포함하며, 상기 주변 회로의 다른 부분을 형성하는, 상기 제 1 전계 효과 트랜지스터와 정반대 채널 도전형을 가진 제 2 전계 효과 트랜지스터를 더 구비하는 것을 특징으로 하는 반도체 불 휘발성 메모리 장치.
- 제 3 항에 있어서,상기 양극성 트랜지스터가,상기 반도체 기판의 상기 제 1 부분내에 형성되며 상기 제 3 부분의 나머지 부분보다 도우펀트 불순물이 많은 콜렉터 접촉 영역(44a); 및상기 콜렉터 접촉 영역과 접촉 상태를 유지하며 상기 제 1 도전 층의 제 3 부분에 의해 제공되는 콜렉터 전극(44b)을 더 포함하는 것을 특징으로 하는 반도체 불 휘발성 메모리 장치.
- 제 5 항에 있어서,제 2 층간 절연 층(44c)이 상기 콜렉터 전극(44b)의 비교적 낮은 표면과 상기 콜렉터 접촉 영역에 인접한 상기 나머지 종속-부분 사이에 개재되며, 상기 절연층의 제 3 부분에 의해 제공되는 것을 특징으로 하는 반도체 불 휘발성 메모리 장치.
- 제 1 항에 있어서,상기 제 2 소스 영역 및 상기 제 2 드레인 영역이 제 1 도우펀트 불순물의 일부분으로 도핑되고, 상기 이미터 전극(17d)이 상기 제 1 도우펀트 불순물의 다른 부분으로 도핑되는 것을 특징으로 하는 반도체 불 휘발성 메모리 장치.
- 제 1 항에 있어서,상기 베이스 영역이 상기 이미터 영역 아래의 진성 베이스 종속-영역(17a), 및 이 진성 베이스 종속-영역보다 도우펀트 농도가 강한 그래프트 종속-영역(17c)을 가지며; 상기 제 2 소스 영역(16f), 상기 제 2 드레인 영역(16g), 및 상기 이미터 전극(17d)이 각각 제 1 도우펀트 불순물의 제 1 부분과, 상기 제 1 도우펀트 불순물의 제 2 부분, 및 상기 제 1 도우펀트 불순물의 제 3 부분으로 도핑되고; 상기 제 3 소스 영역(18f), 상기 제 3 드레인 영역(18g), 및 상기 그래프트 베이스 종속-영역(17c)이 각각 상기 제 1 도우펀트 불순물에 대해 정반대인 제 2 도우펀트 불순물의 제 1 부분과, 상기 제 2 도우펀트 불순물의 제 2 부분, 및 상기 제 2 도우펀트 불순물의 제 3 부분으로 도핑되는 것을 특징으로 하는 반도체 불 휘발성 메모리 장치.
- 반도체 불 휘발성 메모리 장치 제작 공정에 있어서,(a) 한 부유 게이트형 전계 효과 트랜지스터(15; 42)에 할당된 최소한 하나의 제 1 활성 영역과 제 1 채널 도전형을 가진 제 1 전계 효과 트랜지스터(16; 43)에 할당된 제 2 활성 영역 및 양극성 트랜지스터(17; 44)에 할당된 제 3 활성 영역을 보유하는 다수의 활성 영역들과, 최소한 상기 제 1, 제 2, 및 제 3 활성 영역들을 커버링하는 제 1 절연층(21; 51), 및 상기 제 3 활성 영역내에 형성된 베이스 영역(17a)을 가진 한 반도체 구조를 준비하는 단계와;(b) 상기 반도체 구조의 전체 표면상에 제 1 도전층을 퇴적시키는 단계와;(c) 상기 제 1 도전층을 제 1 도전층 스트립(22; 52), 및 상기 제 1 절연층내에 형성된 이미터 접촉 홀을 통해 상기 베이스 영역과 접촉 상태를 유지하고 있는 이미터 전극(17d)으로 패터닝하는 단계와;(d) 상기 제 1 도전형 스트립, 및 상기 이미터 전극을 커버링하는 제 2 절연층(23/24; 53a/53b/53c)을 퇴적시키는 단계와;(e) 상기 (d) 단계에서의 최종 반도체 구조의 전체 표면상에 제 2 도전층을 퇴적시키는 단계와;(f) 상기 제 2 도전층을 제어 게이트 전극(15c), 및 상기 제 1 전계 효과 트랜지스터의 제 1 게이트 전극(16b)으로 패터닝하는 단계와;(g) 상기 절연층 및 상기 제 1 도전형 스트립을 게이트 절연 층(15d) 및 이 게이트 절연층 아래의 부유 게이트 전극(15b)으로 연속해서 패터닝하는 단계; 및(h) 상기 부유 게이트형 전계 효과 트랜지스터, 상기 제 1 전계 효과 트랜지스터, 및 상기 양극성 트랜지스터을 완성하는 단계를 포함하는 것을 특징으로 하는 반도체 불 휘발성 메모리 장치 제작 공정.
- 제 9 항에 있어서,상기 단계(a)가 상기 부유 게이트형 전계 효과 트랜지스터의 한계 및 상기 제 1 전계 효과 트랜지스터의 한계를 어떤 일정한 값들로 조절하고 상기 베이스 영역(17a)을 형성하기 위해 상기 제 1, 제 2, 및 제 3 활성 영역들내에 도우펀트 불순물을 선택적으로 주입하는 종속-단계를 포함하는 것을 특징으로 하는 반도체 불 휘발성 메모리 장치의 제작 공정.
- 제 9 항에 있어서,상기 제 2 도전층이 에칭 기법을 사용하여 상기 제어 게이트 전극(15c) 및 상기 제 1 게이트 전극(16b)으로 패터닝되며, 상기 제 2 절연층(23/24; 53a/53b)이 최소한 상기 이미터 전극을 상기 단계(f)에서 사용된 부식액으로부터 보호하기 위한 에칭 스타퍼 역할을 하는 것을 특징으로 하는 반도체 불 휘발성 메모리 장치의 제작 공정.
- 제 9 항에 있어서,상기 다수의 활성 영역들이 또한 상기 제 1 채널 도전형에 정반대인 제 2 채널 도전형을 가진 제 2 전계 효과 트랜지스터(18)를 포함하고, 상기 제 2 전계 효과 트랜지스터의 제 2 게이트 전극(18b)이 상기 단계(f)에서의 상기 제 2 도전층으로부터 패터닝되는 것을 특징으로 하는 반도체 불 휘발성 메모리 장치의 제작 공정.
- 제 9 항에 있어서,한 콜렉터 전극(44b)이 또한 상기 단계(f)에서의 상기 제 2 도전층으로부터 패터닝되는 것을 특징으로 하는 반도체 불 휘발성 메모리 장치의 제작 공정.
- 제 9 항에 있어서,상기 단계(h)가,(h-1) 제 1 소스 및 드레인 영역들(15g/15h)을 상기 부유 게이트 전극(15), 상기 게이트 절연층(15d), 및 상기 제어 게이트 전극(15c)의 구조와 함께 자기-정렬 방식으로 제 1 소스 및 드레인 영역들(15g/15h)을 형성하기 위한 제 1 도우펀트 불순물을 상기 제 1 활성 영역으로 주입하는 단계; 및(h-2) 제 2 소스 및 드레인 영역들(16f/16g)을 상기 제 1 게이트 전극(16b)과 함께 자기-정렬 방식으로 형성하고 상기 이미터 전극의 도우펀트 농도를 증가시키기 위해 제 2 도우펀트 불순물을 상기 제 2 활성 영역 및 상기 이미터 전극(17d)으로 주입하는 단계의 종속 단계를 포함하는 것을 특징으로 하는 반도체 불 휘발성 메모리 장치의 제작 공정.
- 제 12 항에 있어서,상기 단계(h)가,(h-1) 제 1 소스 및 드레인 영역들(15g/15h)을 상기 부유 게이트 전극(15b), 상기 게이트 절연층(15d), 및 상기 제어 게이트 전극(15c)의 구조와 함께 자기-정렬 방식으로 제 1 소스 및 드레인 영역들(15g/15h)을 형성하기 위해 제 1 도우펀트 불순물을 상기 제 1 활성 영역으로 주입하는 단계와;(h-2) 제 2 소스 및 드레인 영역들(16f/16g)을 상기 제 1 게이트 전극(16b)과 함께 자기-정렬 방식으로 형성하고 상기 이미터 전극의 도우펀트 농도를 증가시키기 위해 제 2 도우펀트 불순물을 상기 제 2 활성 영역 및 상기 이미터 전극(17d)으로 주입하는 단계; 및(h-3) 상기 제 2 게이트 전극(18b)과 함께 자기-정렬 방식으로 제 3 소스 및 드레인 영역(18f/18g)을 형성하고, 아울러 도우펀트 농도에 있어서 상기 베이스 영역보다 강한 그래프트 베이스 영역(17c)을 형성하기 위해 제 3 도우펀트 불순물을 상기 제 3 및 제 4 활성 영역들로 주입하는 단계의 종속 단계를 포함하는 것을 특징으로 하는 반도체 불 휘발성 메모리 장치의 제작 공정.
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