JPS633452A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPS633452A JPS633452A JP61147379A JP14737986A JPS633452A JP S633452 A JPS633452 A JP S633452A JP 61147379 A JP61147379 A JP 61147379A JP 14737986 A JP14737986 A JP 14737986A JP S633452 A JPS633452 A JP S633452A
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- Japan
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- semiconductor memory
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- eeprom
- nonvolatile semiconductor
- static ram
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- Pending
Links
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- 210000000352 storage cell Anatomy 0.000 claims 1
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、・スタティックＲＡＭ （ＳＲＡＭ）と電気
的書き換え可能ＲＯＭ （ＥＥＰＲＯＭ）を接続した不
揮発性半導体メモリに関する。
的書き換え可能ＲＯＭ （ＥＥＰＲＯＭ）を接続した不
揮発性半導体メモリに関する。
（発明の概要）
本発明は、ＭＯ８工程で形成されたＳＲＡＭとＥＥＰＲ
ＯＭを接続した不揮発性半導体メモリにおいて、ＳＲＡ
Ｍの駆動用トランジスタ（ドライバー）としてＭＯＳト
ランジスタよりも大電流を流すことが可能なバイポーラ
・トランジスタを用いることにより、不揮発性半導体メ
モリの高集積化を再開としたものである。
ＯＭを接続した不揮発性半導体メモリにおいて、ＳＲＡ
Ｍの駆動用トランジスタ（ドライバー）としてＭＯＳト
ランジスタよりも大電流を流すことが可能なバイポーラ
・トランジスタを用いることにより、不揮発性半導体メ
モリの高集積化を再開としたものである。
（従来の技術）
ＳＲＡＭとＥＥＰＲＯＭを接続した従来の不揮発性半導
体メモリの回路図を第２図に示す。第２図においてＳＲ
ＡＭは、８の第１導電型（第２図ではＰチャンネル型）
の電界効果トランジスタ（ＦＥＴ）と９の第２導電型（
第２図ではＮチャンネル型）のＦＥＴおよび１０の第１
導電型のＦＥＴと１１（７）第２導電型（７）ＦＥＴに
よるＣＭＯＳインバータで、フリップフロップを構成し
ている。
体メモリの回路図を第２図に示す。第２図においてＳＲ
ＡＭは、８の第１導電型（第２図ではＰチャンネル型）
の電界効果トランジスタ（ＦＥＴ）と９の第２導電型（
第２図ではＮチャンネル型）のＦＥＴおよび１０の第１
導電型のＦＥＴと１１（７）第２導電型（７）ＦＥＴに
よるＣＭＯＳインバータで、フリップフロップを構成し
ている。
ＥＥＰＲＯＭ１２のド“レインはＦＥＴ８．９のゲート
、ＦＥＴｌ０のンース、ＦＥＴ１１のドレインと電気的
に結合されている。このようにＳＲＡＭとＥＥＰＲＯＭ
を組み合わ゛せた不揮発性半導体メモリでは、ＳＲＡＭ
の駆動用ＭＯＳトランジスタ（ドライバー）７はＳ Ｒ
ＡＭ及びＳＲＡＭに接続したＥＥＰＲＯＭを駆動させる
ために大電流を流す必要がある。従来、ＭＯＳ工程のみ
によって形成されていた不揮発性半導体メモリでは、こ
の大電流を流すためにドライバーの面積（Ｗ／Ｌ比）を
大きくすることによってその駆動能力を上げていた。
、ＦＥＴｌ０のンース、ＦＥＴ１１のドレインと電気的
に結合されている。このようにＳＲＡＭとＥＥＰＲＯＭ
を組み合わ゛せた不揮発性半導体メモリでは、ＳＲＡＭ
の駆動用ＭＯＳトランジスタ（ドライバー）７はＳ Ｒ
ＡＭ及びＳＲＡＭに接続したＥＥＰＲＯＭを駆動させる
ために大電流を流す必要がある。従来、ＭＯＳ工程のみ
によって形成されていた不揮発性半導体メモリでは、こ
の大電流を流すためにドライバーの面積（Ｗ／Ｌ比）を
大きくすることによってその駆動能力を上げていた。
（発明が解決しようとする問題点）
しかし、従来の方法ではドライバーの面積が大きくなる
ので必然的にチップサイズも大きくなるので高集積化の
妨げやコストアップが不可避であるという欠点があった
。
ので必然的にチップサイズも大きくなるので高集積化の
妨げやコストアップが不可避であるという欠点があった
。
そこで、本発明は、従来の欠点を解決するためにＳＲＡ
Ｍのドライバー面積を大きくすることなく高い駆動能力
を得ることによって不揮発性半導体メモリの高集積化と
コストダウンを行なうことを目的としている。
Ｍのドライバー面積を大きくすることなく高い駆動能力
を得ることによって不揮発性半導体メモリの高集積化と
コストダウンを行なうことを目的としている。
（問題点を解決するための手段）
以上に述べた問題点を解決するために、本発明では、Ｍ
ＯＳ工程で形成されているＳＲＡＭ、ＥＥＰＲＯＭから
成る不揮発性半導体メモリの中でＳＲＡＭのドライバー
のみをＭｏ８）−ランジスタからバイポーラ・トランジ
スタに変更することにより高い駆動能力が得られるよう
にした。
ＯＳ工程で形成されているＳＲＡＭ、ＥＥＰＲＯＭから
成る不揮発性半導体メモリの中でＳＲＡＭのドライバー
のみをＭｏ８）−ランジスタからバイポーラ・トランジ
スタに変更することにより高い駆動能力が得られるよう
にした。
（作用）
上記のように構成された不揮発性半導体メモリでは、Ｓ
ＲＡＭのドライバーとしてバイポーラ・トランジスタを
用いているので、ＭｏＳトランジスタのドライバーより
も大電流を流すことが可能であり高い駆動能力を有する
。そのため、バイポーラ・トランジスタをＳＲＡＭのド
ライバーとして用いた場合、数多くのＳＲＡＭとそのＳ
ＲＡＭに接続されたＥＥＰＲＯＭを効果的に駆動させる
ことが可能である。また、バイポーラ・トランジスタで
は、その面積が流すことのできる電流ｍにほとんど影響
を与えなのいで、ＳＲＡＭドライバーとしそのバイポー
ラ・トランジスタ自身を小さく作ることが可能である。
ＲＡＭのドライバーとしてバイポーラ・トランジスタを
用いているので、ＭｏＳトランジスタのドライバーより
も大電流を流すことが可能であり高い駆動能力を有する
。そのため、バイポーラ・トランジスタをＳＲＡＭのド
ライバーとして用いた場合、数多くのＳＲＡＭとそのＳ
ＲＡＭに接続されたＥＥＰＲＯＭを効果的に駆動させる
ことが可能である。また、バイポーラ・トランジスタで
は、その面積が流すことのできる電流ｍにほとんど影響
を与えなのいで、ＳＲＡＭドライバーとしそのバイポー
ラ・トランジスタ自身を小さく作ることが可能である。
以上のような理由から、Ｓ’ＲＡ Ｍドライバーとして
バイポーラ・トランジスタを用いた不揮発性半導体メモ
リでは高集積化並びにコストダウンが実現できる。
バイポーラ・トランジスタを用いた不揮発性半導体メモ
リでは高集積化並びにコストダウンが実現できる。
（実施例）
以下に本発明の実施例を図面にもとづいて説明する。第
１図はＳＲＡＭのドライバーとしてバイポーラ・トラン
ジスタを用いた不運発性半導体メモリの回路図である。
１図はＳＲＡＭのドライバーとしてバイポーラ・トラン
ジスタを用いた不運発性半導体メモリの回路図である。
基本的な回路構成は第２図で示した従来の不揮発性半導
体メモリと同じである。第１図においてＳＲＡＭは第１
導電型（第１図ではＰヂャンネル型）ＦＥＴ２．第２導
電型（第１図ではＮチャンネル型）ＦＥＴ３および第１
導電型ＦＥＴ４．第２導電型ＦＥＴ５によるＣＭＯＳイ
ンバータでフリップフロップを構成してイル。ＥＥＰＲ
ＯＭ６のドレインハ、ＦＥＴ２゜３ゲート、ＦＥＴ４の
ソース、ＦＥＴ５のドレインと電気的に結合されている
。ＳＲＡＭおよびＳＲＡＭに接続されたＥＥＰＲＯＭを
駆動させるバイポーラ・トランジスタ（第１図ではＰＮ
Ｐ形）のドライバー１のコレクタは、ＳＲＡＭを構成す
るＭｏ８−ＦＥＴ２．４のドレインと電気的に結合され
ている。
体メモリと同じである。第１図においてＳＲＡＭは第１
導電型（第１図ではＰヂャンネル型）ＦＥＴ２．第２導
電型（第１図ではＮチャンネル型）ＦＥＴ３および第１
導電型ＦＥＴ４．第２導電型ＦＥＴ５によるＣＭＯＳイ
ンバータでフリップフロップを構成してイル。ＥＥＰＲ
ＯＭ６のドレインハ、ＦＥＴ２゜３ゲート、ＦＥＴ４の
ソース、ＦＥＴ５のドレインと電気的に結合されている
。ＳＲＡＭおよびＳＲＡＭに接続されたＥＥＰＲＯＭを
駆動させるバイポーラ・トランジスタ（第１図ではＰＮ
Ｐ形）のドライバー１のコレクタは、ＳＲＡＭを構成す
るＭｏ８−ＦＥＴ２．４のドレインと電気的に結合され
ている。
第３図はＳＲＡＭドライバーとしてのバイポーラ・トラ
ンジスタ（ＰＮＰ形）の縦断面図である。
ンジスタ（ＰＮＰ形）の縦断面図である。
本発明ではシリコン基板上にＭＯＳデバイスと共存させ
るため、回路構成上便利なラテラル形トランジスタを用
いている。第３図において、Ｐ型半導体基板１３の中の
ｎ形アイソレーション領域１４がベースのｎ領域を形成
している。このｎ形アイソレーション領域１４の底部に
はｎ＋形埋込１ｉ１５が形成されており、エミッタから
縦方向への注入を減少させ電流利得を２倍に向上させて
いる。また、ｎ形アイソレーション領域１４の表面にＰ
形不純物が拡散することによってドープされ、Ｐ＋形コ
レクタ領域１６．Ｐ＋形エミッタ領域１７が形成されて
いる。この際、有効なベース幅を減少させるためにＰ＋
形コレクタ領域１６がＰ＋形エミッタ領域を取り囲むよ
うにしている。
るため、回路構成上便利なラテラル形トランジスタを用
いている。第３図において、Ｐ型半導体基板１３の中の
ｎ形アイソレーション領域１４がベースのｎ領域を形成
している。このｎ形アイソレーション領域１４の底部に
はｎ＋形埋込１ｉ１５が形成されており、エミッタから
縦方向への注入を減少させ電流利得を２倍に向上させて
いる。また、ｎ形アイソレーション領域１４の表面にＰ
形不純物が拡散することによってドープされ、Ｐ＋形コ
レクタ領域１６．Ｐ＋形エミッタ領域１７が形成されて
いる。この際、有効なベース幅を減少させるためにＰ＋
形コレクタ領域１６がＰ＋形エミッタ領域を取り囲むよ
うにしている。
同様にしてｎ形アインレーション領１１４の表面にｎ形
不純物を拡散することによってｎ＋形ベース領域１８を
形成している。Ｐ＋形コレクタ領域１６、Ｐ 形エミッ
タ領域１７．ｎ＋形ベース領域１８上の酸化膜２２に孔
をあけて、それぞれコレクタ電極１９．エミッタ電極２
０．ベース電極２１がとり出されている。
不純物を拡散することによってｎ＋形ベース領域１８を
形成している。Ｐ＋形コレクタ領域１６、Ｐ 形エミッ
タ領域１７．ｎ＋形ベース領域１８上の酸化膜２２に孔
をあけて、それぞれコレクタ電極１９．エミッタ電極２
０．ベース電極２１がとり出されている。
（発明の効果）
本発明は、以上説明したように、ＳＲＡＭのドライバー
としてバイポーラ・トランジスタを用いて大電流を流す
ことができるという利点により、多数のＳＲＡＭおよび
ＳＲＡＭに接続されたＥＥＰＲＯＭを効果的に駆動させ
ることが可能である。
としてバイポーラ・トランジスタを用いて大電流を流す
ことができるという利点により、多数のＳＲＡＭおよび
ＳＲＡＭに接続されたＥＥＰＲＯＭを効果的に駆動させ
ることが可能である。
また、バイポーラ・トランジスタ自体をＭＯＳトランジ
スタのドライバーよりも効率を上げながらその面積を小
さくすることが可能である。
スタのドライバーよりも効率を上げながらその面積を小
さくすることが可能である。
以上の２点より、不揮発性半導体メモリの高集積化並び
にコストダウンが可能であるという硬化がある。
にコストダウンが可能であるという硬化がある。
第１図は、本発明にかかる不揮発性半導体メモリの回路
図、第２図は従来の不揮発性半導体メモリの回路図であ
る。第３図は、本発明にかかるＳＲＡＭドライバー用バ
イポーラ・トランジスタの縦断面図である。 １・・・駆動用ＰＮＰ形バイポーラ・トランジスタ（ド
ライバー） ７・・・駆動用ＭＯＳトランジスタ（ドライバー）２．
４，８．１０・・・Ｐチャンネル型ＦＥＴ３．５，９．
１１・・・Ｎチャンネル型ＦＥＴ６．１２・・・ＥＥＰ
ＲＯＭ １３・・・Ｐ型半導体基板 １４・・・ｎ形アイソレーシミン領域 １５・・・ｎ４形埋込層 １６・・・Ｐ＋形コレクタ領域 １７・・・Ｐ＋形エミッタ領域 １８・・・Ｎ＋形ベース領域 １９・・・コレクタ電橋 ２０・・・ベース電極 ２１・・・ベース電極 ２２・・・酸化膜 （Ｎ Ｌ’ の ■
図、第２図は従来の不揮発性半導体メモリの回路図であ
る。第３図は、本発明にかかるＳＲＡＭドライバー用バ
イポーラ・トランジスタの縦断面図である。 １・・・駆動用ＰＮＰ形バイポーラ・トランジスタ（ド
ライバー） ７・・・駆動用ＭＯＳトランジスタ（ドライバー）２．
４，８．１０・・・Ｐチャンネル型ＦＥＴ３．５，９．
１１・・・Ｎチャンネル型ＦＥＴ６．１２・・・ＥＥＰ
ＲＯＭ １３・・・Ｐ型半導体基板 １４・・・ｎ形アイソレーシミン領域 １５・・・ｎ４形埋込層 １６・・・Ｐ＋形コレクタ領域 １７・・・Ｐ＋形エミッタ領域 １８・・・Ｎ＋形ベース領域 １９・・・コレクタ電橋 ２０・・・ベース電極 ２１・・・ベース電極 ２２・・・酸化膜 （Ｎ Ｌ’ の ■
Claims (1)
- 双安定回路を記憶セルに用いたスタティックＲＡＭと
フローティングゲートを持つ電気的書き換え可能ＲＯＭ
を接続した半導体メモリにおいて、ＭＯＳ構造である前
記ＳＲＡＭ、前記ＥＥＰＲＯＭの中で少なくとも前記Ｓ
ＲＡＭの駆動用トランジスタがバイポーラ・トランジス
タであることを特徴とする不揮発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61147379A JPS633452A (ja) | 1986-06-24 | 1986-06-24 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61147379A JPS633452A (ja) | 1986-06-24 | 1986-06-24 | 不揮発性半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS633452A true JPS633452A (ja) | 1988-01-08 |
Family
ID=15428910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61147379A Pending JPS633452A (ja) | 1986-06-24 | 1986-06-24 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS633452A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6069389A (en) * | 1996-10-18 | 2000-05-30 | Nec Corporation | Semiconductor non-volatile memory device having floating gate type field effect transistors for memory cells bipolar transistors for a high-speed circuit |
-
1986
- 1986-06-24 JP JP61147379A patent/JPS633452A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6069389A (en) * | 1996-10-18 | 2000-05-30 | Nec Corporation | Semiconductor non-volatile memory device having floating gate type field effect transistors for memory cells bipolar transistors for a high-speed circuit |
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