JPS6395658A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6395658A JPS6395658A JP61242474A JP24247486A JPS6395658A JP S6395658 A JPS6395658 A JP S6395658A JP 61242474 A JP61242474 A JP 61242474A JP 24247486 A JP24247486 A JP 24247486A JP S6395658 A JPS6395658 A JP S6395658A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置に関し、特に高速・低消費電力Ｇａ
Ａｓ集積回路スタチック型ランダムメモリに関するもの
である。
Ａｓ集積回路スタチック型ランダムメモリに関するもの
である。
従来の技術
第３図に従来技術による代表的なＧａＡｓスタチック型
ランダムメモリのメモリセル回路を示す。
ランダムメモリのメモリセル回路を示す。
回路構成は、６つのショットキゲート型電界効果トラン
ジスタからなり、２１．２２は負荷トランジスタ、２，
３．２４は駆動用トランジスタ、２５゜２６はトランス
ファゲート用トランジスタである。
ジスタからなり、２１．２２は負荷トランジスタ、２，
３．２４は駆動用トランジスタ、２５゜２６はトランス
ファゲート用トランジスタである。
従来の技術では、これらのショットキゲート型電界効果
トランジスタは、イオン注入法等によって第４図に示す
ように直接半絶縁性Ｇ＆人Ｓ基版上に形成されている。
トランジスタは、イオン注入法等によって第４図に示す
ように直接半絶縁性Ｇ＆人Ｓ基版上に形成されている。
第４図は直接半絶縁性Ｇａ Ａｓ基板に形成されたショ
ットキゲート型電界効果トランジスタの構造断面図であ
る。２７は半絶縁性基板、２８．２９はオーミック接触
のための高濃度Ｎ型領域、３ｏはＮ型活性層、３１．３
２はソース、ドレインのオーミック電極、３３はゲート
電極、３４は絶縁保護膜である。これらのソース。
ットキゲート型電界効果トランジスタの構造断面図であ
る。２７は半絶縁性基板、２８．２９はオーミック接触
のための高濃度Ｎ型領域、３ｏはＮ型活性層、３１．３
２はソース、ドレインのオーミック電極、３３はゲート
電極、３４は絶縁保護膜である。これらのソース。
ゲート、ドレインの各電極を配線金属によって、回路全
構成している。
構成している。
発明が解決しようとする問題点
ＧａＡｓスタチックランダムアクセスメモリでは、メモ
リセルの消費電流がセル内の負荷トランジスタまだは負
荷抵抗等で決められている。集積回路の集積密度全６４
キロビット以上に上げるためには、集積回路全体の消費
電力点からセル内の消費電流を極力小さくしなければな
らない。しかし、半絶縁性ＧａＡｓ基板では、抵抗率が
１０８Ω・ｃｍ程度であるため、第４図の３６．３６の
ような基板内を０．１μＡ程度の電流が流れる恐れがあ
り、従来技術のようにセルを構成している各素子が半絶
縁性基板で素子間分離を行っている状況では１μＡ以下
の電流全従来技術のショットキゲート型電界効果トラン
ジスタで”ＯＮ″状態とＯＦＦ”状態で切換えることが
難しい。従って、現状ではセル内の負荷トランジスタに
は数１０μ人流す必要があり、６４キロビット以上の集
積度を上げたスタティックランダムアクセスメモリの開
発を妨だげろという問題点がある。
リセルの消費電流がセル内の負荷トランジスタまだは負
荷抵抗等で決められている。集積回路の集積密度全６４
キロビット以上に上げるためには、集積回路全体の消費
電力点からセル内の消費電流を極力小さくしなければな
らない。しかし、半絶縁性ＧａＡｓ基板では、抵抗率が
１０８Ω・ｃｍ程度であるため、第４図の３６．３６の
ような基板内を０．１μＡ程度の電流が流れる恐れがあ
り、従来技術のようにセルを構成している各素子が半絶
縁性基板で素子間分離を行っている状況では１μＡ以下
の電流全従来技術のショットキゲート型電界効果トラン
ジスタで”ＯＮ″状態とＯＦＦ”状態で切換えることが
難しい。従って、現状ではセル内の負荷トランジスタに
は数１０μ人流す必要があり、６４キロビット以上の集
積度を上げたスタティックランダムアクセスメモリの開
発を妨だげろという問題点がある。
問題点を解決するだめの手段
本発明は、化合物半導体ＧａＡｓ基板上に形成される少
なくともメモリセルを構成している素子の分離ｉＰＮ接
合で行うと同時に、前記素子’Ｉｐ型導電導電層上成し
た半導体装置である。具体的実施例においては、前記Ｐ
型導電層を半絶縁性ＣａＡｓ基板上に形成し、メモリセ
ル回路部以外の回路を構成している素子の一部もしくは
全部が、直接半絶縁性基板上に形成されている。
なくともメモリセルを構成している素子の分離ｉＰＮ接
合で行うと同時に、前記素子’Ｉｐ型導電導電層上成し
た半導体装置である。具体的実施例においては、前記Ｐ
型導電層を半絶縁性ＣａＡｓ基板上に形成し、メモリセ
ル回路部以外の回路を構成している素子の一部もしくは
全部が、直接半絶縁性基板上に形成されている。
作用
本発明では、メモリセルの構成素子を全てＰ型温電層上
に形成しているため素子間がＰＮ接合で分離されている
ため、素子間のリーク電流が１ｎＡ以下であり、またＰ
型温電層上に形成されたショットキゲート型電界効果ト
ランジスタでは、ソース、ドレイン間の基板内を流れる
電流も抑えられ、１／ＡＡ以下の電流の”ＯＮ”状態と
“ＯＦＦ”状態を切り換えることができるようになり、
セル内の消費電流全数μÅ以下にすることができるため
、６４キロビット以上の集積度でも実現可能となる。
に形成しているため素子間がＰＮ接合で分離されている
ため、素子間のリーク電流が１ｎＡ以下であり、またＰ
型温電層上に形成されたショットキゲート型電界効果ト
ランジスタでは、ソース、ドレイン間の基板内を流れる
電流も抑えられ、１／ＡＡ以下の電流の”ＯＮ”状態と
“ＯＦＦ”状態を切り換えることができるようになり、
セル内の消費電流全数μÅ以下にすることができるため
、６４キロビット以上の集積度でも実現可能となる。
また周辺回路の高速部分の素子−１ＰＮ接合による寄生
容量のない直接半絶縁性基板上に形成することにより、
アクセス時間の遅延全抑制することができる。
容量のない直接半絶縁性基板上に形成することにより、
アクセス時間の遅延全抑制することができる。
実施例
第１図に本発明の一実施例であるＧａＡｓ ＩＣ／ Ｄ
型メモリセルの回路を示す。１．２は負荷用のデプレッ
ション型のショットゲート型電界効果トランジスタ、３
，４は駆動用のエンハンスメント型のショットキゲート
型電界効果トランジスタ、６゜６はトランスファゲート
のエンハンスメント型のショットキゲート型電界効果ト
ランジスタである。
型メモリセルの回路を示す。１．２は負荷用のデプレッ
ション型のショットゲート型電界効果トランジスタ、３
，４は駆動用のエンハンスメント型のショットキゲート
型電界効果トランジスタ、６゜６はトランスファゲート
のエンハンスメント型のショットキゲート型電界効果ト
ランジスタである。
メモリセルを構成しているこれら６つのトランジスタ全
第２図に示すようにＰ型温電層上に形成し、前記Ｐ型導
電層を回路の最も低い電位と同電位にして用いる。第２
図は代表的な２つのショットキゲート型電界効果トラン
ジスタの構造断面図全示す。７は半絶縁性Ｇ２ＬＡＳ基
板、８，９は高濃度Ｎ型領域、１ｏはＮ型活性層、１１
．１２はソース。
第２図に示すようにＰ型温電層上に形成し、前記Ｐ型導
電層を回路の最も低い電位と同電位にして用いる。第２
図は代表的な２つのショットキゲート型電界効果トラン
ジスタの構造断面図全示す。７は半絶縁性Ｇ２ＬＡＳ基
板、８，９は高濃度Ｎ型領域、１ｏはＮ型活性層、１１
．１２はソース。
ドレインのオーミック電極、１３はゲート電極、１４は
Ｐ型導電層である。Ｎ型層およびＰ型層の形成にはそれ
ぞれ、Ｓｉお工びＢｅｉイオン注入法を用いた。
Ｐ型導電層である。Ｎ型層およびＰ型層の形成にはそれ
ぞれ、Ｓｉお工びＢｅｉイオン注入法を用いた。
本実施例では、メモリセルを構成している６つのトラン
ジスタのゲート長を全て１μｍとし、ゲート幅は１．２
は１μｍ、３．４は５μｍ、５゜６は３７１ ｍとした
。またしきい値電圧は、デプレッション型バー０，２
Ｖ 、エンハンスメン）Ｗｉｄ＋０、Ｉ Ｖとした。そ
の結果、負荷トランジスタ１゜２に流れる電流は、約２
．４μ人でありメモリセルで消費される電流は数μ人と
従来の殉に抑えることができた。アクセス時間に関して
は、周辺のデコーダ部やセンスアンプ部を構成している
素子を従来通りの半絶縁性基板上に直接形成したため、
ＰＮ接合による寄生容量もなく、従来技術による集積回
路のアクセス時間とほとんど遜色がなかった。
ジスタのゲート長を全て１μｍとし、ゲート幅は１．２
は１μｍ、３．４は５μｍ、５゜６は３７１ ｍとした
。またしきい値電圧は、デプレッション型バー０，２
Ｖ 、エンハンスメン）Ｗｉｄ＋０、Ｉ Ｖとした。そ
の結果、負荷トランジスタ１゜２に流れる電流は、約２
．４μ人でありメモリセルで消費される電流は数μ人と
従来の殉に抑えることができた。アクセス時間に関して
は、周辺のデコーダ部やセンスアンプ部を構成している
素子を従来通りの半絶縁性基板上に直接形成したため、
ＰＮ接合による寄生容量もなく、従来技術による集積回
路のアクセス時間とほとんど遜色がなかった。
なお、上記実施例ではＥ／Ｄ型メ子メモリセルして述べ
たが、Ｅ／Ｒ型や、ダイオードを用いた他のメモリセル
に関しても同様な結果が得られる。
たが、Ｅ／Ｒ型や、ダイオードを用いた他のメモリセル
に関しても同様な結果が得られる。
発明の効果
本発明の半導体装置にエリ、化合物半導体ＧａＡｓ基板
上に形成されるスタチック型ランダムアクセスメモリの
メモリセル内の消費電流全減少させ、６４キロビット以
上の集積密度を可能にする。
上に形成されるスタチック型ランダムアクセスメモリの
メモリセル内の消費電流全減少させ、６４キロビット以
上の集積密度を可能にする。
第１図は本発明の一実施例のＥ／Ｄ型メセメモリセル路
図、第２図は同一実施例によるメモリセル内のシゴソト
キゲート型電界効果トランジスタの断面図、第３図は従
来技術のメモリセルの回路図、第４図は同メモリセル内
のシｉ７）キゲート型電界効果トランジスタの断面図で
るる。 １．２・・・・・・負荷トランジスタ、３．４°°°“
°°駆駆動用トランジスタ５，６・・・・・・トランス
７７ゲートトランジスタ、７・・・・・・牛絶縁性Ｇａ
ＡＳ基板、８゜９・・・・・・高濃度Ｎ型領域、１０・
・・・・・Ｎ型活性層、１１．１２゛°°・・・オーミ
ック電極、１３・・・・・・ゲート電極、１４・・・・
・・Ｐ型導電層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ’；ｊ；２図
図、第２図は同一実施例によるメモリセル内のシゴソト
キゲート型電界効果トランジスタの断面図、第３図は従
来技術のメモリセルの回路図、第４図は同メモリセル内
のシｉ７）キゲート型電界効果トランジスタの断面図で
るる。 １．２・・・・・・負荷トランジスタ、３．４°°°“
°°駆駆動用トランジスタ５，６・・・・・・トランス
７７ゲートトランジスタ、７・・・・・・牛絶縁性Ｇａ
ＡＳ基板、８゜９・・・・・・高濃度Ｎ型領域、１０・
・・・・・Ｎ型活性層、１１．１２゛°°・・・オーミ
ック電極、１３・・・・・・ゲート電極、１４・・・・
・・Ｐ型導電層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ’；ｊ；２図
Claims (2)
- （１）化合物半導体ＧａＡｓ基板上に形成される少なく
ともメモリセルを構成している素子の分離をＰＮ接合で
行うと同時に、前記素子をＰ型導電層上に形成してなる
半導体装置。 - （２）Ｐ型導電層を半絶縁性ＧａＡｓ基板上に形成し、
メモリセル回路部以外の回路を構成している素子の一部
もしくは全部が、直接、半絶縁性基板上に形成されてい
る特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61242474A JPS6395658A (ja) | 1986-10-13 | 1986-10-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61242474A JPS6395658A (ja) | 1986-10-13 | 1986-10-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6395658A true JPS6395658A (ja) | 1988-04-26 |
Family
ID=17089622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61242474A Pending JPS6395658A (ja) | 1986-10-13 | 1986-10-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6395658A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0359941A2 (en) * | 1988-07-26 | 1990-03-28 | Nec Corporation | Compound semiconductor memory device with redundancy configuration |
| US5252130A (en) * | 1989-09-20 | 1993-10-12 | Hitachi, Ltd. | Apparatus which comes in contact with molten metal and composite member and sliding structure for use in the same |
-
1986
- 1986-10-13 JP JP61242474A patent/JPS6395658A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0359941A2 (en) * | 1988-07-26 | 1990-03-28 | Nec Corporation | Compound semiconductor memory device with redundancy configuration |
| US5252130A (en) * | 1989-09-20 | 1993-10-12 | Hitachi, Ltd. | Apparatus which comes in contact with molten metal and composite member and sliding structure for use in the same |
| US5380264A (en) * | 1989-09-20 | 1995-01-10 | Hitachi, Ltd. | Roller for use in molten metal bath |
| US5634977A (en) * | 1989-09-20 | 1997-06-03 | Hitachi, Ltd. | Apparatus which comes in contact with molten metal and composite member and sliding structure for use in the same |
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